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JP7689533B2 - 半導体装置 - Google Patents
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Description

本明細書は、半導体装置等について説明する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、撮像装置、表示装置、発光装置、蓄電装置、記憶装置、表示システム、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。
ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等を含む半導体装置を有する電子機器が普及している。このような電子機器では、大量のデータを高速に処理するため、半導体装置の性能向上に関する技術開発が活発である。高性能化を実現する技術としては、例えば、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等のアクセラレータとＣＰＵとを密結合させた、所謂ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）化がある。ＳｏＣ化によって高性能化した半導体装置では、発熱、及び消費電力の増加が問題となってくる。
ＡＩ（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ）技術では、計算量とパラメータ数が膨大になるため、演算量が増大する。演算量の増大は、発熱、および消費電力を増加させる要因となるため、演算量を低減するためのアーキテクチャが盛んに提案されている。代表的なアーキテクチャとして、Ｂｉｎａｒｙ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ（ＢＮＮ）、およびＴｅｒｎａｒｙ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ（ＴＮＮ）があり、回路規模縮小、および低消費電力化に対して特に有効となる（例えば特許文献１を参照）。
国際公開第２０１９／０７８９２４号
ＡＩ技術の演算では、重みデータと入力データを用いた積和演算を膨大な回数繰り返すため、演算処理の高速化が求められる。メモリセルアレイでは、大量の重みデータ及び中間データを保持する必要がある。大量の重みデータ及び中間データを保持するメモリセルアレイでは、ビット線を介して演算回路に重みデータ及び中間データを読み出す。重みデータ及び中間データの読出しの頻度が多くなるため、メモリセルアレイと演算回路間のバンド幅が、動作速度の律速になることがある。
メモリセルアレイと演算回路の間の配線の並列数を高めることで、高いバンド幅でメモリセルアレイと演算回路を接続することができるため、演算処理の高速化に有利となる。しかしながら、演算回路とメモリセルアレイの間の配線数が増えることになるため、周辺回路の面積が著しく増大する虞がある。
またＡＩ技術の演算では、ビット線の充放電エネルギーを如何にして低減するかが低消費電力化を図るうえで重要となる。
ビット線の充放電エネルギーを低減するためには、ビット線を短くすることが有効である。しかしながら、演算回路とメモリセルアレイを交互に並べて配置することになるため、周辺回路の面積が著しく増大する虞がある。またビット線を短くすることを目的として、貼り合わせ技術などを用いて垂直方向にトランジスタを集積化する技術がある。しかしながら貼り合わせ技術では、電気的に接続するための接続部の間隔が大きいため、却って寄生容量等が増えてしまい充放電エネルギーを低減できない虞がある。
本発明の一態様は、低消費電力化された半導体装置を提供することを課題の一とする。または、本発明の一態様は、演算処理速度の向上が図られた半導体装置を提供することを課題の一とする。本発明の一態様は、演算精度の向上が図られた半導体装置を提供することを課題の一とする。または、本発明の一態様は、小型化された半導体装置を提供することを課題の一とする。または、新規な構成の半導体装置を提供することを課題の一とする。
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、デジタル演算器と、アナログ演算器と、第１メモリ回路と、第２メモリ回路と、を有し、アナログ演算器、第１メモリ回路、および第２メモリ回路は、それぞれ、チャネル形成領域に酸化物半導体を有するトランジスタを含み、第１メモリ回路は、第１重みデータをデジタルデータとして、デジタル演算器に供給する機能を有し、デジタル演算器は、第１重みデータを用いて積和演算を行う機能を有し、第２メモリ回路は、第２重みデータをアナログデータとして、アナログ演算器に供給する機能を有し、アナログ演算器は、第２重みデータを用いて積和演算を行う機能を有し、アナログ演算器、および第２メモリ回路が含む、チャネル形成領域に酸化物半導体を有するトランジスタの少なくとも一において、ソース－ドレイン間に流れる電流量は、当該トランジスタがサブスレッショルド領域で動作するときに流れる電流量である、半導体装置である。
上記において、デジタル演算器は、アナログ演算器の動作中は、非動作状態となり、アナログ演算器は、デジタル演算器の動作中は、非動作状態となる、構成にしてもよい。
上記において、デジタル演算器は、畳み込み演算を行うことが好ましい。また、上記において、アナログ演算器は、全結合演算を行うことが好ましい。
上記において、デジタル演算器は、チャネル形成領域にシリコンを有するトランジスタを含む、ことが好ましい。また、上記において、デジタル演算器は、第１の層に設けられ、アナログ演算器、第１メモリ回路、および第２メモリ回路は、第２の層に設けられ、第２の層は、第１の層の上に設けられる、ことが好ましい。また、上記において、第１メモリ回路は、デジタル演算器に重畳して設けられる、ことが好ましい。
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、および図面に記載されている。
本発明の一態様は、低消費電力化された半導体装置を提供することができる。または、本発明の一態様は、演算処理速度の向上が図られた半導体装置を提供することができる。または、本発明の一態様は、演算精度の向上が図られた半導体装置を提供することができる。または、本発明の一態様は、小型化された半導体装置を提供することができる。または、新規な構成の半導体装置を提供することができる。
複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
図１Ａおよび図１Ｂは、半導体装置の構成例を説明する図である。
図２Ａおよび図２Ｂは、半導体装置の構成例を説明する図である。
図３Ａおよび図３Ｂは、半導体装置の構成例を説明する図である。
図４は、半導体装置の構成例を説明する図である。
図５Ａおよび図５Ｂは、半導体装置の構成例を説明する図である。
図６Ａおよび図６Ｂは、半導体装置の構成例を説明する図である。
図７Ａおよび図７Ｂは、半導体装置の構成例を説明する図である。
図８は、半導体装置の構成例を説明する図である。
図９Ａおよび図９Ｂは、半導体装置の構成例を説明する図である。
図１０Ａおよび図１０Ｂは、半導体装置の構成例を説明する図である。
図１１Ａ、図１１Ｂ、および図１１Ｃは、半導体装置の構成例を説明する図である。
図１２は、半導体装置の構成例を説明する図である。
図１３は、半導体装置の構成例を説明する図である。
図１４Ａおよび図１４Ｂは、半導体装置の構成例を説明する図である。
図１５Ａおよび図１５Ｂは、半導体装置の構成例を説明する図である。
図１６Ａおよび図１６Ｂは、半導体装置の構成例を説明する図である。
図１７Ａおよび図１７Ｂは、半導体装置の構成例を説明する図である。
図１８は、演算処理システムの構成例を説明する図である。
図１９は、ＣＰＵの構成例を説明する図である。
図２０Ａおよび図２０Ｂは、ＣＰＵの構成例を説明する図である。
図２１は、半導体装置の構成例を示す断面模式図である。
図２２Ａ乃至図２２Ｃは、トランジスタの構成例を示す断面模式図である。
図２３は、半導体装置の構成例を示す断面模式図である。
図２４Ａおよび図２４Ｂは、トランジスタの構成例を示す断面模式図である。
図２５は、トランジスタの構成例を示す断面模式図である。
図２６ＡはＩＧＺＯの結晶構造の分類を説明する図であり、図２６Ｂは結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図であり、図２６Ｃは結晶性ＩＧＺＯの極微電子線回折パターンを説明する図である。
図２７Ａは半導体ウェハの一例を示す斜視図であり、図２７Ｂはチップの一例を示す斜視図であり、図２７Ｃ及び図２７Ｄは電子部品の一例を示す斜視図である。
図２８は、電子機器の一例を示す斜視図である。
図２９Ａ乃至図２９Ｃは、電子機器の一例を示す斜視図である。
以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
本明細書において、例えば、電源電位ＶＤＤを、電位ＶＤＤ、ＶＤＤ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、回路、素子、電極、配線等）についても同様である。
また、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、”＿２”、”［ｎ］”、”［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。例えば、２番目の配線ＧＬを配線ＧＬ［２］と記載する。
（実施の形態１）
本発明の一態様である半導体装置の構成、および動作等について説明する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器などは、半導体装置を有すると言える場合がある。
図１Ａおよび図１Ｂは、本発明の一態様である半導体装置１００を説明するための図である。
半導体装置１００は、デジタル演算器（Ｄｉｇｉｔａｌ Ｃａｌｃｕｌａｔｏｒ）１０１と、アナログ演算器（Ａｎａｌｏｇ Ｃａｌｃｕｌａｔｏｒ）１０２と、酸化物半導体メモリ（ＯＳ Ｍｅｍｏｒｙ：Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ）１０３と、酸化物半導体メモリ（ＯＳ Ｍｅｍｏｒｙ）１０４と、を有する。デジタル演算器１０１は、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタ）を有することが好ましい。また、アナログ演算器１０２は、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）を有することが好ましい。また、酸化物半導体メモリ１０３および酸化物半導体メモリ１０４は、ＯＳトランジスタを有する。
半導体装置１００は、積和演算の処理が可能なアクセラレータとして機能し、演算の種類に応じて、デジタル演算器１０１とアナログ演算器１０２を使い分けることができる。図１Ａは、デジタル演算器１０１を動作させている状態を示し、図１Ｂは、アナログ演算器１０２を動作させている状態を示している。なお、図１Ａに示すように、デジタル演算器１０１の動作中は、アナログ演算器１０２は非動作状態である。また、図１Ｂに示すように、アナログ演算器１０２の動作中は、デジタル演算器１０１は非動作状態である。
図１Ａに示すように、デジタル演算器１０１は、酸化物半導体メモリ１０３から入力された重みデータＷ１と、入力データＡ１と、を用いて積和演算を行い、その結果を出力データＭＡＣ１として出力する。酸化物半導体メモリ１０３が出力する重みデータＷ１は、デジタルデータとして出力される。
ここで、酸化物半導体メモリ１０３に設けられたＯＳトランジスタは、オフ状態でソースとドレインとの間を流れる電流、つまりリーク電流が極めて小さい。酸化物半導体メモリ１０３は、リーク電流が極めて小さい特性を用いてデータに応じた電荷をメモリ回路内に保持することで、不揮発性メモリとして用いることができる。
さらに、酸化物半導体メモリ１０３に、保持しているデータを破壊することなく読み出すこと（非破壊読み出し）が可能なメモリ回路を設けることが好ましい。これにより、同じ重みデータを用いた処理を、速い演算処理速度で繰り返し行うことができる。よって、データ読み出し動作を多数回に繰り返す、ニューラルネットワークの積和演算の並列処理の高速化を図ることができる。
また、デジタル演算器１０１では、入力データＡ１および重みデータＷ１を、ノイズに強いデジタルデータとすることが好ましい。これにより、デジタル演算器１０１で高い精度の演算処理を行うことができる。
上記のような、酸化物半導体メモリ１０３およびデジタル演算器１０１を用いることで、半導体装置１００で、高精度かつ高性能な演算処理を行うことができる。よって、半導体装置１００で畳み込みニューラルネットワークのように、同じ重みデータを用いた処理を効率的に行うことができる。なお、酸化物半導体メモリ１０３およびデジタル演算器１０１の詳細な構成、および具体例については、後述の実施の形態で説明する。
図１Ｂに示すように、アナログ演算器１０２は、酸化物半導体メモリ１０４から入力された重みデータＷ２と、入力データＡ２と、を用いて積和演算を行い、その結果を出力データＭＡＣ２として出力する。ここで、酸化物半導体メモリ１０４が出力する重みデータＷ２は、アナログデータで出力される。
アナログ演算器１０２では、サブスレッショルド領域を利用したトランスリニア原理を用いて乗算を行うことができる。ここで、アナログ演算器１０２および酸化物半導体メモリ１０４に用いられるＯＳトランジスタは、Ｓｉトランジスタよりオフ電流が低く、サブスレッショルド領域で動作するゲート電圧の範囲を大きくとることができる。よって、アナログ演算器１０２および酸化物半導体メモリ１０４では、ＯＳトランジスタを比較的容易に、電流値の小さいサブスレッショルド領域で駆動させることができる。
ＯＳトランジスタを、電流値の小さいサブスレッショルド領域で駆動させることで、アナログ演算器１０２および酸化物半導体メモリ１０４の消費電力の低減を図ることができる。ＡＩ技術の演算では、重みデータと入力データを用いた積和演算を膨大な回数繰り返すため、その消費電力も膨大になる。特に、重みデータの書き換えが頻繁に行われる全結合演算では、消費電力が著しく大きくなる。これに対して、アナログ演算器１０２および酸化物半導体メモリ１０４をサブスレッショルド領域で駆動させることで、効果的に消費電力の低減を図ることができる。
上記のような、酸化物半導体メモリ１０４およびアナログ演算器１０２を用いることで、半導体装置１００で、低消費電力で演算処理を行うことができる。よって、半導体装置１００で全結合演算のように、重みデータを頻繁に書き換える演算処理を、電力効率よく行うことができる。なお、酸化物半導体メモリ１０４およびアナログ演算器１０２の詳細な構成、および具体例については、後述の実施の形態で説明する。
以上のように、本実施の形態に示す半導体装置１００は、同じ重みデータを用いて繰り返し演算処理を行う場合にはデジタル演算器１０１を動作させ、頻繁に重みデータの書き換えを行う場合にはアナログ演算器１０２を動作させることができる。このように、デジタル演算器１０１とアナログ演算器１０２を使い分けることで、全体として、高精度、高性能、且つ低消費電力な演算処理を行うことができる。
なお、本実施の形態に示す半導体装置１００は、複数の演算を並行して処理することもできる。当該複数の演算が、同じ重みデータを用いた繰り返しの演算と、頻繁に重みデータの書き換えを行う演算と、を含む場合、デジタル演算器１０１とアナログ演算器１０２を並行して動作させてもよい。つまり、同じ重みデータを用いた繰り返しの演算をデジタル演算器１０１で処理しつつ、並行して、頻繁に重みデータの書き換えを行う演算をアナログ演算器１０２で処理することができる。例えば、ＣＮＮ（Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）モデルで演算を行う際に、アナログ演算器１０２で全結合演算を処理しながら、並行してデジタル演算器１０１で次の畳み込み演算を行うことができる。
次に、図２Ａおよび図２Ｂを用いて、半導体装置１００における、デジタル演算器１０１、アナログ演算器１０２、酸化物半導体メモリ１０３、および酸化物半導体メモリ１０４の配置について、説明する。
図２Ａに、シリコン基板にデジタル演算器１０１を形成し、デジタル演算器１０１の上に、アナログ演算器１０２、酸化物半導体メモリ１０３、および酸化物半導体メモリ１０４を配置する例を示す。図２Ａでは、シリコン基板の上面に概略平行にｘｙ平面が設定され、ｚ軸方向上方に、アナログ演算器１０２、酸化物半導体メモリ１０３、および酸化物半導体メモリ１０４を形成する素子層が設けられている。このような構成にすることで、アクセラレータとして機能する半導体装置１００の高集積化を図り、単位面積当たりの演算処理速度を向上することができる。これにより、半導体装置１００の小型化を図ることもできる。
また、図２Ａに示すように、デジタル演算器１０１の上に重畳して、酸化物半導体メモリ１０３を設けることが好ましい。このような構成にすることで、酸化物半導体メモリ１０３とデジタル演算器１０１を電気的に接続する配線の距離を短くすることができる。よって、デジタル演算器１０１の重みデータを書き換える際の処理速度を向上し、当該処理における消費電力の低減を図ることができる。
本実施の形態に示す、半導体装置１００の各部の配置は、図２Ａに示す配置に限られるものではない。例えば、図２Ｂに示すように、酸化物半導体メモリ１０３を形成する素子層の上に、アナログ演算器１０２および酸化物半導体メモリ１０４を形成する素子層を積層して設ける構成にしてもよい。このような構成にすることで、半導体装置１００のさらなる小型化を図ることができる。
また、上記においては、デジタル演算器１０１にＳｉトランジスタを用いる構成について示したが、本実施の形態はこれに限られるものではなく、アナログ演算器１０２にＳｉトランジスタを用いる構成にすることもできる。
また、上記においては、デジタル演算器１０１にＳｉトランジスタを、アナログ演算器１０２にＯＳトランジスタを用いる構成について示したが、本実施の形態はこれに限られるものではない。例えば、デジタル演算器１０１とアナログ演算器１０２の両方ともにＯＳトランジスタを用いる構成にしてもよい。
この場合、図３Ａに示すように、シリコン回路（Ｓｉ Ｃｉｒｃｕｉｔ）１０７上に、酸化物半導体演算器（ＯＳ Ｃａｌｃｕｌａｔｏｒ）１０５と、酸化物半導体メモリ（ＯＳ Ｍｅｍｏｒｙ）１０６と、を配置することができる。ここで、酸化物半導体演算器１０５は、ＯＳトランジスタで形成された演算器であり、デジタル演算器とアナログ演算器が混載されている。また、酸化物半導体メモリ１０６は、酸化物半導体演算器１０５に重みデータを供給する機能を有する。また、シリコン回路１０７は、どのような機能を有していてもよく、例えば、駆動回路、読み出し回路、記憶回路、演算回路などとして機能してもよい。
図３Ａに示すように、シリコン基板上に、酸化物半導体演算器１０５および酸化物半導体メモリ１０６を形成する素子層が設けられる構成となっている。
また、本実施の形態に示す、半導体装置１００の各部の配置は、図３Ａに示す配置に限られるものではない。例えば、図３Ｂに示すように、酸化物半導体演算器１０５を形成する素子層の上に、酸化物半導体メモリ１０６を形成する素子層を積層して設ける構成にしてもよい。このような構成にすることで、アクセラレータとして機能する半導体装置１００の高集積化を図り、単位面積当たりの演算処理速度を向上することができる。これにより、半導体装置１００の小型化を図ることもできる。
なお、上記の半導体装置１００は、図４に示すように、ＣＰＵ１１０およびバス１２０を有する、半導体装置を構成することができる。このような構成にすることで、ＣＰＵ１１０で実行するプログラムの演算の一部を、アクセラレータとして機能する半導体装置１００で実行することができる。
ＣＰＵ１１０は、オペレーティングシステムの実行、データの制御、各種演算、またはプログラムの実行の少なくとも一以上の、汎用の処理を行う機能を有する。ここで、ＣＰＵ１１０は、ＣＰＵコア２００およびバックアップ回路２２２を有する。ＣＰＵコア２００は、１つまたは複数のＣＰＵコアに相当する。
ＣＰＵ１１０は、バックアップ回路２２２によって、電源電圧の供給が停止してもＣＰＵコア２００内のデータを保持することができる。電源電圧の供給は、電源ドメイン（パワードメイン）からのパワースイッチ等による電気的な切り離しによって制御することができる。バックアップ回路２２２として、例えば、ＯＳトランジスタを有するＯＳメモリが好適である。
また、バス１２０は、ＣＰＵ１１０とアクセラレータとして機能する半導体装置１００とを電気的に接続する。つまりＣＰＵ１１０とアクセラレータとして機能する半導体装置１００とは、バス１２０を介してデータ伝送を行うことができる。
なお、ＣＰＵ１１０、ＣＰＵコア２００、バックアップ回路２２２、およびバス１２０の詳細な構成については、後述の実施の形態で説明する。
以上のようにして、本発明の一態様は、低消費電力化された半導体装置を提供することができる。または、本発明の一態様は、演算処理速度の向上が図られた半導体装置を提供することができる。または、本発明の一態様は、演算精度の向上が図られた半導体装置を提供することができる。または、本発明の一態様は、小型化された半導体装置を提供することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、先の実施の形態に示す半導体装置１００の一部の構成、および動作等について説明する。
図５Ａは、本発明の一態様である半導体装置１０を説明するための図である。ここで、半導体装置１０は、半導体装置１００の一部であり、先の実施の形態に示す、デジタル演算器１０１と酸化物半導体メモリ１０３を有する。
半導体装置１０は、ホストプログラムから呼び出されたプログラム（カーネル、またはカーネルプログラムとも呼ばれる。）を実行する、アクセラレータとしての機能を有する。半導体装置１０は、例えば、グラフィック処理における行列演算の並列処理、ニューラルネットワークの積和演算の並列処理、科学技術計算における浮動小数点演算の並列処理などを行うことができる。
半導体装置１０は、メモリ回路部２０（メモリセルアレイともいう）、演算回路３０、および切替回路４０を有する。ここで、演算回路３０は先の実施の形態に示すデジタル演算器１０１に対応し、メモリ回路部２０は先の実施の形態に示す酸化物半導体メモリ１０３に対応する。演算回路３０および切替回路４０は、図中ｘｙ平面にトランジスタを有する層１１に設けられる。メモリ回路部２０は、図中ｘｙ平面にトランジスタを有する層１２に設けられる。
層１１は、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタ）を有する。層１２は、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）を有する。層１１および層１２は、ｘｙ平面に対して概略垂直な方向（図５Ａ中、ｚ方向）で異なる層に設けられる。よって、図５Ｂに示す半導体装置１０は、図２Ａまたは図２Ｂに示す、デジタル演算器１０１および酸化物半導体メモリ１０３と同様の積層構造を有する。
ＯＳトランジスタで構成されるメモリ回路部２０は、Ｓｉトランジスタで構成することができる演算回路３０および切替回路４０と積層して設けることができる。つまりメモリ回路部２０は、演算回路３０および切替回路４０が設けられる基板上に設けられる。そのため、回路面積の増加を招くことなく、メモリ回路部２０を配置することができる。メモリ回路部２０が設けられる領域を演算回路３０および切替回路４０が設けられる基板上とすることで、メモリ回路部２０と、演算回路３０及び切替回路４０と、が同一層上に配置する場合と比較して、アクセラレータとして機能する半導体装置１０における演算処理に必要な記憶容量を増やすことができる。記憶容量が増えることで、外部記憶装置から半導体装置への、演算処理に必要なデータの転送回数を削減することができるため、低消費電力化を図ることができる。
メモリ回路部２０は、複数のメモリ回路部２０＿１乃至２０＿４を一例として図示している。各メモリ回路部は、複数のメモリ回路２１を有する。複数のメモリ回路２１は、メモリ回路部２０＿１乃至２０＿４のそれぞれにおいて、図５Ａに図示するように配線ＬＢＬ＿１乃至ＬＢＬ＿４（ローカルビット線、読出しビット線ともいう）を介して切替回路４０に接続される。
メモリ回路２１は、ＮＯＳＲＡＭの回路構成とすることができる。「ＮＯＳＲＡＭ（登録商標）」とは、「Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称である。ＮＯＳＲＡＭは、メモリセルが２トランジスタ型（２Ｔ）、又は３トランジスタ型（３Ｔ）ゲインセルであり、アクセストランジスタがＯＳトランジスタであるメモリのことをいう。メモリ回路２１は、ＯＳトランジスタで構成されるメモリである。メモリ回路２１を有する層１２は、演算回路３０および切替回路４０を有する層１１上に積層して設けることができる。メモリ回路２１を有するメモリ回路部２０は、演算回路３０および切替回路４０を有する層１１上に設けられるため、メモリ回路部２０を有することによる面積オーバーヘッドを小さくすることが可能である。
また、ＯＳトランジスタはオフ状態でソースとドレインとの間を流れる電流、つまりリーク電流が極めて小さい。ＮＯＳＲＡＭは、リーク電流が極めて小さい特性を用いてデータに応じた電荷をメモリ回路内に保持することで、不揮発性メモリとして用いることができる。特にＮＯＳＲＡＭは保持しているデータを破壊することなく読み出すこと（非破壊読み出し）が可能なため、データ読み出し動作を多数回に繰り返す、ニューラルネットワークの積和演算の並列処理に適している。
メモリ回路２１は、ＮＯＳＲＡＭ、あるいはＤＯＳＲＡＭといったＯＳトランジスタを有するメモリ（以下、ＯＳメモリともいう。）が好適である。酸化物半導体として機能する金属酸化物のバンドギャップは２．５ｅＶ以上あるため、ＯＳトランジスタは極小のオフ電流をもつ。一例として、ソースとドレイン間の電圧が３．５Ｖ、室温（２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０－２０Ａ未満、１×１０－２２Ａ未満、あるいは１×１０－２４Ａ未満とすることができる。そのため、ＯＳメモリは、ＯＳトランジスタを介して保持ノードからリークする電荷量が極めて少ない。従って、ＯＳメモリは不揮発性のメモリ回路として機能できるため、半導体装置１０のパワーゲーティングが可能となる。
高密度でトランジスタが集積化された半導体装置は、回路の駆動による熱が発生する場合がある。この発熱により、トランジスタの温度が上がることで、当該トランジスタの特性が変化して、電界効果移動度の変化または動作周波数の低下などが起こることがある。ＯＳトランジスタは、Ｓｉトランジスタよりも熱耐性が高いため、温度変化による電界効果移動度の変化が起こりにくく、また動作周波数の低下も起こりにくい。さらに、ＯＳトランジスタは、温度が高くなっても、ドレイン電流がゲート－ソース間電圧に対して指数関数的に増大する特性を維持しやすい。そのため、ＯＳトランジスタを用いることにより、高い温度環境下での安定した動作を行うことができる。
ＯＳトランジスタに適用される金属酸化物は、Ｚｎ酸化物、Ｚｎ－Ｓｎ酸化物、Ｇａ－Ｓｎ酸化物、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物、Ｉｎ－Ｍ－Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）などがある。特にＭとしてＧａを用いる金属酸化物をＯＳトランジスタに採用する場合、元素の比率を調整することで電界効果移動度等の電気特性に優れたトランジスタとすることができるため、好ましい。また、インジウムおよび亜鉛を含む酸化物に、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ＯＳトランジスタの信頼性、電気特性の向上のため、半導体層に適用される金属酸化物は、ＣＡＡＣ－ＯＳ、ＣＡＣ－ＯＳ、ｎｃ－ＯＳなどの結晶部を有する金属酸化物であることが好ましい。ＣＡＡＣ－ＯＳとは、ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。ＣＡＣ－ＯＳとは、Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。ｎｃ－ＯＳとは、ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。
ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域との間で格子配列の向きが変化している箇所を指す。
ＣＡＣ－ＯＳは、キャリアとなる電子（または正孔）を流す機能と、キャリアとなる電子を流さない機能とを有する。電子を流す機能と、電子を流さない機能とを分離させることで、双方の機能を最大限に高めることができる。つまり、ＣＡＣ－ＯＳをＯＳトランジスタのチャネル形成領域に用いることで、高いオン電流と、極めて低いオフ電流との双方を実現できる。
金属酸化物は、バンドギャップが大きく、電子が励起されにくいこと、ホールの有効質量が大きいことなどから、ＯＳトランジスタは、一般的なＳｉトランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。従って、例えばアバランシェ崩壊に起因するホットキャリア劣化等を抑制できる。ホットキャリア劣化を抑制できることで、高いドレイン電圧でＯＳトランジスタを駆動することができる。
ＯＳトランジスタは、電子を多数キャリアとする蓄積型トランジスタである。そのため、ｐｎ接合を有する反転型トランジスタ（代表的には、Ｓｉトランジスタ）と比較して短チャネル効果の一つであるＤＩＢＬ（Ｄｒａｉｎ－Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）の影響が小さい。つまり、ＯＳトランジスタは、Ｓｉトランジスタよりも短チャネル効果に対する高い耐性を有する。
ＯＳトランジスタは、短チャネル効果に対する耐性が高いために、ＯＳトランジスタの信頼性を劣化させずに、チャネル長を縮小できるので、ＯＳトランジスタを用いることで回路の集積度を高めることができる。チャネル長が微細化するのに伴いドレイン電界が強まるが、上掲したように、ＯＳトランジスタはＳｉトランジスタよりもアバランシェ崩壊が起きにくい。
また、ＯＳトランジスタは、短チャネル効果に対する耐性が高いために、Ｓｉトランジスタよりもゲート絶縁膜を厚くすることが可能となる。例えば、チャネル長及びチャネル幅が５０ｎｍ以下の微細なトランジスタにおいても、１０ｎｍ程度の厚いゲート絶縁膜を設けることが可能な場合がある。ゲート絶縁膜を厚くすることで、寄生容量を低減することができるので、回路の動作速度を向上できる。またゲート絶縁膜を厚くすることで、ゲート絶縁膜を介したリーク電流が低減されるため、静的消費電流の低減につながる。
以上より、半導体装置１０は、ＯＳメモリであるメモリ回路２１を有することで電源電圧の供給が停止してもデータを保持できる。そのため、半導体装置１０のパワーゲーティングが可能となり、消費電力の大幅な低減を図ることができる。
メモリ回路２１が記憶するデータは、ニューラルネットワークの積和演算に用いられる重みパラメータに対応するデータ（重みデータ）である。重みデータは、デジタルデータとすることで、ノイズに強く、高速で演算可能な半導体装置とすることができる。また、重みデータは、アナログデータでもよい。ＮＯＳＲＡＭはアナログ値の電位を保持することができるため、当該データをデジタルデータと適宜変換して用いる構成とすることができる。アナログデータを保持可能なメモリ回路２１は、高いビット数の重みデータを表す場合、メモリ回路を増やすことなく保持することができる。
切替回路４０の一例として図示する切替回路４０＿１乃至４０＿４は、複数のメモリ回路部２０＿１乃至２０＿４のそれぞれから延びる配線ＬＢＬ＿１乃至ＬＢＬ＿４の電位を選択して、配線ＧＢＬ（グローバルビット線ともいう）に伝える機能を有する。配線ＧＢＬは切替回路４０＿１乃至４０＿４の出力端子が接続される。切替回路４０は、選択された切替回路４０と非選択の切替回路４０の出力電位が同時に供給されて貫通電流が発生することを防ぐ必要がある。切替回路４０は、例えば制御信号で出力電位の状態が制御されるスリーステートバッファを用いることができる。この構成例では、配線ＧＢＬは選択された切替回路が入力電位をバッファ出力し、非選択の切替回路の出力がハイインピーダンスとなるため、出力電位が同時に供給されることを回避できる。なお切替回路４０は、Ｓｉトランジスタで構成されることが好ましい。当該構成とすることで高速で接続状態の切り替えを行う構成とすることができる。
演算回路３０の一例として図示する演算回路３０＿１乃至３０＿４は、積和演算といった同じ処理を繰り返し実行する機能を有する。演算回路３０での積和演算のために入力される入力データおよび重みデータは、デジタルデータが好ましい。デジタルデータはノイズの影響を受けにくい。そのため演算回路３０は、高い精度の演算結果が要求される演算処理を行うのに適している。なお演算回路３０は、Ｓｉトランジスタで構成されること好ましい。当該構成とすることでＯＳトランジスタと積層して設けることができる。
演算回路３０＿１乃至３０＿４は、配線ＬＢＬ＿１乃至ＬＢＬ＿４および配線ＧＢＬを介して、メモリ回路２１に保持された重みデータが与えられる。また、演算回路３０＿１乃至３０＿４は、外部から入力される入力データ（Ａ１、Ａ２、Ａ３、Ａ４）が与えられる。演算回路３０＿１乃至３０＿４は、メモリ回路２１に保持された重みデータおよび外部から入力される入力データを用いて、積和演算の演算処理が行われる。
演算回路３０＿１乃至３０＿４に与えられる重みデータは、複数のメモリ回路部２０＿１乃至２０＿４で選択された重みデータが、切替回路４０＿１乃至４０＿４で切り替えられて配線ＧＢＬを介して与えられる重みデータである。つまり演算回路３０＿１乃至３０＿４では、同じ重みデータを用いた演算処理、例えば積和演算を行うことができる。そのため、本発明の一態様における半導体装置１０は、畳み込みニューラルネットワークのように、同じ重みデータを用いた処理を効率的に行うことができる。
また演算回路３０＿１乃至３０＿４に与えられる重みデータは、予め配線ＬＢＬ＿１乃至ＬＢＬ＿４に与えられていたデータを切替回路４０＿１乃至４０＿４で切り替えることで配線ＧＢＬに与えることができるため、配線ＧＢＬに与える重みデータは、Ｓｉトランジスタの電気特性に準ずる速度で切り替えることができる。そのため、メモリ回路部２０＿１乃至２０＿４から配線ＬＢＬ＿１乃至ＬＢＬ＿４に重みデータを読み出すための期間が長い場合であっても、予め、重みデータを配線ＬＢＬ＿１乃至ＬＢＬ＿４に読み出しておくことで、重みデータを高速で切り替えて演算処理することができる。
なおメモリ回路部２０から切替回路４０に向けて延びる配線ＬＢＬは、図５Ｂに図示するように重みデータＷｄａｔａを層１２から層１１に伝えるための配線となる。メモリ回路２１から配線ＬＢＬへ重みデータＷｄａｔａを高速に読み出すために、配線ＬＢＬは、短くすることが好ましい。また、配線ＬＢＬは、充放電に伴う消費エネルギーを小さくするために、短くすることが好ましい。つまり切替回路４０は、ｚ方向に延びて設けられる配線ＬＢＬ（図中、ｚ方向に延びる矢印）の近くになるよう、層１１のｘｙ平面で分散して配置する構成とすることが好ましい。
なお演算回路３０＿１乃至３０＿４は、メモリ回路２１の読出用のビット線である配線ＬＢＬ＿１乃至ＬＢＬ＿４毎、つまり一列（Ｃｏｌｕｍｎ）毎に演算回路３０＿１乃至３０＿４を設ける構成とする（Ｃｏｌｕｍｎ－Ｐａｒａｌｌｅｌ Ｃａｌｃｕｌａｔｉｏｎ）。当該構成とすることで、配線ＬＢＬの列数分のデータを並列で演算処理することができる。ＣＰＵあるいはＧＰＵを用いた積和演算に比べて、データバスサイズ（３２ビット、など）に制限されないことから、Ｃｏｌｕｍｎ－Ｐａｒａｌｌｅｌ Ｃａｌｃｕｌａｔｉｏｎでは、演算の並列度を大幅に上げることができるため、ＡＩ技術であるディープニューラルネットワークの学習（深層学習）、浮動小数点演算を行う科学技術計算などの膨大な演算処理に係る演算効率の向上を図ることができる。加えて演算回路３０から出力されるデータの演算を完了させて読み出すことができるため、メモリアクセス（演算回路とメモリ間のデータ転送など）で生じる電力を削減することができ、発熱および消費電力の増加を抑制することができる。さらに、演算回路３０とメモリ回路部２０の物理的な距離を近づけること、例えば積層によって配線距離が短くできることで、信号線に生じる寄生容量を削減できるため、低消費電力化が可能である。
次いで図６Ａでは、ＡＩアクセラレータとして機能する半導体装置１０、ＣＰＵ１１０、およびバス１２０を含むブロック図について説明する。なお、ＣＰＵ１１０、およびバス１２０は、先の実施の形態で示したものに対応する。
図６Ａでは、図５Ａ、図５Ｂで説明した半導体装置１０の他、ＣＰＵ１１０およびバス１２０を図示している。ＣＰＵ１１０は、ＣＰＵコア２００およびバックアップ回路２２２を有する。アクセラレータとして機能する半導体装置１０は、駆動回路５０、メモリ回路部２０＿１乃至２０＿Ｎ（Ｎは２以上の自然数）、メモリ回路２１、切替回路４０、および演算回路３０＿１乃至３０＿Ｎを図示している。
ＣＰＵ１１０は、オペレーティングシステムの実行、データの制御、各種演算、及びプログラムの実行など、汎用の処理を行う機能を有する。ＣＰＵ１１０は、ＣＰＵコア２００を有する。ＣＰＵコア２００は、１つまたは複数のＣＰＵコアに相当する。またＣＰＵ１１０は、電源電圧の供給が停止してもＣＰＵコア２００内のデータを保持できるバックアップ回路２２２を有する。電源電圧の供給は、電源ドメイン（パワードメイン）からのパワースイッチ等による電気的な切り離しによって制御することができる。なお電源電圧は、駆動電圧という場合がある。バックアップ回路２２２として、例えば、ＯＳトランジスタを有するＯＳメモリが好適である。
ＯＳトランジスタで構成されるバックアップ回路２２２は、Ｓｉトランジスタで構成することができるＣＰＵコア２００と積層して設けることができる。バックアップ回路２２２の面積はＣＰＵコア２００の面積より小さいため、回路面積の増加を招くことなく、ＣＰＵコア２００上にバックアップ回路２２２を配置することができる。バックアップ回路２２２は、ＣＰＵコア２００が有するレジスタのデータを保持する機能を有する。バックアップ回路２２２は、データ保持回路ともいう。なおＯＳトランジスタを有するバックアップ回路２２２を備えたＣＰＵコア２００の構成の詳細については、実施の形態５でも説明する。
メモリ回路部２０＿１乃至２０＿Ｎは、それぞれメモリ回路２１に保持された重みデータＷ１乃至ＷＮを、配線ＬＢＬ（図示せず）を介して切替回路４０に出力する。切替回路４０は、選択された重みデータを、配線ＧＢＬ（図示せず）を介して重みデータＷＳＥＬとして各演算回路３０＿１乃至３０＿Ｎに出力する。駆動回路５０は、入力データ線を介して演算回路３０＿１乃至３０＿Ｎに入力データＡ１乃至ＡＮを出力する。
駆動回路５０は、メモリ回路部２０＿１乃至２０＿Ｎにおける重みデータの書き込みおよび読み出しを制御するための信号を出力する機能を有する。また駆動回路５０は、演算回路３０＿１乃至３０＿Ｎに入力データを与えてニューラルネットワークの積和演算等を実行させるための回路、およびニューラルネットワークの積和演算等で得られる出力データを保持する、などの機能を有する。
バス１２０は、ＣＰＵ１１０と半導体装置１０とを電気的に接続する。つまりＣＰＵ１１０と半導体装置１０とは、バス１２０を介してデータ伝送を行うことができる。
図６Ｂでは、図６Ａに図示する半導体装置１０において、Ｎを６とした場合の各構成の位置関係を説明するための図である。
ＯＳトランジスタで構成されるメモリ回路部２０＿１乃至２０＿６と、演算回路３０＿１乃至３０＿６とは、駆動回路５０、切替回路４０および演算回路３０＿１乃至３０＿６が設けられる基板表面に対して概略垂直な方向に延在して設けられる配線ＬＢＬ＿１乃至ＬＢＬ＿６を介して電気的に接続される。なお「概略垂直」とは、８５度以上９５度以下の角度で配置されている状態をいう。なお本明細書において図６Ｂ等に図示するＸ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交または交差する方向である。また、Ｘ方向およびＹ方向は基板面に対して平行または概略平行であり、Ｚ方向は基板面に対して垂直または概略垂直である。
メモリ回路部２０＿１乃至２０＿６はそれぞれ、メモリ回路２１を有する。メモリ回路部２０＿１乃至２０＿６は、デバイスメモリ、共有メモリという場合がある。メモリ回路２１は、トランジスタ２２を有する。トランジスタ２２が有する半導体層２３は、酸化物半導体（金属酸化物）とすることで、上述したＯＳトランジスタで構成されるメモリ回路２１とすることができる。
メモリ回路部２０＿１乃至２０＿６が有する複数のメモリ回路２１はそれぞれ、配線ＬＢＬ＿１乃至ＬＢＬ＿６に接続される。配線ＬＢＬ＿１乃至ＬＢＬ＿６は、ｚ方向に延びる配線を経由して、切替回路４０に接続される。切替回路４０は、配線ＬＢＬ＿１乃至ＬＢＬ＿６のいずれか一の電位を増幅して配線ＧＢＬに伝える構成とする。当該構成とすることで、切替回路４０を制御することで配線ＧＢＬに与える重みデータを高速で切り替えることができる。
演算回路３０＿１乃至３０＿６は、配線ＧＢＬを介して入力される重みデータと、駆動回路５０から入力データ線を介して与えられる入力データＡＩＮと、に基づいて演算を行う。重みデータを保持するメモリ回路部２０＿１乃至２０＿６は、上層に配置することができるため、演算回路３０＿１乃至３０＿６を効率的に配置することができる。そのため、駆動回路５０から延びる入力データ線を短くすることができ、半導体装置１０の低消費電力化および高速化を図ることができる。
次いで図６Ｂの構成とすることによる利点について説明する。図７Ａでは、説明のため、図６Ｂの各構成をブロック図で示したものである。なお６個のメモリ回路部２０＿１乃至２０＿６にあるメモリ回路２１から重みデータＷ１乃至Ｗ６が配線ＬＢＬ＿１乃至ＬＢＬ＿６に読み出されるとして説明する。また切替回路４０は、配線ＬＢＬ＿１乃至ＬＢＬ＿６に接続される切替回路４０＿１乃至４０＿６として説明する。また切替回路４０で重みデータＷ１乃至Ｗ６から選択され、配線ＧＢＬに与えられる重みデータを重みデータＷＳＥＬとして説明する。演算回路３０＿１乃至３０＿６にはそれぞれ入力データＡ１乃至Ａ６が与えられ、出力データＭＡＣ１乃至ＭＡＣ６を得るものとして説明する。
配線ＬＢＬ＿１乃至ＬＢＬ＿６における上層と下層をつなぐ垂直方向に延びる配線ＬＢＬＰは、水平方向に延びる配線と比べて短い。そのため、配線ＬＢＬ＿１乃至ＬＢＬ＿６の寄生容量を小さくでき、配線の充放電に要する電荷を削減でき、低消費電力化および演算効率の向上を図ることができる。また、メモリ回路２１から配線ＬＢＬ＿１乃至ＬＢＬ＿６への読み出しを高速にできる。
配線ＧＢＬを介して、演算回路３０＿１乃至３０＿６では同じ重みデータを用いた演算処理を行うことができる。当該構成は、同じ重みデータを用いた演算処理を行う畳み込みニューラルネットワークの演算処理に適している。
図７Ｂは、図７Ａに図示する切替回路４０に適用可能な回路構成の一例である。図７Ｂに図示するスリーステートバッファは、配線ＬＢＬの電位を制御信号ＥＮに応じて配線ＧＢＬに増幅して伝える機能を有する。切替回路４０は、マルチプレクサと見做すことができる。複数の入力信号から、１つを選択する機能を有する。
図８では、図７Ａで説明した構成の動作を説明するためのタイミングチャートを示す。半導体装置１０では、クロック信号ＣＬＫのトグル動作（例えば時刻Ｔ１乃至Ｔ７）に応じて演算処理を行う。クロック信号ＣＬＫの周波数を高める構成とすることで、演算処理の高速化を図ることができる。
入力データＡ１乃至Ａ６をそれぞれ図示するようにＡ１ａ乃至Ａ１１１、Ａ２ａ乃至Ａ２１１、Ａ３ａ乃至Ａ３１１、Ａ４ａ乃至Ａ４１１、Ａ５ａ乃至Ａ５１１、Ａ６ａ乃至Ａ６１１とクロック信号ＣＬＫに応じて高速で切り替える場合、重みデータを与える配線ＧＢＬのデータを高速で切り替える必要がある。
本発明の一態様の構成では、切替回路４０で配線ＬＢＬから配線ＧＢＬに選択される重みデータをあらかじめ、配線ＬＢＬ＿１乃至ＬＢＬ＿６に読み出しておく構成とすることで、重みデータを与える配線ＧＢＬのデータを高速で切り替えることができる。例えば時刻Ｔ１で配線ＬＢＬ＿１に重みデータＷ１を読出しておき、時刻Ｔ６で切替回路４０を切り替えて配線ＬＢＬ＿１から配線ＧＢＬに重みデータＷ１を出力する構成とすることができる。時刻Ｔ２乃至Ｔ７、および時刻Ｔ７以降においても、配線ＬＢＬへの重みデータの読出しと、配線ＧＢＬでの重みデータの選択と、の時刻を異ならせることで、クロック信号ＣＬＫに応じた重みデータの切り替えを行う構成とすることができる。
図９Ａでは、演算回路の具体的な構成例を示す。図９Ａでは、８ビットの重みデータの入力データの積和演算を行うことができる演算回路３０の構成例を図示している。図９Ａにおいて、乗算回路２４、加算回路２５およびレジスタ２６を図示している。乗算回路２４で乗算された１６ビットのデータは加算回路２５に入力する。加算回路２５の出力がレジスタ２６に保持され、乗算回路２４で乗算されるデータと加算回路２５で足しあわされることで積和演算が行われる。レジスタは、クロック信号ＣＬＫおよびリセット信号ｒｅｓｅｔ＿Ｂによって制御される。なお図中「１７＋α」における「α」は、乗算データを加算することで生じる桁上がりを示したものである。当該構成とすることで重みデータＷＳＥＬと入力データＡＩＮとの積和演算に相当する出力データＭＡＣを得ることができる。
また図９Ａでは、８ビットのデータを用いた演算処理を行う構成として説明したが、１ビットのデータを用いた構成にも本発明の一態様は適用可能である。当該構成について図９Ａと同様に図９Ｂに図示する。１ビットのデータの場合、図９Ｂに図示するように、ビット数に応じた演算処理を行えばよい。
図１０Ａは、本発明の半導体装置１０が有するメモリ回路部２０に適用可能な回路構成例について説明する図である。図１０Ａでは、Ｍ行Ｎ列（Ｍ、Ｎは２以上の自然数）の行列方向に並べて配置された書込用ワード線ＷＷＬ＿１乃至ＷＷＬ＿Ｍ、読出用ワード線ＲＷＬ＿１乃至ＲＷＬ＿Ｍ、書込用ビット線ＷＢＬ＿１乃ＷＢＬ＿Ｎ、および配線ＬＢＬ＿１乃至ＬＢＬ＿Ｎを図示している。また各ワード線およびビット線に接続されたメモリ回路２１を図示している。
図１０Ｂは、メモリ回路２１に適用可能な回路構成例について説明する図である。メモリ回路２１は、トランジスタ６１、トランジスタ６２、トランジスタ６３、容量素子６４（キャパシタともいう）を有する。
トランジスタ６１のソースまたはドレインの一方は、書込用ビット線ＷＢＬに接続される。トランジスタ６１のゲートは、書込用ワード線ＷＷＬに接続される。トランジスタ６１のソースまたはドレインの他方は、容量素子６４の一方の電極およびトランジスタ６２のゲートに接続される。トランジスタ６２のソースまたはドレインの一方および容量素子６４の他方の電極は、固定電位たとえばグラウンド電位を与える配線に接続される。トランジスタ６２のソースまたはドレインの他方は、トランジスタ６３のソースまたはドレインの一方に接続される。トランジスタ６３のゲートは、読出用ワード線ＲＷＬに接続される。トランジスタ６３のソースまたはドレインの他方は、配線ＬＢＬに接続される。配線ＬＢＬは切替回路４０を介して配線ＧＢＬに接続される。配線ＬＢＬは、上述したように、演算回路３０が設けられる基板表面に対して概略垂直な方向に延在して設けられる配線を介して切替回路４０に接続される。
図１０Ｂに示すメモリ回路２１の回路構成は、３トランジスタ型（３Ｔ）ゲインセルのＮＯＳＲＡＭに相当する。トランジスタ６１乃至トランジスタ６３は、ＯＳトランジスタである。ＯＳトランジスタはオフ状態でソースとドレインとの間を流れる電流、つまりリーク電流が極めて小さい。ＮＯＳＲＡＭは、リーク電流が極めて小さい特性を用いてデータに応じた電荷をメモリ回路内に保持することで、不揮発性メモリとして用いることができる。
図１０Ａのメモリ回路２１に適用可能な回路構成は、図１０Ｂの３Ｔ型のＮＯＳＲＡＭに限らない。例えば、図１１Ａに図示するＤＯＳＲＡＭに相当する回路でもよい。図１１Ａでは、トランジスタ６１Ａおよび容量素子６４Ａを有するメモリ回路２１Ａを図示している。トランジスタ６１Ａは、ＯＳトランジスタである。メモリ回路２１Ａは、ビット線ＢＬ、ワード線ＷＬおよびバックゲート線ＢＧＬに接続される例を図示している。
図１０Ａのメモリ回路２１に適用可能な回路構成は、図１１Ｂに図示する２Ｔ型のＮＯＳＲＡＭに相当する回路でもよい。図１１Ｂでは、トランジスタ６１Ｂ、トランジスタ６２Ｂおよび容量素子６４Ｂを有するメモリ回路２１Ｂを図示している。トランジスタ６１Ｂおよびトランジスタ６２Ｂは、ＯＳトランジスタである。トランジスタ６１Ｂおよびトランジスタ６２Ｂは、異なる層に半導体層が配置されるＯＳトランジスタもよいし、同じ層に半導体層が配置されるＯＳトランジスタでもよい。メモリ回路２１Ｂは、書込用ビット線ＷＢＬ、読出用ビット線ＲＢＬ、書込用ワード線ＷＷＬ、読出用ワード線ＲＷＬ、ソース線ＳＬおよびバックゲート線ＢＧＬに接続される例を図示している。
図１０Ａのメモリ回路２１に適用可能な回路構成は、図１１Ｃに図示する３Ｔ型のＮＯＳＲＡＭを組み合わせた回路でもよい。図１１Ｃでは、論理の異なるデータを保持できるメモリ回路２１＿Ｐと、メモリ回路２１＿Ｎと、を有するメモリ回路２１Ｃを図示している。図１１Ｃでは、トランジスタ６１＿Ｐ、トランジスタ６２＿Ｐ、トランジスタ６３＿Ｐおよび容量素子６４＿Ｐを有するメモリ回路２１＿Ｐと、トランジスタ６１＿Ｎ、トランジスタ６２＿Ｎ、トランジスタ６３＿Ｎおよび容量素子６４＿Ｎを有するメモリ回路２１＿Ｎと、を図示している。メモリ回路２１＿Ｐおよびメモリ回路２１＿Ｎが有する各トランジスタは、ＯＳトランジスタである。メモリ回路２１＿Ｐおよびメモリ回路２１＿Ｎが有する各トランジスタは、異なる層に半導体層が配置されるＯＳトランジスタもよいし、同じ層に半導体層が配置されるＯＳトランジスタでもよい。メモリ回路２１Ｃは、書込用ビット線ＷＢＬ＿Ｐ、配線ＬＢＬ＿Ｐ、書込用ビット線ＷＢＬ＿Ｎ、配線ＬＢＬ＿Ｎ、書込用ワード線ＷＷＬ、読出用ワード線ＲＷＬに接続される例を図示している。メモリ回路２１Ｃは、論理の異なるデータを保持し、論理の異なるデータを配線ＬＢＬ＿Ｐおよび配線ＬＢＬ＿Ｎに読出し、図７などと同様に、切替回路４０を介して配線ＧＢＬ＿Ｐおよび配線ＧＢＬ＿Ｎに出力することができる。
なお図１１Ｃの構成において、メモリ回路２１＿Ｐと、メモリ回路２１＿Ｎとに保持するデータの乗算に相当するデータが配線ＬＢＬに出力されるように排他的論理和回路（ＸＯＲ回路）を設けてもよい。当該構成とすることで、演算回路３０における乗算に相当する演算を省略できるため、低消費電力化を図ることができる。
図１２には、畳み込みニューラルネットワークの演算処理の流れを図示する。図１２では、入力層９０Ａ、中間層９０Ｂ（隠れ層ともいう）、出力層９０Ｃを図示している。入力層９０Ａでは、入力データの入力処理９１（図中、Ｉｎｐｕｔと図示）を図示している。中間層９０Ｂでは、畳み込み演算処理９２、９３、９５（図中、Ｃｏｎｖ．と図示）、複数のプーリング演算処理９４、９６（図中、Ｐｏｏｌ．と図示）を図示している。出力層９０Ｃでは、全結合演算処理９７（図中、Ｆｕｌｌと図示）を図示している。入力層９０Ａ、中間層９０Ｂ、出力層９０Ｃにおける演算処理の流れは一例であり、実際の畳み込みニューラルネットワークの演算処理では、ソフトマックス演算などの他の演算処理を行うことがあり得る。
図１２に図示する畳み込みニューラルネットワークでは、図１２に図示するように、複数回の畳み込み演算処理９２、９３、９５を行う。畳み込み演算処理では、同じ重みデータを用いた演算処理を行う。そのため、同じ重みデータを用いる演算処理を行う本実施の一態様の構成を適用することで動作速度と、低消費電力化との両立を図ることができる。
また、先の実施の形態で示したように、全結合演算処理９７については、アナログ演算器１０２および酸化物半導体メモリ１０４を用いて演算することが好ましい。アナログ演算器１０２および酸化物半導体メモリ１０４はサブスレッショルド領域で駆動させることができるので、低消費電力化を図ることができる。
次に、半導体装置１０の詳細なブロック図について図１３に示す。
図１３では、図５Ａおよび図５Ｂ、並びに図６Ａおよび図６Ｂで説明した、メモリ回路部２０、メモリ回路２１、演算回路３０、切替回路４０、層１１、層１２に相当する構成の他、図６Ａおよび図６Ｂで図示する駆動回路５０の構成例について図示している。
図１３では、図６Ａおよび図６Ｂで説明した駆動回路５０に対応する構成として、コントローラ７１、ロウデコーダ７２、ワード線ドライバ７３、カラムデコーダ７４、書き込みドライバ７５、プリチャージ回路７６、入出力バッファ８１および演算制御回路８２を図示している。
図１４Ａは、図１３に図示する各構成について、メモリ回路部２０を制御するブロックを抜き出した図である。図１４Ａでは、コントローラ７１、ロウデコーダ７２、ワード線ドライバ７３、カラムデコーダ７４、書き込みドライバ７５、プリチャージ回路７６を抜き出して図示している。
コントローラ７１は、外部からの入力信号を処理して、ロウデコーダ７２およびカラムデコーダ７４の制御信号を生成する。外部からの入力信号は、書き込みイネーブル信号及び読み出しイネーブル信号などのメモリ回路部２０を制御するための制御信号である。またコントローラ７１は、ＣＰＵ１１０と半導体装置１０の間でバス１２０を介してデータの入出力が行われる。
ロウデコーダ７２は、ワード線ドライバ７３を駆動するための信号を生成する。ワード線ドライバ７３は、書込み用ワード線ＷＷＬ、および読出用ワード線ＲＷＬに与える信号を生成する。カラムデコーダ７４は、書き込みドライバ７５を駆動するための信号を生成する。書き込みドライバ７５は、メモリ回路２１に与える重みデータを生成する。プリチャージ回路７６は、配線ＬＢＬなどをプリチャージする機能を有する。メモリ回路部２０のメモリ回路２１から読み出される重みデータに応じた信号は、図６Ａおよび図６Ｂ等で説明したように、配線ＬＢＬを介して切替回路４０に入力される。
図１４Ｂは、図１３に図示する各構成について、演算回路３０および切替回路４０を制御するブロックを抜き出した図である。
コントローラ７１は、外部からの入力信号を処理して、演算制御回路８２の制御信号を生成する。またコントローラ７１は、演算回路３０を制御するためのアドレス信号、およびクロック信号などの各種信号を生成する。演算制御回路８２は、コントローラ７１の制御および入出力バッファ８１の出力に応じて、データ入力線に与えられる入力データＡ１乃至ＡＮを生成する。演算制御回路８２は、切替回路４０を制御する制御信号を出力する。切替回路４０は、図６Ａおよび図６Ｂ等で説明したように、複数の配線ＬＢＬの与えられる重みデータのいずれか一を、配線ＧＢＬを介して複数の演算回路３０に与える。演算回路３０は、与えられる重みデータおよび入力データを切り替えることで、積和演算に応じた出力データＭＡＣを生成する。生成された出力データＭＡＣは、中間データとして入出力バッファ８１を介して演算制御回路８２内のＳＲＡＭあるいはレジスタなどのメモリに一時的に保持される。保持された中間データは、演算回路３０に再入力される。
なお本発明の一態様における半導体装置１０は、並列数が高められた並列計算を可能にするため、複数組み合わせて用いる構成が好ましい。この場合の構成例について図１５Ａ、図１５Ｂを用いて説明する。
図１５Ａでは、上述した半導体装置１０に対応する構成として、半導体装置１０＿１乃至１０＿ｎ（ｎは２以上の数）と、半導体装置１０＿１乃至１０＿ｎとの間でデータの入出力および制御を行うコントローラ７１Ｇを図示している。コントローラ７１Ｇは、内部にＳＲＡＭ等のメモリ回路６０を有する。コントローラ７１Ｇは、複数の半導体装置１０＿１乃至１０＿ｎで得られる出力データＭＡＣをメモリ回路６０に保持する。そしてメモリ回路６０に保持した出力データＭＡＣを複数の半導体装置１０＿１乃至１０＿ｎにおける入力データＡＩＮとして出力する構成とする。当該構成とすることで複数の半導体装置を用いた、並列数が高められた並列計算を行うことができる。
また図１５Ａとは別の構成例である図１５Ｂでは、コントローラ７１Ｇにおいて、メモリ回路６０に保持した出力データに対し、別の演算処理を施した入力データを複数の半導体装置１０＿１乃至１０＿ｎにおける入力データＡＩＮ＿１乃至ＡＩＮ＿ｎをとして出力する構成とする。当該構成の場合、例えばコントローラ７１Ｇでは、メモリ回路６０に保持した出力データに対し、活性化関数に基づく演算処理、プーリング処理、規格化演算処理（ノーマライゼーション）などを行う構成とする。当該構成とすることで複数の半導体装置を用いた、並列数が高められた並列計算に加え、畳み込み演算処理以外の演算処理を効率よく行うことができる。
半導体装置１０では、入出力バッファ８１におけるバッファメモリを利用して演算回路３０の演算結果に応じた出力データＭＡＣを中間データとして演算制御回路８２に入力する。演算制御回路８２がこの中間データを再度演算回路３０への入力データとして出力できる。そのため、演算途中のデータを半導体装置１０の外部にあるメインメモリなどに読み出すことなく、演算処理を実行可能である。また半導体装置１０では、メモリ回路部と、演算回路と、の間の電気的な接続を、絶縁膜等に設ける開口部の配線を介して行うことができるため、配線数をふやすことで並列数を増やすことが可能である。そのため半導体装置１０では、ＣＰＵ１１０のデータバス幅以上のビット数の並列計算が可能となる。また膨大な数の重みデータをＣＰＵ１１０との間で転送する回数を削減できるため、低消費電力化を図ることができる。
以上説明したように、本発明の一態様は、小型化が図られた、アクセラレータとして機能する半導体装置を提供することができる。または、本発明の一態様は、演算処理速度の向上が図られた、アクセラレータとして機能する半導体装置を提供することができる。または、本発明の一態様は、演算精度の向上が図られた、アクセラレータとして機能する半導体装置を提供することができる。または、本発明の一態様は、低消費電力化が図られた、アクセラレータとして機能する半導体装置を提供することができる。または、新規な構成の、アクセラレータとして機能する半導体装置を提供することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、先の実施の形態に示す半導体装置１００の一部の構成、および動作等について説明する。本実施の形態に示す半導体装置は、半導体装置１００の一部であり、先の実施の形態に示す、アナログ演算器１０２と酸化物半導体メモリ１０４を有する。
＜構成例＞
図１６Ａおよび図１６Ｂは、本発明の一態様の半導体装置である、乗算セルの構成例について示している。当該乗算セルは、一例として、トランスリニア原理を用いて乗算を行う構成となっている。また、当該乗算セルは、一例として、第１データを保持する機能を有し、また、当該乗算セルに第２データが入力されることによって、第１データと第２データの積を出力する機能を有する。ここで、第１データは図１Ｂに示す重みデータＷ２に対応し、第２データは図１Ｂに示す入力データＡ２に対応する。
図１６Ａに示す回路ＭＣは、トランジスタＭ１乃至トランジスタＭ１０と、容量Ｃ１と、容量ＣＧと、を有する。回路ＭＣは、トランジスタＭ５乃至トランジスタＭ１０を有する回路ＭＣ１と、トランジスタＭ１乃至トランジスタＭ４、および容量Ｃ１を有する回路ＭＣ２と、に機能的に分けることができる。ここで、回路ＭＣ１は先の実施の形態に示すアナログ演算器１０２に対応し、回路ＭＣ２は先の実施の形態に示す酸化物半導体メモリ１０４に対応する。
回路ＭＣ１および回路ＭＣ２は、図２Ａおよび図２Ｂで示した、アナログ演算器１０２および酸化物半導体メモリ１０４と同様に同一の層に設けることができる。図２Ａおよび図２Ｂでは、アナログ演算器１０２の領域と、酸化物半導体メモリ１０４の領域を分けて示したが、これに限られることなく、回路ＭＣ１と回路ＭＣ２を一つにまとめた回路ＭＣをアレイ状に設ける構成にしてもよい。
回路ＭＣをアレイ状に設ける場合、図１６Ｂに示すように、回路ＭＣ１を、図中ｘｙ平面にトランジスタを有する層ＭＣＬ１に設け、回路ＭＣ２を、図中ｘｙ平面にトランジスタを有する層ＭＣＬ２に設ける構成にしてもよい。層ＭＣＬ１および層ＭＣＬ２は、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）を有する。層ＭＣＬ１および層ＭＣＬ２は、ｘｙ平面に対して概略垂直な方向（図１６Ｂ中、ｚ方向）で異なる層に設けられる。このような構成にすることで、図１６Ｂに示すように、回路ＭＣ２から回路ＭＣ１に重みデータＷ２を伝達する配線を短くすることができる。これにより、重みデータＷ２の読み出しの高速化、および読み出しに伴う消費電力の低減を図ることができる。
トランジスタＭ１乃至トランジスタＭ１０としては、例えば、ＯＳトランジスタとすることができる。特に、ＯＳトランジスタのチャネル形成領域に含まれる金属酸化物としては、例えば、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等とすること好ましい。また、トランジスタＭ１乃至トランジスタＭ１０としては、例えば、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタ）を適用してもよい。また、シリコンとしては、例えば、単結晶シリコン、非晶質シリコン（水素化アモルファスシリコンという場合がある）、微結晶シリコン、または多結晶シリコン等を用いることができる。また、ＯＳトランジスタ、Ｓｉトランジスタ以外のトランジスタとしては、例えば、Ｇｅなどがチャネル形成領域に含まれているトランジスタ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体がチャネル形成領域に含まれているトランジスタ、カーボンナノチューブがチャネル形成領域に含まれるトランジスタ、有機半導体がチャネル形成領域に含まれるトランジスタ等を用いることができる。
トランジスタＭ１、トランジスタＭ３、及びトランジスタＭ４のそれぞれは、特に断りのない場合は、例えば、スイッチング素子として機能する場合を含むものとする。すなわち、これらのトランジスタのそれぞれのゲート、ソース、及びドレインには、これらのトランジスタがスイッチング素子として動作する範囲での電圧が適切に入力されている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、これらのトランジスタの少なくとも一は、オン状態のときは飽和領域、又は線形領域で動作することができる。又は、これらのトランジスタに流れる電流量を小さくするために、トランジスタＭ１、トランジスタＭ３、及びトランジスタＭ４の少なくとも一は、サブスレッショルド領域で動作することができる。又は、トランジスタＭ１、トランジスタＭ３、及びトランジスタＭ４の少なくとも一は、線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在することができる。又は、トランジスタＭ１、トランジスタＭ３、及びトランジスタＭ４の少なくとも一は、線形領域で動作する場合と、飽和領域で動作する場合と、が混在することができ、又は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在することができ、又は、線形領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在することができる。
ところで、本明細書等において、飽和領域とは、ゲート－ソース間電圧がしきい値電圧よりも大きく、かつゲート－ソース間電圧としきい値電圧との差がソース－ドレイン間電圧よりも大きい領域をいう。又は、飽和領域は、ソース－ドレイン間電圧を変化させても、トランジスタのドレイン電流がほぼ変わらない領域をいう。又は、飽和領域は、ドレイン電流は、ゲート－ソース間電圧の２乗に比例する領域をいう。又は、飽和領域とは、前述の各説明の領域をみなせる領域を含むものとする。
また、本明細書等において、線形領域とは、ゲート－ソース間電圧がしきい値電圧よりも大きく、ゲート－ソース間電圧としきい値電圧との差がソース－ドレイン間電圧よりも小さい領域をいう。又は、線形領域は、チャネル形成領域が抵抗として働き、ソース－ドレイン間電圧の変化によって、トランジスタのドレイン電流が線形的に変化するように振る舞う領域をいう。又は、線形領域とは、前述の各説明の領域をみなせる領域を含むものとする。
また、本明細書などにおいてサブスレッショルド領域とは、トランジスタのゲート電圧（Ｖｇ）－ドレイン電流（Ｉｄ）特性を示すグラフにおいて、ゲート電圧がしきい値電圧よりも低い領域をいう。またはサブスレッショルド領域とは、グラデュアルチャネル近似（ドリフト電流しか考慮しないモデル）から外れた、キャリアの拡散による電流が流れる領域をいう。またはサブスレッショルド領域とは、ゲート電圧の増加に対してドレイン電流が指数関数的に増大する領域をいう。またはサブスレッショルド領域とは、前述の各説明の領域とみなせる領域を含むものとする。
また、トランジスタがサブスレッショルド領域で動作する際のドレイン電流を、サブスレッショルド電流という。サブスレッショルド電流は、ドレイン電圧によらず、ゲート電圧に対して指数関数的に増大する。サブスレッショルド電流を用いた回路動作では、ドレイン電圧のばらつきの影響を小さくすることができる。
ＯＳトランジスタは、１×１０－２０Ａ未満、１×１０－２２Ａ未満、あるいは１×１０－２４Ａ未満といったチャネル幅１μｍ当たりのドレイン電流をもつ。またＯＳトランジスタは、トランジスタのしきい値電圧において、１．０×１０－８Ａ以下、１．０×１０－１２Ａ以下、あるいは１．０×１０－１５Ａ以下といったチャネル幅１μｍ当たりのドレイン電流が流れる。つまり、ＯＳトランジスタは、サブスレッショルド領域で動作するゲート電圧の範囲を大きくとることができる。具体的には、ＯＳトランジスタのしきい値電圧をＶｔｈとしたとき、サブスレッショルド領域では、Ｖｔｈ－１．０Ｖ以上Ｖｔｈ以下、またはＶｔｈ－０．５Ｖ以上Ｖｔｈ以下の電圧範囲のゲート電圧を用いた回路動作を行うことができる。
一方、Ｓｉトランジスタでは、オフ電流が大きく、サブスレッショルド領域で動作するゲート電圧の範囲が狭い。サブスレッショルド電流を利用する場合、ＯＳトランジスタは、Ｓｉトランジスタよりも広いゲート電圧の範囲で回路動作を行うことができる。ＯＳトランジスタを、電流値の小さいサブスレッショルド領域で駆動させることで、回路ＭＣの消費電力の低減を図ることができる。
なお、本明細書等において、トランジスタのオフ領域とは、ゲート－ソース間電圧がサブスレッショルド領域の電圧よりも低い領域をいう。また、トランジスタのゲート－ソース間電圧がオフ領域であるとき、トランジスタはオフ状態をとるものとする。また、本明細書等において、トランジスタがオフ状態のときに流れる電流をオフ電流、又はリーク電流と記載する。
また、トランジスタＭ２、トランジスタＭ５乃至トランジスタＭ１０のそれぞれは、特に断りのない場合は、サブスレッショルド領域で動作する場合を含むものとする。
トランジスタＭ１の第１端子は、配線ＶＤＥに電気的に接続され、トランジスタＭ１の第２端子は、トランジスタＭ２の第１端子に電気的に接続され、トランジスタＭ１のゲートは、配線ＷＷＬＢと、容量ＣＧの第１端子と、に電気的に接続されている。また、トランジスタＭ３の第１端子は、配線ＷＤＬに電気的に接続され、トランジスタＭ３の第２端子は、トランジスタＭ２のゲートと、容量ＣＧの第２端子と、容量Ｃ１の第１端子と、に電気的に接続されている。また、トランジスタＭ２の第２端子は、トランジスタＭ４の第１端子と、容量Ｃ１の第２端子と、トランジスタＭ５のゲートと、トランジスタＭ７の第１端子と、トランジスタＭ８のゲートと、に電気的に接続されている。また、トランジスタＭ４の第２端子は、配線ＶＧＥに電気的に接続され、トランジスタＭ４のゲートは、配線ＷＷＬに電気的に接続されている。また、トランジスタＭ５の第１端子は、配線ＶＤＥに電気的に接続され、トランジスタＭ５の第２端子は、トランジスタＭ６の第１端子と、トランジスタＭ７のゲートと、に電気的に接続されている。トランジスタＭ６のゲートは、配線ＸＤＬに電気的に接続され、トランジスタＭ６の第２端子は、配線ＶＧＥに電気的に接続されている。また、トランジスタＭ７の第２端子は、配線ＶＧＥに電気的に接続されている。また、トランジスタＭ８の第１端子は、配線ＶＤＥに電気的に接続され、トランジスタＭ８の第２端子は、トランジスタＭ９の第１端子と、トランジスタＭ１０のゲートと、に電気的に接続されている。また、トランジスタＭ９のゲートは、配線ＢＤＬに電気的に接続され、トランジスタＭ９の第２端子は、配線ＶＧＥに電気的に接続されている。また、トランジスタＭ１０の第１端子は、配線ＯＬに電気的に接続され、トランジスタＭ１０の第２端子は、配線ＶＧＥに電気的に接続されている。
配線ＶＤＥは、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、高電源電圧とすることができる。
配線ＶＧＥは、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、低電源電圧、接地電位などとすることができる。
配線ＷＷＬは、一例として、回路ＭＣに対して、第１データを書き込むための書き込み信号線として機能する。
配線ＷＷＬＢは、一例として、配線ＷＷＬに送信される書き込み信号に対する反転信号を送信する配線として機能する。なお、配線ＷＷＬＢは、当該反転信号ではなく、可変電位（例えば、高レベル電位、低レベル電位など）を供給する配線としてもよい。
配線ＷＤＬは、一例として、回路ＭＣに第１データに応じた電圧を書き込むための書き込みデータ線として機能する。
配線ＸＤＬは、一例として、回路ＭＣに第２データに応じた電圧を入力するための信号線として機能する。
そのため、配線ＸＤＬに電気的に接続されているゲートを有するトランジスタＭ６は、電流源として機能する。また、上述したとおり、トランジスタＭ６は、サブスレッショルド領域で動作する場合を含むため、トランジスタＭ６の第１端子－第２端子間には、サブスレッショルド領域の電流が流れる。
配線ＢＤＬは、一例として、回路ＭＣに、第１データと第２データとの演算結果に応じた電流の量を調整するための電圧を入力する信号線として機能する。
そのため、配線ＢＤＬに電気的に接続されているゲートを有するトランジスタＭ９は、電流源として機能する。また、上述したとおり、トランジスタＭ９は、サブスレッショルド領域で動作する場合を含むため、トランジスタＭ９の第１端子－第２端子間には、サブスレッショルド領域の電流が流れる。
なお、トランジスタＭ９に流れる電流量としては、例えば、後述する回路ＡＣＴＶに含まれている関数系に従った演算を行う回路に適用する変数、定数などとすることができる。
配線ＯＬは、一例として、第１データと、第２データと、の積に応じた電流を出力するための配線として機能する。
＜動作例＞
次に、図１６Ａの回路ＭＣの動作例について説明する。なお、本動作例において、配線ＶＤＥが与える電位を高電源電位とし、配線ＶＧＥが与える電位を接地電位（ＶＧＮＤ）とする。
＜＜書き込み動作＞＞
初めに、回路ＭＣへの第１データを書き込む動作の一例について説明する。
配線ＷＷＬには、高レベル電位が入力される。これにより、トランジスタＭ３と、トランジスタＭ４と、のそれぞれのゲートには、当該高レベル電位が入力されるため、トランジスタＭ３とトランジスタＭ４はオン状態となる。
このとき、トランジスタＭ４を介して、配線ＶＧＥと、容量Ｃ１の第２端子（トランジスタＭ２の第２端子）と、の間は導通状態となるため、容量Ｃ１の第２端子（トランジスタＭ２の第２端子）の電位は、ＶＧＮＤとなる。
また、このとき、トランジスタＭ３を介して、配線ＷＤＬと容量Ｃ１の第１端子（容量ＣＧの第２端子、トランジスタＭ２のゲートなど）の間が導通状態となる。ここで、配線ＷＤＬに第１データに応じた信号（以下、電圧ＶＷとする。）を送信することで、容量Ｃ１の第１端子（容量ＣＧの第２端子、トランジスタＭ２のゲートなど）には第１データに応じた電圧ＶＷが書き込まれる。
また、配線ＷＷＬＢには、配線ＷＷＬに送信される信号の反転信号が入力される。具体的には、配線ＷＷＬＢには、低レベル電位が入力される。そのため、トランジスタＭ１のゲート（容量ＣＧの第１端子）には、当該低レベル電位が印加される。これにより、トランジスタＭ１は、オフ状態となる。
容量Ｃ１の第１端子（容量ＣＧの第２端子、トランジスタＭ２のゲートなど）には電圧ＶＷが書き込まれたあと、配線ＷＷＬには、低レベル電位が入力される。これにより、トランジスタＭ３と、トランジスタＭ４と、のそれぞれのゲートには、当該低レベル電位が入力されるため、トランジスタＭ３とトランジスタＭ４はオフ状態となる。また、これにより、容量Ｃ１の第１端子がフローティング状態となるため、容量Ｃ１の第１端子－第２端子間の電圧ＶＷ－ＶＧＮＤが保持される。
厳密には、トランジスタＭ３のゲートに与えられる電位が高レベル電位から低レベル電位に変化するとき、トランジスタＭ３のゲート－第２端子間の寄生容量によって、容量Ｃ１の第１端子に書き込まれている電圧ＶＷが降圧する場合がある。なお、本明細書では、便宜上、トランジスタＭ３のゲート－第２端子間の寄生容量によって電圧ＶＷから降圧した電圧も第１データに応じた電圧ということができるものとする。図１６Ａの回路ＭＣには、電圧ＶＷの降圧を防ぐため、容量ＣＧを設けている。トランジスタＭ３のゲートに与えられる電位が高レベル電位から低レベル電位に変化するとき、つまり、配線ＷＷＬが与える電位が高レベル電位から低レベル電位に変化するとき、配線ＷＷＬＢでは、配線ＷＷＬに送信される信号の反転信号が入力されるため、配線ＷＷＬＢの電位は低レベル電位から高レベル電位に変化する。このとき、容量ＣＧの第１端子の電位は、低レベル電位から高レベル電位まで高くなるため、容量ＣＧの第２端子の電位（容量Ｃ１の第１端子、トランジスタＭ２のゲートなど）は、容量ＣＧの容量結合によって、理想的には、高レベル電位と低レベル電位の電位差だけ昇圧する。ここで、昇圧する電位差を、トランジスタＭ３のゲート－第２端子間の寄生容量による電圧ＶＷが降圧した電位差と等しくすることで、トランジスタＭ３をオフ状態にしたときの電圧ＶＷの降圧を防ぐことができる。なお、容量ＣＧの容量結合によって昇圧する電位差を、トランジスタＭ３のゲート－第２端子間の寄生容量によって降圧する電位差と等しくするための容量ＣＧの構成については、後述する。
また、このとき、配線ＷＷＬＢに、配線ＷＷＬに送信される信号の反転信号ではなく、低レベル電位を供給して、トランジスタＭ１をオフ状態にしてもよい。これにより、回路ＭＣへの第１データの保持と、トランジスタＭ２の第１端子への高電源電位の供給の停止と、を同時に行うことができる。
＜＜乗算動作＞＞
次に、回路ＭＣにおいて、第１データと第２データとの乗算動作の一例について説明する。
配線ＷＷＬＢに高レベル電位が入力されることによって、トランジスタＭ１がオン状態となるため、トランジスタＭ２の第１端子には高電源電位が入力されて、トランジスタＭ２の第１端子－第２端子間には、トランジスタＭ２のゲート－第２端子間の電圧に応じた電流が流れる。また、ここで、トランジスタＭ２の第１端子－第２端子間に流れる電流の量をＩＷとする。なお、トランジスタＭ２がサブスレッショルド領域で動作する場合、ＩＷは、サブスレッショルド領域における電流範囲の電流量となる。
また、トランジスタＭ２の第１端子－第２端子間に流れる電流は、トランジスタＭ７を介して、配線ＶＧＥに流れる。ここで、トランジスタＭ７もサブスレッショルド領域で動作するものとして、トランジスタＭ７の第１端子－第２端子間には、電流量ＩＷの電流が流れるものとする。このとき、電流量ＩＷは、下記の式で表すことができる。
Figure 0007689533000001
なお、ＶＭ７ｇｓは、トランジスタＭ７のゲート－第２端子間の電圧である。また、Ｉ０は、ＶＭ７ｇｓが０のときに流れる電流値であって、トランジスタＭ７のしきい値電圧、温度、デバイス構造などによって決められる。また、Ｊは、温度、デバイス構造などによって定められる補正係数である。
また、配線ＸＤＬに第２データに応じた電圧としてＶＸが入力されるものとする。このとき、トランジスタＭ６のゲート－第２端子間の電圧はＶＸ－ＶＧＮＤとなり、トランジスタＭ６の第１端子－第２端子間には、ＶＸ－ＶＧＮＤに応じた電流が流れる。また、ここで、トランジスタＭ６の第１端子－第２端子間に流れる電流の量をＩＸとする。なお、トランジスタＭ６がサブスレッショルド領域で動作する場合、ＩＸは、サブスレッショルド領域における電流範囲の電流量となる。
また、トランジスタＭ６の第１端子－第２端子間に流れる電流は、配線ＶＤＥから、トランジスタＭ５を介して、トランジスタＭ６の第１端子に流れる電流となる。ここで、トランジスタＭ５もサブスレッショルド領域で動作するものとして、トランジスタＭ５の第１端子－第２端子間には、電流量ＩＸの電流が流れるものとする。このとき、電流量ＩＸは、下記の式で表すことができる。
Figure 0007689533000002
なお、ＶＭ５ｇｓは、トランジスタＭ５のゲート－第２端子間の電圧である。また、Ｉ０は、ＶＭ５ｇｓが０のときに流れる電流値であって、トランジスタＭ５のしきい値電圧、温度、デバイス構造などによって決められる。また、Ｊは、温度、デバイス構造などによって定められる補正係数である。なお、式（１．２）に用いられている、Ｉ０及びＪのそれぞれは、式（１．１）に用いられているＩ０及びＪと等しいものとする。
また、配線ＢＤＬに出力電流を調整するための電圧としてＶＢが入力されるものとする。このとき、トランジスタＭ９のゲート－第２端子間の電圧はＶＢ－ＶＧＮＤとなり、トランジスタＭ９の第１端子－第２端子間には、ＶＢ－ＶＧＮＤに応じた電流が流れる。また、ここで、トランジスタＭ９の第１端子－第２端子間に流れる電流の量をＩＢとする。なお、トランジスタＭ９がサブスレッショルド領域で動作する場合、ＩＢは、サブスレッショルド領域における電流範囲の電流量となる。
また、トランジスタＭ９の第１端子－第２端子間に流れる電流は、配線ＶＤＥから、トランジスタＭ８を介して、トランジスタＭ９の第１端子に流れる電流となる。ここで、トランジスタＭ８もサブスレッショルド領域で動作するものとして、トランジスタＭ８の第１端子－第２端子間には、電流量ＩＢの電流が流れるものとする。このとき、電流量ＩＢは、下記の式で表すことができる。
Figure 0007689533000003
なお、ＶＭ８ｇｓは、トランジスタＭ８のゲート－第２端子間の電圧である。また、Ｉ０は、ＶＭ８ｇｓが０のときに流れる電流値であって、トランジスタＭ８のしきい値電圧、温度、デバイス構造などによって決められる。また、Ｊは、温度、デバイス構造などによって定められる補正係数である。なお、式（１．３）に用いられている、Ｉ０及びＪのそれぞれは、式（１．１）、及び式（１．２）に用いられているＩ０及びＪと等しいものとする。
また、トランジスタＭ１０の第１端子－第２端子間に流れる電流は、トランジスタＭ１０のゲート－第２端子間の電圧に応じて決められる。また、トランジスタＭ１０の第１端子－第２端子間に流れる電流量をＩＹとしたとき、電流量ＩＹは、下記の式で表すことができる。
Figure 0007689533000004
なお、ＶＭ１０ｇｓは、トランジスタＭ１０のゲート－第２端子間の電圧である。また、Ｉ０は、ＶＭ１０ｇｓが０のときに流れる電流値であって、トランジスタＭ１０のしきい値電圧、温度、デバイス構造などによって決められる。また、Ｊは、温度、デバイス構造などによって定められる補正係数である。なお、式（１．４）に用いられている、Ｉ０及びＪのそれぞれは、式（１．１）乃至式（１．３）に用いられているＩ０及びＪと等しいものとする。
ここで、配線ＶＧＥ、トランジスタＭ７の第２端子、トランジスタＭ７のゲート、トランジスタＭ５の第２端子、トランジスタＭ５のゲート、トランジスタＭ８のゲート、トランジスタＭ８の第２端子、トランジスタＭ１０のゲート、トランジスタＭ１０の第２端子、配線ＶＧＥという順の閉回路を考える。当該閉回路では、キルヒホッフの第二法則（電圧則）により、下記の式が成り立つ。
Figure 0007689533000005
また、式（１．５）の各電圧の項を、式（１．１）乃至式（１．４）を用いて書き直すことにより、次の式が得られる。
Figure 0007689533000006
つまり、トランジスタＭ１０の第１端子－第２端子間に流れる電流ＩＹは、ＩＷとＩＸとの積で表すことができる。そのため、配線ＯＬから流れる電流量ＩＹを計測することによって、ＩＷとＩＸとの積に応じた値を算出することができる。
なお、本発明の一態様の半導体装置に含まれる乗算セルの構成は、図１６Ａに示す回路ＭＣに限定されない。本発明の一態様の半導体装置に含まれる乗算セルは、状況に応じて、図１６Ａに示す回路ＭＣを変更した構成とすることができる。
また、図１６Ａに図示しているトランジスタＭ１乃至トランジスタＭ１０は、一例としては、チャネルの上下にゲートを有する構造のｎチャネル型トランジスタとしており、トランジスタＭ１乃至トランジスタＭ１０のそれぞれは第１ゲートと第２ゲートとを有する。但し、本明細書等において、便宜上、一例として、第１ゲートをゲート（フロントゲートと記載する場合がある。）、第２ゲートをバックゲートとして区別するように記載しているが、第１ゲートと第２ゲートは互いに入れ替えることができる。そのため、本明細書等において、「ゲート」という語句は「バックゲート」という語句と入れ替えて記載することができる。同様に、「バックゲート」という語句は「ゲート」という語句と入れ替えて記載することができる。具体例としては、「ゲートは第１配線に電気的に接続され、バックゲートは第２配線に電気的に接続されている」という接続構成は、「バックゲートは第１配線に電気的に接続され、ゲートは第２配線に電気的に接続されている」という接続構成として置き換えることができる。
また、本発明の一態様の半導体装置は、トランジスタのバックゲートの接続構成に依らない。図１６Ａに図示されているトランジスタＭ１乃至トランジスタＭ１０には、バックゲートが図示され、当該バックゲートの接続構成については図示されていないが、当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、または、そのトランジスタのオフ電流を小さくするために、外部回路などと電気的に接続されている配線を設けて、当該外部回路などによってトランジスタのバックゲートに固定電位、又は可変電位を与えてもよい。
＜半導体装置の構成例＞
ここでは、図１６Ａに示した回路ＭＣを適用することができる半導体装置の構成例について、説明する。
図１７Ａは、図１６Ａの回路ＭＣを適用することができる半導体装置の構成例を示した回路図である。図１７Ａに示す半導体装置ＳＤＶ１は、一例として、回路ＷＤＣと、回路ＸＤＣと、回路ＢＤＣと、回路ＷＷＣと、セルアレイＣＡと、回路ＡＣＴＶと、を有する。また、回路ＡＣＴＶは、一例として、回路ＡＤＲ［１］乃至回路ＡＤＲ［ｎ］を有する。
セルアレイＣＡは、一例として、図１６Ａの回路ＭＣを複数有する。具体的には、セルアレイＣＡにおいて、複数の回路ＭＣは、ｍ行ｎ列（ｍは１以上の整数であり、ｎは１以上の整数である。）のマトリクス状に配置されている。図１７Ａでは、一例として、セルアレイＣＡ内に、回路ＭＣとして、回路ＭＣ［１，１］、回路ＭＣ［ｍ，１］、回路ＭＣ［１，ｎ］、及び回路ＭＣ［ｍ，ｎ］を図示している。
回路ＭＣ［１，１］は、配線ＷＤＬ［１］と、配線ＷＷＬ［１］と、配線ＷＷＬＢ［１］と、配線ＸＤＬ［１］と、配線ＢＤＬ［１］と、配線ＯＬ［１］と、に電気的に接続されている。また、回路ＭＣ［ｍ，１］は、配線ＷＤＬ［１］と、配線ＷＷＬ［ｍ］と、配線ＷＷＬＢ［ｍ］と、配線ＸＤＬ［ｍ］と、配線ＢＤＬ［ｍ］と、配線ＯＬ［１］と、に電気的に接続されている。また、回路ＭＣ［１，ｎ］は、配線ＷＤＬ［ｎ］と、配線ＷＷＬ［１］と、配線ＷＷＬＢ［１］と、配線ＸＤＬ［１］と、配線ＢＤＬ［１］と、配線ＯＬ［ｎ］と、に電気的に接続されている。また、回路ＭＣ［ｍ，ｎ］は、配線ＷＤＬ［ｎ］と、配線ＷＷＬ［ｍ］と、配線ＷＷＬＢ［ｍ］と、配線ＸＤＬ［ｍ］と、配線ＢＤＬ［ｍ］と、配線ＯＬ［ｎ］と、に電気的に接続されている。
つまり、ｉを１以上ｍ以下の整数とし、ｊを１以上ｎ以下の整数としたとき、回路ＭＣ［ｉ，ｊ］（図１７Ａには図示しない）は、配線ＷＤＬ［ｊ］と、配線ＷＷＬ［ｉ］と、配線ＷＷＬＢ［ｉ］と、配線ＸＤＬ［ｉ］と、配線ＢＤＬ［ｉ］と、配線ＯＬ［ｊ］と、に電気的に接続されている、ということができる。
なお、配線ＷＤＬ［ｊ］は、図１６Ａに示した配線ＷＤＬに相当する。また、配線ＷＷＬ［ｉ］は、図１６Ａに示した配線ＷＷＬに相当し、また、配線ＷＷＬＢ［ｉ］は、図１６Ａに示した配線ＷＷＬＢに相当する。また、配線ＸＤＬ［ｉ］は、図１６Ａに示した配線ＸＤＬに相当し、配線ＢＤＬ［ｉ］は、図１６Ａに示した配線ＢＤＬに相当する。また、配線ＯＬ［ｊ］は、図１６Ａに示した配線ＯＬに相当する。
回路ＷＤＣは、配線ＷＤＬ［１］乃至配線ＷＤＬ［ｎ］に電気的に接続されている。また、回路ＸＤＣは、配線ＸＤＬ［１］乃至配線ＸＤＬ［ｍ］に電気的に接続されている。また、回路ＢＤＣは、配線ＢＤＬ［１］乃至配線ＢＤＬ［ｍ］に電気的に接続されている。また、回路ＷＷＣは、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｍ］、及び配線ＷＷＬＢ［１］乃至配線ＷＷＬＢ［ｍ］に電気的に接続されている。また、回路ＡＤＲ［１］乃至回路ＡＤＲ［ｎ］のそれぞれは、配線ＯＬ［１］乃至配線ＯＬ［ｎ］と、配線ＺＬ［１］乃至配線ＺＬ［ｎ］と、に電気的に接続されている。
回路ＷＤＣは、一例として、配線ＷＤＬ［１］乃至配線ＷＤＬ［ｎ］のそれぞれに、セルアレイＣＡに含まれている回路ＭＣに書き込むための第１データに応じた電圧を与える駆動回路として機能する。
回路ＸＤＣは、一例として、配線ＸＤＬ［１］乃至配線ＸＤＬ［ｍ］のそれぞれに、セルアレイＣＡに含まれている回路ＭＣに入力するための第２データに応じた電圧を与える駆動回路として機能する。
回路ＢＤＣは、一例として、配線ＢＤＬ［１］乃至配線ＢＤＬ［ｍ］のそれぞれに、セルアレイＣＡに含まれている回路ＭＣに入力するための、配線ＯＬに流れる演算結果に応じた電流量を調整するための電圧を与える駆動回路として機能する。
回路ＷＷＣは、一例として、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｍ］のそれぞれに、セルアレイＣＡが有する回路ＭＣに第１データを書き込む際に、第１データの書き込み先となる回路ＭＣを選択する機能を有する。具体的には、例えば、セルアレイＣＡのｉ行目に位置する回路ＭＣ［ｉ，１］乃至回路ＭＣ［ｉ，ｎ］に第１データを書き込むとき、回路ＷＷＣは、配線ＷＷＬ［ｉ］に高レベル電位を与え、また、配線ＷＷＬ［ｉ］以外の配線ＷＷＬ［１］乃至配線ＷＷＬ［ｍ］に低レベル電位を与えることで、第１データの書き込み先として、回路ＭＣ［ｉ，１］乃至回路ＭＣ［ｉ，ｎ］を選択することができる。
また、回路ＷＷＣは、一例として、配線ＷＷＬＢ［ｉ］に、配線ＷＷＬ［ｉ］に送信される選択信号の反転信号を送信する機能を有する。また、回路ＷＷＣは、配線ＷＷＬＢ［ｉ］には当該反転信号ではなく、異なる信号を送信してもよい。例えば、回路ＷＷＣは、配線ＷＷＬ［ｉ］に低レベル電位が入力されているとき、配線ＷＷＬＢ［ｉ］にも低レベル電位を入力する機能を有していてもよい。これにより、図１６Ａの回路ＭＣは、第１データの保持と、トランジスタＭ２の第１端子への高電源電位の供給の停止と、を同時に行うことができる。
ところで、セルアレイＣＡのｊ列目に着目すると、配線ＯＬには、電流量として、回路ＭＣ［１，ｊ］乃至回路ＭＣ［ｍ，ｊ］のそれぞれが出力するＩＹの和が流れる。ここで、回路ＭＣ［ｉ，ｊ］のトランジスタＭ２に流れる電流をＩＷ［ｉ，ｊ］とし、回路ＭＣ［ｉ，ｊ］のトランジスタＭ６に流れる電流をＩＸ［ｉ］とし、配線ＯＬから回路ＭＣ［ｉ，ｊ］に流れる電流量をＩＹ［ｉ，ｊ］とする。更に、回路ＭＣ［１，ｊ］乃至回路ＭＣ［ｍ，ｊ］のそれぞれのトランジスタＭ９に流れる電流量をＩＢとしたとき、配線ＯＬに流れる電流量ＩＳ［ｊ］は、下式で表すことができる。
Figure 0007689533000007
回路ＡＤＲ［ｊ］は、一例として、例えば、配線ＯＬ［ｊ］から回路ＡＤＲ［ｊ］に流れる電流量に応じた電圧を出力する機能と、当該電圧を用いてあらかじめ定義された関数系に従った演算を行う機能と、当該関数の演算の結果を配線ＺＬ［ｊ］に出力する機能と、を有する。
なお、図１７Ｂに示す半導体装置ＳＤＶ２のように、回路ＢＧＣを設ける構成にしてもよい。回路ＢＧＣは、配線ＢＧＬ［１］乃至配線ＢＧＬ［ｍ］に電気的に接続されている。回路ＢＧＣは、一例として、配線ＢＧＬ［１］乃至配線ＢＧＬ［ｍ］のそれぞれに所望の定電圧を入力する機能を有する。つまり、回路ＢＧＣは、回路ＭＣ［１，１］乃至回路ＭＣ［ｍ，ｎ］に含まれている各トランジスタのバックゲートに定電圧を供給する回路として機能する。
上述したとおり、図１６Ａに示した回路ＭＣを用いることによって、第１データに応じた電圧を回路ＭＣに書き込むことができる。また、回路ＭＣによって、第１データと第２データとの積に応じた電流ＩＹを配線ＯＬに出力することができる。また、図１７Ａの半導体装置ＳＤＶ１、又は図１７Ｂの半導体装置ＳＤＶ２を用いることによって、複数の第１データと複数の第２データとの積和を演算することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、上記実施の形態で説明したＣＰＵ１１０で実行するプログラムの演算の一部を半導体装置１００として説明したアクセラレータで実行する場合の、動作の一例を説明する。
図１８は、ＣＰＵで実行するプログラムの演算の一部をアクセラレータで実行する場合の、動作の一例を説明する図である。アクセラレータは、演算の種類に応じて、デジタル演算器１０１またはアナログ演算器１０２を選択することができる。
ＣＰＵにて、ホストプログラムが実行される（ホストプログラム実行；ステップＳ１）。
ＣＰＵは、アクセラレータを用いて演算を行う際に必要とされるデータ用領域を、メモリ回路部に確保するとの命令を確認した場合（メモリ確保命令；ステップＳ２）、該データ用領域を、メモリ回路部に確保する（メモリ確保；ステップＳ３）。
次に、ＣＰＵは、メインメモリあるいは外部記憶装置から上記メモリ回路部へ入力データである重みデータを送信する（データ送信；ステップＳ４）。上記メモリ回路部は該重みデータを受信し、該重みデータを、ステップＳ３で確保された領域に格納する（データ受信；ステップＳ５）。
ＣＰＵは、カーネルプログラムを起動するとの命令を確認した場合（カーネルプログラムの起動；ステップＳ６）、アクセラレータは、カーネルプログラムの実行を開始する（演算開始；ステップＳ７）。
アクセラレータがカーネルプログラムの実行を開始した直後、ＣＰＵを、演算を行う状態からＰＧ（パワーゲーティング）状態へと切り替えてもよい（ＰＧ状態移行；ステップＳ８）。その場合、アクセラレータがカーネルプログラムの実行を終了する直前に、ＣＰＵは、ＰＧ状態から演算を行う状態へ切り替えられる（ＰＧ状態停止；ステップＳ９）。ステップＳ８からステップＳ９までの期間、ＣＰＵをＰＧ状態にすることで、演算処理システム全体として消費電力および発熱を抑制することができる。
アクセラレータがカーネルプログラムの実行を終了すると、出力データがアクセラレータ内の演算結果を保持する記憶部に格納される（演算終了；ステップＳ１０）。
カーネルプログラムの実行が終了した後、ＣＰＵは、記憶部に格納された出力データをメインメモリあるいは外部記憶装置へ送信するとの命令を確認した場合（データ送信リクエスト；ステップＳ１１）、上記の出力データがメインメモリあるいは外部記憶装置へ送信され、メインメモリあるいは外部記憶装置に格納される（データ送信；ステップＳ１２）。
以上のステップＳ１からステップＳ１２までの動作を繰り返すことにより、ＣＰＵおよびアクセラレータの消費電力および発熱を抑制しつつ、ＣＰＵで実行する演算の一部をアクセラレータで実行することができる。本発明の一態様の半導体装置は、非ノイマン型アーキテクチャを有し、処理速度の増加に伴って消費電力が大きくなるノイマン型アーキテクチャと比較して、極めて少ない消費電力で演算処理を行うことができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、パワーゲーティングが可能なＣＰＵコアを有するＣＰＵの一例について説明する。
図１９に、ＣＰＵ１１０の構成例を示す。ＣＰＵ１１０は、ＣＰＵコア（ＣＰＵ Ｃｏｒｅ）２００、Ｌ１（レベル１）キャッシュメモリ装置（Ｌ１ Ｃａｃｈｅ）２０２、Ｌ２キャッシュメモリ装置（Ｌ２ Ｃａｃｈｅ）２０３、バスインターフェース部（Ｂｕｓ Ｉ／Ｆ）２０５、パワースイッチ２１０～２１２、レベルシフタ（ＬＳ）２１４を有する。ＣＰＵコア２００はフリップフロップ２２０を有する。
バスインターフェース部２０５によって、ＣＰＵコア２００、Ｌ１キャッシュメモリ装置２０２、Ｌ２キャッシュメモリ装置２０３が相互に接続される。
外部から入力される割り込み信号（Ｉｎｔｅｒｒｕｐｔｓ）、ＣＰＵ１１０が発行する信号ＳＬＥＥＰ１等の信号に応じて、ＰＭＵ１９３はクロック信号ＧＣＬＫ１、各種のＰＧ（パワーゲーティング）制御信号（ＰＧ ｃｏｎｔｒｏｌ ｓｉｇｎａｌｓ）の生成を行う。クロック信号ＧＣＬＫ１、ＰＧ制御信号はＣＰＵ１１０に入力される。ＰＧ制御信号は、パワースイッチ２１０～２１２、フリップフロップ２２０を制御する。
パワースイッチ２１０、２１１は、仮想電源線Ｖ＿ＶＤＤ（以下、Ｖ＿ＶＤＤ線と呼ぶ）への電圧ＶＤＤＤ、ＶＤＤ１の供給をそれぞれ制御する。パワースイッチ２１２は、レベルシフタ（ＬＳ）２１４への電圧ＶＤＤＨの供給を制御する。ＣＰＵ１１０およびＰＭＵ１９３には、パワースイッチを介さずに電圧ＶＳＳＳが入力される。ＰＭＵ１９３には、パワースイッチを介さずに電圧ＶＤＤＤが入力される。
電圧ＶＤＤＤ、ＶＤＤ１はＣＭＯＳ回路用の駆動電圧である。電圧ＶＤＤ１は電圧ＶＤＤＤよりも低く、スリープ状態での駆動電圧である。電圧ＶＤＤＨはＯＳトランジスタ用の駆動電圧であり、電圧ＶＤＤＤよりも高い。
Ｌ１キャッシュメモリ装置２０２、Ｌ２キャッシュメモリ装置２０３、バスインターフェース部２０５それぞれは、少なくとも１つパワーゲーティング可能なパワードメインを有する。パワーゲーティング可能なパワードメインには、１または複数のパワースイッチが設けられている。これらのパワースイッチは、ＰＧ制御信号によって制御される。
フリップフロップ２２０は、レジスタに用いられる。フリップフロップ２２０には、バックアップ回路が設けられている。以下、フリップフロップ２２０について説明する。
図２０Ａにフリップフロップ２２０（Ｆｌｉｐ－ｆｌｏｐ）の回路構成例を示す。フリップフロップ２２０はスキャンフリップフロップ（Ｓｃａｎ Ｆｌｉｐ－ｆｌｏｐ）２２１、バックアップ回路（Ｂｕｃｋｕｐ Ｃｉｒｃｕｉｔ）２２２を有する。
スキャンフリップフロップ２２１は、ノードＤ１、Ｑ１、ＳＤ、ＳＥ、ＲＴ、ＣＫ、クロックバッファ回路２２１Ａを有する。
ノードＤ１はデータ（ｄａｔａ）入力ノードであり、ノードＱ１はデータ出力ノードであり、ノードＳＤはスキャンテスト用データの入力ノードである。ノードＳＥは信号ＳＣＥの入力ノードである。ノードＣＫはクロック信号ＧＣＬＫ１の入力ノードである。クロック信号ＧＣＬＫ１はクロックバッファ回路２２１Ａに入力される。スキャンフリップフロップ２２１のアナログスイッチは、クロックバッファ回路２２１ＡのノードＣＫ１、ＣＫＢ１に接続される。ノードＲＴはリセット信号（ｒｅｓｅｔ ｓｉｇｎａｌ）の入力ノードである。
信号ＳＣＥは、スキャンイネーブル信号であり、ＰＭＵ１９３で生成される。ＰＭＵ１９３は信号ＢＫ、ＲＣを生成する。レベルシフタ２１４は信号ＢＫ、ＲＣをレベルシフトし、信号ＢＫＨ、ＲＣＨを生成する。信号ＢＫはバックアップ信号、信号ＲＣはリカバリ信号である。
スキャンフリップフロップ２２１の回路構成は、図２０に限定されない。標準的な回路ライブラリに用意されているフリップフロップを適用することができる。
バックアップ回路２２２は、ノードＳＤ＿ＩＮ、ＳＮ１１、トランジスタＭ１１～Ｍ１３、容量素子Ｃ１１を有する。
ノードＳＤ＿ＩＮは、スキャンテストデータの入力ノードであり、スキャンフリップフロップ２２１のノードＱ１に接続される。ノードＳＮ１１は、バックアップ回路２２２の保持ノードである。容量素子Ｃ１１はノードＳＮ１１の電圧を保持するための保持容量である。
トランジスタＭ１１はノードＱ１とノードＳＮ１１間の導通状態を制御する。トランジスタＭ１２はノードＳＮ１１とノードＳＤ間の導通状態を制御する。トランジスタＭ１３はノードＳＤ＿ＩＮとノードＳＤ間の導通状態を制御する。トランジスタＭ１１、Ｍ１３のオンオフは信号ＢＫＨで制御され、トランジスタＭ１２のオンオフは信号ＲＣＨで制御される。
トランジスタＭ１１～Ｍ１３は、上述したメモリ回路２１が有するトランジスタ６１乃至６３と同様に、ＯＳトランジスタである。トランジスタＭ１１～Ｍ１３はバックゲートを有する構成を図示している。トランジスタＭ１１～Ｍ１３のバックゲートは、電圧ＶＢＧ１を供給する電源線に接続されている。
少なくともトランジスタＭ１１、Ｍ１２がＯＳトランジスタであることが好ましい。オフ電流が極めて小さいというＯＳトランジスタの特長によって、ノードＳＮ１１の電圧の低下を抑えることができること、データの保持に電力を殆んど消費しないことから、バックアップ回路２２２は不揮発性の特性をもつ。容量素子Ｃ１１の充放電によってデータを書き換えるため、バックアップ回路２２２は原理的には書き換え回数に制約はなく、低エネルギーで、データの書き込みおよび読み出しが可能である。
バックアップ回路２２２の全てのトランジスタはＯＳトランジスタであることが非常に好ましい。図２０Ｂに示すように、シリコンＣＭＯＳ回路で構成されるスキャンフリップフロップ２２１上にバックアップ回路２２２を積層することができる。
バックアップ回路２２２は、スキャンフリップフロップ２２１と比較して素子数が非常に少ないので、バックアップ回路２２２を積層するためにスキャンフリップフロップ２２１の回路構成およびレイアウトの変更が必要ない。つまり、バックアップ回路２２２は、汎用性が非常に高いバックアップ回路である。また、スキャンフリップフロップ２２１が形成されている領域内にバックアップ回路２２２を設けることができるので、バックアップ回路２２２を組み込んでも、フリップフロップ２２０の面積オーバーヘッドはゼロにすることが可能である。よって、バックアップ回路２２２をフリップフロップ２２０に設けることで、ＣＰＵコア２００のパワーゲーティングが可能となる。パワーゲーティングに必要なエネルギーが少ないため、ＣＰＵコア２００を高効率にパワーゲーティングすることが可能である。
バックアップ回路２２２を設けることによって、トランジスタＭ１１による寄生容量がノードＱ１に付加されることになるが、ノードＱ１に接続される論理回路による寄生容量と比較して小さいので、スキャンフリップフロップ２２１の動作に影響はない。つまり、バックアップ回路２２２を設けても、フリップフロップ２２０の性能は実質的に低下しない。
ＣＰＵコア２００の低消費電力状態として、例えば、クロックゲーティング状態、パワーゲーティング状態、休止状態を設定することができる。ＰＭＵ１９３は、割り込み信号、信号ＳＬＥＥＰ１等に基づき、ＣＰＵコア２００の低消費電力モードを選択する。例えば、通常動作状態からクロックゲーティング状態に移行する場合、ＰＭＵ１９３はクロック信号ＧＣＬＫ１の生成を停止する。
例えば、通常動作状態から休止状態に移行する場合は、ＰＭＵ１９３は、電圧および／または周波数スケーリングを行う。例えば、電圧スケーリングを行う場合、ＰＭＵ１９３は、電圧ＶＤＤ１をＣＰＵコア２００に入力するため、パワースイッチ２１０をオフにし、パワースイッチ２１１をオンにする。電圧ＶＤＤ１は、スキャンフリップフロップ２２１のデータを消失させない電圧である。周波数スケーリングを行う場合、ＰＭＵ１９３はクロック信号ＧＣＬＫ１の周波数を低下させる。
ＣＰＵコア２００を通常動作状態からパワーゲーティング状態に移行する場合には、スキャンフリップフロップ２２１のデータをバックアップ回路２２２にバックアップする動作が行われる。ＣＰＵコア２００をパワーゲーティング状態から通常動作状態に復帰する際には、バックアップ回路２２２のデータをスキャンフリップフロップ２２１にリカバリする動作が行われる。
ＯＳトランジスタを用いたバックアップ回路２２２は、動的および静的消費電力双方が小さいため、ノーマリオフ・コンピューティングに非常に好適である。なお、ＯＳトランジスタを用いたバックアップ回路２２２を有するＣＰＵコア２００を含むＣＰＵ１１０は、ＮｏｆｆＣＰＵ（登録商標）と呼称することができる。ＮｏｆｆＣＰＵは、不揮発性メモリを有し、動作が必要ない場合には、電力供給を停止することができる。フリップフロップ２２０を搭載しても、ＣＰＵコア２００の性能低下、動的電力の増加をほとんど発生させないようにできる。
なお、ＣＰＵコア２００は複数のパワーゲーティング可能なパワードメインを有してもよい。複数のパワードメインには、電圧の入力を制御するための１または複数のパワースイッチが設けられる。また、ＣＰＵコア２００は、１または複数のパワーゲーティングが行われないパワードメインを有していてもよい。例えば、パワーゲーティングが行われないパワードメインに、フリップフロップ２２０、パワースイッチ２１０～２１２の制御を行うためのパワーゲーティング制御回路を設けてもよい。
なお、フリップフロップ２２０の適用はＣＰＵ１１０に限定されない。ＣＰＵ１１０において、パワーゲーティング可能なパワードメインに設けられるレジスタに、フリップフロップ２２０を適用できる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、上記実施の形態で説明した半導体装置の構成例、及び上記の実施の形態で説明した半導体装置に適用できるトランジスタの構成例について説明する。
＜半導体装置の構成例＞
図２１は、上記実施の形態で説明した半導体装置の一例を示し、当該半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子６００と、を有する。また、図２２Ａにはトランジスタ５００のチャネル長方向の断面図、図２２Ｂにはトランジスタ５００のチャネル幅方向の断面図を示しており、図２２Ｃにはトランジスタ３００のチャネル幅方向の断面図を示している。
トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さく、また、高温でも電界効果移動度が変化しにくい特性を有する。トランジスタ５００を、先の実施の形態に示すアナログ演算器１０２、酸化物半導体メモリ１０３、および酸化物半導体メモリ１０４などに含まれるトランジスタに適用することにより、高温でも動作能力が低下しにくい半導体装置を実現できる。特に、オフ電流が小さい特性を利用して、トランジスタ５００を、酸化物半導体メモリ１０３、および酸化物半導体メモリ１０４に含まれるトランジスタに適用することにより、書き込んだ電位を長時間保持することができる。
トランジスタ５００は、例えば、トランジスタ３００の上方に設けられ、容量素子６００は、例えば、トランジスタ３００、及びトランジスタ５００の上方に設けられている。なお、容量素子６００は、上記実施の形態で説明した酸化物半導体メモリ１０３、および酸化物半導体メモリ１０４などに含まれる容量などとすることができる。なお、回路構成によっては、図２１に示す容量素子６００は必ずしも設けなくてもよい。
トランジスタ３００は、基板３１０上に設けられ、素子分離層３１２、導電体３１６、絶縁体３１５、基板３１０の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、例えば、上記実施の形態で説明したデジタル演算器１０１などに含まれるトランジスタなどに適用することができる。なお、図２１では、トランジスタ３００のゲートが、容量素子６００の一対の電極を介して、トランジスタ５００のソース又はドレインの一方に電気的に接続されている構成を示しているが、デジタル演算器１０１などの構成によっては、トランジスタ３００のソース又はドレインの一方が、容量素子６００の一対の電極を介して、トランジスタ５００のソース又はドレインの一方に電気的に接続されている構成としてもよく、また、トランジスタ３００のソース又はドレインの一方が、容量素子６００の一対の電極を介して、トランジスタ５００のゲートに電気的に接続されている構成としてもよく、また、トランジスタ３００の各端子は、トランジスタ５００の各端子、容量素子６００の各端子のそれぞれに電気的に接続されない構成としてもよい。
上記のような構成にすることで、図２Ａ、図２Ｂ、図３Ａ、図３Ｂに示したように、Ｓｉを含む素子層の上にＯＳを含む素子層を形成することができる。
また、基板３１０としては、半導体基板（例えば単結晶基板又はシリコン基板）を用いることが好ましい。
トランジスタ３００は、図２２Ｃに示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）、ＧａＮ（窒化ガリウム）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタン及び窒化タンタルなどの少なくとも一を含む材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン及びアルミニウムなどの少なくとも一を含む金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
素子分離層３１２は、基板３１０上に形成されている複数のトランジスタ同士を分離するために設けられている。素子分離層は、例えば、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法、メサ分離法などを用いて形成することができる。
なお、図２１に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成または駆動方法に応じて適切なトランジスタを用いればよい。例えば、トランジスタ３００は、図２２Ｃに示すＦＩＮ型ではなく、プレーナ型の構造としてもよい。また、例えば、半導体装置をＯＳトランジスタのみの単極性回路とする場合、図２３に示すとおり、トランジスタ３００の構成を、酸化物半導体を用いているトランジスタ５００と同様の構成にすればよい。なお、トランジスタ５００の詳細については後述する。なお、本明細書等において、単極性回路とは、ｎチャネル型トランジスタ又はｐチャネル型トランジスタの一方のみの極性のトランジスタを含む回路のことをいう。
なお、図２３において、トランジスタ３００は、基板３１０Ａ上に設けられているが、この場合、基板３１０Ａとしては、図２１の半導体装置の基板３１０と同様に半導体基板を用いてもよい。また、図２３において、基板３１０Ａとして、図２１の半導体装置の基板３１０と同様に半導体基板を用いる場合、当該半導体基板に図２１に示すトランジスタ３００などを形成してもよい。また、基板３１０Ａとしては、例えば、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどを用いることができる。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ樹脂、無機蒸着フィルム、又は紙類などがある。
上記のような構成にすることで、図２Ｂ、図３Ｂ、図５Ｂ、図１６Ｂに示したように、第１のＯＳを含む素子層の上に、第２のＯＳを含む素子層を形成することができる。
図２１に示すトランジスタ３００には、絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６が、基板３１０側から順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体３２２は、絶縁体３２０及び絶縁体３２２に覆われているトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃｈａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１０、又はトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素などの不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子６００、又はトランジスタ５００と接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステン及びモリブデンなどの少なくとも一を含む高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウム及び銅などの少なくとも一を含む低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図２１において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が、絶縁体３２６、及び導電体３３０の上方に、順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水及び水素などの少なくとも一を含む不純物に対するバリア性を有する絶縁体を用いることが好ましい。また、絶縁体３５２、及び絶縁体３５４としては、絶縁体３２６と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いることが好ましい。また、導電体３５６は、水及び水素などの少なくとも一を含む不純物に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
また、絶縁体３５４、及び導電体３５６上には、絶縁体３６０と、絶縁体３６２と、絶縁体３６４が順に積層されている。
絶縁体３６０は、絶縁体３２４などと同様に、水及び水素などの少なくとも一を含む不純物に対するバリア性を有する絶縁体を用いることが好ましい。そのため、絶縁体３６０としては、例えば、絶縁体３２４などに適用できる材料を用いることができる。
絶縁体３６２、及び絶縁体３６４は、層間絶縁膜、及び平坦化膜としての機能を有する。また、絶縁体３６２、及び絶縁体３６４は、絶縁体３２４と同様に、水及び水素などの少なくとも一を含む不純物に対するバリア性を有する絶縁体を用いることが好ましい。このため、絶縁体３６２、及び／又は絶縁体３６４としては、絶縁体３２４に適用できる材料を用いることができる。
また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４のそれぞれの、一部の導電体３５６と重畳する領域に開口部が形成されて、当該開口部を埋めるように導電体３６６が設けられている。また、導電体３６６は、絶縁体３６２上にも形成されている。導電体３６６は、一例として、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお、導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
絶縁体３６４、及び導電体３６６上には絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６のいずれかは、酸素または水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体５１０、及び絶縁体５１４には、例えば、基板３１０、又はトランジスタ３００を設ける領域などから、トランジスタ５００が設けられている領域に、水素などの不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、及び絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、例えば、絶縁体５１２、及び絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、及び絶縁体５１６として、酸化シリコン膜または酸化窒化シリコン膜などを用いることができる。
また、絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６には、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、図２２Ａ、及び図２２Ｂに示す導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体５１０、及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体５１６の上方には、トランジスタ５００が設けられている。
図２２Ａ、及び図２２Ｂに示すように、トランジスタ５００は、絶縁体５１４上の絶縁体５１６と、絶縁体５１４または絶縁体５１６に埋め込まれるように配置された導電体５０３（導電体５０３ａ、および導電体５０３ｂ）と、絶縁体５１６上、および導電体５０３上の絶縁体５２２と、絶縁体５２２上の絶縁体５２４と、絶縁体５２４上の酸化物５３０ａと、酸化物５３０ａ上の酸化物５３０ｂと、酸化物５３０ｂ上の導電体５４２ａと、導電体５４２ａ上の絶縁体５７１ａと、酸化物５３０ｂ上の導電体５４２ｂと、導電体５４２ｂ上の絶縁体５７１ｂと、酸化物５３０ｂ上の絶縁体５５２と、絶縁体５５２上の絶縁体５５０と、絶縁体５５０上の絶縁体５５４と、絶縁体５５４上に位置し、酸化物５３０ｂの一部と重なる導電体５６０（導電体５６０ａ、および導電体５６０ｂ）と、絶縁体５２２、絶縁体５２４、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、絶縁体５７１ａ、および絶縁体５７１ｂ上に配置される絶縁体５４４と、を有する。ここで、図２２Ａ、及び図２２Ｂに示すように、絶縁体５５２は、絶縁体５２２の上面、絶縁体５２４の側面、酸化物５３０ａの側面、酸化物５３０ｂの側面および上面、導電体５４２の側面、絶縁体５７１の側面、絶縁体５４４の側面、絶縁体５８０の側面、および絶縁体５５０の下面と接する。また、導電体５６０の上面は、絶縁体５５４の上部、絶縁体５５０の上部、絶縁体５５２の上部、および絶縁体５８０の上面と高さが概略一致するように配置される。また、絶縁体５７４は、導電体５６０の上面、絶縁体５５２の上部、絶縁体５５０の上部、絶縁体５５４の上部、および絶縁体５８０の上面の少なくともいずれかの一部と接する。
絶縁体５８０、および絶縁体５４４には、酸化物５３０ｂに達する開口が設けられる。当該開口内に、絶縁体５５２、絶縁体５５０、絶縁体５５４、および導電体５６０が配置されている。また、トランジスタ５００のチャネル長方向において、絶縁体５７１ａ、および導電体５４２ａと、絶縁体５７１ｂ、および導電体５４２ｂと、の間に導電体５６０、絶縁体５５２、絶縁体５５０、および絶縁体５５４が設けられている。絶縁体５５４は、導電体５６０の側面と接する領域と、導電体５６０の底面と接する領域と、を有する。
酸化物５３０は、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、を有することが好ましい。酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
なお、トランジスタ５００では、酸化物５３０が、酸化物５３０ａ、および酸化物５３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、トランジスタ５００は、酸化物５３０ｂの単層、または３層以上の積層構造を有する構成とすることができる。又は、酸化物５３０ａ、および酸化物５３０ｂのそれぞれが積層構造を有する構成とすることができる。
導電体５６０は、第１のゲート（トップゲートともいう。）電極として機能し、導電体５０３は、第２のゲート（バックゲートともいう。）電極として機能する。また、絶縁体５５２、絶縁体５５０、及び絶縁体５５４は、第１のゲート絶縁体として機能し、絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁体として機能する。なお、ゲート絶縁体は、ゲート絶縁層、またはゲート絶縁膜と呼ぶ場合もある。また、導電体５４２ａは、ソースまたはドレインの一方として機能し、導電体５４２ｂは、ソースまたはドレインの他方として機能する。また、酸化物５３０の導電体５６０と重畳する領域の少なくとも一部はチャネル形成領域として機能する。
ここで、図２２Ａにおけるチャネル形成領域近傍の拡大図を図２４Ａに示す。酸化物５３０ｂに酸素が供給されることで、導電体５４２ａと導電体５４２ｂの間の領域にチャネル形成領域が形成される。よって、図２４Ａに示すように、酸化物５３０ｂは、トランジスタ５００のチャネル形成領域として機能する領域５３０ｂｃと、領域５３０ｂｃを挟むように設けられ、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂと、を有する。領域５３０ｂｃは、少なくとも一部が導電体５６０と重畳している。言い換えると、領域５３０ｂｃは、導電体５４２ａと導電体５４２ｂの間の領域に設けられている。領域５３０ｂａは、導電体５４２ａに重畳して設けられており、領域５３０ｂｂは、導電体５４２ｂに重畳して設けられている。
チャネル形成領域として機能する領域５３０ｂｃは、領域５３０ｂａおよび領域５３０ｂｂよりも、酸素欠損（本明細書等では、金属酸化物中の酸素欠損をＶＯ（ｏｘｙｇｅｎ ｖａｃａｎｃｙ）と呼称する場合がある。）が少なく、または不純物濃度が低いため、キャリア濃度が低い高抵抗領域である。よって領域５３０ｂｃは、ｉ型（真性）または実質的にｉ型であるということができる。
金属酸化物を用いたトランジスタは、金属酸化物中のチャネルが形成される領域に不純物または酸素欠損（ＶＯ）が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損（ＶＯ）近傍の水素が、酸素欠損（ＶＯ）に水素が入った欠陥（以下、ＶＯＨと呼称する場合がある。）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。
また、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂは、酸素欠損（ＶＯ）が多く、または水素、窒素、及び金属元素などの少なくとも一の不純物濃度が高い、ことでキャリア濃度が増加し、低抵抗化した領域である。すなわち、領域５３０ｂａおよび領域５３０ｂｂは、領域５３０ｂｃと比較して、キャリア濃度が高く、低抵抗なｎ型の領域である。
ここで、チャネル形成領域として機能する領域５３０ｂｃのキャリア濃度は、１×１０１８ｃｍ－３以下であることが好ましく、１×１０１７ｃｍ－３未満であることがより好ましく、１×１０１６ｃｍ－３未満であることがさらに好ましく、１×１０１３ｃｍ－３未満であることがさらに好ましく、１×１０１２ｃｍ－３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域５３０ｂｃのキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０－９ｃｍ－３とすることができる。
また、領域５３０ｂｃと領域５３０ｂａまたは領域５３０ｂｂとの間に、キャリア濃度が、領域５３０ｂａおよび領域５３０ｂｂのキャリア濃度と同等、またはそれよりも低く、領域５３０ｂｃのキャリア濃度と同等、またはそれよりも高い、領域が形成されていてもよい。つまり、当該領域は、領域５３０ｂｃと領域５３０ｂａまたは領域５３０ｂｂとの接合領域として機能する。当該接合領域は、水素濃度が、領域５３０ｂａおよび領域５３０ｂｂの水素濃度と同等、またはそれよりも低く、領域５３０ｂｃの水素濃度と同等、またはそれよりも高くなる場合がある。また、当該接合領域は、酸素欠損が、領域５３０ｂａおよび領域５３０ｂｂの酸素欠損と同等、またはそれよりも少なく、領域５３０ｂｃの酸素欠損と同等、またはそれよりも多くなる場合がある。
なお、図２４Ａでは、領域５３０ｂａ、領域５３０ｂｂ、および領域５３０ｂｃが酸化物５３０ｂに形成される例について示しているが、本発明はこれに限られるものではない。例えば、上記の各領域が酸化物５３０ｂだけでなく、酸化物５３０ａまで形成されてもよい。
また、酸化物５３０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される金属元素、ならびに水素、および窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、ならびに水素、および窒素などの不純物元素の濃度が減少していればよい。
トランジスタ５００は、チャネル形成領域を含む酸化物５３０（酸化物５３０ａ、および酸化物５３０ｂ）に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
また、半導体として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物５３０として、例えば、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物５３０として、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物、インジウム酸化物を用いてもよい。
ここで、酸化物５３０ｂに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
このように、酸化物５３０ｂの下に酸化物５３０ａを配置することで、酸化物５３０ａよりも下方に形成された構造物からの、酸化物５３０ｂに対する、不純物および酸素の拡散を抑制することができる。
また、酸化物５３０ａおよび酸化物５３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、酸化物５３０ａと酸化物５３０ｂの界面における欠陥準位密度を低くすることができる。酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
酸化物５３０ｂは、結晶性を有することが好ましい。特に、酸化物５３０ｂとして、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。
ＣＡＡＣ－ＯＳは、結晶性の高い、緻密な構造を有しており、不純物及び欠陥（例えば、酸素欠損（ＶＯなど）が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ－ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ－ＯＳの密度をより高めることで、当該ＣＡＡＣ－ＯＳ中の不純物または酸素の拡散をより低減することができる。
一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ－ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある。）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。言い換えると、酸化物半導体中のチャネルが形成される領域は、キャリア濃度が低減され、ｉ型（真性化）または実質的にｉ型であることが好ましい。
これに対して、酸化物半導体の近傍に、加熱により脱離する酸素（以下、過剰酸素と呼ぶ場合がある。）を含む絶縁体を設け、熱処理を行うことで、当該絶縁体から酸化物半導体に酸素を供給し、酸素欠損、およびＶＯＨを低減することができる。ただし、ソース領域またはドレイン領域に過剰な量の酸素が供給されると、トランジスタ５００のオン電流の低下、または電界効果移動度の低下を引き起こすおそれがある。さらに、ソース領域またはドレイン領域に供給される酸素が基板面内でばらつくことで、トランジスタを有する半導体装置の特性にばらつきが出ることになる。
よって、酸化物半導体中において、チャネル形成領域として機能する領域５３０ｂｃは、キャリア濃度が低減され、ｉ型または実質的にｉ型であることが好ましいが、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂは、キャリア濃度が高く、ｎ型であることが好ましい。つまり、酸化物半導体の領域５３０ｂｃの酸素欠損、およびＶＯＨを低減し、領域５３０ｂａおよび領域５３０ｂｂには過剰な量の酸素が供給されないようにすることが好ましい。
そこで、本実施の形態では、酸化物５３０ｂ上に導電体５４２ａおよび導電体５４２ｂを設けた状態で、酸素を含む雰囲気でマイクロ波処理を行い、領域５３０ｂｃの酸素欠損、およびＶＯＨの低減を図る。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。
酸素を含む雰囲気でマイクロ波処理を行うことで、マイクロ波、またはＲＦ等の高周波を用いて酸素ガスをプラズマ化し、当該酸素プラズマを作用させることができる。このとき、マイクロ波、またはＲＦ等の高周波を領域５３０ｂｃに照射することもできる。プラズマ、マイクロ波などの作用により、領域５３０ｂｃのＶＯＨを分断し、水素Ｈを領域５３０ｂｃから除去し、酸素欠損ＶＯを酸素で補填することができる。つまり、領域５３０ｂｃにおいて、「ＶＯＨ→Ｈ＋ＶＯ」という反応が起きて、領域５３０ｂｃの水素濃度を低減することができる。よって、領域５３０ｂｃ中の酸素欠損、およびＶＯＨを低減し、キャリア濃度を低下させることができる。
また、酸素を含む雰囲気でマイクロ波処理を行う際、マイクロ波、またはＲＦ等の高周波、酸素プラズマなどの作用は、導電体５４２ａおよび導電体５４２ｂに遮蔽され、領域５３０ｂａおよび領域５３０ｂｂには及ばない。さらに、酸素プラズマの作用は、酸化物５３０ｂ、および導電体５４２を覆って設けられている、絶縁体５７１、および絶縁体５８０によって、低減することができる。これにより、マイクロ波処理の際に、領域５３０ｂａおよび領域５３０ｂｂで、ＶＯＨの低減、および過剰な量の酸素供給が発生しないので、キャリア濃度の低下を防ぐことができる。
また、絶縁体５５２となる絶縁膜の成膜後、または絶縁体５５０となる絶縁膜の成膜後に、酸素を含む雰囲気でマイクロ波処理を行うとことが好ましい。このように絶縁体５５２、または絶縁体５５０を介して、酸素を含む雰囲気でマイクロ波処理を行うことで、効率よく領域５３０ｂｃ中へ酸素を注入することができる。また、絶縁体５５２を導電体５４２の側面、および領域５３０ｂｃの表面と接するように配置することで、領域５３０ｂｃへ必要量以上の酸素の注入を抑制し、導電体５４２の側面の酸化を抑制することができる。また、絶縁体５５０となる絶縁膜の成膜時に導電体５４２の側面の酸化を抑制することができる。
また、領域５３０ｂｃ中に注入される酸素は、酸素原子、酸素分子、酸素ラジカル（Ｏラジカルともいう、不対電子をもつ原子または分子、あるいはイオン）など様々な形態がある。なお、領域５３０ｂｃ中に注入される酸素は、上述の形態のいずれか一または複数であれば好ましく、特に酸素ラジカルであると好適である。また、絶縁体５５２、および絶縁体５５０の膜質を向上させることができるので、トランジスタ５００の信頼性が向上する。
このようにして、酸化物半導体の領域５３０ｂｃで選択的に酸素欠損、およびＶＯＨを除去して、領域５３０ｂｃをｉ型または実質的にｉ型とすることができる。さらに、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂに過剰な酸素が供給されるのを抑制し、ｎ型を維持することができる。これにより、トランジスタ５００の電気特性の変動を抑制し、基板面内でトランジスタ５００の電気特性のばらつきを少なくすることができる。
以上のような構成にすることで、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。また、信頼性が良好な半導体装置を提供することができる。また、良好な電気特性を有する半導体装置を提供することができる。
また、図２２Ｂに示すように、トランジスタ５００のチャネル幅方向の断面視において、酸化物５３０ｂの側面と酸化物５３０ｂの上面との間に、湾曲面を有してもよい。つまり、当該側面の端部と当該上面の端部は、湾曲してもよい（以下、ラウンド状ともいう。）。
上記湾曲面での曲率半径は、０ｎｍより大きく、導電体５４２と重なる領域の酸化物５３０ｂの膜厚より小さい、または、上記湾曲面を有さない領域の長さの半分より小さいことが好ましい。上記湾曲面での曲率半径は、具体的には、０ｎｍより大きく２０ｎｍ以下、好ましくは１ｎｍ以上１５ｎｍ以下、さらに好ましくは２ｎｍ以上１０ｎｍ以下とする。このような形状にすることで、絶縁体５５２、絶縁体５５０、絶縁体５５４、および導電体５６０の、酸化物５３０ｂへの被覆性を高めることができる。
酸化物５３０は、化学組成が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、主成分である金属元素に対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
また、酸化物５３０ｂは、ＣＡＡＣ－ＯＳなどの結晶性を有する酸化物であることが好ましい。ＣＡＡＣ－ＯＳなどの結晶性を有する酸化物は、不純物及び欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物５３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物５３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ５００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
ここで、酸化物５３０ａと酸化物５３０ｂの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物５３０ａと酸化物５３０ｂの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面に形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂが、酸素以外に共通の元素を主成分として有することで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ－Ｍ－Ｚｎ酸化物の場合、酸化物５３０ａとして、Ｉｎ－Ｍ－Ｚｎ酸化物、Ｍ－Ｚｎ酸化物、元素Ｍの酸化物、Ｉｎ－Ｚｎ酸化物、インジウム酸化物などを用いてもよい。
具体的には、酸化物５３０ａとして、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物５３０ｂとして、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。
なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
また、図２２Ａなどに示すように、酸化物５３０の上面および側面に接して、酸化アルミニウムなどにより形成される絶縁体５５２を設けることにより、酸化物５３０と絶縁体５５２の界面およびその近傍に、酸化物５３０に含まれるインジウムが偏在する場合がある。これにより、酸化物５３０の表面近傍が、インジウム酸化物に近い原子数比、またはＩｎ－Ｚｎ酸化物に近い原子数比になる。このように酸化物５３０、特に酸化物５３０ｂの表面近傍のインジウムの原子数比が大きくなることで、トランジスタ５００の電界効果移動度を向上させることができる。
酸化物５３０ａおよび酸化物５３０ｂを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は大きいオン電流、および高い周波数特性を得ることができる。
絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、及び絶縁体５８１の少なくとも一は、水、水素などの不純物が、基板側から、または、トランジスタ５００の上方からトランジスタ５００に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の少なくとも一は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
なお、本明細書において、バリア絶縁膜とは、バリア性を有する絶縁膜のことを指す。本明細書において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。
絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１としては、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体を用いることが好ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどを用いることができる。例えば、絶縁体５１２、絶縁体５４４、および絶縁体５７６として、より水素バリア性が高い、窒化シリコンなどを用いることが好ましい。また、例えば、絶縁体５１４、絶縁体５７１、絶縁体５７４、および絶縁体５８１として、水素を捕獲および水素を固着する機能が高い、酸化アルミニウムまたは酸化マグネシウムなどを用いることが好ましい。これにより、水、水素などの不純物が絶縁体５１２、および絶縁体５１４を介して、基板側からトランジスタ５００側に拡散するのを抑制することができる。または、水、水素などの不純物が絶縁体５８１よりも外側に配置されている層間絶縁膜などから、トランジスタ５００側に拡散するのを抑制することができる。または、絶縁体５２４などに含まれる酸素が、絶縁体５１２、および絶縁体５１４を介して基板側に、拡散するのを抑制することができる。または、絶縁体５８０などに含まれる酸素が、絶縁体５７４などを介してトランジスタ５００より上方に、拡散するのを抑制することができる。この様に、トランジスタ５００を、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体５１２、絶縁体５１４、絶縁体５７１、絶縁体５４４、絶縁体５７４、絶縁体５７６、および絶縁体５８１で取り囲む構造とすることが好ましい。
ここで、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１として、アモルファス構造を有する酸化物を用いることが好ましい。例えば、ＡｌＯｘ（ｘは０より大きい任意数）、またはＭｇＯｙ（ｙは０より大きい任意数）などの金属酸化物を用いることが好ましい。このようなアモルファス構造を有する金属酸化物では、酸素原子がダングリングボンドを有しており、当該ダングリングボンドで水素を捕獲または固着する性質を有する場合がある。このようなアモルファス構造を有する金属酸化物をトランジスタ５００の構成要素として用いる、またはトランジスタ５００の周囲に設けることで、トランジスタ５００に含まれる水素、またはトランジスタ５００の周囲に存在する水素を捕獲または固着することができる。特にトランジスタ５００のチャネル形成領域に含まれる水素を捕獲または固着することが好ましい。アモルファス構造を有する金属酸化物をトランジスタ５００の構成要素として用いる、またはトランジスタ５００の周囲に設けることで、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。
また、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１は、アモルファス構造であることが好ましいが、一部に多結晶構造の領域が形成されていてもよい。また、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１は、アモルファス構造の層と、多結晶構造の層と、が積層された多層構造であってもよい。例えば、アモルファス構造の層の上に多結晶構造の層が形成された積層構造でもよい。
絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の成膜は、例えば、スパッタリング法を用いて行えばよい。スパッタリング法は、成膜ガスに水素を含む分子を用いなくてよいので、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の水素濃度を低減することができる。なお、成膜方法は、スパッタリング法に限られるものではなく、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを適宜用いてもよい。
また、絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率を低くすることが好ましい場合がある。例えば、絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率を概略１×１０１３Ωｃｍとすることで、半導体装置作製工程のプラズマ等を用いる処理において、絶縁体５１２、絶縁体５４４、および絶縁体５７６が、導電体５０３、導電体５４２、導電体５６０などのチャージアップを緩和することができる場合がある。絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率は、好ましくは、１×１０１０Ωｃｍ以上１×１０１５Ωｃｍ以下とする。
また、絶縁体５１６、絶縁体５７４、絶縁体５８０、および絶縁体５８１は、絶縁体５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１６、絶縁体５８０、および絶縁体５８１として、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを適宜用いればよい。
また、絶縁体５８１は、一例として、層間膜、平坦化膜などとして機能する絶縁体とすることが好ましい。
導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。ここで、導電体５０３は、絶縁体５１６に形成された開口に埋め込まれて設けることが好ましい。また、導電体５０３の一部が絶縁体５１４に埋め込まれる場合がある。
導電体５０３は、導電体５０３ａ、および導電体５０３ｂを有する。導電体５０３ａは、当該開口の底面および側壁に接して設けられる。導電体５０３ｂは、導電体５０３ａに形成された凹部に埋め込まれるように設けられる。ここで、導電体５０３ｂの上部の高さは、導電体５０３ａの上部の高さおよび絶縁体５１６の上部の高さと概略一致する。
ここで、導電体５０３ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体５０３ａに、水素の拡散を低減する機能を有する導電性材料を用いることにより、導電体５０３ｂに含まれる水素などの不純物が、絶縁体５２４等を介して、酸化物５３０に拡散するのを防ぐことができる。また、導電体５０３ａに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。したがって、導電体５０３ａとしては、上記導電性材料を単層または積層とすればよい。例えば、導電体５０３ａは、窒化チタンを用いればよい。
また、導電体５０３ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。例えば、導電体５０３ｂは、タングステンを用いればよい。
導電体５０３は、第２のゲート電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
また、導電体５０３の電気抵抗率は、上記の導電体５０３に印加する電位を考慮して設計され、導電体５０３の膜厚は当該電気抵抗率に合わせて設定される。また、絶縁体５１６の膜厚は、導電体５０３とほぼ同じになる。ここで、導電体５０３の設計が許す範囲で導電体５０３および絶縁体５１６の膜厚を薄くすることが好ましい。絶縁体５１６の膜厚を薄くすることで、絶縁体５１６中に含まれる水素などの不純物の絶対量を低減することができるので、当該不純物が酸化物５３０に拡散するのを低減することができる。
なお、導電体５０３は、上面から見て、酸化物５３０の導電体５４２ａおよび導電体５４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。特に、図２２Ｂに示すように、導電体５０３は、酸化物５３０ａおよび酸化物５３０ｂのチャネル幅方向の端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物５３０のチャネル幅方向における側面の外側において、導電体５０３と、導電体５６０とは、絶縁体を介して重畳していることが好ましい。当該構成を有することで、第１のゲート電極として機能する導電体５６０の電界と、第２のゲート電極として機能する導電体５０３の電界によって、酸化物５３０のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート、および第２のゲートの電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
なお、本明細書等において、Ｓ－ｃｈａｎｎｅｌ構造のトランジスタとは、一対のゲート電極の一方および他方の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を表す。また、本明細書等で開示するＳ－ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造およびプレーナ型構造とは異なる。Ｓ－ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
また、図２２Ｂに示すように、導電体５０３は延伸させて、配線としても機能させている。ただし、これに限られることなく、導電体５０３の下に、配線として機能する導電体を設ける構成にしてもよい。また、導電体５０３は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電体５０３を複数のトランジスタで共有する構成にしてもよい。
なお、トランジスタ５００では、導電体５０３は、導電体５０３ａ、および導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、または３層以上の積層構造として設ける構成にしてもよい。
絶縁体５２２、および絶縁体５２４は、ゲート絶縁体として機能する。
絶縁体５２２は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体５２２は、絶縁体５２４よりも水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。
絶縁体５２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０から基板側への酸素の放出、及びトランジスタ５００の周辺部から酸化物５３０への水素等の不純物の拡散を抑制する層として機能する。よって、絶縁体５２２を設けることで、水素等の不純物が、トランジスタ５００の内側へ拡散することを抑制し、酸化物５３０中の酸素欠損の生成を抑制することができる。また、導電体５０３が、絶縁体５２４及び酸化物５３０が有する酸素と反応することを抑制することができる。
または、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。また、絶縁体５２２は、これらの絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウムなどの、いわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、絶縁体５２２として、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの誘電率が高い物質を用いることができる場合もある。
酸化物５３０と接する絶縁体５２４は、例えば、酸化シリコン、酸化窒化シリコンなどを適宜用いればよい。
また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上６００℃以下、より好ましくは３５０℃以上５５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行ってもよい。
なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
なお、絶縁体５２２、および絶縁体５２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。また、絶縁体５２４は、酸化物５３０ａと重畳して島状に形成してもよい。この場合、絶縁体５４４が、絶縁体５２４の側面および絶縁体５２２の上面に接する構成になる。
導電体５４２ａ、および導電体５４２ｂは酸化物５３０ｂの上面に接して設けられる。導電体５４２ａおよび導電体５４２ｂは、それぞれトランジスタ５００のソース電極またはドレイン電極として機能する。
導電体５４２（導電体５４２ａ、および導電体５４２ｂ）としては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタルおよびアルミニウムを含む窒化物、チタンおよびアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
なお、酸化物５３０ｂなどに含まれる水素が、導電体５４２ａまたは導電体５４２ｂに拡散する場合がある。特に、導電体５４２ａおよび導電体５４２ｂに、タンタルを含む窒化物を用いることで、酸化物５３０ｂなどに含まれる水素は、導電体５４２ａまたは導電体５４２ｂに拡散しやすく、拡散した水素は、導電体５４２ａまたは導電体５４２ｂが有する窒素と結合することがある。つまり、酸化物５３０ｂなどに含まれる水素は、導電体５４２ａまたは導電体５４２ｂに吸い取られる場合がある。
また、導電体５４２の側面と導電体５４２の上面との間に、湾曲面が形成されないことが好ましい。当該湾曲面が形成されない導電体５４２とすることで、チャネル幅方向の断面における、導電体５４２の断面積を大きくすることができる。これにより、導電体５４２の導電率を大きくし、トランジスタ５００のオン電流を大きくすることができる。
絶縁体５７１ａは、導電体５４２ａの上面に接して設けられており、絶縁体５７１ｂは、導電体５４２ｂの上面に接して設けられている。絶縁体５７１は、少なくとも酸素に対するバリア絶縁膜として機能することが好ましい。したがって、絶縁体５７１は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体５７１は、絶縁体５８０よりも酸素の拡散を抑制する機能を有することが好ましい。絶縁体５７１としては、例えば、窒化シリコンなどのシリコンを含む窒化物を用いればよい。また、絶縁体５７１は、水素などの不純物を捕獲する機能を有することが好ましい。その場合、絶縁体５７１としては、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムまたは酸化マグネシウムなどの絶縁体を用いればよい。特に、絶縁体５７１として、アモルファス構造を有する酸化アルミニウム、またはアモルファス構造の酸化アルミニウムを用いることで、より効果的に水素を捕獲または固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。
絶縁体５４４は、絶縁体５２４、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２、および絶縁体５７１を覆うように設けられる。絶縁体５４４として、水素を捕獲および水素を固着する機能を有することが好ましい。その場合、絶縁体５４４としては、窒化シリコンまたは、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムまたは酸化マグネシウムなどの絶縁体を含むことが好ましい。また、例えば、絶縁体５４４として、酸化アルミニウムと、当該酸化アルミニウム上の窒化シリコンの積層膜を用いてもよい。
上記のような絶縁体５７１および絶縁体５４４を設けることで、酸素に対するバリア性を有する絶縁体で導電体５４２を包み込むことができる。つまり、絶縁体５２４、および絶縁体５８０に含まれる酸素が、導電体５４２に拡散するのを防ぐことができる。これにより、絶縁体５２４、および絶縁体５８０に含まれる酸素によって、導電体５４２が直接酸化されて抵抗率が増大し、オン電流が低減するのを抑制することができる。
絶縁体５５２は、ゲート絶縁体の一部として機能する。絶縁体５５２としては、酸素に対するバリア絶縁膜を用いることが好ましい。絶縁体５５２としては、上述の絶縁体５７４に用いることができる絶縁体を用いればよい。絶縁体５５２として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。本実施の形態では、絶縁体５５２として、酸化アルミニウムを用いる。この場合、絶縁体５５２は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。
図２２Ｂに示すように、絶縁体５５２は、酸化物５３０ｂの上面および側面、酸化物５３０ａの側面、絶縁体５２４の側面、および絶縁体５２２の上面に接して設けられる。つまり、酸化物５３０ａ、酸化物５３０ｂ、および絶縁体５２４の導電体５６０と重なる領域は、チャネル幅方向の断面において、絶縁体５５２に覆われている。これにより、熱処理などを行った際に、酸化物５３０ａおよび酸化物５３０ｂで酸素が脱離するのを、酸素に対するバリア性を有する絶縁体５５２でブロックすることができる。よって、酸化物５３０ａおよび酸化物５３０ｂに酸素欠損（Ｖｏ）が形成されるのを低減することができる。これにより、領域５３０ｂｃに形成される、酸素欠損（Ｖｏ）、およびＶＯＨを低減することができる。よって、トランジスタ５００の電気特性を良好にし、信頼性を向上させることができる。
また、逆に、絶縁体５８０および絶縁体５５０などに過剰な量の酸素が含まれていても、当該酸素が酸化物５３０ａおよび酸化物５３０ｂに過剰に供給されるのを抑制することができる。よって、領域５３０ｂｃを介して、領域５３０ｂａおよび領域５３０ｂｂが過剰に酸化され、トランジスタ５００のオン電流の低下、または電界効果移動度の低下を起こすのを抑制することができる。
また、図２２Ａに示すように、絶縁体５５２は、導電体５４２、絶縁体５７１、絶縁体５４４、および絶縁体５８０、それぞれの側面に接して設けられる。よって、導電体５４２の側面が酸化され、当該側面に酸化膜が形成されるのを低減することができる。これにより、トランジスタ５００のオン電流の低下、または電界効果移動度の低下を起こすのを抑制することができる。
また、絶縁体５５２は、絶縁体５５４、絶縁体５５０、および導電体５６０と、ともに、絶縁体５８０などに形成された開口に設ける必要がある。トランジスタ５００の微細化を図るにあたって、絶縁体５５２の膜厚は薄いことが好ましい。絶縁体５５２の膜厚は、０．１ｎｍ以上、０．５ｎｍ以上、又は１．０ｎｍ以上とすることが好ましく、かつ１．０ｎｍ以下、３．０ｎｍ以下、又は５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５２は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体５５２の膜厚は絶縁体５５０の膜厚より薄いことが好ましい。この場合、絶縁体５５２は、少なくとも一部において、絶縁体５５０より膜厚が薄い領域を有していればよい。
絶縁体５５２を上記のように膜厚を薄く成膜するには、ＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法は、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＡＬＤ）法などがある。ＰＥＡＬＤ法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。
ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。よって、絶縁体５５２を絶縁体５８０などに形成された開口の側面などに被覆性良く、上記のような薄い膜厚で成膜することができる。
なお、ＡＬＤ法で用いるプリカーサには炭素などを含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）、またはＸ線光電子分光法（ＸＰＳ：Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
絶縁体５５０は、ゲート絶縁体の一部として機能する。絶縁体５５０は、絶縁体５５２の上面に接して配置することが好ましい。絶縁体５５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。この場合、絶縁体５５０は、少なくとも酸素とシリコンと、を有する絶縁体となる。
絶縁体５５０は、絶縁体５２４と同様に、絶縁体５５０中の水、水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上、又は０．５ｎｍ以上とすることが好ましく、かつ１５．０ｎｍ以下、又は２０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５０は、少なくとも一部において、上記のような膜厚の領域を有していればよい。
図２２Ａ、及び図２２Ｂなどでは、絶縁体５５０を単層とする構成について示したが、本発明はこれに限られず、２層以上の積層構造としてもよい。例えば図２４Ｂに示すように、絶縁体５５０を、絶縁体５５０ａと、絶縁体５５０ａ上の絶縁体５５０ｂの２層の積層構造にしてもよい。
図２４Ｂに示すように、絶縁体５５０を２層の積層構造とする場合、下層の絶縁体５５０ａは、酸素を透過しやすい絶縁体を用いて形成し、上層の絶縁体５５０ｂは、酸素の拡散を抑制する機能を有する絶縁体を用いて形成することが好ましい。このような構成にすることで、絶縁体５５０ａに含まれる酸素が、導電体５６０へ拡散するのを抑制することができる。つまり、酸化物５３０へ供給する酸素量の減少を抑制することができる。また、絶縁体５５０ａに含まれる酸素による導電体５６０の酸化を抑制することができる。例えば、絶縁体５５０ａは、上述した絶縁体５５０に用いることができる材料を用いて設け、絶縁体５５０ｂは、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。本実施の形態では、絶縁体５５０ｂとして、酸化ハフニウムを用いる。この場合、絶縁体５５０ｂは、少なくとも酸素と、ハフニウムと、を有する絶縁体となる。また、絶縁体５５０ｂの膜厚は、０．５ｎｍ以上、又は１．０ｎｍ以上とすることが好ましく、かつ３．０ｎｍ以下、又は５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５０ｂは、少なくとも一部において、上記のような膜厚の領域を有していればよい。
なお、絶縁体５５０ａに酸化シリコンまたは酸化窒化シリコンなどを用いる場合、絶縁体５５０ｂは、比誘電率が高いｈｉｇｈ－ｋ材料である絶縁性材料を用いてもよい。ゲート絶縁体を、絶縁体５５０ａと絶縁体５５０ｂとの積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。よって、絶縁体５５０の絶縁耐圧を高くすることができる。
絶縁体５５４は、ゲート絶縁体の一部として機能する。絶縁体５５４としては、水素に対するバリア絶縁膜を用いることが好ましい。これにより、導電体５６０に含まれる水素などの不純物が、絶縁体５５０、および酸化物５３０ｂに拡散するのを防ぐことができる。絶縁体５５４としては、上述の絶縁体５７６に用いることができる絶縁体を用いればよい。例えば、絶縁体５５４としてＰＥＡＬＤ法で成膜した窒化シリコンを用いればよい。この場合、絶縁体５５４は、少なくとも窒素と、シリコンと、を有する絶縁体となる。
また、絶縁体５５４が、さらに酸素に対するバリア性を有してもよい。これにより、絶縁体５５０に含まれる酸素が、導電体５６０へ拡散するのを抑制することができる。
また、絶縁体５５４は、絶縁体５５２、絶縁体５５０、および導電体５６０と、ともに、絶縁体５８０などに形成された開口に設ける必要がある。トランジスタ５００の微細化を図るにあたって、絶縁体５５４の膜厚は薄いことが好ましい。絶縁体５５４の膜厚は、０．１ｎｍ以上、０．５ｎｍ以上、又は１．０ｎｍ以上とすることが好ましく、かつ３．０ｎｍ以下、又は５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５４は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体５５４の膜厚は絶縁体５５０の膜厚より薄いことが好ましい。この場合、絶縁体５５４は、少なくとも一部において、絶縁体５５０より膜厚が薄い領域を有していればよい。
導電体５６０は、トランジスタ５００の第１のゲート電極として機能する。導電体５６０は、導電体５６０ａと、導電体５６０ａの上に配置された導電体５６０ｂと、を有することが好ましい。例えば、導電体５６０ａは、導電体５６０ｂの底面および側面を包むように配置されることが好ましい。また、図２２Ａおよび図２２Ｂに示すように、導電体５６０の上部の高さの位置は、絶縁体５５０の上部の高さの位置と概略一致している。なお、図２２Ａおよび図２２Ｂでは、導電体５６０は、導電体５６０ａと導電体５６０ｂの２層構造として示しているが、単層構造、又は３層以上の積層構造にすることもできる。
導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
また、導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
また、導電体５６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは、積層構造とすることができる。具体的には、例えば、導電体５６０ｂは、チタン、または窒化チタンと上記導電性材料とすることができる。
また、トランジスタ５００では、導電体５６０は、絶縁体５８０などに形成されている開口を埋めるように自己整合的に形成される。導電体５６０をこのように形成することにより、導電体５４２ａと導電体５４２ｂとの間の領域に、導電体５６０を位置合わせすることなく確実に配置することができる。
また、図２２Ｂに示すように、トランジスタ５００のチャネル幅方向において、絶縁体５２２の底面を基準としたときの、導電体５６０の、導電体５６０と酸化物５３０ｂとが重ならない領域の底面の高さは、酸化物５３０ｂの底面の高さより低いことが好ましい。ゲート電極として機能する導電体５６０が、絶縁体５５０などを介して、酸化物５３０ｂのチャネル形成領域の側面および上面を覆う構成とすることで、導電体５６０の電界を酸化物５３０ｂのチャネル形成領域全体に作用させやすくなる。よって、トランジスタ５００のオン電流を増大させ、周波数特性を向上させることができる。絶縁体５２２の底面を基準としたときの、酸化物５３０ａおよび酸化物５３０ｂと、導電体５６０とが、重ならない領域における導電体５６０の底面の高さと、酸化物５３０ｂの底面の高さと、の差は、０ｎｍ以上、３ｎｍ以上、又は５ｎｍ以上とすることが好ましく、かつ２０ｎｍ以下、５０ｎｍ以下、又は１００ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。
絶縁体５８０は、絶縁体５４４上に設けられ、絶縁体５５０、および導電体５６０が設けられる領域に開口が形成されている。また、絶縁体５８０の上面は、平坦化されていてもよい。
層間膜として機能する絶縁体５８０は、誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体５８０は、例えば、絶縁体５１６と同様の材料を用いて設けることが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
絶縁体５８０は、絶縁体５８０中の水、水素などの不純物濃度は低減されていることが好ましい。例えば、絶縁体５８０は、酸化シリコン、酸化窒化シリコンなどのシリコンを含む酸化物を適宜用いればよい。
絶縁体５７４は、水、水素などの不純物が、上方から絶縁体５８０に拡散するのを抑制するバリア絶縁膜として機能することが好ましく、水素などの不純物を捕獲する機能を有することが好ましい。また、絶縁体５７４は、酸素の透過を抑制するバリア絶縁膜として機能することが好ましい。絶縁体５７４としては、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムなどの絶縁体を用いればよい。この場合、絶縁体５７４は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。絶縁体５１２と絶縁体５８１に挟まれた領域内で、絶縁体５８０に接して、水素などの不純物を捕獲する機能を有する、絶縁体５７４を設けることで、絶縁体５８０などに含まれる水素などの不純物を捕獲し、当該領域内における、水素の量を一定値にすることができる。特に、絶縁体５７４として、アモルファス構造を有する酸化アルミニウムを用いることで、より効果的に水素を捕獲または固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。
絶縁体５７６は、水、水素などの不純物が、上方から絶縁体５８０に拡散するのを抑制するバリア絶縁膜として機能する。絶縁体５７６は、絶縁体５７４の上に配置される。絶縁体５７６としては、窒化シリコンまたは窒化酸化シリコンなどの、シリコンを含む窒化物を用いることが好ましい。例えば、絶縁体５７６としてスパッタリング法で成膜された窒化シリコンを用いればよい。絶縁体５７６をスパッタリング法で成膜することで、密度が高い窒化シリコン膜を形成することができる。また、絶縁体５７６として、スパッタリング法で成膜された窒化シリコンの上に、さらに、ＰＥＡＬＤ法または、ＣＶＤ法で成膜された窒化シリコンを積層してもよい。
また、トランジスタ５００の第１端子、又は第２端子の一方は、プラグとして機能する導電体５４０ａに電気的に接続され、トランジスタ５００の第１端子、又は第２端子の他方は、導電体５４０ｂに電気的に接続されている。なお、本明細書等では、導電体５４０ａ、及び導電体５４０ｂをまとめて導電体５４０と呼ぶこととする。
導電体５４０ａは、一例として、導電体５４２ａと重畳する領域に設けられている。具体的には、導電体５４２ａと重畳する領域において、図２２Ａに示す絶縁体５７１、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５７６、及び絶縁体５８１、更に図２１に示す絶縁体５８２、及び絶縁体５８６には開口部が形成されており、導電体５４０ａは、当該開口部の内側に設けられている。また、導電体５４０ｂは、一例として、導電体５４２ｂと重畳する領域に設けられている。具体的には、導電体５４２ｂと重畳する領域において、図２２Ａに示す絶縁体５７１、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５７６、及び絶縁体５８１、更に図２１に示す絶縁体５８２、及び絶縁体５８６には開口部が形成されており、導電体５４０ｂは、当該開口部の内側に設けられている。なお、絶縁体５８２、及び絶縁体５８６については後述する。
さらに、図２２Ａに示すとおり、導電体５４２ａと重畳する領域の開口部の側面と導電体５４０ａとの間には、不純物に対してバリア性を有する絶縁体として、絶縁体５４１ａを設けてもよい。同様に、導電体５４２ｂと重畳する領域の開口部の側面と導電体５４０ｂとの間には、不純物に対してバリア性を有する絶縁体として、絶縁体５４１ｂを設けてもよい。なお、本明細書等では、絶縁体５４１ａ、及び絶縁体５４１ｂをまとめて絶縁体５４１と呼ぶこととする。
導電体５４０ａおよび導電体５４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５４０ａおよび導電体５４０ｂは積層構造としてもよい。
また、導電体５４０を積層構造とする場合、絶縁体５７４、絶縁体５７６、絶縁体５８１、絶縁体５８０、絶縁体５４４、および絶縁体５７１の近傍に配置される第１の導電体には、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、水、水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。また、絶縁体５７６より上層に含まれる水、水素などの不純物が、導電体５４０ａおよび導電体５４０ｂを通じて酸化物５３０に混入することを抑制することができる。
絶縁体５４１ａおよび絶縁体５４１ｂとしては、絶縁体５４４などに用いることができるバリア絶縁膜を用いればよい。例えば、絶縁体５４１ａおよび絶縁体５４１ｂとして、窒化シリコン、酸化アルミニウム、窒化酸化シリコンなどの絶縁体を用いればよい。絶縁体５４１ａおよび絶縁体５４１ｂは、絶縁体５７４、絶縁体５７６、および絶縁体５７１に接して設けられるので、絶縁体５８０などに含まれる水、水素などの不純物が、導電体５４０ａおよび導電体５４０ｂを通じて酸化物５３０に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体５８０に含まれる酸素が導電体５４０ａおよび導電体５４０ｂに吸収されるのを防ぐことができる。
絶縁体５４１ａおよび絶縁体５４１ｂを、図２２Ａに示すように積層構造にする場合、絶縁体５８０などの開口の内壁に接する第１の絶縁体と、その内側の第２の絶縁体は、酸素に対するバリア絶縁膜と、水素に対するバリア絶縁膜を組み合わせて用いることが好ましい。
例えば、第１の絶縁体として、ＡＬＤ法で成膜された酸化アルミニウムを用い、第２の絶縁体として、ＰＥＡＬＤ法で成膜された窒化シリコンを用いればよい。このような構成にすることで、導電体５４０の酸化を抑制し、さらに、導電体５４０に水素が混入するのを低減することができる。
なお、トランジスタ５００では、絶縁体５４１の第１の絶縁体および絶縁体５４１の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体５４１を単層、または３層以上の積層構造として設ける構成にしてもよい。また、トランジスタ５００では、導電体５４０の第１の導電体および導電体５４０の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５４０を単層、または３層以上の積層構造として設ける構成にしてもよい。
また、図２１に示すとおり、導電体５４０ａの上部、および導電体５４０ｂの上部に接して配線として機能する導電体６１０、導電体６１２などを配置してもよい。導電体６１０、導電体６１２は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造とすることができる。具体的には、例えば、当該導電体は、チタン、または窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
なお、本発明の一隊の半導体装置に含まれるトランジスタの構造は、図２１、図２２Ａ、図２２Ｂ、及び図２３に示したトランジスタ５００に限定されない。本発明の一隊の半導体装置に含まれるトランジスタの構造は、状況に応じて、変更してもよい。
例えば、図２１、図２２Ａ、図２２Ｂ、及び図２３に示すトランジスタ５００は、図２５に示す構成としてもよい。図２５のトランジスタは、酸化物５４３ａ、及び酸化物５４３ｂを有する点で、図２１、図２２Ａ、図２２Ｂ、及び図２３に示すトランジスタ５００と異なっている。なお、本明細書等では、酸化物５４３ａ、及び酸化物５４３ｂをまとめて酸化物５４３と呼ぶこととする。また、図２５のトランジスタのチャネル幅方向の断面の構成については、図２２Ｂ示すトランジスタ５００の断面と同様の構成とすることができる。
酸化物５４３ａは、酸化物５３０ｂと導電体５４２ａの間に設けられ、酸化物５４３ｂは、酸化物５３０ｂと導電体５４２ｂの間に設けられる。ここで、酸化物５４３ａは、酸化物５３０ｂの上面、および導電体５４２ａの下面に接することが好ましい。また、酸化物５４３ｂは、酸化物５３０ｂの上面、および導電体５４２ｂの下面に接することが好ましい。
酸化物５４３は、酸素の透過を抑制する機能を有することが好ましい。ソース電極またはドレイン電極として機能する導電体５４２と酸化物５３０ｂとの間に酸素の透過を抑制する機能を有する酸化物５４３を配置することで、導電体５４２と、酸化物５３０ｂとの間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ５００の電気特性、電界効果移動度、および信頼性を向上させることができる場合がある。
また、酸化物５４３として、元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物５４３は、酸化物５３０ｂよりも元素Ｍの濃度が高いことが好ましい。また、酸化物５４３として、酸化ガリウムを用いてもよい。また、酸化物５４３として、Ｉｎ－Ｍ－Ｚｎ酸化物等の金属酸化物を用いてもよい。具体的には、酸化物に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５４３の膜厚は、０．５ｎｍ以上、又は１ｎｍ以上であることが好ましく、かつ２ｎｍ以下、３ｎｍ以下、又は５ｎｍ以下であることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。また、酸化物５４３は、結晶性を有すると好ましい。酸化物５４３が結晶性を有する場合、酸化物５３０中の酸素の放出を好適に抑制することが出来る。例えば、酸化物５４３としては、六方晶などの結晶構造であれば、酸化物５３０中の酸素の放出を抑制できる場合がある。
絶縁体５８１上には、絶縁体５８２が設けられ、絶縁体５８２上には絶縁体５８６が設けられている。
絶縁体５８２は、酸素及び水素の少なくとも一に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
また、絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜または酸化窒化シリコン膜などを用いることができる。
続いて、図２１、及び図２３に示す半導体装置に含まれている。容量素子６００、及びその周辺の配線、又はプラグについて説明する。なお、図２１、及び図２３に示すトランジスタ５００の上方には、容量素子６００と、配線、及び／又はプラグが設けられている。
容量素子６００は、一例として、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
導電体５４０ａ又は導電体５４０ｂの一方、導電体５４６、及び絶縁体５８６上には、導電体６１０が設けられている。導電体６１０は、容量素子６００の一対の電極の一方としての機能を有する。
また、導電体５４０ａ、又は導電体５４０ｂの他方、及び絶縁体５８６上には、導電体６１２が設けられる。導電体６１２は、トランジスタ５００と、上方の配線または回路素子などと、を電気的に接続するプラグ、配線、端子などとしての機能を有する。具体的には、例えば、導電体６１２は、実施の形態３で説明する半導体装置ＳＤＶ１における配線ＷＤＬなどとすることができる。
なお、導電体６１２、及び導電体６１０は、同時に形成してもよい。
導電体６１２、及び導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
図２１では、導電体６１２、及び導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
絶縁体５８６、導電体６１０上には、絶縁体６３０が設けられている。絶縁体６３０は、容量素子６００の一対の電極に挟まれる誘電体として機能する。
絶縁体６３０としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、酸化ジルコニウムなどを用いることができる。また、絶縁体６３０は、上述した材料を用いて、積層または単層として設けることができる。
また、例えば、絶縁体６３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ－ｋ）材料との積層構造を用いてもよい。当該構成により、容量素子６００は、高誘電率（ｈｉｇｈ－ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子６００の静電破壊を抑制することができる。
なお、高誘電率（ｈｉｇｈ－ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
または、絶縁体６３０は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）などのｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いてもよい。また、絶縁体６３０としては、ハフニウムと、ジルコニウムとが含まれる化合物など、例えば、ジルコニウムおよびハフニウムを有する酸化物を用いても良い。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタ及び容量素子のリーク電流などの問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。
また、絶縁体６３０として強誘電性を有する材料を用いてもよい。例えば、酸化ハフニウムと酸化ジルコニウムの混晶（「ＨＺＯ」ともいう。）、または酸化ハフニウムに元素Ｘ（元素Ｘは、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）など。）を添加した材料などがある。また、絶縁体６３０として、ペロブスカイト構造を有する圧電性セラミックを用いてもよい。例えば、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、またはチタン酸バリウムを用いてもよい。
絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。導電体６１０は、容量素子６００の一対の電極の一方としての機能を有する。また、例えば、導電体６２０は、実施の形態３で説明する半導体装置ＳＤＶ１における配線ＷＷＬＢなどとすることができる。
なお、導電体６２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステン及びモリブデンなどの少なくとも一を含む高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）及びＡｌ（アルミニウム）等の少なくとも一を用いればよい。また、例えば、導電体６２０は、導電体６１０に適用できる材料を用いることができる。また、導電体６２０は、単層構造ではなく、２層以上の積層構造としてもよい。
導電体６２０、及び絶縁体６３０上には、絶縁体６４０が設けられている。絶縁体６４０としては、例えば、トランジスタ５００が設けられている領域に、水素などの不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
絶縁体６４０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。そのため、絶縁体６５０としては、例えば、絶縁体３２４に適用できる材料とすることができる。
ところで、図２１、及び図２３に示す容量素子６００は、プレーナ型としているが、容量素子の形状はこれに限定されない。容量素子６００は、プレーナ型ではなく、例えば、シリンダ型としてもよい。
また、容量素子６００の上方には、配線層を設けてもよい。例えば、図２１において、絶縁体４１１、絶縁体４１２、絶縁体４１３、及び絶縁体４１４が、絶縁体６５０の上方に、順に設けられている。また、絶縁体４１１、絶縁体４１２、及び絶縁体４１３には、プラグ、又は配線として機能する導電体４１６が設けられている構成を示している。また、導電体４１６は、一例として、後述する導電体６６０に重畳する領域に設けることができる。
また、絶縁体６３０、絶縁体６４０、及び絶縁体６５０には、導電体６１２と重畳する領域に開口部が設けられ、当該開口部を埋めるように導電体６６０が設けられている。導電体６６０は、上述した配線層に含まれている導電体４１６に電気的に接続するプラグ、配線として機能する。
絶縁体４１１、及び絶縁体４１４は、例えば、絶縁体３２４などと同様に、水及び水素などの少なくとも一を含む不純物に対するバリア性を有する絶縁体を用いることが好ましい。そのため、絶縁体４１１、及び絶縁体４１４としては、例えば、絶縁体３２４などに適用できる材料を用いることができる。
絶縁体４１２、及び絶縁体４１３は、例えば、絶縁体３２６と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いることが好ましい。
また、導電体６１２、及び導電体４１６は、例えば、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
酸化物半導体を有するトランジスタを用いた半導体装置として、本実施の形態で説明した本構造を適用することにより、当該トランジスタの電気特性の変動を抑制するとともに、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物（以下、酸化物半導体ともいう。）について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
＜結晶構造の分類＞
まず、酸化物半導体における、結晶構造の分類について、図２６Ａを用いて説明を行う。図２６Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
図２６Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）が含まれる。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、ｐｏｌｙ ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓは除かれる（ｅｘｃｌｕｄｉｎｇ ｓｉｎｇｌｅ ｃｒｙｓｔａｌ ａｎｄ ｐｏｌｙ ｃｒｙｓｔａｌ）。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、及びｐｏｌｙ ｃｒｙｓｔａｌが含まれる。
なお、図２６Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ ｃｒｙｓｔａｌｌｉｎｅ ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」、及び「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ－ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ－Ｉｎｃｉｄｅｎｃｅ ＸＲＤ）測定で得られるＸＲＤスペクトルを図２６Ｂに示す。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ－Ｂｏｈｌｉｎ法ともいう。以降、図２６Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図２６Ｂに示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図２６Ｂに示すＣＡＡＣ－ＩＧＺＯ膜の厚さは、５００ｎｍである。
図２６Ｂに示すように、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図２６Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ Ｂｅａｍ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ－ＩＧＺＯ膜の回折パターンを、図２６Ｃに示す。図２６Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図２６Ｃに示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
図２６Ｃに示すように、ＣＡＡＣ－ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
なお、酸化物半導体は、結晶構造に着目した場合、図２６Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ－ＯＳ、及びｎｃ－ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
ここで、上述のＣＡＡＣ－ＯＳ、ｎｃ－ＯＳ、及びａ－ｌｉｋｅ ＯＳの詳細について、説明を行う。
［ＣＡＡＣ－ＯＳ］
ＣＡＡＣ－ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ－ＯＳ膜の厚さ方向、ＣＡＡＣ－ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ－ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ－ＯＳは、ａ－ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ－ＯＳは、ｃ軸配向し、ａ－ｂ面方向には明らかな配向をしていない酸化物半導体である。
なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
また、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ－ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
ＣＡＡＣ－ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ－ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
また、例えば、ＣＡＡＣ－ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないこと、及び金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ－ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ－ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ－Ｚｎ酸化物、及びＩｎ－Ｇａ－Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
ＣＡＡＣ－ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ－ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入または欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物及び欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ－ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ－ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ－ＯＳ］
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ－ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳ及び非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ－ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ－ｌｉｋｅ ＯＳ］
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、結晶性が低い。また、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
次に、上述のＣＡＣ－ＯＳの詳細について、説明を行う。なお、ＣＡＣ－ＯＳは材料構成に関する。
［ＣＡＣ－ＯＳ］
ＣＡＣ－ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
さらに、ＣＡＣ－ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ－ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
ここで、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ－ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ－ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ－ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳに付与することができる。つまり、ＣＡＣ－ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ－ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ＣＡＣ－ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ－３以下、好ましくは１×１０１５ｃｍ－３以下、さらに好ましくは１×１０１３ｃｍ－３以下、より好ましくは１×１０１１ｃｍ－３以下、さらに好ましくは１×１０１０ｃｍ－３未満であり、１×１０－９ｃｍ－３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体を呼称する場合がある。
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコン及び炭素の少なくとも一が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコン及び炭素の少なくとも一の濃度と、酸化物半導体との界面近傍のシリコン及び炭素の少なくとも一の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態８）
本実施の形態は、上記実施の形態に示す半導体装置などが形成された半導体ウェハ、及び当該半導体装置が組み込まれた電子部品の一例を示す。
＜半導体ウェハ＞
初めに、半導体装置などが形成された半導体ウェハの例を、図２７Ａを用いて説明する。
図２７Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１の薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼称する場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けることが好ましい。
ダイシング工程を行うことにより、図２７Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにすることが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
なお、本発明の一態様の素子基板の形状は、図２７Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
＜電子部品＞
図２７Ｃに電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図２７Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。なお、図２７Ｃに示すとおり、チップ４８００ａは、回路部４８０２が積層された構成としてもよい。図２７Ｃは、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
図２７Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および複数の半導体装置４７１０が設けられている。
電子部品４７３０では、半導体装置４７１０を有する。半導体装置４７１０としては、例えば、上記実施の形態で説明した半導体装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。
パッケージ基板４７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼称する場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を用いることも出来る。
インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたＳｉＰまたはＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図２７Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。
電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）などの実装方法を用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態９）
本実施の形態では、上記実施の形態で説明した半導体装置を有する電子機器の一例について説明する。なお、図２８には、当該半導体装置を有する電子部品４７００が各電子機器に含まれている様子を図示している。
［携帯電話］
図２８に示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
情報端末５５００は、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５５１１に表示するアプリケーション、表示部５５１１に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５５１１に表示するアプリケーション、指紋及び声紋などの少なくとも一の生体認証を行うアプリケーションなどが挙げられる。
［ウェアラブル端末］
また、図２８には、ウェアラブル端末の一例として腕時計型の情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。
ウェアラブル端末は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、ウェアラブル端末を装着した人の健康状態を管理するアプリケーション、目的地を入力することで最適な道を選択して誘導するナビゲーションシステムなどが挙げられる。
［情報端末］
また、図２８には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクトップ型情報端末５３００を用いることで、新規の人工知能の開発を行うことができる。
なお、上述では、電子機器としてスマートフォン、デスクトップ用情報端末、ウェアラブル端末を例として、それぞれ図２８に図示したが、スマートフォン、デスクトップ用情報端末、ウェアラブル端末以外の情報端末を適用することができる。スマートフォン、デスクトップ用情報端末、ウェアラブル端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
また、図２８には、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
電気冷凍冷蔵庫５８００に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能、及び電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などの少なくとも一を有することができる。
本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ（Ｉｎｄｕｃｔｉｏｎ Ｈｅａｔｉｎｇ）調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
また、図２８には、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
更に、図２８には、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図２８に示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネル、スティック、回転式つまみ、及びスライド式つまみなどの少なくとも一を備えることができる。また、コントローラ７５２２は、図２８に示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ Ｐｅｒｓｏｎ Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、及び／又は音声によって操作する形式としてもよい。
また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
更に、携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有する携帯ゲーム機５２００を実現することができる。
本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５２００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
また、携帯ゲーム機５２００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
図２８では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
上記実施の形態で説明した半導体装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
図２８には移動体の一例である自動車５７００が図示されている。
自動車５７００の運転席周辺には、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、及びエアコンの設定などの少なくとも一を表示することができるインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。
上記実施の形態で説明した半導体装置は人工知能の構成要素として適用できるため、例えば、当該半導体装置を自動車５７００の自動運転システムに用いることができる。また、当該半導体装置を道路案内、危険予測などを行うシステムに用いることができる。当該表示装置には、道路案内、危険予測などの情報を表示する構成としてもよい。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様の半導体装置を適用して、人工知能を利用したシステムを付与することができる。
［カメラ］
上記実施の形態で説明した半導体装置は、カメラに適用することができる。
図２８には、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作ボタン６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置、及びビューファインダー等の少なくとも一を別途装着することができる構成としてもよい。
デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
更に、デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有するデジタルカメラ６２４０を実現することができる。人工知能を利用することによって、デジタルカメラ６２４０は、顔、物体など被写体を自動的に認識する機能、又は当該被写体に合わせたピント調節、環境に合わせて自動的にフラッシュを焚く機能、撮像した画像を調色する機能などを有することができる。
［ビデオカメラ］
上記実施の形態で説明した半導体装置は、ビデオカメラに適用することができる。
図２８には、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作キー６３０４、レンズ６３０５、接続部６３０６等を有する。操作キー６３０４及びレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。人工知能を利用することによって、ビデオカメラ６３００は、エンコードの際に、人工知能によるパターン認識を行うことができる。このパターン認識によって、連続する撮像画像データに含まれる人、動物、物体などの差分データを算出して、データの圧縮を行うことができる。
［ＰＣ用の拡張デバイス］
上記実施の形態で説明した半導体装置は、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。
図２９Ａは、当該拡張デバイスの一例として、持ち運びのできる、演算処理が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）などでＰＣに接続することで、当該チップによる演算処理を行うことができる。なお、図２９Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３及び基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した半導体装置などを駆動する回路が設けられている。例えば、基板６１０４には、チップ６１０５（例えば、上記実施の形態で説明した半導体装置、電子部品４７００、メモリチップなど。）、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
拡張デバイス６１００をＰＣなど用いることにより、当該ＰＣの演算処理能力を高くすることができる。これにより、処理能力の足りないＰＣでも、例えば、人工知能、動画処理などの演算を行うことができる。
［放送システム］
上記実施の形態で説明した半導体装置は、放送システムに適用することができる。
図２９Ｂは、放送システムにおけるデータ伝送を模式的に示している。具体的には、図２９Ｂは、放送局５６８０から送信された電波（放送信号）が、各家庭のテレビジョン受信装置（ＴＶ）５６００に届くまでの経路を示している。ＴＶ５６００は、受信装置を備え（図示しない。）、アンテナ５６５０で受信された放送信号は、当該受信装置を介して、ＴＶ５６００に送信される。
図２９Ｂでは、アンテナ５６５０は、ＵＨＦ（Ｕｌｔｒａ Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｙ）アンテナを図示しているが、アンテナ５６５０としては、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなども適用できる。
電波５６７５Ａ、電波５６７５Ｂは地上波放送用の放送信号であり、電波塔５６７０は受信した電波５６７５Ａを増幅して、電波５６７５Ｂの送信を行う。各家庭では、アンテナ５６５０で電波５６７５Ｂを受信することで、ＴＶ５６００で地上波放送を視聴することができる。なお、放送システムは、図２９Ｂに示す地上波放送に限定せず、人工衛星を用いた衛星放送、光回線によるデータ放送などとしてもよい。
上述した放送システムは、上記実施の形態で説明した半導体装置を適用して、人工知能を利用した放送システムとしてもよい。放送局５６８０から各家庭のＴＶ５６００に放送データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ５６５０が当該放送データを受信したとき、ＴＶ５６００に含まれる受信装置のデコーダによって当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方法の一である動き補償予測において、表示画像に含まれる表示パターンの認識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例えば、解像度の低い放送データを受信して、解像度の高いＴＶ５６００で当該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの画像の補間処理を行うことができる。
上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テレビジョン（ＵＨＤＴＶ：４Ｋ、８Ｋ）放送に対して好適である。
また、ＴＶ５６００側における人工知能の応用として、例えば、ＴＶ５６００に人工知能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録画することができる。
［認証システム］
上記実施の形態で説明した半導体装置は、認証システムに適用することができる。
図２９Ｃは、掌紋認証装置を示しており、筐体６４３１、表示部６４３２、掌紋読み取り部６４３３、配線６４３４を有している。
図２９Ｃには、掌紋認証装置が手６４３５の掌紋を取得する様子を示している。取得した掌紋は、人工知能を利用したパターン認識の処理が行われ、当該掌紋が本人のものであるかどうかの判別を行うことができる。これにより、セキュリティの高い認証を行うシステムを構築することができる。また、本発明の一態様に係る認証システムは、掌紋認証装置に限定されず、指紋、静脈、顔、虹彩、声紋、遺伝子、体格などの生体情報を取得して生体認証を行う装置であってもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（本明細書等の記載に関する付記）
以上の実施の形態、および実施の形態における各構成の説明について、以下に付記する。
各実施の形態に示す構成は、他の実施の形態あるいは実施例に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、および／または、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、および／または、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合、または複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、または領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、図面等において図示する構成要素の位置関係は、相対的である。従って、図面を参照して構成要素を説明する場合、位置関係を示す「上に」、「下に」等の語句は便宜的に用いられる場合がある。構成要素の位置関係は、本明細書の記載内容に限定されず、状況に応じて適切に言い換えることができる。
本明細書等において、トランジスタの接続関係を説明する際、「ソースまたはドレインの一方」（または第１電極、または第１端子）、ソースとドレインとの他方を「ソースまたはドレインの他方」（または第２電極、または第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造または動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子、またはソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」及び「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」及び「配線」の用語は、複数の「電極」と「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
また本明細書等において、ノードは、回路構成またはデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが電気的に接続されているものをいう。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で対象物（スイッチ、トランジスタ素子、またはダイオード等の素子、あるいは当該素子および配線を含む回路等を指す）が存在する場合にＡとＢとの電気信号の伝達が可能である接続をいう。なおＡとＢとが電気的に接続されている場合には、ＡとＢとが直接接続されている場合を含む。ここで、ＡとＢとが直接接続されているとは、上記対象物を介することなく、ＡとＢとの間で配線（または電極）等を介してＡとＢとの電気信号の伝達が可能である接続をいう。換言すれば、直接接続とは、等価回路で表した際に同じ回路図として見なせる接続をいう。
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
Ａ１：入力データ、Ａ２：入力データ、Ｃ１：容量、Ｃ１１：容量素子、ＣＫ１：ノード、Ｄ１：ノード、ＧＣＬＫ１：クロック信号、ＬＢＬ＿Ｎ：配線、ＬＢＬ＿１：配線、ＬＢＬ＿４：配線、ＬＢＬ＿６：配線、Ｍ１：トランジスタ、Ｍ２：トランジスタ、Ｍ３：トランジスタ、Ｍ４：トランジスタ、Ｍ５：トランジスタ、Ｍ６：トランジスタ、Ｍ７：トランジスタ、Ｍ８：トランジスタ、Ｍ９：トランジスタ、Ｍ１０：トランジスタ、Ｍ１１：トランジスタ、Ｍ１２：トランジスタ、Ｍ１３：トランジスタ、ＭＡＣ１：出力データ、ＭＡＣ２：出力データ、ＭＣ１：回路、ＭＣ２：回路、ＭＣＬ１：層、ＭＣＬ２：層、Ｑ１：ノード、ＲＷＬ＿Ｍ：読出用ワード線、ＲＷＬ＿１：読出用ワード線、ＳＣＬ１：スクライブライン、ＳＣＬ２：スクライブライン、ＳＤＶ１：半導体装置、ＳＤＶ２：半導体装置、ＳＬＥＥＰ１：信号、ＳＮ１１：ノード、Ｔ１：時刻、Ｔ２：時刻、Ｔ６：時刻、Ｔ７：時刻、Ｗ１：データ、Ｗ２：データ、ＷＢＬ＿１：書込用ビット線、ＷＢＬ＿Ｎ：書込用ビット線、ＷＷＬ＿Ｍ：書込用ワード線、ＷＷＬ＿１：書込用ワード線、１０：半導体装置、１０＿ｎ：半導体装置、１０＿１：半導体装置、１１：層、１２：層、２０：メモリ回路部、２０＿Ｎ：メモリ回路部、２０＿１：メモリ回路部、２０＿４：メモリ回路部、２０＿６：メモリ回路部、２１：メモリ回路、２１＿Ｎ：メモリ回路、２１＿Ｐ：メモリ回路、２１Ａ：メモリ回路、２１Ｂ：メモリ回路、２１Ｃ：メモリ回路、２２：トランジスタ、２３：半導体層、２４：乗算回路、２５：加算回路、２６：レジスタ、３０：演算回路、３０＿Ｎ：演算回路、３０＿１：演算回路、３０＿４：演算回路、３０＿６：演算回路、４０：切替回路、４０＿１：切替回路、４０＿４：切替回路、４０＿６：切替回路、５０：駆動回路、６０：メモリ回路、６１：トランジスタ、６１＿Ｎ：トランジスタ、６１＿Ｐ：トランジスタ、６１Ａ：トランジスタ、６１Ｂ：トランジスタ、６２：トランジスタ、６２＿Ｎ：トランジスタ、６２＿Ｐ：トランジスタ、６２Ｂ：トランジスタ、６３：トランジスタ、６３＿Ｎ：トランジスタ、６３＿Ｐ：トランジスタ、６４：容量素子、６４＿Ｎ：容量素子、６４＿Ｐ：容量素子、６４Ａ：容量素子、６４Ｂ：容量素子、７１：コントローラ、７１Ｇ：コントローラ、７２：ロウデコーダ、７３：ワード線ドライバ、７４：カラムデコーダ、７５：ドライバ、７６：プリチャージ回路、８１：入出力バッファ、８２：演算制御回路、９０Ａ：入力層、９０Ｂ：中間層、９０Ｃ：出力層、９１：入力処理、９２：演算処理、９３：演算処理、９４：プーリング演算処理、９５：演算処理、９６：プーリング演算処理、９７：全結合演算処理、１００：半導体装置、１０１：デジタル演算器、１０２：アナログ演算器、１０３：酸化物半導体メモリ、１０４：酸化物半導体メモリ、１０５：酸化物半導体演算器、１０６：酸化物半導体メモリ、１０７：シリコン回路、１１０：ＣＰＵ、１２０：バス、１９３：ＰＭＵ、２００：ＣＰＵコア、２０２：キャッシュメモリ装置、２０３：キャッシュメモリ装置、２０５：バスインターフェース部、２１０：パワースイッチ、２１１：パワースイッチ、２１２：パワースイッチ、２１４：レベルシフタ、２２０：フリップフロップ、２２１：スキャンフリップフロップ、２２１Ａ：クロックバッファ回路、２２２：バックアップ回路、３００：トランジスタ、３１０：基板、３１０Ａ：基板、３１２：素子分離層、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、４１１：絶縁体、４１２：絶縁体、４１３：絶縁体、４１４：絶縁体、４１６：導電体、５００：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５１０：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｂａ：領域、５３０ｂｂ：領域、５３０ｂｃ：領域、５４０：導電体、５４０ａ：導電体、５４０ｂ：導電体、５４１：絶縁体、５４１ａ：絶縁体、５４１ｂ：絶縁体、５４２：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３：酸化物、５４３ａ：酸化物、５４３ｂ：酸化物、５４４：絶縁体、５４６：導電体、５５０：絶縁体、５５０ａ：絶縁体、５５０ｂ：絶縁体、５５２：絶縁体、５５４：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７１：絶縁体、５７１ａ：絶縁体、５７１ｂ：絶縁体、５７４：絶縁体、５７６：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、６００：容量素子、６１０：導電体、６１２：導電体、６２０：導電体、６３０：絶縁体、６４０：絶縁体、６５０：絶縁体、６６０：導電体、４７００：電子部品、４７０２：プリント基板、４７０４：実装基板、４７１０：半導体装置、４７１１：モールド、４７１２：ランド、４７１３：電極パッド、４７１４：ワイヤ、４７３０：電子部品、４７３１：インターポーザ、４７３２：パッケージ基板、４７３３：電極、４７３５：半導体装置、４８００：半導体ウェハ、４８００ａ：チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：ディスプレイ、５３０３：キーボード、５５００：情報端末、５５１０：筐体、５５１１：表示部、５６００：ＴＶ、５６５０：アンテナ、５６７０：電波塔、５６７５Ａ：電波、５６７５Ｂ：電波、５６８０：放送局、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：操作子、５９０５：バンド、６１００：拡張デバイス、６１０１：筐体、６１０２：キャップ、６１０３：ＵＳＢコネクタ、６１０４：基板、６１０５：チップ、６１０６：コントローラチップ、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作ボタン、６２４４：シャッターボタン、６２４６：レンズ、６３００：ビデオカメラ、６３０１：筐体、６３０２：筐体、６３０３：表示部、６３０４：操作キー、６３０５：レンズ、６３０６：接続部、６４３１：筐体、６４３２：表示部、６４３３：掌紋読み取り部、６４３４：配線、６４３５：手、７５００：据え置き型ゲーム機、７５２０：本体、７５２２：コントローラ

Claims (8)

  1. デジタル演算器と、アナログ演算器と、第１メモリ回路と、第２メモリ回路と、を有し、
    前記アナログ演算器、前記第１メモリ回路、および前記第２メモリ回路は、それぞれ、チャネル形成領域に酸化物半導体を有するトランジスタを含み、
    前記第１メモリ回路は、第１重みデータをデジタルデータとして、前記デジタル演算器に供給する機能を有し、
    前記デジタル演算器は、前記第１重みデータを用いて積和演算を行う機能を有し、
    前記第２メモリ回路は、第２重みデータをアナログデータとして、前記アナログ演算器に供給する機能を有し、
    前記アナログ演算器は、前記第２重みデータを用いて積和演算を行う機能を有し、
    前記アナログ演算器、および前記第２メモリ回路が含む、チャネル形成領域に酸化物半導体を有するトランジスタの少なくとも一において、
    ソース－ドレイン間に流れる電流量は、当該トランジスタがサブスレッショルド領域で動作するときに流れる電流量である、
    半導体装置。
  2. 請求項１において、
    前記デジタル演算器は、前記アナログ演算器の動作中は、非動作状態となり、
    前記アナログ演算器は、前記デジタル演算器の動作中は、非動作状態となる、
    半導体装置。
  3. 請求項１または請求項２において、
    前記デジタル演算器は、畳み込み演算を行う、
    半導体装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記アナログ演算器は、全結合演算を行う、
    半導体装置。
  5. 請求項１乃至請求項４のいずれか一項において、
    前記デジタル演算器は、チャネル形成領域にシリコンを有するトランジスタを含む、
    半導体装置。
  6. 請求項１乃至請求項４のいずれか一項において、
    前記酸化物半導体は、インジウム酸化物である、
    半導体装置。
  7. 請求項６において、
    前記デジタル演算器は、第１の層に設けられ、
    前記アナログ演算器、前記第１メモリ回路、および前記第２メモリ回路は、第２の層に設けられ、
    前記第２の層は、前記第１の層の上に設けられる、
    半導体装置。
  8. 請求項７において、
    前記第１メモリ回路は、前記デジタル演算器に重畳して設けられる、
    半導体装置。
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