JP7690163B2 - Semiconductor Device - Google Patents
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Description
本発明は半導体素子を搭載する半導体装置に関する。本発明は、特に、半導体素子から発生する熱を外部に効果的に導くことが可能な半導体装置に関する。 The present invention relates to a semiconductor device equipped with a semiconductor element. In particular, the present invention relates to a semiconductor device capable of effectively conducting heat generated from the semiconductor element to the outside.
半導体素子等の電子部品を搭載した回路基板を積層することで半導体装置を三次元的に高密度実装する、いわゆる電子部品内蔵モジュール化技術が知られている。特に、スイッチング機能を備えたＩＧＢＴ（絶縁ゲート型バイポーラ・トランジスタ：Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ：Metal-Oxide-Semiconductor Field Effect Transistor）などの半導体素子をモジュール化する場合には、半導体素子やその電気回路の構成部品が比較的大きな発熱量を持つ。そのため、この熱をいかにしてモジュール外部に放熱するかの検討が進められている。例えば、特許文献１に開示されたモジュールは、銅からなる金属フレーム２２の一方の面にはトランジスタなどの電子部品３０を載置し、他方の面にはんだ層２０、金属層１６を介して、セラミック層１４を備えている。そして、電子部品３０から発生する熱が、放熱性（熱伝導性）に優れた金属フレーム２２やセラミック層１４を介してモジュール外部に効果的に放熱できるようになっている。 The so-called electronic component embedded modularization technology is known, which stacks circuit boards equipped with electronic components such as semiconductor elements to mount semiconductor devices in a three-dimensional high density manner. In particular, when semiconductor elements such as IGBTs (insulated gate bipolar transistors) and MOSFETs (metal-oxide-semiconductor field effect transistors) equipped with switching functions are modularized, the semiconductor elements and the components of their electrical circuits generate a relatively large amount of heat. Therefore, studies are being conducted on how to dissipate this heat to the outside of the module. For example, the module disclosed in Patent Document 1 has electronic components 30 such as transistors mounted on one side of a metal frame 22 made of copper, and a ceramic layer 14 on the other side via a solder layer 20 and a metal layer 16. The heat generated from the electronic components 30 can be effectively dissipated to the outside of the module via the metal frame 22 and the ceramic layer 14, which have excellent heat dissipation (thermal conductivity).
バンドギャップの高いコランダム構造の酸化ガリウム（α－Ｇａ２Ｏ３）や、βガリア構造の酸化ガリウム（β－Ｇａ２Ｏ３）といった半導体材料に代表されるように、近年の半導体素子には発熱量の非常に大きな半導体材料が用いられるようになっている。また、例えばＭＯＳＦＥＴとＳＢＤ（Schottky Barrier Diode）を搭載した発熱量の大きな高機能モジュールも提案されている。このように、半導体材料やモジュールの開発が進むことで、要求される放熱性も高いものとなっている。特許文献１に開示された半導体装置にあっても、半導体材料についての具体的な開示は無く、また半導体素子が単独で搭載されることを前提としていることから、構造面ではまだ改良の余地があった。
そこで本発明は、半導体素子からの発熱を効果的に放熱することで信頼性の向上を図ることが可能な半導体装置の提供を目的とする。
In recent years, semiconductor elements have come to use semiconductor materials with a very large amount of heat generation, such as gallium oxide (α-Ga 2 O 3 ) with a corundum structure having a high band gap and gallium oxide (β-Ga 2 O 3 ) with a β-gallium structure. In addition, a high-performance module with a large amount of heat generation, for example, equipped with a MOSFET and an SBD (Schottky Barrier Diode), has also been proposed. As described above, with the progress of development of semiconductor materials and modules, the required heat dissipation performance is also high. Even in the semiconductor device disclosed in Patent Document 1, there is no specific disclosure of the semiconductor material, and since it is assumed that the semiconductor element is mounted alone, there is still room for improvement in terms of structure.
SUMMARY OF THE PRESENT EMBODIMENTS An object of the present invention is to provide a semiconductor device capable of improving reliability by effectively dissipating heat generated by a semiconductor element.
本発明者らは、以下に示す半導体装置が、上記した従来の課題を解決できることを見出した。
本発明の実施形態に係る半導体装置は、第１の基板と第２の基板との間に少なくとも１つの半導体素子が配置されている積層体を含む半導体装置であって、前記第１の基板は、 前記第２の基板に対向する第１の領域と、該第１の領域よりも前記第２の基板から離間して前記第２の基板に対向する第２の領域と、前記第１の領域と前記第２の領域とを接続する第３の領域を備えた、導電性を有する第１の層と、前記第１の層の前記第２の基板と反対側に配置され、前記第１、第２および第３の領域において前記第１の層上に積層された、放熱性を有する第２の層と、を備え、前記半導体素子は、一方の面が前記第２の領域で前記第１の層と接続し、他方の面が前記第２の基板と接続していることを特徴とする半導体装置である。
The present inventors have discovered that the following semiconductor device can solve the above-mentioned problems in the conventional technology.
A semiconductor device according to an embodiment of the present invention is a semiconductor device including a laminate in which at least one semiconductor element is arranged between a first substrate and a second substrate, wherein the first substrate comprises: a first layer having electrical conductivity, the first layer having a first region facing the second substrate, a second region facing the second substrate and spaced apart from the first region from the second substrate, and a third region connecting the first region and the second region; and a second layer having heat dissipation properties, the second layer being arranged on the opposite side of the first layer to the second substrate and stacked on the first layer in the first, second and third regions, the semiconductor element having one surface connected to the first layer in the second region and the other surface connected to the second substrate.
上記のように構成された本発明の実施形態によれば、半導体素子からの発熱は少なくとも第２および第３の領域を介して第１の層に伝わる。また、第１の層に伝わった熱は、少なくとも第２および第３の領域を介して第２の層に伝わる。したがって、半導体素子の発熱をより大きな面積で伝熱することができるため、効果的な放熱が行われ、半導体装置の信頼性が向上する。 According to the embodiment of the present invention configured as described above, heat generated from the semiconductor element is transferred to the first layer via at least the second and third regions. In addition, the heat transferred to the first layer is transferred to the second layer via at least the second and third regions. Therefore, the heat generated by the semiconductor element can be transferred over a larger area, which allows for effective heat dissipation and improves the reliability of the semiconductor device.
以下、本発明に係る幾つかの実施形態を図面を参照しながら説明する。なお、同一構成要素には同一符号を付すことで、重複する説明を省略する。 Several embodiments of the present invention will be described below with reference to the drawings. Note that identical components are given the same reference numerals to avoid repetitive explanations.
図１は本発明に係る半導体装置の第１実施形態を示す断面図である。図１に示すように半導体装置１１０は、第１の基板１および第２の基板と、これら第１および第２の基板１，２の間に配置された第１の半導体素子３と第２の半導体素子４を備えるものであり、全体として積層体構造をなしている。 Figure 1 is a cross-sectional view showing a first embodiment of a semiconductor device according to the present invention. As shown in Figure 1, the semiconductor device 110 includes a first substrate 1 and a second substrate, and a first semiconductor element 3 and a second semiconductor element 4 disposed between the first and second substrates 1 and 2, forming a laminate structure as a whole.
第１の基板１は、導電性を有する第１の層１ａと、放熱性を有する第２の層１ｂとを有する。第１の層１ａとしては、電気伝導性および熱伝導性の両方に優れた材料（例えば銅（Ｃｕ）を主成分とする材料）を用いることができ、第２の層１ｂとしては、熱伝導性に優れた材料（例えば酸化アルミニウム（Ａｌ２Ｏ３）などのセラミック）を用いることができる。本発明の実施形態では、第２の層１ｂをセラミックで構成することで、熱伝導性の高さに加えて電気絶縁性の高い（電気伝導性の低い）第２の層１ｂとすることができる。第１の層１ａの厚みは例えば５μｍ～２０μｍ程度の範囲で任意に決めることができ、第２の層１ｂの厚みは例えば１００μｍ～３００μｍ程度の範囲で任意に決めることができる。もちろん、第１の層１ａの厚みや第２の層１ｂの厚みは上記の範囲に限定されるものではない。 The first substrate 1 has a first layer 1a having electrical conductivity and a second layer 1b having heat dissipation. The first layer 1a can be made of a material having both excellent electrical conductivity and thermal conductivity (e.g., a material mainly composed of copper (Cu)), and the second layer 1b can be made of a material having excellent thermal conductivity (e.g., ceramic such as aluminum oxide (Al 2 O 3 )). In the embodiment of the present invention, the second layer 1b is made of ceramic, so that the second layer 1b has high electrical insulation (low electrical conductivity) in addition to high thermal conductivity. The thickness of the first layer 1a can be arbitrarily determined within a range of, for example, about 5 μm to 20 μm, and the thickness of the second layer 1b can be arbitrarily determined within a range of, for example, about 100 μm to 300 μm. Of course, the thickness of the first layer 1a and the thickness of the second layer 1b are not limited to the above ranges.
本発明の実施態様においては、第１の基板１は凹凸面を有しており、図１に示されるように、第１の基板１の下面が凹凸面をなしている。この凹凸面は、図２に模式的に示すように、前記第２の基板に対向する第１の領域と、該第１の領域よりも第２の基板から離間して前記第２の基板に対向する第２の領域と、前記第１の領域と前記第２の領域とを接続する第３の領域とから構成されている。より具体的には、前記凹凸面は、第２の基板２に近接し対向する関係の面を含む第１の領域と、この第１の領域に対して略９０°の角度で屈曲した面を含む第３の領域と、この第３の領域に対して略９０°の角度で屈曲して半導体素子３，４と接触する面を含む第２の領域とから構成されている。また、半導体素子３，４は、一方の面が前記第２の領域で前記第１の層１ａと接続し、他方の面が第２の基板２と接続している。また、第１の領域は前記第２の基板と対向する第１の面を有しており、第２の領域は半導体素子３，４と接続する第２の面を有している。前記第１の面と前記第２の面とは互いにが平行の関係であり、図２に示すように、半導体素子３，４の厚み分だけ離間するように形成されている。なお、図２の模式図は半導体装置１１０の一部を抽出したものであり、本発明の実施形態においては、第１～第３の領域が複数存在する。また、第１の半導体素子３と第２の半導体素子４の厚みの違いに応じて、第１の領域と第２の領域との離間距離は適宜調整される。 In an embodiment of the present invention, the first substrate 1 has an uneven surface, and as shown in FIG. 1, the lower surface of the first substrate 1 forms an uneven surface. As shown in FIG. 2, this uneven surface is composed of a first region facing the second substrate, a second region facing the second substrate farther away from the second substrate than the first region, and a third region connecting the first region and the second region. More specifically, the uneven surface is composed of a first region including a surface that is close to and faces the second substrate 2, a third region including a surface bent at an angle of approximately 90° with respect to the first region, and a second region including a surface bent at an angle of approximately 90° with respect to the third region and contacting the semiconductor elements 3 and 4. In addition, one surface of the semiconductor elements 3 and 4 is connected to the first layer 1a in the second region, and the other surface is connected to the second substrate 2. The first region has a first surface facing the second substrate, and the second region has a second surface connecting to the semiconductor elements 3 and 4. The first surface and the second surface are parallel to each other, and are formed to be spaced apart by the thickness of the semiconductor elements 3 and 4, as shown in FIG. 2. Note that the schematic diagram in FIG. 2 shows a portion of the semiconductor device 110, and in the embodiment of the present invention, there are a plurality of first to third regions. The distance between the first and second regions is adjusted appropriately depending on the difference in thickness between the first semiconductor element 3 and the second semiconductor element 4.
第１の基板１を構成する第２の層１ｂは、第１、第２および第３の領域において、同じく第１の基板１を構成する第１の層１ａ上に積層されている。具体的には、第１の層１ａおよび第２の層１ｂは、前記第１～３の領域全体にわたり、互いに隙間を介することなく直接的に面接触している。したがって、第１の層１ａおよび第２の層１ｂは、前記第１～３の領域全体において直接的な熱伝達が可能である。 The second layer 1b constituting the first substrate 1 is laminated on the first layer 1a constituting the first substrate 1 in the first, second and third regions. Specifically, the first layer 1a and the second layer 1b are in direct surface contact with each other without any gaps throughout the first to third regions. Therefore, the first layer 1a and the second layer 1b are capable of direct heat transfer throughout the first to third regions.
一方、第２の基板２は略平板状をなしている。そして、第２の基板２は、前記第１の基板１の第１の領域と対向しており、前記第１の領域と前記第２の基板とは互いにビア５を介して電気的および熱的に接続されている。第２の基板２やビア５は、第１の層１ａと同様に、電気伝導性および熱伝導性の両方に優れた材料（例えば銅（Ｃｕ）を主成分とする材料）から構成されている。なお、本発明の実施形態においては、形成された複数の第１の領域（第２の基板２に近接対向する領域）の全てにビア５を設ける必要はなく、少なくとも１つの第１の領域（例えば、図１において最も左側に位置する第１の領域のみ）にビア５が設けられているだけでも良い。 On the other hand, the second substrate 2 is substantially flat. The second substrate 2 faces the first region of the first substrate 1, and the first region and the second substrate are electrically and thermally connected to each other through the vias 5. The second substrate 2 and the vias 5 are made of a material having excellent electrical and thermal conductivity (e.g., a material mainly composed of copper (Cu)) like the first layer 1a. In the embodiment of the present invention, it is not necessary to provide the vias 5 in all of the formed multiple first regions (regions closely facing the second substrate 2), and it is sufficient to provide the vias 5 in at least one first region (e.g., only the first region located on the left side in FIG. 1).
半導体素子３は例えばＭＯＳＦＥＴであり、半導体素子４は例えばＳＢＤである。ここでは、半導体素子３と半導体素子４はそれぞれ厚みの異なるものが配置されている例を挙げているが、同じ厚みのものであっても良い。また、半導体素子が１つであっても本発明の効果を期待することができる。これら半導体素子３，４はそれぞれ、上面および下面のそれぞれに電極を備えた素子（縦型素子）であっても良く、またはいずれか一方の面のみに電極を備えた素子（横型素子）であっても良い。図１に示された本発明の実施形態においては、半導体素子３，４は共に縦型素子である。ＭＯＳＦＥＴからなる半導体素子３は、その下面にゲート電極とソース電極を備え、上面にドレイン電極を備えている。ＳＢＤからなる半導体素子４は、その下面にショットキー電極を備え、上面にオーミック電極を備えている。もちろん、半導体素子３，４の一方もしくは両方について、上面と下面を逆に配置する回路構成とした場合であっても、本発明の効果を期待することができる。 The semiconductor element 3 is, for example, a MOSFET, and the semiconductor element 4 is, for example, an SBD. Here, an example is given in which the semiconductor elements 3 and 4 are arranged with different thicknesses, but they may be of the same thickness. In addition, the effect of the present invention can be expected even if there is only one semiconductor element. Each of these semiconductor elements 3 and 4 may be an element (vertical element) with electrodes on both the upper and lower surfaces, or an element (horizontal element) with electrodes on only one surface. In the embodiment of the present invention shown in FIG. 1, both semiconductor elements 3 and 4 are vertical elements. The semiconductor element 3 made of a MOSFET has a gate electrode and a source electrode on its lower surface, and a drain electrode on its upper surface. The semiconductor element 4 made of an SBD has a Schottky electrode on its lower surface, and an ohmic electrode on its upper surface. Of course, the effect of the present invention can be expected even if one or both of the semiconductor elements 3 and 4 are arranged in a circuit configuration in which the upper and lower surfaces are reversed.
図１に示された半導体素子３，４は、素子本体３ａ，４ａ、第１の電極３ｂ，４ｂ、第２の電極３ｃ，４ｃを有している。第１の半導体素子３がＭＯＳＦＥＴの場合、第１の電極３ｂはゲート電極とソース電極であり、第２の電極３ｃはドレイン電極である。また、第２の半導体素子４がＳＢＤの場合、第１の電極４ｂはショットキー電極であり、第２の電極４ｃはオーミック電極である。 The semiconductor elements 3 and 4 shown in FIG. 1 have element bodies 3a and 4a, first electrodes 3b and 4b, and second electrodes 3c and 4c. When the first semiconductor element 3 is a MOSFET, the first electrode 3b is a gate electrode and a source electrode, and the second electrode 3c is a drain electrode. When the second semiconductor element 4 is an SBD, the first electrode 4b is a Schottky electrode, and the second electrode 4c is an ohmic electrode.
半導体素子３，４がパワー半導体の場合、素子本体３ａ，４ａの材料としては、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）などの半導体材料を含むものであるのが好ましい。その中でも、バンドギャップの高いコランダム構造の酸化ガリウム（α－Ｇａ２Ｏ３）や、βガリア構造の酸化ガリウム（β－Ｇａ２Ｏ３）を含むものであるのがより好ましい。これらの材料は発熱量が特に大きいことで知られており、本発明の実施形態を適用することで半導体素子としての機能の維持向上が図られる。 When the semiconductor elements 3, 4 are power semiconductors, the material of the element bodies 3a, 4a preferably contains semiconductor materials such as silicon carbide (SiC), gallium nitride (GaN), and gallium oxide (Ga 2 O 3 ). Among these, it is more preferable to use gallium oxide with a corundum structure (α-Ga 2 O 3 ) or gallium oxide with a β-gallium structure (β-Ga 2 O 3 ) which has a high band gap. These materials are known to generate a particularly large amount of heat, and by applying the embodiments of the present invention, the function of the semiconductor elements is maintained and improved.
第１の電極３ｂ，４ｂおよび第２の電極３ｃ，４ｃは、素子本体３ａ，４ａの電極に相当する。これら第１および第２の電極３ｂ，３ｃ，４ｂ，４ｃは、いずれも、エッチングやスパッタリング等の方法により、表面に金属膜等が積層された状態の電極であっても良い。第１および第２の電極３ｂ，３ｃ，４ｂ，４ｃの厚みは、表面に金属膜等が積層された状態を含めて、任意に設定することができる。第１の電極３ｂ，４ｂおよび第２の電極３ｃ，４ｃは、さらに、銅（Ｃｕ）を主成分とする金属からなる薄板や、銅合金の薄板（ＥＦＴＥＣ等のリードフレーム材料）から形成され、面内方向に単数もしくは複数並設された状態に製作される薄板を有していてもよい。また、前記薄板は、銅とモリブデン（Ｍｏ）との積層薄板（ＣＭＣやＣＰＣ）や、メッシュ状のモリブデン中に銅を流し込んで一体化したＰＣＭ３０などの材料からなる複合板で構成されていてもよい。 The first electrodes 3b, 4b and the second electrodes 3c, 4c correspond to the electrodes of the element body 3a, 4a. The first and second electrodes 3b, 3c, 4b, 4c may be electrodes with a metal film or the like laminated on the surface by a method such as etching or sputtering. The thickness of the first and second electrodes 3b, 3c, 4b, 4c can be set arbitrarily, including the state where a metal film or the like is laminated on the surface. The first electrodes 3b, 4b and the second electrodes 3c, 4c may further have a thin plate made of a metal mainly composed of copper (Cu) or a thin plate of a copper alloy (lead frame material such as EFTEC) and manufactured in a state where one or more are arranged in parallel in the in-plane direction. In addition, the thin plate may be a composite plate made of a material such as a laminated thin plate (CMC or CPC) of copper and molybdenum (Mo) or a PCM30 in which copper is poured into a mesh-shaped molybdenum and integrated.
第２の電極３ｃ，４ｃと第１の基板１ａとの間には、接着層３ｄ，４ｄが設けられる。接着層３ｄ，４ｄとしては、例えば、銀（Ａｇ）焼結材、銅焼結材、はんだ、銀ペースト、ＡｕＧｅ系合金などの材料が挙げられる。なお、接着層３ｄ，４ｄの充填量を所望量に調整することで、半導体素子３，４の下面と第２の基板２との間隔を調整することが可能である。 Adhesive layers 3d, 4d are provided between the second electrodes 3c, 4c and the first substrate 1a. Examples of materials for the adhesive layers 3d, 4d include silver (Ag) sintered material, copper sintered material, solder, silver paste, and AuGe alloys. By adjusting the amount of adhesive layer 3d, 4d filled to a desired amount, it is possible to adjust the distance between the lower surface of the semiconductor element 3, 4 and the second substrate 2.
第１の電極３ｂ，４ｂと、第２の電極３ｃ，４ｃと、接着層３ｄ，４ｄは、いずれも電気伝導性および熱伝導性に優れている。また、第２の電極３ｃ，４ｃの表面をエッチングなどにより粗化処理することで、第２の電極３ｃ，４ｃと接着層３ｄ，４ｄとの密着性や接合強度を高めることも可能である。なお、第２の電極３ｃ，４ｃを第１の層１ａに直接接合（例えば拡散接合）できる場合などには、接着層３ｄ，４ｄを省略することが可能である。 The first electrodes 3b, 4b, the second electrodes 3c, 4c, and the adhesive layers 3d, 4d all have excellent electrical and thermal conductivity. In addition, by roughening the surfaces of the second electrodes 3c, 4c by etching or the like, it is possible to increase the adhesion and bonding strength between the second electrodes 3c, 4c and the adhesive layers 3d, 4d. Note that in cases where the second electrodes 3c, 4c can be directly bonded (e.g., diffusion bonded) to the first layer 1a, the adhesive layers 3d, 4d can be omitted.
半導体素子３，４の一方の面と第２の基板２とは、ビア６，７で接続されている。より具体的には、半導体素子３，４の第１の電極３ｂ，４ｂは、ビア６，７を介して、電気的および熱的に第２の基板２に接続されている。ビア６，７はビア５と同様に、電気伝導性および熱伝導性の両方に優れた材料（例えば銅（Ｃｕ）を主成分とする材料）から構成されている。図１の上下方向に関しては、ビア５，６，７はほぼ同じ寸法に形成されている。 One side of the semiconductor elements 3 and 4 is connected to the second substrate 2 by vias 6 and 7. More specifically, the first electrodes 3b and 4b of the semiconductor elements 3 and 4 are electrically and thermally connected to the second substrate 2 through the vias 6 and 7. Like the via 5, the vias 6 and 7 are made of a material with excellent electrical and thermal conductivity (e.g., a material mainly composed of copper (Cu)). In the vertical direction of FIG. 1, the vias 5, 6, and 7 are formed to have approximately the same dimensions.
第１の基板１の第２の層１ｂの上面（第１の基板の第２の基板反対側）には、第１の放熱層（金属層）８が積層配置されている。また、第１の放熱層８はビア９を介して第２の放熱層（金属層）１０と接続している。第１の放熱層８、ビア９、第２の放熱層１０はそれぞれ、熱伝導性に優れた材料（例えば銅（Ｃｕ）を主成分とする材料）から構成されている。本発明の実施形態においては、第１の放熱層８および第２の放熱層１０は、熱伝導率が高いことが好ましい。また、第１の基板１の第２の層１ｂが電気絶縁性を備えている場合には、第１の放熱層８および第２の放熱層１０には半導体素子３，４との電気的接続は求められない。第１の放熱層８および第２の放熱層１０の材料としては、電気伝導率（絶縁性）の観点からは、上述の銅（Ｃｕ）に限定されるものではない。熱伝導率が高く電気伝導率の低い材料（例えばセラミック系の材料）を用いても良い。また、ビア９の寸法は、図１の上下方向に関して、ビア５，６，７はほぼ同じ寸法に形成されている。なお、第２の放熱層１０の上部に放熱フィン（図示せず）などの放熱部を取り付けることで、半導体装置１１０の外部への放熱を促進するヒートシンクを構成することもできる。 A first heat dissipation layer (metal layer) 8 is laminated on the upper surface (opposite side of the first substrate) of the second layer 1b of the first substrate 1. The first heat dissipation layer 8 is connected to the second heat dissipation layer (metal layer) 10 through a via 9. The first heat dissipation layer 8, the via 9, and the second heat dissipation layer 10 are each made of a material having excellent thermal conductivity (e.g., a material mainly composed of copper (Cu)). In the embodiment of the present invention, it is preferable that the first heat dissipation layer 8 and the second heat dissipation layer 10 have a high thermal conductivity. In addition, when the second layer 1b of the first substrate 1 has electrical insulation, the first heat dissipation layer 8 and the second heat dissipation layer 10 are not required to be electrically connected to the semiconductor elements 3 and 4. The material of the first heat dissipation layer 8 and the second heat dissipation layer 10 is not limited to the above-mentioned copper (Cu) from the viewpoint of electrical conductivity (insulation). A material with high thermal conductivity and low electrical conductivity (e.g., a ceramic material) may be used. The dimensions of the via 9 are approximately the same for vias 5, 6, and 7 in the vertical direction of FIG. 1. A heat sink that promotes heat dissipation to the outside of the semiconductor device 110 can also be formed by attaching a heat dissipation part such as a heat dissipation fin (not shown) to the top of the second heat dissipation layer 10.
第１の基板１と第２の基板２によって形成される空間、すなわち、ビア５，６，７の周囲や、第１の基板１と半導体素子３，４との隙間には、電気絶縁性材料１１（例えばプリプレグ）が充填されている。同様に、第１の放熱層８と第２の放熱層１０によって形成される空間、すなわち、ビア９の周囲にも、電気絶縁性材料１２が充填されている。これら電気絶縁性材料１１，１２は、ガラス繊維または炭素繊維などを混ぜることで強度的に異方性を持たせたものであるのが好ましい。また、電気絶縁性材料１１，１２を熱硬化性樹脂に混ぜることで製作性を容易にすることもできる。電気絶縁性材料１１，１２としては公知の材料を適宜利用できるが、特に、電気絶縁性に優れるとともに熱伝導率の高い材料が好ましく、例えばプリプレグを含む材料を用いるのが好ましい。なお、本発明の実施形態においては、第２の層１ｂの構成材料の方が、電気絶縁性材料１１，１２よりも熱伝導率の高い材料を含んでいるものであることが好ましい。 The space formed by the first substrate 1 and the second substrate 2, i.e., the periphery of the vias 5, 6, and 7, and the gap between the first substrate 1 and the semiconductor elements 3 and 4, is filled with an electrically insulating material 11 (e.g., prepreg). Similarly, the space formed by the first heat dissipation layer 8 and the second heat dissipation layer 10, i.e., the periphery of the vias 9, is filled with an electrically insulating material 12. These electrically insulating materials 11 and 12 are preferably made anisotropic in strength by mixing glass fiber or carbon fiber. In addition, the electrically insulating materials 11 and 12 can be mixed with a thermosetting resin to facilitate manufacturing. Although known materials can be appropriately used as the electrically insulating materials 11 and 12, materials that are excellent in electrical insulation and have high thermal conductivity are particularly preferred, and it is preferable to use a material that includes a prepreg, for example. In the embodiment of the present invention, it is preferable that the constituent material of the second layer 1b includes a material that has a higher thermal conductivity than the electrically insulating materials 11 and 12.
上記のように構成された半導体装置１１０は、第１の半導体素子３および第２の半導体素子４が共に縦型素子の場合、半導体素子３，４のそれぞれの上下面に設けられた電極３ｂ，３ｃ，４ｂ，４ｃを介して、第１の基板１（第１の層１ａ）と第２の基板２に設けられた電気回路との間で電力の授受を行う。具体的には、第２の基板２、ビア６、第１の半導体素子３、第１の基板１（第１の層１ａ）、ビア５、第２の基板２とつながる電力の第１閉ループと、第２の基板２、ビア７、第２の半導体素子４、第１の基板１（第１の層１ａ）、ビア５、第２の基板２とつながる電力の第２閉ループが構成される。一方、第１の半導体素子３および第２の半導体素子４が共に横型素子で、電極が上面となっている場合、半導体素子３，４の上面にそれぞれ設けられた複数の電極を介して、第１の基板１（第１の層１ａ）と第２の基板２に設けられた電気回路との間で電力の授受を行う。具体的には、第２の基板２、ビア５、第１の基板（第１の層１ａ）、第１の半導体素子３、第１の基板１（第１の層１ａ）、ビア５、第２の基板２とつながる電力の第１ループと、第２の基板、ビア５、第１の基板（第１の層１ａ）、第２の半導体素子４、第１の基板１（第１の層１ａ）、ビア５、第２の基板２とつながる電力の第２閉ループが、それぞれの電極に対して構成される。さらに、第１の半導体素子３および第２の半導体素子４が共に横型素子で、電極が下面となっている場合、半導体素子３，４の下面にそれぞれ設けられた複数の電極を介して、第２の基板２に設けられた電気回路で電力の授受を行う。具体的には、第２の基板、ビア６、第１の半導体素子３、ビア６、第２の基板２とつながる電力の第１ループと、第２の基板、ビア７、第２の半導体素子４、ビア７、第２の基板２とつながる電力の第２閉ループが、それぞれの電極に対して構成される。もちろん、第１の半導体素子３と第２の半導体素子４の一方が縦型素子、他方が横型素子である場合には、上記複数の第１閉ループと複数の第２閉ループのうちから適宜なものが採用された上で第２の基板２に設けられた電気回路と接続される。 In the semiconductor device 110 configured as described above, when the first semiconductor element 3 and the second semiconductor element 4 are both vertical elements, power is transferred between the first substrate 1 (first layer 1a) and the electric circuit provided on the second substrate 2 via the electrodes 3b, 3c, 4b, and 4c provided on the upper and lower surfaces of the semiconductor elements 3 and 4. Specifically, a first closed loop of power is connected to the second substrate 2, via 6, the first semiconductor element 3, the first substrate 1 (first layer 1a), via 5, and the second substrate 2, and a second closed loop of power is connected to the second substrate 2, via 7, the second semiconductor element 4, the first substrate 1 (first layer 1a), via 5, and the second substrate 2. On the other hand, when the first semiconductor element 3 and the second semiconductor element 4 are both horizontal elements with electrodes on the upper surfaces, power is exchanged between the first substrate 1 (first layer 1a) and the electric circuits provided on the second substrate 2 via a plurality of electrodes provided on the upper surfaces of the semiconductor elements 3 and 4. Specifically, a first power loop connecting the second substrate 2, the via 5, the first substrate (first layer 1a), the first semiconductor element 3, the first substrate 1 (first layer 1a), the via 5, and the second substrate 2, and a second closed power loop connecting the second substrate, the via 5, the first substrate (first layer 1a), the second semiconductor element 4, the first substrate 1 (first layer 1a), the via 5, and the second substrate 2 are configured for each electrode. Furthermore, when the first semiconductor element 3 and the second semiconductor element 4 are both horizontal elements with electrodes on the lower surface, power is exchanged in an electric circuit provided on the second substrate 2 via a plurality of electrodes provided on the lower surface of each of the semiconductor elements 3 and 4. Specifically, a first loop of power connecting the second substrate, via 6, the first semiconductor element 3, via 6, and the second substrate 2, and a second closed loop of power connecting the second substrate, via 7, the second semiconductor element 4, via 7, and the second substrate 2 are configured for each electrode. Of course, when one of the first semiconductor element 3 and the second semiconductor element 4 is a vertical element and the other is a horizontal element, an appropriate one of the plurality of first closed loops and the plurality of second closed loops is adopted and connected to the electric circuit provided on the second substrate 2.
また、第１の半導体素子３および第２の半導体素子４の発熱は、それぞれの下面からビア６，７を経由して第２の基板２に放熱される経路と、それぞれの上面から第１の基板１およびビア８を経由して放熱層１０に放熱される経路とを有する。本発明の実施形態においては、第１の半導体素子３および第２の半導体素子４のそれぞれの上面からの発熱を放熱する構造を特徴とするものであり、詳細は後述する。 The heat generated by the first semiconductor element 3 and the second semiconductor element 4 has a path for dissipating heat from their respective undersides to the second substrate 2 via the vias 6 and 7, and a path for dissipating heat from their respective upper surfaces to the heat dissipation layer 10 via the first substrate 1 and the vias 8. The embodiment of the present invention is characterized by a structure for dissipating heat generated from the respective upper surfaces of the first semiconductor element 3 and the second semiconductor element 4, and will be described in detail later.
また、上記のように構成された半導体装置１１０は、図１に示されるように、上下方向のほぼ中心線上に第１の基板１が配置されている。また、第１の基板１の上側と下側には、電気絶縁性材料１１，１２やビア５，６，７，９などのほぼ同一構成要素からなる構造がほぼ同じ厚みに設けられている。このように、上下方向にほぼ対称な構造の半導体装置１１０とすることにより、上下方向への熱膨張がバランスし、半導体素子３，４の発熱によって半導体装置１１０が上下どちらかの向きに過大に反ったり撓むことが防止され、積層配置された各構成要素の接続部分が剥離してしまうといった不具合が抑制される。 As shown in FIG. 1, the semiconductor device 110 configured as described above has the first substrate 1 disposed approximately on the center line in the vertical direction. The upper and lower sides of the first substrate 1 are provided with structures of approximately the same components, such as electrically insulating materials 11 and 12 and vias 5, 6, 7, and 9, with approximately the same thickness. By making the semiconductor device 110 have an approximately symmetrical structure in the vertical direction, thermal expansion in the vertical direction is balanced, preventing the semiconductor device 110 from warping or bending excessively in either the vertical direction due to heat generated by the semiconductor elements 3 and 4, and suppressing problems such as peeling off of the connections of the stacked components.
一般的に、半導体素子はその仕様によって外形や寸法が異なる場合がある。外形や寸法が異なる半導体素子を実装して半導体装置を製造する場合には、その寸法誤差が組立て精度や高密度実装に大きな影響を与える。特に、電力変換機能（スイッチング機能）を備えたパワー半導体素子を含む半導体装置においては、回路基板を含む配線部間にＩＧＢＴ、ＭＯＳＦＥＴ、ＳＢＤといった、仕様や寸法の異なる半導体素子が複数併設されることになる。異なる製造元の半導体素子を複数搭載して半導体装置を構成する場合には、半導体素子どうしの厚み方向の寸法差を無視することができない。半導体素子どうしの厚み方向の寸法差がある状態で、回路基板の積層による高密度実装を行うと、半導体素子の上下に配置された回路基板の一方が傾いたり撓んだりした状態で、厚みの小さい半導体素子に接続されることとなる。これは、半導体素子の電極と回路基板との理想的な面接触を妨げる。特に、半導体素子がパワー半導体であると、電流の導通が不十分となることから出力が不安定となり、また発熱に起因した熱応力が発生することによって電極と回路基板とが剥離するリスクが高まる。結果として、半導体装置としての機能や寿命を低下させるだけでなく、半導体装置を搭載したシステムや機器の信頼性にも悪影響を及ぼす。 In general, semiconductor elements may have different external shapes and dimensions depending on their specifications. When semiconductor devices are manufactured by mounting semiconductor elements with different external shapes and dimensions, the dimensional errors have a significant impact on assembly accuracy and high-density mounting. In particular, in semiconductor devices including power semiconductor elements with power conversion functions (switching functions), multiple semiconductor elements with different specifications and dimensions, such as IGBTs, MOSFETs, and SBDs, are installed side by side between wiring parts including circuit boards. When multiple semiconductor elements from different manufacturers are mounted to configure a semiconductor device, the dimensional difference between the semiconductor elements in the thickness direction cannot be ignored. When high-density mounting is performed by stacking circuit boards in a state where there is a dimensional difference between the semiconductor elements in the thickness direction, one of the circuit boards arranged above and below the semiconductor element will be connected to the semiconductor element with a smaller thickness in a tilted or warped state. This prevents ideal surface contact between the electrodes of the semiconductor element and the circuit board. In particular, if the semiconductor element is a power semiconductor, the current conduction becomes insufficient, causing the output to become unstable, and the risk of peeling off between the electrodes and the circuit board increases due to thermal stress caused by heat generation. As a result, not only does this reduce the functionality and lifespan of the semiconductor device, but it also has a negative impact on the reliability of the systems and equipment in which the semiconductor device is installed.
これに対して本実施形態においては、厚みの大きな第１の半導体素子３と厚みの小さな第２の半導体素子４とに対して、第１の基板１の載置面の位置がそれぞれ異なる高さとなるよう形成されている。すなわち、それぞれ厚みの異なる第１の半導体素子３および第２の半導体素子４が実装されており、且つ、前記第１の基板１の凹凸面における凹部の深さ（第１の領域の第１の面と第２の領域の第２の面との距離）が、各凹部に載置される第１の半導体素子３および第２の半導体素子４の厚みと略同一となっている。そのため、このような仕様や寸法の異なる半導体素子が複数併設される場合であっても、良好に高密度実装を行うことが可能となる。そして、後述するように、任意の深さからなる載置面（溝１３ａ，１３ｂ）を持つ第１の基板１を容易に製作することができる。 In contrast, in this embodiment, the mounting surface of the first substrate 1 is formed to have different heights for the first semiconductor element 3, which has a large thickness, and the second semiconductor element 4, which has a small thickness. That is, the first semiconductor element 3 and the second semiconductor element 4, which have different thicknesses, are mounted, and the depth of the recesses in the uneven surface of the first substrate 1 (the distance between the first surface of the first region and the second surface of the second region) is approximately the same as the thickness of the first semiconductor element 3 and the second semiconductor element 4 mounted in each recess. Therefore, even when multiple semiconductor elements with different specifications and dimensions are mounted side by side, it is possible to perform high-density mounting with good results. And, as described later, the first substrate 1 having a mounting surface (grooves 13a, 13b) of any depth can be easily manufactured.
続いて、図３～図６を用いて第１の基板１の製造プロセスについて説明する。
まず、酸化アルミニウム（Ａｌ２Ｏ３）などからなるセラミック平板（セラミック基板）を用いて第２の層１ｂを製作する。セラミック平板を準備した上で、図３に示すように、複数の溝１３ａ，１３ｂを形成する。このプロセスは、例えば、セラミックに対するエッチングやスパッタリング、さらにはダイシングやグラインディングなどの公知の手法により行われる。また、３Ｄプリンタを用いることで、セラミック平板を準備することなく、図３の断面形状をなす第２の層１ｂを立体的に印刷することも可能である。製作された第２の層１ｂの厚みは、例えば１００μｍ～３００μｍ程度である。
Next, a manufacturing process for the first substrate 1 will be described with reference to FIGS.
First, the second layer 1b is manufactured using a ceramic flat plate (ceramic substrate) made of aluminum oxide (Al 2 O 3 ) or the like. After preparing the ceramic flat plate, a plurality of grooves 13a, 13b are formed as shown in FIG. 3. This process is performed by a known method such as etching or sputtering of the ceramic, or further dicing or grinding. In addition, by using a 3D printer, it is also possible to three-dimensionally print the second layer 1b having the cross-sectional shape of FIG. 3 without preparing a ceramic flat plate. The thickness of the manufactured second layer 1b is, for example, about 100 μm to 300 μm.
ここで、溝１３ａは第１の半導体素子３が配置される空間であり、溝１３ｂは第２の半導体素子４が配置される空間である。そして、溝１３ａの高さＨａと溝１３ｂの高さＨｂの差（Ｈａ－Ｈｂ）が、半導体素子３と半導体素子４の厚みの差に相当するように溝１３ａ，１３ｂを形成する。上記いずれの手法においても、溝１３ａ，１３ｂの高さの差（Ｈａ－Ｈｂ）を数ｎｍレベルまで再現することが可能である。 Here, groove 13a is the space in which the first semiconductor element 3 is disposed, and groove 13b is the space in which the second semiconductor element 4 is disposed. Grooves 13a and 13b are formed so that the difference between the height Ha of groove 13a and the height Hb of groove 13b (Ha-Hb) corresponds to the difference in thickness between the semiconductor element 3 and the semiconductor element 4. In either of the above methods, it is possible to reproduce the difference in height (Ha-Hb) between grooves 13a and 13b to the level of several nm.
なお、酸化アルミニウム（Ａｌ２Ｏ３）の他にも、酸化シリコン（ＳｉＯ２）や窒化シリコン（Ｓｉ３Ｎ４）やＳｉを主成分とした材料によって第２の層１ｂを製作しても良い The second layer 1b may be made of silicon oxide ( SiO2 ), silicon nitride ( Si3N4 ) or a material containing Si as a main component, other than aluminum oxide ( Al2O3 ).
次に、図３で製作された第２の層１ｂの表面全体に第１の層１ａとして、銅（Ｃｕ）を成膜する。このプロセスは、例えば、無電解めっき法やミストＣＶＤ法などの公知の手法を用いることができる。無電解めっき法を用いる場合には、酸化アルミニウムからなる第２の層１ｂの表面に粗化処理を施した後、触媒層の銅（Ｃｕ），銀（Ａｇ），パラジウム（Ｐｄ）などを成膜し、その後に厚膜化のために銅（Ｃｕ）を成膜するという手順を採用することができる。また、３Ｄプリンタを用いることで、第２の層１ｂの周囲に銅（Ｃｕ）の粒子を連続的に印刷して形成することができる。これらのプロセスにより、図４に示すように、第２の層１ｂの表面全体に第１の層１ａが積層され、第１の基板１の原型が完成する。第１の層１ａの厚みは、例えば５μｍ～２０μｍ程度である。
なお、第２の層１ｂの表面全体に第１の層１ａを成膜する前に、第２の層１ｂの表面に電気絶縁性の高い材料を中間層として成膜し、その後に第１の層１ａを成膜しても良い。このような製作方法にすることで、第２の層１ｂの中に電気絶縁性の低い材料が含まれている場合であっても、当該中間層によって、第１の層１ａから第２の層１ｂへ電気伝導が抑制される。前記中間層を製作することで、図１に示される第２の層１ｂと第１の放熱層（金属層）８との間でも電気的絶縁を図ることができる。もちろん、第１の層１ａと第２の層１ｂの間と、第２の層１ｂと第１の放熱層８の間の、いずれか一方のみに中間層を成膜することで、必要な電気的絶縁を図ることもできる。中間層の材料としては、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、窒化ホウ素（ＢＮ）、 ポリイミド、ＰＢＯ（ポリベンゾオキサゾール）、ＢＣＢ（ベンゾシクロブテン）などを成膜することができる。
Next, a copper (Cu) film is formed as the first layer 1a on the entire surface of the second layer 1b produced in FIG. 3. This process can be performed using known techniques such as electroless plating and mist CVD. When using electroless plating, a procedure can be adopted in which the surface of the second layer 1b made of aluminum oxide is roughened, a catalyst layer of copper (Cu), silver (Ag), palladium (Pd), etc. is formed, and then a copper (Cu) film is formed to thicken the layer. In addition, by using a 3D printer, copper (Cu) particles can be continuously printed around the second layer 1b to form the layer. Through these processes, the first layer 1a is laminated on the entire surface of the second layer 1b as shown in FIG. 4, and the prototype of the first substrate 1 is completed. The thickness of the first layer 1a is, for example, about 5 μm to 20 μm.
In addition, before forming the first layer 1a on the entire surface of the second layer 1b, a highly electrically insulating material may be formed as an intermediate layer on the surface of the second layer 1b, and then the first layer 1a may be formed. By using such a manufacturing method, even if the second layer 1b contains a material with low electrical insulation, the intermediate layer suppresses electrical conduction from the first layer 1a to the second layer 1b. By forming the intermediate layer, electrical insulation can be achieved between the second layer 1b and the first heat dissipation layer (metal layer) 8 shown in FIG. 1. Of course, the necessary electrical insulation can also be achieved by forming an intermediate layer only between the first layer 1a and the second layer 1b, or between the second layer 1b and the first heat dissipation layer 8. As the material for the intermediate layer, for example, silicon oxide (SiO 2 ), silicon nitride (Si 3 N 4 ), boron nitride (BN), polyimide, PBO (polybenzoxazole), BCB (benzocyclobutene), or the like can be deposited.
次に、図４で製作された第１の基板１の溝１３ａ，１３ｂに、半導体素子３，４を実装する。このプロセスも公知の手法により行われるもので、第１の基板１と半導体素子３，４との電気的接続および熱的接続が図られる。さらに、本発明の実施形態では、第１の基板１の上面と半導体素子３，４の上面とがほぼ同一高さとなるように調整が行われる。すなわち、図３で示したプロセスにおいて、半導体素子３と半導体素子４の厚みの差に相当する深さの溝１３ａ，１３ｂが形成されているため、本プロセスの段階で半導体素子３，４を実装しつつ、高さの微調整を行う。例えば、半導体素子３，４を溝１３ａ，１３ｂ内に固定する際に、前記接着層３ｄ，４ｄが固化するまで半導体素子３，４を溝内の所定高さに保つようハンドリング制御し、固化が完了した後にハンドリングを解除するといった手順が採用される。 Next, the semiconductor elements 3 and 4 are mounted in the grooves 13a and 13b of the first substrate 1 produced in FIG. 4. This process is also performed by a known method, and electrical and thermal connections are made between the first substrate 1 and the semiconductor elements 3 and 4. Furthermore, in the embodiment of the present invention, the upper surface of the first substrate 1 and the upper surfaces of the semiconductor elements 3 and 4 are adjusted so that they are at approximately the same height. That is, in the process shown in FIG. 3, the grooves 13a and 13b are formed to a depth corresponding to the difference in thickness between the semiconductor elements 3 and 4, so that the height is finely adjusted while the semiconductor elements 3 and 4 are mounted at this process stage. For example, when the semiconductor elements 3 and 4 are fixed in the grooves 13a and 13b, a procedure is adopted in which the handling is controlled so that the semiconductor elements 3 and 4 are kept at a predetermined height in the groove until the adhesive layers 3d and 4d are solidified, and the handling is released after solidification is completed.
次に、図５で製作された第１の基板１を機能単位毎に分離して、一組の半導体素子３，４が搭載された第１の基板１として個片化する。このプロセスは、例えば、超音波ダイシングやウォータージェットダイシングといった公知の手法により行われる。図５のプロセスを経た第１の基板１をその中央で分離することで、図６に示すように複数の第１の基板１として個片化する。また、図５に示された第１の基板１のように、その両側面も成膜されている場合には、この両側面の成膜を除去すべくダイシングを施すことによって、第１の基板１の上下面での不要な電気的導通を断つことができる。そして、図６に示すように、個片化された第１の基板１の下面は、図１中の第１の放熱層８となる。すなわち、これらのプロセスによって、同一材料かつ同一厚みからなる第１の層１ａと第１の放熱層（金属層）８が容易に製作される。 Next, the first substrate 1 produced in FIG. 5 is separated into functional units and singulated as a first substrate 1 on which a pair of semiconductor elements 3 and 4 are mounted. This process is performed by a known method such as ultrasonic dicing or water jet dicing. The first substrate 1 that has undergone the process in FIG. 5 is separated at its center to singulate as a plurality of first substrates 1 as shown in FIG. 6. In addition, in the case where both sides of the first substrate 1 shown in FIG. 5 are also formed with a film, unnecessary electrical conduction between the top and bottom surfaces of the first substrate 1 can be cut off by dicing to remove the film formed on both sides. Then, as shown in FIG. 6, the bottom surface of the singulated first substrate 1 becomes the first heat dissipation layer 8 in FIG. 1. That is, by these processes, the first layer 1a and the first heat dissipation layer (metal layer) 8 made of the same material and the same thickness can be easily produced.
続いて、本発明の実施形態に係る半導体装置の作用について説明する。
本発明の実施形態に係る半導体装置１１０は、図２に示すように、第１の基板１に第１～第３の領域が形成されている。半導体素子３，４がスイッチング制御されることで発熱すると、その熱は、主として半導体素子３，４の上下面から放熱される。半導体素子３，４の上下面に電極３ｂ，３ｃ，４ｂ，４ｃが形成される場合には、発熱量も大きなものとなる。
Next, the operation of the semiconductor device according to the embodiment of the present invention will be described.
2, the semiconductor device 110 according to the embodiment of the present invention has first to third regions formed on a first substrate 1. When the semiconductor elements 3 and 4 are switched and controlled to generate heat, the heat is dissipated mainly from the upper and lower surfaces of the semiconductor elements 3 and 4. When electrodes 3b, 3c, 4b, and 4c are formed on the upper and lower surfaces of the semiconductor elements 3 and 4, the amount of heat generated becomes large.
ここで、半導体素子３，４の上面からの放熱について説明する。半導体素子３，４の上面から放熱される熱は、まず、第２の領域の第１の層１ａに到達する。第２の領域の第１の層１ａに到達した熱は、その大部分が、放熱性を有する第２の層１ｂに伝わって上方に放熱され、また、残りの一部が、第１の層１ａを伝わって第３の領域に到達する。また、第３の領域の第１の層１ａに到達した熱は、その大部分が、放熱性を有する第２の層１ｂに伝わって側方（上方）に放熱され、また、残りの一部が、第１の層１ａを伝わって第１の領域に到達する。さらに、第１の領域の第１の層１ａに到達した熱は、その大部分が、放熱性を有する第２の層１ｂに伝わって上方に放熱され、また、残りの殆どが、ビア５を介して第２の基板２に伝わって下方に放熱される。すなわち、本発明の実施形態においては、第１～３の領域のそれぞれにおいて、第１の層１ａから第２の層１ｂへの直接的な熱伝達が行われる。そして、第２の層１ｂから上方への放熱に供される。 Here, heat dissipation from the upper surfaces of the semiconductor elements 3 and 4 will be described. The heat dissipated from the upper surfaces of the semiconductor elements 3 and 4 first reaches the first layer 1a of the second region. Most of the heat that reaches the first layer 1a of the second region is transmitted to the second layer 1b having heat dissipation properties and dissipated upward, and the remaining part is transmitted through the first layer 1a to reach the third region. Most of the heat that reaches the first layer 1a of the third region is transmitted to the second layer 1b having heat dissipation properties and dissipated to the side (upward), and the remaining part is transmitted through the first layer 1a to reach the first region. Most of the heat that reaches the first layer 1a of the first region is transmitted to the second layer 1b having heat dissipation properties and dissipated upward, and most of the remaining part is transmitted through the vias 5 to the second substrate 2 and dissipated downward. That is, in an embodiment of the present invention, in each of the first to third regions, heat is transferred directly from the first layer 1a to the second layer 1b. Then, the heat is dissipated upward from the second layer 1b.
本発明の実施形態においては、第１の領域においては第１の基板１と第２の基板との距離が近接しており、第２の領域においては第１の基板１と第２の基板との距離が離間している。このような両者の相対的な位置関係は、第１の基板１の断面形状により決定される。また、第１の領域と第２の領域の間には、これら２つの領域を接続する第３の領域が形成される。このように、第２の基板２に対する第１の基板の距離が、第１の領域と第２の領域とで異なるために、これら領域を接続する第３の領域が必然的に設けられる。そして、第１の領域と第２の領域とが同一の面（連続的な一つの平面）として形成される場合と比較して、第３の領域が形成される分だけ、第１の基板１の全体的な表面積を容易に拡大することができる。そのため、この第３の領域での放熱により、半導体素子３，４からの発熱を効果的に放熱できることとなり、半導体装置１１０全体の放熱効率が高まる。したがって、半導体装置１１０の信頼性の向上を図ることができるようになる。 In the embodiment of the present invention, the first substrate 1 and the second substrate are close to each other in the first region, and the first substrate 1 and the second substrate are far apart in the second region. Such a relative positional relationship between the two is determined by the cross-sectional shape of the first substrate 1. In addition, a third region is formed between the first and second regions, connecting these two regions. In this way, since the distance of the first substrate to the second substrate 2 differs between the first and second regions, a third region connecting these regions is necessarily provided. And, compared to the case where the first and second regions are formed as the same surface (one continuous plane), the overall surface area of the first substrate 1 can be easily expanded by the amount of the third region formed. Therefore, the heat generated from the semiconductor elements 3 and 4 can be effectively dissipated by the heat dissipation in this third region, and the heat dissipation efficiency of the entire semiconductor device 110 is improved. Therefore, the reliability of the semiconductor device 110 can be improved.
このように、第１の領域と第２の領域に加えて、これら２つの領域を接続するように第３の領域を設けたことにより、第１～第３の領域で構成される放熱面が三次元的に拡張される。これは、放熱面を二次元方向（第２の基板２の基板面の方向）に伸延して確保するよりも表面積を容易に拡大することができ、単位体積あたりに確保できる放熱面の面積を格段に増加する。また、同時に、第１の層１ａと第２の層１ｂとの接触面積も拡大するため、半導体素子３，４から第１の層１ａに伝わった熱を、第２の層１ｂに効率的に伝熱させることができる。第２の層１ｂの熱伝達率が第１の層１ａの熱伝達率よりも大きな材料を選定することにより、半導体素子３，４から第１の層１ａに伝わった熱をより一層効率的に放熱させることができる。 In this way, by providing a third region connecting the first and second regions, the heat dissipation surface consisting of the first to third regions is expanded three-dimensionally. This makes it easier to expand the surface area than if the heat dissipation surface were extended in a two-dimensional direction (the direction of the substrate surface of the second substrate 2), and significantly increases the area of the heat dissipation surface that can be secured per unit volume. At the same time, the contact area between the first layer 1a and the second layer 1b is also expanded, so that the heat transferred from the semiconductor elements 3 and 4 to the first layer 1a can be efficiently transferred to the second layer 1b. By selecting a material whose thermal conductivity of the second layer 1b is greater than that of the first layer 1a, the heat transferred from the semiconductor elements 3 and 4 to the first layer 1a can be dissipated even more efficiently.
また、図２からも判るように、第３の領域はちょうど半導体素子３，４の側面に対向する関係に構成される。そして、第３の領域と半導体素子３，４の側面とが平行となっている。また、第３の領域と半導体素子３，４の間にプリプレグなどの熱伝導率の高い材料が充填されている。したがって、半導体素子３，４から放出されたものの第２の領域に伝わらずにプリプレグに伝わることとなった熱も、第３の領域から効果的に吸収し放熱に供することができる。 As can be seen from FIG. 2, the third region is configured so as to face the side surfaces of the semiconductor elements 3 and 4. The third region and the side surfaces of the semiconductor elements 3 and 4 are parallel to each other. A material with high thermal conductivity, such as prepreg, is filled between the third region and the semiconductor elements 3 and 4. Therefore, heat that is released from the semiconductor elements 3 and 4 but is not transmitted to the second region and is instead transmitted to the prepreg can be effectively absorbed by the third region and used for heat dissipation.
また、第２の層１ｂとして電気絶縁性材料を用いた場合や、第２の層１ｂと放熱層（金属層）８の間に電気絶縁性材料を成膜した場合には、例えば図１の第１の層１ｂ上に、ＴＩＭ（Ｔｈｅｒｍａｌ Ｉｎｔｅｒｆａｃｅ Ｍａｔｅｒｉａｌ）等を介することなく、直接放熱層を設けることができる。そのため、上記した放熱面積の増加による放熱性向上に組み合わせて、半導体素子の上面からの放熱をさらにより良好に行うことができる。 In addition, when an electrically insulating material is used as the second layer 1b, or when an electrically insulating material is formed between the second layer 1b and the heat dissipation layer (metal layer) 8, for example, a heat dissipation layer can be provided directly on the first layer 1b in FIG. 1 without going through a TIM (Thermal Interface Material) or the like. Therefore, in combination with the improvement in heat dissipation due to the increase in the heat dissipation area described above, heat dissipation from the top surface of the semiconductor element can be performed even better.
さらに、図１および図２に示すように、上記したような構成の第１の領域、第２の領域および第３の領域を有する第１の層１ａが、導電性を有していることにより、第１の基板と第２の基板との電気的接続のためのプロセスを簡略化することも可能となる。例えば、基板間の電気的接続を図るために別途スルーホール等を形成する必要がなくなるため、一般的に製作コストが高いスルーホールを形成するためのプロセスが省略される。そして、本発明の実施形態では、スルーホールを用いることなくビアのみで基板間の電気的接続を好適に行うことができる。そのため、半導体装置の製造プロセスを増やすことなく、上記した放熱面の増加による効果を享受することができる。 Furthermore, as shown in FIG. 1 and FIG. 2, the first layer 1a having the first region, second region, and third region as described above is conductive, which makes it possible to simplify the process for electrical connection between the first substrate and the second substrate. For example, since there is no need to form a separate through hole or the like to achieve electrical connection between the substrates, the process for forming a through hole, which generally has high manufacturing costs, is omitted. In the embodiment of the present invention, the electrical connection between the substrates can be suitably performed using only vias without using through holes. Therefore, the effect of increasing the heat dissipation surface described above can be enjoyed without increasing the manufacturing process of the semiconductor device.
図７は、本発明の他の実施形態に係る半導体装置１２０の断面図である。同図に示すように、本実施形態における半導体装置１２０は、前述の実施形態における半導体装置１１０と比較して、第１の基板の下面の凹凸面の断面形状が異なっている。すなわち、第１の基板１‘は、第１および第２の領域に対する第３の領域のなす角度が９０°より大きな鈍角となっている。そして、半導体素子３，４を搭載する空間が断面台形形状となっている。すなわち、半導体素子３，４の側面と第３の領域とは非平行な関係であり、半導体素子３，４と第３の領域との隙間の寸法は、第１の領域（半導体素子の下面付近）から第２の領域（半導体素子の上面付近）に向かうにしたがって徐々に小さくなっている。 7 is a cross-sectional view of a semiconductor device 120 according to another embodiment of the present invention. As shown in the figure, the semiconductor device 120 in this embodiment has a different cross-sectional shape of the uneven surface on the lower surface of the first substrate compared to the semiconductor device 110 in the previous embodiment. That is, the angle of the third region with respect to the first and second regions of the first substrate 1' is an obtuse angle greater than 90°. The space in which the semiconductor elements 3 and 4 are mounted has a trapezoidal cross-sectional shape. That is, the side surfaces of the semiconductor elements 3 and 4 and the third region are non-parallel, and the size of the gap between the semiconductor elements 3 and 4 and the third region gradually decreases from the first region (near the lower surface of the semiconductor element) to the second region (near the upper surface of the semiconductor element).
このような構成の本発明の実施形態においても、前述の実施形態と同様の効果を期待することができる。さらに、先の実施形態と比較して第３の領域の面積が拡大することから、半導体素子３，４からの発熱を第３の領域を介してより多く放熱に供することができる。また、半導体素子３，４を第１の層１‘に載置する際（図５参照）、溝１３ａ，１３ｂの入口の開口面積が大きくなることから、半導体素子３，４を溝１３ａ，１３ｂ内に容易に載置することができる。また、上記溝内への接着層３ｄ，４ｄの充填を容易に行うことができる。 Even in the embodiment of the present invention having such a configuration, the same effects as those of the above-mentioned embodiment can be expected. Furthermore, since the area of the third region is larger than that of the previous embodiment, more heat generated from the semiconductor elements 3, 4 can be dissipated through the third region. Furthermore, when placing the semiconductor elements 3, 4 on the first layer 1' (see FIG. 5), the opening area of the entrance of the grooves 13a, 13b is larger, so that the semiconductor elements 3, 4 can be easily placed in the grooves 13a, 13b. Furthermore, the adhesive layers 3d, 4d can be easily filled into the grooves.
なお、第１および第２の領域に対する第３の領域のなす角度は任意に設定することが可能である。例えば、第２の層１ｂ‘の材料としてＳｉを用いる場合には５４．７°とすることにより、図３に示したエッチングのプロセスを容易に実現することが可能である。 The angle that the third region makes with respect to the first and second regions can be set arbitrarily. For example, if Si is used as the material for the second layer 1b', the angle can be set to 54.7°, making it easy to achieve the etching process shown in FIG. 3.
なお、上述した本発明に係る複数の実施形態を組合わせたり、一部の構成要素を他の実施形態に適用することももちろん可能であり、そのようなものも本発明の実施形態に属する。 It is of course possible to combine multiple embodiments of the present invention described above, or to apply some of the components to other embodiments, and such combinations also belong to the scope of the present invention.
本発明の実施形態においては、２つの半導体素子（第１の半導体素子３と第２の半導体素子４）が搭載された半導体装置を例示したが、半導体素子が１つだけ搭載された半導体装置であっても、本発明の効果を期待できる。また、２つの半導体素子（第１の半導体素子３と第２の半導体素子４）もしくは３つ以上の半導体素子が搭載される場合において、いずれか一つの半導体素子に対して、前記第１～３の領域が設けられた構成の半導体装置であれば、本発明の効果を期待できる。もちろん、搭載された全ての半導体素子に対して、前記第１～３の領域が設けられた構成の半導体装置であることが最も好ましい。さらに、第１の半導体素子１および第２の半導体素子に加えて、半導体素子以外の他の電子部品がさらに内蔵されていてもよい。上記他の電子部品としては、上述した抵抗器やキャパシタ、コンデンサ、コイルなどの受動部品であってもよく、また増幅器（例えば、スイッチング素子）や整流器（例えば、ダイオード）のような能動部品であってもよい。また、能動部品と受動部品を組み合わせたトランジスタ、ＩＣ、オペアンプ、ダイオードであってもよい。また、本発明の実施形態においては、上記した半導体装置１１０，１２０をそれぞれサブモジュールとした上で、これらサブモジュールを複数組み合わせることで、新たな機能モジュールを形成して使用してもよい。 In the embodiment of the present invention, a semiconductor device mounted with two semiconductor elements (first semiconductor element 3 and second semiconductor element 4) is exemplified, but the effect of the present invention can be expected even in a semiconductor device mounted with only one semiconductor element. In addition, when two semiconductor elements (first semiconductor element 3 and second semiconductor element 4) or three or more semiconductor elements are mounted, the effect of the present invention can be expected as long as the semiconductor device is configured so that the first to third regions are provided for any one of the semiconductor elements. Of course, it is most preferable that the semiconductor device is configured so that the first to third regions are provided for all the mounted semiconductor elements. Furthermore, in addition to the first semiconductor element 1 and the second semiconductor element, other electronic components other than semiconductor elements may be further built in. The other electronic components may be passive components such as the resistors, capacitors, condensers, and coils described above, or active components such as amplifiers (e.g., switching elements) and rectifiers (e.g., diodes). They may also be transistors, ICs, operational amplifiers, and diodes that combine active and passive components. In addition, in an embodiment of the present invention, the above-described semiconductor devices 110 and 120 may each be made into a submodule, and a new functional module may be formed and used by combining a plurality of these submodules.
上述した本発明の実施形態に係る半導体装置は、上記した機能を発揮させるべく、インバータやコンバータなどの電力変換装置に適用することができる。図８は、本発明の実施形態に係る半導体装置を用いた制御システムの一例を示すブロック構成図、図９は同制御システムの回路図であり、特に電気自動車（Electric Vehicle）への搭載に適した制御システムである。 The semiconductor device according to the embodiment of the present invention described above can be applied to power conversion devices such as inverters and converters to achieve the above-mentioned functions. FIG. 8 is a block diagram showing an example of a control system using the semiconductor device according to the embodiment of the present invention, and FIG. 9 is a circuit diagram of the same control system, which is particularly suitable for installation in an electric vehicle.
図８に示すように、制御システム500はバッテリー（電源）501、昇圧コンバータ502、降圧コンバータ503、インバータ504、モータ（駆動対象）505、駆動制御部506を有し、これらは電気自動車に搭載されてなる。バッテリー501は例えばニッケル水素電池やリチウムイオン電池などの蓄電池からなり、給電ステーションでの充電あるいは減速時の回生エネルギーなどにより電力を貯蔵するとともに、電気自動車の走行系や電装系の動作に必要となる直流電圧を出力することができる。昇圧コンバータ502は例えばチョッパ回路を搭載した電圧変換装置であり、バッテリー501から供給される例えば200Vの直流電圧を、チョッパ回路のスイッチング動作により例えば650Vに昇圧して、モータなどの走行系に出力することができる。降圧コンバータ503も同様にチョッパ回路を搭載した電圧変換装置であるが、バッテリー501から供給される例えば200Vの直流電圧を、例えば12V程度に降圧することで、パワーウインドーやパワーステアリング、あるいは車載の電気機器などを含む電装系に出力することができる。 As shown in FIG. 8, the control system 500 has a battery (power source) 501, a boost converter 502, a step-down converter 503, an inverter 504, a motor (drive object) 505, and a drive control unit 506, which are mounted on an electric vehicle. The battery 501 is, for example, a storage battery such as a nickel-metal hydride battery or a lithium-ion battery, and can store power by charging at a power supply station or by regenerative energy during deceleration, and can output a DC voltage required for the operation of the electric vehicle's driving system and electrical system. The boost converter 502 is, for example, a voltage conversion device equipped with a chopper circuit, and can boost a DC voltage of, for example, 200V supplied from the battery 501 to, for example, 650V by the switching operation of the chopper circuit, and output it to the driving system such as the motor. The step-down converter 503 is also a voltage conversion device equipped with a chopper circuit, but by stepping down the DC voltage of, for example, 200 V supplied from the battery 501 to, for example, about 12 V, it can output the voltage to the electrical system, including the power windows, power steering, and on-board electrical equipment.
インバータ504は、昇圧コンバータ502から供給される直流電圧をスイッチング動作により三相の交流電圧に変換してモータ505に出力する。モータ505は電気自動車の走行系を構成する三相交流モータであり、インバータ504から出力される三相の交流電圧によって回転駆動され、その回転駆動力を図示しないトランスミッション等を介して電気自動車の車輪に伝達する。 The inverter 504 converts the DC voltage supplied from the boost converter 502 into a three-phase AC voltage by switching operation and outputs it to the motor 505. The motor 505 is a three-phase AC motor that constitutes the driving system of the electric vehicle, and is driven to rotate by the three-phase AC voltage output from the inverter 504, and transmits the rotational driving force to the wheels of the electric vehicle via a transmission (not shown) or the like.
一方、図示しない各種センサを用いて、走行中の電気自動車から車輪の回転数やトルク、アクセルペダルの踏み込み量（アクセル量）などの実測値が計測され、これらの計測信号が駆動制御部506に入力される。また同時に、インバータ504の出力電圧値も駆動制御部506に入力される。駆動制御部506はＣＰＵ（Central Processing Unit）などの演算部やメモリなどのデータ保存部を備えたコントローラの機能を有するもので、入力された計測信号を用いて制御信号を生成してインバータ504にフィードバック信号として出力することで、スイッチング素子によるスイッチング動作を制御する。これによって、インバータ504がモータ505に与える交流電圧が瞬時に補正されることで、電気自動車の運転制御を正確に実行させることができ、電気自動車の安全・快適な動作が実現する。なお、駆動制御部506からのフィードバック信号を昇圧コンバータ502に与えることで、インバータ504への出力電圧を制御することも可能である。 On the other hand, various sensors (not shown) are used to measure actual values such as the number of rotations of the wheels, torque, and the amount of depression of the accelerator pedal (acceleration amount) from the electric vehicle while it is running, and these measurement signals are input to the drive control unit 506. At the same time, the output voltage value of the inverter 504 is also input to the drive control unit 506. The drive control unit 506 has the function of a controller equipped with a calculation unit such as a CPU (Central Processing Unit) and a data storage unit such as a memory, and generates a control signal using the input measurement signal and outputs it as a feedback signal to the inverter 504 to control the switching operation of the switching element. As a result, the AC voltage provided by the inverter 504 to the motor 505 is instantly corrected, allowing the driving control of the electric vehicle to be accurately performed, thereby realizing safe and comfortable operation of the electric vehicle. It is also possible to control the output voltage to the inverter 504 by providing a feedback signal from the drive control unit 506 to the boost converter 502.
図９は、図８における降圧コンバータ503を除いた回路構成、すなわちモータ505を駆動するための構成のみを示した回路構成である。同図に示されるように、本発明の実施形態に係る半導体装置は、例えばショットキーバリアダイオードとして昇圧コンバータ502およびインバータ504に採用されることでスイッチング制御に供される。昇圧コンバータ502においてはチョッパ回路に組み込まれてチョッパ制御を行い、またインバータ504においてはIGBTを含むスイッチング回路に組み込まれてスイッチング制御を行う。なお、バッテリー501の出力にインダクタ（コイルなど）を介在させることで電流の安定化を図り、またバッテリー501、昇圧コンバータ502、インバータ504のそれぞれの間にキャパシタ（電解コンデンサなど）を介在させることで電圧の安定化を図っている。 Figure 9 shows the circuit configuration of Figure 8 excluding the step-down converter 503, that is, the circuit configuration showing only the configuration for driving the motor 505. As shown in the figure, the semiconductor device according to the embodiment of the present invention is used for switching control by being adopted as, for example, a Schottky barrier diode in the step-up converter 502 and the inverter 504. In the step-up converter 502, it is incorporated in a chopper circuit to perform chopper control, and in the inverter 504, it is incorporated in a switching circuit including an IGBT to perform switching control. In addition, the current is stabilized by interposing an inductor (such as a coil) in the output of the battery 501, and the voltage is stabilized by interposing a capacitor (such as an electrolytic capacitor) between the battery 501, the step-up converter 502, and the inverter 504.
また、図９中に点線で示すように、駆動制御部506内にはCPU（Central Processing Unit）からなる演算部507と不揮発性メモリからなる記憶部508が設けられている。駆動制御部506に入力された信号は演算部507に与えられ、プログラムされた演算を必要に応じて行うことで各半導体素子に対するフィードバック信号を生成する。また記憶部508は、演算部507による演算結果を一時的に保持したり、駆動制御に必要な物理定数や関数などをテーブルの形で蓄積して演算部507に適宜出力する。演算部507や記憶部508は公知の構成を採用することができ、その処理能力等も任意に選定できる。 As shown by the dotted lines in FIG. 9, the drive control unit 506 includes a calculation unit 507 consisting of a CPU (Central Processing Unit) and a storage unit 508 consisting of a non-volatile memory. A signal input to the drive control unit 506 is given to the calculation unit 507, which performs programmed calculations as necessary to generate feedback signals for each semiconductor element. The storage unit 508 also temporarily holds the results of calculations performed by the calculation unit 507, and accumulates physical constants and functions required for drive control in the form of a table and outputs them to the calculation unit 507 as appropriate. The calculation unit 507 and storage unit 508 can be configured as known in the art, and their processing capabilities can be selected as desired.
図８や図９に示されるように、制御システム500においては、昇圧コンバータ502、降圧コンバータ503、インバータ504のスイッチング動作にはダイオードやスイッチング素子であるサイリスタ、パワートランジスタ、IGBT、MOSFET等が用いられる。これらの半導体素子に酸化ガリウム（Ｇａ２Ｏ３）、特にコランダム型酸化ガリウム（α－Ｇａ２Ｏ３）をその材料として用いることでスイッチング特性が大幅に向上する。さらに、本発明の実施形態に係る半導体装置を適用することで、極めて良好なスイッチング特性が期待できるとともに、制御システム500の一層の小型化やコスト低減が実現可能となる。すなわち、昇圧コンバータ502、降圧コンバータ503、インバータ504のそれぞれが本発明による効果を期待できるものとなり、これらのいずれか一つ、もしくは任意の二つ以上の組合せ、あるいは駆動制御部506も含めた形態のいずれにおいても本発明の効果を期待することができる。 As shown in FIG. 8 and FIG. 9, in the control system 500, a thyristor, a power transistor, an IGBT, a MOSFET, etc., which are diodes or switching elements, are used for the switching operations of the boost converter 502, the buck converter 503, and the inverter 504. The switching characteristics are significantly improved by using gallium oxide (Ga 2 O 3 ), particularly corundum-type gallium oxide (α-Ga 2 O 3 ), as the material for these semiconductor elements. Furthermore, by applying the semiconductor device according to the embodiment of the present invention, extremely good switching characteristics can be expected, and further miniaturization and cost reduction of the control system 500 can be realized. That is, the boost converter 502, the buck converter 503, and the inverter 504 can each be expected to achieve the effects of the present invention, and the effects of the present invention can be expected in any one of them, any combination of two or more of them, or in any form including the drive control unit 506.
なお、上述の制御システム500は本発明の実施形態に係る半導体装置を電気自動車の制御システムに適用できるだけではなく、直流電源からの電力を昇圧・降圧したり、直流から交流へ電力変換するといったあらゆる用途の制御システムに適用することが可能である。また、バッテリーとして太陽電池などの電源を用いることも可能である。 The above-mentioned control system 500 can be applied not only to the control system of an electric vehicle using the semiconductor device according to the embodiment of the present invention, but also to control systems for all kinds of purposes, such as stepping up and stepping down power from a DC power source, or converting power from DC to AC. It is also possible to use a power source such as a solar cell as the battery.
図１０は、本発明の実施形態に係る半導体装置を採用した制御システムの他の例を示すブロック構成図、図１１は同制御システムの回路図であり、交流電源からの電力で動作するインフラ機器や家電機器等への搭載に適した制御システムである。 Figure 10 is a block diagram showing another example of a control system that employs a semiconductor device according to an embodiment of the present invention, and Figure 11 is a circuit diagram of the same control system, which is suitable for installation in infrastructure equipment and home appliances that operate on power from an AC power source.
図１０に示すように、制御システム600は、外部の例えば三相交流電源（電源）601から供給される電力を入力するもので、AC/DCコンバータ602、インバータ604、モータ（駆動対象）605、駆動制御部606を有し、これらは様々な機器（後述する）に搭載することができる。三相交流電源601は、例えば電力会社の発電施設（火力発電所、水力発電所、地熱発電所、原子力発電所など）であり、その出力は変電所を介して降圧されながら交流電圧として供給される。また、例えば自家発電機等の形態でビル内や近隣施設内に設置されて電力ケーブルで供給される。AC/DCコンバータ602は交流電圧を直流電圧に変換する電圧変換装置であり、三相交流電源601から供給される100Vや200Vの交流電圧を所定の直流電圧に変換する。具体的には、電圧変換により3.3Vや5V、あるいは12Vといった、一般的に用いられる所望の直流電圧に変換される。駆動対象がモータである場合には12Vへの変換が行われる。なお、三相交流電源に代えて単相交流電源を採用することも可能であり、その場合にはAC/DCコンバータを単相入力のものとすれば同様のシステム構成とすることができる。 As shown in FIG. 10, the control system 600 receives power supplied from an external, for example, three-phase AC power source (power source) 601, and includes an AC/DC converter 602, an inverter 604, a motor (drive object) 605, and a drive control unit 606, which can be mounted on various devices (described later). The three-phase AC power source 601 is, for example, a power generation facility of an electric power company (thermal power plant, hydroelectric power plant, geothermal power plant, nuclear power plant, etc.), and its output is stepped down via a substation and supplied as an AC voltage. It is also installed in a building or a nearby facility in the form of a private generator, for example, and supplied with power via a power cable. The AC/DC converter 602 is a voltage conversion device that converts AC voltage to DC voltage, and converts the AC voltage of 100V or 200V supplied from the three-phase AC power source 601 into a specified DC voltage. Specifically, the voltage is converted into a commonly used desired DC voltage, such as 3.3V, 5V, or 12V. If the drive object is a motor, conversion to 12V is performed. It is also possible to use a single-phase AC power supply instead of a three-phase AC power supply, in which case a similar system configuration can be achieved by using a single-phase input AC/DC converter.
インバータ604は、AC/DCコンバータ602から供給される直流電圧をスイッチング動作により三相の交流電圧に変換してモータ605に出力する。モータ604は、制御対象によりその形態が異なるが、制御対象が電車の場合には車輪を、工場設備の場合にはポンプや各種動力源を、家電機器の場合にはコンプレッサなどを駆動するための三相交流モータであり、インバータ604から出力される三相の交流電圧によって回転駆動され、その回転駆動力を図示しない駆動対象に伝達する。 The inverter 604 converts the DC voltage supplied from the AC/DC converter 602 into a three-phase AC voltage by switching operation and outputs it to the motor 605. The form of the motor 604 varies depending on the controlled object, but it is a three-phase AC motor for driving wheels when the controlled object is a train, pumps and various power sources when the controlled object is a factory facility, and compressors and the like when the controlled object is a home appliance, and is driven to rotate by the three-phase AC voltage output from the inverter 604, and transmits the rotational driving force to the driven object (not shown).
なお、例えば家電機器においてはAC/DCコンバータ602から出力される直流電圧をそのまま供給することが可能な駆動対象も多く（例えばパソコン、LED照明機器、映像機器、音響機器など）、その場合には制御システム600にインバータ604は不要となり、図１０中に示すように、AC/DCコンバータ602から駆動対象に直流電圧を供給する。この場合、例えばパソコンなどには3.3Vの直流電圧が、LED照明機器などには5Vの直流電圧が供給される。 For example, in home appliances, there are many objects to be driven that can be supplied with the DC voltage output from the AC/DC converter 602 as is (for example, personal computers, LED lighting equipment, video equipment, audio equipment, etc.), in which case the inverter 604 is not required in the control system 600, and as shown in FIG. 10, the DC voltage is supplied from the AC/DC converter 602 to the object to be driven. In this case, for example, a personal computer is supplied with a DC voltage of 3.3 V, and an LED lighting device is supplied with a DC voltage of 5 V.
一方、図示しない各種センサを用いて、駆動対象の回転数やトルク、あるいは駆動対象の周辺環境の温度や流量などといった実測値が計測され、これらの計測信号が駆動制御部606に入力される。また同時に、インバータ604の出力電圧値も駆動制御部606に入力される。これらの計測信号をもとに、駆動制御部606はインバータ604にフィードバック信号を与え、スイッチング素子によるスイッチング動作を制御する。これによって、インバータ604がモータ605に与える交流電圧が瞬時に補正されることで、駆動対象の運転制御を正確に実行させることができ、駆動対象の安定した動作が実現する。また、上述のように、駆動対象が直流電圧で駆動可能な場合には、インバータへのフィードバックに代えてAC/DCコンバータ602をフィードバック制御することも可能である。 Meanwhile, various sensors (not shown) are used to measure actual values such as the rotation speed and torque of the driven object, or the temperature and flow rate of the surrounding environment of the driven object, and these measurement signals are input to the drive control unit 606. At the same time, the output voltage value of the inverter 604 is also input to the drive control unit 606. Based on these measurement signals, the drive control unit 606 provides a feedback signal to the inverter 604 to control the switching operation of the switching element. This allows the AC voltage provided by the inverter 604 to be instantly corrected, allowing the operation of the driven object to be accurately controlled, and stable operation of the driven object to be achieved. Also, as mentioned above, if the driven object can be driven by a DC voltage, it is also possible to feedback control the AC/DC converter 602 instead of feedback to the inverter.
図１１は、図１０の回路構成を示したものである。同図に示されるように、本発明の実施形態に係る半導体装置は、例えばショットキーバリアダイオードとしてAC/DCコンバータ602およびインバータ604に採用されることでスイッチング制御に供される。AC/DCコンバータ602は、例えばショットキーバリアダイオードをブリッジ状に回路構成したものが用いられ、入力電圧の負電圧分を正電圧に変換整流することで直流変換を行う。またインバータ604においてはIGBTにおけるスイッチング回路に組み込まれてスイッチング制御を行う。なお、AC/DCコンバータ602とインバータ604の間にキャパシタ（電解コンデンサなど）を介在させることで電圧の安定化を図っている。 Figure 11 shows the circuit configuration of Figure 10. As shown in the figure, the semiconductor device according to the embodiment of the present invention is used as, for example, a Schottky barrier diode in an AC/DC converter 602 and an inverter 604 to provide switching control. The AC/DC converter 602 uses, for example, a Schottky barrier diode configured in a bridge circuit, and performs DC conversion by converting and rectifying the negative voltage of the input voltage into a positive voltage. In the inverter 604, the switching control is performed by incorporating it into a switching circuit in an IGBT. Note that the voltage is stabilized by interposing a capacitor (such as an electrolytic capacitor) between the AC/DC converter 602 and the inverter 604.
また、図１１中に点線で示すように、駆動制御部606内にはCPUからなる演算部607と不揮発性メモリからなる記憶部608が設けられている。駆動制御部606に入力された信号は演算部607に与えられ、プログラムされた演算を必要に応じて行うことで各半導体素子に対するフィードバック信号を生成する。また記憶部608は、演算部607による演算結果を一時的に保持したり、駆動制御に必要な物理定数や関数などをテーブルの形で蓄積して演算部607に適宜出力する。演算部607や記憶部608は公知の構成を採用することができ、その処理能力等も任意に選定できる。 As shown by the dotted line in FIG. 11, the drive control unit 606 includes a calculation unit 607 consisting of a CPU and a storage unit 608 consisting of a non-volatile memory. A signal input to the drive control unit 606 is given to the calculation unit 607, which performs programmed calculations as necessary to generate feedback signals for each semiconductor element. The storage unit 608 also temporarily holds the results of calculations performed by the calculation unit 607, and accumulates physical constants and functions necessary for drive control in the form of a table and outputs them to the calculation unit 607 as appropriate. The calculation unit 607 and storage unit 608 can be configured as known in the art, and their processing capabilities can be selected as desired.
このような制御システム600においても、図５や図６に示した制御システム500と同様に、AC/DCコンバータ602やインバータ604の整流動作やスイッチング動作にはダイオードやスイッチング素子であるサイリスタ、パワートランジスタ、IGBT、MOSFET等が用いられる。これら半導体素子に酸化ガリウム（Ｇａ２Ｏ３）、特にコランダム型酸化ガリウム（α－Ｇａ２Ｏ３）をその材料として用いることでスイッチング特性が向上する。さらに、本発明の実施形態に係る半導体装置を適用することで、極めて良好なスイッチング特性が期待できるとともに、制御システム600の一層の小型化やコスト低減が実現可能となる。すなわち、AC/DCコンバータ602、インバータ604のそれぞれが本発明による効果を期待できるものとなり、これらのいずれか一つ、もしくは組合せ、あるいは駆動制御部606も含めた形態のいずれにおいても本発明の効果を期待することができる。 In this control system 600, as in the control system 500 shown in FIG. 5 and FIG. 6, diodes and switching elements such as thyristors, power transistors, IGBTs, and MOSFETs are used for the rectification and switching operations of the AC/DC converter 602 and the inverter 604. The switching characteristics are improved by using gallium oxide (Ga 2 O 3 ), particularly corundum-type gallium oxide (α-Ga 2 O 3 ), as the material for these semiconductor elements. Furthermore, by applying the semiconductor device according to the embodiment of the present invention, extremely good switching characteristics can be expected, and further miniaturization and cost reduction of the control system 600 can be realized. That is, the effects of the present invention can be expected for each of the AC/DC converter 602 and the inverter 604, and the effects of the present invention can be expected for any one of them, a combination of them, or a form including the drive control unit 606.
なお、図１０および図１１では駆動対象としてモータ605を例示したが、駆動対象は必ずしも機械的に動作するものに限られず、交流電圧を必要とする多くの機器を対象とすることができる。制御システム600においては、交流電源から電力を入力して駆動対象を駆動する限りにおいては適用が可能であり、インフラ機器（例えばビルや工場等の電力設備、通信設備、交通管制機器、上下水処理設備、システム機器、省力機器、電車など）や家電機器（例えば、冷蔵庫、洗濯機、パソコン、LED照明機器、映像機器、音響機器など）といった機器を対象とした駆動制御のために搭載することができる。 Note that while a motor 605 is shown as an example of a driven object in Figs. 10 and 11, the driven object is not necessarily limited to mechanically operated objects, and can be many devices that require AC voltage. The control system 600 can be applied as long as it inputs power from an AC power source to drive the driven object, and can be installed for drive control of equipment such as infrastructure equipment (e.g., power equipment in buildings and factories, communication equipment, traffic control equipment, water and sewage treatment equipment, system equipment, labor-saving equipment, trains, etc.) and home appliances (e.g., refrigerators, washing machines, personal computers, LED lighting equipment, video equipment, audio equipment, etc.).
１，１‘ 第１の基板
１ａ，１ａ‘ 第１の層
１ｂ，１ｂ‘ 第２の層
２ 第２の基板
３，４ 半導体素子
５，６，７，９ ビア
８ 第１の放熱層（金属層）
１０ 第２の放熱層（金属層）
１１，１２ 電気絶縁性材料
１３ａ，１３ｂ 溝
110, 120 半導体装置
500 制御システム
501 バッテリー（電源）
502 昇圧コンバータ
503 降圧コンバータ
504 インバータ
505 モータ（駆動対象）
506 駆動制御部
507 演算部
508 記憶部
600 制御システム
601 三相交流電源（電源）
602 AC/DCコンバータ
604 インバータ
605 モータ（駆動対象）
606 駆動制御部
607 演算部
608 記憶部
1, 1' First substrate 1a, 1a' First layer 1b, 1b' Second layer 2 Second substrate 3, 4 Semiconductor element 5, 6, 7, 9 Via 8 First heat dissipation layer (metal layer)
10 Second heat dissipation layer (metal layer)
11, 12 Electrically insulating material 13a, 13b Groove
110, 120 Semiconductor device
500 Control System
501 Battery (power source)
502 Boost Converter
503 Buck Converter
504 Inverter
505 Motor (Driven object)
506 Drive control unit
507 Arithmetic section
508 Storage section
600 Control System
601 Three-phase AC power supply (power supply)
602 AC/DC Converter
604 Inverter
605 Motor (Driven object)
606 Drive control unit
607 Arithmetic unit
608 Storage section
Claims (27)
前記第１の基板は、
前記第２の基板に対向する第１の領域と、該第１の領域よりも前記第２の基板から離間して前記第２の基板に対向する第２の領域と、前記第１の領域と前記第２の領域とを接続する第３の領域を備えた、導電性を有する第１の層と、
前記第１の層の前記第２の基板と反対側に配置され、前記第１、第２および第３の領域において前記第１の層上に積層された、放熱性を有する第２の層と、を備え、
前記半導体素子は、一方の面が前記第２の領域で前記第１の層と接続し、他方の面が前記第２の基板と接続している、
ことを特徴とする半導体装置。 A semiconductor device including a stacked body having at least one semiconductor element disposed between a first substrate and a second substrate,
The first substrate comprises:
a first layer having electrical conductivity, the first layer including a first region facing the second substrate, a second region facing the second substrate at a distance from the first region to the second substrate, and a third region connecting the first region and the second region;
a second layer having heat dissipation properties, the second layer being disposed on a side of the first layer opposite the second substrate and stacked on the first layer in the first, second and third regions;
one surface of the semiconductor element is connected to the first layer in the second region, and the other surface of the semiconductor element is connected to the second substrate;
A semiconductor device comprising:
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