JP7694136B2 - Semiconductor Module - Google Patents
Semiconductor Module Download PDFInfo
- Publication number
- JP7694136B2 JP7694136B2 JP2021080970A JP2021080970A JP7694136B2 JP 7694136 B2 JP7694136 B2 JP 7694136B2 JP 2021080970 A JP2021080970 A JP 2021080970A JP 2021080970 A JP2021080970 A JP 2021080970A JP 7694136 B2 JP7694136 B2 JP 7694136B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- solder
- semiconductor
- section
- module according
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
本発明は、半導体モジュールに関する。 The present invention relates to a semiconductor module.
従来から、IGBT(Insulated Gate Bipolar Transistor)等のパワー半導体素子が形成された半導体チップを備える半導体モジュールが知られている(例えば、特許文献1参照)。また、半導体チップをはんだで固定する技術が知られている(例えば、特許文献2参照)。
特許文献1 特開2019-186510号公報
特許文献2 特開平2-26058号公報
Conventionally, a semiconductor module including a semiconductor chip on which a power semiconductor element such as an IGBT (Insulated Gate Bipolar Transistor) is formed is known (see, for example, Patent Document 1). Also, a technique for fixing the semiconductor chip by soldering is known (see, for example, Patent Document 2).
Patent Document 1: JP 2019-186510 A Patent Document 2: JP 2-26058 A
半導体モジュールにおいては、半導体チップを固定するはんだの劣化状態を検知できることが好ましい。 In semiconductor modules, it is preferable to be able to detect the deterioration state of the solder that secures the semiconductor chip.
上記課題を解決するために、本発明の一つの態様においては、半導体モジュールを提供する。半導体モジュールは、それぞれがパワー半導体素子を含む第1半導体チップおよび第2半導体チップを備えてよい。半導体モジュールは、第1半導体チップおよび第2半導体チップと接合される配線部を備えてよい。半導体モジュールは、第1半導体チップと配線部を接合する第1はんだ部を備えてよい。半導体モジュールは、第1はんだ部に比べて熱履歴に対して亀裂が入りやすく、第2半導体チップと配線部を接合する第2はんだ部を備えてよい。 In order to solve the above problem, one aspect of the present invention provides a semiconductor module. The semiconductor module may include a first semiconductor chip and a second semiconductor chip, each including a power semiconductor element. The semiconductor module may include a wiring portion joined to the first semiconductor chip and the second semiconductor chip. The semiconductor module may include a first solder portion joining the first semiconductor chip and the wiring portion. The semiconductor module may include a second solder portion that is more susceptible to cracking due to thermal history than the first solder portion and joins the second semiconductor chip and the wiring portion.
第2はんだ部は、第1はんだ部に比べて、半導体チップと配線部を結ぶ方向における厚みが小さくてよい。 The second solder part may have a smaller thickness in the direction connecting the semiconductor chip and the wiring part than the first solder part.
第2はんだ部の厚みが、20μm以上、100μm以下であってよい。 The thickness of the second solder portion may be 20 μm or more and 100 μm or less.
第2はんだ部は、第1はんだ部と異なる材料組成で形成されていてよい。 The second solder portion may be formed from a material composition different from that of the first solder portion.
第2はんだ部におけるインジウムの含有量(重量%)が、第1はんだ部におけるインジウムの含有量(重量%)よりも小さくてよい。 The indium content (wt %) in the second solder part may be less than the indium content (wt %) in the first solder part.
半導体モジュールは、主端子を備えてよい。半導体モジュールは、主端子に接続された主回路部を備えてよい。第1半導体チップおよび第2半導体チップは、主回路部に設けられてよい。 The semiconductor module may include a main terminal. The semiconductor module may include a main circuit section connected to the main terminal. The first semiconductor chip and the second semiconductor chip may be provided in the main circuit section.
半導体モジュールは、第1半導体チップおよび第2半導体チップの下方に配置され、第1半導体チップから第2半導体チップに向かう方向に冷媒を流す冷却部を備えてよい。 The semiconductor module may include a cooling section disposed below the first semiconductor chip and the second semiconductor chip, which flows a coolant in a direction from the first semiconductor chip to the second semiconductor chip.
第1半導体チップは主回路部に設けられてよい。第2半導体チップは主回路部に設けられていなくてよい。 The first semiconductor chip may be provided in the main circuit section. The second semiconductor chip does not have to be provided in the main circuit section.
第1半導体チップおよび第2半導体チップが同一の絶縁基板に固定されていてよい。 The first semiconductor chip and the second semiconductor chip may be fixed to the same insulating substrate.
半導体モジュールは、第1半導体チップを複数備えてよい。第2半導体チップが、2つの第1半導体チップに挟まれて配置されていてよい。 The semiconductor module may include a plurality of first semiconductor chips. The second semiconductor chip may be sandwiched between two first semiconductor chips.
半導体モジュールは、第2はんだ部および第2半導体チップの電気特性を検出する特性検出部を備えてよい。 The semiconductor module may include a characteristic detection unit that detects electrical characteristics of the second solder part and the second semiconductor chip.
半導体モジュールは、特性検出部が検出した電気特性に基づいて、第2はんだ部の状態を推定する推定部を備えてよい。 The semiconductor module may include an estimation unit that estimates the state of the second solder part based on the electrical characteristics detected by the characteristic detection unit.
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 Note that the above summary of the invention does not list all of the necessary features of the present invention. Also, subcombinations of these features may also be inventions.
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 The present invention will be described below through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. Furthermore, not all of the combinations of features described in the embodiments are necessarily essential to the solution of the invention.
なお、本明細書及び図面において、実質的に同一の機能、構成を有する要素については、同一の符号を付することにより重複説明を省略し、又、本発明に直接関係のない要素は図示を省略する場合がある。また、1つの図面において、同一の機能、構成を有する要素については、代表して符合を付し、その他については符合を省略する場合がある。 In this specification and drawings, elements having substantially the same functions and configurations are designated with the same reference numerals to avoid repetitive explanations, and elements not directly related to the present invention may be omitted from illustration. In addition, in one drawing, elements having the same functions and configurations may be designated with the same reference numerals as a representative, and the reference numerals may be omitted for the others.
本明細書においては半導体チップの深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の2つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体モジュールの実装時における方向に限定されない。 In this specification, one side in a direction parallel to the depth direction of a semiconductor chip is referred to as "upper" and the other side as "lower." Of the two main surfaces of a substrate, layer or other member, one surface is referred to as the upper surface and the other surface is referred to as the lower surface. The directions of "upper" and "lower" are not limited to the direction of gravity or the directions when the semiconductor module is mounted.
本明細書では、X軸、Y軸およびZ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Z軸は地面に対する高さ方向を限定して示すものではない。なお、+Z軸方向と-Z軸方向とは互いに逆向きの方向である。正負を記載せず、Z軸方向と記載した場合、+Z軸および-Z軸に平行な方向を意味する。本明細書では、半導体チップの上面および下面に平行な直交軸をX軸およびY軸とする。また、半導体チップの上面および下面と垂直な軸をZ軸とする。本明細書では、Z軸の方向を深さ方向と称する場合がある。また、本明細書では、X軸およびY軸を含めて、半導体チップの上面および下面に平行な方向を、水平方向と称する場合がある。 In this specification, technical matters may be explained using orthogonal coordinate axes of the X-axis, Y-axis, and Z-axis. The orthogonal coordinate axes merely identify the relative positions of components, and do not limit a specific direction. For example, the Z-axis does not limit the height direction relative to the ground. The +Z-axis direction and the -Z-axis direction are opposite directions. When the Z-axis direction is described without indicating positive or negative, it means a direction parallel to the +Z-axis and -Z-axis. In this specification, the orthogonal axes parallel to the upper and lower surfaces of the semiconductor chip are the X-axis and the Y-axis. Also, the axis perpendicular to the upper and lower surfaces of the semiconductor chip is the Z-axis. In this specification, the direction of the Z-axis may be referred to as the depth direction. Also, in this specification, the direction parallel to the upper and lower surfaces of the semiconductor chip, including the X-axis and the Y-axis, may be referred to as the horizontal direction.
本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば10%以内である。 When terms such as "same" or "equal" are used in this specification, this may include cases in which there is an error due to manufacturing variations, etc. The error is, for example, within 10%.
図1は、半導体モジュール300の一例を示す上面図である。半導体モジュール300は、1つ以上の第1半導体チップ101と、1つ以上の第2半導体チップ102とを備える。それぞれの半導体チップは、半導体基板にIGBT等のパワー半導体素子が形成されたチップである。パワー半導体素子は、MOSFETであってよく、ダイオードであってもよい。パワー半導体素子は、例えば耐圧が100V以上の素子であってよい。パワー半導体素子は、シリコン基板に形成されてよく、GaN、SiC等の化合物半導体基板に形成されてもよい。
FIG. 1 is a top view showing an example of a
第1半導体チップ101と、第2半導体チップ102とは、同一の構造を有することが好ましい。第1半導体チップ101に形成されるトランジスタ等のパワー半導体素子が半導体基板に占める面積と、第2半導体チップ102に形成されるパワー半導体素子が半導体基板に占める面積が同一であってよい。第1半導体チップ101の製造工程と、第2半導体チップ102の製造工程とは、少なくとも一部が同一の工程であってよく、全てが同一の工程であってもよい。同一の工程とは、使用する製造装置に設定する条件が同一であることを指し、同時に実行される工程には限定されない。
The
半導体モジュール300に含まれる第1半導体チップ101の個数は、半導体モジュール300に含まれる第2半導体チップ102の個数よりも多くてよい。本例の半導体モジュール300は、1つの第2半導体チップ102と、複数の第1半導体チップ101とを備える。
The number of
第1半導体チップ101および第2半導体チップ102は、はんだ部により配線部170に接合される。配線部170は、例えば絶縁基板上に形成された薄膜状の配線パターンである。第1半導体チップ101および第2半導体チップ102は、はんだ部により、バスバーまたはリードフレーム等の板状の配線部に接合されてもよい。配線部は、これらに限定されない。
The
第2半導体チップ102を固定するはんだ部は、第1半導体チップ101を固定するはんだ部よりも、熱履歴に対して亀裂が入りやすい。これにより、第2半導体チップ102のはんだ部の状態を観察することで、第1半導体チップ101のはんだ部の状態を推定できる。例えば、第2半導体チップ102のはんだ部に亀裂が入っていなければ、第1半導体チップ101のはんだ部にも亀裂が入っていないことが推定できる。また、第2半導体チップ102のはんだ部に亀裂が入った場合、第1半導体チップ101のはんだ部に亀裂が入る可能性が高まったことが推定できる。
The solder portion that secures the
熱履歴とは、はんだ部に対して印加された熱の履歴を指す。熱履歴は、はんだ部の温度の履歴であってもよい。第2半導体チップ102を固定するはんだ部と、第1半導体チップ101を固定するはんだ部に対する熱履歴は、ほぼ同一であるか、または、第2半導体チップ102を固定するはんだ部の熱履歴のほうが大きいことが好ましい。熱履歴が大きいとは、印加される熱量の総和が大きいことを指す。はんだ部が加熱された場合に熱履歴は大きくなる。第2半導体チップ102のはんだ部に対する熱履歴を、第1半導体チップ101のはんだ部に対する熱履歴以上にすることで、第2半導体チップ102のはんだ部に亀裂が生じやすくなる。このため、第1半導体チップ101のはんだ部に亀裂が入ることの予兆を検知しやすくなる。
The thermal history refers to the history of heat applied to the solder part. The thermal history may be the history of the temperature of the solder part. It is preferable that the thermal history of the solder part fixing the
第1半導体チップ101と、第2半導体チップ102が発生する熱量は、同等であることが好ましい。第2半導体チップ102は、いずれかの第1半導体チップ101と、同期して制御されることが好ましい。第2半導体チップ102には、いずれかの第1半導体チップ101と同一のゲート信号が入力されてよい。これにより、各半導体チップから各はんだ部に与える熱履歴を同等にできる。
The amount of heat generated by the
本例の半導体モジュール300は、筐体208と、1つ以上の主回路部200とを備える。筐体208は、主回路部200を収容する。主回路部200は、筐体208の底面206に載置されてよい。筐体208は、例えば樹脂で形成された樹脂ケースである。本例の筐体208は、主回路部200を3組収容する。本例の主回路部200はインバータとして機能するが、主回路部200の機能はこれに限定されない。本例の半導体モジュール300は、3相インバータとして機能する。
The
それぞれの主回路部200は、1つ以上の第1半導体チップ101を含む。また、いずれかの主回路部200は、1つ以上の第2半導体チップ102を含む。図1の例では、主回路部200-1に、1つの第2半導体チップ102が設けられている。他の半導体チップは、全て第1半導体チップ101である。他の例では、複数の主回路部200に、第2半導体チップ102が設けられてよく、全ての主回路部200に、第2半導体チップ102が設けられてもよい。また、第2半導体チップ102は、主回路部200以外に設けられていてもよい。
Each
筐体208は、複数の主端子210、1つ以上の出力端子212、および、複数の制御端子214を有する。主端子210には、外部の電源等から電源電力が供給される。1つの主回路部200に対して、2つの主端子210が設けられてよい。一方の主端子210は、接地電位等の基準電位に接続され、他方の主端子210は、外部電源等に接続されてよい。
The
1つの主回路部200に対して、1つの出力端子212が設けられてよい。出力端子212は、主回路部200における所定の位置に接続されている。
One
1つの主回路部200に対して、1つ以上の制御端子214が設けられてよい。いずれかの制御端子214は、それぞれの半導体チップのゲート端子に接続されてよい。本明細書では、第1半導体チップ101および第2半導体チップ102を、単に半導体チップと称する場合がある。当該制御端子214に入力される制御信号に応じて、半導体チップのスイッチング動作が制御される。いずれかの制御端子214は、半導体チップに設けられた温度センサ、電流センサ等の各センサに接続されてよい。当該制御端子214は、各センサの動作を制御し、また、各センサにおける検知結果を外部に出力してよい。
One or
筐体208の下方には、半導体モジュール300を冷却する冷却部が配置されてよい。図1では、冷却部を省略している。筐体208は、半導体モジュール300を外部の装置に固定するための貫通孔216を有してよい。
A cooling unit for cooling the
図2は、主回路部200-1を拡大した図である。本例の主回路部200-1は、絶縁基板162、配線部130、164、166、168、170、複数の第1半導体チップ101、および、1つの第2半導体チップ102を備える。絶縁基板162は、樹脂またはセラミック等の絶縁材料で形成された板状の基板である。図2では、絶縁基板162に斜線のハッチングを付している。ただし、配線部および半導体チップ等で覆われる領域には、ハッチングを省略している。
Figure 2 is an enlarged view of the main circuit section 200-1. In this example, the main circuit section 200-1 comprises an insulating
絶縁基板162の上面には、配線部164、166、168、170が設けられている。本例の配線部164、166、168、170は、絶縁基板162の上面(図2に示した面)に設けられた薄膜状の配線である。配線部164、166、168、170は、銅等の導電材料で形成されている。絶縁基板162の下面(図2に示した面とは逆側の面)にも、銅等の導電材料で形成された層が設けられてよい。絶縁基板162の下面に設けられた導電層は、冷却部に接続されてよい。また、配線部130は、絶縁基板162の上面に設けられた配線部および半導体チップ等の各部材間を接続する。配線部130は、絶縁基板162の上面の上方に配置されたワイヤ、リードフレームまたはバスバー等である。図2においては、配線部130を破線で示している。
The upper surface of the insulating
それぞれの半導体チップは、ゲートパッド116と、1つ以上のセンスパッド118とを有する。ゲートパッド116は、半導体チップに形成されたトランジスタ素子のゲート電極に接続されている。センスパッド118は、半導体チップに形成された温度センサまたは電流センサ等のセンサ部に接続されている。また、半導体チップの上面において各パッドが設けられていない領域には、エミッタ電極等のパッドが設けられている。半導体チップの各パッドは、配線部130により他の部材と接続される。また、半導体チップの下面には、コレクタ電極等のパッドが設けられている。本例の半導体チップは、上面および下面の間に電流が流れる縦型デバイスである。
Each semiconductor chip has a
配線部166は、図1に示した制御端子214に接続される。配線部166は、配線部130および配線部164等を介して、半導体チップのゲートパッド116と、センスパッド118に接続される。それぞれの配線部164は、複数の配線部130が接続される。配線部164は、配線部130を中継して、2つの部材を接続する。
The
配線部170は、図1に示した主端子210に接続される。本例の主回路部200は、2つの主端子210に対応して2つの配線部170を有する。それぞれの配線部170の上には、1つ以上の半導体チップが設けられる。いずれかの配線部170には、第1半導体チップ101と、第2半導体チップ102とが設けられてよい。つまり、第2半導体チップ102は、いずれかの第1半導体チップ101と共通の配線部170の上に設けられてよい。配線部170は、配線部130を介して他の部材と接続されてよい。
The
配線部168は、図1に示した出力端子212に接続される。配線部168は、配線部130により、他の部材と接続される。
The
上述したように、主回路部200の下方には、冷却部が設けられてよい。冷却部は、主回路部200の下方において、所定の方向に冷媒を流して主回路部200を冷却する。図2には、冷媒が流れる方向を矢印で示している。冷却部は、第1半導体チップ101から第2半導体チップ102に向かう方向に冷媒を流してよい。つまり、第2半導体チップ102は、第1半導体チップ101に対して、冷媒の流れの下流側に配置されてよい。この場合、第2半導体チップ102の下方に到達する冷媒は、第1半導体チップ101の発熱により既に温められている。このため、第2半導体チップ102のはんだ部は、第1半導体チップ101のはんだ部よりも熱履歴が大きくなる場合がある。本例のように半導体チップを配置することで、第2半導体チップ102のはんだ部に亀裂が生じやすくさせて、第1半導体チップ101のはんだ部に亀裂が入ることの予兆を検知しやすくできる。
As described above, a cooling unit may be provided below the
図3は、図2におけるA-A断面およびB-B断面の一例を並べて示す図である。A-A断面は、第1半導体チップ101を通過するXZ面であり、B-B断面は、第2半導体チップ102を通過するB-B断面である。
Figure 3 shows an example of the A-A cross section and the B-B cross section in Figure 2 side by side. The A-A cross section is the XZ plane that passes through the
上述したように、絶縁基板162の上面には、配線部170が設けられている。また、絶縁基板162の下面には、導電層171が設けられている。配線部170および導電層171は銅等の金属で形成されてよい。
As described above, the
第1半導体チップ101および第2半導体チップ102は、それぞれ配線部170に接合される。第1半導体チップ101および第2半導体チップ102は、共通の配線部170に接合されてよい。つまり、第1半導体チップ101が接合される配線部170と、第2半導体チップ102が接合される配線部170とは、絶縁基板162の上面において連続して設けられてよい。他の例では、第1半導体チップ101が接合される配線部170と、第2半導体チップ102が接合される配線部170とは、絶縁基板162の上面において分離して設けられていてもよい。
The
第1半導体チップ101は、第1はんだ部111により配線部170に接合される。第2半導体チップ102は、第2はんだ部112により配線部170に接合される。それぞれのはんだ部は、はんだを含む導電材料で形成される。はんだ部は、スズ(Sn)を含んでよく、銀(Ag)を含んでよく、インジウム(In)を含んでもよい。
The
第2はんだ部112は、第1はんだ部111に比べて熱履歴に対して亀裂が入りやすい。第2はんだ部112は、第1はんだ部111に対して、形状、厚み等の構造が異なることで、熱履歴に対する耐性が異なっていてよい。また、第2はんだ部112は、第1はんだ部111に対して、材料が異なることで、熱履歴に対する耐性が異なっていてもよい。また、第2はんだ部112は、第1はんだ部111に対して、構造および材料の両方が異なっていてもよい。
The
図3に示す例では、第2はんだ部112の厚みT2が、第1はんだ部111の厚みT1よりも小さい。はんだ部の厚みとは、半導体チップと、配線部170とを結ぶ方向(図3ではZ軸方向)の厚みを指す。本例のはんだ部の厚みは、半導体チップの下面と垂直な方向の厚みである。また、はんだ部の厚みは、XY面において半導体チップと重なって配置された部分の平均の厚みであってよく、当該部分の最大の厚みであってもよい。
In the example shown in FIG. 3, the thickness T2 of the
第2はんだ部112の厚みT2を小さくすることで、半導体チップと絶縁基板162等が熱変動により変形した場合に、第2はんだ部112が当該変形を吸収しにくくなり、第2はんだ部112に亀裂が生じやすくなる。厚みT2は、厚みT1の75%以下であってよく、半分以下であってよく、25%以下であってもよい。
By reducing the thickness T2 of the
図4は、はんだ部の厚みTと、はんだ部に生じるクラック(亀裂)の長さとの関係を示す図である。図4においては、加熱および冷却の温度サイクルを500回程度繰り返した場合の、亀裂の長さを示している。また、SnAgで形成されたはんだ部と、SnAgInで形成されたはんだ部のそれぞれについて、当該関係を示している。 Figure 4 shows the relationship between the thickness T of the solder and the length of cracks that occur in the solder. Figure 4 shows the length of the cracks when the temperature cycle of heating and cooling is repeated about 500 times. This relationship is also shown for solder parts formed from SnAg and solder parts formed from SnAgIn.
いずれの材料で形成された場合であっても、はんだ厚みが小さくなるほど、はんだ部の亀裂長さは大きくなる。また、SnAgのはんだ部の例では、はんだ部の厚みが150μmより大きい場合には亀裂が生じていないが、厚みが150μm以下の場合には亀裂が生じていることがわかる。つまり、はんだ厚みが小さくなるほど、はんだ部に亀裂が生じやすくなる。また、いずれのはんだ部の例においても、はんだ部の厚みが100μm以下になると、亀裂の長さが急激に大きくなる。 Regardless of the material used, the smaller the solder thickness, the longer the cracks in the solder. In the example of the SnAg solder, no cracks occur when the solder thickness is greater than 150 μm, but cracks occur when the thickness is 150 μm or less. In other words, the smaller the solder thickness, the more likely it is that cracks will occur in the solder. In addition, in both solder examples, the length of the cracks increases dramatically when the solder thickness is 100 μm or less.
第2はんだ部112の厚みT2は、100μm以下であってよい。これにより、第2はんだ部112に亀裂が生じやすくなる。厚みT2は、90μm以下であってよく、80μm以下であってよい。また、厚みT2は、20μm以上であってよい。厚みT2が小さくなりすぎると、第2はんだ部112に容易に亀裂が生じてしまい、第1はんだ部111の劣化を推定することが困難になる。厚みT2は、30μm以上であってよく、40μm以上であってもよい。
The thickness T2 of the
第1はんだ部111の厚みT1は、150μm以上であることが好ましい。これにより、第1はんだ部111に亀裂が生じにくくなる。厚みT1は、200μm以下であってよい。厚みT1と厚みT2の差分は、10μm以上であってよく、50μm以上であってよく、100μm以上であってもよい。
The thickness T1 of the
また、第2はんだ部112は、第1はんだ部111と異なる材料組成で形成されてよい。材料組成が異なるとは、異なる種類の材料が含まれる場合と、材料の含有量が異なる場合の両方の場合を含む。例えば第2はんだ部112におけるインジウムの含有量(重量%)は、第1はんだ部111におけるインジウムの含有量(重量%)よりも小さい。図4に示すように、インジウムの含有量が小さくなるほど、はんだ部にクラックが入りやすくなる。第2はんだ部112におけるインジウムの含有量は、第1はんだ部111におけるインジウムの含有量の半分以下であってよく、1/4以下であってよく、1/10以下であってもよい。また、第2はんだ部112におけるインジウムの含有量は0%であってもよい。
The
図5は、温度サイクルの回数と、クラック長さとの関係を示す図である。温度サイクルの回数によらず、インジウムの含有量が小さいほど、クラックが入りやすいことがわかる。 Figure 5 shows the relationship between the number of temperature cycles and the crack length. It can be seen that regardless of the number of temperature cycles, the smaller the indium content, the more likely it is that cracks will occur.
図6は、A-A断面およびB-B断面の他の例を示す図である。本例では、半導体チップの上面に接続される配線部130と、配線部130を接合する第1はんだ部111-2、第2はんだ部112-2を示している。本例の配線部130はリードフレームである。
Figure 6 shows other examples of the A-A cross section and the B-B cross section. In this example, the
本例では、第1半導体チップ101の上面および下面の両方に第1はんだ部111が設けられている。第1半導体チップ101の下面は、図3の例と同様に、第1はんだ部111-1によって配線部170に接合される。第1半導体チップ101の上面は、第1はんだ部111-2によって配線部130に接合される。
In this example, the
本例では、第2半導体チップ102の上面および下面の両方に第2はんだ部112が設けられている。第2半導体チップ102の下面は、図3の例と同様に、第2はんだ部112-1によって配線部170に接合される。第2半導体チップ102の上面は、第2はんだ部112-2によって配線部130に接合される。
In this example,
第2はんだ部112-2は、第1はんだ部111-2に比べて、熱履歴に対して亀裂が入りやすい。図3から図5において説明した第1はんだ部111および第2はんだ部112と同様に、第1はんだ部111-2および第2はんだ部112-2は、構造および材料の少なくとも一方が異なる。
The second solder section 112-2 is more susceptible to cracking due to thermal history than the first solder section 111-2. As with the
図6の例では、第2はんだ部112-2の厚みT2-2は、第1はんだ部111-2の厚みT1-2よりも小さい。半導体チップの下面側に配置された第2はんだ部112-1の厚みT2-1は、第1はんだ部111-1の厚みと同一であってよく、異なっていてもよい。本例によれば、第2はんだ部112-2の状態を観察することで、第1はんだ部111-2の状態を推定できる。 In the example of FIG. 6, the thickness T2-2 of the second solder portion 112-2 is smaller than the thickness T1-2 of the first solder portion 111-2. The thickness T2-1 of the second solder portion 112-1 arranged on the underside of the semiconductor chip may be the same as or different from the thickness of the first solder portion 111-1. According to this example, the state of the first solder portion 111-2 can be estimated by observing the state of the second solder portion 112-2.
図7は、A-A断面およびB-B断面の他の例を示す図である。本例の各構造は、第2はんだ部112-1の厚みT2-1が、第1はんだ部111-1の厚みT1-1より小さい点を除き、図6の例と同様である。本例によれば、第2はんだ部112-1および第2はんだ部112-2の状態を観察することで、第1はんだ部111-1および第1はんだ部111-2の状態を推定できる。つまり、第2はんだ部112-1および第2はんだ部112-2のいずれかに亀裂が生じた場合に、第1はんだ部111-1および第1はんだ部111-2の少なくともいずれかに亀裂が生じる可能性が高まったことが推定できる。 Figure 7 is a diagram showing other examples of the A-A cross section and the B-B cross section. Each structure in this example is similar to the example in Figure 6, except that the thickness T2-1 of the second solder section 112-1 is smaller than the thickness T1-1 of the first solder section 111-1. According to this example, by observing the state of the second solder section 112-1 and the second solder section 112-2, the state of the first solder section 111-1 and the first solder section 111-2 can be estimated. In other words, if a crack occurs in either the second solder section 112-1 or the second solder section 112-2, it can be estimated that there is an increased possibility that a crack will occur in at least one of the first solder sections 111-1 and the first solder section 111-2.
図8は、主回路部200-1の一例を示す回路図である。主回路部200-1は、2つの主端子210に接続される。本例の主回路部200-1は、2つの主端子210の間に電気的に接続された回路である。本例では、第1半導体チップ101および第2半導体チップ102の両方が、主回路部200-1に含まれる。すなわち、第2半導体チップ102も、主回路部200-1(例えばインバータ)の一部として動作する。第2半導体チップ102は、いずれかの第1半導体チップ101と同一の配線部170(図2参照)に接続されてよい。第2半導体チップ102は、いずれかの第1半導体チップ101と同一の絶縁基板162に固定されてよい。第2半導体チップ102がオンまたはオフにスイッチングすることで、出力端子212から出力される電圧および電流の少なくとも一方が変化する。
Figure 8 is a circuit diagram showing an example of the main circuit section 200-1. The main circuit section 200-1 is connected to two
主回路部200-1に含まれるいずれかの半導体チップを、第2半導体チップ102とすることで、回路規模を増大させずに、はんだ部の劣化を検知できる。第2半導体チップ102は、いずれかの第1半導体チップ101と並列に設けられることが好ましい。つまり、第2半導体チップ102は、いずれかの第1半導体チップ101と同一の制御端子214に接続されている。これにより、第2半導体チップ102が生じる熱と、第1半導体チップ101が生じる熱とを同等にできる。また、第2はんだ部112に亀裂が生じて第2半導体チップ102を含む電流経路の抵抗が上昇した場合でも、第1半導体チップ101を並列に設けることで、回路全体の抵抗値の上昇を抑制できる。
By using the
図9は、第2半導体チップ102の他の配置例を示す図である。本例では、第1半導体チップ101が主回路部200に設けられ、第2半導体チップ102は主回路部200に設けられていない。本例の第2半導体チップ102は、主回路部200の主端子210とは異なる主端子211から、電源電力が入力されてよい。ただし、第2半導体チップ102は、いずれかの第1半導体チップ101と共通の制御端子214に接続されてよい。第2半導体チップ102は、出力端子212には接続されていない。つまり、第2半導体チップ102の動作状態は、出力端子212から出力される電圧および電流に影響を与えない。
Figure 9 is a diagram showing another example of the arrangement of the
第2半導体チップ102は、第1半導体チップ101とは異なる配線部に設けられる。第2半導体チップ102は、第1半導体チップ101とは異なる絶縁基板162の上に設けられてよい。本例によれば、第2半導体チップ102の第2はんだ部112に亀裂が生じても、主回路部200の動作への影響を防げる。
The
図10は、第2半導体チップ102の配置例を説明する図である。第2半導体チップ102は、XY面において、2つの第1半導体チップ101に挟まれて配置されてよい。これにより、第2半導体チップ102の第2はんだ部112には、2つの第1半導体チップ101が発生した熱が到達するので、亀裂が生じやすくなる。このため、第1はんだ部111に亀裂が生じる可能性が高まったことを、精度よく検知できる。なお、2つの第1半導体チップ101に第2半導体チップ102が挟まれるとは、2つの第1半導体チップ101を結ぶいずれかの直線上に、第2半導体チップ102が重なって配置されていることを指す。
Figure 10 is a diagram illustrating an example of the arrangement of the
図10に示すように、第2半導体チップ102は、2つの主回路部200の間に配置されてよい。また、図2等において説明したように、第2半導体チップ102は、いずれかの主回路部200に含まれていてもよい。
As shown in FIG. 10, the
図11は、半導体モジュール300に含まれる構成の一例を示す図である。本例の半導体モジュール300は、特性検出部302を備える。特性検出部302は、第2はんだ部112および第2半導体チップ102の電気特性を検出する。
Figure 11 is a diagram showing an example of the configuration included in the
第2はんだ部112に亀裂が生じると、第2はんだ部112の抵抗が上昇するので、第2はんだ部112を電極とした場合の第2半導体チップ102の電気特性が変化する。特性検出部302は、第2はんだ部112をコレクタ電極またはエミッタ電極とした場合の、第2半導体チップ102のコレクタエミッタ間電圧Vceを検出してよい。例えば特性検出部302は、図6に示した配線部130および配線部170の間の電圧Vceを検出してよい。第2はんだ部112に亀裂が生じると、コレクタエミッタ間電圧Vceは急激に上昇する。
When a crack occurs in the
特性検出部302は、検出した電気特性を示す情報を、外部端子306を介して外部の装置に出力してよい。外部の装置は、当該情報に基づいて、半導体モジュール300を制御してよい。例えば外部の装置は、当該情報に基づいて第2はんだ部112に亀裂が生じたと判定した場合に、半導体モジュール300の半導体チップをオフ状態に制御してよい。
The
図12は、半導体モジュール300に含まれる構成の他の例を示す図である。本例の半導体モジュール300は、図11に示した構成に加えて、初期値生成部303と、推定部304を更に備える。
Figure 12 is a diagram showing another example of the configuration included in the
初期値生成部303は、第2半導体チップ102の電気特性の初期値を生成する。例えば特性検出部302が電圧Vceを検出する場合、初期値生成部303は、電圧Vceの初期値を生成する。
The initial
推定部304は、特性検出部302が検出した電気特性と、初期値生成部303が生成した初期値とを比較して、第2はんだ部112に亀裂が生じたか否かを推定する。推定部304は、検出値と初期値との乖離量が、所定の閾値を超えた場合に、第2はんだ部112に亀裂が生じたと推定してよい。また、推定部304は、検出値が、初期値に所定の係数を乗算した値を超えた場合に、第2はんだ部112に亀裂が生じたと推定してもよい。また、推定部304は、単位時間当たりの検出値の変化量が所定の閾値を超えた場合に、第2はんだ部112に亀裂が生じたと推定してもよい。
The
推定部304は、電気特性および初期値とをアナログ信号の状態で比較してよい。この場合、初期値生成部303は、半導体モジュール300に設けた内部電源の電圧から所定の電圧を生成する定電圧回路を有してよい。推定部304は、電気特性および初期値とをデジタル信号の状態で比較してよい。この場合、初期値生成部303は、当該初期値を記憶するEEPROMなどのメモリを有してよい。また、特性検出部302は、検出した電気特性をデジタル信号に変換するAD変換器を有してよい。
The
推定部304は、推定結果を示す情報を出力する。推定部304は、図11に示した外部端子306を介して、推定結果を外部の装置に出力してよい。他の例では、推定部304は、推定結果を半導体モジュール300に設けられた制御部に出力してもよい。制御部は、推定結果に基づいて、それぞれの半導体チップを制御してよい。
The
図13は、冷却部114の一例を示す図である。冷却部114は、主回路部200の下方に設けられる。本例の冷却部114は、筐体208の底面206よりも下方に配置される。冷却部114は、冷媒が流れる流路を形成する冷却フィン95を有してよい。本例の冷却フィン95は、Y軸方向と並行な流路を形成している。冷却フィン95は、第1半導体チップ101および第2半導体チップ102の下方に流路を形成していることが好ましい。図2に示したように、冷却部114は、第1半導体チップ101から第2半導体チップ102に向かう方向に冷媒を流してよい。
Figure 13 is a diagram showing an example of the
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 The present invention has been described above using an embodiment, but the technical scope of the present invention is not limited to the scope described in the above embodiment. It is clear to those skilled in the art that various modifications and improvements can be made to the above embodiment. It is clear from the claims that forms with such modifications or improvements can also be included in the technical scope of the present invention.
95・・・冷却フィン、101・・・第1半導体チップ、102・・・第2半導体チップ、111・・・第1はんだ部、112・・・第2はんだ部、114・・・冷却部、116・・・ゲートパッド、118・・・センスパッド、130、164、166、168、170・・・配線部、162・・・絶縁基板、200・・・主回路部、171・・・導電層、206・・・底面、208・・・筐体、210・・・主端子、211・・・主端子、212・・・出力端子、214・・・制御端子、216・・・貫通孔、300・・・半導体モジュール、302・・・特性検出部、303・・・初期値生成部、304・・・推定部、306・・・外部端子 95: cooling fin, 101: first semiconductor chip, 102: second semiconductor chip, 111: first solder part, 112: second solder part, 114: cooling part, 116: gate pad, 118: sense pad, 130, 164, 166, 168, 170: wiring part, 162: insulating substrate, 200: main circuit part, 171: conductive layer, 206: bottom surface, 208: housing, 210: main terminal, 211: main terminal, 212: output terminal, 214: control terminal, 216: through hole, 300: semiconductor module, 302: characteristic detection part, 303: initial value generation part, 304: estimation part, 306: external terminal
Claims (15)
電圧および電流を出力する出力端子と、
それぞれがパワー半導体素子を含む第1半導体チップおよび第2半導体チップと、
前記第1半導体チップおよび前記第2半導体チップと接合される配線部と、
前記第1半導体チップと前記配線部を接合する第1はんだ部と、
前記第1はんだ部に比べて熱履歴に対して亀裂が入りやすく、前記第2半導体チップと前記配線部を接合する第2はんだ部と
を備え、
前記第1半導体チップは、前記主端子と前記出力端子との間に設けられ、
前記第2半導体チップは、前記主端子と前記出力端子との間において前記第1半導体チップと並列に設けられ、
前記第2半導体チップがスイッチングすることで、前記出力端子から出力される電圧および電流の少なくとも一方が変化する
半導体モジュール。 a main terminal to which power is supplied;
an output terminal for outputting a voltage and a current;
a first semiconductor chip and a second semiconductor chip each including a power semiconductor element;
a wiring portion joined to the first semiconductor chip and the second semiconductor chip;
a first solder portion that joins the first semiconductor chip and the wiring portion;
a second solder portion which is more susceptible to cracking due to thermal history than the first solder portion and which joins the second semiconductor chip and the wiring portion;
the first semiconductor chip is provided between the main terminal and the output terminal,
the second semiconductor chip is provided in parallel with the first semiconductor chip between the main terminal and the output terminal;
At least one of a voltage and a current output from the output terminal changes as the second semiconductor chip switches.
前記第1半導体チップおよび前記第2半導体チップは、共通の前記配線部の上に設けられている
請求項1に記載の半導体モジュール。 The wiring portion further includes an insulating substrate having a plurality of wiring portions provided thereon,
The semiconductor module according to claim 1 , wherein the first semiconductor chip and the second semiconductor chip are provided on a common wiring portion.
前記第1半導体チップの前記絶縁基板とは逆側の上面と接合する第1配線部と、
前記第2半導体チップの前記絶縁基板とは逆側の上面と接合する第2配線部と
を含み、
前記第1はんだ部は、前記第1半導体チップの前記上面と前記第1配線部との間に設けられ、
前記第2はんだ部は、前記第2半導体チップの前記上面と前記第2配線部との間に設けられ、
前記第2はんだ部の厚みが前記第1はんだ部の厚みよりも小さい
請求項2に記載の半導体モジュール。 The wiring portion is
a first wiring portion bonded to an upper surface of the first semiconductor chip opposite to the insulating substrate;
a second wiring portion bonded to an upper surface of the second semiconductor chip opposite to the insulating substrate,
the first solder portion is provided between the top surface of the first semiconductor chip and the first wiring portion,
the second solder portion is provided between the top surface of the second semiconductor chip and the second wiring portion,
The semiconductor module according to claim 2 , wherein the second solder portion has a thickness smaller than a thickness of the first solder portion.
請求項1に記載の半導体モジュール。 The semiconductor module according to claim 1 , wherein the second solder section has a smaller thickness than the first solder section in a direction connecting the semiconductor chip and the wiring section.
請求項4に記載の半導体モジュール。 The semiconductor module according to claim 4 , wherein the second solder portion has a thickness that is 75% or less of the thickness of the first solder portion.
請求項4に記載の半導体モジュール。 The semiconductor module according to claim 4 , wherein the second solder portion has a thickness of not less than 20 μm and not more than 100 μm.
請求項1から6のいずれか一項に記載の半導体モジュール。 The semiconductor module according to claim 1 , wherein the second solder portion is formed from a material having a different composition from that of the first solder portion.
請求項7に記載の半導体モジュール。 The semiconductor module according to claim 7 , wherein the indium content (wt %) in the second solder section is smaller than the indium content (wt %) in the first solder section.
請求項8に記載の半導体モジュール。 The semiconductor module according to claim 8 , wherein the indium content in the second solder section is equal to or less than half of the indium content in the first solder section.
前記主端子に接続された主回路部と
を更に備え、
前記第1半導体チップおよび前記第2半導体チップは、前記主回路部に設けられている
請求項1から9のいずれか一項に記載の半導体モジュール。 The main terminal,
and a main circuit portion connected to the main terminal,
The semiconductor module according to claim 1 , wherein the first semiconductor chip and the second semiconductor chip are provided in the main circuit portion.
を更に備える請求項1から10のいずれか一項に記載の半導体モジュール。 The semiconductor module according to claim 1 , further comprising: a cooling section arranged below the first semiconductor chip and the second semiconductor chip, the cooling section causing a coolant to flow in a direction from the first semiconductor chip to the second semiconductor chip.
請求項1に記載の半導体モジュール。 The semiconductor module according to claim 1 , wherein the first semiconductor chip and the second semiconductor chip are fixed to a same insulating substrate.
前記第2半導体チップが、2つの前記第1半導体チップに挟まれて配置されている
請求項1から12のいずれか一項に記載の半導体モジュール。 A plurality of the first semiconductor chips are provided,
The semiconductor module according to claim 1 , wherein the second semiconductor chip is disposed between two of the first semiconductor chips.
請求項1から13のいずれか一項に記載の半導体モジュール。 The semiconductor module according to claim 1 , further comprising a characteristic detector that detects electrical characteristics of the second solder portion and the second semiconductor chip.
請求項14に記載の半導体モジュール。 The semiconductor module according to claim 14 , further comprising an estimation unit that estimates a state of the second solder part based on the electrical characteristic detected by the characteristic detection unit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021080970A JP7694136B2 (en) | 2021-05-12 | 2021-05-12 | Semiconductor Module |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021080970A JP7694136B2 (en) | 2021-05-12 | 2021-05-12 | Semiconductor Module |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2022174923A JP2022174923A (en) | 2022-11-25 |
| JP7694136B2 true JP7694136B2 (en) | 2025-06-18 |
Family
ID=84144945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021080970A Active JP7694136B2 (en) | 2021-05-12 | 2021-05-12 | Semiconductor Module |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP7694136B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2025091797A (en) * | 2023-12-07 | 2025-06-19 | 三菱重工業株式会社 | Deterioration diagnosis method and deterioration diagnosis device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294626A (en) | 2006-04-25 | 2007-11-08 | Hitachi Ltd | Semiconductor power module |
| JP2013165096A (en) | 2012-02-09 | 2013-08-22 | Nissan Motor Co Ltd | Semiconductor cooling device |
| JP2016532074A (en) | 2013-07-01 | 2016-10-13 | 株式会社日立製作所 | Electronic assembly for preliminary diagnosis of solder joints |
| JP2021002637A (en) | 2019-06-21 | 2021-01-07 | 富士電機株式会社 | Semiconductor device and manufacturing method of semiconductor device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1189214A (en) * | 1997-09-12 | 1999-03-30 | Hitachi Ltd | Gate drive device |
-
2021
- 2021-05-12 JP JP2021080970A patent/JP7694136B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294626A (en) | 2006-04-25 | 2007-11-08 | Hitachi Ltd | Semiconductor power module |
| JP2013165096A (en) | 2012-02-09 | 2013-08-22 | Nissan Motor Co Ltd | Semiconductor cooling device |
| JP2016532074A (en) | 2013-07-01 | 2016-10-13 | 株式会社日立製作所 | Electronic assembly for preliminary diagnosis of solder joints |
| JP2021002637A (en) | 2019-06-21 | 2021-01-07 | 富士電機株式会社 | Semiconductor device and manufacturing method of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2022174923A (en) | 2022-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9917031B2 (en) | Semiconductor device, and method for assembling semiconductor device | |
| JP5232367B2 (en) | Semiconductor device | |
| JP5550553B2 (en) | Power semiconductor module | |
| CN1319161C (en) | Semiconductor device | |
| JP6032294B2 (en) | Semiconductor device | |
| JP7060104B2 (en) | Semiconductor device | |
| JP7260278B2 (en) | Semiconductor subassemblies and semiconductor power modules | |
| US9159715B2 (en) | Miniaturized semiconductor device | |
| US11610830B2 (en) | Power semiconductor module and method for fabricating the same | |
| JP6745991B2 (en) | Semiconductor power module | |
| JP7543969B2 (en) | Semiconductor Device | |
| JP3889562B2 (en) | Semiconductor device | |
| JP7694136B2 (en) | Semiconductor Module | |
| JP2013506310A (en) | Circuit device and manufacturing method thereof | |
| JP2001308264A (en) | Semiconductor device | |
| US7737551B2 (en) | Semiconductor power module with SiC power diodes and method for its production | |
| JP2007049810A (en) | Semiconductor device for power conversion device and power conversion device with temperature protection function having the same | |
| US20250372465A1 (en) | Temperature sensing within an electronic component | |
| KR102908533B1 (en) | Semiconductor device | |
| US12476158B2 (en) | Semiconductor module and manufacturing method of semiconductor module | |
| JP7623066B2 (en) | Semiconductor Device | |
| US20250364382A1 (en) | Semiconductor device | |
| US20240321655A1 (en) | Semiconductor module | |
| JP2024157469A (en) | Semiconductor device, semiconductor module, and lead frame | |
| WO2026067339A1 (en) | Power module packaging structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20240415 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20241111 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20241224 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20250217 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20250318 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20250410 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20250507 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20250520 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 7694136 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |