JP7697783B2 - 表示装置 - Google Patents

Description

本開示は、表示装置に関する。

ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）素子は電流駆動型の自発光素子であるため、バックライトが不要となる上に、低消費電力、高視野角、高コントラスト比が得られるなどのメリットがあり、フラットパネルディスプレイの開発において期待されている。

アクティブマトリックス（ＡＭ）タイプのＯＬＥＤ表示装置は、画素を選択するトランジスタと、画素に電流を供給する駆動トランジスタとを含む。ＯＬＥＤ表示装置におけるトランジスタは、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）であり、一般に、ＬＴＰＳ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ－ｓｉｌｉｃｏｎ）ＴＦＴが使用される。

ＴＦＴは、閾電圧や電荷移動度にばらつきを持っている。駆動トランジスタは、ＯＬＥＤ表示装置の発光強度を決定するので、こうした電気特性にばらつきがあると、問題となる。そこで、一般のＯＬＥＤ表示装置の画素回路には、駆動トランジスタの閾値電圧のバラツキや変動を補正する補正回路が実装される。

例えば、ＯＬＥＤ表示装置において、残像が発生することがあり、この現象はイメージリテンションと呼ばれる。例えば、黒と白の市松模様を特定の時間表示した後に、画面全体で中間階調を表示しようとすると、異なる階調の市松模倣の残像がしばらく表示される。

これは、駆動トランジスタが持つ履歴効果に起因する。履歴効果とは、電界効果型トランジスタにおいて、ゲートソース間の電圧が、高い電圧から低い電圧へ変化したときのドレイン電流と、低い電圧から高い電圧へ変化したときのドレイン電流が、それぞれ異なる現象を指す。

つまり黒から中間階調に切替えたときのドレイン電流と、白から中間階調に切替えたときのドレイン電流が異なるため、ＯＬＥＤ表示装置の発光強度に違いが生じる。また、このドレイン電流の違いが数フレーム以上にわたって続くため、残像として視認される。

米国特許出願公開第２００５／０２６４４９３号 米国特許出願公開第２００７／００４０７８６号 米国特許出願公開第２０１６／０３７２０４６号

イメージリテンションは、駆動ＴＦＴの履歴効果による電流過渡応答特性と、画素回路による駆動ＴＦＴの閾値電圧補償の特性に起因する。したがって、駆動ＴＦＴの閾値電圧補償の時間を長くすることで、イメージリテンションを低減できる。閾値電圧補償の時間を長くするためには、閾値電圧補償と画素回路へのデータ書き込みを異なる期間に行うことが重要である。

しかし、データ書き込みと閾値電圧補償を異なる期間で行うことは、これらを制御するための異なる制御信号を必要とする。また、一般的なＯＬＥＤ表示装置は、発光制御信号によって、ＯＬＥＤ素子の発光のＯＮ／ＯＦＦを制御する。閾値電圧補償制御信号や発光制御信号は、データ書き込み制御信号と異なるパルス幅を持ち得る。

シフトレジスタは所定のパルス幅を有する信号パルスを順次生成して出力することができる。一般の表示装置において、シフトレジスタを含む画素制御信号を出力する回路は、表示領域と同一基板上、表示領域の外側に配置される。例えば、表示装置の額縁領域を小さくするため、制御信号を出力する回路のサイズを小さくする回路設計が求められる。または、例えば、１フレーム期間において長い時間ＯＬＥＤ素子の発光を維持する発光制御信を出力するシフトレジスタの設計は、データ書き込みの制御信号を出力するシフトレジスタの設計と比較して、一般に困難である。

従って、画素回路を制御するための制御信号を出力する回路の設計をより容易に行うことができる技術が望まれる。

本開示の一態様の表示装置は、複数画素回路行を含む表示領域と、連結された複数シフトレジスタユニットを含むシフトレジスタと、前記シフトレジスタから入力された信号に応じて信号パルスを前記複数画素回路行に出力する、複数ラッチ回路と、を含む。前記複数ラッチ回路の各ラッチ回路は、対応する画素回路行へ第１信号パルスを出力する。前記複数シフトレジスタユニットは、第２信号パルスを順次出力する。前記複数ラッチ回路の各ラッチ回路には、第１シフトレジスタユニットからの前記第２信号パルスと、前記第１シフトレジスタユニットより後段の第２シフトレジスタユニットからの前記第２信号パルスと、が入力される。前記複数ラッチ回路の各ラッチ回路からの前記第１信号パルスは、前記第１シフトレジスタユニットからの前記第２信号パルスに応答して第１電位レベルから第２電位レベルに変化し、前記第２シフトレジスタユニットからの前記第２信号パルスに応答して前記第２電位レベルから前記第１電位レベルに変化する。

本開示の一態様の表示装置は、表示領域と、前記表示領域の外側に配置された前記表示領域の駆動回路と、を含む。前記表示領域は、複数の画素回路と、前記複数の画素に接続された、複数の第１制御線、複数の第２制御線、複数の信号線、及び複数の電源線と、を含む。前記複数の画素回路の各画素回路は、発光素子と、複数の第１導電型を有するスイッチトランジスタと、第２導電型を有し、前記発光素子の発光のＯＮ／ＯＦＦを制御する発光制御トランジスタと、前記第２導電型を有し、前記発光素子への電流量を制御する駆動トランジスタと、前記駆動トランジスタに接続された保持容量と、を含む。前記複数の第１制御線は、それぞれ、前記駆動回路から前記第１導電型を有するスイッチトランジスタへの第１制御信号を伝送する。前記複数の第２制御線は、それぞれ、前記駆動回路から前記第２導電型を有する発光制御トランジスタへの第２制御信号を伝送する。前記駆動回路は、複数のトランジスタ、複数の容量及び接続配線を含む。前記駆動回路の含まれる全てのトランジスタは、前記第１導電型のトランジスタである。

本開示の一態様によれば、画素回路の制御信号を出力する回路の設計が容易となる。

ＯＬＥＤ表示装置のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板及びＴＦＴ基板に実装された制御回路の構成例を模式的に示す。 本明細書の一実施形態に係る画素回路の構成例を示す。 図２に示す画素回路を制御する信号のタイミングチャートの例を示す。 連続する４段の画素回路行における閾値補償期間及びデータ書き込み期間の関係を模式的に示す。 ラッチ回路群に含まれるラッチ回路の構成例を示す。 ラッチ回路の真理値表を示す。 ラッチ回路の回路構成例を示す。 シフトレジスタ回路とラッチ回路群の構成例及び配線のレイアウトの例を模式的に示す。 ラッチ回路群に含まれるＮ段目のラッチ回路への入出信号を示す。 発光制御信号Ｅｍを生成するための、シフトレジスタ回路とラッチ回路群の構成例及び配線のレイアウトの例を模式的に示す。 図１０Ａのラッチ回路群の出力信号Ｅｍのタイミングチャートである。 ラッチ回路から選択信号Ｓ１を伝送する信号線を、電源電位ＶＯＦＦに接続する構成例を示す。 図１１に示す回路における制御信号のタイミングチャートを示す。 Ｓ１信号線の電位に電源電位ＶＯＦＦを与える他の構成例を示す。 図１３に示す構成例における制御信号のタイミングチャートを示す。 画素回路の他の構成例を示す。 １フレーム期間において、図１５に示す画素回路を制御する信号のタイミングチャートを示す。 当該ラッチ回路群において使用されるラッチ回路の構成例を示す。 ラッチ回路の入力信号及び出力信号のタイミングチャートを示す。 シフトレジスタ回路とラッチ回路群の組み合わせによって、制御信号Ｓ１、Ｓ２及びＥｍを生成、出力する回路構成例を模式的に示す。 ラッチ回路のレイアウト例を模式的に示す平面図である。 図２０におけるＸＸＩ－ＸＸＩ切断線における断面構造を模式的に示す。

以下において、図面を参照して実施形態を説明する。各図において共通の構成については同一の参照符号が付されている。説明をわかりやすくするため、図示した物の寸法、形状については、誇張して記載している場合もある。

以下において、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置のように、駆動電流により発光する発光素子を使用する発光型表示装置において、画素回路の制御信号を生成して出力する回路の構成が開示される。本明細書の一実施形態に係る表示装置は、シフトレジスタ回路と複数ラッチ回路の組み合わせによって、画素回路を制御するための制御信号を生成し、出力する。シフトレジスタ回路と複数ラッチ回路の組み合わせにより、所望のパルス幅を有する信号パルスを出力する回路を容易に設計することができる。

例えば、イメージリテンションは、駆動ＴＦＴの閾値電圧補償の時間を長くすることで低減できる。データ書き込みと閾値電圧補償を異なる期間で行うことで、より長い閾値電圧補償期間が可能となる。シフトレジスタ回路と複数ラッチ回路の組み合わせにより、データ書き込み期間の制御信号及び閾値電圧補償期間の制御信号を容易に生成することができる。

シフトレジスタ回路は、連結された複数のシフトレジスタユニットを含む。例えば、各シフトレジスタユニットは、対応する画素回路行に対して、データ書き込み期間の制御信号を出力する。各ラッチ回路は、異なる二つのシフトレジスタユニットからの制御信号を受け、対応する画素回路行に対して、閾値電圧補償期間の制御信号を出力する。この構成においては、閾値電圧補償期間の制御信号のためのシフトレジスタ回路が不要であり、回路面積を小さくできる。

他の例において、シフトレジスタ回路と複数ラッチ回路の組み合わせは、発光素子の発光のＯＮ／ＯＦＦを制御する発光制御信号を生成して出力することができる。各ラッチ回路は、異なる二つのシフトレジスタユニットからの信号を受け、対応する画素回路行に対して、発光制御信号を出力する。この構成により、発光制御信号を生成するドライバ回路を容易に設計することができる。

シフトレジスタ回路と複数ラッチ回路の組み合わせは、発光制御信号に加えて、データ書き込み信号を生成及び出力してもよい。各シフトレジスタユニットは、対応する画素回路行に対して、データ書き込み期間の制御信号を出力する。各ラッチ回路は、異なる二つのシフトレジスタユニットからのデータ書き込み制御信号を受けて、対応する画素回路行に対して発光制御信号を出力する。

［表示装置の構成］
以下において、本明細書の実施形態をより具体的に説明する。図１は、ＯＬＥＤ表示装置のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板及びＴＦＴ基板に実装された制御回路の構成例を模式的に示す。図１において、複数の同種要素のうちの一つのみが、符号で指示されている。ＯＬＥＤ表示装置１は、ＯＬＥＤ素子及び画素回路が形成されるＴＦＴ基板１０と、不図示の有機発光素子を封止する薄膜封止構造（ＴＦＥ：Ｔｈｉｎ Ｆｉｌｍ Ｅｎｃａｐｓｕｌａｔｉｏｎ）と、を含んで構成される。

薄膜封止構造は、封止構造部の一つであり、他の例として、封止構造部は、有機発光素子を封止する封止基板と、ＴＦＴ基板と封止基板とを接合する接合部（ガラスフリットシール部）を含むことができる。ＴＦＴ基板と封止基板との間には、例えば、乾燥窒素が封入される。

ＴＦＴ基板１０は絶縁基板を含み、その絶縁基板上に画像を表示する表示領域１０１が形成されている。表示領域１０１の外側に、第１のシフトレジスタ（ＳＲ）回路１１１、ラッチ回路群１１３、第２のシフトレジスタ回路１１５、及びドライバＩＣ１１７が配置されている。図１において、シフトレジスタ回路１１１は表示領域１０１の左側、シフトレジスタ回路１１５は表示領域１０１の右側に配置されており、これらは対向している。シフトレジスタ回路１１１とラッチ回路群１１３との間の領域には、それらを接続する配線１１２が形成されている。

ドライバＩＣ１１７は、不図示のＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）を介して外部の機器と接続される。ＦＰＣの接続端子は、ＴＦＴ基板１０上の接続端子１３９と相互接続される。

第１のシフトレジスタ回路１１１は、ＴＦＴ基板１０上のＳ２信号線１３２を駆動する。Ｓ２信号線１３２は、シフトレジスタ回路１１１からＸ軸に沿って延びＹ軸に沿って配列されている。図１において、Ｓ２信号線１３２は点線で表されている。シフトレジスタ回路１１１は、Ｓ２信号線１３２に対して、後述する制御信号Ｓ２のパルスを順次出力する。ラッチ回路群１１３は、ＴＦＴ基板１０上のＳ１信号線１３１を駆動する。Ｓ１信号線１３１は、ラッチ回路群１１３からＸ軸に沿って延びＹ軸に沿って配列されている。ラッチ回路群１１３は、Ｓ１信号線１３１に対して、後述する制御信号Ｓ１のパルスを順次出力する。

第２のシフトレジスタ回路１１５は、エミッション信号線（Ｅｍ信号線）１３３を駆動して、各画素の発光期間を制御する。Ｅｍ信号線１３３は、シフトレジスタ回路１１５からＸ軸に沿って延びＹ軸に沿って配列されている。シフトレジスタ回路１１５は、Ｅｍ信号線１３３に対して、後述するＥｍ信号（発光制御信号）のパルスを順次出力する。

ドライバＩＣ１１７は、例えば、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を用いて実装される。ドライバＩＣ１１７は、シフトレジスタ回路１１１、１１５に、電源及びタイミング信号（制御信号）を与える。ドライバＩＣ１１７は、データ線１３７に画素の輝度を規定するデータ信号を出力する。図１の構成例において、データ線１３７は、Ｙ軸に沿って延び、Ｘ軸に沿って配列されている。ドライバＩＣ１１７は、各データ線１３７に対して、選択されているＯＬＥＤ素子の輝度を規定するデータ信号を与える。

表示領域１０１は、複数の画素それぞれのＯＬＥＤ素子の発光を制御する複数の画素回路１０７を含む。図１の構成例において、画素回路は、マトリックス状に配置されている。画素回路のレイアウトは特に限定されない。カラーＯＬＥＤ表示装置において、各ＯＬＥＤ素子は、例えば、赤、青又は緑のいずれかの色を発光する。複数の画素回路は、画素回路アレイを構成する。

複数の画素回路からなる一つの画素回路行は、Ｓ１信号線１３１、Ｓ２信号線１３２及びＥｍ信号線１３３がそれぞれに接続されている。Ｓ１信号線１３１、Ｓ２信号線１３２及びＥｍ信号線１３３は、それぞれ、対応する画素回路行に制御信号Ｓ１、制御信号Ｓ２及び制御信号Ｅｍを伝送する。各データ線１３７は、一つの画素回路列に接続されており、各画素回路列は、画素回路行それぞれにおける一つの画素回路に接続されている。データ線１３７は、選択された画素回路行の画素回路に、発光輝度を指定するデータ信号を伝送する。

ＴＦＴ基板１０上に、アノード電源線１４１及びリセット電源線１４２が配設されている。アノード電源線１４１は、ＯＬＥＤ素子のアノードに与えられる電源電位を伝送する。図１において、アノード電源線１４１は破線で示され、そのパターンは、Ｘ軸に沿って延びる線と、それらに接続され、Ｙ軸に沿って延び、Ｘ軸に沿って配列された複数の線とを含む。

リセット電源線１４２は、画素回路の所定ノードの電位をリセットするための電源電位を伝送する。図１において、リセット電源線１４２は破線で示され、そのパターンは、Ｘ軸に沿って延びる線と、それに接続され、Ｙ軸に沿って延び、Ｘ軸に沿って配列された複数の線とを含む。これら電源電位は、例えば、外部の電源回路又はドライバＩＣ１１７内の電源回路から与えることができる。なお、図１において、図２を参照して後述する電源線の一部は省略されている。

後述するように、各画素回路は、駆動ＴＦＴ（駆動トランジスタ）と、駆動ＴＦＴの駆動電流を決める信号電圧を保持する保持容量を含む。データ線１３７が伝送するデータ信号は、補正されて保持容量に蓄積される（書き込まれる）。保持容量の電圧は、駆動ＴＦＴのゲート電圧（Ｖｇｓ）を決定する。補正されたデータ信号が駆動ＴＦＴのコンダクタンスをアナログ的に変化させ、発光階調に対応した順バイアス電流をＯＬＥＤ素子に供給する。

［画素回路の構成］
図２は、本明細書の一実施形態に係る画素回路１０７の構成例を示す。画素回路１０７は、Ｎ段目（Ｎは整数）の画素回路行に含まれる。画素回路１０７は、ゲート、ソースおよびドレインを持った６つのトランジスタ（ＴＦＴ）Ｍ１１～Ｍ１６を含む。本例において、全てのトランジスタＭ１１～Ｍ１６はＰ型ＴＦＴである。

トランジスタＭ１１は、ＯＬＥＤ素子Ｅ１への電流量を制御する駆動トランジスタである。駆動トランジスタＭ１１は、電源電位ＰＶＤＤを与えるアノード電源からＯＬＥＤ素子Ｅ１に与える電流量を、保持容量Ｃ１０が保持する電圧に応じて制御する。保持容量Ｃ１０は、書き込まれた電圧を、１フレーム期間を通じて保持する。ＯＬＥＤ素子Ｅ１のカソードは、カソード電源からの電源電位ＰＶＥＥを伝送する電源線２０４に接続されている。

図２の構成例において、保持容量Ｃ１０は直列に接続された容量Ｃ１１及びＣ１２で構成されている。保持容量Ｃ１０の一端には、アノード電源電位ＰＶＤＤが与えられ、他の一端はスイッチトランジスタＭ１３及びＭ１４のソース／ドレインに接続されている。また、保持容量Ｃ１０の他の一端は、駆動トランジスタＭ１１のゲートに接続されている。より具体的には、容量Ｃ１２の一端は、電源線１４１に接続されている。容量Ｃ１１の一端は、スイッチトランジスタＭ１３及びＭ１４のソース／ドレインに接続されている。容量Ｃ１１及びＣ１２の中間ノードが、駆動トランジスタＭ１１のゲートに接続されている。

保持容量Ｃ１０の電圧は、駆動トランジスタＭ１１のゲートとアノード電源線１４１との間の電圧である。駆動トランジスタＭ１１のソースはアノード電源線１４１に接続され、ソース電位はアノード電源電位ＰＶＤＤである。したがって、保持容量Ｃ１０は、駆動トランジスタＭ１１のゲートソース間電圧を保持する。図２の構成例において、容量Ｃ１２が、駆動トランジスタＭ１１のゲートソース間電圧を保持する。

トランジスタＭ１５はＯＬＥＤ素子Ｅ１の発光のＯＮ／ＯＦＦを制御するスイッチトランジスタである。トランジスタＭ１５のソースが駆動トランジスタＭ１１のドレインに接続されている。トランジスタＭ１５は、そのドレインに接続されたＯＬＥＤ素子Ｅ１への電流供給をＯＮ／ＯＦＦする。トランジスタＭ１５のゲートはＥｍ信号線（発光制御線）１３３に接続され、トランジスタＭ１５は、シフトレジスタ回路１１５からゲートに入力される発光制御信号Ｅｍにより制御される。

トランジスタＭ１６は、ＯＬＥＤ素子Ｅ１のアノードへのリセット電位Ｖｒｓｔの供給のために動作する。トランジスタＭ１６のソース／ドレインの一端はリセット電位Ｖｒｓｔを伝送する電源線１４２に接続され、他端はＯＬＥＤ素子Ｅ１のアノードに接続されている。

トランジスタＭ１６のゲートはＳ１信号線１３１に接続され、トランジスタＭ１６は、制御信号Ｓ１により制御される。トランジスタＭ１６は、ラッチ回路群１１３からゲートに入力される制御信号Ｓ１によりＯＮにされると、電源線１４２により伝送されたリセット電位Ｖｒｓｔを、ＯＬＥＤ素子Ｅ１のアノードへ与える。また、トランジスタＭ１６は、ＯＬＥＤ素子Ｅ１のアノードにリセット電位Ｖｒｓｔを供給すると同時に、リセット期間に電源ＰＶＤＤから、Ｍ１１、Ｍ１５を介して流れ込む電流をバイパスし、漏れ発光を防止する機能を持つ。

トランジスタＭ１２は、駆動トランジスタＭ１１の閾値補正（閾値補償）を行うための電圧を保持容量Ｃ１０に書き込むためのスイッチトランジスタであり、駆動トランジスタＭ１１のゲート電位をリセットするためのトランジスタである。トランジスタＭ１２のソース及びドレインは、駆動トランジスタＭ１１のゲート及びドレインを接続する。そのため、トランジスタＭ１２がＯＮであるとき、駆動トランジスタＭ１１はダイオード接続の状態にある。

トランジスタＭ１４は、駆動トランジスタＭ１１の閾値補償を行うための電圧を保持容量Ｃ１０に書き込むためのスイッチトランジスタである。トランジスタＭ１４は、保持容量Ｃ１０への基準電位Ｖｒｅｆの供給の有無を制御する。トランジスタＭ１４のソース／ドレインの一端は基準電位Ｖｒｅｆを伝送する電源線２０２に接続され、他端は容量Ｃ１１の一端に接続されている。トランジスタＭ１４のゲートはＳ１信号線１３１に接続され、トランジスタＭ１４は、ラッチ回路群１１３からゲートに入力される制御信号Ｓ１により制御される。

トランジスタＭ１２、Ｍ１６及びＭ１４は、制御信号Ｓ１により制御される。したがって、これらトランジスタＭ１２、Ｍ１６及びＭ１４は、同時にＯＮ／ＯＦＦされる。これらがＯＮの状態にある期間において、発光制御トランジスタＭ１５がＯＮされて駆動トランジスタＭ１１のゲート電位がリセットされた後、発光制御トランジスタＭ１５がＯＦＦされる。トランジスタＭ１２及びＭ１４がＯＮであるとき、トランジスタＭ１１はダイオード接続されたトランジスタを構成する。電源電位ＰＶＤＤと基準電位Ｖｒｅｆと間において、保持容量Ｃ１０に閾値補償電圧が書き込まれる。

トランジスタＭ１３は、データ信号を供給する画素回路を選択し、保持容量Ｃ１０にデータ信号（データ信号電圧）を書き込むためのスイッチトランジスタである。トランジスタＭ１３のソース／ドレインの一端は、データ信号Ｖｄａｔａを伝送するデータ線１３７に接続され、他端は保持容量Ｃ１０に接続されている。より具体的には、トランジスタＭ１３のソース／ドレインの一端は、容量Ｃ１１の一端に接続されている。

トランジスタＭ１３のゲートは、データ信号を書き込む画素回路行を選択する制御信号Ｓ２を伝送するＳ２信号線１３２に接続されている。トランジスタＭ１３は、シフトレジスタ回路１１１から供給される制御信号Ｓ２により制御される。トランジスタＭ１３がＯＮのとき、トランジスタＭ１３は、ドライバＩＣ１１７からデータ線１３７を介して供給されるデータ信号Ｖｄａｔａを、保持容量Ｃ１０に与える。

図３は、図２に示す画素回路１０７を制御する信号のタイミングチャートの例を示す。図３は、Ｎ段目の画素回路行の画素回路に、駆動トランジスタＭ１１の閾値補償電圧及びデータ信号Ｖｄａｔａを書き込むためのタイミングチャートを示す。具体的には、図３は、データ信号Ｖｄａｔａを書き込むＮ段目の画素回路行の選択信号Ｓ１＿Ｎ、Ｓ２＿Ｎ、Ｎ段目の画素回路行の発光制御信号Ｅｍ＿Ｎ、（Ｎ－６）段目の画素回路行の選択信号Ｓ２＿Ｎ－６の、１フレームにおける時間変化を示す。図３は、信号電位レベルの変化を示す。選択信号は制御信号の一つであり、走査信号とも呼ぶ。

図３のタイミングチャートにおいて、１Ｈ期間は、画素回路にデータ信号Ｖｄａｔａを書き込む期間であり、選択信号Ｓ２がＬｏｗである期間である。閾値補償期間は、１Ｈ以上であり、図３の例において５Ｈである。

時刻Ｔ１において、選択信号Ｓ２＿Ｎ－６が、ＨｉｇｈからＬｏｗに変化する。後述するように、選択信号Ｓ２＿Ｎ－６の変化に応じて、選択信号Ｓ１＿Ｎが、ＨｉｇｈからＬｏｗに変化する。選択信号Ｓ１＿Ｎの変化に応じて、トランジスタＭ１２、Ｍ１４及びＭ１６がＯＮになる。時刻Ｔ１において、発光制御信号Ｅｍ＿ＮはＬｏｗであるため、トランジスタＭ１５はＯＮである。

トランジスタＭ１２、Ｍ１４～Ｍ１６がＯＮであるため、リセット電位ＶｒｓｔがＯＬＥＤ素子Ｅ１のアノードに与えられ、さらに、駆動トランジスタＭ１１のゲートに与えられる。時刻Ｔ２において、発光制御信号Ｅｍ＿ＮはＬｏｗからＨｉｇｈに変化する。時刻Ｔ１からＴ２は、駆動トランジスタＭ１１のゲート電圧のリセット期間である。時刻Ｔ２において、さらに、選択信号Ｓ２＿Ｎ－６が、ＬｏｗからＨｉｇｈに変化する。時刻Ｔ１からＴ２は、（Ｎ－６）段目の画素回路行へのデータ信号の書き込み期間である。時刻Ｔ１からＴ２の期間は１Ｈである。

時刻Ｔ２から時刻Ｔ３まで、信号Ｓ１＿Ｎ、Ｓ２＿Ｎ、Ｅｍ＿Ｎ、Ｓ２＿Ｎ－６の電位レベルが維持される。トランジスタＭ１２、Ｍ１４、Ｍ１６がＯＮであり、トランジスタＭ１５を含む他のトランジスタＯＦＦである。時刻Ｔ２から時刻Ｔ３までの期間において、保持容量Ｃ１０に閾値補償電圧が書き込まれる。時刻Ｔ２から時刻Ｔ３の期間は閾値補償期間であり、その長さは５Ｈである。

時刻Ｔ３において、選択信号Ｓ２＿Ｎが、ＨｉｇｈからＬｏｗに変化する。後述するように、選択信号Ｓ２＿Ｎの変化に応答して、選択信号Ｓ１＿Ｎは、ＬｏｗからＨｉｇｈに変化する。選択信号Ｓ１＿Ｎの変化に応答して、トランジスタＭ１２、Ｍ１４、Ｍ１６はＯＦＦになる。時刻Ｔ３以降、選択信号Ｓ１＿ＮはＨｉｇｈに維持される。

また、選択信号Ｓ２＿Ｎの変化に応答して、トランジスタＭ１３はＯＦＦからＯＮになる。これにより、保持容量Ｃ１０へのデータ信号Ｖｄａｔａの書き込みが開始する。時刻Ｔ４において、選択信号Ｓ２＿Ｎが、ＨｉｇｈからＬｏｗに変化する。これにより、トランジスタＭ１３はＯＮからＯＦＦになり、Ｎ段目の画素回路行へのデータ書き込みが終了する。時刻Ｔ３からＴ４は、Ｎ段目の画素回路行へのデータ書き込み期間であり、その長さは１Ｈである。時刻Ｔ４以降、選択信号Ｓ２＿ＮはＨｉｇｈに維持される。

時刻Ｔ４において、発光制御信号Ｅｍ＿ＮはＨｉｇｈからＬｏｗに変化する。これにより、トランジスタＭ１５は、ＯＦＦからＯＮに変化する。これによりＯＬＥＤ素子Ｅ１に駆動電流が与えられ、ＯＬＥＤ素子が発光を開始する。

図４は、連続する４段の画素回路行における閾値補償期間及びデータ書き込み期間の関係を模式的に示す。各画素回路行において、閾値補償期間の後にデータ書き込み期間が続く。データ書き込み期間及び閾値補償期間の長さは画素回路行に共通である。データ書き込み期間の長さは１Ｈであり、閾値補償期間の長さは、（ｑ－１）＊Ｈである。ｑは２以上の整数である。より適切な閾値補償を行うためには、ｑは３以上の整数に設定される。図３を参照して説明した例においてｑは６である。

後述するように、閾値補償期間の長さは、選択信号Ｓ１＿Ｎを変化させるより前の段の選択信号Ｓ２＿Ｎ－ｑに応じて変化する。上述のように、選択信号Ｓ１＿ＮがＬｏｗである期間はｑＨであり、閾値補償期間は、（ｑ－１）＊Ｈである。表示装置の設計において適切な閾値補償期間が得られるように、ｑは選択される。

図４に示すように、データ信号は、画素回路行に順次書き込まれる。各画素回路行のデータ書き込み期間は、前段のデータ書き込み期間の終了後すぐに開始し、異なる画素回路行のデータ書き込み期間が重なることはない。閾値補償期間は、直前の閾値補償期間の一部及びデータ書き込み期間と重なっている。閾値補償期間は、直前の段からいくつかの段の画素回路行のデータ書き込み期間と重なり得る。

［シフトレジスタ回路とラッチ回路群の組み合わせ］
図５は、ラッチ回路群１１３に含まれるラッチ回路３００の構成例を示す。図５に示すラッチ回路３００は、Ｎ段目の画素回路行に選択信号Ｓ１＿Ｎを出力する。ラッチ回路３００は、信号が入力されるＳＥＴ端子３０１及びＲＳＴ端子３０２を含み、信号を出力するＱ端子３０３を含む。

シフトレジスタ回路１１１からの（Ｎ－６）段目の画素回路行の選択信号Ｓ２＿Ｎ－６が、ＳＥＴ端子３０１に入力される。Ｎ段目の画素回路行の選択信号Ｓ２＿ＮがＲＳＴ端子３０２に入力される。ラッチ回路３００は、Ｑ端子３０３から、Ｓ１＿Ｎ信号をＮ段目の画素回路行のＳ１信号線１３１に出力する。

図６は、ラッチ回路３００の真理値表を示す。図６の真理値表において、Ｌは論理的なＬｏｗレベルを示し、Ｈは論理的なＨレベルを示す。図３から５を参照して説明した構成において、信号Ｓ１及びＳ２のＨｉｇｈ電位レベルが論理的Ｌｏｗに対応し、Ｌｏｗ電位レベルが論理的Ｈｉｇｈに対応する。

ＳＥＴ入力がＬ、ＲＳＴ入力がＬのとき、Ｑ出力はＬである。ＳＥＴ入力がＨ、ＲＳＴ入力がＬのとき、Ｑ出力はＨであり、その後、ＳＥＴ入力が変化しても、Ｑ出力はＨに保持される。ＳＥＴ入力がＬ、ＲＳＴ入力がＨのとき、Ｑ出力はＬである。ＳＥＴ入力及びＲＳＴ入力がＨの状態は禁止される。

図３及び５を参照した説明から理解されるように、シフトレジスタ回路１１１は、選択信号Ｓ２のパルスを、対応する画素回路行に、順次出力する。パルス幅は１Ｈである。各ラッチ回路３００は、対応する画素回路行に対して、Ｓ１信号を出力する。

上述のように、Ｎ段目のラッチ回路３００は、所定の前段の選択信号Ｓ２＿Ｎ－ｑのＬｏｗ電位レベル（Ｈ論理レベル）のパルスをＳＥＴ端子３０１において受けて、Ｑ端子３０３からの選択信号Ｓ１＿ＮをＬｏｗ電位レベルに変化させる。その後、選択信号Ｓ２＿Ｎ－ｑは、Ｈｉｇｈ電位レベル（Ｌ論理レベル）に変化するが、ＲＳＴ端子３０２への入力Ｓ２＿ＮはＨｉｇｈ電位レベルであり、Ｑ端子３０３からの選択信号Ｓ１＿ＮはＬｏｗ電位レベルに維持される。

その後、ラッチ回路３００は、Ｎ段目の画素回路行の選択信号Ｓ２＿ＮのＬｏｗ電位レベル（Ｈ論理レベル）のパルスをＲＳＴ端子３０２において受けて、Ｑ端子３０３からの選択信号Ｓ１＿ＮをＨｉｇｈ電位レベル（Ｌ論理レベル）に変化させる。ラッチ回路３００からの出力されるＳ１＿Ｎ信号のパルス幅は、ｑＨである。

図７は、ラッチ回路３００の回路構成例を示す。図７の構成例において、ラッチ回路３００は四つのトランジスタと一つの容量素子で構成されている。四つのトランジスタＭ２１～Ｍ２４は、Ｐ型トランジスタである。トランジスタＭ２１はダイオード接続状態であり、そのドレインがＳＥＴ端子３０１からの入力を受ける。トランジスタＭ２２は、トランジスタＭ２１と電源電位ＰＶＥＥを与える電源との間に接続され、そのゲートがＲＳＴ端子３０２からの入力を受ける。

トランジスタＭ２３は電源電位ＰＶＤＤを与える電源とＱ端子３０３との間に接続され、そのゲートはトランジスタＭ２１とＭ２２の中間ノードに接続されている。トランジスタＭ２４は、トランジスタＭ２３と電源電位ＰＶＥＥを与える電源との間に接続され、そのゲートがＲＳＴ入力を受ける。容量素子Ｃｂは、トランジスタＭ２３のゲートと、Ｑ端子３０３との間に接続されている。トランジスタＭ２３とＭ２４の間の中間ノードが、Ｑ端子３０３に接続されている。

図８は、シフトレジスタ回路１１１とラッチ回路群１１３の構成例及び配線１１２のレイアウトの例を模式的に示す。シフトレジスタ回路１１１は、直列に連結された複数のシフトレジスタユニットを含む。図８において一つのシフトレジスタユニットのみが符号４００で指示されている。

図８は、（Ｎ－６）段目のシフトレジスタユニット４００から（Ｎ＋３）段目のシフトレジスタユニット４００を示している。これらシフトレジスタユニット４００は、同一段目の画素回路行に対応する。二つのクロック信号ＣＫ、ＣＫＢに従って、データビットが、前段のシフトレジスタユニット４００から次段のシフトレジスタユニット４００に移動する。データビットを保持するシフトレジスタユニット４００は、信号パルスを出力する。

ラッチ回路群１１３は、複数のラッチ回路３００を含む。図８において一つのシフトレラッチ回路のみが符号３００で指示されている。図８は、（Ｎ－６）段目のラッチ回路３００から（Ｎ＋３）段目のラッチ回路３００を示している。これらラッチ回路３００は、同一段目の画素回路行に対応する。

シフトレジスタ回路１１１は、画素回路行それぞれに対応するシフトレジスタユニット４００を含む。画素回路行に対応するシフトレジスタユニット４００は、当該画素回路行及び二つのラッチ回路３００に信号パルスを出力する。シフトレジスタユニット４００の数は、画素回路行の数より多い。一部のシフトレジスタユニット４００（不図示）は、画素回路行に接続されておらず、ラッチ回路３００のみに信号を出力する。

各ラッチ回路３００の二つの入力は、異なる段のシフトレジスタユニット４００の出力に接続されている。具体的には、より前段のシフトレジスタユニット４００からの出力が、ＳＥＴ端子に入力され、より後段のシフトレジスタユニット４００からの出力がＲＳＴ端子に入力される。図８に示す構成例において、（Ｎ－６）段目のシフトレジスタユニット４００の出力は、Ｎ段目のラッチ回路３００のＳＥＴ端子に入力され、Ｎ段目のシフトレジスタユニット４００の出力は、Ｎ段目のラッチ回路３００のＲＳＴ端子に入力される。

Ｎ段目のシフトレジスタユニット４００は、Ｎ段目の画素列行、Ｎ段目のラッチ回路３００のＲＳＴ端子、及び（Ｎ＋６）段目のラッチ回路３００のＳＥＴ端子にＮ段目の選択信号Ｓ２を出力する。Ｎ段目のシフトレジスタユニット４００は、これらに同時に信号パルスを出力する。

Ｎ段目のラッチ回路３００は、Ｎ段目の画素回路行に対してＱ端子から選択信号Ｓ１を出力する。上述のように、Ｎ段目のラッチ回路３００は、（Ｎ－６）段目のシフトレジスタユニット４００からの信号パルスに応じて選択信号Ｓ１のパルスを開始し、Ｎ段目のシフトレジスタユニット４００からの信号パルスに応じてパルスを終了する。ラッチ回路３００からのパルスは第１信号パルスであり、シフトレジスタユニット４００からのパルスは第２信号パルスである。図３に示した選択信号Ｓ１＿Ｎは、２つのシフトレジスタユニットと１つのラッチ回路から、以上のようにして生成される。

Ｎ段目のシフトレジスタユニット４００及びＮ段目のラッチ回路３００についての上記説明は、画素回路行それぞれに対応する他の段のシフトレジスタユニット４００及びラッチ回路３００に適用できる。また、上記例は、６段離れた二つのシフトレジスタユニット４００からの出力で、ラッチ回路３００が制御されるが、ラッチ回路３００を制御するシフトレジスタユニット４００の位置関係は、選択信号Ｓ１のパルス幅に応じて決定される。

より一般的に記載すると、Ｎ段目のラッチ回路３００の出力は、Ｋ段目のシフトレジスタユニットからのパルスによりセットされ、（Ｋ＋ｐ）段目のシフトレジスタユニットからの信号パルスによってリセットされる。Ｋは整数、ｐは２以上の整数である。上記例において、Ｋは（Ｎ－６）、ｐは６である。

（Ｎ＋ｑ）段目のラッチ回路の出力は、（Ｋ＋ｑ）段目のシフトレジスタユニットからの信号パルスによりセットされ、（Ｋ＋ｑ＋ｐ）段目のシフトレジスタユニットからの信号パルスによってリセットされる。ｑは、１以上の整数である。ラッチ回路３００からのパルスは、ｐ＊Ｈのパルス幅を有する。また、（Ｎ＋ｑ）段目のラッチ回路３００からのパルスは、Ｎ段目のラッチ回路３００からのパルスに対してｑ＊Ｈの時間遅れを有する。上述のように、閾値補償期間は、（ｐ－１）＊Ｈである。

次に、シフトレジスタ回路とラッチ回路群の組み合わせにより、発光制御信号Ｅｍを生成する構成を説明する。図９は、ラッチ回路群に含まれるＮ段目のラッチ回路３５０への入出信号を示す。ラッチ回路３５０の真理値表は、図６を参照して説明した通りである。

ラッチ回路３５０のＲＳＴ端子３５２に、（Ｎ－５）段目のシフトレジスタからの選択信号Ｓ２＿Ｎ－５が入力される。ラッチ回路３５０のＳＥＴ端子３５１に、（Ｎ＋１）段目のシフトレジスタからの選択信号Ｓ２＿Ｎ＋１が入力される。ラッチ回路３５０は、Ｑ端子３５３から、Ｎ段目の画素回路行に発光制御信号Ｅｍ＿Ｎを出力する。閾値補償期間が（ｐ－１）＊Ｈであるとき、ラッチ回路３５０のＲＳＴ端子３５２に、（Ｎ－（ｐ－１））段目のシフトレジスタからの選択信号Ｓ２が入力される。

図１０Ａは、発光制御信号Ｅｍを生成するための、シフトレジスタ回路とラッチ回路群の構成例及び配線のレイアウトの例を模式的に示す。これにより、発光制御信号Ｅｍを生成するための回路をより容易に設計することが可能となる。

シフトレジスタ回路４５１は、直列に連結された複数のシフトレジスタユニット４５２を含む。一つのシフトレジスタユニットのみが符号４５２で指示されている。シフトレジスタユニット４５２の構成は、シフトレジスタユニット４００と同様である。シフトレジスタ回路４５１は、画素回路に信号を直接出せず、ラッチ回路群４６１にのみ出力する。

ラッチ回路群４６１は、画素回路行それぞれに対応するラッチ回路３５０を含む。一つ
のラッチ回路が、符号３５０で指示されている。ラッチ回路群４６１の構成は、図８を参照して説明した構成と同様である。図８の構成と比較して、シフトレジスタ回路４５１とラッチ回路群４６１との間の接続配線４７１が異なる。

図１０Ａは、（Ｎ－６）段目のシフトレジスタユニット４５２及びラッチ回路３５０から（Ｎ＋３）段目のシフトレジスタユニット４５２及びラッチ回路３５０を示している。ラッチ回路３５０は、同一段目の画素回路行に対応する。シフトレジスタユニット４５２の数は、画素回路行の数より多い。

各ラッチ回路３５０の二つの入力は、異なるシフトレジスタユニット４５２の出力に接続されている。具体的には、より前段のシフトレジスタユニット４５２からの出力が、ＲＳＴ端子に入力され、より後段のシフトレジスタユニット４５２からの出力がＳＥＴ端子に入力される。図１０Ａに示す構成例において、（Ｎ－５）段目のシフトレジスタユニット４５２の出力は、Ｎ段目のラッチ回路３５０のＲＳＴ端子に入力され、（Ｎ＋１）段目のシフトレジスタユニット４５２の出力は、Ｎ段目のラッチ回路３５０のＳＥＴ端子に入力される。

Ｎ段目のシフトレジスタユニット４５２は、（Ｎ－１）段目のラッチ回路３５０のＳＥＴ端子及び（Ｎ＋５）段目のラッチ回路３５０のＲＳＴ端子に制御信号を出力する。Ｎ段目のシフトレジスタユニット４５２は、これらに同時に信号パルスを出力する。

Ｎ段目のラッチ回路３５０は、Ｎ段目の画素回路行に対してＱ端子から発光制御信号Ｅｍを出力する。Ｎ段目のラッチ回路３５０は、（Ｎ－５）段目のシフトレジスタユニット４５２からの信号パルスに応じて発光制御信号Ｅｍのパルスを開始し、（Ｎ＋１）段目のシフトレジスタユニット４５２からの信号パルスに応じてパルスを終了する。

発光制御信号Ｅｍのパルスの向き（電位レベル）は、選択信号Ｓ１のパルスの向きと逆である。各信号のタイミングチャートは図１０Ｂに示す通りである。ラッチ回路３５０からのパルスは第１信号パルスであり、シフトレジスタユニット４５２からのパルスは第２信号パルスである。

Ｎ段目のシフトレジスタユニット４５２及びＮ段目のラッチ回路３５０についての上記説明は、画素回路行それぞれに対応する他の段のラッチ回路３５０及びそれらに対応するシフトレジスタユニット４５２に適用できる。また、上記例は、６段離れた二つのシフトレジスタユニット４５２からの出力で、ラッチ回路３５０が制御されるが、ラッチ回路３５０を制御するシフトレジスタユニット４５２の位置関係は、発光制御信号Ｅｍのパルス幅に応じて決定される。

より一般的に記載すると、Ｎ段目のラッチ回路の出力は、Ｋ段目のシフトレジスタユニットからのパルスによりリセットされ、（Ｋ＋ｐ）段目のシフトレジスタユニットからの信号パルスによってセットされる。上記例において、Ｋは（Ｎ－５）、ｐは６である。

（Ｎ＋ｑ）段目のラッチ回路の出力は、（Ｋ＋ｑ）段目のシフトレジスタユニットからの信号パルスによりリセットされ、（Ｋ＋ｑ＋ｐ）段目のシフトレジスタユニットからの信号パルスによってセットされる。ラッチ回路３５０からのパルスは、ｐ＊Ｈのパルス幅を有する。また、（Ｎ＋ｑ）段目のラッチ回路３５０からのパルスは、Ｎ段目のラッチ回路３５０からのパルスに対してｑ＊Ｈの時間遅れを有する。上述のように、ＯＬＥＤ素子Ｅ１への電流供給をＯＦＦとする期間は、ｐ＊Ｈである。

図１０Ａを参照して説明した構成例は、シフトレジスタ回路とラッチ回路群の組み合わせにより、選択信号Ｓ２を生成することなく、発光制御信号Ｅｍのみを生成、出力する。他の構成例は、発光制御信号Ｅｍに加えて選択信号Ｓ２を生成、出力してもよい。この場合、ＯＬＥＤ表示装置は、選択信号Ｓ１を生成し、ラッチ回路を介することなく出力するシフトレジスタを含む。

選択信号Ｓ２及び発光制御信号Ｅｍを生成する回路は、図１０Ａの構成例に、シフトレジスタユニット４５２の出力から対応する画素回路行への制御信号線を追加する。画素回路行と接続されているシフトレジスタユニット４５２は、図１０Ａを参照して説明した二つのラッチ回路と共に、同一段目の画素回路行に対しても信号パルスを出力する。本発明の駆動方法は、以上説明した２つの実施例に限定されるものではなく、ラッチ回路へ入力するＳＥＴ信号、ＲＳＴ信号の時間順序、時間間隔を変えれば、任意の時間幅のパルスを生成することができる、汎用性が高い方法である。

図１１は、ラッチ回路３００から選択信号Ｓ１を伝送する信号線１３１を、電源電位ＶＯＦＦに接続する構成例を示す。これにより、Ｓ１信号線が発光期間中にフローティングとなることを防止できる。

発光期間においては、Ｓ１信号線に接続されるトランジスタＭ２３とＭ２４はオフ状態のため、Ｓ１信号線は電気的にフローティング状態となる。Ｓ１信号線の電位は、信号線全体の電気容量によって保持されるが、表示領域内においてＳ１信号線と交差するデータ線との結合容量を介したフィードスルーノイズによって、変動する。この電位変動が大きい場合、画像品質を低下させる可能性がある。このため、発光期間中に、Ｓ１信号線の電位を固定することが、より望ましい。

図１１の構成例は、Ｓ１信号線１３１と電源電位ＶＯＦＦの電源線との接続をＯＮ／ＯＦＦするリセットスイッチ（スイッチトランジスタ）５０１を含む。図１１の構成例において、リセットスイッチ５０１は、Ｐ型ＴＦＴである。リセットスイッチ５０１は、Ｓ１信号線１３１それぞれに実装される。電源電位ＶＯＦＦは、選択信号Ｓ１のパルス電位と反対の電位であって、図２から１０を参照して説明した構成例において、Ｈｉｇｈ電位レベルである。

リセットスイッチ５０１のＯＮ／ＯＦＦは、シフトレジスタ回路１１５から出力される発光制御信号Ｅｍにより制御される。発光制御信号は、ＯＬＥＤ素子Ｅ１への駆動電流の供給の有無を制御する信号である。具体的には、Ｎ段目のＳ１信号線１３１に対して電源電位ＶＯＦＦの供給をＯＮ／ＯＦＦするリセットスイッチ５０１は、同じＮ段目の発光制御信号Ｅｍ＿ＮによりＯＮ／ＯＦＦされる。

図１２は、図１１に示す回路における制御信号のタイミングチャートを示す。以下において、図３に示すタイミングチャートとの相違点を主に説明する。発光制御信号Ｅｍ＿Ｎは、時刻Ｔ１より１Ｈ前の時刻Ｔ０に、ＬｏｗレベルからＨｉｇｈレベルに変化する。発光制御信号Ｅｍ＿ＮがＬｏｗレベルのとき、リセットスイッチ５０１はＯＮであり、Ｎ段目のＳ１信号線１３１の電位は、電源電位ＶＯＦＦに固定されている。

発光制御信号Ｅｍ＿ＮのＨｉｇｈレベルへの変化に応答して、リセットスイッチ５０１はＯＦＦとなる。Ｓ１信号線１３１は、フローティング状態にある。時刻Ｔ１において、ラッチ回路３００は、選択信号Ｓ１＿ＮにＬｏｗレベルの信号出力を開始する。発光制御信号Ｅｍ＿ＮはＨｉｇｈレベルであり、トランジスタＭ１５はＯＦＦである。ＯＬＥＤ素子Ｅ１のアノードにリセット電位Ｖｒｓｔが与えられ、駆動トランジスタＭ１１のゲートに与えられない。

時刻Ｔ４より１Ｈだけ後の時刻Ｔ５において、発光制御信号Ｅｍ＿Ｎは、ＨｉｇｈレベルからＬｏｗレベルに変化する。発光制御信号Ｅｍ＿ＮのＬｏｗレベルへの変化に応答して、リセットスイッチ５０１はＯＮとなる。リセットスイッチ５０１はＯＮとなり、Ｎ段目のＳ１信号線１３１の電位は、電源電位ＶＯＦＦに固定されている。

図１３は、Ｓ１信号線の電位に電源電位ＶＯＦＦを与える他の構成例を示す。図１３に示す構成例は、シフトレジスタ回路５０３とラッチ回路群の組み合わせにより、リセットスイッチ５０１を制御する信号ＶＲＥＳＥＴを生成、出力する。図１３はＮ段目のラッチ回路５０５を例として示すが、全ての段のＳ１信号線それぞれに対応するラッチ回路５０５が実装される。ラッチ回路５０５の出力は、同段目のリセットスイッチ５０１のゲートに入力される。シフトレジスタユニットのパルス期間は１Ｈである。

図１３に示す構成例において、Ｎ段目のラッチ回路５０５のＲＳＴ端子に（Ｎ－６）段目のシフトレジスタユニットの出力が入力され、ＳＥＴ端子にＮ段目のシフトレジスタユニットの出力が入力される。Ｎ段目のラッチ回路５０５は、Ｑ端子からＮ段目のリセットスイッチ５０１のゲートに制御信号ＶＲＥＳＥＴを出力する。

図１４は、図１３に示す構成例における制御信号のタイミングチャートを示す。図３に示すタイミングチャートとの相違点を主に説明する。図１４に示すように、Ｎ段目のリセットスイッチ５０１の制御信号ＶＲＥＳＥＴは、Ｎ段目の選択信号Ｓ１と相補的に変化する。つまり、一方がＨｉｇｈ又はＬｏｗレベルのとき、他方はＬｏｗ又はＨｉｇｈレベルである。これにより、Ｓ１信号線の電位を安定させることができる。

時刻Ｔ１において、ラッチ回路５０５のＲＳＴ端子への制御信号Ｒ＿Ｎ－６のパルスにより、ラッチ回路５０５の出力は、論理的Ｈから論理的Ｌに変化する。つまり、ラッチ回路５０５の出力ＶＲＥＳＥＴは、Ｌｏｗ電位レベルからＨｉｇｈ電位レベルに変化する。これにより、リセットスイッチ５０１はＯＦＦされる。

その後、時刻Ｔ３において、ラッチ回路５０５のＳＥＴ端子への制御信号Ｒ＿Ｎのパルスにより、ラッチ回路５０５の出力は、論理的Ｌから論理的Ｈに変化する。つまり、ラッチ回路５０５の出力ＶＲＥＳＥＴは、Ｈｉｇｈ電位レベルからＬｏｗ電位レベルに変化する。これにより、リセットスイッチ５０１はＯＮされ、電源電位ＶＯＦＦがＳ１信号線に与えられる。

図１１から図１４を参照して説明したように、各ラッチ回路からのパルスを画素回路行に伝送する配線は、パルスが終了した後、Ｈｉｇｈレベルの電位の電源線に接続される。これにより、配線電位を安定させることができる。なお、配線を供給する電位レベルは、パルスの基準電位レベルであり、Ｓ１信号の波形によりＬｏｗレベルであることもある。

図１３及び１４を参照して説明構成例は、第２シフトレジスタ回路５０３と、複数の第２ラッチ回路５０５を含む。各ラッチ回路５０５は、対応するリセットスイッチ５０１へ信号パルスを出力する。

シフトレジスタ回路５０３は、信号パルスを順次出力する。各ラッチ回路５０５には、シフトレジスタ回路５０３の一つのシフトレジスタユニットからの信号パルスと、そのシフトレジスタユニットより後段のシフトレジスタユニットからの信号パルスと、が入力される。各ラッチ回路５０５からの信号パルスは、前段のシフトレジスタユニットからの信号パルスに応答して開始し、後段のシフトレジスタユニットからの信号パルスに応答して終了する。

各ラッチ回路５０５は、Ｓ１信号パルスに同期した信号パルスによって対応するリセットスイッチ５０１を制御して、Ｓ１信号線パルスを画素回路行に伝送する配線をＳ１信号パルスが終了した後、Ｈｉｇｈレベルの電位の電源線に接続する。

［他の画素回路構成］
図１５は、画素回路の他の構成例を示す。画素回路５５０は、Ｐ型ＴＦＴ及びＮ型ＴＦＴを含む。Ｐ型ＴＦＴは例えば低温ポリシリコンＴＦＴであり、Ｎ型ＴＦＴは例えば酸化物半導体ＴＦＴである。画素回路５５０は、７つのトランジスタ（ＴＦＴ）Ｍ５１～Ｍ５７を含む。本例において、トランジスタＭ５１、Ｍ５３及びＭ５６はＰ型ＴＦＴであり、トランジスタＭ５２、Ｍ５４、Ｍ５５及びＭ５７はＮ型ＴＦＴである。

トランジスタＭ５３は、ＯＬＥＤ素子Ｅ１への電流量を制御する駆動トランジスタである。駆動トランジスタＭ５３は、アノード電源からＯＬＥＤ素子Ｅ１に与える電流量を、保持容量Ｃｓｔが保持する電圧に応じて制御する。ＯＬＥＤ素子Ｅ１のカソードは、カソード電源に接続されている。保持容量Ｃｓｔは、駆動トランジスタＭ５３のゲートソース間電圧を保持する。

トランジスタＭ５１及びＭ５６は、ＯＬＥＤ素子Ｅ１の発光の有無を制御する。トランジスタＭ５１は、ソース端子がアノード電源に接続され、ドレイン端子に接続された駆動トランジスタＭ５３への電流供給をＯＮ／ＯＦＦする。トランジスタＭ５６は、ソース端子が駆動トランジスタＭ５３のドレイン端子に接続され、ドレイン端子に接続されたＯＬＥＤ素子Ｅ１への電流供給をＯＮ／ＯＦＦする。トランジスタＭ５１及びＭ５６は、発光制御信号Ｅｍにより制御される。

トランジスタＭ５７は、ＯＬＥＤ素子Ｅ１のアノードへのリセット電位の供給のために動作する。トランジスタＭ５７は、ゲートに入力される選択信号Ｓ２によりＯＮにされると、リセット電源からリセット電位ＶｒｓｔをＯＬＥＤ素子Ｅ１のアノードへ与える。リセット電源のもう一端は、ＧＮＤに接続されている。

トランジスタＭ５５は、駆動トランジスタＭ５３のゲートへのリセット電位の供給の有無を制御する。トランジスタＭ５５は、ゲートに入力される選択信号Ｓ１によりＯＮにされると、ソース／ドレインに接続されたリセット電源からリセット電位Ｖｒｓｔを駆動トランジスタＭ５３のゲートに与える。リセット電源のもう一端は、ＧＮＤに接続されている。なお、ＯＬＥＤ素子Ｅ１のアノードへのリセット電位と駆動トランジスタＭ５３のゲートへのリセット電位は異なっていてもよい。

トランジスタＭ５２は、データ信号を供給する画素回路５５０を選択するための選択トランジスタである。トランジスタＭ５２のゲート電圧は、選択信号Ｓ２により制御される。選択トランジスタＭ５２は、ＯＮのとき、ドライバＩＣ１１７からデータ線を介して供給されるデータ信号Ｖｄａｔａを、駆動トランジスタＭ５３のゲート（保持容量Ｃｓｔ）に与える。

本例において、選択トランジスタＭ５２は、データ線と駆動トランジスタＭ５３のソースとの間に接続されている。さらに、トランジスタＭ５４は、駆動トランジスタＭ５３のドレインとゲートとの間に接続されている。

トランジスタＭ５４は、駆動トランジスタＭ５３の閾値電圧を補正するために動作する。トランジスタＭ５４がＯＮであるとき、駆動トランジスタＭ５３はダイオード接続状態のトランジスタを構成する。データ線からのデータ信号Ｖｄａｔａは、ＯＮである選択トランジスタＭ５２、駆動トランジスタＭ５３及びトランジスタＭ５４のチャネル（ソース及びドレイン）を介して、保持容量Ｃｓｔに与えられる。

保持容量Ｃｓｔは、駆動トランジスタＭ５３のゲートソース間電圧を保持し、一端は駆動トランジスタＭ５３のゲートに、他端はトランジスタＭ５１のソースとアノード電源との間のノードに接続されている。保持容量Ｃｓｔは、駆動トランジスタＭ５３の閾値電圧Ｖｔｈに応じて補正されたデータ信号（電圧）を保持する。

図１６は、１フレーム期間において、図１５に示す画素回路５５０を制御する信号のタイミングチャートを示す。図１６は、Ｎ番目の画素回路行を選択し、データ信号Ｖｄａｔａを画素回路５５０に書き込むためのタイミングチャートを示す。具体的には、図１６は、発光制御信号Ｅｍ＿Ｎ、選択信号Ｓ１＿Ｎ、選択信号Ｓ２＿Ｎの、１フレームにおける変化を示す。

時刻Ｔ１１において、発光制御信号Ｅｍ＿ＮがＬｏｗレベルからＨｉｇｈレベルに変化する。トランジスタＭ５１及びＭ５６はＯＦＦとなる。時刻Ｔ１１において、選択信号Ｓ１＿Ｎ及びＳ２＿ＮはＬｏｗである。これら制御信号に応じて、トランジスタＭ５２、Ｍ５４、Ｍ５５及びＭ５７は、ＯＦＦである。時刻Ｔ１１の後の時刻Ｔ１２まで、これらのトランジスタ状態が維持される。

時刻Ｔ１２において、選択信号Ｓ１＿Ｎは、ＬｏｗレベルからＨｉｇｈレベルに変化する。時刻Ｔ１２において、発光制御信号Ｅｍ＿ＮはＨｉｇｈ、選択信号Ｓ２＿ＮはＬｏｗレベルである。選択信号Ｓ１＿Ｎの変化に応じて、トランジスタＭ５５がＯＮとなる。トランジスタＭ５１、Ｍ５２、Ｍ５４、Ｍ５６及びＭ５７は、ＯＦＦである。

トランジスタＭ５５がＯＮとなることで、駆動トランジスタＭ５３のゲート電位はリセット電位Ｖｒｓｔに変化する。リセット電位Ｖｒｓｔは、時刻Ｔ１２から時刻Ｔ１３まで駆動トランジスタＭ５３のゲートに与えられる。駆動トランジスタＭ５３のゲートにリセット電位が与えられることで、履歴効果による影響を低減することができる。

時刻Ｔ１３において、選択信号Ｓ１＿Ｎは、ＨｉｇｈレベルからＬｏｗレベルに変化し、選択信号Ｓ２＿ＮはＬｏｗレベルからＨｉｇｈレベルに変化する。発光制御信号Ｅｍ＿ＮはＨｉｇｈである。選択信号Ｓ１＿Ｎの変化に応じて、トランジスタＭ５５がＯＦＦとなる。選択信号Ｓ２＿Ｎの変化に応じて、トランジスタＭ５２、Ｍ５４及びＭ５７がＯＮとなる。トランジスタＭ５１及びＭ５６はＯＦＦである。

トランジスタＭ５７がＯＮとなることで、ＯＬＥＤ素子Ｅ１のアノードにリセット電源のリセット電位Ｖｒｓｔが与えられる。トランジスタＭ５４がＯＮであるため、駆動トランジスタＭ５３はダイオード接続されている。トランジスタＭ５２はＯＮであるため、データ線からのデータ信号Ｖｄａｔａは、トランジスタＭ５２、Ｍ５３及びＭ５４を介して、保持容量Ｃｓｔに書き込まれる。

保持容量Ｃｓｔに書き込まれる電圧は、データ信号Ｖｄａｔａに対して駆動トランジスタＭ５３の閾値電圧Ｖｔｈに対する補正がなされた電圧である。時刻Ｔ１３から時刻Ｔ１４までの期間において、画素回路５５０へのデータ信号Ｖｄａｔａの書き込み及びその閾値補償がなされる。

時刻Ｔ１４において、選択信号Ｓ２は、ＨｉｇｈレベルからＬｏｗにレベル変化する。時刻Ｔ１４において、発光制御信号Ｅｍ＿ＮはＨｉｇｈレベル、選択信号Ｓ１＿ＮはＬｏｗレベルである。選択信号Ｓ２＿Ｎの変化に応じて、トランジスタＭ５２、Ｍ５４及びＭ５７がＯＦＦとなる。トランジスタＭ５１、Ｍ５２、Ｍ５４～Ｍ５７はＯＦＦである。時刻Ｔ１４から時刻Ｔ１５まで、制御信号及びトランジスタの状態は、維持される。

時刻Ｔ１５において、発光制御信号Ｅｍ＿ＮがＨｉｇｈレベルからＬｏｗレベルに変化し、トランジスタＭ５１及びＭ５６がＯＦＦからＯＮに変化する。選択信号Ｓ１＿Ｎ及びＳ２＿ＮはＬｏｗレベルであり、トランジスタＭ５２、Ｍ５４、Ｍ５５及びＭ５７はＯＦＦのままである。

駆動トランジスタＭ５３は、保持容量Ｃｓｔに保持されている補正されたデータ信号に基づき、ＯＬＥＤ素子Ｅ１に与える駆動電流を制御する。つまりＯＬＥＤ素子Ｅ１が発光する。図１６のタイミングチャートにおいて、時刻Ｔ１１からＴ１２、時刻Ｔ１２からＴ１３、時刻Ｔ１３からＴ１４、及び時刻Ｔ１４からＴ１５の期間は、それぞれ、１Ｈである。図１５及び１６に示す構成例においては、閾値補償とデータ書き込みは同一期間に実行され、分離されていない。

以下において、シフトレジスタ回路とラッチ回路群との組み合わせにより、図１５及び１６に示す構成例において制御信号Ｓ１、Ｓ２及びＥｍを生成、出力する方法を説明する。図１７は、当該ラッチ回路群において使用されるラッチ回路３８０の構成例を示す。図１７は、Ｎ段目のラッチ回路３８０を示すが、他段のラッチ回路も同様の構成を有する。

ラッチ回路３８０は四つのトランジスタと一つの容量素子で構成されている。四つのトランジスタＭ６１～Ｍ６４は、Ｎ型トランジスタである。トランジスタＭ６１はダイオード接続状態であり、そのドレインがＳＥＴ端子３８１からの入力を受ける。トランジスタＭ６２は、トランジスタＭ６１と電源電位ＰＶＥＥを与える電源との間に接続され、そのゲートがＲＳＴ端子３８２からの入力を受ける。

トランジスタＭ６３は電源電位ＰＶＤＤを与える電源とＱ端子３８３との間に接続され、そのゲートはトランジスタＭ６１とＭ６２の中間ノードに接続される。トランジスタＭ６４は、トランジスタＭ６３と電源電位ＰＶＥＥを与える電源との間に接続され、そのゲートがＲＳＴ入力を受ける。容量素子Ｃｄは、トランジスタＭ６３のゲートと、Ｑ端子３８３との間に接続されている。トランジスタＭ６３とＭ６４の間の中間ノードが、Ｑ端子３８３に接続されている。

図１８は、ラッチ回路３８０の入力信号及び出力信号のタイミングチャートを示す。ラッチ回路３８０において、信号の論理レベルがＨのとき、電位レベルはＨｉｇｈレベルである。ラッチ回路３８０の真理値表は、図６に示した通りである。

ＳＥＴ信号及びＲＳＴ信号が共にＬｏｗ電位レベルのとき、Ｑ出力はＬｏｗ電位レベルである。ＳＥＴ入力がＨｉｇｈ電位レベルに変化すると、Ｑ出力はＨｉｇｈ電位レベルに変化する。その後、ＳＥＴ入力がＬｏｗ電位レベルに変化しても、Ｑ出力はＨｉｇｈ電位レベルを維持する。その後、ＲＳＴ入力がＨｉｇｈ電位レベルに変化すると、Ｑ出力はＬｏｗ電位レベルに変化する。その後、ＲＳＴ入力がＬｏｗ電位レベルに変化し、Ｑ出力はＬｏｗ電位レベルである。

図１９は、シフトレジスタ回路とラッチ回路群の組み合わせによって、制御信号Ｓ１、Ｓ２及びＥｍを生成、出力する回路構成例を模式的に示す。図１９は、シフトレジスタ回路５０７及びラッチ回路群における一つのラッチ回路３８０を示す。シフトレジスタ回路５０７は、シフトレジスタ回路１１１と同様に、直列に連結された複数のシフトレジスタユニットを含む。シフトレジスタ回路５０７の回路構成は任意である。本明細書の一実施形態において、シフトレジスタ回路５０７に含まれるトランジスタは、全てＮ型のＴＦＴである。

複数のレジスタユニットは、信号パルスを順次出力する。信号パルスの電位レベルはＨｉｇｈである。Ｎ段目のシフトレジスタユニットの出力Ｓ＿Ｎは、Ｎ段目の画素回路行のＳ２信号線、（Ｎ＋１）段目の画素回路行のＳ１信号線、（Ｎ－２）段目のラッチ回路３８０のＲＳＴ端子及び（Ｎ＋２）段目のラッチ回路３８０のＳＥＴ端子に入力される。Ｓ１信号線及びＳ２信号線は、第１制御線である。

シフトレジスタユニットは、二つの画素回路行に選択信号Ｓ１及びＳ２をそれぞれ出力し、さらに、二つのラッチ回路３８０それぞれにＲＳＴ信号及びＳＥＴ信号を出力する。このように、各シフトレジスタユニットからの出力パルスは、対応する一つの画素回路行のＳ２信号パルス及び対応する他の一つの画素回路行のＳ１信号パルス（第３信号パルス）である。

例えば、Ｎ段目の画素回路行の選択信号Ｓ１＿Ｎは、（Ｎ－１）段目のシフトレジスタユニットの出力信号Ｓ＿Ｎ－１である。また、Ｎ段目の画素回路行の選択信号Ｓ２＿Ｎは、Ｎ段目のシフトレジスタユニットの出力信号Ｓ＿Ｎである。

上述のように、Ｎ段目のラッチ回路３８０のＳＥＴ端子には、（Ｎ－２）段目のシフトレジスタユニットの出力信号Ｓ＿Ｎ－２が入力され、ＲＳＴ端子には、（Ｎ＋２）段目のシフトレジスタユニットからの出力信号Ｓ＿Ｎ＋２が入力される。Ｎ段目のラッチ回路３８０は、Ｎ段目の画素回路行の発光制御信号Ｅｍ＿ＮをＱ端子から出力する。Ｑ端子の出力は、ＳＥＴ端子及びＲＳＴ端子への信号パルスにより制御される。発光制御信号を伝送するＥｍ信号線は、第２制御線である。

このように、本構成例は、２行前と２行後のシフトレジスタ信号からＮ行目の発光制御信号Ｅｍ＿Ｎを生成する。発光制御信号Ｅｍの期間は４Ｈである。本構成例においては、発光制御信号Ｅｍは、Ｐ型トランジスタ５１、５６のゲートに供給されるため、選択信号Ｓ１、Ｓ２と同じ極性を有するパルス信号となる。

ここで、同じ極性とは、パルスのＨｉｇｈレベルの時間がＬｏｗレベル時間に比べ大幅に小さいということを意味する。このような信号を生成する回路は、Ｎ型ＴＦＴを用いる方が、Ｐ型ＴＦＴを用いるよりも、少ない数のＴＦＴで構成でき、回路面積を縮小できる。本明細書の一実施形態において、ラッチ回路及びシフトレジスタ回路の含まれるトランジスタは、全てＮ型ＴＦＴである。

上述のように、図１５を参照して説明した画素回路５５０において、発光制御トランジスタＭ５６、Ｍ５１及び駆動トランジスタＭ５３は、Ｐ型（第２導電型）ＴＦＴである。スイッチトランジスタＭ５２、Ｍ５４、Ｍ５５及びＭ５７は、Ｎ型（第１導電型）ＴＦＴである。図１９を参照して説明したように、シフトレジスタ回路５０７からの制御線（第１の制御線）は、選択信号Ｓを伝送し、ラッチ回路３０８からの制御線（第２の制御線）は発光制御信号Ｅｍを伝送する。また、シフトレジスタ回路５０７及びラッチ回路３０８に含まれる全てのトランジスタは、Ｎ型（第１導電型）ＴＦＴである。

このように、本構成例は、Ｎ型ＴＦＴで構成されたシフトレジスタ回路及びラッチ回路群によって、選択信号Ｓ１及びＳ２並びに１Ｈより長い発光制御信号Ｅｍを生成、出力することができる。なお、画素回路５５０のトランジスタの導電型を逆の導電型に変更して、シフトレジスタ回路及びラッチ回路をＰ型ＴＦＴで構成することで、一種類の導電型のトランジスタでシフトレジスタ回路及びラッチ回路を構成できる。

［ラッチ回路のデバイス構造］
以下において、ラッチ回路のデバイス構造例を説明する。図２０は、ラッチ回路３００のレイアウト例を模式的に示す平面図である。図７を参照して説明したように、ラッチ回路３００は、ランジスタＭ２１からＭ２４及び容量素子Ｃｂを含む。図２０において、同一材料層は、同一パターンで塗られている。具体的には、ラッチ回路３００は、半導体層ＳＣ、第１金属層ＭＴ１及び第２金属層ＭＴ２を含む。

図２１は、図２０におけるＸＸＩ－ＸＸＩ切断線における断面構造を模式的に示す。図２１は、トランジスタＭ２２の断面構造を示す。絶縁基板ＳＵＢ上に、アンダーコート膜ＵＣが形成されている。アンダーコート膜ＵＣは、例えば、シリコン窒化膜である。

アンダーコート膜ＵＣ上に半導体層ＳＣが形成されている。半導体層ＳＣは、例えば、ポリシリコンである。ＴＦＴがＮ型である場合、例えば、酸化物半導体を使用できる。半導体層ＳＣは、ゲート絶縁膜ＧＩに覆われている。ゲート絶縁膜ＧＩは、例えば、シリコン酸化膜、シリコン窒化膜又はこれらの積層膜である。

ゲート絶縁膜ＧＩ上に、第１金属層ＭＴ１に含まれる、ゲート電極ＧＴ及び第１配線ＭＬ１が形成されている。第１金属層ＭＴ１の材料としては、例えば、Ｍｏ、Ｗ、Ｎｂ、Ａｌ等が使用できる。

第１金属層ＭＴ１及び第１金属層ＭＴ１が露出しているゲート絶縁膜ＧＩは、層間絶縁膜ＩＬＤで覆われている。層間絶縁膜ＩＬＤ例えば、シリコン窒化膜又はシリコン酸化膜である。層間絶縁膜ＩＬＤ上に、第２金属層ＭＴ２に含まれる、第２配線ＭＬ２が形成されている。

第２配線ＭＬ２の一部は、層間絶縁膜ＩＬＤ及びゲート絶縁膜ＧＩに形成されたコンタクトホールを介して半導体層ＳＣに接触している。第２配線ＭＬ２の一部は、層間絶縁膜ＩＬＤ及びゲート絶縁膜ＧＩに形成されたコンタクトホールを介して半導体層ＳＣに接触し、さらに、層間絶縁膜ＩＬＤに形成されたコンタクトホールを介して第１配線ＭＬ１に接触している。ラッチ回路３００全体は、保護絶縁膜ＰＶで覆われている。保護絶縁膜ＰＶは、例えば、シリコン窒化やシリコン酸化膜等の無機膜である。

以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。

１ ＯＬＥＤ表示装置
１０１ 示領域
１０７、５５５ 画素回路
１１１、１１５、４５１、５０３、５０７ シフトレジスタ回路
１１２、４７１ 配線
１１３、４６１ ラッチ回路群
１３１ Ｓ１信号線
１３２ Ｓ２信号線
１３３ エミッション信号線
３００、３５０、３８０、５０５ ラッチ回路
４００、４５２ シフトレジスタユニット
５０１ リセットスイッチ
ＣＫ、ＣＫＢ クロック信号
Ｅ１ ＯＬＥＤ素子
Ｍ１１－Ｍ１５、Ｍ２１－Ｍ２４、Ｍ５１－Ｍ５７、Ｍ６１－Ｍ６４ トランジスタ

Claims (8)

1. 複数画素回路行を含む表示領域と、
   連結された複数シフトレジスタユニットを含むシフトレジスタと、
   前記シフトレジスタから入力された信号に応じて信号パルスを前記複数画素回路行に出力する、複数ラッチ回路と、
   を含み、
   前記複数ラッチ回路の各ラッチ回路は、対応する画素回路行へ第１信号パルスを出力し、
   前記複数シフトレジスタユニットは、入力されたクロック信号に従って、第２信号パルスを順次出力し、
   前記複数ラッチ回路の各ラッチ回路には、第１シフトレジスタユニットからの前記第２信号パルスと、前記第１シフトレジスタユニットより後段の第２シフトレジスタユニットからの前記第２信号パルスと、が入力され、
   前記複数ラッチ回路の各ラッチ回路に入力される信号パルスは、前記第１シフトレジスタユニットからの前記第２信号パルスと、前記第２シフトレジスタユニットからの前記第２信号パルスのみであり、
   前記複数ラッチ回路の各ラッチ回路からの前記第１信号パルスは、
   前記第１シフトレジスタユニットからの前記第２信号パルスに応答して第１電位レベルから第２電位レベルに変化し、
   前記第２シフトレジスタユニットからの前記第２信号パルスに応答して前記第２電位レベルから前記第１電位レベルに変化し、
   前記複数シフトレジスタユニットの各シフトレジスタユニットは、対応する画素回路行へ前記第２信号パルスを出力し、
   前記シフトレジスタは、前記第２信号パルスを前記複数画素回路行に順次出力し、 前記第１信号パルスは、画素回路の駆動トランジスタの閾値補償期間を制御し、
   前記第２信号パルスは、前記画素回路に対するデータの書き込み期間を制御し、
   前記第１信号パルスにより制御される閾値補償期間は、前記第２信号パルスにより制御されるデータの書き込み期間より長い、
   表示装置。
2. 請求項１に記載の表示装置であって、
   Ｎは整数、Ｋは整数、ｐは２以上の整数、ｑは１以上の整数、Ｈは前記シフトレジスタからのパルス幅、であり、
   Ｎ段目のラッチ回路の出力は、Ｋ段目のシフトレジスタユニットからの前記第２信号パルスによりセットされ、（Ｋ＋ｐ）段目のシフトレジスタユニットからの前記第２信号パルスによってリセットされ、
   （Ｎ＋ｑ）段目のラッチ回路の出力は、（Ｋ＋ｑ）段目のシフトレジスタユニットからの前記第２信号パルスによりセットされ、（Ｋ＋ｑ＋ｐ）段目のシフトレジスタユニットからの前記第２信号パルスによってリセットされ、
   各ラッチ回路からの前記第１信号パルスは、Ｈ＊ｐのパルス幅を持ち、
   前記（Ｎ＋ｑ）段目のラッチ回路からの前記第１信号パルスは、前記Ｎ段目のラッチ回路からの前記第１信号パルスに対してＨ＊ｑの時間遅れをもつ、
   表示装置。
3. 請求項１に記載の表示装置であって、
   Ｎは整数、Ｋは整数、ｐは２以上の整数、ｑは１以上の整数、Ｈは前記シフトレジスタからのパルス幅、であり、
   Ｎ段目のラッチ回路の出力は、Ｋ段目のシフトレジスタユニットからの前記第２信号パルスによりリセットされ、（Ｋ＋ｐ）段目のシフトレジスタユニットからの前記第２信号パルスによってセットされ、
   （Ｎ＋ｑ）段目のラッチ回路の出力は、（Ｋ＋ｑ）段目のシフトレジスタユニットからの前記第２信号パルスによりリセットされ、（Ｋ＋ｑ＋ｐ）段目のシフトレジスタユニットからの前記第２信号パルスによってセットされ、
   各ラッチ回路からの前記第１信号パルスは、Ｈ＊ｐのパルス幅を持ち、
   前記（Ｎ＋ｑ）段目のラッチ回路からの前記第１信号パルスは、前記Ｎ段目のラッチ回路からの前記第１信号パルスに対してＨ＊ｑの時間遅れをもつ、
   表示装置。
4. 請求項１に記載の表示装置であって、
   前記第１信号パルスは、画素回路に含まれる発光素子への駆動電流の供給の有無を制御し、
   前記第２信号パルスは、前記画素回路に対するデータの書き込み期間を制御する、
   表示装置。
5. 請求項１に記載の表示装置であって、
   各ラッチ回路からの前記第１信号パルスを前記画素回路行に伝送する配線は、前記第１信号パルスが終了した後、前記第１電位レベルの電位の電源線に接続される、
   表示装置。
6. 請求項５に記載の表示装置であって、
   前記配線と前記第１電位レベルの電位を与える前記電源線との間のスイッチトランジスタを含み、
   前記スイッチトランジスタは、前記画素回路に含まれる発光素子への駆動電流の供給の有無を制御する信号によってＯＮ／ＯＦＦされる、
   表示装置。
7. 請求項１に記載の表示装置であって、
   前記複数ラッチ回路は、前記シフトレジスタと前記表示領域との間に配置されている、
   表示装置。
8. 請求項４に記載の表示装置であって、
   前記複数シフトレジスタユニットの各シフトレジスタユニットからの出力パルスは、対応する一つの画素回路行の前記第２信号パルス及び対応する他の一つの画素回路行の第３信号パルスである、
   表示装置。

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