JP7698787B2

JP7698787B2 - 炭化珪素半導体装置及びその製造方法本願は、２０２１年１１月１７日中国特許庁に提出した、出願番号が２０２１１１３６３５０３．１、発明名称が「炭化珪素半導体装置及びその製造方法」である中国特許出願の優先権を要求し、その全ての内容が引用により本願に組み込まれる。本願は、２０２１年１１月１７日中国特許庁に提出した、出願番号が２０２１２２８２７４００．８、発明名称が「炭化珪素半導体装置」である中国特許出願の優先権を要求し、その全ての内容が引用により本願に組み込まれる。

Info

Publication number: JP7698787B2
Application number: JP2024506177A
Authority: JP
Inventors: 袁俊
Original assignee: 湖北九峰山実験室
Priority date: 2021-11-17
Filing date: 2022-10-18
Publication date: 2025-06-25
Anticipated expiration: 2042-10-18
Also published as: EP4376056A4; WO2023088013A1; JP2024528146A; US20240170540A1; EP4376056A1

Description

本発明は、半導体装置の技術分野に関し、より具体的には、炭化珪素（ＳｉＣ）半導体装置及びその製造方法に関する。

科学技術の絶え間の発展に伴い、ますます多くの電子機器が人々の日常生活及び仕事に応用されており、人々の日常生活及び仕事に大きな便利をもたらし、今日人々が不可欠な重要なツールとなっている。

電子機器が各種の機能を実現する主な構成は集積回路であり、そして半導体装置は集積回路の重要な構成電子部品である。炭化珪素半導体装置は、高出力応用分野において優れた特性を有するため、半導体分野の主な進展方向となっている。

炭化珪素材料の特性により、大きな注入深さのドーピングを実現しようとすると、高エネルギーのイオン注入によりその格子が損傷するため、従来の製造方法では、深いドープ領域を有する炭化珪素半導体装置を作製する際に、エピタキシャルウェハの製造過程において、まず、エッチング及びイオン注入により、先に形成されたエピタキシャル層内に所望のドープ領域を形成し、その後、後続のエピタキシャル層を形成する必要がある。

このような状況に鑑みて、本願は、炭化珪素半導体装置及びその製造方法を提供する。

炭化珪素半導体装置の製造方法であって、

半導体基板と、前記半導体基板の表面に設置された第１のエピタキシャル層と、前記第１のエピタキシャル層の前記半導体基板から離れた１つの側面に設置された第２のエピタキシャル層と、前記第２のエピタキシャル層の前記第１のエピタキシャル層から離れた１つの側面に設置された第３のエピタキシャル層と、を含む１つのエピタキシャルウェハを提供し、

前記第３のエピタキシャル層内には、ウェル領域、ソース領域及びトレンチが形成され、

前記トレンチに基づいて、前記第２のエピタキシャル層にイオン注入を行い、前記第２のエピタキシャル層と反転するドープ領域を形成し、前記ドープ領域が前記第２のエピタキシャル層を貫通し、

前記トレンチ内にゲートが形成される、炭化珪素半導体装置の製造方法である。
好ましくは、上記製造方法において、前記第２のエピタキシャル層は、注入対象領域及び前記注入対象領域を囲む第１層ウェル領域とを有し、

前記第３のエピタキシャル層内にウェル領域、ソース領域及びトレンチが形成され、

イオン注入により、前記第３のエピタキシャル層内に第２層ウェル領域、第３層ウェル領域及びソース領域が順次形成され、前記第２層ウェル領域が前記第１層ウェル領域と前記第３層ウェル領域との間に位置し、前記ソース領域が前記第３層ウェル領域の前記第２層ウェル領域から離れた一側に位置する工程と、

前記第３のエピタキシャル層の前記第２エピタキシャル層から離れた１つの側面にトレンチを形成し、前記トレンチの底部は、前記第２のエピタキシャル層と前記第３層ウェル領域との間に位置する工程と、

ここで、前記ソース領域及び前記第３層ウェル領域はいずれも前記トレンチの側壁に接触し、前記第２層ウェル領域は前記トレンチの側壁と間隔を有する工程と、を含む。

好ましくは、上記製造方法において、前記エピタキシャルウェハの製造方法は、

前記半導体基板の表面に、前記第１のエピタキシャル層、前記第２のエピタキシャル層及び前記第３のエピタキシャル層を順次エピタキシャルに形成し、

ここで、前記第１のエピタキシャル層と前記第３のエピタキシャル層のドープタイプは同じであり、且つ前記第２のエピタキシャル層とはカウンタドーピングである工程を含む。

好ましくは、上記製造方法において、

前記ソース領域に接続された金属ソースが形成される工程と、

前記半導体基板の前記第１のエピタキシャル層から離れた一側面に金属ドレイン電極が形成される工程と、を更に含む。

本願は、上記の製造方法によって製造された炭化珪素半導体装置を更に提供し、

エピタキシャルウェハであって、半導体基板と、前記半導体基板の表面に設置された第１のエピタキシャル層と、前記第１のエピタキシャル層の前記半導体基板から離れた一側面に設置された第２のエピタキシャル層と、前記第２のエピタキシャル層の前記第１のエピタキシャル層から離れた一側面に設置された第３のエピタキシャル層と、を含むエピタキシャルウェハと、

前記第３のエピタキシャル層内に設置されたウェル領域、ソース領域及びトレンチと、

前記第２のエピタキシャル層を貫通するドープ領域であって、前記ドープ領域及び前記第２のエピタキシャル層はカウンタドーピングであり、前記トレンチに基づいてイオン注入により形成されるドープ領域と、

前記トレンチ内に設置されたゲート電極と、を含む。

好ましくは、上記炭化珪素半導体装置において、前記第２のエピタキシャル層は、注入対象領域及び前記注入対象領域を囲む第１層ウェル領域を有し、前記第３のエピタキシャル層内は、第２層ウェル領域、第３層ウェル領域及び前記ソース領域を有し、前記第２層ウェル領域は、前記第１層ウェル領域と前記第３層ウェル領域との間に位置し、前記ソース領域は、前記第３層ウェル領域の前記第２層ウェル領域から離れた一側に位置し、前記ソース領域及び前記第３層ウェル領域は、いずれも前記トレンチの側壁に接触し、前記第２層ウェル領域は、前記トレンチの側壁と間隔を有し、前記トレンチは、前記第３のエピタキシャル層の前記半導体基板から離れた一側表面に位置し、前記トレンチの底部は、前記第２のエピタキシャル層と前記第３層ウェル領域との間に位置し、

前記第３のエピタキシャル層の厚さは１μｍ以下であり、前記トレンチの底部と前記第１のエピタキシャル層との距離は１μｍ未満である。

好ましくは、上記炭化珪素半導体装置において、前記トレンチの底部が開口に向かう方向において、前記トレンチの幅が均一条件を満たす。

好ましくは、上記炭化珪素半導体装置において、前記トレンチの底部が開口に向かう方向において、前記トレンチの幅が漸増している。

好ましくは、上記炭化珪素半導体装置において、前記ドープ領域の幅は、前記トレンチの幅以下である。

好ましくは、上記炭化珪素半導体装置において、前記ドープ領域、前記第１のエピタキシャル層及び前記第３のエピタキシャル層のドープタイプは同じであり、

前記ドープ領域のドープ濃度は、前記第１のエピタキシャル層と前記第３のエピタキシャル層のドープ濃度より大きい。

上記の説明から明らかなように、本願の技術的解決策で提供される炭化珪素半導体装置及びその製造方法において、エピタキシャルウェハは、半導体基板と、半導体基板の表面に設置された第１のエピタキシャル層と、第１のエピタキシャル層の半導体基板から離れた一側面に設置された第２のエピタキシャル層と、第２のエピタキシャル層の第１のエピタキシャル層から離れた一側面に設置された第３のエピタキシャル層と、を含む。第３のエピタキシャル層に設置されたトレンチによってゲートを形成するだけでなく、ゲートを形成する前の前記トレンチに基づいて、前記第２のエピタキシャル層にイオン注入を行うことで、前記第２のエピタキシャル層に前記第２のエピタキシャル層と反転するドープ領域を形成することができ、炭化珪素半導体パワー装置が深いドープ領域を形成しにくいという難題を解決できる。

本願の実施例又は関連技術における技術案をより明確に説明するために、以下、実施例又は従来技術の説明において使用される必要がある図面を簡単に紹介し、明らかに、以下の説明における図面は本願の実施例に過ぎず、当業者にとって、創造的な労力を払わずに、提供された図面に基づいて他の図面を取得することもできる。

本明細書の図面に示された構造、比率、大きさなどは、いずれも本明細書に開示された内容を参照することに過ぎず、当業者にとっては、本願が実施可能な限定条件を限定するためのものではないため、技術上の実質的な意味を有さず、任意の構造の修飾、比例関係の変更又は大きさの調整は、本願によって提供され得る効果及び達成可能な目的に影響を与えず、いずれも本願に開示された技術内容によってカバーされ得る範囲内にとどまるものとする。
ＤＭＯＳＦＥＴの構造模式図である。ＵＭＯＳＦＥＴの構造模式図である。ＭＯＳＦＥＴスイッチの瞬間の電圧オーバーシュート及び発振現象の波形図である。本願の実施例に提供された炭化珪素半導体装置の製造方法のプロセスフロー図である。本願の実施例に提供された炭化珪素半導体装置の製造方法のプロセスフロー図である。本願の実施例に提供された炭化珪素半導体装置の製造方法のプロセスフロー図である。本願の実施例に提供された炭化珪素半導体装置の製造方法のプロセスフロー図である。本願の実施例に提供された炭化珪素半導体装置の製造方法のプロセスフロー図である。本願の実施例に提供された炭化珪素半導体装置の製造方法のプロセスフロー図である。本願の実施例に提供された炭化珪素半導体装置の製造方法のプロセスフロー図である。本願の実施例に提供された炭化珪素半導体装置の構造概略図である。図１０に示す炭化珪素半導体装置のターンオン瞬間の主要な電流経路を示す概略図である。図１２に示す炭化珪素半導体装置の等価寄生パラメータを示す概略図である。本願の実施例に提供された炭化珪素半導体装置のトレンチ設計とドープ領域のイオン注入面積のレイアウト図である。

以下、本願の実施例における図面を参照して、本願における実施例を明らかに、完全に説明し、明らかに、説明された実施例は、本願の一部の実施例に過ぎず、全ての実施例ではない。本願における実施例に基づいて、当業者は、創造的な労働を行わずに得られたすべての他の実施例は、いずれも本願保護の範囲に属する。

ＳｉＣ材料は、その優れた特性から、高出力で強力な吸引力を有し、高性能パワーＭＯＳＦＥＴの好適な材料の１つとなっている。ＳｉＣ縦型パワーＭＯＳＦＥＴ装置は、主に横型のダブル拡散ＤＭＯＳＦＥＴ及び縦型ゲートトレンチ構造のＵＭＯＳＦＥＴがある。

図１に示すように、図１は、ｎ＋（ｎ型高濃度ドープ）のベース２と、ベース２の表面に設置されたｎ－（ｎ型低濃度ドープ）のドリフト領域３と、ドリフト領域３内に位置するｐ型ウェル領域４と、ｐ型ウェル領域内に位置するソース領域５とを含み、ソース領域５は、ｎ＋ドープ領域５１とｐ＋（ｐ型高濃度ドープ）ドープ領域５２とを含むＤＭＯＳＦＥＴの構造模式図である。ドリフト領域３の表面にゲート電極層７が設置され、ゲート誘電体層７の表面にゲート電極８を有する。基板２は、ドリフト領域３から離れた一側面にドレイン電極１を有する。

ＤＭＯＳＦＥＴ構造は、プレーナ拡散技術を採用し、ポリシリコンゲートのような耐火性材料をマスクとし、ポリシリコンゲートのエッジでｐベース領域及びｎ＋ソース領域を定義する。ＤＭＯＳの名称は、このような二重拡散プロセスに由来する。表面チャネル領域は、ｐ型ベース領域とｎ＋ソース領域の側面拡散差により形成される。

図２に示すように、図２は、ＵＭＯＳＦＥＴの構造模式図であり、図１に示す構造とは異なることは、ＵＭＯＳＦＥＴにはＵ型溝が設置され、Ｕ型溝の表面にはゲート誘電体層７が被覆され、ゲート電極８はＵ型溝内に充填される。垂直ゲートリセス構造のＵＭＯＳＦＥＴは、Ｕ型トレンチ構造に由来する。このＵ型トレンチ構造は、反応性イオンエッチングによりゲート領域に形成される。Ｕ型トレンチ構造は、高いチャネル密度（チャネル密度を活性領域チャネル幅と定義する）を有し、これにより、装置のオン抵抗が大幅に低減される。

プレーナ型ＳｉＣＭＯＳＦＥＴは、業界で長年の研究が行われており、既にいくつかのメーカーによって先に商業化製品が押し出されている。一般的な横型のＤＭＯＳＦＥＴ構造について、現代技術の進歩は、ＭＯＳセルサイズを縮小してオン抵抗を低減できない程度に達しており、主にＪＦＥＴのネックエリア抵抗の制限により、より小さいフォトリソグラフィー寸法を採用しても、単位面積当たりのオン抵抗が２ｍΩ－ｃｍ^２まで低下しにくく、トレンチ構造がこの問題を効果的に解決できるためである。Ｕ型トレンチ構造は、図２に示すように、メモリ蓄積コンデンサの各プロセスにおいてトレンチエッチング技術を採用し、導電チャネルを横方向から縦方向に変化させ、通常の構造に比べてＪＦＥＴのネック抵抗をなくし、セル密度を大幅に増加させ、パワー半導体の電流処理能力を向上させる。

しかしながら、ＳｉＣＵＭＯＳＦＥＴは、実際のプロセスの製造及び応用において依然として幾つかの問題がある。

１）ＳｉＣドリフト領域の高電界により、ゲート誘電体層における電界が高くなり、この問題がトレンチコーナー部で進行することにより、高ドレイン電圧においてゲート誘電体層が迅速に破壊され、悪環境に対する静電効果及び回路における高圧スパイク耐性が劣る。

２）ＳｉＣパワーＭＯＳＦＥＴは、主に高電圧高周波大電流領域に適用されるため、回路における寄生パラメータは高周波スイッチング過程にスパイク状のグリッチを発生させ、図３に示すように、図３はＭＯＳＦＥＴのスイッチング瞬間の電圧のオーバーシュート及び発振現象の波形図であり、図３に基づいて、装置の電流経路における瞬時過電圧がスイッチング過程の損失を増加させるか、又は電力負荷等の変化により大きなサージ電圧が形成されるため、ＭＯＳＦＥＴのサージ電圧耐性及び過電圧保護も非常に重要である。

従来のＭＯＳＦＥＴ装置自体は、サージ電圧自己抑制能力及び過電圧保護能力を備えていないため、通常の応用において複雑なスナバ回路、サージ電圧抑制回路及び過電圧保護回路を設計する必要がある。このような外部整合の抑制及び過電圧保護回路は、多くの場合、時間的な遅延があり、実際のスイッチング過程における高周波スパイク電圧サージは依然として装置自身で受けられ、装置チャネル領域の破壊故障、及びゲート構造及び電極オーミックコンタクト領域の徐々に失効し、装置の信頼性の問題を引き起こすことがある。

３）イオン注入深さが限られ、多くの針交換性のトレンチゲート保護構造及び耐サージ設計がプロセス上困難になる。一般的に、ゲート電極を形成するためのトレンチの深さは１μｍ－２μｍ以上であり、トレンチ内ゲート構造を保護するために、埋め込み型保護構造の実際の製造プロセスは直接イオン注入では完成できず、これは炭化珪素プロセスにおいて、イオン注入深さが１μｍを超えにくいためである。従来技術は、一般に、まず、エッチング及びイオン注入により、先に形成されたエピタキシャル層内に所望のドープ領域を形成し、その後、２層の特定構造のＰ型エピタキシャル層を形成することにより、製造プロセスが複雑で、且つ製造コストが高い。

本願の上記目的、特徴及び利点をより明確に理解するために、以下、図面及び具体的な実施形態を参照して本願を更に詳細に説明する。

図４～図１０に示すように、図４～図１０は、本願の実施例に係る炭化珪素半導体装置の製造方法のプロセスフロー図であり、その製造方法は、以下のステップを含む。

ステップＳ１１：図４に示すように、半導体基板１０と、前記半導体基板１０の表面に設置された第１のエピタキシャル層１１と、前記第１のエピタキシャル層１１の前記半導体基板１０から離れた一側面に設置された第２のエピタキシャル層１２と、前記第２のエピタキシャル層１２の前記第１のエピタキシャル層１１から離れた一側面に設置された第３のエピタキシャル層１３と、を含むエピタキシャルウェハを提供する。

ここで、前記エピタキシャル層は炭化珪素エピタキシャルウェハであり、前記半導体基板１０及びその表面の各エピタキシャル層はいずれも炭化珪素材料である。

ステップＳ１２：図５～図８に示すように、前記第３のエピタキシャル層１３内にウェル領域、ソース領域１５及びトレンチ２０を形成し、

ステップＳ１３：図９に示すように、前記トレンチ２０に基づいて、前記第２のエピタキシャル層１２にイオン注入を行い、前記第２のエピタキシャル層１２と反対型のドープ領域１７を形成し、前記ドープ領域１７は、前記第２のエピタキシャル層１２を貫通し、

ステップＳ１４：図１０に示すように、前記トレンチ２０内にゲート電極１８を形成する。

ここで、図１０には、半導体装置のセル構造のみが示されている。前記半導体装置は、炭化珪素ＭＯＳＦＥＴ装置であってもよい。実際の製品において、前記半導体装置は、複数のセル構造を有してもよい。必要に応じてセル数及びレイアウト方式を設定することができ、本願の実施例はこれを具体的に限定しない。

本願の実施例に係る製造方法において、前記エピタキシャルウェハの製造方法は、前記半導体基板１０の表面に、前記第１のエピタキシャル層１１、前記第２のエピタキシャル層１２及び前記第３のエピタキシャル層１３を順次エピタキシャルに形成し、ここで、前記第１のエピタキシャル層１１と前記第３のエピタキシャル層１３のドープタイプは同じであり、且つ前記第２のエピタキシャル層１２とはカウンタドーピングである。

前記半導体基板１０をｎ＋型ドープされた炭化珪素基板と設置されることができ、前記第１のエピタキシャル層１１及び前記第３のエピタキシャル層１３はいずれもｎ－型ドープされた炭化珪素エピタキシャル層であり、前記第２のエピタキシャル層１２はｐ型ドープされた炭化珪素エピタキシャル層である。そうであれば、ｐ型ドープされた第２のエピタキシャル層１２は埋め込み層であり、その埋め込み層を有するエピタキシャルウェハを巧みに採用し、ゲート電極８に必要なトレンチ２０を利用してイオン注入を行い、ドープ領域１７を形成することにより、トレンチゲート構造のシールド及び炭化珪素材料の注入プロセスの難しさを解決する。また、前記ドープ領域１７は、装置電流経路に変調可能なＪＦＥＴ構造を形成することができ、装置抵抗とセルフロック保護効果を自動的に調節すると同時に、小さい装置ユニットセルサイズを有することもできる。

前記半導体装置において、ウェル領域構造は、第１層ウェル領域１４１、第２層ウェル領域１４２及び第３層ウェル領域１４３を含む。前記第２のエピタキシャル層１２は、注入対象領域及び前記注入対象領域を囲む第１層ウェル領域１４１を有し、前記注入対象領域は、前記ドープ領域１７を形成するために用いられる。

ステップＳ１２において、前記第３のエピタキシャル層１３内にウェル領域、ソース領域１５及びトレンチ２０を形成し、以下の工程を含む。

まず、図５～図７に示すように、イオン注入により、前記第３のエピタキシャル層１３内に、第２層ウェル領域１４２、第３層ウェル領域１４３及びソース領域１５を順次形成し、前記第２層ウェル領域１４２は、前記第１層ウェル領域１４１と前記第３層ウェル領域１４３との間に位置し、前記ソース領域１５は、前記第３層ウェル領域１４３の前記第２層ウェル領域１４２から離れた一側に位置する。

具体的には、図５に示すように、マスク層０１に基づいてイオン注入を行い、第３のエピタキシャル層１３内に第２層ウェル領域１４２を形成し、第２層ウェル領域１４２は非注入領域を囲む。パターニングされたマスク層０１に基づいて所望の非注入領域を形成する。トレンチ２０及びドープ領域１７の垂直投影は、いずれもその非注入領域内にあり、且つ前記エピタキシャルウェハに平行な方向（即ち図５～図８の水平方向）において、その非注入領域とピッチを有する。更に、図６に示すように、再度イオン注入により、第２層ウェル領域１４２上に第３層ウェル領域１４３が形成され、第３層ウェル領域１４３が第２層ウェル領域１４２及びそれに囲まれた非注入領域を被覆する。更に、図７に示すように、再度イオン注入により、第３層ウェル領域１４３上にソース領域１５を形成する。

次に、図８に示すように、前記第３のエピタキシャル層１３の前記第２のエピタキシャル層１２から離れた一側面に前記トレンチ２０を形成し、前記トレンチ２０の底部は前記第２のエピタキシャル層１２と前記第３層ウェル領域１４３との間に位置する。

ここで、前記ソース領域１５及び前記第３層ウェル領域１４３はいずれも前記トレンチ２０の側壁に接触し、イオン注入によってソース領域１５を形成する場合、イオン注入領域はトレンチ２０を形成するための領域を被覆するため、トレンチを後に形成した後、除去されなかったソース領域１５をトレンチ２０の側壁に直接接触させることができる。同様に、イオン注入によって第３層ウェル領域１４３を形成する場合、イオン注入領域はトレンチ２０を形成するための領域を覆うため、後続にトレンチを形成した後、除去されない第３層ウェル領域１４３をトレンチ２０の側壁に直接接触させることができる。

前記第２層ウェル領域１４２は、前記トレンチ２０の側壁と間隔を有する。前記第２層ウェル領域１４２に囲まれた非注入領域のサイズは、前記トレンチ２０のサイズよりも大きく、前記トレンチ２０の垂直投影は、前記非注入領域内に位置し、且つ前記非注入領域と間隔を有し、即ち、前記第２層ウェル領域１４２と前記トレンチ２０の側壁とが接触せず、両者の間に間隔を有するようにすることができる。

図１０に示すように、前記製造方法は、

ソース領域１５に接続された金属ソース２１が形成される工程と、

半導体基板１０の前記第１のエピタキシャル層１１から離れた一側面に金属ドレイン１９が形成される工程と、を更に含む。

前記ソース領域１５は、ドープタイプが反対である第１の領域１５１及び第２の領域１５２を含み、前記ソース領域１５は、第１の領域１５１及び第２の領域１５２のいずれにも接触する。第１の領域１５１はｎ＋型ドープ領域であり、第２の領域１５２はｐ＋型ドープ領域であってもよい。

本願の実施例に係る製造方法によって形成された炭化珪素半導体装置において、ウェル領域構造は３層を含み、それぞれ第１層ウェル領域１４１、第２層ウェル領域１４２及び第３層ウェル領域１４３である。最上層の第３層ウェル領域１４３は、トレンチ２０の左右両側に位置し、且つトレンチ２０の側壁に接している。中間層の第２層ウェル領域１４２は、トレンチ２０の左右両側に位置する２つの部分を含み、且つトレンチ２０の側壁に接触しない。最下層の第１層ウェル領域１４１は、トレンチ２０の下方に位置し、トレンチ２０に接触していない。

第２層ウェル領域１４２の左右２つの部分とセル構造の垂直中心軸との間の距離は、第１層ウェル領域１４１の左右両側部分とセル構造の垂直中心軸との間の距離よりも大きく、具体的には、セル構造の縦方向における軸線は、トレンチ２０の中心軸であり、図１０において点線で示すように、第２層ウェル領域１４２に対して、第１層ウェル領域１４１は、前記中心軸により近い。

前記ドープ領域１７によってソース・ドレイン間の電流経路上に特定のＪＦＥＴ構造を形成することができ、且つＪＦＥＴ構造のオン特性は、前記ドープ領域１７のパターン設計とイオン注入濃度及びパターン輪郭によって最適化され、半導体装置の性能を向上させることができる。

本願の技術案は、エピタキシャルウェハにおいて第２のエピタキシャル層１２及び第２のエピタキシャル層１２を貫通する前記ドープ領域１７を巧みに関与させることにより、ＳｉＣトレンチＭＯＳＦＥＴのゲート酸化構造のシールド及び炭化珪素材料における深い注入プロセスの難題を解決し、同時に、前記ドープ領域１７は、装置の電流経路にイオン注入により変調可能なＪＦＥＴ構造を導入することができ、装置のオン抵抗及びセルフロック保護効果を自動的に調節すると同時に、小さい装置ユニットセルサイズを保持することもできる。

上記の説明から分かるように、本願の実施例に係る製造方法に基づいて形成された炭化珪素半導体装置は、少なくとも以下の有益な効果を有する。

前記炭化珪素半導体装置は、セル構造の電流経路に１つのＪＦＥＴ構造を導入することができ、装置のオン抵抗及びセルフロック保護効果を自動的に調節するとともに、小さい装置ユニットセルサイズを保持することができ、且つＪＦＥＴ構造のオン特性は、前記ドープ領域１７のパターン設計及びイオン注入濃度及びパターン輪郭によって最適化され、設計及びプロセスが柔軟であり、製造性が良い。

埋め込み層（第２のエピタキシャル層１２）を有するエピタキシャルウェハと前記ドープ領域１７によって変調されたＪＦＥＴ構造を注入し、大きなサージ電圧において両側の空乏領域を自動的に拡張してＪＦＥＴ構造のオン抵抗を増大させることができ、１つのバッファ回路構造に相当してサージのスパイクを自己抑制するとともに、サージ電圧が大きすぎると、両側の空乏領域が拡張して互いに重なり、封鎖効果を果たし、内部のトレンチ表面のゲート誘電体層を保護し、一定のスパイク電圧過電圧保護作用を果たす。

ＪＦＥＴ構造に導入されると、一定のオン抵抗が増加するが、スイッチングバッファとサージ電圧の自己抑制効果がある。

前記炭化珪素半導体装置は、サージ電圧及び過電圧に対する装置の自己抑制抵抗性を増加させ、過電圧保護回路及び過電流保護回路の実際の作用における遅延による装置の損傷及び信頼性の低下を回避することができる。

同時に、回路のスイッチング過程におけるスパイクジッタに対しても緩衝作用を果たし、スイッチング損失を減少させ、回路設計におけるスナバ回路及びスナバ回路の構造を減少させ、離散性の部品を減少させ、コストを低減し、実際のモジュール体積を減少させ、信頼性を向上させる。

上記実施例に基づいて、本願の別の実施例は炭化珪素半導体装置を更に提供し、上記実施例に記載の製造方法を用いて前記炭化珪素半導体装置を製造することができ、その構造は図１０に示すように、

エピタキシャルウェハであって、前記エピタキシャルウェハは、半導体基板１０と、前記半導体基板１０の表面に設置された第１のエピタキシャル層１１と、前記第１のエピタキシャル層１１の前記半導体基板１０から離れた一側面に設置された第２のエピタキシャル層１２と、前記第２のエピタキシャル層１２の前記第１のエピタキシャル層１１から離れた一側面に設置された第３のエピタキシャル層１３と、を含むエピタキシャルウェハと、

前記第３のエピタキシャル層内に設置されたウェル領域、ソース領域１５及びトレンチと、

前記第２のエピタキシャル層１２を貫通するドープ領域１７であって、前記ドープ領域１７及び前記第２のエピタキシャル層はカウンタドーピングであり、前記トレンチに基づいてイオン注入により形成されるドープ領域１７と、

前記トレンチ内に設置されたゲート電極１８と、を含む。ゲート電極１８は、トレンチが埋め込まれた充填媒体及びその表面に位置する金属ゲートを含む。前記トレンチ表面は、ゲート誘電体層を有し、ゲート誘電体層を形成した後、前記トレンチ内にゲート電極１８を形成する。充填媒体は、多結晶シリコン等であってもよい。前記トレンチ内にゲート誘電体層を形成する前に、ドープ領域１７を形成する。

ここで、前記第２のエピタキシャル層１２は注入対象領域及び前記注入対象領域を囲む第１層ウェル領域１４１を有し、前記第３のエピタキシャル層１３内には第２層ウェル領域１４２、第３層ウェル領域１４３及び前記ソース領域１５があり、前記第２層ウェル領域１４２は前記第１層ウェル領域１４１と前記第３層ウェル領域１４３との間に位置し、前記ソース領域１５は前記第３層ウェル領域１４３の前記第２層ウェル領域１４２から離れた一側に位置し、前記ソース領域１５及び前記第３層ウェル領域１４３はいずれも前記トレンチの側壁に接触し、前記トレンチの底部は前記第２のエピタキシャル層１２と前記第３層ウェル領域１４３との間に位置し、前記第２層ウェル領域１４２は前記トレンチの両側に位置し、前記トレンチの側壁と間隔を有する。

炭化珪素半導体装置において、第３のエピタキシャル層１３の厚さは１μｍ以下であり、このように第２層ウェル領域１４２及び第３層ウェル領域１４３のイオン注入深さはいずれも１μｍを超えず、イオン注入によって炭化珪素材料の第３のエピタキシャル層１３内に第２層ウェル領域１４２及び第３層ウェル領域１４３を形成することができ、且つ格子損傷を引き起こさない。

本願の実施例において、前記トレンチの底部と前記第１のエピタキシャル層１１との距離が１μｍ未満であることにより、トレンチに基づいてイオン注入によりドープ領域１７を形成する場合、ドープ領域１７のイオン注入深さを１μｍより小さくし、イオン注入により炭化珪素材料の第２のエピタキシャル層１２内にドープ領域１７を形成することができ、且つ格子損傷を引き起こさない。ドープ領域１７及びトレンチの底部は、非ゼロピッチを有する。

選択的に、前記トレンチの底部が開口に指向する方向（図１０において下から上に向かう方向）において、前記トレンチの幅は均一条件を満たし、即ち、前記トレンチの幅は当該方向において同一又は略同一であり、即ち、前記トレンチは矩形トレンチである。一般的な第２のエピタキシャル層１２は厚さが均一なエピタキシャル層であり、前記トレンチの幅が均一条件を満たすように設置され、前記方向に幅が均一なドープ領域１７を形成しやすい。

他の形態において、前記電子装置の構造は、図１１に示すように、図１１は、本願の実施例に係る炭化珪素半導体装置の構造模式図であり、その形態は、図１０に示す構造と異なり、前記トレンチの底部が開口に向かう方向において、前記トレンチの幅が徐々に大きくなり、即ち、前記トレンチがＶ形トレンチ又は逆台形トレンチである。Ｖ形トレンチであれば、ドープ領域１７はＶ型構造であり、逆台形トレンチであれば、イオン注入窓がトレンチ底部より大きい場合、ドープ領域は、図１１に示すように逆台形構造であり、イオン注入窓がトレンチ底部より大きくなければ、ドープ領域は矩形構造である。

本願の実施例において、前記ドープ領域１７の幅は前記トレンチの幅より大きくないことにより、前記トレンチに基づいてイオン注入により前記ドープ領域１７を形成することができ、イオン注入の深さを低減し、前記ドープ領域１７、前記第１のエピタキシャル層１１と前記第３のエピタキシャル層１３のドープタイプは同じである。

前記炭化珪素半導体装置は、ＮＭＯＳである。前記半導体基板１０はｎ＋型基板であり、前記第１のエピタキシャル層１１と前記第３のエピタキシャル層１３はいずれもｎ－型ドーピングであり、前記第２のエピタキシャル層１２はｐ－型ドーピングであり、前記ドープ領域１７はｎ型ドーピングである。本願の実施例において、ドープ濃度の大小関係は、ｎ＋＞ｎ＞ｎ－、ｐ＋＞ｐ＞ｐ－である。ｎ－、ｎ及びｎ＋は、ホモドーピングであり、いずれも第１のタイプのドーピングである。ｐ－、ｐ及びｐ＋は、ホモドーピングであり、いずれも第２のタイプのドーピングである。第１のタイプのドーピングと第２のタイプのドーピングは、カウンタドーピングである。

明らかに、炭化珪素半導体装置は、ＰＭＯＳであってもよい。必要に応じてドープタイプを設定して、ＮＭＯＳ又はＰＭＯＳを形成することができる。

前記ドープ領域１７のドープ濃度は、前記第１のエピタキシャル層１１と前記第３のエピタキシャル層１３のドープ濃度より大きい。ドープ領域１７はｎ＋型ドーピングである。

図１２に示すように、図１２は図１０に示す炭化珪素半導体装置のターンオン瞬間の主な電流経路の模式図であり、ソース・ドレイン間に電流経路を有し、図１２に示す中間破線の曲線は回路経路を示し、電流はドープ領域１７に基づいて形成されたＪＦＥＴ構造を通過する。電流が急激に変化することにより、回路に高周波スパイク電圧が発生し、これと同時に、電流経路における電圧が急激に変化するため、ＪＦＥＴ構造の空乏領域（図１２における左右２つの点線の曲線の間の領域）は、異なる電圧変化に対応し、迅速に拡張又は収縮し、ＪＦＥＴ構造は、この場合、１つ可変抵抗Ｒと１つの接合容量Ｃとの並列構造と等価であり、図１３に示すように、図１３は、図１２に示す炭化珪素半導体装置の等価寄生パラメータの模式図である。

具体的な回路応用及び装置電気モデルシミュレーションにより、適切な第２のエピタキシャル層１２の厚さｄ及びドープ濃度、並びにドープ領域１７のイオン注入構造のパターン設計及び濃度及びパターン輪郭設計を選択して調整を最適化することにより、適切な寄生パラメータ値（所望の可変抵抗Ｒ及び１つの接合容量Ｃ）を得ることができ、実際に異なるスイッチング周波数回路モジュールに適用した場合、有効な電圧スパイク抑制作用を果たし、同時にターンオン損失を低減する。

本願のこの実施形態では、炭化珪素半導体装置は、単一のセル構造で説明される。明らかに、前記半導体装置を製造する際に、ウェハーレベルプロセスに基づいて複数のセル構造を同時に作製し、その後、前記炭化珪素半導体装置を形成し、前記炭化珪素半導体装置は複数のセル構造を有する。

図１４に示すように、図１４は本願の実施例に係る炭化珪素半導体装置のトレンチ設計とドープ領域のイオン注入面積のレイアウト図であり、ドープ領域１７の注入窓はトレンチ２０内に位置し、ＪＦＥＴ構造のチャネル特性はドープ領域１７のパターン設計、イオン注入濃度及びパターン輪郭設計によって調整することができる。ドープ領域１７の注入窓面積は、トレンチ２０の面積以下であってもよい。

本明細書における各実施例は、漸進的、又は並列、又は前進及び並列結合の方式を採用して説明され、各実施例は、他の実施例との相違点を重点的に説明し、各実施例の間の同一類似部分は互いに参照すればよい。

なお、本願の説明において、「上」、「下」、「トップ」、「ボトム」、「内」、「外」等の用語によって示される方位又は位置関係は、図面に示される方位又は位置関係に基づくものであり、本願の説明及び説明を簡略化するためのものに過ぎず、言及された装置又は部品が特定の方位を有していることを指示又は暗示するものではなく、特定の方位で構造及び操作されなければならないので、本願に対する制限と理解することはできない。１つのコンポーネントが他のコンポーネントと「接続する」ことであるとみなされた場合、それは、別のコンポーネントに直接接続されてもよいし、又は介在して設置されたコンポーネントが同時に存在してもよい。

なお、本明細書において、第１及び第２等のような関係用語は、１つの実体又は操作を他の実体又は操作と区別するためのものに過ぎず、これらの実体又は操作の間に何らかの実際の関係又は順序が存在することを必ずしも要求又は暗示するものではない。更に、用語「含む」、「含有」又はその任意の他の変形は、非排他的な包含をカバーすることを意図し、これにより、一連の要素を含む物品又は設備は、それらの要素だけでなく、明確に列挙されていない他の要素も含み、又は、このような物品又は設備に固有の要素も含む。より多くの制限がない場合、語句「１つの…を含む」によって限定される要素は、上記の要素を含む物品又は設備に更に別の同じ要素が存在することを排除するものではない。

開示された実施例に対する上記説明は、当業者が本願を実現又は使用することができる。これらの実施例の様々な修正は、当業者にとって明らかであり、本明細書に定義された一般原理は、本願の精神又は範囲から逸脱することなく、他の実施例において実現されてもよい。したがって、本願は本明細書に示されるこれらの実施例に制限されることなく、本明細書に開示される原理及び新規な特徴と一致する最も広い範囲に適合する。

Claims

炭化珪素半導体装置の製造方法であって、
半導体基板と、前記半導体基板の表面に設置された第１のエピタキシャル層と、前記第１のエピタキシャル層の前記半導体基板から離れた１つの側面に設置された第２のエピタキシャル層と、前記第２のエピタキシャル層の前記第１のエピタキシャル層から離れた１つの側面に設置された第３のエピタキシャル層と、を含む１つのエピタキシャルウェハを提供し、
前記第３のエピタキシャル層内には、ウェル領域、ソース領域及びトレンチが形成され、
前記トレンチに基づいて、前記第２のエピタキシャル層にイオン注入を行い、前記第２のエピタキシャル層と反転するドープ領域を形成し、前記ドープ領域が前記第２のエピタキシャル層を貫通し、
前記トレンチ内にゲートが形成される、ことを特徴とする炭化珪素半導体装置の製造方法。
前記第２のエピタキシャル層は、注入対象領域及び前記注入対象領域を囲む第１層ウェル領域とを有し、
前記第３のエピタキシャル層内にウェル領域、ソース領域及びトレンチが形成され、
イオン注入により、前記第３のエピタキシャル層内に第２層ウェル領域、第３層ウェル領域及びソース領域が順次形成され、前記第２層ウェル領域が前記第１層ウェル領域と前記第３層ウェル領域との間に位置し、前記ソース領域が前記第３層ウェル領域の前記第２層ウェル領域から離れた一側に位置する工程と、
前記第３のエピタキシャル層の前記第２エピタキシャル層から離れた１つの側面にトレンチを形成し、前記トレンチの底部は、前記第２のエピタキシャル層と前記第３層ウェル領域との間に位置する工程と、
ここで、前記ソース領域及び前記第３層ウェル領域はいずれも前記トレンチの側壁に接触し、前記第２層ウェル領域は前記トレンチの側壁と間隔を有する工程と、を含む、ことを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
前記エピタキシャルウェハの製造方法は、
前記半導体基板の表面に、前記第１のエピタキシャル層、前記第２のエピタキシャル層及び前記第３のエピタキシャル層を順次エピタキシャルに形成し、
ここで、前記第１のエピタキシャル層と前記第３のエピタキシャル層のドープタイプは同じであり、且つ前記第２のエピタキシャル層とはカウンタドーピングである工程を含む、ことを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
前記ソース領域に接続された金属ソースが形成される工程と、
前記半導体基板の前記第１のエピタキシャル層から離れた一側面に金属ドレイン電極が形成される工程と、を更に含む、ことを特徴とする請求項１～３のいずれか一項に記載の炭化珪素半導体装置の製造方法。
エピタキシャルウェハであって、
半導体基板と、前記半導体基板の表面に設置された第１のエピタキシャル層と、前記第１のエピタキシャル層の前記半導体基板から離れた一側面に設置された第２のエピタキシャル層と、前記第２のエピタキシャル層の前記第１のエピタキシャル層から離れた一側面に設置された第３のエピタキシャル層と、を含むエピタキシャルウェハと、
前記第３のエピタキシャル層内に設置されたウェル領域、ソース領域及びトレンチと、
前記第２のエピタキシャル層を貫通するドープ領域であって、前記ドープ領域及び前記第２のエピタキシャル層はカウンタドーピングであり、前記トレンチに基づいてイオン注入により形成されるドープ領域と、
前記トレンチ内に設置されたゲート電極と、を含む、ことを特徴とする請求項１から４のいずれか一項に記載の炭化珪素半導体装置の製造方法。
前記第２のエピタキシャル層は、注入対象領域及び前記注入対象領域を囲む第１層ウェル領域を有し、前記第３のエピタキシャル層内は、第２層ウェル領域、第３層ウェル領域及び前記ソース領域を有し、前記第２層ウェル領域は、前記第１層ウェル領域と前記第３層ウェル領域との間に位置し、前記ソース領域は、前記第３層ウェル領域の前記第２層ウェル領域から離れた一側に位置し、前記ソース領域及び前記第３層ウェル領域は、いずれも前記トレンチの側壁に接触し、前記第２層ウェル領域は、前記トレンチの側壁と間隔を有し、前記トレンチは、前記第３のエピタキシャル層の前記半導体基板から離れた一側表面に位置し、前記トレンチの底部は、前記第２のエピタキシャル層と前記第３層ウェル領域との間に位置し、
前記第３のエピタキシャル層の厚さは１μｍ以下であり、前記トレンチの底部と前記第１のエピタキシャル層との距離は１μｍ未満である、ことを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。
前記ドープ領域、前記第１のエピタキシャル層及び前記第３のエピタキシャル層のドープタイプは同じであり、
前記ドープ領域のドープ濃度は、前記第１のエピタキシャル層と前記第３のエピタキシャル層のドープ濃度より大きい、ことを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。