JP7704632B2

JP7704632B2 - Level Shifter

Info

Publication number: JP7704632B2
Application number: JP2021156797A
Authority: JP
Inventors: 公義三添
Original assignee: Nisshinbo Micro Devices Inc
Current assignee: Nisshinbo Micro Devices Inc
Priority date: 2021-09-27
Filing date: 2021-09-27
Publication date: 2025-07-08
Anticipated expiration: 2041-09-27
Also published as: JP2023047712A

Description

本発明は、レベルシフタに関する。 The present invention relates to a level shifter.

従来、レベルシフタとしては、特許文献１に記載されたものが提案されている。特許文献１に記載されたレベルシフタは、Ｈレベル（＝ＶＤＤ３）とＬレベル（＝０Ｖ）の振幅を持つ入力電圧を、Ｈレベル（＝ＶＤＤ１）とＬレベル（＝ＶＤＤ１－ＶＤＤ２）の振幅を持つ出力電圧に変換する。 Conventionally, a level shifter has been proposed as described in Patent Document 1. The level shifter described in Patent Document 1 converts an input voltage having an amplitude of H level (= VDD3) and L level (= 0V) into an output voltage having an amplitude of H level (= VDD1) and L level (= VDD1-VDD2).

また、特許文献１に記載されたレベルシフタは、出力信号のＬレベルからＨレベルへの遷移時間を短くする第１の電流リミッタ回路と、出力信号のＨレベルからＬレベルへの遷移時間を短くする第２の電流リミッタ回路、ロジックレベル確定回路及びレベル変換補助回路から構成されている。上述したレベル変換補助回路は、ロジック回路から構成されている。このため、従来のレベルシフタは、回路規模が大きい、という問題があった。 The level shifter described in Patent Document 1 is composed of a first current limiter circuit that shortens the transition time of the output signal from L level to H level, a second current limiter circuit that shortens the transition time of the output signal from H level to L level, a logic level determination circuit, and a level conversion auxiliary circuit. The above-mentioned level conversion auxiliary circuit is composed of a logic circuit. For this reason, conventional level shifters have a problem in that the circuit scale is large.

特許第５８８１４３２号公報Patent No. 5881432

本発明は、上述した事情に鑑みてなされたものであり、その目的は、回路規模を大きくすることなく、出力信号のレベルの遷移時間を短くすることができるレベルシフタを提供することにある。 The present invention has been made in consideration of the above-mentioned circumstances, and its purpose is to provide a level shifter that can shorten the transition time of the output signal level without increasing the circuit size.

前述した目的を達成するために、本発明に係るレベルシフタは、下記［１］～［３］を特徴としている。
［１］
第１の低電圧と第１の高電圧の振幅を持つ入力信号を、第２の低電圧と第２の高電圧の振幅を持つ出力信号に変換するレベルシフタであって、
入力に供給される電圧と閾値とを比較して、前記出力信号を出力する出力部と、
前記第２の高電圧を供給するハイサイド電圧源の正極及び前記出力部の入力の間に設けられ、前記出力部の入力に定電流を供給して、前記出力部の入力電圧を前記第２の高電圧に引き上げる定電流回路と、
ツェナーダイオードを有し、前記出力部の入力電圧を前記第２の高電圧から前記ツェナーダイオードのツェナー電圧を差し引いた値にクランプするクランプ回路と、
前記入力信号の電圧に応じてオンオフし、オンオフすることにより前記クランプ回路のクランプ機能をオンオフするＭＯＳトランジスタと、
コンデンサを有し、前記ＭＯＳトランジスタがオンしている間に、前記コンデンサの一端に前記第２の低電圧を供給するハイサイド電圧源の負極を接続し、他端に前記ハイサイド電圧源の正極を接続して、前記コンデンサをチャージし、前記ＭＯＳトランジスタがオフすると、前記コンデンサの一端に前記ハイサイド電圧源の正極を接続し、他端に前記出力部の入力を接続するスピードアップ回路と、を備えた
レベルシフタであること。
［２］
［１］に記載のレベルシフタであって、
前記コンデンサの他端にアノードが接続され、前記ハイサイド電圧源の正極にカソードが接続されるダイオードを備えた
レベルシフタであること。
［３］
［１］又は［２］に記載のレベルシフタであって、
前記スピードアップ回路は、
ゲートが前記出力部の入力に接続され、ソースが前記ハイサイド電圧源の正極に接続された第１のＰＭＯＳトランジスタと、
ゲートが前記出力部の入力に接続され、ソースが前記ハイサイド電圧源の負極に接続され、ドレインが前記第１のＰＭＯＳトランジスタに接続された第１のＮＭＯＳトランジスタと、
ゲートが前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが前記ハイサイド電圧源の正極に接続された第２のＰＭＯＳトランジスタと、
ゲートが前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが前記ハイサイド電圧源の負極に接続され、ドレインが前記第２のＰＭＯＳトランジスタのドレインに接続された第２のＮＭＯＳトランジスタと、
ゲートが前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが前記ハイサイド電圧源の正極に接続された第３のＰＭＯＳトランジスタと、
ゲートが前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが前記ハイサイド電圧源の負極に接続され、ドレインが前記第３のＰＭＯＳトランジスタのドレインに接続された第３のＮＭＯＳトランジスタと、
ソースが前記ハイサイド電圧源の正極に接続され、ゲートが前記第３のＰＭＯＳトランジスタ及び前記第３のＮＭＯＳトランジスタのドレインに接続された第４のＰＭＯＳトランジスタと、
ゲートが前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが前記第４のＰＭＯＳトランジスタのドレインに接続され、ドレインが前記出力部の入力に接続された第５のＰＭＯＳトランジスタと、を有し、
前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタのドレインに前記コンデンサの一端が接続され、前記第４のＰＭＯＳトランジスタのドレイン及び前記第５のＰＭＯＳトランジスタのソースが、前記コンデンサの他端に接続された
レベルシフタであること。 In order to achieve the above-mentioned object, the level shifter according to the present invention is characterized by the following [1] to [3].
[1]
1. A level shifter for converting an input signal having a first low voltage and a first high voltage amplitude into an output signal having a second low voltage and a second high voltage amplitude,
an output section that compares a voltage supplied to an input with a threshold value and outputs the output signal;
a constant current circuit provided between a positive electrode of a high side voltage source supplying the second high voltage and an input of the output section, the constant current circuit supplying a constant current to the input of the output section to raise the input voltage of the output section to the second high voltage;
a clamp circuit having a Zener diode and clamping an input voltage of the output section to a value obtained by subtracting a Zener voltage of the Zener diode from the second high voltage;
a MOS transistor that turns on and off in response to a voltage of the input signal and turns on and off a clamp function of the clamp circuit by turning on and off the MOS transistor;
a speed-up circuit having a capacitor, and connecting, while the MOS transistor is on, one end of the capacitor to the negative electrode of a high-side voltage source that supplies the second low voltage and the other end to the positive electrode of the high-side voltage source to charge the capacitor, and when the MOS transistor is off, connecting one end of the capacitor to the positive electrode of the high-side voltage source and the other end to the input of the output unit.
[2]
[1] A level shifter according to the present invention,
a level shifter including a diode having an anode connected to the other end of the capacitor and a cathode connected to the positive electrode of the high-side voltage source.
[3]
[1] or [2],
The speed-up circuit includes:
a first PMOS transistor having a gate connected to the input of the output section and a source connected to the positive terminal of the high-side voltage source;
a first NMOS transistor having a gate connected to the input of the output section, a source connected to the negative electrode of the high-side voltage source, and a drain connected to the first PMOS transistor;
a second PMOS transistor having a gate connected to the drains of the first PMOS transistor and the first NMOS transistor and a source connected to the positive electrode of the high-side voltage source;
a second NMOS transistor having a gate connected to the drains of the first PMOS transistor and the first NMOS transistor, a source connected to the negative electrode of the high-side voltage source, and a drain connected to the drain of the second PMOS transistor;
a third PMOS transistor having a gate connected to the drains of the first PMOS transistor and the first NMOS transistor and a source connected to the positive electrode of the high-side voltage source;
a third NMOS transistor having a gate connected to the drains of the first PMOS transistor and the first NMOS transistor, a source connected to the negative electrode of the high-side voltage source, and a drain connected to the drain of the third PMOS transistor;
a fourth PMOS transistor having a source connected to the positive electrode of the high-side voltage supply and a gate connected to the drains of the third PMOS transistor and the third NMOS transistor;
a fifth PMOS transistor having a gate connected to the drains of the first PMOS transistor and the first NMOS transistor, a source connected to the drain of the fourth PMOS transistor, and a drain connected to the input of the output section;
a drain of the second PMOS transistor and a source of the second NMOS transistor are connected to one end of the capacitor, and a drain of the fourth PMOS transistor and a source of the fifth PMOS transistor are connected to the other end of the capacitor.

本発明によれば、回路規模を大きくすることなく、出力信号のレベルの遷移時間を短くすることができるレベルシフタを提供することができる。 The present invention provides a level shifter that can shorten the transition time of the output signal level without increasing the circuit size.

以上、本発明について簡潔に説明した。更に、以下に説明される発明を実施するための形態（以下、「実施形態」という。）を添付の図面を参照して通読することにより、本発明の詳細は更に明確化されるであろう。 The present invention has been briefly described above. The details of the present invention will become clearer by reading the following description of the embodiment of the invention (hereinafter referred to as "embodiment") with reference to the attached drawings.

図１は、本発明のレベルシフタを組み込んだＤＣ／ＤＣコンバータの一実施形態を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of a DC/DC converter incorporating a level shifter of the present invention. 図２は、図１に示すハイサイド側のレベルシフタの詳細を示す回路図である。FIG. 2 is a circuit diagram showing the details of the high-side level shifter shown in FIG. 図３は、図２に示すレベルシフタの入力端、インバータの入力、ＭＯＳトランジスタＭｐ２及びＭｎ２のドレイン、レベルシフタの出力端のタイムチャートである。FIG. 3 is a time chart of the input terminal of the level shifter, the input of the inverter, the drains of the MOS transistors Mp2 and Mn2, and the output terminal of the level shifter shown in FIG.

本発明に関する具体的な実施形態について、各図を参照しながら以下に説明する。 Specific embodiments of the present invention are described below with reference to the drawings.

本発明のレベルシフタは、図１に示すＤＣ／ＤＣコンバータ１に用いられる。ＤＣ／ＤＣコンバータ１は、パワーＭＯＳトランジスタＭ_ＰＷＨ、Ｍ_ＰＷＬのオンオフにより入力電圧源から供給される直流の入力電圧Ｖ_ＩＮを降圧して出力端ＯＵＴから出力電圧Ｖ_ＯＵＴとして出力する。ＤＣ／ＤＣコンバータ１は、パワーＭＯＳトランジスタＭ_ＰＷＨ、Ｍ_ＰＷＬと、コイルＬ_ＯＵＴ１と、コンデンサＣ_ＯＵＴ１と、電圧検出用抵抗Ｒ_Ｂ１、Ｒ_Ｂ２と、パワーＭＯＳトランジスタＭ_ＰＷＨ、Ｍ_ＰＷＬのオンオフを制御する制御ＩＣ２とを備えている。 The level shifter of the present invention is used in a DC/DC converter 1 shown in Fig. 1. The DC/DC converter 1 steps down a DC input voltage V _IN supplied from an input voltage source by turning on and off power MOS transistors M _PWH and M _PWL , and outputs the stepped-up voltage as an output voltage V _OUT from an output terminal OUT. The DC/DC converter 1 includes power MOS transistors M _PWH and M _PWL , a coil L _OUT1 , a capacitor C _OUT1 , voltage detection resistors R _B1 and R _B2 , and a control IC 2 that controls the on and off of the power MOS transistors M _PWH and M _PWL .

ハイサイド側のＭＯＳトランジスタとしてのパワーＭＯＳトランジスタＭ_ＰＷＨは、Ｐチャンネルの電界効果トランジスタから構成されている。パワーＭＯＳトランジスタＭ_ＰＷＨは、ソースが入力電圧源の正極に接続され、ドレインが後述するコイルＬ_ＯＵＴ１の一端及びパワーＭＯＳトランジスタＭ_ＰＷＬのドレインに接続され、ゲートが抵抗Ｒ_Ｈを介して後述する制御ＩＣ２に接続される。 The power MOS transistor M _PWH as a high-side MOS transistor is composed of a P-channel field effect transistor. The power MOS transistor M _PWH has a source connected to the positive electrode of the input voltage source, a drain connected to one end of a coil L _OUT1 (described later) and the drain of the power MOS transistor M _PWL , and a gate connected to a control IC 2 (described later) via a resistor _RH .

パワーＭＯＳトランジスタＭ_ＰＷＬは、Ｎチャンネルの電界効果トランジスタから構成されている。パワーＭＯＳトランジスタＭ_ＰＷＬは、ドレインがパワーＭＯＳトランジスタＭ_ＰＷＨのドレイン及びコイルＬ_ＯＵＴ１の一端に接続され、ソースがグランドに接続され、ゲートが抵抗Ｒ_Ｌを介して後述する制御ＩＣ２に接続される。 The power MOS transistor M _PWL is composed of an N-channel field effect transistor. The drain of the power MOS transistor M _PWL is connected to the drain of the power MOS transistor M _PWH and one end of the coil L _OUT1 , the source is connected to ground, and the gate is connected to a control IC 2 (described later) via a resistor _RL .

コイルＬ_ＯＵＴ１は、一端がパワーＭＯＳトランジスタＭ_ＰＷＨ、Ｍ_ＰＷＬのドレインに接続され、他端が出力端ＯＵＴの正極側に接続される。コンデンサＣ_ＯＵＴ１及び電圧検出用抵抗Ｒ_Ｂ１、Ｒ_Ｂ２は、一対の出力端ＯＵＴの間に互いに並列に接続される。詳しくは、コンデンサＣ_ＯＵＴ１は、その一端がコイルＬ_ＯＵＴ１の他端及び出力端ＯＵＴの正極側に接続され、他端がグランドに接続される。 One end of the coil _LOUT1 is connected to the drains of the power MOS transistors M _PWH and M _PWL , and the other end is connected to the positive electrode side of the output terminal OUT. The capacitor C _OUT1 and the voltage detection resistors R _B1 and R _B2 are connected in parallel with each other between the pair of output terminals OUT. More specifically, one end of the capacitor C _OUT1 is connected to the other end of the coil L _OUT1 and the positive electrode side of the output terminal OUT, and the other end is connected to ground.

電圧検出用抵抗Ｒ_Ｂ１、Ｒ_Ｂ２は、互いに直列接続される。電圧検出用抵抗Ｒ_Ｂ１は、一端がコイルＬ_ＯＵＴ１の他端及び出力端ＯＵＴの正極側に接続され、他端が電圧検出用抵抗Ｒ_Ｂ２に接続される。電圧検出用抵抗Ｒ_Ｂ２は、一端が電圧検出用抵抗Ｒ_Ｂ１に接続され、他端がグランドに接続されている。出力電圧Ｖ_ＯＵＴを電圧検出用抵抗Ｒ_Ｂ１、Ｒ_Ｂ２で分圧した検出電圧Ｖ_ＯＵＴＳが制御ＩＣ２に供給される。 The voltage detection resistors R _B1 and R _B2 are connected in series with each other. One end of the voltage detection resistor R _B1 is connected to the other end of the coil L _OUT1 and the positive electrode side of the output terminal OUT, and the other end is connected to the voltage detection resistor R _B2 . The voltage detection resistor R _B2 has one end connected to the voltage detection resistor R _B1 and the other end connected to ground. A detection voltage V _OUTS obtained by dividing the output voltage V _OUT by the voltage detection resistors R _B1 and R _B2 is supplied to the control IC 2.

上述したパワーＭＯＳトランジスタＭ_ＰＷＨをオン、パワーＭＯＳトランジスタＭ_ＰＷＬをオフしたときにコイルＬ_ＯＵＴ１に入力電圧Ｖ_ＩＮからのエネルギーが蓄積される。一方、パワーＭＯＳトランジスタＭ_ＰＷＨをオフ、パワーＭＯＳトランジスタＭ_ＰＷＬをオンしたときにコイルＬ_ＯＵＴ１に蓄積したエネルギーに対応する電流がグランドからコイルＬ_ＯＵＴ１に送られ、コンデンサＣ_ＯＵＴ１により平滑化された出力電圧Ｖ_ＯＵＴが出力される。 When the above-mentioned power MOS transistor M _PWH is turned on and the power MOS transistor M _PWL is turned off, energy is stored in the coil L _OUT1 from the input voltage V _IN . On the other hand, when the power MOS transistor M _PWH is turned off and the power MOS transistor M _PWL is turned on, a current corresponding to the energy stored in the coil L _OUT1 is sent from the ground to the coil L _OUT1 , and the output voltage V _OUT smoothed by the capacitor C _OUT1 is output.

制御ＩＣ２は、検出電圧Ｖ_ＯＵＴＳが基準値となるようにパワーＭＯＳトランジスタＭ_ＰＷＨ、Ｍ_ＰＷＬをオンオフする。制御ＩＣ２は、ＰＷＭ制御部３と、発振器４と、デッドタイム制御部５と、ハイサイド駆動部６と、ローサイド駆動部７と、レギュレータ８とを有している。 The control IC 2 turns on and off the power MOS transistors M _PWH and M _PWL so that the detection voltage V _OUTS becomes a reference value. The control IC 2 has a PWM control unit 3, an oscillator 4, a dead time control unit 5, a high side drive unit 6, a low side drive unit 7, and a regulator 8.

ＰＷＭ制御部３は、検出電圧Ｖ_ＯＵＴＳと基準値との差分である誤差信号と、発振器４から出力されるクロックに同期したスロープ信号との比較に応じたデューティのＰＷＭ信号をデッドタイム制御部５に対して出力する。デッドタイム制御部５は、パワーＭＯＳトランジスタＭ_ＰＷＨ、Ｍ_ＰＷＬが同時にオンしないようにデッドタイムを設けたＰＷＭ信号をそれぞれハイサイド駆動部６及びローサイド駆動部７に出力する。 The PWM control unit 3 outputs a PWM signal with a duty corresponding to a comparison between an error signal, which is the difference between the detected voltage V _OUTS and a reference value, and a slope signal synchronized with the clock output from the oscillator 4, to the dead time control unit 5. The dead time control unit 5 outputs PWM signals, in which a dead time is provided so that the power MOS transistors M _PWH and M _PWL are not turned on simultaneously, to the high side drive unit 6 and the low side drive unit 7, respectively.

ハイサイド駆動部６は、デッドタイム制御部５から出力されるＰＷＭ信号に応じて、ハイサイド側のパワーＭＯＳトランジスタＭ_ＰＷＨのゲートに駆動電圧を出力する。 The high-side drive unit 6 outputs a drive voltage to the gate of the high-side power MOS transistor M _PWH in response to the PWM signal output from the dead-time control unit 5 .

ハイサイド駆動部６は、トランジスタＭ_１Ｈ、Ｍ_２Ｈと、ハイサイドレギュレータ９と、レベルシフタ１０と、プリドライバ１１とを有している。トランジスタＭ_１Ｈは、Ｐチャンネルの電界効果トランジスタから構成されている。トランジスタＭ_１Ｈは、ソースが入力電圧源の正極に接続され、ドレインが抵抗Ｒ_Ｈを介してパワーＭＯＳトランジスタＭ_ＰＷＨのゲートに接続され、ゲートが後述するプリドライバ１１に接続される。トランジスタＭ_２Ｈは、Ｎチャンネルの電界効果トランジスタから構成されている。トランジスタＭ_２Ｈは、ソースがハイサイドレギュレータ９の出力端に接続され、ドレインが抵抗Ｒ_Ｈを介してパワーＭＯＳトランジスタＭ_ＰＷＨのゲートに接続され、ゲートが後述するプリドライバ１１に接続される。 The high-side drive unit 6 includes transistors _M1H and _M2H , a high-side regulator 9, a level shifter 10, and a pre-driver 11. The transistor _M1H is configured as a P-channel field effect transistor. The source of the transistor _M1H is connected to the positive electrode of the input voltage source, the drain of the transistor M1H is connected to the gate of the power MOS transistor M _PWH via a resistor _RH , and the gate of the transistor M2H is connected to the pre-driver 11, which will be described later. The transistor _M2H is configured as an N-channel field effect transistor. The source of the transistor _M2H is connected to the output terminal of the high-side regulator 9, the drain of the transistor M2H is connected to the gate of the power MOS transistor M _PWH via a resistor _RH , and the gate of the transistor M2H is connected to the pre-driver 11, which will be described later.

ハイサイドレギュレータ９は、出力電圧（Ｖ_ＩＮ－Ｖ_ＨＲＥＧ）を生成する。レベルシフタ１０は、デッドタイム制御部５から出力されるＬレベルが０Ｖ（第１の低電圧）、Ｈレベルが電圧Ｖ_ＲＥＧ（第１の高電圧）の振幅を持つＰＷＭ信号（入力信号）をＨレベルが電圧ＶＨ（＝Ｖ_ＩＮ：第２の高電圧）、Ｌレベルが電圧ＶＬ（＝Ｖ_ＩＮ－Ｖ_ＨＲＥＧ：第２の低電圧）の振幅を持つ出力信号に変換してプリドライバ１１に供給する。レベルシフタ１０については後述する。プリドライバ１１は、レベルシフトされたＰＷＭ信号をトランジスタＭ_１Ｈ、Ｍ_２Ｈのゲートに出力する。 The high-side regulator 9 generates an output voltage (V _IN -V _HREG ). The level shifter 10 converts the PWM signal (input signal) output from the dead time control unit 5, whose L level has an amplitude of 0V (first low voltage) and whose H level has an amplitude of voltage V _REG (first high voltage), into an output signal whose H level has an amplitude of voltage VH (=V _IN : second high voltage) and whose L level has an amplitude of voltage VL (=V _IN -V _HREG : second low voltage), and supplies the output signal to the pre-driver 11. The level shifter 10 will be described later. The pre-driver 11 outputs the level-shifted PWM signal to the gates of the transistors M _1H and M _2H .

これにより、ＬレベルのＰＷＭ信号が出力されると、トランジスタＭ_１Ｈがオン、トランジスタＭ_２Ｈがオフして、パワーＭＯＳトランジスタＭ_ＰＷＨのゲートに入力電圧Ｖ_ＩＮが供給され、パワーＭＯＳトランジスタＭ_ＰＷＨがオフする。一方、ＨレベルのＰＷＭ信号が出力されると、トランジスタＭ_１Ｈがオフ、トランジスタＭ_２Ｈがオンして、パワーＭＯＳトランジスタＭ_ＰＷＨのゲートにハイサイドレギュレータ９の出力電圧（Ｖ_ＩＮ－Ｖ_ＨＲＥＧ）が供給され、パワーＭＯＳトランジスタＭ_ＰＷＨがオンする。 As a result, when an L-level PWM signal is output, the transistor _M1H is turned on and the transistor _M2H is turned off, the input voltage V _IN is supplied to the gate of the power MOS transistor M _PWH , and the power MOS transistor M _PWH is turned off. On the other hand, when an H-level PWM signal is output, the transistor _M1H is turned off and the transistor _M2H is turned on, the output voltage (V _IN -V _HREG ) of the high-side regulator 9 is supplied to the gate of the power MOS transistor M _PWH , and the power MOS transistor M _PWH is turned on.

ローサイド駆動部７は、デッドタイム制御部５から出力されるＰＷＭ信号に応じて、ローサイド側のパワーＭＯＳトランジスタＭ_ＰＷＬのゲートに駆動電圧を出力する。 The low-side drive unit 7 outputs a drive voltage to the gate of the low-side power MOS transistor M _PWL in response to the PWM signal output from the dead-time control unit 5 .

ローサイド駆動部７は、トランジスタＭ_１Ｌ、Ｍ_２Ｌと、ローサイドレギュレータ１２と、レベルシフタ１３と、プリドライバ１４とを有している。トランジスタＭ_１Ｌは、Ｐチャンネルの電界効果トランジスタから構成されている。トランジスタＭ_１Ｌは、ソースがローサイドレギュレータ１２の出力端に接続され、ドレインがパワーＭＯＳトランジスタＭ_ＰＷＬのゲートに抵抗Ｒ_Ｌを介して接続され、ゲートが後述するプリドライバ１４に接続される。トランジスタＭ_２Ｌは、Ｎチャンネルの電界効果トランジスタから構成されている。トランジスタＭ_２Ｌは、ソースがグランドに接続され、ドレインがパワーＭＯＳトランジスタＭ_ＰＷＬのゲートに抵抗Ｒ_Ｌを介して接続され、ゲートが後述するプリドライバ１４に接続される。 The low-side drive unit 7 includes transistors _M1L and _M2L , a low-side regulator 12, a level shifter 13, and a pre-driver 14. The transistor _M1L is configured as a P-channel field effect transistor. The source of the transistor _M1L is connected to the output terminal of the low-side regulator 12, the drain is connected to the gate of the power MOS transistor M _PWL via a resistor R _L , and the gate is connected to the pre-driver 14 described later. The transistor _M2L is configured as an N-channel field effect transistor. The source of the transistor _M2L is connected to ground, the drain is connected to the gate of the power MOS transistor M _PWL via a resistor R _L , and the gate is connected to the pre-driver 14 described later.

ローサイドレギュレータ１２は、出力電圧Ｖ_ＬＲＥＧを生成する。レベルシフタ１３は、デッドタイム制御部５から出力されるＰＷＭ信号についてＨレベルをＶ_ＬＲＥＧ、Ｌレベルをグランド（０Ｖ）となるようにレベルシフトしてプリドライバ１４に供給する。プリドライバ１４は、レベルシフトされたＰＷＭ信号をトランジスタＭ_１Ｌ、Ｍ_２Ｌのゲートに出力する。 The low-side regulator 12 generates an output voltage _VLREG . The level shifter 13 shifts the level of the PWM signal output from the dead time control unit 5 so that the H level _{becomes VLREG} and the L level becomes ground (0 V), and supplies the signal to the pre-driver 14. The pre-driver 14 outputs the level-shifted PWM signal to the gates of the transistors _M1L and _M2L .

これにより、ＬレベルのＰＷＭ信号が出力されると、トランジスタＭ_１Ｌがオン、トランジスタＭ_２Ｌがオフして、パワーＭＯＳトランジスタＭ_ＰＷＬのゲートにローサイドレギュレータ１２の出力電圧Ｖ_ＬＲＥＧが供給され、パワーＭＯＳトランジスタＭ_ＰＷＬがオンする。一方、ＨレベルのＰＷＭ信号が出力されると、トランジスタＭ_１Ｌがオフ、トランジスタＭ_２Ｌがオンして、パワーＭＯＳトランジスタＭ_ＰＷＬのゲートに０Ｖが供給され、パワーＭＯＳトランジスタＭ_ＰＷＬがオフする。 As a result, when an L-level PWM signal is output, the transistor _M1L is turned on and the transistor _M2L is turned off, the output voltage _VLREG of the low-side regulator 12 is supplied to the gate of the power MOS transistor M _PWL , and the power MOS transistor M _PWL is turned on. On the other hand, when an H-level PWM signal is output, the transistor _M1L is turned off and the transistor _M2L is turned on, 0 V is supplied to the gate of the power MOS transistor M _PWL , and the power MOS transistor M _PWL is turned off.

レギュレータ８は、上述したＰＷＭ制御部３、発振器４、デッドタイム制御部５、レベルシフタ１０、レベルシフタ１３に供給する出力電圧Ｖ_ＲＥＧを生成する。 The regulator 8 generates an output voltage _VREG to be supplied to the PWM control unit 3 , the oscillator 4 , the dead time control unit 5 , the level shifter 10 and the level shifter 13 described above.

次に、上述したハイサイド側のレベルシフタ１０の詳細について図２を参照して説明する。レベルシフタ１０は、インバータＩＮＶ１（出力部）と、カレントミラー回路１５（定電流回路）と、クランプ回路１６と、ＭＯＳトランジスタＭＤｎ１と、バッファＢＵＦ１と、スピードアップ回路１７とを備えている。 Next, the details of the high-side level shifter 10 described above will be described with reference to FIG. 2. The level shifter 10 includes an inverter INV1 (output section), a current mirror circuit 15 (constant current circuit), a clamp circuit 16, a MOS transistor MDn1, a buffer BUF1, and a speed-up circuit 17.

インバータＩＮＶ１は、ハイサイド電圧源９から供給される電圧Ｖ_ＨＲＥＧにより動作する。インバータＩＮＶ１は、入力に供給される電圧が第１閾値ＶＴＨ１（閾値）を下回るとＨレベル（ＶＨ＝Ｖ_ＩＮ）を出力し、入力電圧が第１閾値ＶＴＨ１よりも大きい第２閾値ＶＴＨ２（閾値）を上回るとＬレベル（ＶＬ＝Ｖ_ＩＮ－Ｖ_ＨＲＥＧ）を出力する。このインバータＩＮＶ１の出力が、レベルシフタ１０の出力端ＯＵＴとなる。なお、第１閾値ＶＴＨ１、第２閾値ＶＴＨ２は、電圧ＶＨと電圧ＶＬとの間に設定されている。また、ハイサイド電圧源９は、図１に示すハイサイドレギュレータ９を表しており、ハイサイド電圧源９の負極はハイサイドレギュレータ９の出力端である。 The inverter INV1 operates by a voltage _VHREG supplied from a high-side voltage source 9. The inverter INV1 outputs an H level (VH=V _IN ) when the voltage supplied to the input falls below a first threshold VTH1 (threshold), and outputs an L level (VL=V _IN -V _HREG ) when the input voltage exceeds a second threshold VTH2 (threshold) that is higher than the first threshold VTH1. The output of this inverter INV1 becomes the output terminal OUT of the level shifter 10. The first threshold VTH1 and the second threshold VTH2 are set between the voltage VH and the voltage VL. The high-side voltage source 9 represents the high-side regulator 9 shown in FIG. 1, and the negative pole of the high-side voltage source 9 is the output terminal of the high-side regulator 9.

カレントミラー回路１５は、後述するクランプ回路１６が機能していないときにインバータＩＮＶ１の入力に供給する電圧を電圧ＶＨに引き上げる回路である。カレントミラー回路１５は、ＭＯＳトランジスタＭｐ６及びＭｐ７と、電流源１５１とを有している。ＭＯＳトランジスタＭｐ６及びＭｐ７は、Ｐチャンネルの電界効果トランジスタから構成されている。ＭＯＳトランジスタＭｐ６は、ソースがハイサイド電圧源９の正極に接続され、ドレインが電流源１５１に接続され、ゲートがドレインに接続されている。 The current mirror circuit 15 is a circuit that raises the voltage supplied to the input of the inverter INV1 to voltage VH when the clamp circuit 16 described below is not functioning. The current mirror circuit 15 has MOS transistors Mp6 and Mp7 and a current source 151. The MOS transistors Mp6 and Mp7 are composed of P-channel field effect transistors. The MOS transistor Mp6 has a source connected to the positive electrode of the high-side voltage source 9, a drain connected to the current source 151, and a gate connected to the drain.

ＭＯＳトランジスタＭｐ７は、ソースがハイサイド電圧源９の正極に接続され、ドレインがインバータＩＮＶ１の入力に接続され、ゲートがＭＯＳトランジスタＭｐ６のゲートに接続されている。電流源１５１は、ＭＯＳトランジスタＭｐ６のドレイン、ハイサイド電圧源９の負極の間に接続され、ＭＯＳトランジスタＭｐ６に電流Ｉｒｅｆ１のドレイン電流を流す。この電流Ｉｒｅｆ１がＭＯＳトランジスタＭｐ７によりコピーされ、インバータＩＮＶ１の入力電圧が電圧ＶＨとなる。 The source of the MOS transistor Mp7 is connected to the positive electrode of the high-side voltage source 9, the drain is connected to the input of the inverter INV1, and the gate is connected to the gate of the MOS transistor Mp6. The current source 151 is connected between the drain of the MOS transistor Mp6 and the negative electrode of the high-side voltage source 9, and causes a drain current of the current Iref1 to flow through the MOS transistor Mp6. This current Iref1 is copied by the MOS transistor Mp7, and the input voltage of the inverter INV1 becomes the voltage VH.

クランプ回路１６は、インバータＩＮＶ１の入力電圧を電圧ＶＬにクランプする回路である。クランプ回路１６は、ツェナーダイオードＺＤ１と、ＭＯＳトランジスタＭＤｐ１及びＭＤｐ２と、電流源１６１とを有している。ツェナーダイオードＺＤ１は、カソードがハイサイド電圧源９の正極に接続され、アノードが後述するＭＯＳトランジスタＭＤｐ１のソースに接続されている。 The clamp circuit 16 is a circuit that clamps the input voltage of the inverter INV1 to the voltage VL. The clamp circuit 16 has a Zener diode ZD1, MOS transistors MDp1 and MDp2, and a current source 161. The Zener diode ZD1 has a cathode connected to the positive electrode of the high-side voltage source 9 and an anode connected to the source of the MOS transistor MDp1, which will be described later.

ＭＯＳトランジスタＭＤｐ１及びＭＤｐ２は、Ｐチャンネルの電界効果トランジスタから構成されている。ＭＯＳトランジスタＭＤｐ１は、ソースがツェナーダイオードＺＤ１のアノードに接続され、ドレインが電流源１６１に接続され、ゲートがドレインに接続されている。ＭＯＳトランジスタＭＤｐ２は、ソースがインバータＩＮＶの入力に接続され、ドレインが後述するＭＯＳトランジスタＭＤｎ１のドレインに接続され、ゲートがＭＯＳトランジスタＭＤｐ１のゲートに接続されている。 MOS transistors MDp1 and MDp2 are composed of P-channel field effect transistors. The source of MOS transistor MDp1 is connected to the anode of Zener diode ZD1, the drain is connected to current source 161, and the gate is connected to the drain. The source of MOS transistor MDp2 is connected to the input of inverter INV, the drain is connected to the drain of MOS transistor MDn1 (described later), and the gate is connected to the gate of MOS transistor MDp1.

電流源１６１は、ＭＯＳトランジスタＭＤｐ１のドレインとグランドとの間に接続され、ＭＯＳトランジスタＭＤｐ１に電流Ｉｒｅｆ２のドレイン電流を流す。以上の構成により、クランプ回路１６は、ツェナーダイオードＺＤ１に電流Ｉｒｅｆ２を流すと、ＭＯＳトランジスタＭＤｐ１及びＭＤｐ２のソースが、電圧ＶＨからツェナーダイオードＺＤ１のツェナー電圧ＶＺＤを差し引いた電圧（ＶＨ－ＶＺＤ）にクランプされる。ツェナーダイオードＺＤ１のツェナー電圧ＶＺＤを電圧Ｖ_ＨＲＥＧと等しくすれば、ＭＯＳトランジスタＭＤｐ２のソースに接続されたインバータＩＮＶ１の入力電圧を電圧ＶＬにクランプすることができる。 The current source 161 is connected between the drain of the MOS transistor MDp1 and the ground, and passes a drain current Iref2 through the MOS transistor MDp1. With the above configuration, when the clamp circuit 16 passes a current Iref2 through the Zener diode ZD1, the sources of the MOS transistors MDp1 and MDp2 are clamped to a voltage (VH-VZD) obtained by subtracting the Zener voltage VZD of the Zener diode ZD1 from the voltage VH. If the Zener voltage VZD of the Zener diode ZD1 is made equal to the voltage _VHREG , the input voltage of the inverter INV1 connected to the source of the MOS transistor MDp2 can be clamped to the voltage VL.

ＭＯＳトランジスタＭＤｎ１は、クランプ回路１６のクランプ機能をオンオフする。ＭＯＳトランジスタＭＤｎ１は、Ｎチャンネルの電界効果トランジスタから構成されている。ＭＯＳトランジスタＭＤｎ１は、ドレインがＭＯＳトランジスタＭＤｐ２のドレインに接続されている。ＭＯＳトランジスタＭＤｎ１をオンすると、トランジスタＭＤｐ２に電流Ｉｒｅｆ２がコピーされ、クランプ回路１６が機能し、インバータＩＮＶ１の入力電圧が電圧ＶＬとなる。一方、ＭＯＳトランジスタＭＤｎ１がオフすると、ＭＯＳトランジスタＭＤｐ２のドレイン電流が遮断され、クランプ回路１６が機能せずに、インバータＩＮＶ１の入力電圧は、カレントミラー回路１５により電圧ＶＨとなる。 The MOS transistor MDn1 turns on and off the clamp function of the clamp circuit 16. The MOS transistor MDn1 is composed of an N-channel field effect transistor. The drain of the MOS transistor MDn1 is connected to the drain of the MOS transistor MDp2. When the MOS transistor MDn1 is turned on, the current Iref2 is copied to the transistor MDp2, the clamp circuit 16 functions, and the input voltage of the inverter INV1 becomes the voltage VL. On the other hand, when the MOS transistor MDn1 is turned off, the drain current of the MOS transistor MDp2 is cut off, the clamp circuit 16 does not function, and the input voltage of the inverter INV1 becomes the voltage VH through the current mirror circuit 15.

上述したＭＯＳトランジスタＭＤｎ１のゲートは、バッファＢＵＦ１の出力に接続されている。バッファＢＵＦ１は、レギュレータ８からの出力電圧Ｖ_ＲＥＧの供給を受けて動作し、入力がレベルシフタ１０の入力端ＩＮとなる。この入力端ＩＮにＰＷＭ信号が入力される。 The gate of the above-mentioned MOS transistor MDn1 is connected to the output of the buffer BUF1. The buffer BUF1 operates by receiving the output voltage _VREG from the regulator 8, and its input becomes the input terminal IN of the level shifter 10. A PWM signal is input to this input terminal IN.

詳しく説明すると、Ｈレベル（Ｖ_ＲＥＧ）のＰＷＭ信号がバッファＢＵＦ１に入力されると、バッファＢＵＦ１のＨレベル（Ｖ_ＲＥＧ）の出力信号をＭＯＳトランジスタＭＤｎ１のゲートに入力する。この入力により、ＭＯＳトランジスタＭＤｎ１がオンして、クランプ回路１６が機能し、インバータＩＮＶ１の入力電圧が電圧ＶＬとなり、インバータＩＮＶ１はＨレベルの電圧（ＶＨ）を出力する。一方、Ｌレベル（０Ｖ）のＰＷＭ信号がバッファＢＵＦ１に入力されると、バッファＢＵＦ１がＬレベル（０Ｖ）の出力信号をＭＯＳトランジスタＭＤｎ１のゲートに入力する。この入力により、ＭＯＳトランジスタＭＤｎ１がオフして、クランプ回路１６が機能せず、カレントミラー回路１５により、インバータＩＮＶ１の入力電圧が電圧ＶＨに引き上げられ、インバータＩＮＶ１はＬレベルの電圧（ＶＬ）を出力する。これにより、レベルシフタ１０は、ＰＷＭ信号のＨレベル（Ｖ_ＲＥＧ）をＨレベル（ＶＨ＝Ｖ_ＩＮ）にレベルシフトし、Ｌレベル（０Ｖ）をＬレベル（ＶＬ＝Ｖ_ＩＮ－Ｖ_ＨＲＥＧ）にレベルシフトすることができる。 More specifically, when an H-level (V _REG ) PWM signal is input to the buffer BUF1, an H-level (V _REG ) output signal of the buffer BUF1 is input to the gate of the MOS transistor MDn1. This input turns on the MOS transistor MDn1, the clamp circuit 16 functions, the input voltage of the inverter INV1 becomes voltage VL, and the inverter INV1 outputs a H-level voltage (VH). On the other hand, when an L-level (0V) PWM signal is input to the buffer BUF1, the buffer BUF1 inputs an L-level (0V) output signal to the gate of the MOS transistor MDn1. This input turns off the MOS transistor MDn1, the clamp circuit 16 does not function, the input voltage of the inverter INV1 is raised to voltage VH by the current mirror circuit 15, and the inverter INV1 outputs a L-level voltage (VL). This allows the level shifter 10 to level-shift the H level (V _REG ) of the PWM signal to the H level (VH=V _IN ) and the L level (0 V) to the L level (VL=V _IN -V _HREG ).

ＰＷＭ信号がＬレベルからＨレベルに切り替わり、ＭＯＳトランジスタＭＤｎ１がオフからオンするときは、ＭＯＳトランジスタＭＤｎ１のドライブ能力が大きいため、インバータＩＮＶ１の入力電圧はすぐに電圧ＶＨから電圧ＶＬに下がる。これにより、インバータＩＮＶ１の出力電圧もすぐにＬレベルからＨレベルに切り替わる。しかしながら、ＰＷＭ信号がＨレベルからＬレベルに切り替わり、ＭＯＳトランジスタＭＤｎ１がオンからオフするときは、インバータＩＮＶ１の入力の寄生容量にカレントミラー回路１５のＭＯＳトランジスタＭｐ７から電流Ｉｒｅｆ１を供給して、インバータＩＮＶ１の入力電圧を電圧ＶＨに引き上げるため、インバータＩＮＶの出力電圧はすぐにＨレベルからＬレベルに切り替えることができない。 When the PWM signal switches from L level to H level and the MOS transistor MDn1 switches from off to on, the input voltage of the inverter INV1 immediately drops from voltage VH to voltage VL because the driving capability of the MOS transistor MDn1 is large. As a result, the output voltage of the inverter INV1 also immediately switches from L level to H level. However, when the PWM signal switches from H level to L level and the MOS transistor MDn1 switches from on to off, the MOS transistor Mp7 of the current mirror circuit 15 supplies current Iref1 to the parasitic capacitance of the input of the inverter INV1 to raise the input voltage of the inverter INV1 to voltage VH, so the output voltage of the inverter INV cannot immediately switch from H level to L level.

そこで、本実施形態では、ＰＷＭ信号がＨレベルからＬレベルに切り替わったときにインバータＩＮＶ１の入力電圧をすぐに電圧ＶＨに引き上げるべくスピードアップ回路１７が設けられている。 Therefore, in this embodiment, a speed-up circuit 17 is provided to immediately raise the input voltage of the inverter INV1 to voltage VH when the PWM signal switches from H level to L level.

スピードアップ回路１７は、コンデンサＣ１と、ＭＯＳトランジスタＭｐ１及びＭｎ１と、ＭＯＳトランジスタＭｐ２及びＭｎ２と、ＭＯＳトランジスタＭｐ３及びＭｎ３と、ＭＯＳトランジスタＭｐ４及びＭｐ５と、ダイオードＤ２とを有している。 The speed-up circuit 17 includes a capacitor C1, MOS transistors Mp1 and Mn1, MOS transistors Mp2 and Mn2, MOS transistors Mp3 and Mn3, MOS transistors Mp4 and Mp5, and a diode D2.

ＭＯＳトランジスタＭｐ１、Ｍｎ１、Ｍｐ２、Ｍｎ２、Ｍｐ３、Ｍｎ３、Ｍｐ４、Ｍｐ５は、ＰＷＭ信号がＨレベル（ＭＯＳトランジスタＭＤｎ１がオン）の間、コンデンサＣ１に電圧Ｖ_ＨＲＥＧをチャージさせる。また、ＭＯＳトランジスタＭｐ１、Ｍｎ１、Ｍｐ２、Ｍｎ２、Ｍｐ３、Ｍｎ３、Ｍｐ４、Ｍｐ５は、ＰＷＭ信号がＬレベル（ＭＯＳトランジスタＭＤｎ１がオフ）になると、電圧Ｖ_ＨＲＥＧがチャージされたコンデンサＣ１の＋側をインバータＩＮＶ１の入力に接続し、コンデンサＣ１の－側をハイサイド電圧源９の正極に接続する。これにより、ＰＷＭ信号がＨレベルからＬレベルになると、インバータＩＮＶ１の入力の寄生容量に、コンデンサＣ１からの電流も供給できるため、インバータＩＮＶ１の入力電圧がＶＨ＋Ｖ_ＨＲＥＧに急激に上昇し、インバータＩＮＶ１の出力電圧をすぐにＨレベルからＬレベルに切り替えることができる。 The MOS transistors Mp1, Mn1, Mp2, Mn2, Mp3, Mn3, Mp4, and Mp5 charge the capacitor C1 with the voltage _VHREG while the PWM signal is at H level (MOS transistor MDn1 is on). When the PWM signal becomes L level (MOS transistor MDn1 is off), the MOS transistors Mp1, Mn1, Mp2, Mn2, Mp3, Mn3, Mp4, and Mp5 connect the positive side of the capacitor C1, which is charged with the voltage _VHREG , to the input of the inverter INV1, and connect the negative side of the capacitor C1 to the positive electrode of the high-side voltage source 9. As a result, when the PWM signal changes from H level to L level, a current can also be supplied from the capacitor C1 to the parasitic capacitance of the input of the inverter INV1, so that the input voltage of the inverter INV1 rises rapidly to VH+ _VHREG , and the output voltage of the inverter INV1 can be immediately switched from H level to L level.

次に、ＭＯＳトランジスタＭｐ１、Ｍｎ１、Ｍｐ２、Ｍｎ２、Ｍｐ３、Ｍｎ３、Ｍｐ４、Ｍｐ５の詳細について説明する。ＭＯＳトランジスタＭｐ１、Ｍｐ２、Ｍｐ３、Ｍｐ４、Ｍｐ５は、Ｐチャンネルの電界効果トランジスタから構成されている。ＭＯＳトランジスタＭｎ１、Ｍｎ２、Ｍｎ３は、Ｎチャンネルの電界効果トランジスタから構成されている。ＭＯＳトランジスタＭｐ１（第１のＰＭＯＳトランジスタ）は、ソースがハイサイド電圧源９の正極に接続され、ゲートがインバータＩＮＶ１の入力に接続され、ドレインが後述するＭＯＳトランジスタＭｎ１のドレインに接続されている。ＭＯＳトランジスタＭｎ１（第２のＮＭＯＳトランジスタ）は、ソースがハイサイド電圧源９の負極に接続され、ゲートがインバータＩＮＶ１の入力に接続され、ドレインがＭＯＳトランジスタＭｐ１のドレインに接続されている。なお、ＭＯＳトランジスタＭｐ１は、オンからオフへ遷移するゲート閾値電圧が低く設定され、ＭＯＳトランジスタＭｎ１は、オフからオンへ遷移するゲート閾値電圧が低く設定される。 Next, the details of the MOS transistors Mp1, Mn1, Mp2, Mn2, Mp3, Mn3, Mp4, and Mp5 will be described. The MOS transistors Mp1, Mp2, Mp3, Mp4, and Mp5 are composed of P-channel field effect transistors. The MOS transistors Mn1, Mn2, and Mn3 are composed of N-channel field effect transistors. The MOS transistor Mp1 (first PMOS transistor) has a source connected to the positive electrode of the high-side voltage source 9, a gate connected to the input of the inverter INV1, and a drain connected to the drain of the MOS transistor Mn1 described later. The MOS transistor Mn1 (second NMOS transistor) has a source connected to the negative electrode of the high-side voltage source 9, a gate connected to the input of the inverter INV1, and a drain connected to the drain of the MOS transistor Mp1. The gate threshold voltage of the MOS transistor Mp1 that transitions from on to off is set low, and the gate threshold voltage of the MOS transistor Mn1 that transitions from off to on is set low.

ＭＯＳトランジスタＭｐ２（第２のＰＭＯＳトランジスタ）は、ソースがハイサイド電圧源９の正極に接続され、ドレインが後述するＭＯＳトランジスタＭｎ２のドレインに接続され、ゲートがＭＯＳトランジスタＭｐ１及びＭｎ１のドレインに接続されている。ＭＯＳトランジスタＭｎ２（第２のＮＭＯＳトランジスタ）は、Ｎチャンネルの電界効果トランジスタから構成されている。ＭＯＳトランジスタＭｎ２は、ソースがハイサイド電圧源９の負極に接続され、ドレインがＭＯＳトランジスタＭｐ２のドレインに接続され、ゲートがＭＯＳトランジスタＭｐ１及びＭｎ１のドレインに接続されている。このＭＯＳトランジスタＭｐ２及びＭｎ２のドレインにコンデンサＣ１の－側（一端）が接続されている。 The source of the MOS transistor Mp2 (second PMOS transistor) is connected to the positive electrode of the high-side voltage source 9, the drain is connected to the drain of the MOS transistor Mn2 described below, and the gate is connected to the drains of the MOS transistors Mp1 and Mn1. The MOS transistor Mn2 (second NMOS transistor) is composed of an N-channel field effect transistor. The source of the MOS transistor Mn2 is connected to the negative electrode of the high-side voltage source 9, the drain is connected to the drain of the MOS transistor Mp2, and the gate is connected to the drains of the MOS transistors Mp1 and Mn1. The drains of the MOS transistors Mp2 and Mn2 are connected to the negative side (one end) of the capacitor C1.

ＭＯＳトランジスタＭｐ３（第３のＰＭＯＳトランジスタ）は、ソースがハイサイド電圧源９の正極に接続され、ドレインが後述するＭＯＳトランジスタＭｎ３のドレインに接続され、ゲートがトランジスタＭｐ１及びＭｎ１のドレインに接続されている。ＭＯＳトランジスタＭｎ３（第３のＮＭＯＳトランジスタ）は、ソースがハイサイド電圧源９の負極に接続され、ドレインがＭＯＳトランジスタＭｐ３のドレインに接続され、ゲートがトランジスタＭｐ１及びＭｎ１のドレインに接続されている。 The source of the MOS transistor Mp3 (third PMOS transistor) is connected to the positive electrode of the high-side voltage source 9, the drain is connected to the drain of the MOS transistor Mn3 described below, and the gate is connected to the drains of the transistors Mp1 and Mn1. The source of the MOS transistor Mn3 (third NMOS transistor) is connected to the negative electrode of the high-side voltage source 9, the drain is connected to the drain of the MOS transistor Mp3, and the gate is connected to the drains of the transistors Mp1 and Mn1.

ＭＯＳトランジスタＭｐ４（第４のＰＭＯＳトランジスタ）は、ソースが電圧ＶＨハイサイド電圧源９の正極に接続され、ドレインが後述するＭＯＳトランジスタＭｐ５のソースに接続され、ゲートがトランジスタＭｐ３及びＭｎ３のドレインに接続されている。ＭＯＳトランジスタＭｐ５（第５のＰＭＯＳトランジスタ）は、ソースがＭＯＳトランジスタＭｐ４のドレインに接続され、ドレインがインバータＩＮＶ１の入力に接続され、ゲートがＭＯＳトランジスタＭｐ１及びＭｎ１のドレインに接続されている。 The source of the MOS transistor Mp4 (fourth PMOS transistor) is connected to the positive electrode of the voltage VH high-side voltage source 9, the drain is connected to the source of the MOS transistor Mp5 described below, and the gate is connected to the drains of the transistors Mp3 and Mn3. The source of the MOS transistor Mp5 (fifth PMOS transistor) is connected to the drain of the MOS transistor Mp4, the drain is connected to the input of the inverter INV1, and the gate is connected to the drains of the MOS transistors Mp1 and Mn1.

また、ＭＯＳトランジスタＭｐ４のドレイン、ＭＯＳトランジスタＭｐ５のソースは、コンデンサＣ１の＋側（他端）に接続されている。ダイオードＤ２は、カソードがハイサイド電圧源９の正極に接続され、アノードがコンデンサＣ１の＋側、ＭＯＳトランジスタＭｐ４のドレイン、ＭＯＳトランジスタＭｐ５のソースに接続される。 The drain of MOS transistor Mp4 and the source of MOS transistor Mp5 are connected to the positive side (other end) of capacitor C1. The cathode of diode D2 is connected to the positive electrode of high-side voltage source 9, and the anode is connected to the positive side of capacitor C1, the drain of MOS transistor Mp4, and the source of MOS transistor Mp5.

次に、上述した構成のレベルシフタ１０の動作について図３のタイムチャートを参照して以下説明する。まず、入力端ＩＮに入力されるＰＷＭ信号がＬレベルからＨレベルに切り替わった場合について説明する。バッファＢＵＦ１に入力されるＰＷＭ信号がＬレベルからＨレベルに切り替わると、バッファＢＵＦ１の出力信号がＬレベルからＨレベルに切り替わる。これにより、バッファＢＵＦ１の出力がゲートに接続されるＭＯＳトランジスタＭＤｎ１がオフからオンに切り替わる。このため、クランプ回路１６が機能し、インバータＩＮＶ１の入力電圧は、電圧ＶＨから電圧ＶＬに引き下げられる。このとき、ＭＯＳトランジスタＭＤｎ１のドライブ能力が高いため、インバータＩＮＶ１の入力電圧は、電圧ＶＨから電圧ＶＬにすぐに引き下げられる。 Next, the operation of the level shifter 10 having the above-mentioned configuration will be described below with reference to the time chart of FIG. 3. First, a case where the PWM signal input to the input terminal IN switches from L level to H level will be described. When the PWM signal input to the buffer BUF1 switches from L level to H level, the output signal of the buffer BUF1 switches from L level to H level. This causes the MOS transistor MDn1, the gate of which is connected to the output of the buffer BUF1, to switch from OFF to ON. This causes the clamp circuit 16 to function, and the input voltage of the inverter INV1 is lowered from voltage VH to voltage VL. At this time, since the drive capability of the MOS transistor MDn1 is high, the input voltage of the inverter INV1 is immediately lowered from voltage VH to voltage VL.

インバータＩＮＶ１の入力電圧が引き下げられると、インバータＩＮＶ１の入力が第１閾値ＶＴＨ１を下回り、インバータＩＮＶ１の出力端ＯＵＴの出力電圧が電圧ＶＬから電圧ＶＨに切り替わる。 When the input voltage of the inverter INV1 is pulled down, the input of the inverter INV1 falls below the first threshold VTH1, and the output voltage of the output terminal OUT of the inverter INV1 switches from voltage VL to voltage VH.

なお、インバータＩＮＶ１の入力電圧が電圧ＶＬのとき、ＭＯＳトランジスタＭｐ１がオンし、ＭＯＳトランジスタＭｎ１がオフし、ＭＯＳトランジスタＭｐ１、Ｍｎ１のドレインの電圧が電圧ＶＨとなる。ＭＯＳトランジスタＭｐ１、Ｍｎ１のドレインの電圧が電圧ＶＨとなると、ＭＯＳトランジスタＭｐ２がオフし、ＭＯＳトランジスタＭｎ２がオンし、ＭＯＳトランジスタＭｐ２、Ｍｎ２のドレインの電圧が電圧ＶＬとなる。よって、ＭＯＳトランジスタＭｐ２、Ｍｎ２のドレインに接続されたコンデンサＣ１の－側に電圧ＶＬが印加される。 When the input voltage of inverter INV1 is voltage VL, MOS transistor Mp1 turns on, MOS transistor Mn1 turns off, and the drain voltage of MOS transistors Mp1 and Mn1 becomes voltage VH. When the drain voltage of MOS transistors Mp1 and Mn1 becomes voltage VH, MOS transistor Mp2 turns off, MOS transistor Mn2 turns on, and the drain voltage of MOS transistors Mp2 and Mn2 becomes voltage VL. Therefore, voltage VL is applied to the negative side of capacitor C1, which is connected to the drains of MOS transistors Mp2 and Mn2.

また、ＭＯＳトランジスタＭｐ１、Ｍｎ１のドレインの電圧が電圧ＶＨのときは、ＭＯＳトランジスタＭｐ３がオフし、ＭＯＳトランジスタＭｎ３がオンし、ＭＯＳトランジスタＭｐ３及びＭｎ３のドレインの電圧が電圧ＶＬとなる。ＭＯＳトランジスタＭｐ３及びＭｎ３のドレインの電圧が電圧ＶＬになると、ＭＯＳトランジスタＭｐ４がオンする。一方、ＭＯＳトランジスタＭｐ１、Ｍｎ１のドレインの電圧が電圧ＶＨのときは、ＭＯＳトランジスタＭｐ５がオフする。このため、ＭＯＳトランジスタＭｐ４及びＭｐ５のドレインの電圧が電圧ＶＨとなる。よって、ＭＯＳトランジスタＭｐ４及びＭｐ５に接続されたコンデンサＣ１には＋側に電圧ＶＨが印加され、コンデンサＣ１は、＋側がプラス、－側がマイナスとなるように電圧Ｖ_ＨＲＥＧがチャージされる。 Furthermore, when the drain voltage of the MOS transistors Mp1 and Mn1 is voltage VH, the MOS transistor Mp3 is turned off and the MOS transistor Mn3 is turned on, and the drain voltage of the MOS transistors Mp3 and Mn3 becomes voltage VL. When the drain voltage of the MOS transistors Mp3 and Mn3 becomes voltage VL, the MOS transistor Mp4 is turned on. On the other hand, when the drain voltage of the MOS transistors Mp1 and Mn1 is voltage VH, the MOS transistor Mp5 is turned off. Therefore, the drain voltage of the MOS transistors Mp4 and Mp5 becomes voltage VH. Therefore, the voltage VH is applied to the + side of the capacitor C1 connected to the MOS transistors Mp4 and Mp5, and the capacitor C1 is charged with the voltage _VHREG so that the + side is positive and the - side is negative.

次に、ＰＷＭ信号がＨレベルからＬレベルに切り替わった場合について説明する。バッファＢＵＦ１に入力されるＰＷＭ信号がＨレベルからＬレベルに切り替わると、バッファＢＵＦ１の出力信号がＨレベルからＬレベルに切り替わる。これにより、バッファＢＵＦ１の出力がゲートに接続されるＭＯＳトランジスタＭＤｎ１がオンからオフに切り替わる。このため、クランプ回路１６が機能しなくなり、インバータＩＮＶ１の入力は、カレントミラー回路１５を構成するＭＯＳトランジスタＭｐ７の電流Ｉｒｅｆ１で徐々に電圧ＶＬから電圧ＶＨに向かって上昇する（図３のＡ部）。 Next, we will explain what happens when the PWM signal switches from H level to L level. When the PWM signal input to the buffer BUF1 switches from H level to L level, the output signal of the buffer BUF1 switches from H level to L level. This causes the MOS transistor MDn1, whose gate is connected to the output of the buffer BUF1, to switch from on to off. As a result, the clamp circuit 16 stops functioning, and the input of the inverter INV1 gradually rises from voltage VL to voltage VH due to the current Iref1 of the MOS transistor Mp7 that constitutes the current mirror circuit 15 (part A in Figure 3).

インバータＩＮＶ１の入力電圧が上昇すると、インバータＩＮＶ１の入力電圧が第２閾値ＶＴＨ２を上回る前に、ゲート閾値電圧が低く設定されたＭＯＳトランジスタＭｐ１がオフ、ＭＯＳトランジスタＭｎ１がオンし、ＭＯＳトランジスタＭｐ１及びＭｎ１のドレインの電圧が電圧ＶＬとなる。 When the input voltage of the inverter INV1 rises, before the input voltage of the inverter INV1 exceeds the second threshold VTH2, the MOS transistor Mp1, whose gate threshold voltage is set low, turns off and the MOS transistor Mn1 turns on, and the drain voltages of the MOS transistors Mp1 and Mn1 become the voltage VL.

ＭＯＳトランジスタＭｐ１及びＭｎ１のドレインが電圧ＶＬになると、ＭＯＳトランジスタＭｐ２がオンし、ＭＯＳトランジスタＭｎ２がオフして、図３のＢ部に示すように、ＭＯＳトランジスタＭｐ２、Ｍｎ２のドレインの電圧が電圧ＶＬから電圧ＶＨに切り替わると共に、コンデンサＣ１の－側がハイサイド電圧源９の正極に接続される。また、ＭＯＳトランジスタＭｐ１及びＭｎ１のドレインの電圧が電圧ＶＬになると、ＭＯＳトランジスタＭｐ３がオンし、ＭＯＳトランジスタＭｎ３がオフして、ＭＯＳトランジスタＭｐ３及びＭｎ３のドレインの電圧が電圧ＶＨとなる。 When the drains of MOS transistors Mp1 and Mn1 reach voltage VL, MOS transistor Mp2 turns on and MOS transistor Mn2 turns off, and as shown in part B of FIG. 3, the drain voltages of MOS transistors Mp2 and Mn2 switch from voltage VL to voltage VH, and the negative side of capacitor C1 is connected to the positive electrode of high-side voltage source 9. In addition, when the drain voltages of MOS transistors Mp1 and Mn1 reach voltage VL, MOS transistor Mp3 turns on and MOS transistor Mn3 turns off, and the drain voltages of MOS transistors Mp3 and Mn3 reach voltage VH.

ＭＯＳトランジスタＭｐ３及びＭｎ３のドレインが電圧ＶＨとなると、ＭＯＳトランジスタＭｐ４がオフする。また、ＭＯＳトランジスタＭｐ１及びＭｎ１のドレインの電圧が電圧ＶＬとなると、ＭＯＳトランジスタＭｐ５がオンする。即ち、ＭＯＳトランジスタＭｐ４がオフし、ＭＯＳトランジスタＭｐ５がオンするため、コンデンサＣ１の＋側はインバータＩＮＶ１の入力に接続される。 When the drains of MOS transistors Mp3 and Mn3 reach voltage VH, MOS transistor Mp4 turns off. Also, when the drain voltages of MOS transistors Mp1 and Mn1 reach voltage VL, MOS transistor Mp5 turns on. In other words, MOS transistor Mp4 turns off and MOS transistor Mp5 turns on, so the positive side of capacitor C1 is connected to the input of inverter INV1.

これにより、インバータＩＮＶ１の入力電圧は、図３のＣ部に示すように、電圧（ＶＨ＋Ｖ_ＨＲＥＧ）に向かって急激に上昇する。このため、ＰＷＭ信号がＨレベルからＬレベルに切り替わった後、インバータＩＮＶ１の入力電圧はすぐに第２閾値ＶＴＨ２を超えるため、図３のＤ部に示すように、インバータＩＮＶ１の出力であるレベルシフタ１０の出力端ＯＵＴの出力信号はＨレベルからＬレベルにすぐに切り替わることができる。なお、コンデンサＣ１はダイオードＤ２により放電され、インバータＩＮＶ１の入力電圧は図３中のＥ部に示すように、すぐに電圧ＶＨに戻る。 As a result, the input voltage of the inverter INV1 rises rapidly toward the voltage (VH+ _VHREG ), as shown in part C of Fig. 3. Therefore, after the PWM signal switches from the H level to the L level, the input voltage of the inverter INV1 immediately exceeds the second threshold value VTH2, so that the output signal of the output terminal OUT of the level shifter 10, which is the output of the inverter INV1, can immediately switch from the H level to the L level, as shown in part D of Fig. 3. Note that the capacitor C1 is discharged by the diode D2, and the input voltage of the inverter INV1 immediately returns to the voltage VH, as shown in part E of Fig. 3.

上述した実施形態によれば、スピードアップ回路１７の働きにより、入力端ＩＮに入力されるＰＷＭ信号がＨレベルからＬレベルに切り替わったとき、出力端ＯＵＴの出力信号がＨレベルからＬレベルに遷移する遷移時間を短くすることができる。スピードアップ回路１７がない場合は、インバータＩＮＶ１の入力電圧は、図３中の破線（Ｆ部）に示すように、ＭＯＳトランジスタＭｐ７のドレイン電流Ｉｒｅｆ１によりゆっくりと電圧ＶＨに向かって上昇する。このため、図３中の破線（Ｇ部）で示すように、出力端ＯＵＴの出力信号がＨレベルからＬレベルに遷移する遷移時間が長くなる。これに対して、本実施形態では、入力端ＩＮに入力されるＰＷＭ信号がＨレベルからＬレベルに切り替わったとき、コンデンサＣ１によりインバータＩＮＶ１の入力電圧が急上昇するため、図３中のＤ部に示すように、出力信号がＨレベルからＬレベルに遷移する遷移時間を短くすることができる。これにより、回路規模を大きくすることなく、出力信号のレベルの遷移時間を短くすることができる。 According to the above-described embodiment, the speed-up circuit 17 works to shorten the transition time of the output signal at the output terminal OUT from H level to L level when the PWM signal input to the input terminal IN switches from H level to L level. Without the speed-up circuit 17, the input voltage of the inverter INV1 slowly rises toward the voltage VH due to the drain current Iref1 of the MOS transistor Mp7, as shown by the dashed line (part F) in FIG. 3. Therefore, as shown by the dashed line (part G) in FIG. 3, the transition time of the output signal at the output terminal OUT from H level to L level becomes longer. In contrast, in this embodiment, when the PWM signal input to the input terminal IN switches from H level to L level, the input voltage of the inverter INV1 rises sharply due to the capacitor C1, so that the transition time of the output signal from H level to L level can be shortened, as shown by part D in FIG. 3. This makes it possible to shorten the transition time of the level of the output signal without increasing the circuit size.

なお、本発明は、上述した実施形態に限定されるものではなく、適宜、変形、改良、等が可能である。その他、上述した実施形態における各構成要素の材質、形状、寸法、数、配置箇所、等は本発明を達成できるものであれば任意であり、限定されない。 The present invention is not limited to the above-described embodiment, and can be modified, improved, etc. as appropriate. In addition, the material, shape, size, number, location, etc. of each component in the above-described embodiment are arbitrary as long as they can achieve the present invention, and are not limited.

上述した実施形態によれば、ダイオードＤ２を設けていたが、ダイオードＤ２は必須ではなく、なくてもよい。 In the above-described embodiment, diode D2 is provided, but diode D2 is not essential and may be omitted.

上述した実施形態によれば、スピードアップ回路１７は、ＭＯＳトランジスタＭｐ１～Ｍｐ５、Ｍｎ１～Ｍｎ３から構成されていたが、これに限ったものではない。スピードアップ回路１７としては、ＭＯＳトランジスタＭＤｎ１がオンしている間に、コンデンサＣ１の－側にハイサイド電圧源９の負極、＋側にハイサイド電圧源９の正極を接続し、コンデンサＣ１を電圧Ｖ_ＨＲＥＧ（＝ＶＨ－ＶＬ）の電圧でチャージし、ＭＯＳトランジスタＭＤｎ１がオフすると、コンデンサＣ１の－側にハイサイド電圧源９の正極を接続し、＋側にインバータＩＮＶ１の入力を接続する構成であればよい。 In the above-described embodiment, the speed-up circuit 17 is composed of the MOS transistors Mp1 to Mp5 and Mn1 to Mn3, but the present invention is not limited to this. The speed-up circuit 17 may be configured such that while the MOS transistor MDn1 is on, the negative electrode of the high-side voltage source 9 is connected to the negative side of the capacitor C1, and the positive electrode of the high-side voltage source 9 is connected to the positive side, the capacitor C1 is charged with a voltage V _HREG (=VH-VL), and when the MOS transistor MDn1 is off, the positive electrode of the high-side voltage source 9 is connected to the negative side of the capacitor C1, and the input of the inverter INV1 is connected to the positive side.

また、上述した実施形態によれば、レベルシフタ１０はＤＣ／ＤＣコンバータ１に用いられていたが、これに限ったものではない。レベルシフタ１０としては別の装置に用いられていてもよい。 In addition, in the above-described embodiment, the level shifter 10 is used in the DC/DC converter 1, but this is not limited to this. The level shifter 10 may be used in another device.

また、上述した実施形態によれば、出力部としてはインバータＩＮＶ１を用いていたが、これに限ったものではない。出力部として、バッファを用いてもよい。 In addition, in the above-described embodiment, the inverter INV1 is used as the output unit, but this is not limited to this. A buffer may also be used as the output unit.

１０レベルシフタ
１５定電流回路
１６クランプ回路
１７スピードアップ回路
Ｃ１コンデンサ
Ｄ２ダイオード
ＩＮＶ１インバータ（出力部）
ＭＤｎ１ＭＯＳトランジスタ
Ｍｐ１ＭＯＳトランジスタ（第１のＰＭＯＳトランジスタ）
Ｍｐ２ＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）
Ｍｐ３ＭＯＳトランジスタ（第３のＰＭＯＳトランジスタ）
Ｍｐ４ＭＯＳトランジスタ（第４のＰＭＯＳトランジスタ）
Ｍｐ５ＭＯＳトランジスタ（第５のＰＭＯＳトランジスタ）
Ｍｎ１ＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）
Ｍｎ２ＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）
Ｍｎ３ＭＯＳトランジスタ（第３のＮＭＯＳトランジスタ）
Ｖ_ＲＥＧ電圧（第１の高電圧）
ＶＨ電圧（第２の高電圧）
ＶＬ電圧（第２の低電圧）
ＶＴＨ１第１閾値（閾値）
ＶＴＨ２第２閾値（閾値）
ＶＺＤツェナー電圧
ＺＤ１ツェナーダイオード 10 Level shifter 15 Constant current circuit 16 Clamp circuit 17 Speed-up circuit C1 Capacitor D2 Diode INV1 Inverter (output section)
MDn1 MOS transistor Mp1 MOS transistor (first PMOS transistor)
Mp2 MOS transistor (second PMOS transistor)
Mp3 MOS transistor (third PMOS transistor)
Mp4 MOS transistor (fourth PMOS transistor)
Mp5 MOS transistor (fifth PMOS transistor)
Mn1 MOS transistor (first NMOS transistor)
Mn2 MOS transistor (second NMOS transistor)
Mn3 MOS transistor (third NMOS transistor)
_VREG voltage (first high voltage)
VH Voltage (second high voltage)
VL Voltage (second low voltage)
VTH1 First threshold (threshold)
VTH2 Second threshold (threshold)
VZD Zener voltage ZD1 Zener diode

Claims

1. A level shifter for converting an input signal having a first low voltage and a first high voltage amplitude into an output signal having a second low voltage and a second high voltage amplitude,
an output section that compares a voltage supplied to an input with a threshold value and outputs the output signal;
a constant current circuit provided between a positive electrode of a high side voltage source supplying the second high voltage and an input of the output section, the constant current circuit supplying a constant current to the input of the output section to raise the input voltage of the output section to the second high voltage;
a clamp circuit having a Zener diode and clamping an input voltage of the output section to a value obtained by subtracting a Zener voltage of the Zener diode from the second high voltage;
a MOS transistor that turns on and off in response to a voltage of the input signal and turns on and off a clamp function of the clamp circuit by turning on and off the MOS transistor;
a speed-up circuit having a capacitor, and connecting one end of the capacitor to a negative electrode of a high-side voltage source that supplies the second low voltage while the MOS transistor is on, and connecting the other end of the capacitor to a positive electrode of the high-side voltage source to charge the capacitor, and connecting one end of the capacitor to the positive electrode of the high-side voltage source and the other end of the capacitor to an input of the output unit when the MOS transistor is off.

2. The level shifter of claim 1,
a level shifter comprising a diode having an anode connected to the other end of the capacitor and a cathode connected to the positive electrode of the high-side voltage source.

3. The level shifter according to claim 1,
The speed-up circuit includes:
a first PMOS transistor having a gate connected to the input of the output section and a source connected to the positive electrode of the high-side voltage source;
a first NMOS transistor having a gate connected to the input of the output section, a source connected to the negative electrode of the high-side voltage source, and a drain connected to the first PMOS transistor;
a second PMOS transistor having a gate connected to the drains of the first PMOS transistor and the first NMOS transistor and a source connected to the positive electrode of the high-side voltage source;
a second NMOS transistor having a gate connected to the drains of the first PMOS transistor and the first NMOS transistor, a source connected to the negative electrode of the high-side voltage source, and a drain connected to the drain of the second PMOS transistor;
a third PMOS transistor having a gate connected to the drains of the first PMOS transistor and the first NMOS transistor and a source connected to the positive electrode of the high-side voltage source;
a third NMOS transistor having a gate connected to the drains of the first PMOS transistor and the first NMOS transistor, a source connected to the negative electrode of the high-side voltage source, and a drain connected to the drain of the third PMOS transistor;
a fourth PMOS transistor having a source connected to the positive electrode of the high-side voltage supply and a gate connected to the drains of the third PMOS transistor and the third NMOS transistor;
a fifth PMOS transistor having a gate connected to the drains of the first PMOS transistor and the first NMOS transistor, a source connected to the drain of the fourth PMOS transistor, and a drain connected to the input of the output section;
a drain of the second PMOS transistor and a source of the second NMOS transistor are connected to one end of the capacitor, and a drain of the fourth PMOS transistor and a source of the fifth PMOS transistor are connected to the other end of the capacitor.