JP7705446B2 - メモリコントローラおよびフラッシュメモリシステム - Google Patents

Description

本発明は、メモリコントローラおよびフラッシュメモリシステムに関する。

不揮発性メモリとしてのフラッシュメモリ等を制御するメモリコントローラや、そのようなメモリコントローラと不揮発性メモリとを備えたメモリシステム（フラッシュメモリシステム等）が、提案されている（例えば、特許文献１参照）。

特表２０２１－５２００２１号公報

ところで、このようなメモリコントローラ等では一般に、データの書き込み効率を向上させることが求められている。データの書き込み効率を向上させることが可能な、メモリコントローラおよびフラッシュメモリシステムを提供することが望ましい。

本発明の一実施の形態に係るメモリコントローラは、フラッシュメモリを制御するメモリコントローラであって、フラッシュメモリに対するデータのアクセス処理と、このアクセス処理に応じて所定の領域管理情報を更新する更新処理と、をそれぞれ実行するマイクロプロセッサを、備えたものである。このマイクロプロセッサは、論理ページの論理アドレスと、フラッシュメモリにおける複数のチャネルに属する複数の物理ブロックにより構成される仮想ブロック内に含まれる、仮想ページの仮想アドレスと、の間の対応関係を規定する上記領域管理情報に基づいて、上記アクセス処理の際のアクセス対象となる仮想アドレスを決定し、決定した仮想アドレスに基づいて、上記アクセス処理としてのデータの書き込み処理を実行する際には、この書き込み処理を実行するごとに、キャッシュ領域上において上記領域管理情報の編集を行うと共に、各回の書き込み処理に対して間引いた頻度にて、編集後の領域管理情報を、フラッシュメモリ上に書き込み保存することにより、領域管理情報に対する上記更新処理を実行する。また、上記仮想ブロックに含まれる複数の仮想ページにはそれぞれ、物理ページごとにスペア領域が設けられていると共に、上記マイクロプロセッサは、仮想ページ単位で書き込み処理を実行する際に、書き込み対象となる仮想ページ内のスペア領域に対して、対応する論理アドレスを示す論理アドレス情報も書き込む。更に、上記マイクロプロセッサは、フラッシュメモリ上に領域管理情報が書き込み保存される前の時点で、フラッシュメモリおよびメモリコントローラの電源が、オン状態からオフ状態へと移行した場合には、その後に電源がオフ状態からオン状態へと復帰する際の、起動処理において、書き込み途中の仮想ブロック内に含まれるスペア領域からそれぞれ、論理アドレス情報を読み出すと共に、キャッシュ領域上において、読み出した論理アドレス情報を利用して、未更新分の領域管理情報の編集を行う。

本発明の一実施の形態に係るフラッシュメモリシステムは、上記本発明の一実施の形態に係るメモリコントローラと、上記フラッシュメモリと、を備えたものである。

本発明の一実施の形態に係るメモリコントローラおよびフラッシュメモリシステムによれば、データの書き込み効率を向上させることが可能となる。

本発明の一実施の形態に係るフラッシュメモリシステム等の概略構成例を表すブロック図である。 図１に示したフラッシュメモリにおけるアドレス空間の概略構成例を表す模式図である。 実施の形態に係る論理アドレスと物理アドレスとの対応関係の一例を表す模式図である。 実施の形態に係る仮想ブロックおよび仮想ページ等の構成例を表す模式図である。 図４に示した仮想ページの詳細構成例を表す模式図である。 実施の形態に係る論理仮想変換テーブルおよび管理テーブルの構成例を表す模式図である。 実施の形態に係るテーブル全展開モード時の各テーブルの配置例を表す模式図である。 実施の形態に係るテーブルキャッシュモード時の各テーブルの配置例を表す模式図である。 実施の形態に係るライト処理（テーブル全展開モード時）の一例を表す流れ図である。 図９Ａに続く処理例を表す流れ図である。 実施の形態に係るライト処理（テーブルキャッシュモード時）の一例を表す流れ図である。 図１０Ａに続く処理例を表す流れ図である。 実施の形態に係るリード処理（テーブル全展開モード時）の一例を表す流れ図である。 実施の形態に係るリード処理（テーブルキャッシュモード時）の一例を表す流れ図である。 実施の形態に係る起動処理（テーブル全展開モード時）の一例を表す流れ図である。 実施の形態に係る起動処理（テーブルキャッシュモード時）の一例を表す流れ図である。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（論理仮想変換テーブルを間引いた頻度で書き込み保存する例）
２．変形例

＜１．実施の形態＞
［概略構成］
図１は、本発明の一実施の形態に係るフラッシュメモリシステム（フラッシュメモリシステム３）の概略構成例を、外部のホストシステム４とともに、ブロック図で表したものである。このフラッシュメモリシステム３は、例えば、ＳＳＤ（Solid State Drive）や、ｅＭＭＣ（embedded Multi Media Card）等に相当するシステムである。

図１に示したように、フラッシュメモリシステム３は、フラッシュメモリ１と、メモリコントローラ２と、外部ＲＡＭ（Random Access Memory）３０とを、備えている。なお、ホストシステム４とメモリコントローラ２（後述するホストインタフェース２６）との間は、外部バス８２を介して相互に接続され、メモリコントローラ２（後述するメモリインタフェース２１）とフラッシュメモリ１との間は、内部バス８１を介して相互に接続されている。また、メモリコントローラ２（後述するＲＡＭインタフェース２２）と外部ＲＡＭ３０との間は、内部バス８０を介して相互に接続されている。

（Ａ．ホストシステム４）
ホストシステム４は、フラッシュメモリシステム３を二次記憶装置として使用する、ホストシステムである。ホストシステム４は、このホストシステム４全体の動作を制御するためのＣＰＵ（Central Processing Unit）や、フラッシュメモリシステム３と間での各種情報の授受を担うコンパニオンチップ等を、備えている。このようなホストシステム４は、例えば、パーソナルコンピュータ（ＰＣ）やデジタルスチルカメラ等の、情報処理装置である。

ホストシステム４はまた、所定のコマンドをフラッシュメモリシステム３へと供給することで、フラッシュメモリシステム３に対して各種処理の実行を指示するようになっている。具体的には、このコマンドとは、フラッシュメモリシステム３内のメモリコントローラ２がフラッシュメモリ１に対して、各種処理の実行を指示するためのコマンドである。つまり、フラッシュメモリ１は、メモリコントローラ２から与えられるコマンドに従って、各種動作を行うようになっている。

（Ｂ．フラッシュメモリ１）
フラッシュメモリ１は、不揮発性メモリであり、１または２以上のフラッシュメモリチップ（チップ）を用いて構成されている。図１の例では、フラッシュメモリ１全体として、複数（４つ）のチップ（フラッシュメモリ１０，１１，１２，１３）が、設けられている。なお、以下では、フラッシュメモリ１０～１３の総称として、基本的にはフラッシュメモリ１として説明する。このフラッシュメモリ１は、例えば、ＮＡＮＤ型フラッシュメモリとなっている。このＮＡＮＤ型のフラッシュメモリでは、ページ単位でデータのアクセス処理（書き込み処理または読み出し処理）が行われると共に、複数ページにて構成されるブロック単位で、データの消去処理（一斉消去）が行われる。

ちなみに、フラッシュメモリ１におけるページおよびブロックはそれぞれ、一般に、物理ページ、物理ブロックとも呼ばれる。これは、ホストシステム４がデータを取り扱うときの単位である、論理ページおよび論理ブロックと区別するためである。

なお、これらの論理ページや論理ブロック、物理ページや物理ブロック等の詳細については、後述する（図２～図５等）。

このようなフラッシュメモリ１は、レジスタと、複数のメモリセルが配列されたメモリセルアレイと、を備えている。メモリセルアレイは、複数のメモリセル群と、ワード線と、を有している。各メモリセル群は、複数のメモリセルが直列に接続されたものである。ワード線は、メモリセル群のうちから特定のメモリセルを選択するためのものである。ワード線を介して選択されたメモリセルと、レジスタとの間で、レジスタから選択されたメモリセルへのデータの書き込み処理（ライト処理）、または、選択されたメモリセルからレジスタへのデータの読み出し処理（リード処理）が、行われるようになっている。

（Ｃ．メモリコントローラ２）
メモリコントローラ２は、ホストシステム４からの命令（前述したコマンド）に従って、フラッシュメモリ１を制御するものである。具体的には、メモリコントローラ２は、例えば、ホストシステム４から書き込み要求があった場合には、ホストシステム４から受信したデータを、フラッシュメモリ１に書き込むようになっている。また、メモリコントローラ２は、例えば、ホストシステム４から読み出し要求があった場合には、フラッシュメモリ１からデータを読み出して、ホストシステム４へと送信するようになっている。

また、本実施の形態では、詳細は後述するが、メモリコントローラ２とフラッシュメモリ１との間、および、メモリコントローラ２とホストシステム４との間においてそれぞれ、複数のチャネルを用いた並列データ転送が、行われるようになっている。

このようなメモリコントローラ２は、例えば図１に示したように、メモリインタフェース２１、ＲＡＭインタフェース２２、ＥＣＣ（Error Correcting Code）ブロック２３、バッファ２４、テーブルＲＡＭ２５、ホストインタフェース２６、および、マイクロプロセッサ２７を、有している。また、これらのメモリインタフェース２１、ＲＡＭインタフェース２２、ＥＣＣブロック２３、バッファ２４、テーブルＲＡＭ２５、ホストインタフェース２６およびマイクロプロセッサ２７はそれぞれ、システムバス２０を介して相互に接続されている。

メモリインタフェース２１は、フラッシュメモリ１と通信するためのインタフェースである。このメモリインタフェース２１は、例えば、ＯＮＦＩ（Open NAND Flash Interface）規格に準拠したメモリインタフェースである。

ＲＡＭインタフェース２２は、外部ＲＡＭ３０と通信するためのインタフェースである。なお、この外部ＲＡＭ３０は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）などの揮発性メモリにより構成されており、各種データが一時的に格納されるようになっている。ただし、このような外部ＲＡＭ３０が、フラッシュメモリシステム３内に設けられていないようにしてもよい。

ＥＣＣブロック２３は、フラッシュメモリ１に書き込むデータに付加される、ＥＣＣ（エラーコレクティングコード）を生成するブロックである。また、ＥＣＣブロック２３は、フラッシュメモリ１から読み出したデータに付加されたエラーコレクティングコードに基づいて、その読み出したデータに含まれる誤りを、検出および訂正するようになっている。

バッファ２４は、フラッシュメモリ１から読み出されたデータ、および、フラッシュメモリ１に書き込むデータをそれぞれ、一時的に保持する部分である。具体的には、フラッシュメモリ１から読み出されたデータは、ホストシステム４が受け取り可能な状態となるまで、バッファ２４上に保持されるようになっている。また、フラッシュメモリ１に書き込まれるデータは、このフラッシュメモリ１が書き込み可能な状態となるまで、バッファ２４上に保持されるようになっている。

テーブルＲＡＭ２５は、フラッシュメモリ１の制御に必要な情報を一時的に格納する部分であり、例えばＳＲＡＭ（Static Random Access Memory）などの揮発性メモリにより構成されている。具体的には、テーブルＲＡＭ２５には、後述する各種テーブル（論理仮想変換テーブル５１および管理テーブル５２：図６参照）が一時的に格納されていると共に、このテーブルＲＡＭ２５上において、これらの各種テーブルが適宜更新されるようになっている。

なお、このようなテーブルＲＡＭ２５は、本発明における「キャッシュ領域」の一具体例に対応している。

ホストインタフェース２６は、ホストシステム４と通信するためのインタフェースである。このホストインタフェース２６は、例えば、ＳＡＴＡ（Serial Advanced Technology Attachment）規格に準拠したインタフェース、または、ＰＣＩｅ（Peripheral Component Interconnect-Express）規格に準拠したインタフェースなどである。

マイクロプロセッサ２７は、メモリコントローラ２の全体の動作を制御する回路である。具体的には、マイクロプロセッサ２７は、フラッシュメモリ１に対するデータのアクセス処理（書き込み処理または読み出し処理）と、そのようなアクセス処理に応じて上記した各種テーブルを更新する更新処理と、をそれぞれ実行するようになっている。

なお、このようなデータのアクセス処理、および、各種テーブルの更新処理等の詳細については、後述する（図９Ａ～図１４）。

［フラッシュメモリ１のアドレス空間］
続いて、図２，図３を参照して、フラッシュメモリ１のアドレス空間（論理アドレス空間および物理アドレス空間）について、詳細に説明する。

図２は、フラッシュメモリ１におけるアドレス空間の概略構成例を、模式的に表したものである。

図２に示したように、フラッシュメモリ１は、前述した“チップ”、“ブロック（物理ブロック）”、“ページ（物理ページ）”および“セクタ（物理セクタ）”により構成されている。フラッシュメモリ１は、少なくとも１個のチップ（図１の例では、複数のチップ）を含んでおり、各チップは、複数の物理ブロックを含んでいる。

物理ブロックは、フラッシュメモリ１にて行われるデータ消去処理における、処理単位である。このデータ消去処理では、同じ物理ブロックに属する複数の物理ページに記憶されているデータが、一斉に消去されるようになっている。各物理ブロックは、例えば、６４個、１２８個または２５６個の物理ページを、含んでいる。

物理ページは、フラッシュメモリ１にて行われるデータの書き込み処理および読み出し処理における、処理単位である。このようなデータの書き込み処理や読み出し処理では一般に、メモリセルが物理ページ単位で選択され、レジスタからメモリセルへのデータの書き込みや、メモリセルからレジスタへのデータの読み出しがそれぞれ、物理ページ単位で行われるようになっている。

物理ページは、例えば、４個、８個または１６個の物理セクタを、含んでいる。各物理セクタは、５１２バイトのデータ（１セクタのデータ）を格納するために割り当てられた領域である。また、各物理セクタに格納される１セクタのデータは、そのデータのＥＣＣ（エラーコレクティングコード）とともに、格納されている。

なお、物理ページには、１セクタのデータを格納する領域と、その１セクタのデータに対応するＥＣＣを格納する領域とを、交互に割り当てるようにしてもよい。また、物理ページにおいて、４セクタのデータを格納する領域を連続して割り当て、その後に、その４セクタのデータに対応するＥＣＣを格納する領域を、連続して割り当てるようにしてもよい。つまり複数セクタのデータと、そのデータのＥＣＣとを、数セクタ単位で交互に格納されるように領域を割り当てるようにしてもよい。

ここで、例えば図２に示したように、各チップ、各物理ブロック、各物理ページ、および、各物理セクタには、それぞれ、以下のような通し番号が割り当てられている。すなわち、チップ番号ＣＨＩＰ＃０，ＣＨＩＰ＃１，ＣＨＩＰ＃２，…、物理ブロック番号ＰＢ＃０，ＰＢ＃１，ＰＢ＃２，…、物理ページ番号ＰＰ＃０，ＰＰ＃１，ＰＰ＃２，…、および、物理セクタ番号ＰＳ＃０，ＰＳ＃１，ＰＳ＃２，…がそれぞれ、通し番号として割り当てられている。このようなチップ番号、物理ブロック番号、物理ページ番号および物理セクタ番号はそれぞれ、フラッシュメモリ１に格納されているデータの格納場所を示す情報である、物理アドレスとして用いられている。

より詳細には、チップ番号ＣＨＩＰ＃０，ＣＨＩＰ＃１，ＣＨＩＰ＃２，…は、フラッシュメモリ１内における各チップを特定するための番号であり、物理ブロック番号ＰＢ＃０，ＰＢ＃１，ＰＢ＃２，…は、チップ内における各物理ブロックを特定するための番号である。また、物理ページ番号ＰＰ＃０，ＰＰ＃１，ＰＰ＃２，…は、物理ブロック内における各物理ページを特定するための番号であり、物理セクタ番号ＰＳ＃０，ＰＳ＃１，ＰＳ＃２，…は、物理ページ内における各物理セクタを特定するための番号である。

更に、チップ番号と物理ブロック番号とを組み合わせることで、フラッシュメモリ１内における物理ブロックを特定することができる。例えば、チップ番号と物理ブロック番号とを組み合わせた番号である、“ＣＨＩＰ＃０、ＰＢ＃１”は、ＣＨＩＰ＃０のチップに含まれる複数の物理ブロックのうちの、ＰＢ＃１の物理ブロックに対応する。同様に、チップ番号と物理ブロック番号と物理ページ番号とを組み合わせることで、フラッシュメモリ１内における物理ページを特定することができる。また、チップ番号と物理ブロック番号と物理ページ番号と物理セクタ番号とを組み合わせることで、フラッシュメモリ１内における物理セクタを特定することができる。

次に、図３を参照して、ホストシステム４側のアドレス空間（論理アドレス空間）において定義された論理アドレスと、フラッシュメモリ１側のアドレス空間（物理アドレス空間）において定義された物理アドレスと、の対応関係について、詳細に説明する。図３は、そのような論理アドレスと物理アドレスとの対応関係の一例を、模式的に表したものである。ここで、論理アドレスは、フラッシュメモリ１に格納されているデータを特定する情報として、ホストシステム４において管理されるアドレスである。

図３に示したように、ホストシステム４側のアドレス空間において、論理アドレスは、ＬＢＡ（論理ブロックアドレス：Logical Block Address）を用いて定められる。ＬＢＡは、５１２バイトの容量を持った論理セクタに割り当てられたアドレスである。各ＬＢＡには、ＬＢＡ番号ＬＢＡ＃０，ＬＢＡ＃１，ＬＢＡ＃２，…が、通し番号として割り当てられている。ホストシステム４は、このようなＬＢＡを用いて、データのアクセス領域を指定するようになっている。また、メモリコントローラ２は、ＬＢＡにより指定されたアクセス領域に基づいて、フラッシュメモリ１内のアクセス領域を特定するようになっている。

ここで、メモリコントローラ２は、ＬＢＡを複数個ずつまとめたものを、論理ページとして定義している。この論理ページは、フラッシュメモリ１側での物理ページに対応しており、ホストシステム４側でのデータの書き込み処理および読み出し処理の、処理単位である。各論理ページには、例えば図３に示したように、論理ページ番号ＬＰ＃０，ＬＰ＃１，ＬＰ＃２，…が、通し番号として割り当てられている。このような論理ページ番号ＬＰ＃０，ＬＰ＃１，ＬＰ＃２，…は、論理ページのアドレスに相当する。

１個の論理ページに割り当てられるＬＢＡの個数は、例えば、以下のように設定されている。すなわち、一例として図３では、ＬＢＡ＃０～＃７のＬＢＡは、ＬＰ＃０の論理ページに割り当てられ、ＬＢＡ＃８～＃１５のＬＢＡは、ＬＰ＃１の論理ページに割り当てられ、…というように、８個のＬＢＡごとに１個の論理ページが割り当てられている。このようにＬＢＡと論理ページとは番号順に割り当てられているため、ＬＢＡと論理ページとの間の対応関係は、単純計算で相互に変換することが可能となっている。

メモリコントローラ２は、このような論理アドレスと物理アドレスとを関係付けるためのアドレス変換を、論理ページ単位で行う。言い換えると、メモリコントローラ２は、ページマッピング方式を用いて、フラッシュメモリ１のアドレスを管理するようになっている。このページマッピング方式は、メモリコントローラ２が複数個のＬＢＡを論理ページの単位にまとめて、アドレスを管理する方式である。

また、各論理ページは、フラッシュメモリ１に含まれる、いずれかの仮想サブページに割り当てられる。この仮想サブページとは、後述する仮想ページ内において、論理ページサイズで分割されたサブページのことであり、複数の物理ページに跨って配置されている（例えば、後述する図５中に示した、仮想サブページＶＳＰ参照）。なお、これらの仮想ページおよび仮想サブページ等の詳細については、後述する（図４，図５）。

［フラッシュメモリ１における仮想アドレス等］
続いて、図４，図５を参照して、フラッシュメモリ１における仮想アドレス等について、詳細に説明する。

図４は、本実施の形態に係る仮想ブロックおよび仮想ページ等の構成例を、模式的に表したものである。図５は、図４に示した仮想ページの詳細構成例を、模式的に表したものである。

まず、本実施の形態ではメモリコントローラ２は、前述した一般的な物理ページ単位ではなく、以下説明する、複数の物理ページにより構成される仮想ページ単位で、データの書き込み処理を行う。また、メモリコントローラ２は、以下説明する仮想セクタ単位で、データの読み出し処理を行うようになっている。

ここで、例えば図４に示したように、前述した複数のチャネルＣＨ０～ＣＨ３に属する複数の物理ブロックによって、仮想ブロックが構成されている。図４の例では、この仮想ブロックには、仮想ブロック番号ＶＢ＃Ｍ（Ｍ：０以上の整数）が、割り当てられている。また、この図４の例では、各チャネルＣＨ０～ＣＨ３にはそれぞれ、２つのプレーン（プレーン＃０，＃１）にそれぞれ属する、２つの物理ブロックが設けられている。そして、各チャネルＣＨ０～ＣＨ３内の２つの物理ブロックにはそれぞれ、複数の物理ページ（物理ページ番号ＰＰ＃０～ＰＰ＃２５５からなる、２５６個の物理ページ）が、含まれている。

ここで、例えば図４に示したように、このような仮想ブロックにおいて、複数のチャネルＣＨ０～ＣＨ３に属する複数の物理ページによって、仮想ページが構成されている。図４の例では、この仮想ページには、仮想ページ番号ＶＰ＃Ｎ（Ｎ：０～２５５の整数）が、割り当てられている。具体的には、チャネルＣＨ０に属する物理ページ（プレーン＃０，＃１にそれぞれ属する、ＰＰ＃Ｎの２つの物理ページ）と、チャネルＣＨ１に属する物理ページ（ＰＰ＃Ｎの２つの物理ページ）と、チャネルＣＨ２に属する物理ページ（ＰＰ＃Ｎの２つの物理ページ）と、チャネルＣＨ３に属する物理ページ（ＰＰ＃Ｎの２つの物理ページ）とによって、ＶＰ＃Ｎの仮想ページが構成されている。

また、例えば図５に示したように、このＶＰ＃Ｎの仮想ページでは、各物理ページに、複数の仮想セクタが含まれている。この図５の例では、仮想ページ全体として、仮想セクタ番号ＶＳ＃０～ＶＳ＃２５５からなる、２５６個の仮想セクタが含まれている。そして、これらのＶＳ＃０～ＶＳ＃２５５の仮想セクタは、仮想ブロック内の複数の物理ページ（図５の例では８個の物理ページ）に対して、仮想セクタ番号の順に、割り当てられている。また、この図５の例では、仮想ページ内の複数の物理ページごとに、論理ページが割り当てられている。具体的には、仮想セクタ番号の順（図５中に示した例では、８個の仮想セクタ番号ＶＳ＃０～ＶＳ＃７の順）に、論理ページサイズに分割された、前述した仮想サブページＶＳＰが、割り当てられている。更に、この図５の例では、仮想ページ内の複数の物理ページごとに、後述する論理アドレス情報が書き込まれる、スペア領域Ａｓが設けられている。

［各種テーブルの構成］
続いて、図６～図８を参照して、前述したテーブルＲＡＭ２５上において一時的に格納および更新がなされる、各種テーブル（論理仮想変換テーブル５１および管理テーブル５２）の構成について、詳細に説明する。

図６は、本実施の形態に係る論理仮想変換テーブル５１（図６（Ａ））および管理テーブル５２（図６（Ｂ））の構成例をそれぞれ、模式的に表したものである。

まず、本実施の形態では前述したように、複数の物理ページにより構成される仮想ページが、データのアクセス処理（書き込み処理および読み出し処理）の処理単位となっている。したがって、メモリコントローラ２は、各論理ページに対応するデータを、その論理ページに対応する仮想ページに書き込む。また、このような論理ページ等のアドレス（論理アドレス）と、仮想ページ等のアドレス（仮想アドレス）との対応関係は、固定ではなく、データのアクセス処理に応じて動的に変化する。

ここで、本実施の形態のメモリコントローラ２は、このように動的に変化する論理アドレスと仮想アドレスとの対応関係を、以下のような論理仮想変換テーブル５１および管理テーブル５２を用いて、管理している。そして、メモリコントローラ２は、これらの対応関係を規定する各テーブルを参照して、ホストシステム４から与えられた論理アドレスを仮想アドレスに変換し、変換した仮想アドレスに基づいて、フラッシュメモリ１内におけるアクセス対象のデータの格納場所を、特定するようになっている。

図６（Ａ）に示した論理仮想変換テーブル５１は、フラッシュメモリ１に格納されている複数のデータの各々について、上記した論理アドレスと仮想アドレスとの対応関係を、規定している。前述したようにメモリコントローラ２は、ページマッピング方式を用いてアドレスを管理しているため、この論理仮想変換テーブル５１も、ページ単位で対応関係が規定されている。つまり、メモリコントローラ２は、論理アドレスと仮想アドレスとの対応関係を、論理ページのアドレス（前述した論理ページ番号）と仮想ページのアドレス（前述した仮想ページ番号）との対応関係により、管理している。

より詳細には、論理仮想変換テーブル５１は、例えば図６（Ａ）に示したように、フラッシュメモリ１に格納されている複数のデータの各々について、論理ページ番号と、仮想ブロック番号、仮想ページ番号および仮想セクタ番号と、の対応関係を規定している。また、例えば図６（Ａ）に示したように、このような論理仮想変換テーブル５１は、フラッシュメモリ１全体として複数個設けられており、論理仮想変換テーブル５１ごとに、固有の番号（論理仮想変換テーブル番号：例えばＬＶＴＢＬ＃０など）が付与されている。なお、この図６（Ａ）の例では、各論理仮想変換テーブル５１内には、１０２４個の論理アドレス（論理ページ番号）についての仮想アドレスとの対応関係が、記述されている。

ここで、このような論理仮想変換テーブル５１は、本発明における「領域管理情報」の一具体例に対応している。

一方、図６（Ｂ）に示した管理テーブル５２は、そのような各論理仮想変換テーブル５１に固有の論理仮想変換テーブル番号と、その論理仮想変換テーブル５１のアドレス（フラッシュメモリ１上での最終的な保存先の仮想アドレス）と、の対応関係を規定している。つまり、詳細には後述するが、論理仮想変換テーブル５１は、テーブルＲＡＭ２５上において一時的に格納および更新された後、最終的にはフラッシュメモリ１上に書き込み保存されるようになっている。

この管理テーブル５２は、より詳細には、例えば図６（Ｂ）に示したように、各論理仮想変換テーブル５１における論理仮想変換テーブル番号と、その論理仮想変換テーブル５１の保存先の仮想アドレス（仮想ブロック番号、仮想ページ番号および仮想セクタ番号）と、の対応関係を規定している。また、例えば図６（Ｂ）に示したように、このような管理テーブル５２も、フラッシュメモリ１全体として複数個設けられており、管理テーブル５２ごとに、固有の番号（管理テーブル番号：例えばＭＮＴＢＬ＃０など）が付与されている。なお、この図６（Ｂ）の例では、各管理テーブル５２内には、１０２４個の論理仮想変換テーブル番号についての保存先の仮想アドレスとの対応関係が、記述されている。

ここで、図７は、本実施の形態に係るテーブル全展開モード時における、各テーブル（論理仮想変換テーブル５１および管理テーブル５２）の配置例を、模式的に表したものである。また、図８は、本実施の形態に係るテーブルキャッシュモード時における、各テーブルの配置例を、模式的に表したものである。

まず、図７に示したテーブル全展開モード時には、テーブルＲＡＭ２５上において、例えば、各種の管理データ５０と、１３１０７２個の論理仮想変換テーブル５１（ＬＶＴＢＬ＃０～ＬＶＴＢＬ＃１３１０７１）と、１２８個の管理テーブル５２（ＭＮＴＢＬ＃０～ＭＮＴＢＬ＃１２７）とが、一時的に格納されている。なお、図６（Ｂ）に示したように、各管理テーブル５２内に含まれる論理仮想変換テーブル５１の番号（論理仮想変換テーブル番号）は、１０２４個であることから、図７の例では、論理仮想変換テーブル５１の個数が、（管理テーブル５２の個数（１２８個）×１０２４＝１３１０７２個）となっている。

したがって、各テーブル（論理仮想変換テーブル５１および管理テーブル５２）のデータサイズが、一例として４ＫＢである場合、このテーブル全展開モード時における論理仮想変換テーブル５１全体のデータサイズは、以下のようになる。すなわち、図７中に示したように、（４ＫＢ×１３１０７２個＝５１２ＭＢ）となる。また、テーブル全展開モード時における管理テーブル５２全体のデータサイズは、図７中に示したように、（４ＫＢ×１２８個＝５１２ＫＢ）となる。

一方、図８に示したテーブルキャッシュモード時には、テーブルＲＡＭ２５上において、例えば、各種の管理データ５０と、２５６個の論理仮想変換テーブル５１のキャッシュ（ＬＶＴＢＬ＃０（キャッシュ）～ＬＶＴＢＬ＃２５５（キャッシュ））と、１２８個の管理テーブル５２（ＭＮＴＢＬ＃０～ＭＮＴＢＬ＃１２７）とが、一時的に格納されている。つまり、このテーブルキャッシュモード時には、上記したテーブル全展開モード時と比較して、論理仮想変換テーブル５１に対応する個数が、（２５６／１３１０７２）＝（１／５１２）倍となっている。

したがって、各テーブル（論理仮想変換テーブル５１および管理テーブル５２）のデータサイズが、一例として４ＫＢである場合、このテーブルキャッシュモード時における論理仮想変換テーブル５１全体のデータサイズは、以下のようになる。すなわち、上記したテーブル全展開モード時とは異なり、図８中に示したように、（４ＫＢ×２５６個＝１ＭＢ）となる。一方、テーブルキャッシュモード時における管理テーブル５２全体のデータサイズは、上記したテーブル全展開モード時と同様に、図８中に示したように、（４ＫＢ×１２８個＝５１２ＫＢ）となる。

ここで、このような論理仮想変換テーブル５１および管理テーブル５２はそれぞれ、フラッシュメモリシステム３の起動処理時、または、データのアクセス処理時に、フラッシュメモリ１からテーブルＲＡＭ２５へと、読み出されるようになっている。また、メモリコントローラ２は、このテーブルＲＡＭ２５上において、論理仮想変換テーブル５１および管理テーブル５２をそれぞれ、適宜更新する。そして、そのようにして更新された論理仮想変換テーブル５１および管理テーブル５２はそれぞれ、後述する所定の時点で、最終的にフラッシュメモリ１上に書き込み保存されるようになっている。なお、このようなフラッシュメモリ１上への各テーブルの書き込みは、例えば図６（Ａ），図６（Ｂ）にそれぞれ示した、複数に分割された各テーブル（前述した論理仮想変換テーブル番号や管理テーブル番号が付与されたテーブルごと）に、行われるようになっている。

［動作および作用・効果］
続いて、本実施の形態のフラッシュメモリシステム３における動作例について説明する。

まず、本実施の形態では、マイクロプロセッサ２７は、上記した論理アドレスと仮想アドレスとの間の対応関係を規定する論理仮想変換テーブル５１（および管理テーブル５２）に基づいて、データのアクセス処理の際のアクセス対象となる、仮想アドレスを決定する。また、マイクロプロセッサ２７は、このようなアクセス処理（書き込み処理または読み出し処理）とともに、そのアクセス処理に応じて各種テーブル（論理仮想変換テーブル５１および管理テーブル５２）を更新する更新処理を、実行する。

以下では、そのようなデータの書き込み処理（ライト処理）および読み出し処理（リード処理）の際の動作例について、上記したテーブル全展開モード時およびテーブルキャッシュモード時の各々に分けて、詳細に説明する。また、フラッシュメモリシステム３（フラッシュメモリ１およびメモリコントローラ２）の電源がオフ状態からオン状態へと復帰する際の、起動処理における動作例についても、これらの各モード時に分けて、詳細に説明する。

（Ａ－１．ライト処理の際の動作例：テーブル全展開モード時）
図９Ａ，図９Ｂはそれぞれ、本実施の形態に係るライト処理（テーブル全展開モード時）の一例を、流れ図で表したものである。

この図９Ａ，図９Ｂに示した一連の処理では、まず、マイクロプロセッサ２７は、ホストシステム４から供給されるユーザデータ（書き込みデータ）を、ホストインタフェース２６を介して受信する（図９ＡのステップＳ１０１）。次に、マイクロプロセッサ２７は、受信完了したユーザデータ（受信完了データ）を、バッファ２４内における書き込みキャッシュデータに登録する（ステップＳ１０２）。続いて、マイクロプロセッサ２７は、このバッファ２４内の書き込みキャッシュデータのデータ量（書き込みキャッシュデータ量）が、フラッシュメモリ１における仮想ページサイズ以上であるのか否かについて、判定を行う（ステップＳ１０３）。ここで、書き込みキャッシュデータ量が仮想ページサイズ量未満であると判定された場合には（ステップＳ１０３：Ｎ）、後述するステップＳ１１２（図９Ｂ）へと進むことになる。

一方、書き込みキャッシュデータ量が仮想ページサイズ量以上であると判定された場合には（ステップＳ１０３：Ｙ）、次にマイクロプロセッサ２７は、論理仮想変換テーブル５１および管理テーブル５２を参照して、ユーザデータの書き込み先となる、フラッシュメモリ１上での仮想アドレスを決定する（ステップＳ１０４）。続いて、マイクロプロセッサ２７は、このようにして決定した仮想アドレスに基づき、ユーザデータ（バッファ２４内の書き込みキャッシュデータ）をフラッシュメモリ１上へと書込む（ステップＳ１０５）。また、この際にマイクロプロセッサ２７は、書き込み対象となる仮想ページ内における、前述したスペア領域Ａｓ（図５参照）に対して、対応する論理アドレスを示す論理アドレス情報も、書き込むようにする。

次に、マイクロプロセッサ２７は、このようなユーザデータの書き込み処理に伴い、論理仮想変換テーブル５１を、テーブルＲＡＭ２５上で編集する（図９ＢのステップＳ１０６）。次いで、マイクロプロセッサ２７は、上記した書き込み完了データを、バッファ２４内の書き込みキャッシュデータから解放させる（ステップＳ１０７）。そして、マイクロプロセッサ２７は、フラッシュメモリ１上における書き込み対象の仮想ブロックが、その仮想ブロック内に含まれる複数の仮想ページのうちの最終ページまで書き込み済みであるのか否かについて、判定を行う（ステップＳ１０８）。ここで、書き込み対象の仮想ブロックが、最終ページまでは書き込み済みではないと判定された場合には（ステップＳ１０８：Ｎ）、後述するステップＳ１１２（図９Ｂ）へと進むことになる。

一方、書き込み対象の仮想ブロックが、最終ページまで書き込み済みであると判定された場合には（ステップＳ１０８：Ｙ）、以下のようになる。すなわち、次にマイクロプロセッサ２７は、ステップＳ１０６において編集後の論理仮想変換テーブル５１を、フラッシュメモリ１上に書き込み保存することにより、論理仮想変換テーブル５１に対する更新処理を実行する（ステップＳ１０９）。また、この際にマイクロプロセッサ２７は、フラッシュメモリ１上において、書き込み処理の際にユーザデータが書き込まれる仮想ブロックと、編集後の論理仮想変換テーブル５１が書き込み保存される仮想ブロックとを、互いに異ならせるようにする。

続いて、マイクロプロセッサ２７は、上記した論理仮想変換テーブル５１のフラッシュメモリ１上への書き込み保存に伴い、管理テーブル５２を、テーブルＲＡＭ２５上で編集する（ステップＳ１１０）。そしてマイクロプロセッサ２７は、このようにして編集後の管理テーブル５２を、フラッシュメモリ１上に書き込み保存することにより、管理テーブル５２に対する更新処理を実行する（ステップＳ１１１）。

次いで、マイクロプロセッサ２７は、ライト処理全体のコマンドが完了したのか否かについて、判定を行う（ステップＳ１１２）。ここで、ライト処理全体のコマンドがまだ完了していないと判定された場合には（ステップＳ１１２：Ｎ）、前述したステップＳ１０１（図９Ａ）へと戻ることになる。一方、ライト処理全体のコマンドが完了したと判定された場合には（ステップＳ１１２：Ｙ）、図９Ａ，図９Ｂに示した一連の処理が終了となる。

（Ａ－２．ライト処理の際の動作例：テーブルキャッシュモード時）
また、図１０Ａ，図１０Ｂはそれぞれ、本実施の形態に係るライト処理（テーブルキャッシュモード時）の一例を、流れ図で表したものである。

この図１０Ａ，図１０Ｂに示した一連の処理は、上記した図９Ａ，図９Ｂに示した一連の処理において、ステップＳ１１３～Ｓ１１５を更に追加したものに対応している。したがって、以下では、これらのステップＳ１１３～Ｓ１１５について、抜粋して説明する。

まず、ステップＳ１１３，Ｓ１１４は、前述したステップＳ１０５，Ｓ１０６の間に追加した処理となっている。具体的には、前述したステップＳ１０５（ユーザデータの書き込み）の後、次にマイクロプロセッサ２７は、対象（編集対象）となる論理仮想変換テーブル５１が展開済みであるのか否かについて、判定を行う（図１０ＡのステップＳ１１３）。ここで、対象となる論理仮想変換テーブル５１が、既に展開済みである判定された場合（ステップＳ１１３：Ｙ）、前述したステップＳ１０６（論理仮想変換テーブル５１の編集：図１０Ｂ参照）へと進む。一方、対象となる論理仮想変換テーブル５１が、まだ展開済みではない判定された場合（ステップＳ１１３：Ｎ）、次にマイクロプロセッサ２７は、対象となる論理仮想変換テーブル５１を展開させる（図１０ＡのステップＳ１１４）。そして、その後はこの場合も、ステップＳ１０６（論理仮想変換テーブル５１の編集：図１０Ｂ参照）へと進むことになる。

また、ステップＳ１１５は、前述したステップＳ１０８において、書き込み対象の仮想ブロックが、最終ページまでは書き込み済みではないと判定された場合（ステップＳ１０８：Ｎ）に、行われる処理である。具体的には、この場合において、次にマイクロプロセッサ２７は、テーブルＲＡＭ２５におけるテーブルキャッシュ上での空き領域が、所定の閾値以下であるのか否かについて、判定を行う（図１０ＢのステップＳ１１５）。ここで、テーブルキャッシュ上での空き領域が、所定の閾値超過であると判定された場合には（ステップＳ１１５：Ｎ）、前述したステップＳ１１２（コマンド完了であるのか否かの判定）へと進む。一方、テーブルキャッシュ上での空き領域が、所定の閾値以下であると判定された場合には（ステップＳ１１５：Ｙ）、前述したステップＳ１０９（論理仮想変換テーブル５１の書込み保存）へと進むことになる。

以上で、図１０Ａ，図１０Ｂに示した一連の処理についての説明が、終了となる。

このようにして本実施の形態のライト処理では、マイクロプロセッサ２７は、各回のユーザデータの書き込み処理（ステップＳ１０５）に対して間引いた頻度にて、編集後の論理仮想変換テーブル５１をフラッシュメモリ上に書き込み保存する（ステップＳ１０９）ことで、論理仮想変換テーブル５１に対する更新処理を実行する。具体的には、マイクロプロセッサ２７は、仮想ブロック内の最終の仮想ページまで書き込み処理が完了した場合（ステップＳ１０８：Ｙ）、または、テーブルキャッシュ上での空き領域が所定の閾値以下となった場合（ステップＳ１１５：Ｙ）に、編集後の論理仮想変換テーブル５１を、フラッシュメモリ１上に書き込み保存するようになっている。

（Ｂ－１．リード処理の際の動作例：テーブル全展開モード時）
次に、図１１は、本実施の形態に係るリード処理（テーブル全展開モード時）の一例を、流れ図で表したものである。

この図１１に示した一連の処理では、まず、マイクロプロセッサ２７は、対象（読み出し対象）となるユーザデータが、バッファ２４内の書き込みキャッシュデータに登録済みであるのか否かについて、判定を行う（ステップＳ２０１）。ここで、読み出し対象のユーザデータが、書き込みキャッシュデータに登録済みであると判定された場合には（ステップＳ２０１：Ｙ）、後述するステップＳ２０５（ユーザデータの送信）へと進むことになる。

一方、読み出し対象のユーザデータが、書き込みキャッシュデータに登録済みではないと判定された場合には（ステップＳ２０１：Ｎ）、次にマイクロプロセッサ２７は、論理仮想変換テーブル５１を参照する（ステップＳ２０２）。そしてマイクロプロセッサ２７は、この参照した論理仮想変換テーブル５１に基づき、フラッシュメモリ１上での読み出し元となる仮想アドレスを、決定する（ステップＳ２０３）。

続いて、マイクロプロセッサ２７は、このようにした決定した仮想アドレスを用いて、フラッシュメモリ１上からユーザデータの読み出しを行う（ステップＳ２０４）。そしてマイクロプロセッサ２７は、このようにして読み出したユーザデータを、ホストインタフェース２６を介してホストシステム４へと送信する（ステップＳ２０５）。

次いで、マイクロプロセッサ２７は、リード処理全体のコマンドが完了したのか否かについて、判定を行う（ステップＳ２０６）。ここで、リード処理全体のコマンドがまだ完了していないと判定された場合には（ステップＳ２０６：Ｎ）、前述したステップＳ２０１へと戻ることになる。一方、リード処理全体のコマンドが完了したと判定された場合には（ステップＳ２０６：Ｙ）、図１１に示した一連の処理が終了となる。

（Ｂ－２．リード処理の際の動作例：テーブルキャッシュモード時）
また、図１２は、本実施の形態に係るリード処理（テーブルキャッシュモード時）の一例を、流れ図で表したものである。

この図１２に示した一連の処理は、上記した図１１に示した一連の処理において、ステップＳ２０１，Ｓ２０２の間に、ステップＳ２０７～Ｓ２０９を更に追加したものに対応している。したがって、以下では、これらのステップＳ２０７～Ｓ２０９について、抜粋して説明する。

まず、ステップＳ２０７は、前述したステップＳ２０１において、読み出し対象のユーザデータが、書き込みキャッシュデータに登録済みではないと判定された場合（ステップＳ２０１：Ｎ）に、行われる処理である。具体的には、この場合において、次にマイクロプロセッサ２７は、対象となる論理仮想変換テーブル５１が展開済みであるのか否かについて、判定を行う（ステップＳ２０７）。ここで、対象となる論理仮想変換テーブル５１が、既に展開済みである判定された場合（ステップＳ２０７：Ｙ）、前述したステップＳ２０２（論理仮想変換テーブル５１の参照）へと進むことになる。

一方、対象となる論理仮想変換テーブル５１が、まだ展開済みではない判定された場合（ステップＳ２０７：Ｎ）、次にマイクロプロセッサ２７は、該当する管理テーブル５２を参照して（ステップＳ２０８）、対象となる論理仮想変換テーブル５１を展開させる（ステップＳ２０９）。そしてその後は、前述したステップＳ２０２（論理仮想変換テーブル５１の参照）へと進むことになる。

以上で、図１２に示した一連の処理についての説明が、終了となる。

（Ｃ－１．起動処理の際の動作例：テーブル全展開モード時）
次に、図１３は、本実施の形態に係る前述した起動処理（テーブル全展開モード時）の一例を、流れ図で表したものである。

ここで、この起動処理は、フラッシュメモリ１上に論理仮想変換テーブル５１が書き込み保存される前の時点で、フラッシュメモリシステム３（フラッシュメモリ１およびメモリコントローラ２）の電源がオン状態からオフ状態へと移行した場合が、前提となっている。そして、この起動処理は、そのような前提状態の後において、フラッシュメモリシステム３の電源がオフ状態からオン状態へと復帰する際に、実行される処理となっている。

この図１３に示した一連の処理では、まず、マイクロプロセッサ２７は、上記した電源復帰の前に書き込み途中であった仮想ブロックの判定を行う（ステップＳ３０１）。次に、マイクロプロセッサ２７は、該当する仮想ブロック内において、読み出し対象となる仮想ページの初期化（ページ＝「０」）を行う（ステップＳ３０２）。そして、マイクロプロセッサ２７は、読み出し対象の仮想ページにおいて、前述したスペア領域Ａｓ（図５参照）の読み出しを行う（ステップＳ３０３）。

次いで、マイクロプロセッサ２７は、読み出しを行ったスペア領域Ａｓに、前述した論理アドレス情報（図９Ａ，図１０ＡのステップＳ１０５参照）が書き込み済みであるのか否かについて、判定を行う（ステップＳ３０４）。ここで、そのスペア領域Ａｓに論理アドレス情報が書き込み済みではないと判定された場合には（ステップＳ３０４：Ｎ）、対象の仮想ブロックにはこれ以上は有効データが存在しないことから、図１３に示した一連の処理が終了となる。

一方、そのスペア領域Ａｓに論理アドレス情報が書き込み済みであると判定された場合（ステップＳ３０４：Ｙ）、次にマイクロプロセッサ２７は、以下の処理を行う。すなわち、この場合にマイクロプロセッサ２７は、そのスペア領域Ａｓから、書き込み済みの論理アドレス情報を読み出すと共に、その読み出した論理アドレス情報を利用して、テーブルＲＡＭ２５上において、未更新分の論理仮想変換テーブル５１の編集を行う（ステップＳ３０５）。

続いて、マイクロプロセッサ２７は、現在の読み出し対象の仮想ページが、該当する仮想ブロック内の最終ページであるのか否かについて、判定を行う（ステップＳ３０６）。ここで、読み出し対象の仮想ページが、最終ページではないと判定された場合には（ステップＳ３０６：Ｎ）、次にマイクロプロセッサ２７は、読み出し対象の仮想ページの更新（ページ：＋１）を行う（ステップＳ３０７）。なお、その後は、前述したステップＳ３０３へと戻ることになる。

一方、読み出し対象の仮想ページが、最終ページであると判定された場合には（ステップＳ３０６：Ｙ）、図１３に示した一連の処理が終了となる。

（Ｃ－２．起動処理の際の動作例：テーブルキャッシュモード時）
また、図１４は、本実施の形態に係る前述した起動処理（テーブルキャッシュモード時）の一例を、流れ図で表したものである。

この図１４に示した一連の処理は、上記した図１３に示した一連の処理において、ステップＳ３０４，Ｓ３０５の間に、ステップＳ３０８，Ｓ３０９を更に追加したものに対応している。したがって、以下では、これらのステップＳ３０８，Ｓ３０９について、抜粋して説明する。

まず、ステップＳ３０８は、前述したステップＳ３０４において、読み出し対象のスペア領域Ａｓに論理アドレス情報が書き込み済みであると判定された場合（ステップＳ３０４：Ｙ）に、行われる処理である。具体的には、この場合において、次にマイクロプロセッサ２７は、対象（編集対象）となる論理仮想変換テーブル５１が展開済みであるのか否かについて、判定を行う（ステップＳ３０８）。ここで、対象となる論理仮想変換テーブル５１が、既に展開済みである判定された場合（ステップＳ３０８：Ｙ）、前述したステップＳ３０５（論理仮想変換テーブル５１の編集）へと進むことになる。

一方、対象となる論理仮想変換テーブル５１が、まだ展開済みではない判定された場合（ステップＳ３０８：Ｎ）、次にマイクロプロセッサ２７は、対象となる論理仮想変換テーブル５１を展開させる（ステップＳ３０９）。そしてその後は、前述したステップＳ３０５（論理仮想変換テーブル５１の編集）へと進むことになる。

以上で、図１４に示した一連の処理についての説明が、終了となる。

（Ｄ．作用・効果）
このようにして本実施の形態では、データ（ユーザデータ）の書き込み処理が実行されるごとに、テーブルＲＡＭ２５上にて論理仮想変換テーブル５１の編集が行われる。そして、各回の書き込み処理に対して間引いた頻度にて、編集後の論理仮想変換テーブル５１がフラッシュメモリ１上に書き込み保存されることで、論理仮想変換テーブル５１に対する更新処理が実行される。

これにより本実施の形態では、例えば、ページマッピング方式を用いたデータの書き込み処理ごとに、論物変換テーブル（論理アドレスと物理アドレスとの間の対応関係を規定するテーブル）を編集して、フラッシュメモリ上に書き込み保存する場合（比較例）と比べて、以下のようになる。すなわち、まず、この比較例の手法では、例えばランダムアクセスによる書き込み処理の場合などに、フラッシュメモリ上への論物変換テーブルの書き込み頻度が増大することから、データの書き込み効率が悪化してしまうおそれがある。これに対して本実施の形態では、例えば、そのようなランダムアクセスによる書き込み処理の場合においても、論理仮想変換テーブル５１の更新頻度が低いことから、比較例の場合と比べ、データの書き込み効率を向上させることが可能となる。

また、本実施の形態では、フラッシュメモリ１上において、書き込み処理の際にデータが書き込まれる仮想ブロックと、編集後の論理仮想変換テーブル５１が書き込み保存される仮想ブロックとを、互いに異ならせるようにしたので、以下のようになる。すなわち、例えば、これらの仮想ブロック同士を一致させるようにした場合、本実施の形態では、ユーザデータと論理仮想変換テーブル５１とで、更新頻度が互いに異なることから、ガベージコレクション時に不利になるおそれがある。したがって、これらの仮想ブロック同士を互いに異ならせることで、ガベージコレクション時に不利となるおそれを回避することができるため、データの書き込み効率を更に向上させることが可能となる。

更に、本実施の形態では、前述した起動処理の際に、書き込み途中の仮想ブロック内に含まれるスペア領域Ａｓから、データの書き込み処理時に併せて書き込まれた論理アドレス情報が、読み出される。そして、読み出された論理アドレス情報を利用して、テーブルＲＡＭ２５上において、未更新分の論理仮想変換テーブル５１の編集が行われる。これにより本実施の形態では、例えば、フラッシュメモリ１上に論理仮想変換テーブル５１が書き込み保存される前の時点で、フラッシュメモリシステム３の電源がオン状態からオフ状態へと移行してしまったような場合であっても、以下のようになる。すなわち、そのような場合であっても、その後の起動処理の際に、未更新分の論理仮想変換テーブル５１の更新処理（編集）を、担保することができる。その結果、本実施の形態では、フラッシュメモリシステム３の信頼性を向上させることが可能となる。

＜２．変形例＞
以上、実施の形態を挙げて本発明を説明したが、本発明はこの実施の形態に限定されず、種々の変形が可能である。

例えば、上記実施の形態では、ホストシステム、フラッシュメモリおよびメモリコントローラの構成や、制御回路の構成をそれぞれ、具体的に挙げて説明したが、これらの各構成は、上記実施の形態で説明したものには限られない。具体的には、例えば上記実施の形態では、フラッシュメモリ１がＮＡＮＤ型フラッシュメモリである場合の例について説明したが、この例には限られず、例えばフラッシュメモリ１として、ＮＯＲ型フラッシュメモリを用いるようにしてもよい。

また、上記実施の形態では、論理仮想変換テーブル５１および管理テーブル５２がそれぞれ、メモリコントローラ２内のテーブルＲＡＭ２５上で作成および更新（編集）が行われて、フラッシュメモリ１上に書き込み保存される場合の例について、説明した。ただし、この場合の例には限られず、例えば、メモリコントローラ２の外部の別の不揮発性メモリ（例えば外部ＲＡＭ３０）上や、フラッシュメモリシステム３の外部にて、論理仮想変換テーブル５１および管理テーブル５２の作成および更新が、行われるようにしてもよい。更に、これらの論理仮想変換テーブル５１および管理テーブル５２における各情報の対応関係については、上記実施の形態で説明した形式には限られず、他の形式で規定されるようにしてもよい。加えて、これらの各情報の対応関係（論理アドレスと仮想アドレスとの間の対応関係など）については、テーブルという形式には限られず、他の形式で規定されるようにしてもよい。

また、上記実施の形態において説明した、各チップに含まれる物理ブロック数、各物理ブロックに含まれる物理ページ数、各物理ページに含まれる物理セクタ数、各仮想ブロックに含まれる物理ブロック数、各仮想ページに含まれる物理ページ数、各論理ページに含まれるＬＢＡ数等は、例示にすぎず、他の数値であってもよい。

更に、上記実施の形態では、マイクロプロセッサ２７によるデータのアクセス処理（リード処理およびライト処理）、各テーブルの更新処理および起動処理の際の各動作例について、具体的に挙げて説明した。ただし、これらの各種の処理例は、上記実施の形態で説明したものには限られず、他の手法を用いて、これらの各種の処理例を行うようにしてもよい。

加えて、これまでに説明した各構成例や動作例等を、任意の組み合わせで適用してもよい。

Claims (4)

1. フラッシュメモリを制御するメモリコントローラであって、
   前記フラッシュメモリに対するデータのアクセス処理と、前記アクセス処理に応じて所定の領域管理情報を更新する更新処理と、をそれぞれ実行するマイクロプロセッサを備え、
   前記マイクロプロセッサは、
   論理ページの論理アドレスと、前記フラッシュメモリにおける複数のチャネルに属する複数の物理ブロックにより構成される仮想ブロック内に含まれる、仮想ページの仮想アドレスと、の間の対応関係を規定する前記領域管理情報に基づいて、前記アクセス処理の際のアクセス対象となる前記仮想アドレスを決定し、
   決定した前記仮想アドレスに基づいて、前記アクセス処理としての前記データの書き込み処理を実行する際には、
   前記書き込み処理を実行するごとに、キャッシュ領域上において前記領域管理情報の編集を行うと共に、
   各回の前記書き込み処理に対して間引いた頻度にて、前記編集後の前記領域管理情報を、前記フラッシュメモリ上に書き込み保存することにより、
   前記領域管理情報に対する前記更新処理を実行し、
   前記仮想ブロックに含まれる複数の前記仮想ページにはそれぞれ、物理ページごとにスペア領域が設けられていると共に、
   前記マイクロプロセッサは、
   前記仮想ページ単位で前記書き込み処理を実行する際に、
   書き込み対象となる前記仮想ページ内の前記スペア領域に対して、対応する前記論理アドレスを示す論理アドレス情報も書き込み、
   前記マイクロプロセッサは、
   前記フラッシュメモリ上に前記領域管理情報が書き込み保存される前の時点で、前記フラッシュメモリおよび前記メモリコントローラの電源が、オン状態からオフ状態へと移行した場合には、
   その後に前記電源が前記オフ状態から前記オン状態へと復帰する際の、起動処理において、
   書き込み途中の前記仮想ブロック内に含まれる前記スペア領域からそれぞれ、前記論理アドレス情報を読み出すと共に、
   前記キャッシュ領域上において、読み出した前記論理アドレス情報を利用して、未更新分の前記領域管理情報の編集を行う
   メモリコントローラ。
2. 前記マイクロプロセッサは、
   前記仮想ブロック内に含まれる複数の前記仮想ページのうちの最終ページまで、前記書き込み処理が完了した場合、または、
   前記キャッシュ領域上での空き領域が閾値以下となった場合に、
   前記編集後の前記領域管理情報を、前記フラッシュメモリ上に書き込み保存する
   請求項１に記載のメモリコントローラ。
3. 前記マイクロプロセッサは、
   前記フラッシュメモリ上において、
   前記書き込み処理の際に前記データが書き込まれる前記仮想ブロックと、前記編集後の前記領域管理情報が書き込み保存される前記仮想ブロックとを、
   互いに異ならせる
   請求項１または請求項２に記載のメモリコントローラ。
4. 請求項１ないし請求項３のいずれか１項に記載のメモリコントローラと、
   前記フラッシュメモリと
   を備えたフラッシュメモリシステム。

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