JP7714163B2 - ハードウエアエイディッドソフトウエアモデム - Google Patents

Description

本発明は、携帯電話等に使用されるモデムをソフトウエアで実現するハードウエアエイディッドソフトウエアモデムに関する。

モデムは歴史的には、１９６０年代後半のデータ通信用の３００ｂｐｓの初期の時代から、１９７０年代にはファクシミリ用の４８００ｂｐｓのデジタルモデムへと進化し、こんにちの携帯電話の時代では、数百Ｍｂｐｓと高速化されている。そして５Ｇ通信ではギガｂｐｓと、さらなる高速化が図られている。モデムを構成する技術としては、デジタルモデム時代以降、高速化とともに専用ＬＳＩで構成する方法が多いが、ソフトウエアで構成するソフトウエアモデムもある。ソフトウエアモデムは専用ＬＳＩに比べ、処理速度、つまりモデム性能としての通信速度は劣るが、価格や、モデムソフトウエアにさらにモデムを利用するアプリケーションソフトウエアを搭載できるなど特長を有するものである。

ソフトウエアモデムは引用文献１のように、ハードウエアとしてはＣＰＵとメモリだけで構成することを前提に、割込み処理などソフトウエアの処理方法を工夫しているものがあるが、高速化のため、ＣＰＵコアを多数搭載したＣＰＵが使用されたり、GPU（Graphics Processing Unit）のような多くのコアを用い並列処理できる構造の特殊なCPUが使用されたりしている。

一方モデムとは関係なく、コンピュータの処理高速化のために古くから複数の命令を並行に実施できるパイプライン処理が使われているが、本発明においてはパイプライン処理を効率的にできるようにしている。

特開２００１―１９７１２８

ソフトウエアモデムであっても高速化を可能にし、４Ｇ並みの数百Ｍｂｐｓの通信速度を実現する。

４Ｇ並みの通信速度を発揮でき、モデムを利用するアプリケーションソフトウエアも同時に搭載可能で、多種多様な顧客の用途に合わせたカスタマイズが可能で、特にローカル５Ｇの用途に好適なシステムが構築できる。

図1は、ソフトウエアモデムの一般的な構成を示す。 図２は、本発明によるモデムの信号処理の流れを示す。 図３は、本発明によるソフトウエアモデムのハードウエア構成を示す。 図４は、本発明によるマクロ回路のソフトウエア処理がパイプライン処理されている模様を示す。 図５は、パイプライン処理の処理時間が不揃いのときの例を示す。

図１はソフトウエアモデムの一般的構成を簡略的に示すが、パソコンのようにＣＰＵとＭＥＭＯＲＹがあり、パソコンを動かす基本ソフトウエアとしてのＯＳ（オペレーテイングシステム）とともに、モデムソフトウエアは、パソコンのアプリケーションソフトウエアとしてＭＥＭＯＲＹの中に搭載されている。図１でＤＡＣ/ＡＤＣとあるのは、パソコン処理された結果のデジタルデータをアナログデータに変換し送信する、つまりモデムの出力信号として生成する機能や逆にアナログデータとして受信したモデムの入力信号をパソコンで処理するためデジタルデータに変換するアナログデジタル変換する機能を有している。

こんにち、ＣＰＵの性能はコアを６個など複数個搭載することで向上してきているが、モデムの性能としての通信速度は、数Ｍｂｐｓのオーダが限界であり、この速度は、３Ｇ携帯電話の性能である。一方、近年の４Ｇ（ＬＴＥ）通信に見るように、動画視聴には数百Ｍｂｐｓの通信速度がモデムの性能として求められる時代になっている。

図２は、携帯電話のモデムにおける信号処理（モデム信号処理）の流れを示していて、左が送信側、右が受信側である。送信側で、ユーザデータは、所定の長さで区切られフレーム化されるが、フレーム毎に、通信によって生じる誤りを検出するため、ＣＲＣと呼ばれる誤り検出のための冗長コードがＣＲＣ付加部１で付加され、フレーム信号としての形式が整えられる。符号化部２では、伝送誤り対策としてのＦＥＣ（Forward Error Correction）機能が 実行され、ＬＤＰＣ（低密度パリテイチェック）符号、あるいはターボ符号を用いて符号化される。

スクランブリング部３では、無線エネルギが均一になるようデータをランダム化するとともに、ＬＤＰＣ符号による符号化効率を改善（0が連続するなど特異なパターンを作らないなど）している。その後、変調部４で、スクランビング部出力のビットを複数個まとめ、１シンボルとし、シンボルごとにＱＡＭ（直交振幅変調）のための２次元座標での座標点が確定される。本発明においては、座標点は６４個あり、１シンボルは６ビットのデータよりなる６４ＱＡＭである。プリコーディング部５で、ＭＩＭＯ（Multiple Input and Multiple Output）制御のため、使用する複数のアンテナに対して互いに直交するように空間チャンネルを形成して、各チャンネルへ配分する送信電力を適切に制御する重みづけを行っている。

リソースエレメントマッピング部６で、プリコーデイング部出力データをマルチキャリア化し周波数分割多重している。ＩＦＦＴ（Inverse Fast Fourier Transform）部７では、データ列を周波数空間から時間空間に変換し、ＤＡＣ部８でデジタルデータがアナログに変換され、無線電波として送信される。

受信側では最初にＡＤＣ部１７でアナログ電波がデジタルに変換され、ＦＦＴ（Fast Fourier Transform）部１６でデータ列を時間空間から周波数空間に変換し、リソースエレメントデマッピング部１５で、周波数分割多重化されている信号から、所定位置の周波数成分のデータを抽出している。

等価処理部１４では、無線電波が到達する時の時間差（アンテナ間で直接受信される電波と山など障害で反射して受信される電波の時間差、マルチパスフェージング）が補正されるが、ＦＦＴ処理、ＩＦＦＴ処理はここでも使用される。その後、復調部１３、デスクランビング部１２、復号化部１１、ＣＲＣチェック部１０では送信側と逆の信号処理が行われる。

表１は、ソフトウエアとしての処理要素に対し、演算量の大きさを見積ったものである。ソフトウエアモデムとしての速度（通信速度）を向上するには、演算量の多い要素を回路化（ＬＳＩ化）することが重要になる。そのため、このような演算、つまり、足し算・掛け算・除算のような算術演算、ＡＮＤやＯＲのような論理演算、シフト演算、ビット演算、などをまとめ、基本的な回路と特定のアルゴリズムを実現するシーケンス回路とともに、マクロ処理回路を形成し、ＬＳＩ化することが有効である。前記した基本的な回路とは、ＡＮＤやＯＲのような論理演算、シフト演算、ビット演算などに加え、演算中のデータを一時保管するテンポラリレジスタを含む。シーケンス回路は演算を効率よく行うためのアルゴリズムを遂行するシーケンサであり、演算の命令機能（演算プログラム）を持つ。

表１よりマクロ処理回路化（ＬＳＩ化）の候補として、まず、演算量が相対的に大である符号化処理とＦＦＴ/ＩＦＦＴ処理の少なくとも一方を選択することが好ましい。ビット処理、スクランブル処理、変調/復調処理のような演算量が中の処理は、演算量が小の処理とまとめてＬＳＩ化を図ってもよい（例えば、ビット処理とＣＲＣ処理をまとめるなど）。演算量が小の処理は、ＬＳＩ化せず、ソフトウエアで処理してもよい。

図３は、本発明におけるハードウエア（例えばハードウエアエイディッドソフトウエアモデム（後述）やシステムオンチップ）の構成例を示すものである。この図の構成では、プロセッサ２９と、各々がモデム信号処理の一部の処理を実行する４つのマクロ処理回路２１，２２，２３，２４と、モデム信号処理のうち４つのマクロ処理回路２１，２２，２３，２４が実行する処理を除いた残りの処理を少なくともプロセッサ２９に実行させるプログラム（モデムソフトウエアプログラム）が格納されたメモリ２０とが備えられている。符号化処理回路２１は、図２の符号化部２．復号化部１１の処理を行う。また、ビット処理回路２２で行う図２のスクランブリング部３とデスクランビング部１２の処理は、メモリ上のデータに対して、横に書いて、縦に読むため、プロセッサ２９によるソフウエア処理だとメモリアクセスが複雑で時間がかるため、縦横変換をハード化して時間短縮を行っている。

また、図２のＣＲＣの付加とチェック処理も、このビット処理回路で行われる。変調/復調処理回路２３は、図２の変調部、復調部の処理を行う。ＦＦＴ/ＩＦＦＴ処理回路（本発明においては、ＦＦＴとＩＦＦＴをまとめた言葉として、「高速フーリエ変換」という言葉を使用する）２４は、高い演算パワーを要す高速フーリエ変換処理を行う。上記した４つのマクロ処理回路の各々に対応した制御演算コア２５、２６、２７、２８が、プロセッサ２９の中に内蔵されている。プロセッサ２９は、図１のＣＰＵと等価的なもので、当業者には、普通名詞として，マイクロプロセッサ、あるいはＣＰＵと呼ばれるものである。

さらに、アナログフロントエンド３０が、図２のＤＡＣ部８、ＡＤＣ部１７の機能を実行するとともに、無線電波の送信（変調など）や受信（復調など）を行う。このアナログフロントエンド３０は、図１のＤＡＣ／ＡＤＣに相当するものである。
図３に示すプロセッサ２９、メモリ２０、４つのマクロ処理回路２１，２２，２３，２４は、ＬＳＩとしてはワンチップに実装されている。アナログフロントエンド３０もワンチップに収めることができる。

上記した４個のマクロ処理回路２５、２６、２７、２８は、制御演算コア２５、２６、２７、２８と協働して、ソフトウエアとしてパイプライン処理を行っても良い。たとえば、各マクロ処理回路で行う演算の一部を対応する制御演算コアで行うなどすると、マクロ処理回路が単独で演算するよりも演算時間が短縮されてパイプライン処理時間を均一化できる。図４に示すパイプライン処理が均一的で、空き時間（あるいは待ち時間）が出ないため、処理が効率的に実行される。

また、各マクロ処理回路での処理単位ごとにデータの蓄積転送を行うことができ、マクロ処理回路の基本回路がテンポラリレジスタを持つため、演算ごとにデータの蓄積転送を行うことが不要になり、中間データの蓄積転送用のメモリ容量を削減できる。

なお、図５にはパイプライン処理を行う各処理Ａ、Ｂ、Ｃ、Ｄの時間が等しくなく不揃いで、複数の命令を並行的に処理できるというパイプライン処理の特徴が発揮できにくく、処理効率が落ちるときの例を示している。図３のメモリ２０には、プログラムとして、モデムソフトウエアのほか、５Ｇ通信のためのプロトコルソフトウエア、顧客要求へ対応するためのカスタマイズソフトウエアが実装されている。

メモリ２０には、上記した３つのソフトウエアに加え、図示しないが、基本ソフトウエアとしてのオペレ―テイングシステムを含んだプログラムメモリのほか、演算データを一時的に蓄積するワーキングメモリ、さらに、永久保管が必要なデータを蓄積するフラッシュメモリが、含まれている。

実装されている前記のソフトウエアを、ＩＳＯ（国際標準化機構）が定めたＯＳＩの７レイヤプロトコルを引用して言えば、レイヤ１（物理層）としてのモデムソフトウエア、レイヤ２のMAC(Medium access Control)、RLC(Radio Link Control)、PDCP(Packet Data Convergence Protocol)、レイヤ３のRPC(Radio Resource Control)とインタネットプロトコルを実行するレイヤ４を含んだプロトコルソフトウエアがあり、さらに、カスタマイズソフトウエアは、レイヤ６、７で、画像データやセンサデータなどの伝送を行うとともに、顧客システムが要求するさまざまな機能を実行するものである。

ローカル５Ｇのような構内無線ネットワークシステムでは、ネットワークにセンサ端末や監視カメラなどが多数接続されるとともに端末から受信したデータを集積しながら、顧客が要求するデータの分析管理を実行する管理センタが接続されているのが一般的である。カスタマイズソフトウエアは、そのためのデータ転送機能や、分析管理機能を実行するものである。

分析管理機能には、管理センサが管理するすべてのセンサ端末御情報を集中管理する分析管理機能のほか、各センサ端末においては、センサ情報の正常性、異常性の判断、センサ情報を時系列的に管理しながら他のセンサ端末にセンサ感度の設定を問い合わせるとかの分析管理機能がある。このカスタマイズソフトウエアにより、顧客システムへの柔軟な対応が可能となる。

５Ｇ携帯電話は、数ギガｂｐｓの通信速度で超精細映像を短時間で伝送可能なことが大きな特徴であるが、ローカル５Ｇでは、顧客の要求として、通信速度は数百Ｍｂｐｓの速度でも充分とされ、速度よりカスタマイズ機能を重視するものが多く、本発明は、実用性の高いものである。

本発明のモデムは多くの機能をソフトウエア処理で実現しているが、一部の機能をマクロ処理回路、つまりハードウエアで実現しているので、ハードウエアエイディッドソフトウエアモデム（Hardware Aided Software Modem）と呼ぶことができる。

なお、図３の例では、図２に示したモデム信号処理の一部の処理を実行するマクロ処理回路（例えばＬＳＩ）を４つ設けたが、マクロ処理回路の数は１以上であれば良い。また図３では、パイプライン処理の処理時間の均一化を図るために、各マクロ処理回路に対応する制御演算コアに当該マクロ処理回路が実行する処理を補助させる構成を採用したが、制御演算コアによる補助無しに各マクロ処理回路が単独で処理を行っても良い。また図３のメモリ２０には、モデムソフトウエアに加え、プロトコルソフトウエア及びカスタマイズソフトウエアを実装したが、プロトコルソフトウエア及びカスタマイズソフトウエア以外のソフトウエアを実装しても良く、また、プロトコルソフトウエア及びカスタマイズソフトウエアの実装を省略しても良い。

数百メガｂｐｓの通信速度を発揮できるモデム機能をソフトウエアで実行できるため４Ｇ携帯電話のモデムとしてはもちろん、５Ｇ携帯電話システム（特にローカル５Ｇ）での利用も可能になり、産業上の利用可能性は、きわめて大きい。

１．ＣＲＣ付加部
２．符号化部
３．スクランビング部
４．変調部
５．プリコーデイング部
６．リソースエレメントマッピング部
７．ＩＦＦＴ部
８．ＤＡＣ部
１０．ＣＲＣチェック部
１１．復号化部
１２．デスクランビング部
１３．復調部
１４．等価処理部
１５．リソースエレメントデマッピング部
１６．ＦＦＴ部
１７．ＡＤＣ部
２０．メモリ
２１．符号化処理回路
２２．ビット処理回路
２３．変調/復調処理回路
２４．ＦＦＴ/ＩＦＦＴ 処理回路
２５．制御演算コア１
２６．制御演算コア２
２７．制御演算コア３
２８．制御演算コア４
２９．プロセッサ
３０．アナログフロントエンド

Claims (2)

1. プロセッサと、モデム信号処理の一部の処理を実行するマクロ処理回路と、少なくとも前記モデム信号処理から前記一部の処理を除いた残りの処理を前記プロセッサに実行させるモデムソフトウエアプログラムが格納されたメモリとを備え、前記プロセッサの内部には前記マクロ処理回路に対応した制御演算コアが具備されていることを特徴とするハードウエアエイディッドソフトウエアモデム。
2. 請求項１におけるメモリには、前記プロセッサに実行させるプログラムとして、センサデータの管理を行うカスタマイズソフトウエアが実装されていることを特徴とするハードウエアエイディッドソフトウエアモデム。