JP7714920B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、特に、パルス幅変調（ＰＷＭ）インバータ、スイッチング電源等におけるスイッチングパワーデバイスのゲートにオン・オフの駆動信号を伝達する場合等に使用される高耐圧集積回路装置（ＨＶＩＣ）に関する。

ＰＷＭインバータ等の電力逆変換（直流交流変換）用ブリッジ回路の上アームを構成するスイッチングパワーデバイスを駆動する手段としては、高耐圧接合を利用した素子分離方式のＨＶＩＣが使用されている。ＨＶＩＣは、スイッチングパワーデバイスの異常時の過電流検出や温度検出手段を備えた高機能化を図ることができる。また、ＨＶＩＣは、トランスやフォトカプラ等による電位絶縁を行わないため、電源システムの小型化及び低コスト化を図ることができる。

スイッチングパワーデバイスで構成されたハーフブリッジ回路を組み合わせて構成される電力変換システムは、モータ制御用のインバータのほか、アミューズメント機器、液晶パネル等の電源用途、エアコンや照明といった家電用インバータ等の多くの分野で広く利用されている。これらモータや照明等はインダクタンス負荷（Ｌ負荷）となるため、プリント基板上の配線やＬ負荷までのケーブル等による寄生インダクタンス成分等の影響が発生する。

即ち、上アームのスイッチングパワーデバイスがオフする時や、下アームのスイッチングパワーデバイスがオンとなるスイッチング時に、ＨＶＩＣを構成するハイサイド回路部の高電位側の基準電位となるＶｓ端子の電位やＨ－ＶＤＤ端子の電位が接地電位（ＧＮＤ電位）に対して負電位側へ変動する。この負電位側への変動（負サージ電圧）がハイサイド回路部の誤動作やラッチアップを引き起こし、それによってＨＶＩＣが破壊に至る可能性がある。

このような負サージ電圧に対して、ハーフブリッジ構成のパワーデバイスを駆動するＨＶＩＣ自身の誤動作や破壊を防止するためのチップレイアウト構成が開示されている（特許文献１参照）。特許文献１は、ハイサイド回路部の外周部に配置されるハイサイド回路部の電源の高電位側の電位に固定される領域のピックアップ領域をユニバーサルコンタクト領域とすることで、ローサイド回路部に流れ込むキャリア量を低減し、ローサイド回路部のロジック部の誤動作やラッチアップによる破壊を防止することを開示する。また、特許文献２は、高耐圧横型ダイオードのアノード及びカソードのそれぞれにｎ^＋／ｐ^＋型のショート領域を設け、少数キャリアの引き抜きを促進することを開示する。

また、近年、チップ小型化の観点から、自己分離型や接合分離型のＨＶＩＣにおいては、高耐圧ｎチャネルＭＯＳＦＥＴで構成されるレベルシフタと高耐圧接合終端領域（ＨＶＪＴ）を一体化した自己遮蔽方式を用いるのが主流となっている。自己遮蔽方式で安定したレベルシフト回路動作を実現するため、レベルシフタのドレインとＨ－ＶＤＤ電位領域の寄生抵抗成分を高くする目的で、ハイサイド回路部を取り囲む耐圧領域内にｐ^－型の開口部を設けた構成が開示されている（特許文献３～５参照）。また、特許文献３の図１５に示した、ｐ^－開口部を使用せずに高耐圧ｎチャネルＭＯＳＦＥＴをＨＶＪＴに一体化する構成も、上述した自己遮蔽方式に属する。更に、レベルシフタの周りをｐ^－層で接合分離し、レベルシフタのドレインとＨ－ＶＤＤ電位領域の寄生抵抗成分を完全になくした分割ＲＥＳＵＲＦ技術が開示されている（特許文献６参照）。特許文献６に開示された構成も、上述した自己遮蔽方式に属する。

また、特許文献７は、パワーＭＯＳＦＥＴ内蔵のダイオードを、ＭＯＳＦＥＴの保護ダイオードとして利用できるようにソフトリカバリー特性を改善するために、セル領域の低濃度層の厚みに対して、外周領域の少なくとも一部の低濃度層の厚みが大である構成を開示する。また、特許文献８は、ＨＶＩＣにおいて、レベルシフタの発熱と伝達遅延時間のトレードオフを改善するために、レベルシフタの制御電極と重なる部分のベース領域の幅で定義される実効チャネル幅が、その実効チャネル幅と同一方向に沿って測られるドレイン領域の幅よりも広い構成を開示する。

また、特許文献９には、トレンチＭＯＳＦＥＴのトレンチ側壁にチャネル層を設けることで短絡耐量を向上する技術が開示されている。特許文献１０には、トレンチ側壁にショットキー接触のＳＢＤを内蔵したトレンチコンタクト構造のＭＯＳＦＥＴ技術が開示されている。特許文献１１には、ソース領域にシリコン基板に通じる溝部を形成し、ソース電極とソース領域及びシリコン基板とをこの溝部によって電気的に接続してソース領域が短くなるようにし、ソース領域の下部を直接ソース電極と接続してソース領域の下部の抵抗成分を低減する技術が開示されている。

特許第５０９９２８２号明細書 特許第４９３５０３７号明細書 特許第３９４１２０６号明細書 特許第５７２０７９２号明細書 特開２０１５－１７３２５５号公報 特許第３９１７２１１号明細書 特開平８－１０２５３６号公報 特開２０２０－０８８２８７号公報 特許第４２２５７１１号明細書 特開２０１８－１８２２３５号公報 特開平５－３２６９４４号公報

特許文献１に記載の技術では、Ｈ－ＶＤＤ端子を経由して負サージ電圧が印加されたとき、ＨＶＪＴの寄生ｐｎダイオードのｎ^－領域（Ｈ－ＶＤＤ側）からｐ領域へ少数キャリアとして電子が注入され、このｐ領域を経由してローサイド回路部のｎ^－領域へ電子が流れ込む。そのとき、ｎ^－領域（Ｈ－ＶＤＤ側）からｎ^－領域（ローサイド回路側）へ流れ込む電子の移動経路の途中にあるｐ領域に入り込んだ電子の一部は、このｐ領域より接合障壁が高い（０．６Ｖ程度高い）、即ち電子エネルギー障壁が低いｎ^＋領域でトラップされ、アノード電極内で引き抜かれる。そのため、ｎ^－領域（ローサイド回路側）へ流れ込む電子量が減少して、ローサイド回路部のロジックの誤動作やラッチアップによる破壊を防止することができる。また、ｐ^＋領域（ＧＮＤ側）からｐ領域へ放出される正孔量はｐ^＋領域（ＧＮＤ側）に隣接してｎ^＋領域があるために抑制される。そのため、寄生ｐｎダイオードのｐ領域からｎ^－領域へ注入される正孔量も低減され、ハイサイド回路部のロジックの誤動作やラッチアップによる破壊を防止することができる。

しかしながら、ＨＶＪＴ内に高耐圧ｎチャネルＭＯＳＦＥＴを形成した自己遮蔽方式のＨＶＩＣでは、Ｈ－ＶＤＤ端子に負サージ電圧が印加された際、ＨＶＪＴの寄生ダイオードの順方向電流が流れ始めるとともに、高耐圧ｎチャネルＭＯＳＦＥＴのボディダイオードにも順方向電流が流れ始める。このとき、高耐圧ｎチャネルＭＯＳＦＥＴのドレインとＨ－ＶＤＤ電位領域の間に存在するｐ^－開口部はｎ領域よりも電位の高い状態となり、接合障壁が潰れ、接合分離領域として機能しなくなる。その結果、高耐圧ｎチャネルＭＯＳＦＥＴのドレイン及び、ｐ^－開口部を介してＨ－ＶＤＤ電位領域から注入される過剰な電子キャリアがＧＮＤ電位のｐ^＋領域へ流れ込む。一方でＧＮＤ電位のｐ^＋領域からは過剰な正孔キャリアがドレイン領域へ流れ込むことになる。

そして、負サージ状態からＶＳ電位が回復した際に、高耐圧ｎチャネルＭＯＳＦＥＴのボディダイオードは逆回復状態となり、過剰な逆回復電流Ｉｒｒが流れる。過剰な逆回復電流Ｉｒｒ（正孔電流）は、高耐圧ｎチャネルＭＯＳＦＥＴのソース領域下のベース領域において０．６Ｖ以上の電圧降下を誘発し、寄生ｎｐｎバイポーラが動作する。寄生ｎｐｎバイポーラが動作すると、一定期間ドレインの電位が引き下げられて入力信号を受け付けない（信号無視）だけでなく、レベルシフト回路の誤動作や高温状態では熱暴走破壊を招くもとになる。

つまり、特許文献１及び２に記載の、ｐ領域とｎ領域とが互いに接して設けられた構成のユニバーサル電極は、高耐圧ダイオード領域のみに適用されるものであり、上述した逆回復電流Ｉｒｒをトリガとした高耐圧ＭＯＳＦＥＴの寄生ｎｐｎバイポーラトランジスタ動作を回避することはできない。

上記課題に鑑み、本発明は、自己遮蔽方式のＨＶＩＣにおいて、レベルシフタである高耐圧ＭＯＳＦＥＴの寄生バイポーラトランジスタ動作を抑制可能なノイズ耐性の高い半導体装置を提供することを目的とする。

本発明の一態様は、高電位側回路領域と、高電位側回路領域の周囲に設けられた高耐圧接合終端構造と、高耐圧接合終端構造を介して高電位側回路領域の周囲に設けられた低電位側回路領域が同一半導体チップに集積化された半導体装置であって、（ａ）第１導電型の半導体層と、（ｂ）高電位側回路領域に位置し、半導体層の表面層に設けられた第２導電型のウェル領域と、（ｃ）ウェル領域の周囲を囲み、ウェル領域と接して設けられた、ウェル領域よりも低不純物濃度の第２導電型の耐圧領域と、（ｄ）耐圧領域の周囲を囲み、耐圧領域と接して設けられた第１導電型のベース領域と、（ｅ）低電位側回路領域と高電位側回路領域との間で信号を伝達するレベルシフト回路に含まれるレベルシフタの担体供給領域であって、ベース領域の表面層に設けられた第２導電型の担体供給領域と、（ｆ）レベルシフタの担体受領領域であって、ウェル領域又は耐圧領域の表面層に設けられた担体受領領域とを備え、担体受領領域が、第１導電型の領域と第２導電型の領域とが互いに接して設けられたユニバーサルコンタクト領域で構成されている半導体装置であることを要旨とする。

本発明の他の態様は、高電位側回路領域と、高電位側回路領域の周囲に設けられた高耐圧接合終端構造と、高耐圧接合終端構造を介して高電位側回路領域の周囲に設けられた低電位側回路領域が同一半導体チップに集積化された半導体装置であって、（ａ）第１導電型の半導体層と、（ｂ）高電位側回路領域に位置し、半導体層の表面層に設けられた第２導電型のウェル領域と、（ｃ）ウェル領域の周囲を囲み、ウェル領域と接して設けられた、ウェル領域よりも低不純物濃度の第２導電型の耐圧領域と、（ｄ）耐圧領域の周囲を囲み、耐圧領域と接して設けられた第１導電型のベース領域と、（ｅ）低電位側回路領域と高電位側回路領域との間で信号を伝達するレベルシフト回路に含まれるレベルシフタの担体供給領域であって、ベース領域の表面層に設けられた第２導電型の担体供給領域と、（ｆ）レベルシフタの担体受領領域であって、ウェル領域又は耐圧領域の表面層に設けられた担体受領領域と、（ｇ）ウェル領域の表面層に設けられた複数のピックアップ領域とを備え、ピックアップ領域が、第１導電型の領域と第２導電型の領域とが互いに接して設けられたユニバーサルコンタクト領域で構成されている半導体装置であることを要旨とする。

本発明の更に他の態様は、高電位側回路領域と、高電位側回路領域の周囲に設けられた高耐圧接合終端構造と、高耐圧接合終端構造を介して高電位側回路領域の周囲に設けられた低電位側回路領域が同一半導体チップに集積化された半導体装置であって、（ａ）第１導電型の半導体層と、（ｂ）高電位側回路領域に位置し、半導体層の表面層に設けられた第２導電型のウェル領域と、（ｃ）ウェル領域の周囲を囲み、ウェル領域と接して設けられた、ウェル領域よりも低不純物濃度の第２導電型の耐圧領域と、（ｄ）耐圧領域の周囲を囲み、耐圧領域と接して設けられた第１導電型のベース領域と、（ｅ）低電位側回路領域と高電位側回路領域との間で信号を伝達するレベルシフト回路に含まれるレベルシフタの担体供給領域であって、ベース領域の表面層に設けられた第２導電型の担体供給領域と、（ｆ）レベルシフタの担体受領領域であって、ウェル領域又は耐圧領域の表面層に設けられた担体受領領域とを備え、平面パターン上、担体供給領域及び担体受領領域が互いに平行に設けられ、担体供給領域の幅が担体受領領域の幅よりも広く、平面パターン上、担体受領領域に対向する位置の担体供給領域の密度が、担体受領領域に対向しない位置の担体供給領域の密度よりも低い半導体装置であることを要旨とする。

本発明によれば、自己遮蔽方式のＨＶＩＣにおいて、レベルシフタである高耐圧ＭＯＳＦＥＴの寄生バイポーラトランジスタ動作を抑制可能なノイズ耐性の高い半導体装置を提供することができる。

本発明の第１実施形態に係る半導体装置の接続例を示す回路図である。 本発明の第１実施形態に係る半導体装置の回路図である。 本発明の第１実施形態に係る半導体装置の要部を示す平面図である。 図３のＡ－Ａ´方向から見た断面図である。 図３のＢ－Ｂ´方向から見た断面図である。 本発明の第１実施形態に係るレベルシフタ周辺の平面図である。 本発明の第１実施形態に係るユニバーサルコンタクト領域の平面図である。 本発明の第１実施形態に係る半導体装置の負サージ電圧が印加されたときの電子と正孔の挙動を示す断面図である。 比較例に係る半導体装置の平面図である。 図９のＡ－Ａ´方向から見た断面図である。 本発明の第２実施形態に係る半導体装置の要部を示す平面図である。 図１１のＡ－Ａ´方向から見た断面図である。 本発明の第３実施形態に係る半導体装置の要部を示す平面図である。 図１３のＡ－Ａ´方向から見た断面図である。 本発明の第４実施形態に係るレベルシフタ周辺の平面図である。 本発明の第５実施形態に係る半導体装置の平面図である。 本発明の第５実施形態に係る半導体装置の断面図である。 本発明の第６実施形態に係る半導体装置の平面図である。 本発明の第６実施形態に係る半導体装置の断面図である。 本発明の第７実施形態に係る半導体装置の平面図である。 図２０のＡ－Ａ´方向から見た断面図である。 図２０のＢ－Ｂ´方向から見た断面図である。 本発明の第７実施形態に係る半導体装置の負サージ電圧が印加されたのち、逆回復時の電子と正孔の挙動を示す断面図である。 本発明の第８実施形態に係るレベルシフタ周辺の平面図である。 本発明の第９実施形態に係る半導体装置の断面図である。

以下、図面を参照して、本発明の第１～第９実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。

本明細書において、「担体供給領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）のソース領域、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のエミッタ領域等の主電流を構成する多数キャリアを供給する半導体領域を意味する。また、静電誘導（ＳＩ）サイリスタやゲートターンオフ（ＧＴＯ）サイリスタにおいてはアノード領域が担体供給領域となる。また、「担体受領領域」とは、ＦＥＴやＳＩＴのドレイン領域、ＩＧＢＴのコレクタ領域等の主電流を構成する多数キャリアを受領する半導体領域を意味する。ＳＩサイリスタやＧＴＯサイリスタにおいてはカソード領域が担体受領領域として機能する。また、「制御電極」とは、ＦＥＴ、ＳＩＴ、ＩＧＢＴ、ＳＩサイリスタやＧＴＯサイリスタのゲート電極を意味し、上記担体供給領域と担体受領領域の間を流れる主電流の流れを制御する機能を有する。

また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。

また、以下の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。また「ｎ」や「ｐ」に付す「＋」や「－」は、「＋」及び「－」が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。更に、以下の説明で「第１導電型」及び「第２導電型」の限定を加えた部材や領域は、特に明示の限定がなくても半導体材料からなる部材や領域を意味する。

（第１実施形態）
本発明の第１実施形態に係る半導体装置（半導体集積回路）として、自己遮蔽方式の高耐圧集積回路装置（ＨＶＩＣ）を説明する。図１は、本発明の第１実施形態に係る半導体装置であるＨＶＩＣ１１１と、ＨＶＩＣ１１１により駆動されるインバータ等の電力変換装置のスイッチングパワーデバイス（スイッチング素子）であるＩＧＢＴ１１４，１１５との接続例を示す。なお、電力変換装置のスイッチング素子としてはＩＧＢＴ１１４，１１５に限定されず、ＭＯＳＦＥＴ等のスイッチング素子でもよい。

ＩＧＢＴ１１４，１１５は直列に接続されてハーフブリッジを構成している。ＩＧＢＴ１１４，１１５には、還流ダイオード（ＦＷＤ）１１６，１１７が逆並列に接続されている。ＩＧＢＴ１１４のエミッタには、接地電位（ＧＮＤ電位）が接続されている。ＩＧＢＴ１１５のコレクタには、主回路電源である高電圧電源の高電位側のＶｓｓ電位が接続されている。

図１に示した電力変換装置の上アームのＩＧＢＴ１１５と下アームのＩＧＢＴ１１４を交互にオンさせることで、出力端子であるＶｓ端子１１０から高電位又は低電位を交互に出力して、Ｌ負荷１１８に交流電力を供給する（交流電流を流す）。即ち、高電位を出力する場合には、上アームのＩＧＢＴ１１５がオンし、下アームのＩＧＢＴ１１４がオフするようにＩＧＢＴ１１４，１１５を動作させる。また、逆に低電位を出力する場合には、上アームのＩＧＢＴ１１５がオフし、下アームのＩＧＢＴ１１４がオンするようにＩＧＢＴ１１４，１１５を動作させる。

このとき、ＩＧＢＴ１１４，１１５を駆動するＨＶＩＣ１１１は、下アームのＩＧＢＴ１１４のゲートにはＧＮＤ基準のゲート信号を出力し、上アームのＩＧＢＴ１１５のゲートにはＶｓ端子１１０のＶｓ電位を基準とするゲート信号を出力する。このため、ＨＶＩＣ１１１はレベルシフト機能を備えている必要がある。

図１に示したＨＶＩＣ１１１の符号「Ｖｓ」は、Ｖｓｓ電位からＧＮＤ電位まで変動する中間電位である。「Ｈ－ＶＤＤ」は、Ｖｓ電位を基準とする低電圧電源１１３の高電位側である。「Ｌ－ＶＤＤ」は、ＧＮＤ電位を基準とする低電圧電源１１２の高電位側である。低電圧電源１１３は、ブートストラップ回路方式の場合は、「Ｌ－ＶＤＤ」と「Ｈ－ＶＤＤ」の間に接続される外付けのブートストラップダイオード（不図示）によって外部コンデンサ（不図示）から構成される。

「Ｈ－ＩＮ」は、レベルアップ回路と接続するローサイド側のＣＭＯＳ回路のゲートに入力される入力信号及び入力端子である。「Ｌ－ＩＮ」は、下アームのＩＧＢＴ１１４のゲートと接続するローサイド側のＣＭＯＳ回路のゲートに入力される入力信号及び入力端子である。「Ｈ－ＯＵＴ」は、上アームのＩＧＢＴ１１５のゲートへ出力するハイサイド側のＣＭＯＳ回路の出力信号及び出力端子である。「Ｌ－ＯＵＴ」は、下アームのＩＧＢＴ１１４のゲートへ出力する出力信号及び出力端子である。「ＡＬＭ－ＩＮ」は、上アームのＩＧＢＴ１１５の温度や過電流を検出したときの検出信号１１９の入力信号及び入力端子である。「ＡＬＭ－ＯＵＴ」は、レベルダウンされた検出信号の出力信号及び出力端子である。

図２は、図１に示したＨＶＩＣ１１１の内部のレベルシフト回路（レベルアップ回路）１３２と、レベルアップ回路１３２の周辺回路（１３１，１３３）を示す回路図である。周辺回路（１３１，１３３）として、レベルアップ回路１３２への入力信号を伝達するローサイド側のローサイド回路１３１と、レベルアップ回路１３２からの出力信号を上アームのＩＧＢＴ１１５に伝達するハイサイド側のハイサイド回路１３３とを例示している。ローサイド回路１３１は、ＣＭＯＳ回路を構成するｐチャネルＭＯＳＦＥＴ７１及びｎチャネルＭＯＳＦＥＴ７２を有する。ハイサイド回路１３３は、ＣＭＯＳ回路を構成するｐチャネルＭＯＳＦＥＴ７５及びｎチャネルＭＯＳＦＥＴ７６を有する。

レベルアップ回路１３２は、レベルシフト抵抗７３と、レベルシフト抵抗７３にドレインが接続されたｎチャネルＭＯＳＦＥＴ４１とを備える。レベルシフト抵抗７３とｎチャネルＭＯＳＦＥＴ４１との接続部をレベルアップ回路１３２の出力部１０１としている。レベルシフト抵抗７３の両端には、ダイオード７４のアノード及びカソードがそれぞれ接続されている。ダイオード７４は、レベルシフト抵抗７３の両端の過電圧降下をクランプする。レベルシフト抵抗７３の一端及びハイサイド回路１３３のｐチャネルＭＯＳＦＥＴ７５のソースには、Ｖｓ電位を基準とする低電圧電源１１３の高電位側のＨ－ＶＤＤ端子１２０が接続されている。

図２に示したローサイド回路１３１に入力信号Ｈ－ＩＮが入力されると、ローサイド回路１３１のＣＭＯＳ回路（７１，７２）を経由して、ローサイドレベルのオン・オフ信号がレベルアップ回路１３２のｎチャネルＭＯＳＦＥＴ４１のゲートに入力される。この信号によりｎチャネルＭＯＳＦＥＴ４１はオン・オフし、ハイサイドレベルのオン・オフ信号をレベルアップ回路１３２の出力部１０１から出力する。この信号によりハイサイド回路１３３のＣＭＯＳ回路（７５，７６）がオン・オフして出力信号Ｈ－ＯＵＴが出力される。出力信号Ｈ－ＯＵＴは、Ｖｓ電位を基準とした信号に変換される。出力信号Ｈ－ＯＵＴは、図１に示した上アームのＩＧＢＴ１１５のゲートに印加されて、上アームのＩＧＢＴ１１５をオン・オフさせる。

次に、本発明の第１実施形態に係る半導体装置の構造について説明する。図３は、本発明の第１実施形態に係る半導体装置の要部を示す平面図である。図４は、図３のＡ－Ａ´方向から見た高耐圧ｎチャネルＭＯＳＦＥＴ４１ａを含む断面図であり、図５は、図３のＢ－Ｂ´方向から見た断面図である。

図３に示すように、本発明の第１実施形態に係る半導体装置であるＨＶＩＣ１１１は、高電位側回路領域（ハイサイド回路領域）３０１と、ハイサイド回路領域３０１の周囲に環状に設けられた高耐圧接合終端構造（ＨＶＪＴ）３０３と、ハイサイド回路領域３０１の周囲にＨＶＪＴ３０３を介して設けられた低電位側回路領域（ローサイド回路領域）３０２とを１チップに備える。ハイサイド回路領域３０１は、図２に示したハイサイド回路１３３を内部回路として含む。ローサイド回路領域３０２は、図２に示したローサイド回路１３１を内部回路として含む。ＨＶＪＴ３０３は、ハイサイド回路領域３０１とローサイド回路領域３０２とを電気的に分離している。

図３～図５に示すように、ＨＶＩＣ１１１は、ｐ型半導体層１の内部の一方の主面側（以下、「表面層」とする）に設けられた、ハイサイド浮遊電位領域であるｎ型ウェル領域３を備える。ｐ型半導体層１としては、例えばシリコン（Ｓｉ）基板が使用可能であるが、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ガリウムヒ素（ＧａＡｓ）等の化合物半導体基板や、半金属基板等を使用してもよい。また、半導体層１は、ｐ型半導体基板上に設けられたｐ型もしくはｎ型のエピタキシャル成長層であってもよい。この場合、ｐ型半導体基板とエピタキシャル成長層との間の一部にｎ型埋込層を設けてもよい。さらに、ｎ型ウェル領域３はｎ型埋込層に接する深さで設けてもよい。

ｎ型ウェル領域３はハイサイド回路領域３０１に位置する。ｎ型ウェル領域３には、Ｖｓ電位領域２００及びＨ－ＶＤＤ電位領域２０１が設けられている。Ｖｓ電位領域２００は、ハイサイドロジック部であるｎチャネルＭＯＳＦＥＴのｎ^＋型ソース領域、ｐ型ベース領域及びｎ型ドレイン領域や、ｐチャネルＭＯＳＦＥＴのｐ型ドレイン領域を含む。Ｈ－ＶＤＤ電位領域２０１は、ハイサイドロジック部であるｐチャネルＭＯＳＦＥＴのｐ^＋型ソース及びｎ型ベース領域を含む。更に、ｎ型ウェル領域３上には、Ｈ－ＶＤＤパッド１０２、Ｈ－ＯＵＴパッド１０３及びＶｓパッド１０４が設けられている。

図３に示すように、ｎ型ウェル領域３には、Ｖｓ電位領域２００及びＨ－ＶＤＤ電位領域２０１の周囲を囲むように、ｐ型接合分離領域（スリット領域）６３が環状（Ｃ字状）に設けられている。図４及び図５に示すように、ｐ型接合分離領域６３は、ｎ型ウェル領域３を貫通してｐ型半導体層１に到達する深さを有し、ｎ型ウェル領域３を接合分離する。図５に示す断面では、ｐ型接合分離領域６３上に絶縁膜８１，８２を介してピックアップ電極２０３が設けられている。

図３に示すように、ｐ型接合分離領域６３よりも内側のｎ型ウェル領域３の表面層には、ｎ^＋型ピックアップ領域６２ａ，６２ｂ，６２ｃが帯状又は環状に設けられている。ｎ^＋型ピックアップ領域６２ａ，６２ｂ，６２ｃ上には、Ｈ－ＶＤＤ端子に接続するピックアップ電極（ピックアップコンタクト）２０３ａ，２０３ｂ，２０３ｃがそれぞれ設けられている。

また、ｐ型接合分離領域６３の平面パターンの開口部（欠落部）の位置において、ｐ型接合分離領域６３よりも外側のｎ型ウェル領域３の表面層には、ｎ^＋型ピックアップ領域６２ｄが設けられている。ｎ^＋型ピックアップ領域６２ｄは、ｎ^＋型ピックアップ領域６２ｃと対向する位置に設けられている。ｎ^＋型ピックアップ領域６２ｄ上には、Ｈ－ＶＤＤ端子に接続するピックアップ電極（ピックアップコンタクト）２０３ｄが設けられている。

図３～図５に示すように、ｎ型ウェル領域３の周囲を囲み、且つｎ型ウェル領域３に接するように、ｎ型ウェル領域３よりも低不純物濃度のｎ^－型耐圧領域４が環状に設けられている。更に、ｎ^－型耐圧領域４の周囲を囲み、且つｎ^－型耐圧領域４に接するようにｐ型ベース領域６１が環状に設けられている。ｎ型ウェル領域３、ｎ^－型耐圧領域４及びｐ型ベース領域６１上には、絶縁膜８１，８２，８３が設けられている。図４に模式的に示すように、ｎ^－型耐圧領域４とｐ型ベース領域６１とのｐｎ接合により寄生ダイオード４２が形成され、この寄生ダイオード４２によりＨＶＪＴ３０３が構成されている。

ｐ型ベース領域６１の不純物濃度は、ｐ型半導体層１の不純物濃度よりも高い。ｐ型ベース領域６１は、ｐ型半導体層１をＧＮＤ電位に固定する。ｐ型ベース領域６１の表面層には、ｐ型半導体層１の表面に沿って、ｐ型ベース領域６１よりも高不純物濃度のｐ^＋型コンタクト領域５６が環状に設けられている。図３及び図５に示すように、ｐ^＋型コンタクト領域５６上には、ＧＮＤ電位に接続するピックアップ電極（ピックアップコンタクト）２０２が環状に設けられている。

図３の下側に示すように、ｐ型ベース領域６１の周囲を囲むように設けられたｐ型ウェル領域２には、ローサイド回路領域３０２が設けられている。更に、ｐ型ウェル領域２には、Ｈ－ＩＮパッド１０５、Ｌ－ＶＤＤパッド１０６及びＧＮＤパッド１０７が設けられている。

図３に示すように、ＨＶＪＴ３０３の一部には、ハイサイド回路領域３０１とローサイド回路領域３０２の間の信号伝達を行うためのレベルシフタである高耐圧ｎチャネルＭＯＳＦＥＴ４１ａ，４１ｂが設けられている。高耐圧ｎチャネルＭＯＳＦＥＴ４１ａ，４１ｂは、図２に示したｎチャネルＭＯＳＦＥＴ４１に対応する。ハイサイドロジック及び出力回路への信号伝達は、ＳＥＴ信号及びＲＥＳＥＴ信号の２入力方式で行うため、ＳＥＴ信号及びＲＥＳＥＴ信号用の２つの高耐圧ｎチャネルＭＯＳＦＥＴ４１ａ，４１ｂが設けられている。高耐圧ｎチャネルＭＯＳＦＥＴ４１ａ，４１ｂの構造は同様であり、以降では主に高耐圧ｎチャネルＭＯＳＦＥＴ４１ａに着目して説明する。

図３及び図４に示すように、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａは、ｎ^－型耐圧領域４をドリフト領域として用いる。高耐圧ｎチャネルＭＯＳＦＥＴ４１ａは、ｐ型ベース領域６１の表面層に、ｐ^＋型コンタクト領域５６に隣接して設けられたｎ^＋型ソース領域５３を有する。ｐ^＋型コンタクト領域５６及びｎ^＋型ソース領域５３上には、ｐ^＋型コンタクト領域５６及びｎ^＋型ソース領域５３に接してソース電極４００が設けられている。

高耐圧ｎチャネルＭＯＳＦＥＴ４１ａは、ｎ型ウェル領域３の表面層に設けられた、ドレイン領域であるユニバーサルコンタクト領域（５１，５２）を有する。ここで、「ユニバーサルコンタクト領域」とは、少なくとも１つのｐ^＋型コンタクト領域（ｐ^＋型領域）と、少なくとも１つのｎ^＋型コンタクト領域（ｎ^＋型領域）が互いに接して配置された領域を意味する。図３及び図４では、ユニバーサルコンタクト領域（５１，５２）は、ｐ型半導体層１の表面に沿ってｐ^＋型コンタクト領域５１及びｎ^＋型コンタクト領域５２が互いに接して交互に配置されて構成されている。ｐ^＋型コンタクト領域５１及びｎ^＋型コンタクト領域５２の深さは互いに同一であってもよく、ｐ^＋型コンタクト領域５１及びｎ^＋型コンタクト領域５２のいずれか一方が相対的に深くてもよい。

図３及び図４では、ユニバーサルコンタクト領域（５１，５２）がｎ型ウェル領域３の表面層に設けられた構造を例示するが、ユニバーサルコンタクト領域（５１，５２）がｎ^－型耐圧領域４の表面層に設けられていてもよい。

ユニバーサルコンタクト領域（５１，５２）上には、ユニバーサルコンタクト領域（５１，５２）とオーミック接触するユニバーサル電極（ユニバーサルコンタクト）４０１が設けられている。ユニバーサルコンタクト領域（５１，５２）及びユニバーサル電極４０１により、ユニバーサルコンタクト構造（５１，５２，４０１）が構成されている。

図４に示すように、ソース電極４００とドレイン電極４０１の間のｐ型ベース領域６１上には、ゲート絶縁膜を介してゲート電極４０２が設けられている。ゲート電極４０２は、例えばポリシリコンで構成されている。ピックアップ電極２０２及びソース電極４００は、ＧＮＤ電位に接続されて同電位となる。

図６は、図１の高耐圧ｎチャネルＭＯＳＦＥＴ４１ａの周辺部の部分拡大図である。図６では、ソース電極４００のコンタクト部を破線で図示している。図６に示すように、ｎ^＋型ソース領域５３及びユニバーサルコンタクト領域（５１，５２）は、互いに平行に設けられている。ｎ^＋型ソース領域５３及びユニバーサルコンタクト領域（５１，５２）は直線状の平面パターンを有する。図６の上下方向において、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａのｎ^＋型ソース領域５３の幅Ｗｓが、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａのドレイン領域であるユニバーサルコンタクト領域（５１，５２）の幅Ｗｄよりも広い。また、ゲート電極４０２と重なる部分のｐ型ベース領域６１の幅で定義される実効チャネル幅も、ｎ^＋型ソース領域５３の幅Ｗｓと略同一であり、ユニバーサルコンタクト領域（５１，５２）の幅Ｗｄよりも広い。

ｎ^＋型ソース領域５３の幅Ｗｓは、ｎ^＋型ソース領域５３の両端間の幅であり、図６に示すように、ｎ^＋型ソース領域５３の間にｐ^＋型コンタクト領域５６が設けられていてもよい。なお、図６では、ｎ^＋型ソース領域５３の間にｐ^＋型コンタクト領域５６が設けられていているが、ｎ^＋型ソース領域５３の間にｐ^＋型コンタクト領域５６を設けなくてもよく、その場合、ｎ^＋型ソース領域５３が直線状に延伸する平面パターンを有していてもよい。

図７は、ユニバーサルコンタクト領域（５１，５２）の平面パターンを示す。ｐ^＋型コンタクト領域５１は、長方形の平面形状をそれぞれ有し、島状に設けられている。ｎ^＋型コンタクト領域５２は、ｐ^＋型コンタクト領域５１の周囲を囲むように設けられている。図７では、ユニバーサル電極４０１のコンタクト部の平面パターンを破線で示している。ここではユニバーサル電極４０１のコンタクト部の平面パターンが矩形である場合を例示しているが、ユニバーサルコンタクト領域（５１，５２）の長手方向に延長したライン状であってもよい。

ｐ^＋型コンタクト領域５１及びｎ^＋型コンタクト領域５２は、それぞれ個別のイオン注入用マスクを用いて形成されている。例えば、ｐ^＋型コンタクト領域５１を形成した後、ｐ^＋型コンタクト領域５１の表面からｐ^＋型コンタクト領域５１よりも深いｎ^＋型コンタクト領域５２を選択的に形成してもよい。

高耐圧ｎチャネルＭＯＳＦＥＴ４１ａのドレイン領域をユニバーサルコンタクト領域（５１，５２）とすることで、Ｖｓ端子１１０を経由してＨ－ＶＤＤ端子に負サージ電圧が印加されたとき、図８に示すように、寄生ボディダイオード４２を流れる少数キャリアである正孔を速やかにユニバーサル電極４０１から引き抜くことができる。その結果、Ｖｓ電位が復帰してボディダイオード４２が逆回復状態になった時の逆回復電流Ｉｒｒ（正孔電流）を減少させることができ、ｎ^＋型ソース領域５３、ｐ型ベース領域６１及びｎ^－型耐圧領域４で構成される寄生ｎｐｎバイポーラトランジスタ動作を抑制することで、レベルシフト回路の誤動作や寄生動作による熱暴走破壊等を防止することができる。

負サージ電圧がＶｓ端子１１０に印加されている期間において、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａのボディダイオード４２のｎ^－型耐圧領域４及びｎ型ウェル領域３での正孔キャリアの引抜き効果を高めるためには、ユニバーサルコンタクト領域（５１，５２）において、ｎ^＋型コンタクト領域５２に比べてｐ^＋型コンタクト領域５１の割合を増やすことが望ましい。

しかしながら、ｐ^＋型コンタクト領域５１の割合を増やすことは、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａのドレインコンタクト抵抗を増大させ、オン電流の低下を招くだけでなく、Ｈ－ＶＤＤ端子からｎ^＋型コンタクト領域５２に静電気放電（ＥＳＤ）等の正サージが入力された際には、ボディダイオード４２は逆バイアス状態となり、アバランシェブレークダウンする。このとき、ｎ型ウェル領域３にはアバランシェブレークダウンにより発生した電子が多数キャリアとして流れる。この電子は、ユニバーサルコンタクト領域（５１，５２）のｎ^＋型コンタクト領域５２に取り込まれる。ｐ^＋型コンタクト領域５１がｎ^＋型コンタクト領域５２を取り囲むように２重、３重の幅広いライン形状で配置した場合には、そのｐ^＋型コンタクト領域５１直下のｎ型ウェル領域３における抵抗（ベース抵抗）が高くなる。このため、ｐ^＋型コンタクト領域５１直下のｎ型ウェル領域３で０．６Ｖの電圧降下が起きた場合、ｐ型半導体層１、ｎ型ウェル領域３及びｐ^＋型コンタクト領域５１からなる寄生ｐｎｐバイポーラトランジスタが動作し、電流破壊に至る虞がある。

このような寄生ｐｎｐバイポーラトランジスタ動作を抑制するために、図７に示すように、ｎ^＋型コンタクト領域５２を外周に配置し、ｎ^＋型コンタクト領域５２の中にｐ^＋型コンタクト領域５１をライン形状ではなく、短く分割した島状に交互に重なるように２重以上（図７では２重構造を例示）配置することが望ましい。その上で、ｎ^＋型コンタクト領域５２及びｐ^＋型コンタクト領域５１にまたがるようにユニバーサル電極４０１のコンタクトを形成する。このように配置すると、電子をｐ^＋型コンタクト領域５１間に挟まれたｎ^＋型コンタクト領域５２でも吸収することができるため、局部的なベース抵抗の増加を抑制し、寄生ｐｎｐバイポーラトランジスタ動作を抑制することができる。

なお、ユニバーサルコンタクト領域（５１，５２）の平面パターンとして、島状に設けられたｐ^＋型コンタクト領域５１の平面パターンが円形でもよく、四角形等の多角形でもよい。また、ｎ^＋型コンタクト領域５２とｐ^＋型コンタクト領域５１とが縞状（例えばストライプ状）で互いに接して形成されていてもよい。ｎ^＋型コンタクト領域５２を外周側に配置することで、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａのオン電流の著しい低下も抑制できるため、レベルシフト動作の安定性を損ねることなく寄生ｐｎｐバイポーラトランジスタ動作を防止可能となる。

図３では図示を省略するが、図４に示すように、ｎ型ウェル領域３上には、絶縁膜８１を介して抵抗（レベルシフト抵抗）１７３が設けられている。レベルシフト抵抗１７３は、図２に示した等価回路図のレベルシフト抵抗７３に対応する。レベルシフト抵抗１７３は、例えばポリシリコンで構成することができる。レベルシフト抵抗１７３は、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａのゲート電極４０２と同層、または、異なる層で形成することができる。

レベルシフト抵抗１７３の上面側には第１電極５０１及び第２電極５０２が設けられている。第１電極５０１及び第２電極５０２は、レベルシフト抵抗１７３の両端のそれぞれに電気的に接続されている。図４では便宜上、ピックアップ電極２０３ａと第１電極５０１の電気的な接続を実線で示しているが、ピックアップ電極２０３ａ及び第１電極５０１と同層の配線層または、異なる層の配線層で形成し、ビアを介してピックアップ電極２０３ａ及び第１電極５０１と接続してもよい。また、図４では便宜上、ユニバーサル電極４０１と第２電極５０２の電気的な接続を実線で示しているが、ユニバーサル電極４０１及び第２電極５０２と同層の配線層または、異なる層の配線層で形成し、ビアを介してユニバーサル電極４０１及び第２電極５０２と接続してもよい。ピックアップ電極２０３ａは、レベルシフト抵抗１７３を介して高耐圧ｎチャネルＭＯＳＦＥＴ４１ａのドレイン領域であるユニバーサルコンタクト領域（５１，５２）に電気的に接続されている。

本発明の第１実施形態に係る半導体装置の製造工程に関して、ｎ^－型耐圧領域４、ｎ型ウェル領域３、ｐ型ベース領域６１及びｐ型接合分離領域６３は、パターニング工程を経てリン等のｎ型不純物又はボロン等のｐ型不純物をイオン注入し、その後、例えば高温（１１００～１２００℃程度）の拡散工程で所定の拡散深さまで拡散して形成される。また、ハイサイド回路部に設けられたＶｓ電位領域２００やローサイド回路部のウェル領域等は、例えば高温（１１００～１２００℃程度）のｎ^－型耐圧領域４、ｎ型ウェル領域３、ｐ型ベース領域６１及びｐ型接合分離領域６３を形成するための拡散工程とは異なる拡散工程で所定の拡散深さまで拡散して形成される。

ｎ^＋型ピックアップ領域６２は、例えば砒素等のｎ型不純物を表面濃度１×１０^２０／ｃｍ^３程度になるようにイオン注入して、その後、例えば７５０～９００℃程度のアニール工程により、所定の深さで形成される。高耐圧ｎチャネルＭＯＳＦＥＴ４１ａのｎ^＋ソース領域５３及びｎ^＋型コンタクト領域５２も、ｎ^＋型ピックアップ領域６２と同様に、イオン注入及びアニール処理により形成される。ｐ^＋型コンタクト領域５６やｐ^＋型コンタクト領域５１は、ｐ^＋領域形成用のパターニング工程を経て、例えばＢＦ_２を表面濃度１×１０^２０／ｃｍ^３程度になるようにイオン注入し、その後、例えば上記と同一である７５０～９００℃程度のアニール工程により、それぞれ所定の拡散深さで形成される。

＜比較例＞
次に、従来の自己遮蔽方式のＨＶＩＣを比較例として説明する。図９は、比較例に係るＨＶＩＣの平面レイアウトであり、図１０は、図９のＡ－Ａ´方向から見た、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａを含む断面図である。図９において、自己遮蔽方式のＨＶＩＣに内在する寄生抵抗Ｒｓ１、Ｒｒ１、Ｒｓｒを模式的に図示している。このような寄生抵抗Ｒｓ１、Ｒｒ１、Ｒｓｒは、図３に示した第１実施形態に係る半導体装置でも内在している。

比較例に係るＨＶＩＣは、図９及び図１０に示すように、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａのｎ^＋型ドレイン領域５２がユニバーサルコンタクト領域ではない点が、図３に示した第１実施形態に係る半導体装置と異なる。更に、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａのｎ^＋型ソース領域５３の幅Ｗｓが、ｎ^＋型ドレイン領域５２の幅Ｗｄと同一である点が、図３に示した第１実施形態に係る半導体装置と異なる。高耐圧ｎチャネルＭＯＳＦＥＴ４１ｂも、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａの構造と同様である。

比較例に係るＨＶＩＣを用いて図１に示した上アームのＩＧＢＴ１１５を駆動する場合、上アームのＩＧＢＴ１１５がオフする時や、下アームのＩＧＢＴ１１４がオンとなるスイッチング時に、ＨＶＩＣを構成するハイサイド回路部の高電位側の基準電位となるＶｓ端子の電位やＨ－ＶＤＤ端子の電位がＧＮＤ電位に対して負電位側へ変動する。この負電位側への変動（負サージ電圧）がハイサイド回路部の誤動作やラッチアップを引き起こし、それによってＨＶＩＣが破壊に至る可能性がある。

負サージ電圧ＶＳ０がＧＮＤ電位（０Ｖ）－（Ｖｓｐｙ＋Ｖｆｄ）よりも低くなると、ＨＶＩＣの寄生ｐｎダイオードが導通し始める。但し、Ｖｓｐｙはハイサイドの低電圧電源１１３もしくは図示しないブートストラップコンデンサの両端間のバッテリ電圧であり、Ｖｆｄは寄生ｐｎダイオードの順方向電圧降下である。負サージ電圧ＶＳ０が大きくマイナス方向に引かれた場合には過電流がＨＶＩＣ内を流れ、その結果、ハイサイド回路部の誤動作の発生やレベルシフタである高耐圧ｎチャネルＭＯＳＦＥＴ４１ａ，４１ｂが寄生動作することで、ＨＶＩＣが破壊に至る虞がある。

印加される負サージ電圧ＶＳ０は、プリント基板上の配線やＬ負荷１１８までのケーブル等による寄生インダクタンス成分Ｌ１とＩＧＢＴ１１５で流していたオン電流Ｉ１のオフする期間によるｄＩ１／ｄｔとの積｛Ｌ１×（ｄＩ１／ｄｔ）｝に比例し、このスパイク状の負サージ電圧ＶＳ０はＶｓ端子に印加される。その印加電圧は、上記インダクタンスやＩＧＢＴのオン電流、ＦＷＤの過渡ＶＦ特性等によって変わるが、約－５０Ｖ程度であり、その印加期間は約１００～５００ｎｓ程度である。

これに対して、本発明に第１実施形態に係る半導体装置によれば、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａ，４１ｂのドレイン領域をユニバーサルコンタクト領域（５１，５２）とすることで、Ｖｓ端子１１０に負サージ電圧が入力された時に流れるボディダイオード電流で、正孔キャリアをユニバーサルコンタクト領域（５１，５２）のｐ^＋型コンタクト領域５１で効率よく引き抜き、残留キャリアを減少させることができる。そのため、Ｖｓ電位が回復する際の逆回復電流Ｉｒｒ（正孔電流）を減少させ、逆回復電流Ｉｒｒをトリガとする寄生ｎｐｎバイポーラトランジスタ動作を抑制することができる。したがって、自己遮蔽方式のＨＶＩＣ１１１において、Ｖｓ端子の負サージ電圧に対するノイズ耐性が向上し、誤動作や破壊を発生させない強靭で信頼性の高いＨＶＩＣ１１１を実現することができる。

更に、自己遮蔽方式のＨＶＩＣ１１１において、レベルシフタである高耐圧ｎチャネルＭＯＳＦＥＴ４１ａ，４１ｂのｎ^＋型ソース領域５３の幅Ｗｓを、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａ，４１ｂのドレイン領域であるユニバーサルコンタクト領域（５１，５２）の幅Ｗｄよりも広くすることで、ボディダイオード４２の逆回復時にドレイン側から戻ろうとする少数キャリア（正孔）のｎ^＋型ソース領域５３下におけるキャリア密度を下げることができ、ｎ^＋型ソース領域５３下のｐ型ベース領域６１における電圧降下を抑制し、寄生ｎｐｎバイポーラトランジスタ動作を防止することができる。

また、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａ，４１ｂのドレイン領域としてユニバーサルコンタクト領域（５１，５２）を形成するために必要となる面積は、図９及び図１０に示した比較例のＨＶＩＣにおけるｎ^＋型ドレイン領域５２の面積と同じである。このため、チップサイズの増大はなくプロセス工数も変わらないため、製造コストは増加しない。

なお、本発明に第１実施形態に係る半導体装置では、レベルシフタである高耐圧ｎチャネルＭＯＳＦＥＴ４１ａ，４１ｂのｎ^＋型ソース領域５３の幅Ｗｓを、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａ，４１ｂのドレイン領域としてのユニバーサルコンタクト領域（５１，５２）の幅Ｗｄよりも広くしたが、図９及び図１０に示した比較例に係るＨＶＩＣと同様にｎ^＋型ソース領域５３の幅Ｗｓとユニバーサルコンタクト領域（５１，５２）の幅Ｗｄとを略同一としてもよい。その場合、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａ，４１ｂのドレイン領域をユニバーサルコンタクト領域（５１，５２）とすればよい。

（第２実施形態）
図１１は、本発明の第２実施形態に係る半導体装置（ＨＶＩＣ）の要部を示す平面図であり、図１２は、図１１のＡ－Ａ´方向から見た、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａを含む断面図である。本発明の第２実施形態に係るＨＶＩＣは、図１１及び図１２に示すように、Ｈ－ＶＤＤ電位のピックアップ領域（６２ａ，６４），６２ｂ，６２ｃ，６２ｄのうち、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａ，４１ｂのドレイン領域の近傍にあるピックアップ領域（６２ａ，６４）のコンタクトをユニバ―サルコンタクト領域としている点が、図３に示した本発明の第１実施形態に係る半導体装置と異なる。

図１１及び図１２に示すように、ピックアップ領域（６２ａ，６４）は、ｐ型半導体層１の表面に沿って、ｎ^＋型ピックアップ領域６２ａ及びｐ^＋型コンタクト領域６４が互いに接して交互に配置されてユニバーサルコンタクト領域を構成している。ピックアップ領域（６２ａ，６４）と、ピックアップ電極２０３ａにより、ユニバーサルコンタクト構造（６２ａ，６４，２０３ａ）を構成している。

ピックアップ領域（６２ａ，６４）の平面パターンは、図７に示したユニバーサルコンタクト領域（５１，５２）の平面パターンと同様である。例えば、ｐ^＋型コンタクト領域６４は、長方形の平面形状をそれぞれ有し、島状に設けられている。ｎ^＋型ピックアップ領域６２ａは、ｐ^＋型コンタクト領域６４の周囲を囲むように設けられている。本発明の第２実施形態に係る半導体装置の他の構成は、本発明の第１実施形態に係る半導体装置と同様であり、重複した説明を省略する。

本発明の第２実施形態に係る半導体装置によれば、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａ，４１ｂのドレイン領域の近傍にあるＨ－ＶＤＤ電位のピックアップ領域（６２ａ，６４）をユニバーサルコンタクト領域とすることで、ｐ型接合分離領域６３を突き抜けてボディダイオード４２に流れ込む正孔キャリア量を減少することができる。そのため、Ｖｓ電位の負サージからの復帰時におけるボディダイオード４２の逆回復現象による寄生ｎｐｎバイポーラトランジスタ動作を防止することができる。

（第３実施形態）
図１３は、本発明の第３実施形態に係る半導体装置（ＨＶＩＣ）の要部を示す平面図であり、図１４は、図１３のＡ－Ａ´方向から見た、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａを含む断面図である。本発明の第３実施形態に係るＨＶＩＣは、図１３及び図１４に示すように、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａ，４１ｂのドレイン領域５２がユニバーサルコンタクト領域ではない点が、図１１に示した本発明の第２実施形態に係る半導体装置と異なる。

本発明の第３実施形態に係る半導体装置によれば、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａ，４１ｂのドレイン領域５２の近傍にあるＨ－ＶＤＤ電位のピックアップ領域（６２ａ，６４）をユニバーサルコンタクト領域とすることで、ｐ型接合分離領域６３を突き抜けてボディダイオード４２に流れ込む正孔キャリア量を減少することができる。そのため、Ｖｓ電位の負サージからの復帰時におけるボディダイオード４２の逆回復現象による寄生ｎｐｎバイポーラトランジスタ動作を防止することができる。よって、第２実施の形態に比べて高耐圧ｎチャネルＭＯＳＦＥＴ４１ａ，４１ｂのオン電流を増加できる。

第２実施形態および第３実施形態において、ユニバーサルコンタクト領域としたピックアップ領域（６２ａ，６４）は、平面パターン上、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａ，４１ｂのドレイン領域の内側で、ハイサイド回路領域３０１内のハイサイド回路部（Ｖｓ電位領域２００、Ｈ－ＶＤＤ電位領域２０１およびＶｓ電位領域２００およびＨ－ＶＤＤ電位領域２０１と接続される領域）の外側に配置されることが望ましい。また、このピックアップ領域（６２ａ，６４）は、平面パターン上、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａ，４１ｂのドレイン領域とハイサイド回路部との間に配置されることが望ましい。さらに、このピックアップ領域（６２ａ，６４）は、平面パターン上、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａ，４１ｂのドレイン領域との距離が１００μｍ以内であることが望ましい。このような構成であれば、ｐ型接合分離領域６３を突き抜けてボディダイオード４２に流れ込む正孔キャリア量を減少することができる。そのため、Ｖｓ電位の負サージからの復帰時におけるボディダイオード４２の逆回復現象による寄生ｎｐｎバイポーラトランジスタ動作を防止することができる。

（第４実施形態）
図１５は、本発明の第４実施形態に係る半導体装置（ＨＶＩＣ）の高耐圧ｎチャネルＭＯＳＦＥＴ４１ａの周辺の平面図である。図１５に示すように、本発明の第４実施形態に係る半導体装置は、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａのｎ^＋型ソース領域５３の密度が、ユニバーサルコンタクト領域（５１，５２）に対向する位置よりも、ユニバーサルコンタクト領域（５１，５２）に対向しない位置において高い点が、図６に示した本発明の第１実施形態に係る半導体装置と異なる。

図１５に示すように、ｎ^＋型ソース領域５３は、ユニバーサルコンタクト領域（５１，５２）に対向する位置に設けられた複数の対向領域５３ａと、複数の対向領域５３ａを挟み、ユニバーサルコンタクト領域（５１，５２）に対向しない位置に設けられた端部領域（張り出し領域）５３ｂ，５３ｃを有する。複数の対向領域５３ａは、矩形の平面パターンであり、ユニバーサルコンタクト領域（５１，５２）に平行に互いに離間して設けられている。端部領域５３ｂ，５３ｃは、直線状の平面パターンを有する。

図示を省略するが、図３に示した高耐圧ｎチャネルＭＯＳＦＥＴ４１ｂも、図１５に示した高耐圧ｎチャネルＭＯＳＦＥＴ４１ａと同様の構造である。本発明の第４実施形態に係る半導体装置の他の構成は、本発明の第１実施形態に係る半導体装置と同様であり、重複した説明を省略する。

本発明の第４実施形態に係る半導体装置によれば、図１５に示すように、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａのドレイン電流Ｉｄは、ユニバーサルコンタクト領域（５１，５２）に対向しない位置の端部領域５３ｂ，５３ｃからも供給され、レベルシフト回路動作に必要なドレイン電流Ｉｄを確保することが可能である。一方で、ユニバーサルコンタクト領域（５１，５２）に対向する位置の複数の対向領域５３ａは、ｐ^＋型コンタクト領域５６と交互に配置することで、逆回復時の逆回復電流Ｉｒｒはインピーダンスの低い複数の対向領域５３ａに集中するため、複数の対向領域５３ａ下における電圧降下からの寄生ｎｐｎバイポーラトランジスタ動作を抑制することが可能である。つまり、レベルシフト回路動作マージンを維持しつつ、逆回復時の寄生ｎｐｎバイポーラトランジスタ動作を抑制することができる。

なお、第４実施形態に係る半導体装置では、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａのドレイン領域をユニバーサルコンタクト領域（５１，５２）としたが、図９及び図１０に示した比較例に係るＨＶＩＣと同様のｎ^＋型ドレイン領域５２としてもよい。

（第５実施形態）
図１６は、本発明の第５実施形態に係る半導体装置（ＨＶＩＣ）の高耐圧ｎチャネルＭＯＳＦＥＴ４１ａ及びピックアップ領域（６２ａ，６４）の周辺の平面図である。図１７は、本発明の第５実施形態に係る半導体装置の断面図であり、図３のＡ－Ａ´方向から見た位置に対応する。

本発明の第５実施形態に係る半導体装置は、図１６及び図１７に示すように、ピックアップ領域（６２ａ，６４）の構成が、図６に示した本発明の第１実施形態に係る半導体装置と異なる。また、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａのドレイン領域をｎ^＋型ドレイン領域５２とした点が、図６に示した本発明の第１実施形態に係る半導体装置と異なる。

図１６に示すように、ピックアップ領域（６２ａ，６４）は、平面パターン上、直線状（ライン状）にそれぞれ延伸し、互いに接するｎ^＋型ピックアップ領域６２ａ及びｐ^＋型コンタクト領域６４を有する。ｎ^＋型ピックアップ領域６２ａ及びｐ^＋型コンタクト領域６４により、ユニバーサルコンタクト領域を構成している。

図１７に示すように、ピックアップ領域（６２ａ，６４）上には、ピックアップ領域（６２ａ，６４）とオーミック接触するピックアップ電極２０３ａが設けられている。ピックアップ領域（６２ａ，６４）と、ピックアップ電極２０３ａにより、ユニバーサルコンタクト構造（６２ａ，６４，２０３ａ）を構成している。

図示を省略するが、図３に示した高耐圧ｎチャネルＭＯＳＦＥＴ４１ｂも、図１６及び図１７に示した高耐圧ｎチャネルＭＯＳＦＥＴ４１ａの構造と同様である。本発明の第５実施形態に係る半導体装置の他の構成は、本発明の第１実施形態に係る半導体装置と同様であり、重複した説明を省略する。

本発明の第５実施形態に係る半導体装置によれば、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａ，４１ｂのドレイン領域の近傍にあるＨ－ＶＤＤ電位のピックアップ領域（６２ａ，６４）をライン状のｎ^＋型ピックアップ領域６２ａ及びｐ^＋型コンタクト領域６４により構成されるユニバーサルコンタクト領域とすることで、正孔キャリアの引き抜き効果を高めることができ、ｐ型接合分離領域６３を突き抜けてボディダイオード４２に流れ込む正孔キャリア量を減少することができる。

（第６実施形態）
図１８は、本発明の第６実施形態に係る半導体装置（ＨＶＩＣ）の高耐圧ｎチャネルＭＯＳＦＥＴ４１ａ及びピックアップ領域（６２ａ，６４）の周辺の平面図である。図１９は、本発明の第６実施形態に係る半導体装置の断面図であり、図３のＡ－Ａ´方向から見た位置に対応する。

本発明の第６実施形態に係る半導体装置は、図１８及び図１９に示すように、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａのドレイン領域が、ユニバーサルコンタクト領域（５１，５２）で構成されている点が、図１６及び図１７に示した本発明の第５実施形態に係る半導体装置と異なる。図１８に示すように、ユニバーサルコンタクト領域（５１，５２）は、平面パターン上、直線状（ライン状）にそれぞれ延伸し、互いに接するｐ^＋型コンタクト領域５１及びｎ^＋型コンタクト領域５２を有する。

図１９に示すように、ユニバーサルコンタクト領域（５１，５２）上には、ユニバーサルコンタクト領域（５１，５２）とオーミック接触するユニバーサル電極（ユニバーサルコンタクト）４０１が設けられている。ユニバーサルコンタクト領域（５１，５２）及びユニバーサル電極４０１により、ユニバーサルコンタクト構造（５１，５２，４０１）が構成されている。

図示を省略するが、図３に示した高耐圧ｎチャネルＭＯＳＦＥＴ４１ｂも、図１８及び図１９に示した高耐圧ｎチャネルＭＯＳＦＥＴ４１ａの構造と同様である。本発明の第６実施形態に係る半導体装置の他の構成は、本発明の第５実施形態に係る半導体装置と同様であり、重複した説明を省略する。

本発明の第６実施形態に係る半導体装置によれば、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａのドレイン領域を、ライン状のｐ^＋型コンタクト領域５１及びｎ^＋型コンタクト領域５２により構成されたユニバーサルコンタクト領域（５１，５２）とすることで、負サージ電圧が印加されたときに寄生ボディダイオードを流れる少数キャリアである正孔の引き抜き効果を高めて、正孔を速やかにユニバーサル電極４０１から引き抜くことができる。

（第７実施形態）
図２０は、本発明の第７実施形態に係る半導体装置の要部を示す平面図である。図２１は、図２０のＡ－Ａ´方向から見た高耐圧ｎチャネルＭＯＳＦＥＴ４１ａを含む断面図であり、図２２は、図２０のＢ－Ｂ´方向から見た断面図である。

図２０～図２２に示すように、ｐ型ベース領域６１の表面側には、ｐ型半導体層１の表面に形成されたトレンチ（溝部）６５が環状に設けられている。更に、トレンチ６５の側壁に形成されたｐ型ベース領域６１よりも高不純物濃度のｐ^＋型トレンチコンタクト領域（ｐ^＋型高濃度ベース領域）５７が環状に設けられている。図２０及び図２２に示すように、ｐ^＋型トレンチコンタクト領域５７は、ＧＮＤ電位に接続するピックアップ電極（ピックアップコンタクト）２０２と接続されている。

図２１に示すように、図２０のＡ－Ａ´方向から見た高耐圧ｎチャネルＭＯＳＦＥＴ４１ａにおいて、ｐ^＋型トレンチコンタクト領域５７は、トレンチ６５の周囲を囲むように、トレンチ６５の側壁及び下面に接している。ｐ^＋型トレンチコンタクト領域５７は、ｎ^＋型ソース領域５３の側面及び下面に接して設けられている。

ｐ^＋型トレンチコンタクト領域５７及びｎ^＋型ソース領域５３上にはソース電極（トレンチコンタクト電極）４００が設けられている。ソース電極４００は、トレンチ６５に埋め込まれ、トレンチ６５の側壁及び底面においてｐ^＋型トレンチコンタクト領域５７にオーミック接触している。つまり、ソース電極４００とＧＮＤ電位に接続するピックアップ電極（ピックアップコンタクト）２０２とは同電位でショートしている。また、ソース電極４００は、コンタクトを介してｎ^＋型ソース領域５３にオーミック接触している。

ｐ^＋型トレンチコンタクト領域５７は、通常の平坦な活性領域に形成する、例えばＧＮＤ電位のピックアップ領域２０２やロジック回路を構成するｐチャネルＭＯＳＦＥＴのソース・ドレイン領域として用いるｐ^＋型コンタクト領域５６とは個別のイオン注入用マスクを用いて形成されている。例えば、ポリシリコンパターン形成後に、ｐ^＋型トレンチコンタクト領域５を形成する領域にトレンチ６５を掘り、バッファ酸化膜を堆積して、トレンチ６５へのイオン注入用マスクを用いて、ボロン（^１１Ｂ）不純物を高濃度で４分割の斜めイオン注入で形成する。その後、ロジック回路を構成するｐチャネルＭＯＳＦＥＴのソース・ドレイン領域であるｐ^＋型コンタクト領域５６や高耐圧ｎチャネルＭＯＳＦＥＴ４１ａのソース・ドレイン領域であるｎ^＋型コンタクト領域５２、５３を選択的に形成する。ｐ^＋型トレンチコンタクト領域５７の形成のためのイオン注入の不純物にボロン（^１１Ｂ）を用いることで、一般に砒素（^７５Ａｓ）を用いるｎ^＋型コンタクト領域５２よりも深く拡散し、トレンチ６５の側壁だけなく高耐圧ｎチャネルＭＯＳＦＥＴ４１ａのｎ^＋型ソース領域５３下まで横方向拡散して形成される。

図示を省略するが、図２０に示した高耐圧ｎチャネルＭＯＳＦＥＴ４１ｂも、図２１に示した高耐圧ｎチャネルＭＯＳＦＥＴ４１ａと同様の構造である。本発明の第７実施形態に係る半導体装置の他の構成は、本発明の第１実施形態に係る半導体装置と同様であり、重複した説明を省略する。

本発明の第７実施形態に係る半導体装置によれば、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａのｎ^＋型ソース領域５３の下面に接するようにｐ^＋型トレンチコンタクト領域（高濃度ベース領域）５７が形成されることで、Ｖｓ端子１１０を経由してＨ－ＶＤＤ端子（Ｈ－ＶＤＤ端子に接続するピックアップ電極２０３ａ等）に負サージ電圧が印加されたとき、寄生ボディダイオード４２の順方向電流がＧＮＤ端子からＨ－ＶＤＤ端子に向かって過剰に流れる。その後、Ｖｓ電位が復帰してＨ－ＶＤＤ電位も電圧が戻る際に寄生ダイオード４２は逆回復状態となる。

その時、図２３に示すように、少数キャリアである正孔がｐ型半導体層１やｎ^－型耐圧領域４を経由してｎ^＋型ソース領域５３の下まで過剰に流れ込むが、その前段にｐ^＋型トレンチコンタクト領域５７の引抜構造が存在するために速やかに正孔を引き抜くことができる。その結果、Ｖｓ電位が復帰して過剰なボディダイオード４２の逆回復電流Ｉｒｒ（正孔電流）が流入してきても、ｎ^＋型ソース領域５３下のｐ型ベース領域６１で０．６Ｖ以上の電圧降下が発生することなく、ｎ^＋型ソース領域５３、ｐ型ベース領域６１及びｎ^－型耐圧領域４で構成される寄生ｎｐｎバイポーラトランジスタ動作を抑制し、レベルシフト回路の誤動作や寄生動作による熱暴走破壊等を防止することができる。

なお、本発明の第７実施形態に係る半導体装置のトレンチ６５に接するｐ^＋型トレンチコンタクト領域（ｐ^＋型高濃度ベース領域）５７及びトレンチ６５に埋め込まれたソース電極（トレンチコンタクト電極）４００の構造は、図１５に示した本発明の第４実施形態に係る半導体装置の、ｎ^＋型ソース領域５３の密度が、ユニバーサルコンタクト領域（５１，５２）に対向する位置よりも、ユニバーサルコンタクト領域（５１，５２）に対向しない位置において高い構造にも適用することができる。

（第８実施形態）
図２４は、本発明の第８実施形態に係る半導体装置（ＨＶＩＣ）の高耐圧ｎチャネルＭＯＳＦＥＴ４１ａを示す平面図である。上述した本発明の第７実施形態に係る半導体装置において、負サージ電圧がＶｓ端子１１０に印加されている期間において、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａのボディダイオード４２のｎ^－型耐圧領域４及びｎ型ウェル領域３での正孔キャリアの引抜き効果を高めるためには、ｎ^＋ソース領域５３下に高濃度のｐ^＋型領域を広げることが望ましい。

しかしながら、ｎ^＋型コンタクト領域５３下の全域をｐ^＋型トレンチコンタクト領域５７で囲もうとして過度なイオン注入のドーズ量や高加速電圧イオン注入によって高濃度のｐ^＋型トレンチコンタクト領域５７を広げ過ぎることや、逆にソースのｎ^＋型コンタクト領域（ｎ^＋型ソース領域）５３幅を狭くし過ぎることなどで、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａのソースコンタクト抵抗を増大させ、著しいオン電流の低下やしきい値電圧の上昇などを招いてしまう可能性がある。

そこで、本発明の第８実施形態に係る半導体装置では、図２４に示すように、ｎ^＋ソース領域５３をライン形状ではなく複数に分割して細切れとし、複数のｎ^＋ソース領域５３の間にｐ^＋型コンタクト領域５６を挟むように配置する。ｎ^＋ソース領域５３の分割数やサイズ、間隔等は特に限定されない。更に、ｎ^＋ソース領域５３及びｐ^＋型コンタクト領域５６にまたがるようにソース電極４００のコンタクトを形成する。

図示を省略するが、高耐圧ｎチャネルＭＯＳＦＥＴ４１ｂも、図２４に示した高耐圧ｎチャネルＭＯＳＦＥＴ４１ａと同様の構造である。本発明の第８実施形態に係る半導体装置の他の構成は、本発明の第７実施形態に係る半導体装置と同様であり、重複した説明を省略する。

本発明の第８実施形態に係る半導体装置によれば、少数キャリアである正孔をｎ^＋ソース領域５３に挟まれたｐ^＋型コンタクト領域５６でも吸収することができるため、ｎ^＋ソース領域５３下の全域をｐ^＋型トレンチコンタクト領域５７で囲まなくてもベース抵抗の増加を抑制でき、寄生ｎｐｎバイポーラトランジスタ動作を抑制することができる。

本発明の第７及び第８実施形態に係る半導体装置の製造工程に関して、ｎ^－型耐圧領域４、ｎ型ウェル領域３、ｐ型ベース領域６１及びｐ型接合分離領域６３は、パターニング工程を経てリン等のｎ型不純物又はボロン等のｐ型不純物をイオン注入し、その後、例えば高温（１１００～１２００℃程度）の拡散工程で所定の拡散深さまで拡散して形成される。また、ハイサイド回路部に設けられたＶｓ電位領域２００やローサイド回路部のウェル領域等は、例えば高温（１１００～１２００℃程度）のｎ^－型耐圧領域４、ｎ型ウェル領域３、ｐ型ベース領域６１及びｐ型接合分離領域６３を形成するための拡散工程とは異なる拡散工程で所定の拡散深さまで拡散して形成される。

ｎ^＋型ピックアップ領域６２は、例えば砒素等のｎ型不純物を表面濃度１×１０^２０／ｃｍ^３程度になるようにイオン注入して、その後、例えば７５０～９００℃程度のアニール工程により、所定の深さで形成される。高耐圧ｎチャネルＭＯＳＦＥＴ４１ａのｎ^＋ソース領域５３及びｎ^＋型コンタクト領域５２も、ｎ^＋型ピックアップ領域６２と同様に、イオン注入及びアニール処理により形成される。

ｐ^＋型コンタクト領域５６は、ｐ^＋領域形成用のパターニング工程を経て、例えばＢＦ_２を表面濃度１×１０^２０／ｃｍ^３程度になるようにイオン注入し、その後、例えばｎ^＋型ピックアップ領域６２のアニール工程と同一である７５０～９００℃程度のアニール工程により、それぞれ所定の拡散深さで形成される。

ｐ^＋型トレンチコンタクト領域５７は、ポリシリコンパターン形成後にｎ^＋ソース領域５３に隣接した領域にトレンチ６５を０．５～５．０μｍ程度の深さ、０．５～５．０μｍ程度の幅でドライエッチングして掘り、バッファ酸化膜を堆積して、トレンチ溝領域へのイオン注入用マスクを用いて、ボロン（Ｂ１１）不純物をトレンチ側壁の濃度が１×１０^１９～１×１０^２０／ｃｍ^３程度になるように４分割の斜めイオン注入で形成し、ｎ^＋型ピックアップ領域６２及びｐ^＋型コンタクト領域５６のアニール工程と同一である７５０～９００℃程度のアニール工程により、それぞれ所定の拡散深さで形成される。なお、４分割の斜めイオン注入の際にトレンチ底面にもボロン不純物が入るように、０°のイオン注入を併用してもよい。

（第９実施形態）
図２５は、本発明の第９実施形態に係る半導体装置（ＨＶＩＣ）の断面図であり、図２１に示した本発明の第７実施形態に係る半導体装置の断面に対応する。本発明の第９実施形態に係る半導体装置は、図２５に示すように、トレンチ６５に接するｐ^＋型トレンチコンタクト領域（ｐ^＋型高濃度ベース領域）５７及びトレンチ６５に埋め込まれたソース電極（トレンチコンタクト電極）４００を有する点は、図２１に示した本発明の第７実施形態に係る半導体装置と同様である。

しかし、本発明の第９実施形態に係る半導体装置は、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａが、ｎ型ウェル領域３の表面層に設けられた、ドレイン領域であるユニバーサルコンタクト領域（５１，５２）を有する点が、図２１に示した本発明の第７実施形態に係る半導体装置と異なる。ユニバーサルコンタクト領域（５１，５２）は、ｐ型半導体層１の表面に沿ってｐ^＋型コンタクト領域５１及びｎ^＋型コンタクト領域５２が互いに接して交互に配置されて構成されている。

更に、本発明の第９実施形態に係る半導体装置は、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａのドレイン領域の近傍にあるピックアップ領域（６２ａ，６４）のコンタクトをユニバ―サルコンタクト領域としている点が、図２１に示した本発明の第７実施形態に係る半導体装置と異なる。図１１及び図１２に示すように、ピックアップ領域（６２ａ，６４）は、ｐ型半導体層１の表面に沿って、ｎ^＋型ピックアップ領域６２ａ及びｐ^＋型コンタクト領域６４が互いに接して交互に配置されてユニバーサルコンタクト領域を構成している。

図示を省略するが、高耐圧ｎチャネルＭＯＳＦＥＴ４１ｂも、図２５に示した高耐圧ｎチャネルＭＯＳＦＥＴ４１ａと同様の構造である。本発明の第９実施形態に係る半導体装置の他の構成は、本発明の第７実施形態に係る半導体装置と同様であり、重複した説明を省略する。

本発明の第９実施形態に係る半導体装置によれば、本発明の第７実施形態に係る半導体装置と同様の効果を奏する。更に、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａ，４１ｂのドレイン領域をユニバーサルコンタクト領域（５１，５２）とすることで、Ｖｓ端子１１０に負サージ電圧が入力された時に流れるボディダイオード電流で、正孔キャリアをユニバーサルコンタクト領域（５１，５２）のｐ^＋型コンタクト領域５１で効率よく引き抜き、残留キャリアを減少させることができる。そのため、Ｖｓ電位が回復する際の逆回復電流Ｉｒｒ（正孔電流）を減少させ、逆回復電流Ｉｒｒをトリガとする寄生ｎｐｎバイポーラトランジスタ動作を抑制することができる。

更に、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａ，４１ｂのドレイン領域５２の近傍にあるＨ－ＶＤＤ電位のピックアップ領域（６２ａ，６４）をユニバーサルコンタクト領域とすることで、ｐ型接合分離領域６３を突き抜けてボディダイオード４２に流れ込む正孔キャリア量を減少することができる。そのため、Ｖｓ電位の負サージからの復帰時におけるボディダイオード４２の逆回復現象による寄生ｎｐｎバイポーラトランジスタ動作を防止することができる。

（その他の実施形態）
上記のように、本発明は第１～第９実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

例えば、第１～第９実施形態に係る半導体装置として、ｐ型半導体層１の表面層にｎ型ウェル領域３等のｎ型拡散層を形成した構造を例示したが、これに限定されない。例えば、ｐ型半導体層１上にｎ型エピタキシャル成長層を成長させた構造でも同様の効果を奏する。また、ｐ型半導体層１上にｐ型エピタキシャル成長層を成長させ、ｐ型エピタキシャル成長層とｐ型半導体層１との接合部にｎ型埋め込み層を設けた場合でも同様の効果を奏する。

また、第１～第９実施形態に係る半導体装置として、ＨＶＪＴ３０３の環状の平面パターンの同一の辺に高耐圧ｎチャネルＭＯＳＦＥＴ４１ａ，４１ｂを設けた構造を例示したが、これに限定されない。例えば、ＨＶＪＴ３０３の環状の平面パターンの互いに対向する辺に、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａ，４１ｂを個別に設けてもよい。この構造を第２実施形態に採用する場合には、高耐圧ｎチャネルＭＯＳＦＥＴ４１ａ，４１ｂのそれぞれのドレイン領域から最も近傍にあるピックアップ領域のコンタクトをそれぞれユニバ―サルコンタクト領域とすればよい。

また、第１～第９実施形態に係る半導体装置としてＨＶＩＣを例示したが、ＨＶＩＣ以外の半導体装置にも適用可能である。例えば数十Ｖ以上の高電圧が印加される半導体装置に特に有効である。

１…ｐ型半導体層
２…ｐ型ウェル領域
３…ｎ型ウェル領域
４…ｎ^－型耐圧領域
４１，４１ａ，４１ｂ…レベルシフタ
４２…ボディダイオード
５１…ｐ^＋型コンタクト領域
５２…ｎ^＋型コンタクト領域（ｎ^＋型ドレイン領域）
５３…ｎ^＋型ソース領域
５３ａ…対向領域
５３ｂ，５３ｃ…端部領域
５６…ｐ^＋型コンタクト領域
５７…ｐ^＋型トレンチコンタクト領域（高濃度ベース領域）
６１…ｐ型ベース領域
６２ａ，６２ｂ，６２ｃ，６２ｄ…ｎ^＋型ピックアップ領域
６３…ｐ型接合分離領域
６４…ｐ^＋型コンタクト領域
６５…トレンチ（溝部）
７１，７２，７５，７６…ＭＯＳＦＥＴ
７３…レベルシフト抵抗
７４…ダイオード
１０１…出力部
１０２…Ｈ－ＶＤＤパッド
１０３…Ｈ－ＯＵＴパッド
１０４…Ｖｓパッド
１０５…Ｈ－ＩＮパッド
１０６…Ｌ－ＶＤＤパッド
１０７…ＧＮＤパッド
１１０…Ｖｓ端子
１１１…高耐圧集積回路装置（ＨＶＩＣ）
１１２，１１３…低電圧電源
１１４，１１５…ＩＧＢＴ
１１６，１１７…還流ダイオード
１１８…Ｌ負荷
１１９…検出信号
１２０…Ｈ－ＶＤＤ端子
１３１…ローサイド回路
１３２…レベルシフト回路（レベルアップ回路）
１３３…ハイサイド回路
１７３…レベルシフト抵抗
２００…Ｖｓ電位領域
２０１…Ｈ－ＶＤＤ電位領域
２０２，２０３，２０３ａ，２０３ｂ，２０３ｃ，２０３ｄ…ピックアップ電極
３０１…ハイサイド回路領域
３０２…ローサイド回路領域
３０３…高耐圧接合終端領域（ＨＶＪＴ）
４００…ソース電極
４０１…ユニバーサル電極
４０２…ゲート電極
５０１…第１電極
５０２…第２電極

Claims (18)

1. 高電位側回路領域と、該高電位側回路領域の周囲に設けられた高耐圧接合終端構造と、該高耐圧接合終端構造を介して前記高電位側回路領域の周囲に設けられた低電位側回路領域が同一半導体チップに集積化された半導体装置であって、
   第１導電型の半導体層と、
   前記高電位側回路領域に位置し、前記半導体層の表面層に設けられた第２導電型のウェル領域と、
   前記ウェル領域の周囲を囲み、前記ウェル領域と接して設けられた、前記ウェル領域よりも低不純物濃度の第２導電型の耐圧領域と、
   前記耐圧領域の周囲を囲み、前記耐圧領域と接して設けられた第１導電型のベース領域と、
   前記低電位側回路領域と前記高電位側回路領域との間で信号を伝達するレベルシフト回路に含まれるレベルシフタの担体供給領域であって、前記ベース領域の表面層に設けられた第２導電型の担体供給領域と、
   前記レベルシフタの担体受領領域であって、前記ウェル領域又は前記耐圧領域の表面層に設けられた担体受領領域と、
   前記ウェル領域の表面層に設けられた複数のピックアップ領域と、
   を備え、
   前記担体受領領域が、第１導電型の領域と第２導電型の領域とが互いに接して設けられた第１ユニバーサルコンタクト領域で構成され、
   前記複数のピックアップ領域のうちの１つのピックアップ領域は、前記担体受領領域と抵抗を介して電気的に接続されていることを特徴とする半導体装置。
2. 高電位側回路領域と、該高電位側回路領域の周囲に設けられた高耐圧接合終端構造と、該高耐圧接合終端構造を介して前記高電位側回路領域の周囲に設けられた低電位側回路領域が同一半導体チップに集積化された半導体装置であって、
   第１導電型の半導体層と、
   前記高電位側回路領域に位置し、前記半導体層の表面層に設けられた第２導電型のウェル領域と、
   前記ウェル領域の周囲を囲み、前記ウェル領域と接して設けられた、前記ウェル領域よりも低不純物濃度の第２導電型の耐圧領域と、
   前記耐圧領域の周囲を囲み、前記耐圧領域と接して設けられた第１導電型のベース領域と、
   前記低電位側回路領域と前記高電位側回路領域との間で信号を伝達するレベルシフト回路に含まれるレベルシフタの担体供給領域であって、前記ベース領域の表面層に設けられた第２導電型の担体供給領域と、
   前記レベルシフタの担体受領領域であって、前記ウェル領域又は前記耐圧領域の表面層に設けられた担体受領領域と、
   を備え、
   前記担体受領領域が、第１導電型の領域と第２導電型の領域とが互いに接して設けられた第１ユニバーサルコンタクト領域で構成され、
   前記ウェル領域の表面層に設けられた複数のピックアップ領域を更に備え、
   前記ピックアップ領域が、第１導電型の領域と第２導電型の領域とが互いに接して設けられた第２ユニバーサルコンタクト領域で構成され、
   前記第２ユニバーサルコンタクト領域は、平面パターン上、前記高電位側回路領域内の回路部より外側で前記担体受領領域より内側に配置された前記ピックアップ領域であることを特徴とする半導体装置。
3. 高電位側回路領域と、該高電位側回路領域の周囲に設けられた高耐圧接合終端構造と、該高耐圧接合終端構造を介して前記高電位側回路領域の周囲に設けられた低電位側回路領域が同一半導体チップに集積化された半導体装置であって、
   第１導電型の半導体層と、
   前記高電位側回路領域に位置し、前記半導体層の表面層に設けられた第２導電型のウェル領域と、
   前記ウェル領域の周囲を囲み、前記ウェル領域と接して設けられた、前記ウェル領域よりも低不純物濃度の第２導電型の耐圧領域と、
   前記耐圧領域の周囲を囲み、前記耐圧領域と接して設けられた第１導電型のベース領域と、
   前記低電位側回路領域と前記高電位側回路領域との間で信号を伝達するレベルシフト回路に含まれるレベルシフタの担体供給領域であって、前記ベース領域の表面層に設けられた第２導電型の担体供給領域と、
   前記レベルシフタの担体受領領域であって、前記ウェル領域又は前記耐圧領域の表面層に設けられた担体受領領域と、
   を備え、
   前記担体受領領域が、第１導電型の領域と第２導電型の領域とが互いに接して設けられた第１ユニバーサルコンタクト領域で構成され、
   前記ウェル領域の表面層に設けられた複数のピックアップ領域を更に備え、
   前記ピックアップ領域が、第１導電型の領域と第２導電型の領域とが互いに接して設けられた第２ユニバーサルコンタクト領域で構成され、
   前記第２ユニバーサルコンタクト領域は、前記担体受領領域に最も近い前記ピックアップ領域であることを特徴とする半導体装置。
4. 高電位側回路領域と、該高電位側回路領域の周囲に設けられた高耐圧接合終端構造と、該高耐圧接合終端構造を介して前記高電位側回路領域の周囲に設けられた低電位側回路領域が同一半導体チップに集積化された半導体装置であって、
   第１導電型の半導体層と、
   前記高電位側回路領域に位置し、前記半導体層の表面層に設けられた第２導電型のウェル領域と、
   前記ウェル領域の周囲を囲み、前記ウェル領域と接して設けられた、前記ウェル領域よりも低不純物濃度の第２導電型の耐圧領域と、
   前記耐圧領域の周囲を囲み、前記耐圧領域と接して設けられた第１導電型のベース領域と、
   前記低電位側回路領域と前記高電位側回路領域との間で信号を伝達するレベルシフト回路に含まれるレベルシフタの担体供給領域であって、前記ベース領域の表面層に設けられた第２導電型の担体供給領域と、
   前記レベルシフタの担体受領領域であって、前記ウェル領域又は前記耐圧領域の表面層に設けられた担体受領領域と、
   を備え、
   前記担体受領領域が、第１導電型の領域と第２導電型の領域とが互いに接して設けられた第１ユニバーサルコンタクト領域で構成され、
   前記ウェル領域の表面層に設けられた複数のピックアップ領域を更に備え、
   前記ピックアップ領域が、第１導電型の領域と第２導電型の領域とが互いに接して設けられた第２ユニバーサルコンタクト領域で構成され、
   前記第２ユニバーサルコンタクト領域は、前記担体受領領域に最も近い前記ピックアップ領域であり、前記担体受領領域との距離が１００μｍ以内であることを特徴とする半導体装置。
5. 前記第２ユニバーサルコンタクト領域は、平面パターン上、前記高電位側回路領域内の回路部と前記担体受領領域との間に配置された前記ピックアップ領域であることを特徴とする請求項３に記載の半導体装置。
6. 高電位側回路領域と、該高電位側回路領域の周囲に設けられた高耐圧接合終端構造と、該高耐圧接合終端構造を介して前記高電位側回路領域の周囲に設けられた低電位側回路領域が同一半導体チップに集積化された半導体装置であって、
   第１導電型の半導体層と、
   前記高電位側回路領域に位置し、前記半導体層の表面層に設けられた第２導電型のウェル領域と、
   前記ウェル領域の周囲を囲み、前記ウェル領域と接して設けられた、前記ウェル領域よりも低不純物濃度の第２導電型の耐圧領域と、
   前記耐圧領域の周囲を囲み、前記耐圧領域と接して設けられた第１導電型のベース領域と、
   前記低電位側回路領域と前記高電位側回路領域との間で信号を伝達するレベルシフト回路に含まれるレベルシフタの担体供給領域であって、前記ベース領域の表面層に設けられた第２導電型の担体供給領域と、
   前記レベルシフタの担体受領領域であって、前記ウェル領域又は前記耐圧領域の表面層に設けられた担体受領領域と、
   を備え、
   前記担体受領領域が、第１導電型の領域と第２導電型の領域とが互いに接して設けられた第１ユニバーサルコンタクト領域で構成され、
   平面パターン上、前記担体供給領域及び前記担体受領領域が互いに平行に設けられ、
   前記担体供給領域の幅が前記担体受領領域の幅よりも広い
   ことを特徴とする半導体装置。
7. 平面パターン上、前記担体受領領域に対向する位置の前記担体供給領域の密度が、前記担体受領領域に対向しない位置の前記担体供給領域の密度よりも低いことを特徴とする請求項６に記載の半導体装置。
8. 高電位側回路領域と、該高電位側回路領域の周囲に設けられた高耐圧接合終端構造と、該高耐圧接合終端構造を介して前記高電位側回路領域の周囲に設けられた低電位側回路領域が同一半導体チップに集積化された半導体装置であって、
   第１導電型の半導体層と、
   前記高電位側回路領域に位置し、前記半導体層の表面層に設けられた第２導電型のウェル領域と、
   前記ウェル領域の周囲を囲み、前記ウェル領域と接して設けられた、前記ウェル領域よりも低不純物濃度の第２導電型の耐圧領域と、
   前記耐圧領域の周囲を囲み、前記耐圧領域と接して設けられた第１導電型のベース領域と、
   前記低電位側回路領域と前記高電位側回路領域との間で信号を伝達するレベルシフト回路に含まれるレベルシフタの担体供給領域であって、前記ベース領域の表面層に設けられた第２導電型の担体供給領域と、
   前記レベルシフタの担体受領領域であって、前記ウェル領域又は前記耐圧領域の表面層に設けられた担体受領領域と、
   前記ウェル領域の表面層に設けられた複数のピックアップ領域と、
   を備え、
   前記ピックアップ領域が、第１導電型の領域と第２導電型の領域とが互いに接して設けられたユニバーサルコンタクト領域で構成され、
   前記ユニバーサルコンタクト領域は、平面パターン上、前記高電位側回路領域内の回路部より外側で前記担体受領領域より内側に配置された前記ピックアップ領域であることを特徴とする半導体装置。
9. 高電位側回路領域と、該高電位側回路領域の周囲に設けられた高耐圧接合終端構造と、該高耐圧接合終端構造を介して前記高電位側回路領域の周囲に設けられた低電位側回路領域が同一半導体チップに集積化された半導体装置であって、
   第１導電型の半導体層と、
   前記高電位側回路領域に位置し、前記半導体層の表面層に設けられた第２導電型のウェル領域と、
   前記ウェル領域の周囲を囲み、前記ウェル領域と接して設けられた、前記ウェル領域よりも低不純物濃度の第２導電型の耐圧領域と、
   前記耐圧領域の周囲を囲み、前記耐圧領域と接して設けられた第１導電型のベース領域と、
   前記低電位側回路領域と前記高電位側回路領域との間で信号を伝達するレベルシフト回路に含まれるレベルシフタの担体供給領域であって、前記ベース領域の表面層に設けられた第２導電型の担体供給領域と、
   前記レベルシフタの担体受領領域であって、前記ウェル領域又は前記耐圧領域の表面層に設けられた担体受領領域と、
   前記ウェル領域の表面層に設けられた複数のピックアップ領域と、
   を備え、
   前記ピックアップ領域が、第１導電型の領域と第２導電型の領域とが互いに接して設けられたユニバーサルコンタクト領域で構成され、
   前記ユニバーサルコンタクト領域は、前記担体受領領域に最も近い前記ピックアップ領域であることを特徴とする半導体装置。
10. 高電位側回路領域と、該高電位側回路領域の周囲に設けられた高耐圧接合終端構造と、該高耐圧接合終端構造を介して前記高電位側回路領域の周囲に設けられた低電位側回路領域が同一半導体チップに集積化された半導体装置であって、
    第１導電型の半導体層と、
    前記高電位側回路領域に位置し、前記半導体層の表面層に設けられた第２導電型のウェル領域と、
    前記ウェル領域の周囲を囲み、前記ウェル領域と接して設けられた、前記ウェル領域よりも低不純物濃度の第２導電型の耐圧領域と、
    前記耐圧領域の周囲を囲み、前記耐圧領域と接して設けられた第１導電型のベース領域と、
    前記低電位側回路領域と前記高電位側回路領域との間で信号を伝達するレベルシフト回路に含まれるレベルシフタの担体供給領域であって、前記ベース領域の表面層に設けられた第２導電型の担体供給領域と、
    前記レベルシフタの担体受領領域であって、前記ウェル領域又は前記耐圧領域の表面層に設けられた担体受領領域と、
    前記ウェル領域の表面層に設けられた複数のピックアップ領域と、
    を備え、
    前記ピックアップ領域が、第１導電型の領域と第２導電型の領域とが互いに接して設けられたユニバーサルコンタクト領域で構成され、
    前記ユニバーサルコンタクト領域は、前記担体受領領域に最も近い前記ピックアップ領域であり、前記担体受領領域との距離が１００μｍ以内であることを特徴とする半導体装置。
11. 前記ユニバーサルコンタクト領域は、平面パターン上、前記高電位側回路領域内の回路部と前記担体受領領域との間に配置された前記ピックアップ領域であることを特徴とする請求項８に記載の半導体装置。
12. 高電位側回路領域と、該高電位側回路領域の周囲に設けられた高耐圧接合終端構造と、該高耐圧接合終端構造を介して前記高電位側回路領域の周囲に設けられた低電位側回路領域が同一半導体チップに集積化された半導体装置であって、
    第１導電型の半導体層と、
    前記高電位側回路領域に位置し、前記半導体層の表面層に設けられた第２導電型のウェル領域と、
    前記ウェル領域の周囲を囲み、前記ウェル領域と接して設けられた、前記ウェル領域よりも低不純物濃度の第２導電型の耐圧領域と、
    前記耐圧領域の周囲を囲み、前記耐圧領域と接して設けられた第１導電型のベース領域と、
    前記低電位側回路領域と前記高電位側回路領域との間で信号を伝達するレベルシフト回路に含まれるレベルシフタの担体供給領域であって、前記ベース領域の表面層に設けられた第２導電型の担体供給領域と、
    前記レベルシフタの担体受領領域であって、前記ウェル領域又は前記耐圧領域の表面層に設けられた担体受領領域と、
    前記ウェル領域の表面層に設けられた複数のピックアップ領域と、
    を備え、
    前記ピックアップ領域が、第１導電型の領域と第２導電型の領域とが互いに接して設けられたユニバーサルコンタクト領域で構成され、
    前記ピックアップ領域は、前記担体受領領域と抵抗を介して電気的に接続されていることを特徴とする半導体装置。
13. 高電位側回路領域と、該高電位側回路領域の周囲に設けられた高耐圧接合終端構造と、該高耐圧接合終端構造を介して前記高電位側回路領域の周囲に設けられた低電位側回路領域が同一半導体チップに集積化された半導体装置であって、
    第１導電型の半導体層と、
    前記高電位側回路領域に位置し、前記半導体層の表面層に設けられた第２導電型のウェル領域と、
    前記ウェル領域の周囲を囲み、前記ウェル領域と接して設けられた、前記ウェル領域よりも低不純物濃度の第２導電型の耐圧領域と、
    前記耐圧領域の周囲を囲み、前記耐圧領域と接して設けられた第１導電型のベース領域と、
    前記低電位側回路領域と前記高電位側回路領域との間で信号を伝達するレベルシフト回路に含まれるレベルシフタの担体供給領域であって、前記ベース領域の表面層に設けられた第２導電型の担体供給領域と、
    前記レベルシフタの担体受領領域であって、前記ウェル領域又は前記耐圧領域の表面層に設けられた担体受領領域と、
    を備え、
    平面パターン上、前記担体供給領域及び前記担体受領領域が互いに平行に設けられ、
    前記担体供給領域の幅が前記担体受領領域の幅よりも広く、
    平面パターン上、前記担体受領領域に対向する位置の前記担体供給領域の密度が、前記
    担体受領領域に対向しない位置の前記担体供給領域の密度よりも低いことを特徴とする半導体装置。
14. 前記ウェル領域を貫通して前記半導体層に到達するように設けられた第１導電型の接合分離領域を更に備えることを特徴とする請求項１ないし１３のいずれか一項に記載の半導体装置。
15. 高電位側回路領域と、該高電位側回路領域の周囲に設けられた高耐圧接合終端構造と、該高耐圧接合終端構造を介して前記高電位側回路領域の周囲に設けられた低電位側回路領域が同一半導体チップに集積化された半導体装置であって、
    第１導電型の半導体層と、
    前記高電位側回路領域に位置し、前記半導体層の表面層に設けられた第２導電型のウェル領域と、
    前記ウェル領域の周囲を囲み、前記ウェル領域と接して設けられた、前記ウェル領域よりも低不純物濃度の第２導電型の耐圧領域と、
    前記耐圧領域の周囲を囲み、前記耐圧領域と接して設けられた第１導電型のベース領域と、
    前記低電位側回路領域と前記高電位側回路領域との間で信号を伝達するレベルシフト回路に含まれるレベルシフタの担体供給領域であって、前記ベース領域の表面層に設けられた第２導電型の担体供給領域と、
    前記レベルシフタの担体受領領域であって、前記ウェル領域又は前記耐圧領域の表面層に設けられた担体受領領域と、
    を備え、
    前記担体受領領域が、第１導電型の領域と第２導電型の領域とが互いに接して設けられた第１ユニバーサルコンタクト領域で構成され、
    前記ベース領域の表面層に設けられたトレンチの側壁に接し、且つ前記担体供給領域に接して設けられた、前記ベース領域よりも高不純物濃度の第１導電型の高濃度ベース領域と、
    前記トレンチに埋め込まれ、前記高濃度ベース領域にオーミック接触するトレンチコンタクト電極と、
    を更に備えることを特徴とする半導体装置。
16. 前記高濃度ベース領域が、前記担体供給領域の下面に接することを特徴とする請求項１５に記載の半導体装置。
17. 前記高濃度ベース領域が、前記トレンチの底面に接することを特徴とする請求項１５または１６に記載の半導体装置。
18. 高電位側回路領域と、該高電位側回路領域の周囲に設けられた高耐圧接合終端構造と、該高耐圧接合終端構造を介して前記高電位側回路領域の周囲に設けられた低電位側回路領域が同一半導体チップに集積化された半導体装置であって、
    第１導電型の半導体層と、
    前記高電位側回路領域に位置し、前記半導体層の表面層に設けられた第２導電型のウェル領域と、
    前記ウェル領域の周囲を囲み、前記ウェル領域と接して設けられた、前記ウェル領域よりも低不純物濃度の第２導電型の耐圧領域と、
    前記耐圧領域の周囲を囲み、前記耐圧領域と接して設けられた第１導電型のベース領域と、
    前記低電位側回路領域と前記高電位側回路領域との間で信号を伝達するレベルシフト回路に含まれるレベルシフタの担体供給領域であって、前記ベース領域の表面層に設けられた第２導電型の担体供給領域と、
    前記レベルシフタの担体受領領域であって、前記ウェル領域又は前記耐圧領域の表面層に設けられた担体受領領域と、
    前記ウェル領域の表面層に設けられた複数のピックアップ領域と、
    を備え、
    前記ピックアップ領域が、第１導電型の領域と第２導電型の領域とが互いに接して設けられたユニバーサルコンタクト領域で構成され、
    前記ベース領域の表面層に設けられたトレンチの側壁に接し、且つ前記担体供給領域に接して設けられた、前記ベース領域よりも高不純物濃度の第１導電型の高濃度ベース領域と、
    前記トレンチに埋め込まれ、前記高濃度ベース領域にオーミック接触するトレンチコンタクト電極と、
    を更に備えることを特徴とする半導体装置。