JP7715917B2 - パワー半導体デバイス - Google Patents

Description

本開示は、パワー半導体デバイスに関する。

パワー半導体デバイスは、例えば、金属酸化物半導体電界効果トランジスタ、略してＭＯＳＦＥＴとして実現される。ＭＯＳＦＥＴは、例えば炭化ケイ素材料、略してＳｉＣ材料などのワイドバンドギャップ材料に基づくことができる。現在、６５０Ｖおよび１２００Ｖ定格のＳｉＣ ＭＯＳＦＥＴが市販されている。ＳｉＣ市場は主に低電圧デバイスによって牽引されているが、牽引用途のような中電圧および高電圧システムに３．３ｋＶ以上のＳｉＣパワーＭＯＳＦＥＴを使用することもより注目されている。平面またはトレンチセル設計のいずれかで実装されると、ＳｉＣ ＭＯＳＦＥＴは、優れた静的損失、高速動的性能、および適切な信頼性を提供する。障害処理能力に関して、ＳｉＣ ＭＯＳＦＥＴは、Ｓｉ対応製品によって示される典型的な業界標準値に依然として及ばない。これは、通常、ＳＣＷＴと略される、伝導損失と短絡耐量との間の強いトレードオフに関連する。

米国特許出願公開第２０１７／０２２９５３５号明細書は、ソースコンタクト領域、ソース拡張領域、およびソース抵抗制御領域を有するソース領域を有する半導体デバイスに関する。

導電損失と短絡耐量とのトレードオフを改善したパワー半導体デバイスが求められている。

一実施形態によれば、パワー半導体デバイスは、第１および第２の主面を備える半導体本体と、半導体本体の第１の主面に配置されたゲート絶縁体と、ゲート絶縁体によって半導体本体から分離されたゲート電極とを備える。半導体本体は、第１の導電型のドリフト層と、第１の導電型とは異なり、ドリフト層との第１の接合部を形成する第２の導電型のウェル層と、ウェル層との第２の接合部を形成する第１の導電型のソース領域と、第２の導電型のアイランド領域とを備える。アイランド領域は、ソース領域が、アイランド領域のアイランド表面積の一部、例示的にはアイランド領域のアイランド表面積の少なくとも５０％において、アイランド領域とウェル層とを分離するようにソース領域を取り付ける。

一例では、アイランド表面積は、アイランド領域の完全な表面である。アイランド表面積は、アイランド領域の各側面の表面を含む。したがって、アイランド表面積は、アイランド領域の底面、上面、および側面の面積を含む。アイランド領域は、例えば、直方体、非直方体などの直方体である。直方体は、丸みを帯びた角部および／または縁部を有することができる。直方体は、６つの面または側面を有する。アイランド表面積は、例示的に、アイランド領域の６つの側面の表面を含む。

「取り付ける」は、アイランド領域がソース領域内に埋め込まれるように、アイランド領域がソース領域内に配置され得ることを意味するものとする。したがって、アイランド領域は、アイランド領域の各側面においてソース領域に完全に囲まれてもよい。ソース領域は、アイランド表面積の１００％においてアイランド領域とウェル層とを分離することができる。これは、アイランド領域がアイランド領域の３つの寸法の各々においてソース領域に囲まれ得ることを意味する。アイランド領域は、埋め込み領域または埋め込み層として実現され得る。

あるいは、「取り付ける」は、アイランド領域が第１の主面まで延びているが、アイランド表面積の少なくとも５０％または少なくとも７０％または少なくとも８０％または少なくとも９０％または１００％においてアイランド領域とウェル層とが分離されるように、アイランド領域がソース領域上に配置され得ることを意味するものとする。一例では、ウェル層からのアイランド領域の分離は、部分的にソース領域によって実現され、部分的にアイソレータおよび／またはソース電極などの電極によって実現される。このため、アイランド領域がソース領域に完全に埋め込まれたり、囲まれたりすることはない。これは、アイランド領域がアイランド領域の３つの寸法の各々においてソース領域に囲まれていないことを意味する。しかしながら、一例では、アイランド領域は、アイランド領域の２つの寸法においてソース領域に囲まれており、２つの寸法は、例えば第１の主面に平行であり、例えば上面図で見ることができる。

「取り付ける」という表現は、特に、アイランド領域がソース領域に隣接することを意味する。

アイランド領域は、例示的に、ソース領域の断面を縮小する。そのため、ソース領域およびアイランド領域の形態では、ソース抵抗値が若干高くなる可能性がある。アイランド領域は、オン抵抗にあまり影響を与えることなく短絡耐量を高めるようにソース抵抗を変更する。

一例では、アイランド領域は、半導体本体の第１の主面においてソース領域に囲まれている。アイランド領域は、第１の主面まで延びている。

一例では、アイランド領域は、半導体本体の内部であって半導体本体の第１の主面に平行な面内においてソース領域に囲まれている。アイランド領域は、第１の主面まで延びているかまたは延びていない。

少なくとも一実施形態によれば、ウェル層は、ソース領域とドリフト層とを分離するウェル領域と、第１の主面におけるウェルコンタクト領域とを備える。ウェルコンタクト領域は、ウェル領域よりも高い最大ドーピング濃度を有する。

少なくとも１つの実施形態によれば、パワー半導体デバイスは、ソース領域の少なくとも一部およびウェルコンタクト領域の少なくとも一部に配置されたソース電極を備える。ソース電極は、ソース領域およびウェルコンタクト領域とのオーミックコンタクトを形成する。

少なくとも１つの実施形態によれば、ソース電極は、アイランド領域とのオーミックコンタクトを有しない。

少なくとも１つの代替的な実施形態によれば、ソース電極は、アイランド領域の少なくとも一部に追加的に配置される。また、ソース電極は、アイランド領域とのオーミックコンタクトを形成する。

少なくとも１つの実施形態によれば、パワー半導体デバイスは、電界効果トランジスタまたは絶縁ゲートバイポーラトランジスタ、略してＩＧＢＴである。例えば、本明細書に記載のパワー半導体デバイスは、例えば、ＭＩＳベース（金属絶縁体半導体）もしくはＭＯＳベース（金属酸化物半導体）または接合型電界効果トランジスタ、略してＪＦＥＴであるか、またはそれらに含まれる。デバイスは、トレンチまたは平面デバイスであってもよい。半導体本体は、炭化ケイ素もしくは窒化ガリウムなどのワイドバンドギャップ材料、またはシリコンに基づくことができる。したがって、パワー半導体デバイスは、例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、金属絶縁体半導体電界効果トランジスタ（ＭＩＳＦＥＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）、および絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を含む、またはそれらからなる群から選択されるデバイスであるか、またはそれらの中に存在することができる。

少なくとも１つの実施形態によれば、半導体本体はコレクタ層をさらに備える。コレクタ層は、ウェル領域と同じ導電型である。コレクタ層は、第１の主面（半導体本体の上側と呼ばれる）の反対側の半導体本体の第２の主面（下側と呼ばれる）に配置され得る。すべてのソース領域に対して１つのコレクタ層が存在し得る。コレクタ層は、裏面層と呼ばれてもよい。コレクタ電極は、コレクタ層に直接適用することができる。コレクタ層があれば、そのパワー半導体デバイスはＩＧＢＴとすることができる。

少なくとも１つの実施形態によれば、半導体は、少なくとも１つのドレイン領域をさらに備える。ドレイン領域は、少なくとも１つのソース領域と同じ導電型である。例えば、ドレイン領域は、第２の主面における層である。ドレイン領域は、命名されてもよく、または裏面層によって形成されてもよい。例えば、ドリフト領域は、第１の主面とドレイン領域との間に位置する。すべてのソース領域に対して１つの共通のドレイン領域が存在し得る。ドレイン電極は、少なくとも１つのドレイン領域と直接接触していてもよい。ドレイン領域が存在する場合、パワー半導体デバイスは、ＭＯＳＦＥＴまたはＭＩＳＦＥＴまたはＪＦＥＴであり得る。ドレイン層は、ドリフト層よりもドーピング濃度が高い。

半導体本体は、例えば、ワイドバンドギャップ材料からなる。ワイドバンドギャップ材料は、例えば、炭化ケイ素ＳｉＣ、窒化ガリウムＧａＮおよび酸化ガリウムＧａ_２Ｏ_３のうちの１つ、または別のワイドバンドギャップ材料である。パワーＭＩＳＦＥＴまたはパワーＭＯＳＦＥＴは、ワイドバンドギャップ材料、例えば炭化ケイ素材料に基づく。したがって、パワー半導体デバイスは、ＳｉＣ ＭＯＳＦＥＴまたはＳｉＣ ＭＩＳＦＥＴとして実現することができる。

少なくとも１つの実施形態によれば、パワー半導体デバイスはパワーデバイスである。例えば、パワー半導体デバイスは、少なくとも０．１ｋＶまたは少なくとも０．５ｋＶの最大電圧に構成される。

一例では、アイランド領域は、第２の導電型のシャロー注入によって実現される。第２の導電型は、例えば、ｐ導電型またはｐドーピングである。

一例では、ＭＯＳＦＥＴまたはＭＩＳＦＥＴは、短絡能力を高めるためにシャローｐ注入を含む。ｐアイランドをソース領域に追加的に注入して、伝導損失とＳＣＷＴとの間の改善されたトレードオフを提供する。追加のｐ＋注入によって増加したソース抵抗は、オン状態抵抗をあまり増加させることなくＳＣＷＴを減少させる。

本開示は、いくつかの態様を含む。それぞれの特徴が特定の態様の文脈で明示的に言及されていなくても、態様の１つに関して説明されたすべての特徴は、他の態様に関しても本明細書に開示される。

添付の図面は、さらなる理解を提供するために含まれる。図では、同じ構造および／または機能の要素は、同じ参照符号で参照され得る。図に示す実施形態は例示的な表現であり、必ずしも一定の縮尺で描かれていないことを理解されたい。

一例によるパワー半導体デバイスの斜視図である。 一例によるパワー半導体デバイスの上面図である。 異なる実施形態によるパワー半導体デバイスの上面図である。 異なる実施形態によるパワー半導体デバイスの上面図である。 異なる実施形態によるパワー半導体デバイスの上面図である。 異なる実施形態によるパワー半導体デバイスの上面図である。 異なる実施形態によるパワー半導体デバイスの上面図である。 異なる実施形態によるパワー半導体デバイスの上面図である。 異なる実施形態によるパワー半導体デバイスの上面図である。 異なる実施形態によるパワー半導体デバイスの上面図である。 異なる実施形態によるパワー半導体デバイスの断面図である。 異なる実施形態によるパワー半導体デバイスのシミュレートされた特性を示す。 異なる実施形態によるパワー半導体デバイスのシミュレートされた特性を示す。 異なる実施形態によるパワー半導体デバイスの上面図である。 異なる実施形態によるパワー半導体デバイスの上面図である。 異なる実施形態によるアイランド領域の上面図である。 異なる実施形態によるアイランド領域の上面図である。 異なる実施形態によるアイランド領域の上面図である。 一実施形態によるパワー半導体デバイスのシミュレートされた構造の斜視図である。 一実施形態によるパワー半導体デバイスのシミュレートされた構造の断面図である。 一実施形態によるパワー半導体デバイスのシミュレートされた構造の断面図である。 一実施形態によるパワー半導体デバイスのシミュレートされた特性を示す。

図１Ａおよび図１Ｂは、パワー半導体デバイス１０の斜視図および上面図である。パワー半導体デバイス１０は、例えば、ＳｉＣ ＭＯＳＦＥＴまたはＳｉＣ ＭＩＳＦＥＴなどのＭＯＳＦＥＴまたはＭＩＳＦＥＴとして実現される。ＭＯＳＦＥＴまたはＭＩＳＦＥＴとして実現されるパワー半導体デバイス１０の典型的な斜視図が図１Ａに示されており、そのソース設計の上面図が図１Ｂに示されている。パワー半導体デバイス１０は、半導体本体１１と、ゲート絶縁体１４と、ゲート電極１５とを備える。半導体本体１１は、例えば、炭化ケイ素半導体基板であるワイドバンドギャップ基板として実現される。半導体本体１１は、第１の主面１２と第２の主面１３とを含む。炭化ケイ素はＳｉＣと略記される。ゲート絶縁体１４は、半導体本体１１の第１の主面１２またはその上に配置されている。ゲート電極１５は、ゲート絶縁体１４またはその上に配置される。

半導体本体１１は、第１の導電型のドリフト層１６と、第２の導電型のウェル層２７と、第１の導電型のソース領域２０とを備える。第２の導電型は、第１の導電型とは異なる。ウェル層２７は、両方とも第２の導電型であるウェル領域１７およびウェルコンタクト領域１９を含み得る。ウェル層２７は、ソース領域２０とドリフト層１６とを分離する。ウェル領域１７は、ドリフト層１６との第１の接合部１８を形成する。ウェルコンタクト領域１９は、例えば、ウェル領域１７の内部にある。代替的に、ウェルコンタクト領域１９は、ウェル領域１７と同じ深さ、またはさらにはより大きい深さを有してもよい。ソース領域２０は、ウェル層２７、したがってウェル領域１７およびウェルコンタクト領域１９との第２の接合部２１を形成する。

半導体本体１１は、第２の主面１３に位置する第１の導電型の裏面層２３を備える。パワー半導体デバイス１０は、裏面層２３に配置されたドレイン電極２４を備える。裏面層２３は、例えばドレイン領域を実現する。ドレイン電極２４は、裏面層２３とのオーミックコンタクトを形成する。ドリフト層１６は、ウェル領域１７に隣接する接合型電界効果トランジスタ領域２５（略してＪＦＥＴ領域）を備える。パワー半導体デバイス１０を導電状態としたときに、ウェル領域１７の内側であって、ソース領域２０とＪＦＥＴ領域２５との間に位置する領域がチャネル２６を形成する。チャネル２６は、ゲート絶縁体１４との界面においてウェル領域１７の内側に位置する。

半導体本体１１は、第２の導電型のさらなるウェル層２７’と、第１の導電型のさらなるソース領域２０’、２０”とを備える。さらなるウェル層２７’は、第２の導電型のさらなるウェル領域１７’と、第２の導電型のさらなるウェルコンタクト領域１９＊とを備える。パワー半導体デバイス１０は、例えば、ゲート電極１５の中央を通る中央線に対して対称である。したがって、以下の図では、「右側部分」が「左側部分」に対応するので、パワー半導体デバイス１０の「左側部分」のみが論じられる。

パワー半導体デバイス１０は、例えば、図１Ａに示すような平行なストライプを備えるゲート、またはセルを有するメッシュゲートを備える。セルは、正方形、長方形または六角形の形態のうちの１つであるか、または別の形態を有する。

例えば、パワー半導体デバイス１０はセル設計である。これは、上面視で、ゲート電極１５が、例えば、これに限定されないが、正方形またはほぼ正方形の形状であることを意味し得る。そうでなければ、パワー半導体デバイス１０は、ゲート電極１５が幅よりもかなり長くなるようにストライプ設計のものであり得る。セル設計およびストライプ設計の両方において、複数のゲート電極１５が存在し得る。

例えば、ゲート電極１５は、平面構成である。したがって、ゲート電極１５は、半導体本体１１の第１の主面１２（上側と呼ぶ）上に位置し、第１の主面１２は平面状である。この場合、ゲート電極１５もゲート絶縁体１４も、半導体本体１１内に貫通していない。

代替的な図示されていない実施形態によれば、ゲート電極１５はトレンチ構成である。この場合、ゲート電極１５は、半導体本体１１のトレンチ内に延びている。例えば、ゲート絶縁体１４は、トレンチの側壁およびトレンチの底部を覆う。ゲート電極１５は、トレンチ内のゲート絶縁体１４上に配置されている。これにより、ゲート絶縁体１４は、ゲート電極１５と半導体本体１１内のいずれかのドープ層とを絶縁する。

図１Ａおよび図１Ｂに示す例では、第１の導電型はｎドープされ、第２の導電型はｐドープされる。一例では、パワー半導体デバイス１０の１つのセルの構造が図１Ａに示されている。パワー半導体デバイス１０は、例えば、図１Ａに示され、以下の図で詳細に説明されるセルに対応するいくつかのセルを備える。

代替的な実施形態では、図５Ｂに示す例では、第１の導電型はｐドープされ、第２の導電型はｎドープされる。したがって、図では、ｎとｐが入れ替えられている。

例えば、ソース領域２０、裏面層２３またはドレイン領域およびウェルコンタクト領域１９の最大ドーピング濃度は、１・１０^１８ｃｍ^－３～５・１０^２０ｃｍ^－３の範囲内である。また、ウェル領域１７の最大ドーピング濃度は、１・１０^１６ｃｍ^－３以上であってもよい。パワー半導体デバイス１０の電圧クラスに応じて、ドリフト領域１６の最大ドーピング濃度は、１・１０^１４ｃｍ^－３～１・１０^１７ｃｍ^－３の範囲内であってもよい。

図１Ｂに示すように、パワー半導体デバイス１０は、ソース領域２０の少なくとも一部およびウェルコンタクト領域１９の少なくとも一部に配置されたソース電極２２を備える。ソース電極２２は、ソース領域２０およびウェルコンタクト領域１９とのオーミックコンタクトを形成する。ゲート電極１５およびソース電極２２は、図１Ｂ、図２Ａ～図２Ｈ、図５Ａおよび図５Ｂにハッチングを付して描かれている。ゲート電極１５は、半導体本体１１の上にあるゲート絶縁体１４の上にある。ソース電極２２は、半導体本体１１の上にある。ゲート電極１５およびゲート絶縁体１４は、ソース領域２０と重なっている。ゲート電極１５の一部は、ソース領域２０の一部の上方にあるが接触していない。

図２Ａは、図１Ａおよび図１Ｂに示す実施形態のさらなる発展形態である実施形態によるパワー半導体デバイス１０の上面図である。半導体本体１１は、第２の導電型のアイランド領域３０を備える。アイランド領域３０は、半導体本体１１の第１の主面１２に平行な面内においてソース領域２０に囲まれている。このため、アイランド領域３０は、少なくとも２つの寸法（すなわち、アイランド領域３０の長辺に平行な寸法と、第１の主面１２に垂直な寸法）においてソース領域２０に囲まれている。第１の主面１２において、ソース領域２０はアイランド領域３０と接合型電界効果トランジスタ領域２５とを分離している。第１の主面１２において、ソース領域２０はアイランド領域３０とウェルコンタクト領域１９とを分離している。図２Ａに示すアイランド領域３０は、両方ともソース領域２０の領域に取り付けられた２つの長辺を有する。アイランド領域３０の２つの長辺の側面は、ソース領域２０の領域に取り付けられている。

例示的に、ソース領域２０は（例えば、図３に示すように）アイランド領域３０の底面にも取り付けられている。このため、アイランド領域３０は、３つの寸法（すなわち、アイランド領域３０の幅に平行な寸法、アイランド領域３０の長辺に平行な寸法、および第１の主面１２に垂直な寸法）ソース領域２０に囲まれている。

これにより、パワー半導体デバイス１０は、例えば、ソース領域２０にｐ＋注入を追加したＳｉＣ ＭＯＳＦＥＴまたはＳｉＣ ＭＩＳＦＥＴとして実現される。アイランド領域３０は、ソース領域２０と第３の接合部３１を形成する。ウェル領域１７、ウェルコンタクト領域１９、ソース領域２０およびアイランド領域３０は、第１の主面１２に位置している。一例では、ウェルコンタクト領域１９およびアイランド領域３０は高ｐドープされており、ウェル領域１７はｐドープされている、すなわち、アイランド領域３０またはウェルコンタクト領域１９よりも低ドープされている。ソース領域２０および裏面層２３は高ｎドープされており、ドリフト層１６は、弱くｎドープされている、すなわち、ソース領域２０よりも低ドープされている。一例では、ウェルコンタクト領域１９およびアイランド領域３０は、同じ最大ドーピング濃度を有する。あるいは、ウェルコンタクト領域１９およびアイランド領域３０は、異なる最大ドーピング濃度を有する。ウェルコンタクト領域１９とアイランド領域３０とは、必ずしも同じドーピングレベルでドープされる必要はない。

アイランド領域３０は、第１の主面１２においてソース領域２０に配置されてもよい。別の実施形態では、アイランド領域３０は、ソース領域２０がアイランド領域３０を完全に取り囲むように、ソース領域２０内に配置される。

半導体デバイスの活性領域は、第１の主面１２上の主電極（ソース電極２２であってもよい）と半導体本体の裏面側の裏面電極（ドレイン電極２４またはコレクタ電極であってもよい）との間の領域である。アイランド領域３０は、活性領域に配置されている。

アイランド領域３０は、直方体などの直方体の形態を有している。上面視において、アイランド領域３０は長方形の形態を有している。長方形は、丸い角または鋭い角を有してもよい。アイランド領域３０の長方形の２つの長辺は、ソース領域２０に完全に隣接している。一例では、アイランド領域３０の長方形の小さい方の辺の材料（図示せず）は、ソース領域２０のさらなる部分であるか、またはアイソレータもしくはアイソレーション構造によって形成される。あるいは、アイランド領域３０は、リング構造を形成する。アイランド領域３０は、第１の主面１２と平行な面内において長方形に形成されている。

アイランド領域３０は、シャロー領域として実現されている。ソース領域２０の一部は、アイランド領域３０の「下」にある。アイランド領域３０の深さは、ソース領域２０の深さ未満である。深さは、第１の主面１２を起点として測定される。したがって、ウェルコンタクト領域１９とアイランド領域３０との間のソース領域２０の一部は、ウェル領域１７とアイランド領域３０との間のソース領域２０の一部に接続され、および／またはそれへの導電経路を有する。さらに、ウェルコンタクト領域１９とアイランド領域３０との間のソース領域２０の一部は、チャネル２６とアイランド領域３０との間のソース領域２０の一部に接続され、および／またはそれへの導電経路を有する。アイランド領域３０は、半導体領域を介してドリフト層１６と導電接触していない。アイランド領域３０は、半導体領域を介してウェル層２７に導電接触していない。アイランド領域３０は、半導体領域を介してウェルコンタクト領域１９と導電接触していない。アイランド領域３０は、半導体領域を介してウェル領域１７と導電接触していない。

さらなるウェル領域１７’（図示せず）は、ウェル領域１７に対応する。さらなるウェルコンタクト領域１９＊（図示せず）は、ウェルコンタクト領域１９に対応する。さらなるソース領域２０’（図示せず）は、ソース領域２０に対応する。半導体本体１１のさらなるアイランド領域（図示せず）は、アイランド領域３０に対応する。図２Ａ～図２Ｄに示すように、ソース電極２２は、アイランド領域３０とのオーミックコンタクトを有しない。つまり、アイランド領域３０は、固定電位に電気的に接続されていない。アイランド領域３０は、電気的にフローティングである。ＭＯＳＦＥＴやＭＩＳＦＥＴはソース領域２０への追加のｐ＋注入を用いて作製するため、ソース領域２０の抵抗が高まる可能性がある。

図２Ｂは、図１Ａ、図１Ｂ、および図２Ａに示す実施形態のさらなる発展形態である実施形態によるパワー半導体デバイス１０の上面図である。ソース領域２０は、互いに噛み合うフィンガー構造の形態を有するか、または互いに噛み合うフィンガー構造を含む。ウェル層２７は、互いに噛み合うフィンガー構造のフィンガー３２、３２’の間に位置する。ウェルコンタクト領域１９は、互いに噛み合うフィンガー構造のフィンガー３２、３２’の間に位置する。ソース領域２０は、ストライプ３３を備える。互いに噛み合うフィンガー構造のフィンガー３２、３２’は、接続領域でストライプ３３に接続されている。フィンガー３２、３２’は、このストライプ３３からウェルコンタクト領域１９および／またはソース電極２２の方向に延びる。ソース領域２０は、Ｍ個のフィンガー３２、３２’を有する。図２Ｂでは、数Ｍは２である。例えば、数Ｍは少なくとも２以上である。フィンガーの数は、いずれにせよ、互いに噛み合うフィンガー構造が、例えば、ストライプ３３のストライプ長全体にわたって、またはストライプ長全体の一部にわたって延びるような数である。

アイランド領域３０は、半導体本体１１の第１の主面１２においてソース領域２０に完全に囲まれている。アイランド領域３０は、第１の主面１２における接続領域のストライプ３３内に位置している。アイランド領域３０は、ウェルコンタクト領域１９、１９’の第１の部分および第２の部分に近接している。アイランド領域３０は、互いに噛み合うフィンガー構造の正確に１つのフィンガー３２に近接している。距離Ｄは、アイランド領域３０からウェルコンタクト領域１９およびウェルコンタクト領域１９’までの最小距離と考えられる。距離Ｄは、０．０５μｍ以上とすることができる。

アイランド領域３０の最大ドーピング濃度は、０．５・１０^１８ｃｍ^－３～２・１０^２１ｃｍ^－３の範囲内、あるいは１０^１８ｃｍ^－３～１０^２０ｃｍ^－３の範囲内である。

図２Ｂに示す上面図では、アイランド領域３０は、例えば長方形の形態を有する。一例では、長方形は正方形の形態を有する。半導体本体１１は、Ｎ個のアイランド領域３０、３０’を含む。例えば、Ｎ個のアイランド領域３０、３０’のアイランド領域は、同一に形成されている。フィンガー３２、３２’の数Ｍは、アイランド領域３０、３０’の数Ｎに等しい。あるいは、フィンガー３２、３２’の数Ｍは、アイランド領域３０、３０’の数Ｎよりも大きい。図２Ｂでは、数Ｎは２である。あるいは、アイランド領域３０、３０’の数Ｎは、少なくとも１または少なくとも２、またはそれ以上である。

Ｎ個のアイランド領域３０、３０’は、Ｎ個のアイランド領域３０、３０’のアイランド表面積の一部、例えば少なくとも５０％において、ソース領域２０がＮ個のアイランド領域３０、３０’のアイランド領域とウェル層２７とを分離するようにソース領域２０を取り付ける。一例では、ソース領域２０は、アイランド領域３０のアイランド表面積の一部、例えば少なくとも５０％において、Ｎ個のアイランド領域３０、３０’のアイランド領域の各々とウェル層２７とを分離する。

図２Ｃは、上記の実施形態のさらなる発展形態である実施形態によるパワー半導体デバイス１０の上面図である。アイランド領域３０は、第１の主面１２の互いに噛み合うフィンガー構造のフィンガー３２内に位置している。アイランド領域３０は、ウェルコンタクト領域１９、１９’の２つの部分の間に位置している。図２Ｃに示す上面図では、アイランド領域３０は長方形の形態を有する。

図２Ｄは、上記の実施形態のさらなる発展形態である実施形態によるパワー半導体デバイス１０の上面図である。アイランド領域３０は、第１の主面１２の互いに噛み合うフィンガー構造のフィンガー３２内に位置している。図２Ｄに示す上面図では、アイランド領域３０は台形の形態を有する。台形の幅は、ストライプ３３付近の方でより小さい。あるいは、台形の幅は、ストライプ３３の近くでより大きい。アイランド領域３０は、第１の主面１２と平行な面内において台形状に形成されている。

アイランド領域３０は、半導体本体１１の第１の主面１２において、図２Ａ～図２Ｃに示すような長方形または図２Ｄに示すような台形の形態を有する。例えば、上面図において円形、楕円形、三角形、ひし形、五角形、六角形など、アイランド領域３０の他の形態も可能である。

図２Ａ～図２Ｄでは、アイランド領域３０はフローティングであり、すなわち、電極のいずれとも電気的に接続されていない。アイランド領域３０は、金属接続を有しない。アイランド領域３０は、半導体本体１１の内側でソース領域２０に囲まれている。アイランド領域３０は、第１の主面１２において図示しないアイソレータによって覆われている。Ｎ個のアイランド領域３０、３０’の各々は、フローティングである。一例では、Ｎ個のアイランド領域のアイランド領域３０、３０’は、同一に実現される。

図２Ｅ～図２Ｈは、例えば図２Ａ～図２Ｄに示す、上に示す実施形態のさらなる発展形態である実施形態によるパワー半導体デバイス１０の上面図である。ソース電極２２は、アイランド領域３０の少なくとも一部に配置されている。ソース電極２２は、アイランド領域３０とのオーミックコンタクトを形成する。アイランド領域３０は、ソース電極２２によってソース領域２０およびウェルコンタクト領域１９に電気的に接続されている。

アイランド領域３０またはアイランド領域３０、３０’を実現する追加のシャローｐ＋注入または注入のいくつかの構成を有する、ソース設計のための異なるレイアウトが、図２Ａ～図２Ｈ（上面図）に示されている。ｎ＋およびｐ＋領域は、図２Ａおよび図２Ｅに示すように単純なストライプ状の設計を有することができるか、または図２Ｂ～図２Ｄおよび図２Ｆ～図２Ｈに示すように３次元で不均一な設計を有することができ、例えば、ｐ＋領域はセグメント化され、追加の注入アイランド３０、３０’が含まれる。

パワー半導体デバイス１０は、以下のいくつかの特徴を実装する。
－ｐ＋領域によって実現されるウェルコンタクト領域１９およびｎ＋領域によって実現されるソース領域２０は、図２Ｂ～図２Ｄおよび図２Ｆ～図２Ｈに示すような「フィンガー」状の設計を有することができる。

－ｐ＋アイランドによって実現されるアイランド領域３０、３０’は、図２Ｂおよび図２Ｆのように、ｎ＋フィンガーによって実現されるソース領域２０のフィンガー３２、３２’の近くに注入することができる。

－ｐ＋領域によって実現されるアイランド領域３０、３０’は、ウェルコンタクト領域１９のｐ＋部分の間に配置することができ、図２Ｂ～図２Ｄおよび図２Ｆ～図２Ｈに示すように異なる形状を有することができる。

追加のｐ＋注入によって実現されるアイランド領域３０、３０’は、（図２Ａ～図２Ｄに示すように）フローティングのままにすることができるか、またはソース電極２２を介してソース領域２０と短絡させることができ、図２Ｅ～図２Ｈに示すように金属接触を実現する。記載のレイアウトのいずれについても、アイランドのドーピングプロファイルをウェルコンタクト領域に等しく選択することができる場合、提案された設計は、製造のための追加のマスクを必要とせず、追加のｐ＋注入は、コンタクトプロセス工程中に実現することができる。

一例では、ウェルコンタクト領域１９を実現するためのマスクは、アイランド領域３０を実現するためのさらなる構造を含む。アイランド領域３０およびウェルコンタクト領域１９は、共通の注入プロセスで一括して注入される。

代替的な実施例では、パワー半導体デバイス１０を製造するためのマスクのセットは、アイランド領域３０を実現するためのマスクを含む。アイランド領域３０は、例えばウェルコンタクト領域１９の注入プロセスなどの他の注入プロセスとは別に、注入プロセスで注入される。この場合、アイランド領域３０のドーピングプロファイルは、ウェルコンタクト領域１９のドーピングプロファイルとは異なり得る。

アイランド領域３０の下の領域では、ソース領域２０の一部がアイランド領域３０とウェル領域１７とを分離している。

ｐ＋アイランド領域３０の深さは、設計パラメータとして使用することができ、ｎ＋ソース領域２０の深さの９５％までとすることができる。ｐ＋ストライプ／領域の寸法およびｐ＋フィンガーまでのそれらの距離は、それらのドーピングと同様に変化し得る。距離Ｄは、アイランド領域３０からウェルコンタクト領域１９までの最小距離であり、追加の設計パラメータとして使用することができる。アイランド領域３０の最大ドーピング濃度は、０．５ １０^１８ｃｍ^－３から１０^２１ｃｍ^－３までとすることができ、これも設計パラメータとして使用することができる。ソース電極２２を実現する上部金属とソース領域２０および／またはアイランド領域３０、３０’（追加のｐ＋注入と呼ばれる）とのオーバーレイも、設計パラメータとして使用することができる。

図２Ａ～図２Ｈには、パワー半導体デバイス１０の一部分が示されている。この部分は、並列ストライプを有するＭＯＳＦＥＴまたはＭＩＳＦＥＴ、およびメッシュゲートを有するＭＯＳＦＥＴまたはＭＩＳＦＥＴのうちの少なくとも１つの部分とすることができる。

図３は、上記の実施形態のさらなる発展形態である異なる実施形態によるパワー半導体デバイス１０の断面図である。図３には、注入長さＬの値が異なる場合の図２Ａまたは図２Ｅのレイアウトのソース設計が示されている。アイランド領域３０は、ソース領域２０の厚さよりも小さい厚さを有するシャロー領域として実現される。アイランド領域３０の厚さは、例えば、この場合、ソース領域２０の厚さの９５％未満または５０％未満である。一例では、アイランド領域３０の厚さは、ウェルコンタクト領域１９の厚さよりも小さい。

ソース領域長さＬＳは、ソース領域２０における主電流の流れに平行なソース領域２０の延長部である。ソース領域長さＬＳは、ウェルコンタクト領域１９からチャネル領域２６までの距離、例えば、ウェルコンタクト領域１９からチャネル領域２６までの最短距離である。アイランド領域長さＬは、ウェルコンタクト領域１９とチャネル領域２６との間の方向にアイランド領域３０を延長したものである（チャネル領域２６およびウェルコンタクト領域１９は、いずれもアイランド領域３０との間にギャップを有している）。ソース領域長さＬＳを有するソース領域２０の延長部は、アイランド領域長さＬを有するアイランド領域３０の延長部と平行である。ソース領域長さＬＳは、アイランド領域長さＬと同じ方向である。アイランド領域長さＬは、ソース領域長さＬＳの５％以上９５％以下の範囲内の値を有する。図３に示す例によれば、ソース領域２０は、アイランド領域３０のアイランド表面積の少なくとも５０％（例えば５０％超）においてアイランド領域３０とウェル層２７とを分離する。アイランド領域３０のアイランド表面積は、ウェル層２７から完全に（すなわち１００％）分離していてもよい。アイランド表面積の一部はソース領域２０によって覆われ、一部はアイソレータおよび／またはソース電極２２などの電極（図示せず）によって覆われている。

図２Ａおよび図２Ｅのレイアウトは、例として、アイランド領域長さＬの異なる値（ＬＳの約２０％、ＬＳの４０％、およびＬＳの７５％）に対して１．２ｋＶ定格のデバイスを表す構造を考慮して、技術コンピュータ支援設計（ＴＣＡＤ）シミュレーションによって調査されている。アイランド領域３０の厚さまたは注入深さとも呼ばれるアイランド領域３０の深さは、ソース領域深さの３０％に設定され、その最大ドーピング濃度は１０^２０ｃｍ^－３に設定された。

図４Ａおよび図４Ｂは、上記の実施形態のさらなる発展形態である実施形態によるパワー半導体デバイス１０のシミュレートされた特性である。図４Ａでは、図２Ｅのソース設計（ＰまたはＰ１、Ｐ２、Ｐ３とマークされたデータ）の静的出力特性（左側）および短絡波形（右側）が、基準ＭＯＳＦＥＴ構造（Ｒとマークされたデータ）と比較されている。シミュレーションにより、アイランド領域長さＬ（すなわち、ソース領域長さＬＳの約２０％、４０％および７５％）の異なる値についてデータを生成した。基準ＭＯＳＦＥＴは、（ドーピング、寸法などに関して）提案された設計と同じパラメータを使用してシミュレートされるが、アイランド領域はない。

左側には、ドレイン電流密度ＪＤがドレイン－ソース間電圧ＶＤＳの関数として示されている。以下のパラメータを使用した。ゲート－ソース間電圧ＶＧＳ＝１５Ｖ、温度Ｔ＝３００Ｋ。ドレイン電流密度ＪＤは、図４Ａおよび図４Ｂの最大値に対して１に正規化されている。右側には、電気熱短絡シミュレーション中のドレイン電流密度ＪＤが時間ｔの関数として示されている。以下のパラメータを使用した。ゲート－ソース間電圧ＶＧＳ＝－１０Ｖ／＋１５Ｖ、温度Ｔ＝３００Ｋ、ドレイン－ソース間電圧ＶＤＳ＝６００Ｖ。左側および右側の特性のこれらのパラメータは、図４Ｂおよび図７にも使用した。

図４Ａの静的出力特性（左側）および短絡波形（右側）は、接地されたｐ＋注入のための図２Ｅのソース設計を使用して得られる。基準ＭＯＳＦＥＴと比較して、短絡時のドレイン電流密度ＪＤのピーク値の最大の減少は、Ｌ＝７５％ＬＳ（データはＰ３とマークされている）で達成され、約１５％である。Ｌ＝２０％ＬＳ（データはＰ１とマークされている）およびＬ＝４０％ＬＳ（データはＰ２とマークされている）を使用した場合の削減は、ほぼ同一である。

図４Ｂの静的出力特性（左側）および短絡波形（右側）は、フローティングｐ＋注入のための図２Ａのソース設計を使用して得られる。基準ＭＯＳＦＥＴと比較したドレイン電流密度ＪＤのピーク値の減少は、Ｌの３つの異なる値についてほぼ同一であり、一例では約１４％である。

接地されたｐ＋注入とフローティングｐ＋注入の両方の２つの場合を考慮した。得られた出力波形および短絡波形をそれぞれ図４Ａおよび図４Ｂに報告する。基準設計（左側）と比較して静的性能にほとんど差はないが、短絡中の最大ドレイン電流密度（右側）については、例えば１５％までの低減を達成することができる。また、降伏電圧はソース領域２０への追加注入の影響を受けない。

図５Ａは、上記の実施形態のさらなる発展形態である実施形態によるパワー半導体デバイス１０の上面図である。アイランド領域３０は、半導体本体１１の第１の主面１２においてソース領域２０に完全に囲まれている。Ｎ個のアイランド領域３０、３０’、３０”は、例えば直線上またはリング線上に配置される。隣接する２つのアイランド領域３０、３０’のギャップは、距離Ｄ１である。距離Ｄ１は、例えば０．０５μｍよりも大きいか、または０．５μｍよりも大きい。

図５Ｂは、例えば図２Ａに示すような、上に示した実施形態のさらなる発展形態である実施形態によるパワー半導体デバイス１０の上面図である。第１の導電型はｐドープされ、第２の導電型はｎドープされる。

図５Ｃは、上記の実施形態のさらなる発展形態である実施形態によるアイランド領域１０の上面図である。アイランド領域３０は、第１の主面１２を上面視したときまたは第１の主面１２と平行な面内において、六角形などの多角形、例示的には正六角形に形成されている。多角形は、三角形、四角形、五角形、七角形などの他の形態を有してもよい。

図５Ｄは、上記の実施形態のさらなる発展形態である実施形態によるアイランド領域１０の上面図である。アイランド領域３０は、第１の主面１２上または第１の主面１２に平行な面内において、上面視で楕円形などの卵形に形成されている。

図５Ｅは、上記の実施形態のさらなる発展形態である実施形態によるアイランド領域１０の上面図である。アイランド領域３０は、第１の主面１２上または第１の主面１２に平行な面内において、上面視で円形などの卵形に形成されている。円形は楕円の特別な形である。アイランド領域３０は、円柱（例えば、斜視図において）の形態を有している。図５Ｃ～図５Ｅに示すアイランド領域３０の実施形態は、図２Ａ～図２Ｈおよび図５Ａに示すＮ個のアイランド領域３０、３０’、３０”のアイランド領域または各アイランド領域などに配置することができる。

図６Ａは斜視図であり、図６Ｂおよび図６Ｃは、例えば図２Ｃの上記に示された実施形態のさらなる発展形態である実施形態によるパワー半導体デバイス１０のシミュレートされた構造の断面図である。提案された設計のシミュレートされた電流密度流線は、図６Ａでは３Ｄ図として、図６Ｂおよび図６Ｃでは２Ｄ断面として報告されている。図６Ｂには、図６ＡのＡＡでマークされた断面が示されている。図６Ｃには、図６ＡのＢＢでマークされた断面が示されている。電流経路は矢印付きの線として示されている。領域３４では、線は非常に密である。領域３４は、電流密度が最も高い領域である。３Ｄ図は、ｐ＋シャロー注入が短絡中に電流をどのように制約し、したがってソース抵抗を増加させ、自己制限効果をもたらすかを示している。図６Ａ～図６Ｃでは、図２Ｃの提案された設計の電流ピークに対応する短絡パルス中のシミュレートされた電流密度（Ａｃｍ^－２で測定）が示されている。

図６Ａに示すように、アイランド領域３０とウェルコンタクト領域１９との間のギャップ内のソース領域２０には高い電流密度が存在する。さらに、図６Ｂに示すように、アイランド領域３０とウェル領域１７との間のギャップを充填するソース領域２０の部分内を意味する、アイランド領域３０の下のソース領域２０の内側に高い電流密度が存在する。ソース領域２０の他の領域に対して増加した領域３４の高い電流密度は、短絡中にプラスの効果を有する。有利には、アイランド領域３０は、図７に示すように、短絡におけるドレイン電流密度ＪＤのピーク値ＪＳＡＴの減少をもたらす。しかしながら、領域３４は、通常動作中にデバイス１０の全体的なオン状態抵抗にわずかな悪影響しか及ぼさないか、または影響を及ぼさない。

図７は、上記の実施形態のさらなる発展形態である実施形態によるパワー半導体デバイス１０の特性である。図７では、図６の斜視図で表される図２Ｃのソース設計の静的出力特性（左側）および短絡波形（右側）（Ｐとマークされたデータ）が、基準ＭＯＳＦＥＴ構造（Ｒとマークされたデータ）と比較される。

左側には、ドレイン電流密度ＪＤがドレイン－ソース間電圧ＶＤＳの関数として示されている。図２Ｃの提案されたソース設計を有する構造では、ドレイン電流密度の定価は２．５％未満、すなわち比オン抵抗の増加は２．５％未満である。パーセンテージ値２．５％は、分析された事例の一例にすぎない。以下のパラメータを使用した。ゲート－ソース間電圧ＶＧＳ＝１５Ｖ、温度Ｔ＝３００Ｋ。ドレイン電流密度ＪＤは、最大値に対して１に正規化されている。

右側には、電気熱短絡シミュレーション中のドレイン電流密度ＪＤが時間ｔの関数として示されている。解析された例において、提案された設計では、基準ＭＯＳＦＥＴと比較してドレイン電流密度ＪＤのピーク値の低下は約２４％である。以下のパラメータを使用した。ゲート－ソース間電圧ＶＧＳ＝－１０Ｖ／＋１５Ｖ、温度Ｔ＝３００Ｋ、ドレイン－ソース間電圧ＶＤＳ＝６００Ｖ。

図７には、標準的なＭＯＳＦＥＴ設計と比較した、図２Ｃのデバイス１０のシミュレーションされた等温出力ＪＤ－ＶＤＳ曲線および電気熱短絡波形（ＶＧＳの変動は－１０Ｖ～＋１５Ｖ）が示されている。抵抗値ＲＯＮは少し増加するが、短絡時のドレイン電流密度ＪＤのピーク値であるＪＳＡＴは大きく低下する。短絡中にパワー半導体デバイス１０が受けるエネルギーは、ＪＳＡＴの最大値に直接関係するため、提案された設計は、導電損失に大きな影響を与えることなく短絡耐量を改善する。

本開示は、様々な修正および代替形態を受け入れることができるが、その詳細は、例として図面に示され、詳細に説明されている。しかしながら、その意図は、本開示を記載された特定の実施形態に限定することではないことを理解されたい。むしろ、その意図は、添付の特許請求の範囲によって定義される開示の範囲内に入るすべての修正、均等物、および代替形態を網羅することである。

上述の図１～図７に示す実施形態は、改良されたパワー半導体デバイスの例示的な実施形態を表しており、したがって、それらは改良されたパワー半導体デバイスによるすべての実施形態の完全なリストを構成するものではない。実際のパワー半導体デバイスは、例えば、配置、デバイス、構造、レイアウト、および層に関して示された実施形態とは異なり得る。

参照符号
１０ パワー半導体デバイス
１１ 半導体本体
１２ 第１の主面
１３ 第２の主面
１４ ゲート絶縁体
１５ ゲート電極
１６ ドリフト層
１７，１７’ ウェル領域
１８，１８’ 第１の接合部
１９，１９’，１９” ウェルコンタクト領域
１９＊ さらなるウェルコンタクト領域
２０，２０’，２０” ソース領域
２１ 第２の接合部
２２ ソース電極
２３ 裏面層
２４ ドレイン電極
２５ 接合型電界効果トランジスタ領域
２６ チャネル
２７，２７’ ウェル層
３０，３０’ アイランド領域
３１ 第３の接合部
３２，３２’ フィンガー
３３ ストライプ
３４ 領域
Ｄ 距離
ＪＤ ドレイン電流密度
Ｌ アイランド領域長さ
ＬＳ ソース領域長さ
ｔ 時間
ＶＤＳ ドレイン－ソース間電圧

Claims (14)

1. パワー半導体デバイス（１０）であって、
   －第１の主面（１２）および第２の主面（１３）を備える半導体本体（１１）と、
   －前記第１の主面（１２）に配置されたゲート絶縁体（１４）と、
   －前記ゲート絶縁体（１４）によって前記半導体本体（１１）から分離されたゲート電極（１５）と、を備え、
   前記半導体本体（１１）は、
   －第１の導電型のドリフト層（１６）と、
   －前記第１の導電型とは異なり、前記ドリフト層（１６）との第１の接合部（１８）を形成する第２の導電型のウェル層（２７）と、
   －前記ウェル層（２７）との第２の接合部（２１）を形成する前記第１の導電型のソース領域（２０）と、
   －前記ソース領域（２０）が、前記半導体本体（１１）内のアイランド領域（３０）のアイランド表面積の少なくとも５０％において前記アイランド領域（３０）と前記ウェル層（２７）とを分離する、第２の導電型のアイランド領域（３０）と、を備え、
   前記ソース領域（２０）は、互いに噛み合うフィンガー構造の形態を有し、
   前記ウェル層（２７）は、前記互いに噛み合うフィンガー構造のフィンガー（３２、３２’）の間に位置する、
   パワー半導体デバイス（１０）。
2. パワー半導体デバイス（１０）であって、
   －第１の主面（１２）および第２の主面（１３）を備える半導体本体（１１）と、
   －前記第１の主面（１２）に配置されたゲート絶縁体（１４）と、
   －前記ゲート絶縁体（１４）によって前記半導体本体（１１）から分離されたゲート電極（１５）と、を備え、
   前記半導体本体（１１）は、
   －第１の導電型のドリフト層（１６）と、
   －前記第１の導電型とは異なり、前記ドリフト層（１６）との第１の接合部（１８）を形成する第２の導電型のウェル層（２７）と、
   －前記ウェル層（２７）との第２の接合部（２１）を形成する前記第１の導電型のソース領域（２０）と、
   －前記ソース領域（２０）が、前記半導体本体（１１）内のアイランド領域（３０）のアイランド表面積の少なくとも５０％において前記アイランド領域（３０）と前記ウェル層（２７）とを分離する、第２の導電型のアイランド領域（３０）と、を備え、
   前記アイランド領域（３０）は、前記第１の主面（１２）に平行な面内において、長方形、台形、六角形、円形および楕円形からなる群のいずれかとして形成されている、
   パワー半導体デバイス（１０）。
3. 前記ウェル層（２７）は、前記ソース領域（２０）と前記ドリフト層（１６）とを分離するウェル領域（１７）と、前記ウェル領域（１７）よりも高い最大ドーピング濃度を有する前記第１の主面（１２）におけるウェルコンタクト領域（１９）とを備える、
   請求項１または２に記載のパワー半導体デバイス（１０）。
4. 前記アイランド領域（３０）から前記ウェルコンタクト領域（１９）までの距離（Ｄ）は、０．０５μｍよりも大きい、
   請求項３に記載のパワー半導体デバイス（１０）。
5. 前記パワー半導体デバイス（１０）は、前記ソース領域（２０）の少なくとも一部および前記ウェルコンタクト領域（１９）の少なくとも一部に配置されたソース電極（２２）を備え、
   前記ソース電極（２２）は、前記ソース領域（２０）および前記ウェルコンタクト領域（１９）とのオーミックコンタクトを形成し、
   前記ソース電極（２２）は、前記アイランド領域（３０）とのオーミックコンタクトを有しない、
   請求項３に記載のパワー半導体デバイス（１０）。
6. 前記パワー半導体デバイス（１０）は、前記ソース領域（２０）の少なくとも一部と、前記ウェル層（２７）の少なくとも一部と、前記アイランド領域（３０）の少なくとも一部とに配置されたソース電極（２２）を備え、
   前記ソース電極（２２）は、前記ソース領域（２０）および前記ウェル層（２７）および前記アイランド領域（３０）とのオーミックコンタクトを形成する、
   請求項３に記載のパワー半導体デバイス（１０）。
7. 前記アイランド領域（３０）は、半導体領域を介して前記ドリフト層（１６）に導電接触しておらず、半導体領域を介して前記ウェル層（２７）に導電接触していない、
   請求項１または２に記載のパワー半導体デバイス（１０）。
8. 前記アイランド領域（３０）は、前記第１の主面（１２）において前記互いに噛み合うフィンガー構造のフィンガー（３２）内に位置している、
   請求項１に記載のパワー半導体デバイス（１０）。
9. 前記ソース領域（２０）はストライプ（３３）を備え、
   前記互いに噛み合うフィンガー構造の前記フィンガー（３２、３２’）は、接続領域内の前記ストライプ（３３）に接続され、
   前記アイランド領域（３０）は、前記第１の主面（１２）内の前記接続領域内の前記ストライプ（３３）内に位置している、
   請求項１に記載のパワー半導体デバイス（１０）。
10. 前記アイランド領域（３０）の最大ドーピング濃度は、０．５×１０^１８ｃｍ^－３～２×１０^２１ｃｍ^－３の範囲内である、
    請求項１または２に記載のパワー半導体デバイス（１０）。
11. －前記半導体本体（１１）は、ワイドバンドギャップ材料、または炭化ケイ素、またはシリコンであり、あるいは
    －前記パワー半導体デバイス（１０）は、電界効果トランジスタまたは絶縁ゲートバイポーラトランジスタである、の少なくとも１つである
    請求項１または２に記載のパワー半導体デバイス（１０）。
12. 前記アイランド領域（３０）の厚さは、前記ソース領域（２０）の厚さの９５％未満である、
    請求項１または２に記載のパワー半導体デバイス（１０）。
13. 前記半導体本体（１１）は、Ｎ個のアイランド領域（３０）を含む、
    請求項１または２に記載のパワー半導体デバイス（１０）。
14. 前記アイランド領域（３０）のアイランド領域長さ（Ｌ）は、前記ソース領域（２０）のソース領域長さ（ＬＳ）の５％以上９５％以下の範囲内の値を有する、
    請求項１または２に記載のパワー半導体デバイス（１０）。