JP7716362B2

JP7716362B2 - 半導体装置

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Publication number: JP7716362B2
Application number: JP2022069987A
Authority: JP
Inventors: 信仁白石; 康夫森本; 是宏船戸
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2022-04-21
Filing date: 2022-04-21
Publication date: 2025-07-31
Anticipated expiration: 2042-04-21
Also published as: JP2023160003A; US12412832B2; TW202343576A; JP2025134021A; CN116936563A; US20230343700A1

Description

本開示は、半導体装置に関する。

特開２０１１－１５５１９２号公報（特許文献１）に記載の半導体装置は、層間絶縁膜と、複数の抵抗膜とを有している。複数の抵抗膜は、層間絶縁膜上に配置されている。複数の抵抗膜の各々は、第１方向に沿って延びている。複数の抵抗膜は、第１方向に直交する第２方向に沿って間隔を空けて並んでいる。

特開２０１１－１５５１９２号公報

複数の抵抗膜の各々の幅は、一定となるように設計される。しかしながら、複数の抵抗膜の各々の幅を一定にすることは困難であり、複数の抵抗膜のうちのいくつかの幅が所定の範囲内に収まらないものを回路に使用すると、当該回路の精度が低下する。そのため、複数の抵抗膜の数を増加させるとともに所定の範囲内に収まらない幅を有する抵抗膜を回路に使用しないダミー抵抗膜とする必要があり、チップ面積が増大してしまう。その他の課題及び新規な特徴は、本明細書の記載及び添付図面から明らかになるであろう。

本開示の半導体装置は、層間絶縁膜と、層間絶縁膜上に配置されている複数の抵抗膜とを備える。複数の抵抗膜の各々は、平面視において層間絶縁膜の上面に沿う第１方向に延びている。複数の抵抗膜は、平面視において層間絶縁膜の上面に沿い、かつ第１方向に直交している第２方向に間隔を空けて並んでいる。複数の抵抗膜は、第１群と、第２群と、第３群とに区分されている。第１群は、第２方向において第２群と第３群との間に位置している。第２群に属する複数の第２抵抗膜の各々の第２幅変動量及び第３群に属する複数の第３抵抗膜の各々の第３幅変動量は、第１群に属する複数の第１抵抗膜の各々の第１幅変動量よりも大きい。第１幅変動量は、基準幅と複数の第１抵抗膜の各々の幅との差である。第２幅変動量は、基準幅と複数の第２抵抗膜の各々の幅との差である。第３幅変動量は、基準幅と複数の第３抵抗膜の各々の幅との差である。基準幅は、第２方向における中央にある複数の抵抗膜のうちの１つの幅である。複数の第１抵抗膜は、第１回路群に電気的に接続されている。複数の第２抵抗膜の少なくとも一部及び／又は複数の第３抵抗膜の少なくとも一部は、第１回路群とは異なる第２回路群に電気的に接続されている。

本開示の半導体装置によると、チップ面積の増大を抑制可能である。

半導体装置ＤＥＶ１の断面図である。半導体装置ＤＥＶ１における複数の抵抗膜ＲＦの平面レイアウト図である。半導体装置ＤＥＶ１の模式的なブロック図である。半導体装置ＤＥＶ１の製造工程図である。第１配線形成工程Ｓ１を説明する断面図である。第１層間絶縁膜形成工程Ｓ２を説明する断面図である。第１ビアホール形成工程Ｓ３を説明する断面図である。第１ビアプラグ形成工程Ｓ４を説明する断面図である。抵抗膜形成工程Ｓ５を説明する断面図である。第２層間絶縁膜形成工程Ｓ６を説明する断面図である。第２ビアホール形成工程Ｓ７を説明する断面図である。第２ビアプラグ形成工程Ｓ８を説明する断面図である。第２配線形成工程Ｓ９を説明する断面図である。半導体装置ＤＥＶ２における抵抗膜ＲＦの平面レイアウト図である。半導体装置ＤＥＶ３における抵抗膜ＲＦの平面レイアウト図である。半導体装置ＤＥＶ４における抵抗膜ＲＦの平面レイアウト図である。半導体装置ＤＥＶ５における抵抗膜ＲＦの平面レイアウト図である。半導体装置ＤＥＶ５の変形例における抵抗膜ＲＦの平面レイアウト図である。

本開示の実施形態の詳細を、図面を参照しながら説明する。以下の図面では、同一又は相当する部分に同一の参照符号を付し、重複する説明は繰り返さないものとする。

（第１実施形態）
第１実施形態に係る半導体装置を説明する。第１実施形態に係る半導体装置を、半導体装置ＤＥＶ１とする。

＜半導体装置ＤＥＶ１の構成＞
以下に、半導体装置ＤＥＶ１の構成を説明する。

図１は、半導体装置ＤＥＶ１の断面図である。図２は、半導体装置ＤＥＶ１における抵抗膜ＲＦの平面レイアウト図である。図１及び図２に示されるように、半導体装置ＤＥＶ１は、半導体基板ＳＵＢと、複数の層間絶縁膜ＩＬＤとを有している。半導体基板ＳＵＢは、例えば、単結晶シリコン（Ｓｉ）で形成されている。複数の層間絶縁膜ＩＬＤは、半導体基板ＳＵＢ上に配置されている。複数の層間絶縁膜ＩＬＤの各々は、例えば酸化シリコン（ＳｉＯ_２）で形成されている。複数の層間絶縁膜ＩＬＤのうちの１つを、層間絶縁膜ＩＬＤ１とする。

半導体装置ＤＥＶ１は、配線ＷＬ１と、配線ＷＬ２とを有している。配線ＷＬ１及び配線ＷＬ２は、層間絶縁膜ＩＬＤ１上に配置されている。配線ＷＬ１及び配線ＷＬ２は、例えばアルミニウム（Ａｌ）又はアルミニウム合金で形成されている。配線ＷＬ１と層間絶縁膜ＩＬＤ１との間及び配線ＷＬ２と層間絶縁膜ＩＬＤ１との間には、バリアメタルＢＭ１が配置されている。配線ＷＬ１上及び配線ＷＬ２上には、バリアメタルＢＭ２が配置されている。バリアメタルＢＭ１及びバリアメタルＢＭ２は、それぞれ、例えば窒化チタン（ＴｉＮ）膜及びチタン（Ｔｉ）膜の積層膜からなる。

複数の層間絶縁膜ＩＬＤのうちの他の１つを、層間絶縁膜ＩＬＤ２とする。層間絶縁膜ＩＬＤ２は、配線ＷＬ１及び配線ＷＬ２を覆うように、層間絶縁膜ＩＬＤ１上に配置されている。層間絶縁膜ＩＬＤ２には、ビアホールＶＨ１及びビアホールＶＨ２が形成されている。ビアホールＶＨ１及びビアホールＶＨ２は、層間絶縁膜ＩＬＤ２を厚さ方向に貫通している。ビアホールＶＨ１の底部及びビアホールＶＨ２の底部において、配線ＷＬ１の一部及び配線ＷＬ２の一部がそれぞれ露出している。

半導体装置ＤＥＶ１は、ビアプラグＶＰ１と、ビアプラグＶＰ２とを有している。ビアプラグＶＰ１及びビアプラグＶＰ２は、それぞれ、ビアホールＶＨ１及びビアホールＶＨ２に埋め込まれている。ビアプラグＶＰ１及びビアプラグＶＰ２は、例えばタングステン（Ｗ）で形成されている。ビアプラグＶＰ１の下端は、配線ＷＬ１に電気的に接続されている。ビアプラグＶＰ２の下端は、配線ＷＬ２に電気的に接続されている。

半導体装置ＤＥＶ１は、複数の抵抗膜ＲＦを有している。抵抗膜ＲＦは、層間絶縁膜ＩＬＤ２上に配置されている。抵抗膜ＲＦは、導電材料で形成されている。抵抗膜ＲＦは、シリコンクロム（ＳｉＣｒ）、炭素（Ｃ）が導入されているシリコンクロム、ニッケルクロム（ＮｉＣｒ）、窒化チタン及び窒化タンタル（ＴａＮ）からなる群から選択される少なくとも１つを含む材料で形成されていることが好ましい。但し、抵抗膜ＲＦは、これ以外の導電材料（例えば、多結晶シリコン）で形成されていてもよい。

抵抗膜ＲＦは、ビアプラグＶＰ１の上端及びビアプラグＶＰ２の上端に電気的に接続されている。これにより、抵抗膜ＲＦは、配線ＷＬ１及び配線ＷＬ２に電気的に接続されている。半導体装置ＤＥＶ１は、複数の絶縁膜ＩＦを有していてもよい。絶縁膜ＩＦは、抵抗膜ＲＦ上に配置されている。後述するように、絶縁膜ＩＦは、抵抗膜ＲＦをパターンニングするためのマスク（ハードマスク）である。絶縁膜ＩＦは、例えば、酸化シリコン、酸窒化シリコン（ＳｉＯＮ）で形成されている。

複数の層間絶縁膜ＩＬＤのうちの他の１つを、層間絶縁膜ＩＬＤ３とする。層間絶縁膜ＩＬＤ３は、複数の抵抗膜ＲＦ及び複数の絶縁膜ＩＦを覆うように、層間絶縁膜ＩＬＤ２上に配置されている。

層間絶縁膜ＩＬＤ２及び層間絶縁膜ＩＬＤ３には、ビアホールＶＨ３及びビアホールＶＨ４が形成されている。ビアホールＶＨ３及びビアホールＶＨ４は、層間絶縁膜ＩＬＤ２及び層間絶縁膜ＩＬＤ３を厚さ方向に沿って貫通している。ビアホールＶＨ３の底部及びビアホールＶＨ４の底部において、配線ＷＬ１の一部及び配線ＷＬ２の一部がそれぞれ露出している。

半導体装置ＤＥＶ１は、ビアプラグＶＰ３と、ビアプラグＶＰ４とを有している。ビアプラグＶＰ３及びビアプラグＶＰ４は、それぞれビアホールＶＨ３及びビアホールＶＨ４に埋め込まれている。ビアプラグＶＰ３及びビアプラグＶＰ４は、例えばタングステンで形成されている。ビアプラグＶＰ３の下端は配線ＷＬ１に電気的に接続されており、ビアプラグＶＰ４の下端は配線ＷＬ２に電気的に接続されている。

半導体装置ＤＥＶ１は、配線ＷＬ３と配線ＷＬ４とを有している。配線ＷＬ３及び配線ＷＬ４は、層間絶縁膜ＩＬＤ３上に配置されている。配線ＷＬ３及び配線ＷＬ４は、例えばアルミニウム又はアルミニウム合金で形成されている。配線ＷＬ３と層間絶縁膜ＩＬＤ３との間及び配線ＷＬ４と層間絶縁膜ＩＬＤ３との間には、バリアメタルＢＭ３が配置されている。配線ＷＬ３上及び配線ＷＬ４上には、バリアメタルＢＭ４が配置されている。バリアメタルＢＭ３及びバリアメタルＢＭ４は、例えば窒化チタン膜及びチタン膜の積層膜からなる。配線ＷＬ３及び配線ＷＬ４は、それぞれビアプラグＶＰ３の上端及びビアプラグＶＰ４の上端に電気的に接続されている。これにより、配線ＷＬ３は配線ＷＬ１に電気的に接続されており、配線ＷＬ４は配線ＷＬ２に電気的に接続されている。

複数の層間絶縁膜ＩＬＤのうちの他の１つを、層間絶縁膜ＩＬＤ４とする。層間絶縁膜ＩＬＤ４は、配線ＷＬ３及び配線ＷＬ４を覆うように、層間絶縁膜ＩＬＤ３上に配置されている。なお、図示されていないが、層間絶縁膜ＩＬＤ４上には、他の配線及び他の層間絶縁膜が順次積層されていてもよい。

複数の抵抗膜ＲＦの各々は、平面視において、層間絶縁膜ＩＬＤ２の上面に沿う第１方向Ｄ１に延びている。複数の抵抗膜ＲＦは、層間絶縁膜ＩＬＤ２の上面に沿う第２方向Ｄ２に間隔を空けて並んでいる。第２方向Ｄ２は、第１方向Ｄ１に直交する方向である。

複数の抵抗膜ＲＦは、第１群と、第２群と、第３群とに区分されている。第１群に属する複数の抵抗膜ＲＦを複数の抵抗膜ＲＦ１とし、第２群に属する複数の抵抗膜ＲＦを複数の抵抗膜ＲＦ２とし、第３群に属する複数の抵抗膜ＲＦを複数の抵抗膜ＲＦ３とする。第２群は、第１群の第２方向Ｄ２における一方側（図２の例では左側）にある。すなわち、第１群は、第２方向Ｄ２において、第２群と第３群との間に位置している。第３群は、第１群の第２方向Ｄ２における他方側（図２の例では右側）にある。複数の抵抗膜ＲＦ１の数は、複数の抵抗膜ＲＦ２の数及び複数の抵抗膜ＲＦ３の数よりも多い。複数の抵抗膜ＲＦの各々の長さは、例えば、互いに等しい。ここで、抵抗膜ＲＦの長さとは、抵抗膜ＲＦの第１方向Ｄ１における長さである。なお、製造バラつきにより複数の抵抗膜ＲＦの各々の長さが互いに異なっていても、複数の抵抗膜ＲＦの各々の長さが互いに等しい場合に含まれる。

複数の抵抗膜ＲＦ２の各々の幅の変動量（第２幅変動量）及び複数の抵抗膜ＲＦ３の各々の幅の変動量（第３幅変動量）は、複数の抵抗膜ＲＦ１の各々の幅の変動量（第１幅変動量）よりも大きい。第１幅変動量は、複数の抵抗膜ＲＦ１の各々の幅と基準幅との差である。第２幅変動量は、複数の抵抗膜ＲＦ２の各々の幅と基準幅との差である。第３幅変動量は、複数の抵抗膜ＲＦ３の各々の幅と基準幅との差である。基準幅は、第２方向Ｄ２における中央にある抵抗膜ＲＦの幅である。なお、複数の抵抗膜ＲＦの数が偶数である場合には、基準幅が、第２方向Ｄ２における中央にある２つの抵抗膜ＲＦのいずれかの幅とされる。複数の抵抗膜ＲＦ１の各々の第１幅変動量は、例えば、基準幅の０．５パーセント以内である。複数の抵抗膜ＲＦ２の各々の第２幅変動量及び複数の抵抗膜ＲＦ３の各々の第３幅変動量は、それぞれ、例えば、基準幅の０．５パーセント超である。図２の例では、複数の抵抗膜ＲＦ２の各々の幅及び複数の抵抗膜ＲＦ３の各々の幅が、複数の抵抗膜ＲＦ１の各々の幅よりも小さい。ここで、抵抗膜ＲＦの幅とは、抵抗膜ＲＦの第２方向Ｄ２における幅である。

図３は、半導体装置ＤＥＶ１の模式的なブロック図である。図３に示されるように、半導体装置ＤＥＶ１は、複数の回路ＣＩＲ１と、複数の回路ＣＩＲ２とを有している。複数の回路ＣＩＲ１は、第１回路群を構成している。複数の回路ＣＩＲ２は、第２回路群を構成している。複数の抵抗膜ＲＦ１は、第１回路群に電気的に接続されている。複数の抵抗膜ＲＦ２及び複数の抵抗膜ＲＦ３は、第２回路群に電気的に接続されている。第２回路群は、第１回路群とは異なっている。また、複数の抵抗膜ＲＦ２が第２回路群に電気的に接続され、複数の抵抗膜ＲＦ３が第１回路群及び第２回路群とは異なる第３回路群に電気的に接続されてもよい。

複数の回路ＣＩＲ１の各々は、アナログデジタルコンバータ回路、デジタルアナログコンバータ回路、バンドギャップリファレンス回路、高周波回路及び増幅回路の少なくともいずれかであることが好ましい。複数の回路ＣＩＲ２の各々は、キャリブレーションが行われる回路及び電源電圧から電圧を生成する回路の少なくともいずれかであることが好ましい。すなわち、第２回路群は、第１回路群よりも要求される電気抵抗値の精度が低い回路群であることが好ましい。

＜半導体装置ＤＥＶ１の製造方法＞
以下に、半導体装置ＤＥＶ１の製造方法を説明する。

図４は、半導体装置ＤＥＶ１の製造工程図である。図４に示されるように、半導体装置ＤＥＶ１の製造方法は、第１配線形成工程Ｓ１と、第１層間絶縁膜形成工程Ｓ２と、第１ビアホール形成工程Ｓ３と、第１ビアプラグ形成工程Ｓ４と、抵抗膜形成工程Ｓ５と、第２層間絶縁膜形成工程Ｓ６と、第２ビアホール形成工程Ｓ７と、第２ビアプラグ形成工程Ｓ８と、第２配線形成工程Ｓ９と、第３層間絶縁膜形成工程Ｓ１０とを有している。

第１配線形成工程Ｓ１が行われる前に、層間絶縁膜ＩＬＤ１及びそれよりも下層にある構造が形成されている。これらの構造は、従来公知の方法により形成されていればよいため、ここでは説明を省略する。

図５は、第１配線形成工程Ｓ１を説明する断面図である。図５に示されるように、第１配線形成工程Ｓ１では、層間絶縁膜ＩＬＤ１上に、配線ＷＬ１、配線ＷＬ２、バリアメタルＢＭ１及びバリアメタルＢＭ２が形成される。第１配線形成工程Ｓ１では、第１に、例えばスパッタリング法により、バリアメタルＢＭ１、配線ＷＬ１（配線ＷＬ２）及びバリアメタルＢＭ２の構成材料が順次成膜される。第２に、成膜されたバリアメタルＢＭ２の構成材料上に、レジストパターンが形成される。レジストパターンは、フォトレジストを露光及び現像することにより形成される。

第３に、上記のレジストパターンをマスクとして、成膜されたバリアメタルＢＭ１、配線ＷＬ１（配線ＷＬ２）及びバリアメタルＢＭ２の構成材料がエッチングされる。以上により、配線ＷＬ１、配線ＷＬ２、バリアメタルＢＭ１及びバリアメタルＢＭ２が形成される。なお、配線ＷＬ１、配線ＷＬ２、バリアメタルＢＭ１及びバリアメタルＢＭ２の形成後には、上記のレジストパターンが除去される。

図６は、第１層間絶縁膜形成工程Ｓ２を説明する断面図である。第１層間絶縁膜形成工程Ｓ２では、図６に示されるように、配線ＷＬ１、配線ＷＬ２、バリアメタルＢＭ１及びバリアメタルＢＭ２を覆うように層間絶縁膜ＩＬＤ１上に層間絶縁膜ＩＬＤ２が形成される。第１層間絶縁膜形成工程Ｓ２では、第１に、層間絶縁膜ＩＬＤ２の構成材料が、例えばＣＶＤ（Chemical Vapor Deposition）法により、配線ＷＬ１、配線ＷＬ２、バリアメタルＢＭ１及びバリアメタルＢＭ２を覆うように層間絶縁膜ＩＬＤ１上に成膜される。第２に、成膜された層間絶縁膜ＩＬＤ２の構成材料の上面が、例えばＣＭＰ（Chemical Mechanical Polishing）法により平坦化される。以上により、層間絶縁膜ＩＬＤ２が形成される。

図７は、第１ビアホール形成工程Ｓ３を説明する断面図である。第１ビアホール形成工程Ｓ３では、図７に示されるように、層間絶縁膜ＩＬＤ２にビアホールＶＨ１及びビアホールＶＨ２が形成される。第１ビアホール形成工程Ｓ３では、第１に、層間絶縁膜ＩＬＤ２上に、レジストパターンが形成される。レジストパターンは、フォトレジストを露光及び現像することにより形成される。第２に、上記のレジストパターンをマスクとして層間絶縁膜ＩＬＤ２がエッチングされる。以上により、ビアホールＶＨ１及びビアホールＶＨ２が形成される。なお、ビアホールＶＨ１及びビアホールＶＨ２の形成後には、上記のレジストパターンが除去される。

図８は、第１ビアプラグ形成工程Ｓ４を説明する断面図である。第１ビアプラグ形成工程Ｓ４では、図８に示されるように、ビアホールＶＨ１中及びビアホールＶＨ２中にビアプラグＶＰ１及びビアプラグＶＰ２が形成される。第１ビアプラグ形成工程Ｓ４では、第１に、例えばＣＶＤ法により、ビアホールＶＨ１及びビアホールＶＨ２が、ビアプラグＶＰ１（ビアプラグＶＰ２）の構成材料で埋め込まれる。第２に、ビアホールＶＨ１及びビアホールＶＨ２からはみ出したビアプラグＶＰ１（ビアプラグＶＰ２）の構成材料が、例えばＣＭＰ法により除去される。以上により、ビアプラグＶＰ１及びビアプラグＶＰ２が形成される。

図９は、抵抗膜形成工程Ｓ５を説明する断面図である。図９に示されるように、抵抗膜形成工程Ｓ５では、層間絶縁膜ＩＬＤ２上に抵抗膜ＲＦ及び絶縁膜ＩＦが形成される。抵抗膜形成工程Ｓ５では、第１に、層間絶縁膜ＩＬＤ２上に抵抗膜ＲＦの構成材料が例えばスパッタリング法により成膜される。第２に、成膜された抵抗膜ＲＦの構成材料上に絶縁膜ＩＦの構成材料が成膜される。第３に、成膜された絶縁膜ＩＦの構成材料上にレジストパターンが形成される。レジストパターンは、フォトレジストを露光及び現像することにより形成される。

第４に、上記のレジストパターンをマスクとして、成膜された絶縁膜ＩＦの構成材料がエッチングされる。これにより、絶縁膜ＩＦが形成される。絶縁膜ＩＦの形成後、上記のレジストパターンは除去される。第５に、絶縁膜ＩＦをマスク（ハードマスク）として、成膜された抵抗膜ＲＦの構成材料がエッチングされる。以上により、抵抗膜ＲＦが形成される。なお、抵抗膜ＲＦの形成後に、絶縁膜ＩＦは除去されない。

図１０は、第２層間絶縁膜形成工程Ｓ６を説明する断面図である。第２層間絶縁膜形成工程Ｓ６では、図１０に示されるように、抵抗膜ＲＦを覆うように、層間絶縁膜ＩＬＤ２上に層間絶縁膜ＩＬＤ３が形成される。第２層間絶縁膜形成工程Ｓ６では、第１に、層間絶縁膜ＩＬＤ３の構成材料が、抵抗膜ＲＦを覆うように層間絶縁膜ＩＬＤ２上に例えばＣＶＤ法により成膜される。第２に、成膜された層間絶縁膜ＩＬＤ３の構成材料の上面が、例えばＣＭＰ法により平坦化される。以上により、層間絶縁膜ＩＬＤ３が形成される。

図１１は、第２ビアホール形成工程Ｓ７を説明する断面図である。第２ビアホール形成工程Ｓ７では、図１１に示されるように、層間絶縁膜ＩＬＤ２及び層間絶縁膜ＩＬＤ３にビアホールＶＨ３及びビアホールＶＨ４が形成される。

第２ビアホール形成工程Ｓ７では、第１に、層間絶縁膜ＩＬＤ３上に、レジストパターンが形成される。レジストパターンは、フォトレジストを露光及び現像することにより形成される。第２に、上記のレジストパターンをマスクとして層間絶縁膜ＩＬＤ２及び層間絶縁膜ＩＬＤ３がエッチングされる。以上により、ビアホールＶＨ３及びビアホールＶＨ４が形成される。なお、ビアホールＶＨ３及びビアホールＶＨ４の形成後には、上記のレジストパターンが除去される。

図１２は、第２ビアプラグ形成工程Ｓ８を説明する断面図である。第２ビアプラグ形成工程Ｓ８では、図１２に示されるように、ビアホールＶＨ３中及びビアホールＶＨ４中にビアプラグＶＰ３及びビアプラグＶＰ４が形成される。

第２ビアプラグ形成工程Ｓ８では、第１に、例えばＣＶＤ法により、ビアホールＶＨ３及びビアホールＶＨ４が、ビアプラグＶＰ３（ビアプラグＶＰ４）の構成材料で埋め込まれる。第２に、ビアホールＶＨ３及びビアホールＶＨ４からはみ出したビアプラグＶＰ３（ビアプラグＶＰ４）の構成材料が、例えばＣＭＰ法により除去される。以上により、ビアプラグＶＰ３及びビアプラグＶＰ４が形成される。

図１３は、第２配線形成工程Ｓ９を説明する断面図である。図１３に示されるように、第２配線形成工程Ｓ９では、層間絶縁膜ＩＬＤ３上に配線ＷＬ３、配線ＷＬ４、バリアメタルＢＭ３及びバリアメタルＢＭ４が形成される。第２配線形成工程Ｓ９では、第１に、例えばスパッタリング法により、バリアメタルＢＭ３、配線ＷＬ３（配線ＷＬ４）及びバリアメタルＢＭ４の構成材料が順次成膜される。第２に、成膜されたバリアメタルＢＭ４の構成材料上にレジストパターンが形成される。レジストパターンは、フォトレジストを露光及び現像することにより形成される。

第３に、上記のレジストパターンをマスクとして、成膜されたバリアメタルＢＭ３、配線ＷＬ３（配線ＷＬ４）及びバリアメタルＢＭ４の構成材料がエッチングされる。以上により、配線ＷＬ３、配線ＷＬ４、バリアメタルＢＭ３及びバリアメタルＢＭ４が形成される。なお、上記のレジストパターンは、配線ＷＬ３、配線ＷＬ４、バリアメタルＢＭ３及びバリアメタルＢＭ４の形成後に除去される。

第３層間絶縁膜形成工程Ｓ１０では、配線ＷＬ３、配線ＷＬ４、バリアメタルＢＭ３及びバリアメタルＢＭ４を覆うように層間絶縁膜ＩＬＤ３上に層間絶縁膜ＩＬＤ４が形成される。第３層間絶縁膜形成工程Ｓ１０では、第１に、層間絶縁膜ＩＬＤ４の構成材料が、配線ＷＬ３、配線ＷＬ４、バリアメタルＢＭ３及びバリアメタルＢＭ４を覆うように層間絶縁膜ＩＬＤ３上に例えばＣＶＤ法により成膜される。第２に、成膜された層間絶縁膜ＩＬＤ４の構成材料の上面が、例えばＣＭＰ法により平坦化される。以上により、図１に示される構造の半導体装置ＤＥＶ１が形成される。第３層間絶縁膜形成工程Ｓ１０が行われた後、他の配線及び他の層間絶縁膜等が層間絶縁膜ＩＬＤ４上に順次積層される。これらの構造は、従来公知の方法により形成されていればよいため、ここでは説明を省略する。

＜半導体装置ＤＥＶ１の効果＞
以下に、半導体装置ＤＥＶ１の効果を説明する。

半導体装置ＤＥＶ１では、抵抗膜形成工程Ｓ５のエッチングが行われる際のマイクロローディング効果により、複数の抵抗膜ＲＦの各々の幅が一定になるように設計しても、複数の抵抗膜ＲＦ２の各々の幅及び複数の抵抗膜ＲＦ３の各々の幅が設計された幅よりも小さくなってしまうことがある。

複数の抵抗膜ＲＦ２及び複数の抵抗膜ＲＦ３を抵抗値の精度が要求される第１回路群に電気的に接続すると、第１回路群に含まれている回路の精度が低下してしまう。他方で、複数の抵抗膜ＲＦ２及び複数の抵抗膜ＲＦ３を回路に電気的に接続されないダミー抵抗膜にして、第２回路群に電気的に接続される別の複数の抵抗膜を形成する場合がある。この場合、第１回路群に含まれている回路の精度低下を抑制できるものの、第２回路群に電気的に接続される別の抵抗膜が追加して形成されるため、チップ面積が増大してしまう。

半導体装置ＤＥＶ１では、複数の抵抗膜ＲＦ１が第１回路群に電気的に接続されているとともに、複数の抵抗膜ＲＦ２及び複数の抵抗膜ＲＦ３が第２回路群に電気的に接続されているため、第１回路群に含まれている回路の精度低下を抑制しつつ、チップ面積の増大を抑制することができる。本実施形態は、複数の抵抗膜ＲＦが第１回路群及び第２回路群に電気的に接続される場合に限定されない。複数の抵抗膜ＲＦが３以上の回路群に電気的に接続されても良い。例えば、複数の抵抗膜ＲＦ１が第１回路群に電気的に接続され、複数の抵抗膜ＲＦ２が第２回路群に電気的に接続され、複数の抵抗膜ＲＦ３が第３回路群に電気的に接続されてもよい。この場合、チップサイズの増大を抑制しつつ、より多くの回路に複数の抵抗膜ＲＦを使用することができる。

（第２実施形態）
第２実施形態に係る半導体装置を説明する。第２実施形態に係る半導体装置を、半導体装置ＤＥＶ２とする。ここでは、半導体装置ＤＥＶ１と異なる点を主に説明し、重複する説明は繰り返さないものとする。

半導体装置ＤＥＶ２は、半導体基板ＳＵＢと、層間絶縁膜ＩＬＤ１、層間絶縁膜ＩＬＤ２、層間絶縁膜ＩＬＤ３及び層間絶縁膜ＩＬＤ４と、配線ＷＬ１、配線ＷＬ２、配線ＷＬ３及び配線ＷＬ４と、複数の抵抗膜ＲＦ１、複数の抵抗膜ＲＦ２及び複数の抵抗膜ＲＦ３と、ビアプラグＶＰ１、ビアプラグＶＰ２、ビアプラグＶＰ３及びビアプラグＶＰ４とを有している。半導体装置ＤＥＶ２では、複数の抵抗膜ＲＦ１が第１回路群に電気的に接続されており、複数の抵抗膜ＲＦ２及び複数の抵抗膜ＲＦ３が第２回路群に電気的に接続されている。これらの点に関して、半導体装置ＤＥＶ２の構成は、半導体装置ＤＥＶ１の構成と共通している。

図１４は、半導体装置ＤＥＶ２における抵抗膜ＲＦの平面レイアウト図である。図１４に示されるように、半導体装置ＤＥＶ２では、複数の抵抗膜ＲＦ２の各々の幅及び複数の抵抗膜ＲＦ３の各々の幅が、複数の抵抗膜ＲＦ１の各々の幅よりも大きい。この点に関して、半導体装置ＤＥＶ２の構成は、半導体装置ＤＥＶ１の構成と異なっている。

半導体装置ＤＥＶ２でも、複数の抵抗膜ＲＦ１が第１回路群に電気的に接続されているとともに複数の抵抗膜ＲＦ２及び複数の抵抗膜ＲＦ３が第２回路群に電気的に接続されているため、半導体装置ＤＥＶ１と同様に、第１回路群に含まれている回路の精度低下を抑制しつつ、チップ面積の増大を抑制することができる。

（第３実施形態）
第３実施形態に係る半導体装置を説明する。第３実施形態に係る半導体装置を、半導体装置ＤＥＶ３とする。ここでは、半導体装置ＤＥＶ１と異なる点を主に説明し、重複する説明は繰り返さないものとする。

半導体装置ＤＥＶ３は、半導体基板ＳＵＢと、層間絶縁膜ＩＬＤ１、層間絶縁膜ＩＬＤ２、層間絶縁膜ＩＬＤ３及び層間絶縁膜ＩＬＤ４と、配線ＷＬ１、配線ＷＬ２、配線ＷＬ３及び配線ＷＬ４と、複数の抵抗膜ＲＦ１、複数の抵抗膜ＲＦ２及び複数の抵抗膜ＲＦ３と、ビアプラグＶＰ１、ビアプラグＶＰ２、ビアプラグＶＰ３及びビアプラグＶＰ４とを有している。半導体装置ＤＥＶ３では、複数の抵抗膜ＲＦ１が第１回路群に電気的に接続されており、複数の抵抗膜ＲＦ２及び複数の抵抗膜ＲＦ３が第２回路群に電気的に接続されている。これらの点に関して、半導体装置ＤＥＶ３の構成は、半導体装置ＤＥＶ１の構成と共通している。

図１５は、半導体装置ＤＥＶ３における抵抗膜ＲＦの平面レイアウト図である。図１５に示されるように、半導体装置ＤＥＶ３では、複数の抵抗膜ＲＦ２の各々は、第２方向Ｄ２における一方側（図１５の例では左側）にあるものほど幅が小さくなっている。すなわち、複数の抵抗膜ＲＦ２の各々の幅は、第２方向Ｄ２において、第１群（複数の抵抗膜ＲＦ１）からの距離が大きいほど小さくなっている。また、半導体装置ＤＥＶ３では、複数の抵抗膜ＲＦ２のうちの隣り合う２つの間の幅の差が、第２方向Ｄ２における一方側に向かうにつれて大きくなっている。すなわち、抵抗膜ＲＦ２のうちの隣り合う２つの幅の差は、第２方向Ｄ２において、第１群からの距離が大きいほど大きくなっている。同様に、複数の抵抗膜ＲＦ３の各々は第２方向Ｄ２における他方側（図１５の例では右側）にあるものほど幅が小さくなっており、複数の抵抗膜ＲＦ３のうちの隣り合う２つの間の幅の差は第２方向Ｄ２における他方側に向かうにつれて大きくなっている。すなわち、複数の抵抗膜ＲＦ３の各々の幅は第２方向Ｄ２において第１群からの距離が大きいほど小さくなっており、複数の抵抗膜ＲＦ３のうちの隣り合う２つの幅の差は第１群からの距離が大きいほど大きくなっている。このことを別の観点から言えば、複数の抵抗膜ＲＦ２の各々の幅は第２方向Ｄ２において第１群からの距離が大きくなるにつれて指数関数的に変化しており、複数の抵抗膜ＲＦ３の各々の幅は第２方向Ｄ２において第１群からの距離が大きくなるにつれて指数関数的に変化している。

半導体装置ＤＥＶ３では、第２回路群に画像処理回路が含まれており、複数の抵抗膜ＲＦ２及び複数の抵抗膜ＲＦ３が当該画像処理回路に電気的に接続されている。画像処理回路では、上記のように幅が変動している複数の抵抗膜ＲＦ２及び複数の抵抗膜ＲＦ３を好適に用いることが可能である。

半導体装置ＤＥＶ３でも、複数の抵抗膜ＲＦ１が第１回路群に電気的に接続されているとともに複数の抵抗膜ＲＦ２及び複数の抵抗膜ＲＦ３が第２回路群に電気的に接続されているため、半導体装置ＤＥＶ１と同様に、第１回路群に含まれている回路の精度低下を抑制しつつ、チップ面積の増大を抑制することができる。

（第４実施形態）
第４実施形態に係る半導体装置を説明する。第４実施形態に係る半導体装置を、半導体装置ＤＥＶ４とする。ここでは、半導体装置ＤＥＶ１と異なる点を主に説明し、重複する説明は繰り返さないものとする。

半導体装置ＤＥＶ４は、半導体基板ＳＵＢと、層間絶縁膜ＩＬＤ１、層間絶縁膜ＩＬＤ２、層間絶縁膜ＩＬＤ３及び層間絶縁膜ＩＬＤ４と、配線ＷＬ１、配線ＷＬ２、配線ＷＬ３及び配線ＷＬ４と、複数の抵抗膜ＲＦ１、複数の抵抗膜ＲＦ２及び複数の抵抗膜ＲＦ３と、ビアプラグＶＰ１、ビアプラグＶＰ２、ビアプラグＶＰ３及びビアプラグＶＰ４とを有している。半導体装置ＤＥＶ４では、複数の抵抗膜ＲＦ１が第１回路群に電気的に接続されている。これらの点に関して、半導体装置ＤＥＶ４の構成は、半導体装置ＤＥＶ１の構成と共通している。

図１６は、半導体装置ＤＥＶ４における抵抗膜ＲＦの平面レイアウト図である。図１６に示されるように、半導体装置ＤＥＶ４では、複数の抵抗膜ＲＦ２の一部が第４群をなしており、複数の抵抗膜ＲＦ２の残部が第５群をなしている。第４群に属する複数の抵抗膜ＲＦ２を、複数の抵抗膜ＲＦ２ａとする。第５群に属する抵抗膜ＲＦ２を、抵抗膜ＲＦ２ｂとする。抵抗膜ＲＦ２ｂは、複数の抵抗膜ＲＦ２ａよりも第２方向Ｄ２における一方側（図１６の例では左側）にある。すなわち、複数の抵抗膜ＲＦ２ａは、第２方向Ｄ２において、複数の抵抗膜ＲＦ１と抵抗膜ＲＦ２ｂとの間に位置している。抵抗膜ＲＦ２ｂの幅は、複数の抵抗膜ＲＦ２ａの各々の幅よりも大きい。

また、半導体装置ＤＥＶ４では、複数の抵抗膜ＲＦ３の一部が第６群をなしており、複数の抵抗膜ＲＦ３の残部が第７群をなしている。第６群に属する複数の抵抗膜ＲＦ３を、複数の抵抗膜ＲＦ３ａとする。第７群に属する抵抗膜ＲＦ３を、抵抗膜ＲＦ３ｂとする。抵抗膜ＲＦ３ｂは、複数の抵抗膜ＲＦ３ａよりも第２方向Ｄ２における他方側（図１６の例では右側）にある。すなわち、複数の抵抗膜ＲＦ３ａは、第２方向Ｄ２において、複数の抵抗膜ＲＦ１と抵抗膜ＲＦ３ｂとの間に位置している。抵抗膜ＲＦ３ｂの幅は、複数の抵抗膜ＲＦ３ａの各々の幅よりも大きい。

半導体装置ＤＥＶ４では、複数の抵抗膜ＲＦ２ａ及び複数の抵抗膜ＲＦ３ａが、第２回路群に電気的に接続されている。しかしながら、抵抗膜ＲＦ２ｂ及び抵抗膜ＲＦ３ｂは、第２回路群及びその他の回路に電気的に接続されていない。すなわち、半導体装置ＤＥＶ４では、複数の抵抗膜ＲＦ２の一部及び複数の抵抗膜ＲＦ３の一部が第２回路群に電気的に接続されているが、複数の抵抗膜ＲＦ２の残部及び複数の抵抗膜ＲＦ３の残部がダミー抵抗膜になっている。これらの点に関して、半導体装置ＤＥＶ４の構成は、半導体装置ＤＥＶ１の構成と異なっている。

なお、上記の例では、第５群に属する抵抗膜ＲＦ２の数及び第７群に属する抵抗膜ＲＦ３の数が１つであったが、第５群に属する抵抗膜ＲＦ２の数及び第７群に属する抵抗膜ＲＦ３の数は複数であってもよい。

半導体装置ＤＥＶ４でも、複数の抵抗膜ＲＦ１が第１回路群に電気的に接続されているとともに複数の抵抗膜ＲＦ２の一部及び複数の抵抗膜ＲＦ３の一部が第２回路群に電気的に接続されている。そのため、半導体装置ＤＥＶ１と同様に、第１回路群に含まれている回路の精度低下を抑制しつつ、チップ面積の増大を抑制することができる。また、半導体装置ＤＥＶ４では、幅が大きくなっている複数の抵抗膜ＲＦ２の残部及び複数の抵抗膜ＲＦ３の残部が第２回路群に電気的に接続されないため、第２回路群に含まれている回路の精度低下を抑制することが可能である。

（第５実施形態）
第５実施形態に係る半導体装置を説明する。第５実施形態に係る半導体装置を、半導体装置ＤＥＶ５とする。ここでは、半導体装置ＤＥＶ１と異なる点を主に説明し、重複する説明は繰り返さないものとする。

半導体装置ＤＥＶ５は、半導体基板ＳＵＢと、層間絶縁膜ＩＬＤ１、層間絶縁膜ＩＬＤ２、層間絶縁膜ＩＬＤ３及び層間絶縁膜ＩＬＤ４と、配線ＷＬ１、配線ＷＬ２、配線ＷＬ３及び配線ＷＬ４と、複数の抵抗膜ＲＦ１、複数の抵抗膜ＲＦ２及び複数の抵抗膜ＲＦ３と、ビアプラグＶＰ１、ビアプラグＶＰ２、ビアプラグＶＰ３及びビアプラグＶＰ４とを有している。半導体装置ＤＥＶ５では、複数の抵抗膜ＲＦ１が第１回路群に電気的に接続されており、複数の抵抗膜ＲＦ２及び複数の抵抗膜ＲＦ３が第２回路群に電気的に接続されている。これらの点に関して、半導体装置ＤＥＶ５の構成は、半導体装置ＤＥＶ１の構成と共通している。

図１７は、半導体装置ＤＥＶ５における抵抗膜ＲＦの平面レイアウト図である。図１７に示されるように、半導体装置ＤＥＶ５では、複数の抵抗膜ＲＦ２の各々の長さが複数の抵抗膜ＲＦ１の各々の長さよりも短くなっている。この点に関して、半導体装置ＤＥＶ５の構成は、半導体装置ＤＥＶ１の構成と異なっている。

半導体装置ＤＥＶ５でも、複数の抵抗膜ＲＦ１が第１回路群に電気的に接続されているとともに複数の抵抗膜ＲＦ２及び複数の抵抗膜ＲＦ３が第２回路群に電気的に接続されているため、半導体装置ＤＥＶ１と同様に、第１回路群に含まれている回路の精度低下を抑制しつつ、チップ面積の増大を抑制することができる。また、半導体装置ＤＥＶ５では、複数の抵抗膜ＲＦ２の各々の長さを接続される回路の種類に応じて調整できるため、レイアウトの自由度が改善される。

＜変形例＞
上記の例では、複数の抵抗膜ＲＦ２の各々の長さを調整することにより複数の抵抗膜ＲＦ２の各々の抵抗値が調整されている。図１８は、半導体装置ＤＥＶ５の変形例における抵抗膜ＲＦの平面レイアウト図である。図１８に示されるように、複数の抵抗膜ＲＦ２の各々の抵抗値は、ビアプラグＶＰ１とビアプラグＶＰ２との間の間隔を調整することにより調整されてもよい。より具体的には、抵抗膜ＲＦ２に電気的に接続されているビアプラグＶＰ１及びビアプラグＶＰ２の第１方向Ｄ１における間隔は、抵抗膜ＲＦ１に電気的に接続されているビアプラグＶＰ１及びビアプラグＶＰ２の第１方向Ｄ１における間隔よりも短くてもよい。

以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＢＭ１，ＢＭ２，ＢＭ３，ＢＭ４バリアメタル、ＣＩＲ１，ＣＩＲ２回路、Ｄ１第１方向、Ｄ２第２方向、ＤＥＶ１，ＤＥＶ２，ＤＥＶ３，ＤＥＶ４，ＤＥＶ５半導体装置、ＩＦ絶縁膜、ＩＬＤ層間絶縁膜、ＩＬＤ１，ＩＬＤ２，ＩＬＤ３，ＩＬＤ４層間絶縁膜、ＲＦ，ＲＦ１，ＲＦ２，ＲＦ２ａ，ＲＦ２ｂ，ＲＦ３，ＲＦ３ａ，ＲＦ３ｂ抵抗膜、Ｓ１第１配線形成工程、Ｓ２第１層間絶縁膜形成工程、Ｓ３第１ビアホール形成工程、Ｓ４第１ビアプラグ形成工程、Ｓ５抵抗膜形成工程、Ｓ６第２層間絶縁膜形成工程、Ｓ７第２ビアホール形成工程、Ｓ８第２ビアプラグ形成工程、Ｓ９第２配線形成工程、Ｓ１０第３層間絶縁膜形成工程、ＶＨ１，ＶＨ２，ＶＨ３，ＶＨ４ビアホール、ＶＰ１，ＶＰ２，ＶＰ３，ＶＰ４ビアプラグ、ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４配線、ＳＵＢ半導体基板。

Claims

層間絶縁膜と、
前記層間絶縁膜上に配置されている複数の抵抗膜とを備え、
前記複数の抵抗膜の各々は、平面視において前記層間絶縁膜の上面に沿う第１方向に延びており、
前記複数の抵抗膜は、平面視において前記層間絶縁膜の上面に沿い、かつ前記第１方向に直交している第２方向に間隔を空けて並んでおり、
前記複数の抵抗膜は、第１群と、第２群と、第３群とに区分されており、
前記第１群は、前記第２方向において前記第２群と前記第３群との間に位置しており、
前記第２群に属する複数の第２抵抗膜の各々の第２幅変動量及び前記第３群に属する複数の第３抵抗膜の各々の第３幅変動量は、前記第１群に属する複数の第１抵抗膜の各々の第１幅変動量よりも大きく、
前記第１幅変動量は、基準幅と前記複数の第１抵抗膜の各々の幅との差であり、
前記第２幅変動量は、前記基準幅と前記複数の第２抵抗膜の各々の幅との差であり、
前記第３幅変動量は、前記基準幅と前記複数の第３抵抗膜の各々の幅との差であり、
前記基準幅は、前記第２方向における中央にある前記複数の抵抗膜のうちの１つの幅であり、
前記複数の第１抵抗膜は、第１回路群に電気的に接続されており、
前記複数の第２抵抗膜の少なくとも一部及び／又は前記複数の第３抵抗膜の少なくとも一部は、前記第１回路群とは異なる第２回路群に電気的に接続されており、
前記複数の第２抵抗膜の一部及び前記複数の第３抵抗膜の一部は前記第２回路群に電気的に接続されており、
前記複数の第２抵抗膜の残部及び前記複数の第３抵抗膜の残部はダミー抵抗膜であり、
前記複数の第２抵抗膜の前記残部は、前記第２方向において前記複数の第２抵抗膜の前記一部よりも前記第１群から離れており、
前記複数の第３抵抗膜の前記残部は、前記第２方向において前記複数の第３抵抗膜の前記一部よりも前記第１群から離れており、
前記複数の第２抵抗膜の前記一部の各々の前記幅及び前記複数の第３抵抗膜の前記一部の各々の前記幅は、前記基準幅よりも小さく、
前記複数の第２抵抗膜の前記残部の各々の前記幅は、前記複数の第２抵抗膜の前記一部の各々の前記幅よりも大きく、
前記複数の第３抵抗膜の前記残部の各々の前記幅は、前記複数の第３抵抗膜の前記一部の各々の前記幅よりも大きい、半導体装置。
前記複数の抵抗膜の各々は、シリコンクロム、炭素が導入されているシリコンクロム、ニッケルクロム、窒化チタン及び窒化タンタルからなる群から選択される少なくとも１つを含む材料で形成されている、請求項１に記載の半導体装置。
前記第１回路群は、アナログデジタルコンバータ回路、デジタルアナログコンバータ回路、バンドギャップリファレンス回路、高周波回路及び増幅回路の少なくともいずれかを含み、
前記第２回路群は、キャリブレーションが行われる回路及び電源電圧から電圧を生成する回路の少なくともいずれかを含む、請求項１に記載の半導体装置。