JP7721975B2 - 半導体装置 - Google Patents

Description

本発明は、パワー半導体素子を内蔵する半導体装置（半導体モジュール）に関する。

パワー半導体素子は、例えば電力変換用のスイッチング素子として用いられている。従来のパワー半導体素子を内蔵する半導体装置として、絶縁回路基板上にパワー半導体素子を構成するパワー半導体チップ（以下、単に「半導体チップ」と呼ぶ。）を配置し、半導体チップの上方にプリント基板を配置した構造が知られている。

特許文献１の図１Ｃには、モジュールパッケージ内の電力用半導体素子に接続された端子を包囲するように環状磁性部材を配置した半導体パワーモジュールが開示されている。

特開２０１０－１１７３４号公報

従来のパワー半導体素子を内蔵する半導体装置では、パワー半導体素子のスイッチング動作時に寄生インダクタンスによるサージ電圧が発生するという課題がある。

上記課題に鑑み、本発明は、パワー半導体素子を搭載した半導体装置内の配線の寄生インダクタンスを低減した半導体装置を提供することを目的とする。

本発明の一態様は、（ａ）導電板を上面側に有する絶縁回路基板と、（ｂ）導電板上に搭載された半導体チップと、（ｃ）半導体チップの上方に設けられ、半導体チップと電気的に接続されたプリント基板と、（ｄ）導電板に電気的に接続し、導電板の上方へ延伸する第１外部接続端子と、（ｅ）第１外部接続端子の外周を囲み、且つ第１外部接続端子と絶縁して設けられた第１導電ブロックと、（ｆ）半導体チップ、プリント基板及び第１導電ブロックを封止する封止部材とを備える半導体装置であることを要旨とする。

本発明によれば、パワー半導体素子を搭載した半導体装置内の配線の寄生インダクタンスを低減した半導体装置を提供することができる。

第１実施形態に係る半導体装置の側面図である。 第１実施形態に係る半導体装置の一部の平面図である。 図２のＡ－Ａ方向から見た断面図である。 第１実施形態に係る半導体装置の等価回路図である。 比較例に係る半導体装置の側面図である。 第１実施形態に係る半導体装置の導電部材の厚さを変更した場合の解析周波数とＰＮ端子間インダクタンスの関係を示すグラフである。 第１実施形態に係る半導体装置の導電部材の幅を変更した場合の解析周波数とＰＮ端子間インダクタンスの関係を示すグラフである。 第１実施形態に係る半導体装置の導電部材の隙間を変更した場合の解析周波数とＰＮ端子間インダクタンスの関係を示すグラフである。 第１実施形態に係る半導体装置の導電部材の材料を変更した場合の解析周波数とＰＮ端子間インダクタンスの関係を示すグラフである。 第２実施形態に係る半導体装置の側面図である。 第３実施形態に係る半導体装置の側面図である。 第４実施形態に係る半導体装置の一部の断面図である。 第５実施形態に係る半導体装置の一部の断面図である。 第６実施形態に係る半導体装置の一部の平面図である。 第７実施形態に係る半導体装置の一部の断面図である。

以下、図面を参照して、第１～第７実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す第１～第７実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。

以下の説明において、半導体チップの「第１主電極」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）であれば、ソース電極又はドレイン電極のいずれか一方を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であれば、エミッタ電極又はコレクタ電極のいずれか一方を意味する。静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）、ダイオードであれば、アノード電極又はカソード電極のいずれか一方を意味する。また、半導体素子の「第２主電極」とは、ＦＥＴやＳＩＴであれば、上記第１主電極とはならないソース電極又はドレイン電極のいずれか一方を意味する。ＩＧＢＴであれば、上記第１主電極とはならないエミッタ電極又はコレクタ電極のいずれか一方を意味する。ＳＩサイリスタやＧＴＯ、ダイオードであれば、上記第１主電極とはならないアノード電極又はカソード電極のいずれか一方を意味する。即ち、「第１主電極」がソース電極であれば、「第２主電極」はドレイン電極を意味する。「第１主電極」がエミッタ電極であれば、「第２主電極」はコレクタ電極を意味する。「第１主電極」がアノード電極であれば、「第２主電極」はカソード電極を意味する。

また、以下の説明における「上」、「下」、「上下」、「左」、「右」、「左右」等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば「上下」は「左右」に変換して読まれ、１８０°回転して観察すれば「上下」は反転して読まれることは勿論である。

（第１実施形態）
第１実施形態に係る半導体装置は、パワー半導体素子の２つ分の機能を有する「２イン１」と呼ばれる半導体モジュールである。第１実施形態に係る半導体装置は、図１に示すように、絶縁回路基板１と、絶縁回路基板１上に搭載された半導体チップ２ａ，２ｂとを備える。半導体チップ２ａ，２ｂの上方には、半導体チップ２ａ，２ｂと離間してプリント基板４が配置されている。半導体チップ２ａ，２ｂ及びプリント基板４の周囲は、封止部材８により封止され、半導体チップ２ａ，２ｂ及びプリント基板４が周囲と電気的に絶縁されている。

絶縁回路基板１は、絶縁基板１１と、絶縁基板１１の上面（回路面側）に配置された上側導体層（導電板）１２ａ，１２ｂと、絶縁基板１１の下面（冷却面側）に配置された下側導体層（放熱板）１３とを備える。図１では図示を省略するが、上側導体層１２ａ，１２ｂには所定の回路パターンが形成されている。

絶縁回路基板１は、例えば直接銅接合（ＤＣＢ）基板や活性ろう付け（ＡＭＢ）基板等であってもよい。絶縁基板１１は、例えば酸化アルミニウム（Ａｌ_２Ｏ_３）、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ_３Ｎ_４）、窒化ホウ素（ＢＮ）等からなるセラミクス基板や、高分子材料等を用いた樹脂絶縁基板で構成されている。上側導体層１２ａ，１２ｂ及び下側導体層１３は、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）等からなる導体箔で構成されている。

上側導体層１２ａ，１２ｂ上には、はんだ又は焼結材等の接合材（不図示）を介して、或いは直接接合技術を用いて、半導体チップ２ａ，２ｂが接合されている。半導体チップ２ａ，２ｂは、例えばシリコン（Ｓｉ）材料で構成してもよく、或いは炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ_２Ｏ_３）等のワイドバンドギャップ半導体材料で構成してもよい。半導体チップ２ａ，２ｂは、用途により種類が異なるが、例えば金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、電界効果トランジスタ（ＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、静電誘導（ＳＩ）サイリスタ、ゲートターンオフ（ＧＴＯ）サイリスタ等のパワー半導体素子、還流ダイオード（ＦＷＤ）等の整流素子等が採用可能である。ここでは、半導体チップ２ａ，２ｂがＳｉＣのＭＯＳＦＥＴである場合を説明する。

半導体チップ２ａ，２ｂは、下面側に第１主電極（ドレイン電極）をそれぞれ有し、上面側に、制御電極（ゲート電極）及び第２主電極（ソース電極）をそれぞれ有する。半導体チップ２ａの下面側のドレイン電極は、はんだ又は焼結材等の接合材を介して、絶縁回路基板１の上側導体層１２ａに接合されている。半導体チップ２ｂの下面側のドレイン電極は、はんだ又は焼結材等の接合材を介して、絶縁回路基板１の上側導体層１２ｂに接合されている。

図１では２個の半導体チップ２ａ，２ｂを例示するが、半導体チップの数は特に限定されず、定格電流等に応じて適宜選択可能である。例えば、１個の半導体チップを有していてもよく、３つ以上の半導体チップを有していてもよい。

半導体チップ２ａ，２ｂは、複数のポスト電極（バンプ）３ａ，３ｂを介してプリント基板４に接続されている。半導体チップ２ａのソース電極は、複数のポスト電極３ａの一部の下端に、はんだ又は焼結材等の接合材（不図示）を介して接合されている。半導体チップ２ａのゲート電極は、複数のポスト電極３ａの他の一部の下端に、はんだ又は焼結材等の接合材（不図示）を介して接合されている。半導体チップ２ｂのソース電極は、複数のポスト電極３ｂの一部の下端に、はんだ又は焼結材等の接合材（不図示）を介して接合されている。半導体チップ２ｂのゲート電極は、複数のポスト電極３ｂの他の一部の下端に、はんだ又は焼結材等の接合材（不図示）を介して接合されている。

ポスト電極３ａ，３ｂは、例えば棒状（ピン状）又は柱状であり、具体的には円柱、楕円柱、三角柱又は四角柱等の多角柱等であってもよい。ポスト電極３ａ，３ｂの材料としては、例えば銅（Ｃｕ）等の金属材料が使用可能である。ポスト電極３ａ，３ｂは、プリント基板４の下面側の下側配線層４３に接合していてもよく、プリント基板４の上面側の上側配線層４２まで貫通していてもよい。

プリント基板４は、絶縁層４１と、絶縁層４１の上面に配置された上側配線層４２と、絶縁層４１の下面に配置された下側配線層４３とを備える。例えば、絶縁層４１は、ポリイミド樹脂や、ガラス繊維とポリイミド樹脂との組み合わせ等からなる樹脂基板で構成されている。

上側配線層４２及び下側配線層４３は、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）等からなる導体箔で構成されている。図１では図示を省略するが、上側配線層４２及び下側配線層４３には、所定の回路パターンが形成されている。例えば、上側配線層４２及び下側配線層４３には、互いに同一の回路パターンが形成されていてもよい。上側配線層４２及び下側配線層４３は、絶縁層４１を貫通するスルーホールを介して電気的に接続されていてもよい。

絶縁回路基板１の上側導体層１２ａには、高電位側の外部接続端子（ドレイン側接続端子）６ａの下端がはんだ又は焼結材等の接合材（不図示）を介して接続されている。ドレイン側接続端子６ａは、絶縁回路基板１の上方に向かって延伸する。ドレイン側接続端子６ａの上端は、封止部材８の上面から突出し、外部回路に接続される。ドレイン側接続端子６ａは、銅（Ｃｕ）等の金属材料で構成されている。ドレイン側接続端子６ａは、絶縁回路基板１の上側導体層１２ａを介して半導体チップ２ａのドレイン電極に電流を供給する。

プリント基板４の上側配線層４２には、低電位側の外部接続端子（ソース側接続端子）６ｂ及び出力側の外部接続端子（出力端子）６ｃが接続されている。ソース側接続端子６ｂは、プリント基板４の上方に向かって延伸する。ソース側接続端子６ｂの上端は、封止部材８の上面から突出し、外部回路に接続される。ソース側接続端子６ｂは、銅（Ｃｕ）等の金属材料で構成されている。ソース側接続端子６ｂは、半導体チップ２ｂのソース電極からの電流をポスト電極３ｂ及びプリント基板４を介して外部回路に流す。

出力端子６ｃの下端は、絶縁回路基板１の上側導体層１２ｂに接続されている。出力端子６ｃは、絶縁回路基板１の上方に向かって延伸する。出力端子６ｃの上端は、封止部材８の上面から突出し、外部回路に接続される。出力端子６ｃは、銅（Ｃｕ）等の金属材料で構成されている。出力端子６ｃは、半導体チップ２ａがオン状態のときに、半導体チップ２ａのソース電極からの電流を、ポスト電極３ａ及びプリント基板４を介して外部回路に流す。出力端子６ｃは、半導体チップ２ｂがオン状態のときに、外部回路からの電流を、絶縁回路基板１の上側導体層１２ｂを介して半導体チップ２ｂのドレイン電極に供給する。

図示を省略するが、プリント基板４には、複数のゲート制御端子（外部接続端子）及び複数の補助ソース端子（外部接続端子）が接続されている。各ゲート制御端子は、半導体チップ２ａ，２ｂのオン・オフを制御する制御信号を、プリント基板４及びポスト電極３ａ，３ｂを介して半導体チップ２ａ，２ｂのゲート電極へそれぞれ印加する。各補助ソース端子は、ポスト電極３ａ，３ｂ及びプリント基板４を介して半導体チップ２ａ，２ｂのソース側の電流をそれぞれ検出する。

ドレイン側接続端子６ａ及びソース側接続端子６ｂの外周を囲むように、導電ブロック（導電部材）７が設けられている。導電ブロック７は、プリント基板４から離間して、プリント基板４の上方に設けられている。導電ブロック７は、例えば絶縁回路基板１の長手方向に沿って延伸する直方体形状を有する。導電ブロック７は、銅（Ｃｕ）、Ｃｕを主成分とするＣｕ合金、アルミニウム（Ａｌ）、又はＡｌを主成分とするＡｌ合金等の金属からなる導電材料で構成されている。

図１に示した導電ブロック７、ドレイン側接続端子６ａ、ソース側接続端子６ｂ及び出力端子６ｃの平面図を図２に示す。図２に示したＡ－Ａ方向から見た導電ブロック７を通過する断面図を図３に示す。図２では、絶縁回路基板１、半導体チップ２ａ，２ｂ及びプリント基板４の平面パターンの外形を一点鎖線で模式的に示している。

図２に示すように、プリント基板４の平面パターンの外形はＬ字状であるが、これに限定されない。また、導電ブロック７の平面パターンは矩形であるが、これに限定されない。ドレイン側接続端子６ａ及びソース側接続端子６ｂは、絶縁回路基板１の平面パターンである矩形の長手方向に並んで設けられている。導電ブロック７は、出力端子６ｃから離間するように設けられている。

図２及び図３に示すように、導電ブロック７には複数の貫通穴７ｘ，７ｙが設けられており、複数の貫通穴７ｘ，７ｙのそれぞれをドレイン側接続端子６ａ及びソース側接続端子６ｂが貫通する。導電ブロック７の厚さｔ１は、例えば１ｍｍ以上、５ｍｍ以下であるが、これに限定されない。導電ブロック７の平面パターンである矩形の短手方向の幅ｗ１は、例えば１ｍｍ以上、５ｍｍ以下であるが、これに限定されない。導電ブロック７の貫通穴７ｘ，７ｙとドレイン側接続端子６ａ及びソース側接続端子６ｂとの距離（隙間）ｄ１は、例えば０．１ｍｍ以上、１ｍｍ以下であるが、これに限定されない。

導電ブロック７の貫通穴７ｘ，７ｙとドレイン側接続端子６ａ及びソース側接続端子６ｂの間には絶縁部材（介在部品）９ａ，９ｂが設けられている。絶縁部材９ａ，９ｂとしては、樹脂等の絶縁材料が使用可能である。絶縁部材９ａ，９ｂは、ドレイン側接続端子６ａ及びソース側接続端子６ｂと導電ブロック７が互いに直接接触しないように、ドレイン側接続端子６ａ及びソース側接続端子６ｂと導電ブロック７の間を一定の距離に確保する機能を有する。絶縁部材９ａ，９ｂの厚さを調整することにより、ドレイン側接続端子６ａ及びソース側接続端子６ｂと導電ブロック７との距離（隙間）ｄ１を調整することができる。

なお、導電ブロック７の貫通穴７ｘ，７ｙとドレイン側接続端子６ａ及びソース側接続端子６ｂの間に絶縁部材９ａ，９ｂを設けた場合を例示したが、これに限定されない。例えば、絶縁部材９ａ，９ｂの代わりに、封止部材８の一部が導電ブロック７の貫通穴７ｘ，７ｙとドレイン側接続端子６ａ及びソース側接続端子６ｂの間に入り込んでいてもよい。

図１に示した封止部材８は、第１実施形態に係る半導体装置の筐体を構成し、略直方体形状を有する。封止部材８の下面から、絶縁回路基板１が露出する。封止部材８としては、例えば耐熱性が高く硬質な熱硬化性樹脂等の樹脂材料が使用可能であり、具体的にはエポキシ樹脂、マレイミド樹脂、シアネート樹脂等が使用可能である。

第１実施形態に係る半導体装置の等価回路の一例を図４に示す。図４に示すように、第１実施形態に係る半導体装置は、３相ブリッジ回路の一部を構成する。ドレイン側接続端子Ｐに、上アーム側のトランジスタＴ１の第２主電極（ドレイン電極）が接続され、ソース側接続端子Ｎに、下アーム側のトランジスタＴ２の第１主電極（ソース電極）が接続されている。トランジスタＴ１のソース電極及びトランジスタＴ２のドレイン電極が出力端子Ｕ及び補助ソース端子Ｓ１に接続されている。トランジスタＴ２のソース電極には、補助ソース端子Ｓ２が接続されている。トランジスタＴ１，Ｔ２のゲート電極にはゲート制御端子Ｇ１，Ｇ２が接続されている。トランジスタＴ１，Ｔ２には、還流ダイオード（ＦＷＤ）となるボディーダイオードＤ１，Ｄ２が逆並列に接続して内蔵されている。

図４に示したドレイン側接続端子Ｐ、ソース側接続端子Ｎ及び出力端子Ｕが、図１に示したドレイン側接続端子６ａ、ソース側接続端子６ｂ及び出力端子６ｃに対応する。図４に示したトランジスタＴ１，Ｔ２が、図１に示した半導体チップ２ａ，２ｂにそれぞれ対応する。図４に示したゲート制御端子Ｇ１，Ｇ２、補助ソース端子Ｓ１，Ｓ２は、図１では図示を省略している。

次に、第１実施形態に係る半導体装置の動作について説明する。図示を省略したゲート制御端子を介して、半導体チップ２ａ，２ｂのオン・オフを制御する制御信号が、プリント基板４及びポスト電極３ａ，３ｂを介して半導体チップ２ａ，２ｂのゲート電極へ印加され、半導体チップ２ａ，２ｂが交互にスイッチング動作を行う。

図１中の矢印Ｉ１～Ｉ６は、第１実施形態に係る半導体装置の電流経路を模式的に示している。ドレイン側接続端子６ａから入った電流（矢印Ｉ１）が、絶縁回路基板１の上側導体層１２ａを経由し、上アーム側の半導体チップ２ａからポスト電極３ａへ流れ（矢印Ｉ２）、プリント基板４を経由し、出力端子６ｃから外部回路に流れる（矢印Ｉ３）。また、外部回路から出力端子６ｃに入った電流（矢印Ｉ４）が、絶縁回路基板１の上側導体層１２ｂを経由し、下アーム側の半導体チップ２ｂからポスト電極３ｂへ流れ（矢印Ｉ５）、プリント基板４を経由し、ソース側接続端子６ｂから外部回路に流れる（矢印Ｉ６）。

ここで、比較例に係る半導体装置を説明する。比較例に係る半導体装置は、図５に示すように、導電ブロック７を有さない点が、図１に示した第１実施形態に係る半導体装置と異なる。比較例に係る半導体装置を電力変換装置でスイッチングさせる際に、半導体チップ２ａ，２ｂには以下の式（１）で表される誘導起電力ΔＶが発生する。

ΔＶ＝Ｌｓ×ｄｉ／ｄｔ …（１）

式（１）中のＬｓは電力変換装置内の変換回路部の寄生インダクタンスである。寄生インダクタンスは、入力コンデンサ内部、比較例に係る半導体装置の内部、入力コンデンサと比較例に係る半導体装置との間の接続配線に存在する。式（１）中のｄｉ／ｄｔはスイッチング時の電流変化率である。半導体チップ２ａ，２ｂには、回路の直流電圧に加えて、式（１）の誘導起電力ΔＶがサージ電圧として余分に印加される。そこで、定格電圧を決める際には、サージ電圧も含め、半導体チップ２ａ，２ｂの耐圧を超えないように設定する必要がある。

一方、比較例に係る半導体装置の電流経路Ｉ１～Ｉ６において、ドレイン側接続端子６ａ、ソース側接続端子６ｂ及び出力端子６ｃが長いため、ドレイン側接続端子６ａ、ソース側接続端子６ｂ及び出力端子６ｃ自体の寄生インダクタンスが電流経路Ｉ１～Ｉ６全体の寄生インダクタンスに占める割合が大きく、スイッチング動作時の誘導電圧の抑制が制限される。

これに対して、図１～図３に示した第１実施形態に係る半導体装置では、導電ブロック７を備えている。第１実施形態に係る半導体装置のスイッチング動作時には、図２の矢印で模式的に示すように、ドレイン側接続端子６ａ及びソース側接続端子６ｂに流れる電流の周囲には、アンペールの法則によりに磁場Ｍａ，Ｍｂが発生する。

図２に示すように導電ブロック７の上面側から見たときに、ドレイン側接続端子６ａには紙面の手前側から奥側へ電流が流れる。ドレイン側接続端子６ａの周囲には時計回りの磁場Ｍａが発生する。一方、ソース側接続端子６ｂには、ドレイン側接続端子６ａとは逆向きに、紙面の奥側から手前側へ電流が流れる。ソース側接続端子６ｂの周囲には反時計回りの磁場Ｍｂが発生する。

このとき、図３に矢印で模式的に示すように、導電ブロック７には、発生した磁場Ｍａ，Ｍｂを抑制する方向に渦電流Ｉａ，Ｉｂが生じる。この渦電流Ｉａ，Ｉｂが、ドレイン側接続端子６ａ及びソース側接続端子６ｂの周囲の磁場Ｍａ，Ｍｂを相殺して低減させる。この結果、ドレイン側接続端子６ａ及びソース側接続端子６ｂ自体の寄生インダクタンスを低減させることができる。

＜半導体装置の製造方法＞
次に、第１実施形態に係る半導体装置の製造方法（組立方法）の一例を説明する。図１に示した絶縁回路基板１を用意し、絶縁回路基板１の上側導体層１２ａ，１２ｂ上に接合材を介して半導体チップ２ａ，２ｂを搭載する。次に、半導体チップ２ａ，２ｂ上に接合材を介してポスト電極３ａ，３ｂを搭載し、ポスト電極３ａ，３ｂ上に接合材を介してプリント基板４を搭載する。

次に、絶縁回路基板１の上側導体層１２ａ，１２ｂ上に接合材を介してドレイン側接続端子６ａ及び出力端子６ｃの下端を搭載し、プリント基板４の上側配線層４２上に接合材を介してソース側接続端子６ｂの下端を搭載する。次に、絶縁部材９ａ，９ｂを貫通穴７ｘ，７ｙに設けた導電ブロック７を用意し、導電ブロック７の貫通穴７ｘ，７ｙに絶縁部材９ａ，９ｂを介してドレイン側接続端子６ａ及びソース側接続端子６ｂを圧入する。或いは、導電ブロック７の貫通穴７ｘ，７ｙに絶縁部材９ａ，９ｂを介してドレイン側接続端子６ａ及びソース側接続端子６ｂを圧入した後に、ドレイン側接続端子６ａの下端を絶縁回路基板１の上側導体層１２ａに接続すると共に、ソース側接続端子６ｂの下端をプリント基板４の上側配線層４２上に接続してもよい。

次に、加熱処理により、絶縁回路基板１、半導体チップ２ａ，２ｂ、ポスト電極３ａ，３ｂ及びプリント基板４を互いに接合する。次に、半導体チップ２ａ，２ｂ、ポスト電極３ａ，３ｂ、プリント基板４及び導電ブロック７を封止部材８で封止する。これにより、図１に示した第１実施形態に係る半導体装置が完成する。

＜実施例＞
次に、第１実施形態に係る半導体装置の導電ブロック７の各パラメータを変更した場合の実施例についてのＰＮ端子間（ドレイン側接続端子６ａとソース側接続端子６ｂの間）のインダクタンスの周波数依存性のシミュレーション結果を説明する。図６は、実施形態に係る半導体装置の導電ブロック７の厚さｔ１を１ｍｍ、３ｍｍ、５ｍｍとした場合の実施例と、導電ブロック７が無い場合の比較例についてのＰＮ端子間インダクタンスの周波数依存性のシミュレーション結果を示す。図６に示すように、導電ブロック７の厚さｔ１が厚いほど、ＰＮ端子間インダクタンスが低減することが分かる。

図７は、第１実施形態に係る半導体装置の導電ブロック７の幅ｗ１を３ｍｍ、４ｍｍ、５ｍｍとした場合の実施例と、導電ブロック７が無い場合の比較例についてのＰＮ端子間インダクタンスの周波数依存性のシミュレーション結果を示す。図７に示すように、導電ブロック７の幅ｗ１が広いほど、ＰＮ端子間インダクタンスが低減することが分かる。

図８は、第１実施形態に係る半導体装置の導電ブロック７の隙間ｄ１を０．５ｍｍ、０．２ｍｍ、０．１ｍｍとした場合の実施例と、導電ブロック７が無い場合の比較例についてのＰＮ端子間インダクタンスの周波数依存性のシミュレーション結果を示す。図８に示すように、導電ブロック７の隙間ｄ１が小さいほど、ＰＮ端子間インダクタンスが低減することが分かる。

図９は、第１実施形態に係る半導体装置の導電ブロック７の材料をアルミニウム（Ａｌ）、銅（Ｃｕ）とした場合の実施例と、導電ブロック７が無い場合の比較例についてのＰＮ端子間インダクタンスの周波数依存性のシミュレーション結果を示す。図９に示すように、導電ブロック７の材料がＡｌ及びＣｕの場合は、ＰＮ端子間インダクタンスが略同等に低減していることが分かる。

＜効果＞
以上のように、第１実施形態に係る半導体装置によれば、導電ブロック７を備えることにより、図５に示した比較例に係る半導体装置の構成から大きく変えることなく、ドレイン側接続端子６ａ及びソース側接続端子６ｂに流れる電流により発生する磁場Ｍａ，Ｍｂを渦電流Ｉａ，Ｉｂにより抑制することができる。このため、ドレイン側接続端子６ａ及びソース側接続端子６ｂ自体の寄生インダクタンス及び変換回路部経路全体の寄生インダクタンスを低減することができ、スイッチング動作時の誘導電圧の抑制が可能となる。更に、導電ブロック７が絶縁回路基板１の長手方向に沿って延伸することにより、絶縁回路基板１の反りを抑制することができる。

（第２実施形態）
第２実施形態に係る半導体装置は、図１０に示すように、ドレイン側接続端子６ａ及びソース側接続端子６ｂの外周に導電ブロック７ａ，７ｂが個別にそれぞれ設けられている点が、図１に示した第１実施形態に係る半導体装置の構成と異なる。

導電ブロック７ａ，７ｂは互いに離間して設けられている。導電ブロック７ａ，７ｂの厚さｔ１は互いに同一である。導電ブロック７ａ，７ｂの平面パターンの外形は矩形や円形であってよく、特に限定されない。導電ブロック７ａ，７ｂの平面パターンは閉じられた環状でなくてもよく、環状の一部に切り欠き部が設けられていてもよい。導電ブロック７ａ，７ｂのいずれか一方のみを有し、他方が無くてもよい。

第２実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置の構成と同様であるので、重複した説明を省略する。第２実施形態に係る半導体装置は、導電ブロック７ａ，７ｂを個別に設ける他は、第１実施形態に係る半導体装置の製造方法と同様の手順で実現可能である。

第２実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置の構成と同様に、ドレイン側接続端子６ａ及びソース側接続端子６ｂの寄生インダクタンスを低減することができる。更に、導電ブロック７ａ，７ｂを個別に設けることにより、導電ブロック７ａ，７ｂの間のスペースを有効活用することができる。

（第３実施形態）
第３実施形態に係る半導体装置は、図１１に示すように、ドレイン側接続端子６ａ及びソース側接続端子６ｂの外周に、導電ブロック７ａ，７ｂが個別にそれぞれ設けられており、更に、導電ブロック７ａ，７ｂの厚さｔ１，ｔ２が互いに異なる点が、図１に示した第１実施形態に係る半導体装置の構成と異なる。

図１１では、ドレイン側接続端子６ａの外周を囲む導電ブロック７ａの厚さｔ１が、ソース側接続端子６ｂの外周を囲む導電ブロック７ｂの厚さｔ２よりも厚いが、これとは逆に、導電ブロック７ａの厚さｔ１が導電ブロック７ｂの厚さｔ２よりも薄くてもよい。第３実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置の構成と同様であるので、重複した説明を省略する。第３実施形態に係る半導体装置は、互いに厚さｔ１，ｔ２の異なる導電ブロック７ａ，７ｂを個別に設ける他は、第１実施形態に係る半導体装置の製造方法と同様の手順で実現可能である。

第３実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置の構成と同様に、ドレイン側接続端子６ａ及びソース側接続端子６ｂの寄生インダクタンスを低減することができる。更に、ドレイン側接続端子６ａ及びソース側接続端子６ｂの外周に導電ブロック７ａ，７ｂを個別に設けて、導電ブロック７ａ，７ｂの厚さｔ１，ｔ２を互いに異ならせることにより、導電ブロック７ａ，７ｂの周囲のスペースを有効活用したり、ドレイン側接続端子６ａ及びソース側接続端子６ｂのそれぞれの寄生インダクタンスの低減量を個別に調整したりすることができる。

（第４実施形態）
第４実施形態に係る半導体装置は、図１２に示すように、ドレイン側接続端子６ａ及びソース側接続端子６ｂの外周の導電ブロック７よりも下方の位置に段差部６１，６２が設けられている点が、図３に示した第１実施形態に係る半導体装置の構成と異なる。

図１２では段差部６１，６２が導電ブロック７の下面に接触する場合を例示するが、段差部６１，６２が導電ブロック７から離間していてもよい。段差部６１，６２と導電ブロック７との接触を防止するため、段差部６１，６２は、ドレイン側接続端子６ａ及びソース側接続端子６ｂと導電ブロック７との距離（隙間）ｄ１よりも小さく設定されている。

第４実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置の構成と同様であるので、重複した説明を省略する。第４実施形態に係る半導体装置は、ドレイン側接続端子６ａ及びソース側接続端子６ｂに段差部６１，６２を設ける他は、第１実施形態に係る半導体装置の製造方法と同様の手順で実現可能である。

第４実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置の構成と同様に、ドレイン側接続端子６ａ及びソース側接続端子６ｂの寄生インダクタンスを低減することができる。更に、ドレイン側接続端子６ａ及びソース側接続端子６ｂの外周の導電ブロック７よりも下方の位置に段差部６１，６２が設けられているため、第４実施形態に係る半導体装置の組み立て時に、導電ブロック７をドレイン側接続端子６ａ及びソース側接続端子６ｂに圧入したときに段差部６１，６２がストッパとなり、導電ブロック７とプリント基板４の接触を防止することができる。

（第５実施形態）
第５実施形態に係る半導体装置は、図１３に示すように、導電ブロック７の下面に絶縁層７１が設けられている点が、図３に示した第１実施形態に係る半導体装置の構成と異なる。絶縁層７１は、導電ブロック７の下面全体を覆うように設けられている。絶縁層７１は、樹脂等の絶縁材料で構成されている。

第５実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置の構成と同様であるので、重複した説明を省略する。第５実施形態に係る半導体装置は、絶縁層７１を下面に設けた導電ブロック７を用意する他は、第１実施形態に係る半導体装置の製造方法と同様の手順で実現可能である。

第５実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置の構成と同様に、ドレイン側接続端子６ａ及びソース側接続端子６ｂの寄生インダクタンスを低減することができる。更に、導電ブロック７の下面に絶縁層７１が設けられていることにより、第５実施形態に係る半導体装置の組み立て時に導電ブロック７とプリント基板４の接触を防止することができる。

（第６実施形態）
第６実施形態に係る半導体装置は、図１４に示すように、導電ブロック７が、ドレイン側接続端子６ａ及びソース側接続端子６ｂに加え、出力端子６ｃの外周も囲むように設けられている点が、図２に示した第１実施形態に係る半導体装置の構成と異なる。

導電ブロック７には３つの貫通穴７ｘ，７ｙ，７ｚが設けられている。導電ブロック７の貫通穴７ｚには出力端子６ｃが貫通するように設けられている。導電ブロック７の貫通穴７ｚと出力端子６ｃの間には絶縁部材９ｃが設けられている。第６実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置の構成と同様であるので、重複した説明を省略する。第６実施形態に係る半導体装置は、導電ブロック７の貫通穴７ｘ，７ｙ，７ｚにドレイン側接続端子６ａ、ソース側接続端子６ｂ及び出力端子６ｃを圧入する他は、第１実施形態に係る半導体装置の製造方法と同様の手順で実現可能である。

第６実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置の構成と同様に、ドレイン側接続端子６ａ及びソース側接続端子６ｂの寄生インダクタンスを低減することができる。更に、導電ブロック７が、ドレイン側接続端子６ａ及びソース側接続端子６ｂに加え、出力端子６ｃの外周も囲むことにより、出力端子６ｃ自体の寄生インダクタンスも低減することができる。

（第７実施形態）
第７実施形態に係る半導体装置は、図１５に示すように、絶縁部材９ａ，９ｂが導電ブロック７の下面よりも下方に延伸する点が、図３に示した第１実施形態に係る半導体装置の構成と異なる。第７実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置の構成と同様であるので、重複した説明を省略する。第７実施形態に係る半導体装置は、第１実施形態に係る半導体装置の製造方法と同様の手順で実現可能である。

第７実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置の構成と同様に、ドレイン側接続端子６ａ及びソース側接続端子６ｂの寄生インダクタンスを低減することができる。なお、図１５では、絶縁部材９ａ，９ｂが導電ブロック７の下面よりも下方に延伸する場合を例示したが、ドレイン側接続端子６ａ及びソース側接続端子６ｂの上端が外部回路に接続するのを阻害しない程度に、絶縁部材９ａ，９ｂが導電ブロック７の上面よりも上方に延伸していてもよい。

（その他の実施形態）
上記のように、本発明は第１～第７実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

例えば、第１～第７実施形態に係る半導体装置として、パワー半導体素子２つ分の機能を有する「２イン１」の構成を例示したが、パワー半導体素子の１つ分の機能を有する「１イン１」の構成にも適用可能である。

また、第１～第７実施形態がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

１…絶縁回路基板
２ａ，２ｂ…半導体チップ
３ａ，３ｂ…ポスト電極（バンプ）
４…プリント基板
６ａ…ドレイン側接続端子（外部接続端子）
６ｂ…ソース側接続端子（外部接続端子）
６ｃ…出力端子（外部接続端子）
７，７ａ，７ｂ…導電ブロック（導電部材）
７ｘ，７ｙ，７ｚ…貫通穴
８…封止部材
９ａ，９ｂ…絶縁部材（介在部品）
１１…絶縁基板
１２ａ，１２ｂ…上側導体層（導電板）
１３…下側導体層（放熱板）
４１…絶縁層
４２…上側配線層
４３…下側配線層
６１，６２…段差部
７１…絶縁層
Ｄ１，Ｄ２…還流ダイオード
Ｇ１，Ｇ２…ゲート制御端子
Ｉ１～Ｉ６…電流経路
Ｉａ，Ｉｂ…渦電流
Ｍａ，Ｍｂ…磁場
Ｎ…ソース側接続端子
Ｐ…ドレイン側接続端子
Ｓ１，Ｓ２…補助ソース端子
Ｔ１，Ｔ２…トランジスタ
Ｕ…出力端子

Claims (13)

1. 導電板を上面側に有する絶縁回路基板と、
   前記導電板上に搭載された半導体チップと、
   前記半導体チップの上方に設けられ、前記半導体チップと電気的に接続されたプリント基板と、
   前記導電板に電気的に接続し、前記導電板の上方へ延伸する第１外部接続端子と、
   前記第１外部接続端子の外周を囲み、且つ前記第１外部接続端子と絶縁して設けられた第１導電ブロックと、
   前記半導体チップ、前記プリント基板及び前記第１導電ブロックを封止する封止部材と、
   を備え、
   前記第１外部接続端子の下端が、前記プリント基板に接合されていることを特徴とする半導体装置。
2. 前記第１導電ブロックは、銅又はアルミニウムを含むことを特徴とする請求項１に記載の半導体装置。
3. 前記第１外部接続端子と前記第１導電ブロックの間に設けられた絶縁部材を更に備えることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記封止部材の一部が、前記第１外部接続端子と前記第１導電ブロックの間に設けられることを特徴とする請求項１又は２に記載の半導体装置。
5. 前記導電板に電気的に接続し、前記導電板の上方へ延伸する第２外部接続端子を更に備え、
   前記第１導電ブロックが、前記第２外部接続端子の外周を囲み、前記第２外部接続端子と絶縁されて設けられる
   ことを特徴とする請求項１～４のいずれか１項に記載の半導体装置。
6. 導電板を上面側に有する絶縁回路基板と、
   前記導電板上に搭載された半導体チップと、
   前記半導体チップの上方に設けられ、前記半導体チップと電気的に接続されたプリント基板と、
   前記導電板に電気的に接続し、前記導電板の上方へ延伸する第１外部接続端子と、
   前記第１外部接続端子の外周を囲み、且つ前記第１外部接続端子と絶縁して設けられた第１導電ブロックと、
   前記半導体チップ、前記プリント基板及び前記第１導電ブロックを封止する封止部材と、
   前記導電板に電気的に接続し、前記導電板の上方へ延伸する第２外部接続端子と、
   前記第１導電ブロックから離間し、前記第２外部接続端子の外周を囲み、且つ前記第２外部接続端子と絶縁して設けられた第２導電ブロックと、
   を備えることを特徴とする半導体装置。
7. 前記第１導電ブロック及び前記第２導電ブロックが互いに同じ厚さを有することを特徴とする請求項６に記載の半導体装置。
8. 前記第１導電ブロック及び前記第２導電ブロックが互いに異なる厚さを有することを特徴とする請求項６に記載の半導体装置。
9. 前記第１外部接続端子の外周の、前記第１導電ブロックの下面よりも下方の位置に段差部が設けられていることを特徴とする請求項１～８のいずれか１項に記載の半導体装置。
10. 前記第１導電ブロックの下面に設けられた絶縁層を更に備えることを特徴とする請求項
    １～９のいずれか１項に記載の半導体装置。
11. 前記第１外部接続端子及び前記第２外部接続端子には互いに逆方向に電流が流れることを特徴とする請求項５～８のいずれか１項に記載の半導体装置。
12. 前記導電板に電気的に接続し、前記導電板の上方へ延伸する第３外部接続端子を更に備え、
    前記第１導電ブロックが、前記第３外部接続端子の外周を囲み、前記第３外部接続端子と絶縁されて設けられる
    ことを特徴とする請求項５に記載の半導体装置。
13. 前記第１導電ブロックが、前記絶縁回路基板の長手方向に延伸するように設けられていることを特徴とする請求項１～５のいずれか１項に記載の半導体装置。