JP7721982B2 - 半導体装置 - Google Patents

Description

この発明は、半導体装置に関する。

従来、パワーデバイスに用いられるＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造の半導体装置（以下、ＭＯＳ型半導体装置とする）として、半導体基板に形成したトレンチ内にＭＯＳゲートを埋め込んだトレンチゲート構造を有する装置が公知である。このトレンチゲート構造のＭＯＳ型半導体装置では、一般的に、高耐圧化と低オン抵抗化とがトレードオフの関係にある。このようなトレードオフの関係を改善したＭＯＳ型半導体装置として、ＭＯＳゲートを埋め込んだトレンチの底部（ドレイン側端部）を囲むように設けられた、ドリフト層と異なる導電型のフローティング領域を備えた装置が提案されている（例えば、下記特許文献１参照。）。

従来のＭＯＳ型半導体装置の構造について説明する。図９は、従来の半導体装置の要部の構造を示す断面図である。図９には、オン状態のときに電流が流れる活性領域に配置される単位セル（素子の機能単位）構造を示す。図９は、下記特許文献１の図１に相当する。図９に示すように、従来の半導体装置１００は、ｎ^-型ドリフト層１０２の第１主面側にＭＯＳゲート構造を備え、第２主面側にｎ⁺型ドレイン層１０１を備える。ＭＯＳゲート構造は、ｐ^-型ベース領域１０３、ｎ⁺型ソース領域１０４、トレンチ１０５、堆積絶縁層１０６、ゲート絶縁膜１０７およびゲート電極１０８からなる。ｎ⁺型ソース領域１０４は、ｐ^-型ベース領域１０３の内部に選択的に設けられている。

トレンチ１０５は、深さ方向にｎ⁺型ソース領域１０４およびｐ^-型ベース領域１０３を貫通してｎ^-型ドリフト層１０２に達する。堆積絶縁層１０６は、トレンチ１０５のドレイン側に埋め込まれている。ゲート電極１０８は、トレンチ１０５の内部において堆積絶縁層１０６の上（ソース側）に設けられている。ゲート電極１０８は、トレンチ１０５の側壁に設けられたゲート絶縁膜１０７を挟んでｐ^-型ベース領域１０３およびｎ⁺型ソース領域１０４に対向する。ｎ^-型ドリフト層１０２の内部には、フローティング状態のｐ型拡散領域（以下、ｐ型埋め込み領域とする）１０９が設けられている。トレンチ１０５の底部は、ｐ型埋め込み領域１０９の内部に位置する。符号１１０，１１１はそれぞれソース電極およびドレイン電極である。

従来の半導体装置１００は、ｎ^-型ドリフト層１０２の内部にフローティング状態のｐ型埋め込み領域１０９を備えた構造（以下、フローティング構造とする）とすることで、次の特性を有する。ゲート電圧を印加しない（または負のゲート電圧を印加した）オフ状態では、ｎ^-型ドリフト層１０２の内部に、ｐ^-型ベース領域１０３とｎ^-型ドリフト層１０２との間のｐｎ接合１２１から空乏層（不図示）が広がる。この空乏層がｐ型埋め込み領域１０９にまで到達することでｐ型埋め込み領域１０９がパンチスルー状態となり、ｐ^-型ベース領域１０３とｎ^-型ドリフト層１０２との間のｐｎ接合１２１からｐ型埋め込み領域１０９までの電位が固定される。また、ｎ^-型ドリフト層１０２の内部には、ｐ型埋め込み領域１０９とｎ^-ドリフト層１０２との間のｐｎ接合１２２からも空乏層（不図示）が広がる。

このようにｐ^-型ベース領域１０３とｎ^-型ドリフト層１０２との間のｐｎ接合１２１から空乏層が広がることで当該ｐｎ接合１２１付近が電界強度のピークとなる。さらに、ｐ型埋め込み領域１０９とｎ^-型ドリフト層１０２との間のｐｎ接合１２２から空乏層が広がることで当該ｐｎ接合１２２付近にも電界強度のピークが形成される。すなわち、電界強度のピークを２箇所に分散させることができる。このため、電界強度の最大ピーク値を低減させることができ、高耐圧化を図ることができる。また、高耐圧を確保することができるため、ｎ^-型ドリフト層１０２の不純物濃度を高くして低オン抵抗化を図ることができる。このようなフローティング構造のメカニズムについて、電界強度分布の算出結果が詳細に開示されている（例えば、下記特許文献２参照。）。

例えば、インバータ回路等に用いられる通常のＭＯＳ型半導体装置では、一般的に、ゲート電圧Ｖｇによって半導体装置のオン・オフを制御することでドレイン電圧Ｖｄが変化する。図１０は、従来の半導体装置の電圧波形を示す特性図である。具体的には、図１０に示すように、閾値電圧以上のゲート電圧Ｖｇを印加したオン状態（以下、第１状態Ａとする）では、ｎ^-型ドリフト層に空乏層が広がっていないため、ドレイン電圧Ｖｄは低く、低オン抵抗の状態で動作する。一方、ゲート電圧Ｖｇを印加せずにオフ状態を維持している間（以下、第２状態Ｂとする）は、ｎ^-型ドリフト層に空乏層が広がった状態（高オン抵抗の状態）となり、ドレイン電圧Ｖｄが高い状態で維持される。すなわち、空乏層の広がりによってドレイン－ソース間の耐圧が保持された状態となる。そして、オフ状態から再度オン状態に移行されることで（以下、第３状態Ｃとする）、第２状態Ｂのときに広がっていた空乏層の幅が狭くなるため、再度、低オン抵抗の状態で動作する。その後、第２状態Ｂと第３状態Ｃとが交互に繰り返される。このように、通常のＭＯＳ型半導体装置（フローティング構造でないＭＯＳ型半導体装置）では、第２状態Ｂのときに、ｎ^-型ドリフト層の内部にｐ^-型ベース領域とｎ^-型ドリフト層との間のｐｎ接合から空乏層が広がる。そして、第２状態Ｂのときにｐ^-型ベース領域とｎ^-型ドリフト層との間のｐｎ接合から広がった空乏層の幅は、第３状態Ｃのときにｐ^-型ベース領域からｎ^-型ドリフト層へのホール（正孔）の供給により即時に狭くなる。

ただし、図９に示す従来のフローティング構造の半導体装置１００では、通常のＭＯＳ型半導体装置と比較して、第３状態Ｃのときに高オン抵抗の状態から低オン抵抗の状態に戻りにくい。その理由は、次の通りである。従来の半導体装置１００では、第２状態Ｂのときに、ｐ^-型ベース領域１０３とｎ^-型ドリフト層１０２との間のｐｎ接合１２１と、ｐ型埋め込み領域１０９とｎ^-型ドリフト層１０２との間のｐｎ接合１２２との２箇所から空乏層が広がる。そして、第３状態Ｃのときに、ソース電極１１０に接続されたｐ^-型ベース領域１０３には外部からホールが供給されるが、ｐ型埋め込み領域１０９はフローティング状態であるため、ｐ型埋め込み領域１０９には外部からホールの供給は行われない。このため、第３状態Ｃのときに、ｐ型埋め込み領域１０９自身からのホールの供給だけでは、ｐ型埋め込み領域１０９のドレイン側に広がった空乏層の幅を狭くするための十分なホールの量を短時間で補うことができない。すなわち、第３状態Ｃのときに空乏層の幅を狭くするために供給すべきホールの量が足りず、ｐ型埋め込み領域１０９のドレイン側にまで広がった空乏層の幅が再び狭くなるまでには時間がかかる。その結果、図１０に点線で示すように、第３状態Ｃのときにドレイン電圧Ｖｄが徐々に低くなって最低値に達する。このため、即時に低オン抵抗の状態に戻らず、過渡的なオン抵抗特性に悪影響が生じる。特に、チップサイズが大きい場合、第３状態Ｃのときに空乏層の幅を狭くするために供給すべきホールの量が多くなるため、チップサイズが大きくなるほどホールの供給に遅れが生じる。一般的には、オン抵抗特性に悪影響が生じるチップサイズは数ｍｍ角以上程度である。

また、従来のフローティング構造の別の装置として、トレンチの側壁に設けられたゲート絶縁膜に沿って、かつｐ^-型ベース領域とフローティング状態のｐ型拡散領域（ｐ型埋め込み領域）とを連結するように設けられ、オン状態のときにフローティング状態のｐ型拡散領域へのホール供給路となるｐ^--型拡散領域を備えた装置が提案されている（例えば、下記特許文献３参照。）。

下記特許文献３に示す構造について説明する。図１１は、従来の半導体装置の別の一例の構造を示す断面図である。図１１には、直線状の平面形状を有するトレンチ１０５に埋め込んだゲート電極１０８をトレンチ１０５の長手方向に平行に切断した断面構造を示す。図１１は、下記特許文献３の図４に相当する。図１１に示す従来の半導体装置２００が図９に示す従来の半導体装置１００と異なる点は、ｎ^-型ドリフト層１０２の内部にｐ^--型拡散領域１１２が設けられている点である。ｐ^--型拡散領域１１２は、堆積絶縁層１０６の、トレンチ１０５側壁の部分に沿って設けられ、ｐ^-型ベース領域１０３とｐ型埋め込み領域１０９とを連結する。

ｐ^--型拡散領域１１２は、不純物濃度が極めて低く、ｎ^-型ドリフト層１０２との間のｐｎ接合から広がる空乏層により超高抵抗な領域となる。このため、オフ状態のときには、ｐ型埋め込み領域１０９は、図９に示す従来の半導体装置１００（下記特許文献１，２）と同様にフローティング状態となる。したがって、上述したフローティング構造と同様に、ドレイン－ソース間の耐圧が保持された状態となり、高耐圧化を図ることができる。一方、オン状態のときには、ｐ^--型拡散領域１１２によってｐ型埋め込み領域１０９がソース電位に固定されることで、ｐ型埋め込み領域１０９からｎ^-型ドリフト層１０２へホールが供給される。したがって、オン状態のときに供給されるホールの量を増やすことができる。

図１１において、符号１１５～１１９は、それぞれ、終端構造部２０２のトレンチ、堆積絶縁層、ゲート絶縁膜、ゲート電極およびｐ型埋め込み領域である。終端構造部２０２のトレンチ１１５、堆積絶縁層１１６、ゲート絶縁膜１１７、ゲート電極１１８およびｐ型埋め込み領域１１９は、活性領域２０１のトレンチ１０５、堆積絶縁層１０６、ゲート絶縁膜１０７、ゲート電極１０８およびｐ型埋め込み領域１０９と同様の構造を有する。ゲート電極１１８は最も活性領域２０１側のトレンチ１１５に設けられ、その他のトレンチ１１５には堆積絶縁層１１６が埋め込まれている。終端構造部２０２は、活性領域２０１の周囲を囲み、ｎ^-型ドリフト層１０２の第１主面側の電界を緩和し耐圧を保持する領域である。

特開２００５－１４２２４３号公報 特開平９－１９１１０９号公報 特開２００７－２４２８５２号公報

しかしながら、上記特許文献１，２には、トレンチ１０５の底部付近の電界強度を低下させることはできるが、オン状態のときに少数キャリア（ホール）の引き抜きを防止することについて記載されていない。また、上記特許文献１，２を絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などの伝導度変調効果を利用したデバイスに適用したとしても、伝導度変調効果は向上されない。

また、ｐ^--型拡散領域１１２は、トレンチ１０５の側壁に斜めにイオン注入をすることやエピタキシャル成長を複数回行うことで形成される。このため、プロセスが複雑になるという課題がある。また、上記特許文献３では、ＩＧＢＴなどの伝導度変調効果を利用したデバイスに適用した場合、オン状態のときにソース電位に固定されたｐ型埋め込み領域１０９からホールが引き抜かれる。このため、伝導度変調が起こりにくくなり、オン抵抗特性が悪化するという課題がある。

この発明は、上述した従来技術による問題点を解消するため、オン抵抗特性を向上させることができる半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１半導体層の第１主面側に、前記第１半導体層より高不純物濃度の第１導電型の第２半導体層が設けられる。前記第２半導体層の内部に選択的に、前記第２半導体層より低不純物濃度の第１導電型の第５半導体領域が設けられる。前記第２半導体層の、前記第１半導体層と反対側の表面に第２導電型の第１半導体領域が設けられる。前記第１半導体領域の内部に選択的に第１導電型の第２半導体領域が設けられる。前記第２半導体領域および前記第１半導体領域を貫通して前記第１半導体層に達するトレンチが設けられる。前記トレンチの内部に、前記トレンチの底部および側壁に沿ってゲート絶縁膜が設けられる。前記トレンチの内部の、前記ゲート絶縁膜の内側にゲート電極が設けられる。前記第１半導体層の内部に前記トレンチの底部を囲むように選択的に第２導電型の第３半導体領域が設けられる。前記第１半導体層の第２主面側に第４半導体領域が設けられる。前記第１半導体領域および前記第２半導体領域に電気的に接続された第１電極が設けられる。前記第４半導体領域に電気的に接続された第２電極が設けられる。前記第５半導体領域は、一方の表面が前記第１半導体領域と接し、他方の表面が前記第３半導体領域と接し、一方の側面が前記ゲート絶縁膜と接する。前記トレンチは、ストライプ形状であり、前記第５半導体領域は、前記トレンチの奥行き方向に部分的に設けられている。

また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域は、前記第１半導体層と同じ不純物濃度であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域は、前記第１半導体層より低不純物濃度であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域の幅は、前記第２半導体層の幅より狭いことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域は、前記トレンチの奥行き方向に部分的に複数設けられていることを特徴とする。

上述した発明によれば、オン状態のときに、ｐ型埋め込み領域（第２導電型の第３半導体領域）はフローティング状態であるため、ｐ型埋め込み領域からエミッタ電極（第１電極）への少数キャリア（ホール）の引き抜きが生じない。このため、ＩＧＢＴなどの伝導度変調効果を利用したデバイスにおいて伝導度変調が妨げられることはない。これにより、オン抵抗特性が悪化することを防止することができる。

本発明にかかる半導体装置によれば、オン抵抗特性を向上させることができるという効果を奏する。

実施の形態１にかかる半導体装置の構造を示す断面図である。 実施の形態１にかかる半導体装置の構造を示す図１のＡ－Ａ’上面図である（その１）。 実施の形態１にかかる半導体装置の構造を示す図１のＡ－Ａ’上面図である（その２）。 実施の形態１にかかる半導体装置の構造を示す図１のＡ－Ａ’上面図である（その３）。 実施の形態１にかかる半導体装置のオフ状態の動作を示す断面図である。 実施の形態１にかかる半導体装置のオン状態の動作を示す断面図である。 実施の形態１にかかる半導体装置の他の構造を示す断面図である。 実施の形態２にかかる半導体装置の構造を示す断面図である。 従来の半導体装置の要部の構造を示す断面図である。 従来の半導体装置の電圧波形を示す特性図である。 従来の半導体装置の別の一例の構造を示す断面図である。

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。そして、同じまたは同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。

（実施の形態１）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製（製造）された炭化珪素半導体装置について、トレンチ型ＩＧＢＴ５０を例に説明する。

図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１に示すように、実施の形態１にかかる半導体装置において、ｎ^-型ドリフト層（第１導電型の第１半導体層）２の第１主面側には、トレンチゲート構造のＭＯＳゲート構造が設けられている。ＭＯＳゲート構造は、ｐ^-型ベース領域（第２導電型の第１半導体領域）３、ｎ⁺型エミッタ領域（第１導電型の第２半導体領域）４、トレンチ５、ゲート絶縁膜７およびゲート電極８からなる。トレンチ５は、例えば、図１に示すように、ストライプ形状である。図１では、トレンチ型ＩＧＢＴ５０の主電流が流れる活性領域のみを示している。

ｎ^-型ドリフト層２の第２主面側には、ｐ⁺型コレクタ層（第２導電型の第４半導体領域）１が設けられている。ｐ⁺型コレクタ層１は、ｎ^-型ドリフト層２の第２主面の表面層に例えばイオン注入によって形成した拡散領域であってもよいし、実施の形態１にかかる半導体装置を作製（製造）するために用意したｐ⁺型出発基板（半導体チップ）で構成されていてもよい。ｐ⁺型コレクタ層１をｐ⁺型出発基板とする場合、ｎ^-型ドリフト層２は、ｐ⁺型コレクタ層１となるｐ⁺型出発基板の例えばおもて面に堆積したエピタキシャル層である。

ｎ^-型ドリフト層２の第１主面側には、高濃度ｎ型層（第１導電型の第２半導体層）６が設けられている。高濃度ｎ型層６は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ）である。高濃度ｎ型層６は、ｐ^-型ベース領域３と、後述するｐ型埋め込み領域９とに挟まれた部分に設けられ、ｎ^-型ドリフト層２より高不純物濃度である。例えば、ｎ^-型ドリフト層２の不純物濃度が１×１０¹⁴／ｃｍ³以上１×１０¹⁶／ｃｍ³以下程度の範囲内である場合、高濃度ｎ型層６の不純物濃度は例えば１×１０¹⁷／ｃｍ³以下程度である。

高濃度ｎ型層６の後述するゲート絶縁膜７と接する部分の一部に、ｎ^-型領域（第１導電型の第５半導体領域）１５が設けられている。ｎ^-型領域１５は、ｎ^-型ドリフト層２と同程度の不純物濃度である。ｎ^-型領域１５は、高濃度ｎ型層６と同じ厚さである。このため、一方の表面がｐ^-型ベース領域３と接し、他方の表面がｐ型埋め込み領域９と接する。

図２～図４は、実施の形態１にかかる半導体装置の構造を示す図１のＡ－Ａ’上面図である。図２に示すように、ｎ^-型領域１５の幅は、高濃度ｎ型層６の幅より狭くてもよいし、図３に示すように、ｎ^-型領域１５の幅は、高濃度ｎ型層６の幅と同じであってもよい。ｎ^-型領域１５は、高濃度ｎ型層６よりも低不純物濃度であり、抵抗が高く、後述するように、ｎ^-型領域１５の反転層は、ゲート絶縁膜７と接する部分に形成されるため、ｎ^-型領域１５の幅は、高濃度ｎ型層６の幅より狭い方が好ましい。図２および図３は、ゲート絶縁膜７の片側のみを記載しており、ｎ^-型領域１５は、もう一方の片側の同じ位置に対称に設けられる。また、図４のように、ｎ^-型領域１５は非対称に設けられてもよい。また、ｎ^-型領域１５を、片側のみに設けてもよい。また、ｎ^-型領域１５は、トレンチ５の奥行き方向（長手方向）に部分的に複数設けられていることが好ましい。ｎ^-型領域１５が一つだけであると、ｎ^-型領域１５の部分とｎ^-型領域１５から離れた部分との距離が大きくなり、電位差が大きくなるためである。

図５は、実施の形態１にかかる半導体装置のオフ状態の動作を示す断面図である。図６は、実施の形態１にかかる半導体装置のオン状態の動作を示す断面図である。オフ状態とは、半導体装置が動作しない状態であり、ゲート電圧を少なくとも０Ｖ以下にした状態（ゲート電極にゲート電圧を印加しないまたは負のゲート電圧を印加した状態）である。オン状態とは、半導体装置が動作する状態であり、ゲート電圧を閾値電圧以上とした状態である（ゲート電圧≧閾値電圧）。

オン状態では、ゲート電極８に正のゲート電圧が印加され、ｎ^-型領域１５のゲート絶縁膜７と接する部分に、チャネル電子反転層１２が形成され、チャネル電子が誘起される。これにより、ｐ^-型ベース領域３とｐ型埋め込み領域９とが電気的に直接接続されないようになり、ｐ^-型ベース領域３へのホールの排出が抑えられ、ｎ^-型ドリフト層２内のホール密度を高めることができ、キャリア密度が上昇し、オン抵抗特性を向上させることができる。

一方、オフ状態では、ｎ^-型領域１５のゲート絶縁膜７と接する部分に、ホール反転層１３が形成される。このホール反転層１３によってｐ^-型ベース領域３とｐ型埋め込み領域９とが電気的に接続される。このため、オフ状態の時にｐ型埋め込み領域９はエミッタ電位に固定される。低不純物濃度のｎ^-型領域１５のゲート絶縁膜７と接する部分には、ホール反転層１３が誘起されやすく、ゲート電極８の電位が０Ｖ付近でもｐ型埋め込み領域９がエミッタ電位になる。スイッチング時に従来構造よりも早くエミッタ電位になることで、ゲート絶縁膜７への高電界を抑制し、保護効果が高まり、耐圧低下やゲート絶縁膜７の信頼性低下を抑制することができる。

また、オフ状態のときにｎ^-型領域１５のゲート絶縁膜７と接する部分に、ホール反転層１３を生じさせるために、ｎ^-型ドリフト層２の不純物濃度、ゲート絶縁膜７の厚さ、およびゲート電極８の仕事関数が適宜設定される。具体的には、ｎ^-型領域１５の不純物濃度は、例えば、ｎ^-型ドリフト層２の不純物濃度と同じであり、オフ状態のときにホール反転層１３が生じる（すなわちホールが存在する）程度に低く設定されている。

ｐ^-型ベース領域３は、高濃度ｎ型層６上に設けられている。ｐ^-型ベース領域３は、高濃度ｎ型層６に堆積したエピタキシャル層であってもよいし、高濃度ｎ型層６の表面層に例えばイオン注入によって形成された拡散領域であってもよい。

ｐ^-型ベース領域３の不純物濃度は、低くするほど閾値電圧が低くなるが、ゲート電圧を少なくとも０Ｖ以下にしたときに、ｐ^-型ベース領域３の、ゲート電極８に対向する部分にチャネル（ｎ型の反転層）が形成されない（オン状態にならない）程度に低いことが好ましい。ｎ⁺型エミッタ領域４は、ｐ^-型ベース領域３の内部に選択的に設けられている。ｎ⁺型エミッタ領域４は、エピタキシャル層であってもよいし、例えばイオン注入によって形成された拡散領域であってもよい。ｐ⁺型コンタクト領域１４が、ｐ^-型ベース領域３の内部に選択的に設けられていてもよい。ｎ⁺型エミッタ領域４は、ゲート絶縁膜７と接し、ｐ⁺型コンタクト領域１４は、ゲート絶縁膜７から離れた位置に設けられる。トレンチ５は、ｎ⁺型エミッタ領域４、ｐ^-型ベース領域３および高濃度ｎ型層６を貫通してｎ^-型ドリフト層２に達する。

ｐ^-型ベース領域３内には、閾値電圧（Ｖｔｈ）を調整するため、ｐ^-型ベース領域３のチャネルが形成される部分にイオン注入を行ってもよい。これにより、ｐ^-型ベース領域３よりも不純物濃度を高くしたチャネルインプラ層１７が形成される。

ゲート電極８は、トレンチ５の底部および側壁に設けられたゲート絶縁膜７を挟んで高濃度ｎ型層６、ｎ^-型領域１５、ｐ^-型ベース領域３、ｎ⁺型エミッタ領域４、チャネルインプラ層１７およびｎ^-型ドリフト層２に対向する。ゲート電極８のコレクタ側の端部は、ｐ^-型ベース領域３と高濃度ｎ型層６との間のｐｎ接合２１よりもコレクタ側に位置する。ｎ^-型ドリフト層２の内部には、ｐ^-型ベース領域３と離してｐ型拡散領域（ｐ型埋め込み領域（第２導電型の第３半導体領域））９が選択的に設けられている。ｐ型埋め込み領域９は、トレンチ５の底部を囲むようにｎ^-型ドリフト層２の内部に埋め込まれており、ゲート絶縁膜７を挟んでゲート電極８に対向する。すなわち、ｐ型埋め込み領域９の内部にトレンチ５の底部が位置する。ｐ型埋め込み領域９は、トレンチ５よりも幅が広く、エミッタ側の表面は、ｎ^-型領域１５および高濃度ｎ型層６と接している。

ｐ型埋め込み領域９は、トレンチ側壁に設けられたゲート絶縁膜７を挟んでゲート電極８に対向しない程度に、トレンチ５の内壁に沿ってエミッタ側に延在していてもよい。ｐ型埋め込み領域９は、ｎ^-型ドリフト層２にかかる電界を緩和する機能を有する。ｐ型埋め込み領域９は、例えばイオン注入によって形成された拡散領域であってもよい。ｐ型埋め込み領域９の不純物濃度は、設計条件に合わせて種々変更可能であり、エネルギー準位の縮退が起きない（フェルミ準位が価電子帯中に移動しない）程度に高くてもよい。例えば、ｐ型埋め込み領域９の不純物濃度は、コレクタに高電圧が印加された場合においてもｐ型埋め込み領域９全体が空乏化しない程度に高く、例えばｎ^-型ドリフト層２の不純物濃度と同程度以上に設定されている。

また、ゲート絶縁膜７の厚さは、トレンチの底の部分、側壁の部分で同じであってもよい。エミッタ電極（第１電極）１０は、ｐ^-型ベース領域３およびｎ⁺型エミッタ領域４に接し、図示省略する層間絶縁膜によってゲート電極８と電気的に絶縁されている。ｐ⁺型コンタクト領域１４が設けられている場合、エミッタ電極１０は、ｐ⁺型コンタクト領域１４およびｎ⁺型エミッタ領域４に接する。コレクタ電極（第２電極）１１は、ｐ⁺型コレクタ層１に接する。

特に限定しないが、例えば実施の形態１にかかる半導体装置が耐圧１３ｋＶクラスである場合、ｎ⁺型エミッタ領域４およびｐ⁺型コレクタ層１は十分に高い不純物濃度（１×１０¹⁸／ｃｍ³以上程度）であり、その厚さは０．１μｍ以上程度である。ｐ^-型ベース領域３の不純物濃度は、ゲート絶縁膜７の厚さにもよるが、１×１０¹⁵／ｃｍ³以上１×１０¹⁷／ｃｍ³以下程度である。ｎ^-型ドリフト層２の厚さは１００μｍ以上１５０μｍ以下程度である。ｎ^-型ドリフト層２の不純物濃度は上述した範囲程度であり、好ましくは５×１０¹⁴／ｃｍ³以下程度である。トレンチ５の深さは１μｍ以上３μｍ以下程度である。ゲート絶縁膜７の厚さは５０ｎｍ以上２００ｎｍ以下程度である。ｐ型埋め込み領域９の不純物濃度は１×１０¹⁸／ｃｍ³程度以上である。

次に、実施の形態１にかかる半導体装置の動作について説明する。エミッタ電極１０は、グランドに接地された状態か、負の電圧が印加された状態となっている（エミッタ電位≦０）。コレクタ電極１１は、正の電圧が印加された状態となっている（コレクタ電位＞０）。この状態では、ｐ^-型ベース領域３とｎ^-型ドリフト層２との間のｐｎ接合２１は逆バイアスされている。このため、ｐ^-型ベース領域３およびｎ^-型ドリフト層２の内部に空乏層（不図示）が広がり、伝導キャリアである電子の経路（チャネル）が遮断されている。このとき、ゲート電極８にゲート電圧を印加しないまたは負のゲート電圧を印加した状態（ゲート電圧≦０Ｖ）では、エミッタ－コレクタ間に電流は流れない。すなわち、オフ状態が維持される。オフ状態が維持されている間、ｎ^-型領域１５のゲート絶縁膜７と接する部分には、チャネル電子反転層１２が形成され、ｐ^-型ベース領域３とｐ型埋め込み領域９とが電気的に接続される。このため、ｐ型埋め込み領域９はｐ^-型ベース領域３とほぼ同じベース（エミッタ）電位に固定され、ｐ型埋め込み領域９とｎ^-型ドリフト層２との間のｐｎ接合２２も逆バイアスされる。

一方、ゲート電極８への印加電圧を閾値電圧以上にした場合（ゲート電圧≧閾値電圧）、ｐ^-型ベース領域３の、ｎ⁺型エミッタ領域４とｎ^-型ドリフト層２とに挟まれた部分（ゲート電極８に対向する部分）に、ゲート絶縁膜７に沿ってチャネル電子反転層１２が形成される。これによって、ｎ⁺型エミッタ領域４、チャネル電子反転層１２およびｎ^-型ドリフト層２が伝導キャリアである電子の経路となる。すなわち、エミッタ電極１０から出た電子は、ｎ⁺型エミッタ領域４、ｎ型の反転層およびｎ^-型ドリフト層２を通ってコレクタ電極１１へと動き、エミッタ－コレクタ間に電流が流れる。この状態がオン状態である。オン状態のときには、ｎ^-型領域１５のゲート絶縁膜７と接する部分には、ホール反転層１３は生じないため、ｐ型埋め込み領域９はフローティング状態となる。そして、再び、ゲート電極８への印加電圧を少なくとも０Ｖ以下（ゲート電圧≦０Ｖ）にすることで、オン状態からオフ状態に移行する。このように、ゲート電極８への印加電圧によって半導体装置のオン・オフが制御される。

ゲート電圧が０より大きくかつ閾値電圧未満である状態（０＜ゲート電圧＜閾値電圧）においても、ゲート電圧が０Ｖ以下である場合と同様にチャネル電子反転層１２は形成されない。しかし、実際には、外部からオフ制御のための指令値（ゲート電圧＜閾値電圧）がゲート電極８に印加された後、ゲート電圧が０Ｖになるまでの間、実施の形態１にかかる半導体装置は動作を停止するまでの遷移状態にあり、完全に停止していない。このため、上述した説明においては、実施の形態１にかかる半導体装置の動作が完全に停止する少なくとも０Ｖ以下のゲート電圧である状態をオフ状態としているが、ｎ^-型領域１５にホール反転層１３が形成されるときのゲート電圧と、ｐ^-型ベース領域３にチャネル電子反転層１２が形成されるとき（オン状態）のゲート電圧（すなわち閾値電圧）とが等しくなるように調整可能であれば、ゲート電圧が閾値電圧未満である場合（ゲート電圧＜閾値電圧）をオフ状態としてもよい。

図７は、実施の形態１にかかる半導体装置の他の構造を示す断面図である。図７に示すように、実施の形態１にかかる半導体装置は、トレンチ５間の高濃度ｎ型層６の表面層に、トレンチ間ｐ型埋め込み領域１８が設けられていてもよい。トレンチ間ｐ型埋め込み領域１８は、ｐ型埋め込み領域９と同じ深さまで設けられ、ｐ^-型ベース領域３と同電位となっている。トレンチ間ｐ型埋め込み領域１８は、ｐ型埋め込み領域９と同様に、ｎ^-型ドリフト層２にかかる電界を緩和する機能を有する。

また、上述した説明においては、ＩＧＢＴなどの伝導度変調効果を利用したデバイスを例に説明しているが、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に本発明を適用してもよい。この場合、ｐ⁺型コレクタ層１に代えてｎ⁺型ドレイン層を設け、ｎ⁺型エミッタ領域４、エミッタ電極１０およびコレクタ電極１１をそれぞれｎ⁺型ソース領域、ソース電極およびドレイン電極とする。また、実施の形態１にかかる半導体装置の半導体材料として、シリコン（Ｓｉ）半導体を用いてもよいし、例えば炭化珪素半導体など、シリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）を用いてもよい。

ＭＯＳＦＥＴの場合、ｐ型埋め込み領域９とｐ^-型ベース領域３とを同電位にするため、ｐ型埋め込み領域９の一部を在延して、ｐ型埋め込み領域９とトレンチ間ｐ型埋め込み領域１８を接続している。実施の形態１にかかる半導体装置では、ｎ^-型領域１５により、ｐ型埋め込み領域９とｐ^-型ベース領域３とが同電位にできるため、ｐ型埋め込み領域９とトレンチ間ｐ型埋め込み領域１８とを接続しなくてもよく、さらに、トレンチ間ｐ型埋め込み領域１８を設けなくてもよい。

（実施の形態１にかかる半導体装置の製造方法）
次に、実施の形態１にかかる半導体装置の製造方法について説明する。まず、ｎ^-型ドリフト層２となるｎ^-型半導体基板のおもて面側に、イオン注入により、ｐ型埋め込み領域９を形成する。次に、ｎ^-型ドリフト層２のおもて面上に、ｎ^-型層をエピタキシャル成長させる。次に、ｎ^-型層にイオン注入により、高濃度ｎ型層６を形成する。この際、イオン注入遮蔽マスクを用いて、イオン注入されない領域をつくり、ｎ^-型領域１５を形成する。また、高濃度ｎ型層６は、エピタキシャル成長に形成してもよい。この場合、ｎ^-型領域１５は、高濃度ｎ型層６の一部にｐ型の不純物をカウンタードープすることにより形成する。トレンチ間ｐ型埋め込み領域１８を設ける場合、高濃度ｎ型層６の表面層にイオン注入により、トレンチ間ｐ型埋め込み領域１８を形成する。

次に、高濃度ｎ型層６上にｐ^-型ベース領域３をエピタキシャル成長させる。次に、トレンチ５、ゲート絶縁膜７およびゲート電極８を順に形成してＭＯＳゲートを形成する。次に、閾値電圧（Ｖｔｈ）を調整するため、ｐ^-型ベース領域３のチャネルが形成される部分にイオン注入を行い、チャネルインプラ層１７を形成してもよい。次に、ｎ型不純物のイオン注入により、ｐ^-型ベース領域３の内部にｎ⁺型エミッタ領域４を選択的に形成する。次に、ｐ型不純物のイオン注入により、ｐ^-型ベース領域３の内部にｐ⁺型コンタクト領域１４を選択的に形成してもよい。

次に、ゲート電極８を覆うように、例えばＢＰＳＧ膜などの層間絶縁膜を堆積する。次に、層間絶縁膜をパターニングしてコンタクトホールを形成し、ｎ⁺型エミッタ領域４およびｐ⁺型コンタクト領域１４を露出させる。次に、コンタクトホールの内部に、例えばスパッタリング法により、ｎ⁺型エミッタ領域４およびｐ⁺型コンタクト領域１４に接するように、エミッタ電極１０を形成する。

次に、ｎ^-型ドリフト層２を裏面側から研削していき、半導体装置として用いる製品厚さの位置まで研削する。次に、ｎ^-型ドリフト層２裏面全体に例えばｐ型不純物をイオン注入し、ｎ^-型ドリフト層２裏面全体の表面層にｐ⁺型コレクタ層１を形成する。なお、ｐ⁺型コレクタ層１をｐ⁺型出発基板としてもよい。この場合、ｎ^-型ドリフト層２は、ｐ⁺型コレクタ層１となるｐ⁺型出発基板の例えばおもて面にエピタキシャル成長に堆積して形成する。次に、半導体基板の裏面全体に、ｐ⁺型コレクタ層１に接するコレクタ電極１１を形成する。その後、半導体ウエハを切断（ダイシング）して個々のチップ状に個片化することで、図１に示すトレンチ型ＩＧＢＴ５０が完成する。

以上、説明したように、実施の形態１によれば、オン状態のときに、ｐ型埋め込み領域はフローティング状態であるため、ｐ型埋め込み領域からエミッタ電極への少数キャリア（ホール）の引き抜きが生じない。このため、ＩＧＢＴなどの伝導度変調効果を利用したデバイスにおいて伝導度変調が妨げられることはない。これにより、オン抵抗特性が悪化することを防止することができる。すなわち、例えば上記特許文献３のようにオン状態のときにｐ型埋め込み領域がエミッタ電位に固定される場合に比べて、オン抵抗特性を向上させることができる。

また、例えば上記特許文献３のようにオフ状態のときにｐ型埋め込み領域がフローティング状態である場合、ｐ型埋め込み領域の電位状態によっては、ゲート電極とｐ型埋め込み領域との電位差が大きくなりゲート絶縁膜の底部に高電界が集中する虞がある。一方、実施の形態１によれば、オフ状態のときに、ｐ型埋め込み領域はホール反転層によってｐ^-型ベース領域と電気的に接続され、エミッタ電位（例えばグランド）に固定される。これにより、コレクタ電極に高電圧が印加されたとしても、ゲート電極とｐ型埋め込み領域との電位差（ゲート絶縁膜の底部にかかる電圧）はゲート電圧程度となるため、ゲート絶縁膜の底部に高電界が集中しない。また、ｐ型埋め込み領域がエミッタ電位に固定されることで、ｎ^-型ドリフト層の、ゲート絶縁膜に沿った部分もエミッタ電位に近い電位に保たれ、ゲート絶縁膜にかかる電圧はゲート電圧程度となる。このため、ゲート絶縁膜にも高電界が集中しない。したがって、従来よりも耐圧特性を向上させることができ、動作不良や絶縁破壊などが生じることを防止することができる。また、ゲート絶縁膜に高電界が集中しないため、半導体材料の最大電界強度に近い電界を生じさせる程度までコレクタ電圧の許容上限値を高くすることができる。これにより、例えばワイドバンドギャップ半導体を用いて、ワイドバンドギャップ半導体材料の特性限界に近い状態まで高耐圧化が可能となる。

また、実施の形態１によれば、オフ状態のときにｎ^-型領域の表面層にホール反転層を形成し、このホール反転層によってｐ^-型ベース領域とｐ型埋め込み領域とを電気的に接続することができるため、例えば上記特許文献３のようにｐ^-型ベース領域とｐ型埋め込み領域とを接続するための拡散領域を形成する必要がない。したがって、従来よりも製造工程を簡略化することができる。

（実施の形態２）
図８は、実施の形態２にかかる半導体装置の構造を示す断面図である。実施の形態２にかかる炭化珪素半導体装置は、ｎ^-型領域１５の代わりに、超低濃度のｎ^--型領域１６が設けられている。ｎ^--型領域１６は、実施の形態１のｎ^-型領域１５と同じ場所に設けられ、ｎ^-型ドリフト層２より低不純物濃度の領域である。

実施の形態１と同様に、オフ状態の時にｎ^--型領域１６のゲート絶縁膜７と接する部分には、チャネル電子反転層１２が形成され、ｐ^-型ベース領域３とｐ型埋め込み領域９とが電気的に接続される。ｎ^--型領域１６の不純物濃度を低くすることにより、ホール反転層１３が形成されるしきい値を低くすることができる。実施の形態２では、ｎ^-型領域１５よりも低不純物濃度とすることで、ホール反転層１３が誘起されやすくなり、ｎ^--型領域１６の不純物濃度を調整することにより、ゲート電極８の電位が０Ｖ付近でもｐ型埋め込み領域９をエミッタ電位にすることができる。このため、実施の形態２では、スイッチング時に実施の形態１よりも早くエミッタ電位になることで、ゲート絶縁膜７への高電界を抑制し、保護効果が高まり、耐圧低下やゲート絶縁膜７の信頼性低下をさらに抑制することができる。

実施の形態２にかかる半導体装置は、実施の形態１にかかる半導体装置と同様に形成することができる。また、ｎ^--型領域１６は、高濃度ｎ型層６の一部にｐ型の不純物をカウンタードープすることにより形成することができる。

以上、説明したように、実施の形態２によれば、オン状態のときに、ｐ型埋め込み領域はフローティング状態であるため、ｐ型埋め込み領域からエミッタ電極への少数キャリア（ホール）の引き抜きが生じない。また、オフ状態のときにｎ^--型領域の表面層にホール反転層を形成し、このホール反転層によってｐ^-型ベース領域とｐ型埋め込み領域とを電気的に接続することができる。ｎ^--型領域を実施の形態１のｎ^-型領域より、低不純物濃度とすることで、ホール反転層が誘起されやすくなり、スイッチング時に実施の形態１よりも早くエミッタ電位になることで、ゲート絶縁膜への高電界を抑制し、保護効果が高まり、耐圧低下やゲート絶縁膜の信頼性低下をさらに抑制することができる。

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。

１ ｐ⁺型コレクタ層
２ ｎ^-型ドリフト層
３ ｐ^-型ベース領域
４ ｎ⁺型エミッタ領域
５ トレンチ
６ 高濃度ｎ型層
７ ゲート絶縁膜
８ ゲート電極
９ ｐ型埋め込み領域
１０ エミッタ電極
１１ コレクタ電極
１２ チャネル電子反転層
１３ ホール反転層
１４ ｐ⁺型コンタクト領域
１５ ｎ^-型領域
１６ ｎ^--型領域
１７ チャネルインプラ層
１８ トレンチ間ｐ型埋め込み領域
２１、２２ ｐｎ接合
５０ トレンチ型ＩＧＢＴ

Claims (5)

1. 第１導電型の第１半導体層の第１主面側に設けられた、前記第１半導体層より高不純物濃度の第１導電型の第２半導体層と、
   前記第２半導体層の内部に選択的に設けられた、前記第２半導体層より低不純物濃度の第１導電型の第５半導体領域と、
   前記第２半導体層の、前記第１半導体層と反対側の表面に設けられた第２導電型の第１半導体領域と、
   前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
   前記第２半導体領域および前記第１半導体領域を貫通して前記第１半導体層に達するトレンチと、
   前記トレンチの内部に、前記トレンチの底部および側壁に沿って設けられたゲート絶縁膜と、
   前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられたゲート電極と、
   前記第１半導体層の内部に前記トレンチの底部を囲むように選択的に設けられた第２導電型の第３半導体領域と、
   前記第１半導体層の第２主面側に設けられた第４半導体領域と、
   前記第１半導体領域および前記第２半導体領域に電気的に接続された第１電極と、
   前記第４半導体領域に電気的に接続された第２電極と、
   を備え、
   前記第５半導体領域は、一方の表面が前記第１半導体領域と接し、他方の表面が前記第３半導体領域と接し、一方の側面が前記ゲート絶縁膜と接し、
   前記トレンチは、ストライプ形状であり、
   前記第５半導体領域は、前記トレンチの奥行き方向に部分的に設けられていることを特徴とする半導体装置。
2. 前記第５半導体領域は、前記第１半導体層と同じ不純物濃度であることを特徴とする請求項１に記載の半導体装置。
3. 前記第５半導体領域は、前記第１半導体層より低不純物濃度であることを特徴とする請求項１に記載の半導体装置。
4. 前記第５半導体領域の幅は、前記第２半導体層の幅より狭いことを特徴とする請求項１～３のいずれか一つに記載の半導体装置。
5. 前記第５半導体領域は、前記トレンチの奥行き方向に部分的に複数設けられていることを特徴とする請求項１～４のいずれか一つに記載の半導体装置。