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JP7725488B2 - 半導体装置、及び電子機器 - Google Patents
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JP7725488B2 - 半導体装置、及び電子機器 - Google Patents

半導体装置、及び電子機器

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Description

本発明の一態様は、半導体装置、及び電子機器に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、駆動方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
近年、半導体装置の開発が進められ、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メモリなどが主に半導体装置に用いられている。ＣＰＵは、半導体ウェハを加工し、チップ化された半導体集積回路（少なくともトランジスタ及びメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
また、上述した半導体集積回路に、強誘電性を有する誘電体を用いた、強誘電キャパシタ、ＦＴＪ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ、又はＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｔｒａｎｓｐｏｒｔａｔｉｏｎ Ｊｕｎｃｔｉｏｎ）素子、ＦｅＦＥＴ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＦＥＴ）などを設けた半導体装置の開発が進められている。例えば、特許文献１には、バックゲート側のゲート絶縁膜に強誘電体膜を設けたトランジスタを有する半導体メモリセルが開示されている。また、例えば、特許文献２には、トランジスタのゲートに強誘電キャパシタを電気的に接続した構成のメモリが開示されている。
特開２００９－１６４４７３号公報 特開２００３－１７８５７７号公報
近年、電子機器などにおいて扱われるデータ量が増大している傾向にあって、記憶容量を増やすため、記憶装置、特にメモリセルを微細化する試みが行われている。メモリセルの微細化として、容量のサイズを小さくする場合、その静電容量の値が小さくなるため、長い時間データを保持することが難しくなる。また、データを保持するためのリフレッシュ動作の回数も多くなるため、消費電力も高くなる場合がある。そのため、記憶装置は、長い時間データの保持ができるメモリセルを用いることが好ましい。
特に、記憶装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の構成の場合、メモリセルからデータを読み出した際に、保持されているデータが破壊されてしまうため（破壊読み出しが起こるため）、データの再書き込みが必須となる。そのため、ＤＲＡＭには、読み出した後にデータを書き戻すための回路が必要となる場合がある。また、データの再書き込みを行うため、消費電力も高くなる場合がある。
本発明の一態様は、データの再書き込みが不要な半導体装置（非破壊読み出しを行う半導体装置）を提供することを課題の一とする。又は、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一とする。又は、本発明の一態様は、回路面積が低減された半導体装置を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。又は、本発明の一態様は、上述したいずれかの半導体装置を有する電子機器を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
（１）
本発明の一態様は、第１トランジスタと、第２トランジスタと、第１ＦＴＪ素子と、第２ＦＴＪ素子と、を有する半導体装置である。特に、第１ＦＴＪ素子、及び第２ＦＴＪ素子のそれぞれは、入力端子と、トンネル絶縁膜と、誘電体と、出力端子と、を有する。また、第１ＦＴＪ素子、及び第２ＦＴＪ素子のそれぞれは、入力端子、トンネル絶縁膜、誘電体、出力端子が、この順に重畳されている構成を有する。また、第１トランジスタのソース又はドレインの一方は、第１ＦＴＪ素子の出力端子と、第２ＦＴＪ素子の入力端子と、第２トランジスタのゲートと、に電気的に接続されていることが好ましい。
（２）
又は、本発明の一態様は、上記（１）において、トンネル絶縁膜は、酸化シリコン、又は窒化シリコンを有し、かつ誘電体は、ハフニウム、及びジルコニウムの一方、又は双方を含む酸化物を有する構成とすることが好ましい。
（３）
又は、本発明の一態様は、第１トランジスタと、第２トランジスタと、第１強誘電キャパシタと、第２強誘電キャパシタと、を有する半導体装置である。特に、第１トランジスタの第１端子は、第１強誘電キャパシタの第１端子と、第２強誘電キャパシタの第１端子と、第２トランジスタのゲートと、に電気的に接続されていることが好ましい。
（４）
又は、本発明の一態様は、上記（３）において、強誘電キャパシタは、誘電体を有する構成とすることが好ましい。特に、誘電体は、ハフニウム、及びジルコニウムの一方、又は双方を含む酸化物を有することが好ましい。
（５）
又は、本発明の一態様は、第１トランジスタと、第２トランジスタと、第１回路素子と、第２回路素子と、を有する半導体装置である。特に、第１トランジスタのソース又はドレインの一方は、第１回路素子の出力端子と、第２回路素子の入力端子と、第２トランジスタのゲートと、に電気的に接続されていることが好ましい。なお、第１回路素子、及び第２回路素子のそれぞれは、抵抗変化素子、ＭＴＪ素子、相変化メモリ素子のいずれか一を有する。
（６）
又は、本発明の一態様は、上記（１）乃至（５）のいずれか一において、第２トランジスタのソース又はドレインの一方が第１トランジスタのソース又はドレインの他方に電気的に接続されている構成としてもよい。
（７）
又は、本発明の一態様は、上記（１）乃至（５）のいずれか一において、第３トランジスタを有し、第２トランジスタのソース又はドレインの一方が第３トランジスタのソース又はドレインの一方に電気的に接続されている構成としてもよい。
（８）
又は、本発明の一態様は、上記（７）において、第３トランジスタのソース又はドレインの他方が第１トランジスタのソース又はドレインの他方に電気的に接続されている構成としてもよい。
（９）
又は、本発明の一態様は、上記（１）乃至（８）のいずれか一の半導体装置と、筐体と、を有する電子機器である。
なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、及びパッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置である場合があり、半導体装置を有している場合がある。
また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（デジタルアナログ変換回路、アナログデジタル変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。
また、例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、０Ωよりも高い配線などとすることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース－ドレイン間に電流が流れるトランジスタ、ダイオード、コイルなどを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」、「負荷」、「抵抗値を有する領域」などの用語に言い換えることができる場合がある。逆に「抵抗」、「負荷」、「抵抗値を有する領域」という用語は、「抵抗素子」などの用語に言い換えることができる場合がある。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、０Ｆよりも高い静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量などとすることができる。そのため、本明細書等において、「容量素子」は、一対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子などを含むものとする。また、「容量素子」、「寄生容量」、「ゲート容量」などという用語は、「容量」などの用語に言い換えることができる場合がある。逆に、「容量」という用語は、「容量素子」、「寄生容量」、「ゲート容量」などの用語に言い換えることができる場合がある。また、「容量」の「一対の電極」という用語は、「一対の導電体」、「一対の導電領域」、「一対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソース及びドレインの用語は、互いに言い換えることができる場合がある。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
例えば、本明細書等において、トランジスタの一例としては、ゲート電極が２個以上のマルチゲート構造のトランジスタを用いることができる。マルチゲート構造にすると、チャネル形成領域が直列に接続されるため、複数のトランジスタが直列に接続された構造となる。よって、マルチゲート構造により、オフ電流の低減、トランジスタの耐圧向上（信頼性の向上）を図ることができる。または、マルチゲート構造により、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレインとソースとの間の電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。傾きがフラットである電圧・電流特性を利用すると、理想的な電流源回路、又は非常に高い抵抗値をもつ能動負荷を実現することができる。その結果、特性のよい差動回路又はカレントミラー回路などを実現することができる。
また、回路図上では、単一の回路素子が図示されている場合でも、当該回路素子が複数の回路素子を有する場合がある。例えば、回路図上に１個の抵抗が記載されている場合は、２個以上の抵抗が直列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個の容量が記載されている場合は、２個以上の容量が並列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個のトランジスタが記載されている場合は、２個以上のトランジスタが直列に電気的に接続され、かつそれぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。また、同様に、例えば、回路図上に１個のスイッチが記載されている場合は、当該スイッチが２個以上のトランジスタを有し、２個以上のトランジスタが直列、又は並列に電気的に接続され、それぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。
また、本明細書等において、ノードは、回路構成、及びデバイス構造に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、及び配線をノードと言い換えることが可能である。
また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
また、本明細書等において、「高レベル電位」、「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正電荷となるキャリアが移動する方向とし、正の電流量で記載する。換言すると、負電荷となるキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。
また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
また、「上」、又は「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」、「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
また、本明細書等において「電極」、「配線」、「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」、「配線」などの用語は、複数の「電極」、「配線」などが一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」、「電極」などの一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」、「配線」、「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」、「配線」、「端子」などの用語は、場合によって、「領域」などの用語に置き換える場合がある。
また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」、「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、キャリア移動度が低下すること、結晶性が低下すること、などが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。具体的には、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１５族元素など（但し、酸素、水素は含まない）がある。
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。そのため、スイッチは、制御端子とは別に、電流を流す端子を２つ、又は３つ以上有する場合がある。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、例えば、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態、ソース電極とドレイン電極との間に電流を流すことができる状態、をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システムズ）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
本発明の一態様によって、データの再書き込みが不要な半導体装置（非破壊読み出しを行う半導体装置）を提供することができる。又は、本発明の一態様によって、消費電力が低減された半導体装置を提供することができる。又は、本発明の一態様によって、回路面積が低減された半導体装置を提供することができる。又は、本発明の一態様によって、新規な半導体装置を提供することができる。又は、本発明の一態様によって、上述したいずれかの半導体装置を有する電子機器を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１Ａ、及び図１Ｂは、半導体装置に係るメモリセルの構成例を示す回路図である。
図２は、半導体装置に係るメモリセルの動作例を説明するタイミングチャートである。
図３Ａ、及び図３Ｂは、半導体装置に係るメモリセルの動作例を説明するタイミングチャートである。
図４Ａ乃至図４Ｃは、半導体装置に係るメモリセルの構成例を示す回路図である。
図５Ａ乃至図５Ｆは、半導体装置に係るメモリセルの構成例を示す回路図である。
図６Ａ乃至図６Ｆは、半導体装置に係るメモリセルの構成例を示す回路図である。
図７は、半導体装置に係るメモリセルの構成例を示す回路図である。
図８Ａ、及び図８Ｂは、半導体装置に係るメモリセルの構成例を示す回路図である。
図９Ａ、及び図９Ｂは、半導体装置に係るメモリセルの動作例を説明するタイミングチャートである。
図１０は、記憶装置の構成例を示すブロック図である。
図１１は、記憶装置の動作例を説明するタイミングチャートである。
図１２は、記憶装置の動作例を説明するタイミングチャートである。
図１３は、記憶装置の動作例を説明するタイミングチャートである。
図１４は、記憶装置の動作例を説明するタイミングチャートである。
図１５は、記憶装置の動作例を説明するタイミングチャートである。
図１６は、演算回路の構成例を示すブロック図である。
図１７は、演算回路に含まれる回路の構成例を示す回路図である。
図１８Ａ、及び図１８Ｂは、記憶装置に係るメモリセルの構成例を示す回路図である。
図１９は、記憶装置に係るメモリセルの動作例を説明するタイミングチャートである。
図２０Ａ、及び図２０Ｂは、記憶装置に係るメモリセルの動作例を説明するタイミングチャートである。
図２１は、記憶装置に係るメモリセルの構成例を示す回路図である。
図２２は、記憶装置に係るメモリセルの動作例を説明するタイミングチャートである。
図２３は、半導体装置の構成例を示す断面模式図である。
図２４Ａ乃至図２４Ｃは、トランジスタの構成例を示す断面模式図である。
図２５は、半導体装置の構成例を示す断面模式図である。
図２６Ａ、及び図２６Ｂは、トランジスタの構成例を示す断面模式図である。
図２７は、トランジスタの構成例を示す断面模式図である。
図２８は、半導体装置の構成例を示す断面模式図である。
図２９は、トランジスタの構成例を示す断面模式図である。
図３０は、半導体装置の構成例を示す断面模式図である。
図３１ＡはＩＧＺＯの結晶構造の分類を説明する図であり、図３１Ｂは結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図であり、図３１Ｃは結晶性ＩＧＺＯの極微電子線回折パターンを説明する図である。
図３２Ａは半導体ウェハの一例を示す斜視図であり、図３２Ｂはチップの一例を示す斜視図であり、図３２Ｃ、及び図３２Ｄは電子部品の一例を示す斜視図である。
図３３は、ＣＰＵを説明するブロック図である。
図３４Ａ乃至図３４Ｉは、製品の一例を説明する斜視図、又は、模式図である。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物が含まれている場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
本明細書に記載の実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。また、図面等において、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記している場合、本明細書等において区別する必要が無いときには、識別用の符号を記載しない場合がある。
また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について説明する。
＜構成例１＞
図１Ａには、本発明の一態様の半導体装置である記憶装置に備えられる、メモリセルＭＣの回路構成例を示している。
メモリセルＭＣは、トランジスタＭ１乃至トランジスタＭ３と、ＦＴＪ素子ＦＪＡと、ＦＴＪ素子ＦＪＢと、を有する。
ＦＴＪ素子ＦＪＡ及びＦＴＪ素子ＦＪＢのそれぞれは、一対の電極と、強誘電性を有しうる材料と、トンネル絶縁膜として機能する絶縁体と、を含むトンネル接合素子である。また、ＦＴＪ素子は、強誘電性を有しうる材料の分極の方向、強度などに応じて、抵抗値が変化する機能を有する。
当該絶縁体は、強誘電性を有しうる材料に重畳するように設けられ、当該絶縁体及び強誘電性を有しうる材料は、当該一対の電極の間に設けられる。また、ＦＴＪ素子は、トンネル絶縁膜として機能する絶縁体が強誘電性を有しうる材料に重畳するように設けられているため、整流特性を有する。例えば、ＦＴＪ素子が、一対の電極の一方、トンネル絶縁膜として機能する絶縁体、強誘電性を有しうる材料、一対の電極の他方の順に積層されている構成であるとき、ＦＴＪ素子の電流が流れる順方向は、一対の電極の一方から一対の電極の他方への方向となる。なお、本明細書では、当該一対の電極の一方を入力端子と記載し、当該一対の電極の他方を出力端子と記載することがある。
例えば、本明細書等で説明するＦＴＪ素子は、平坦な絶縁膜又は導電膜上に、第１の導電体、トンネル絶縁膜、強誘電性を有しうる材料、第２の導電体をこの順に積層することで、形成することができる。なお、第１の導電体は下部電極と言い換えることができ、第２の導電体は上部電極と言い換えることができる。また、このとき、第１の導電体及び第２の導電体は上述した一対の電極であり、第１の導電体（下部電極）は、一例として、入力端子として機能し、第２の導電体（上部電極）は、一例として、出力端子として機能する。また、例えば、本明細書等で説明するＦＴＪ素子は、平坦な絶縁膜又は導電膜上に、第１の導電体（下部電極）、強誘電性を有しうる材料、トンネル絶縁膜、第２の導電体（上部電極）をこの順に積層して形成されてもよい。また、このとき、第１の導電体（下部電極）は、一例として、出力端子として機能し、第２の導電体（上部電極）は、一例として、入力端子として機能する。
また、トンネル絶縁膜としては、例えば、酸化シリコン、窒化シリコン、酸化シリコンと窒化シリコンの積層体などを用いることができる。
また、前述したとおり、ＦＴＪ素子は、強誘電性を有しうる材料の分極の方向、強度に応じて、抵抗値が変化する。例えば、ＦＴＪ素子の入力端子と出力端子との間の強誘電性を有しうる材料において、分極の向きが出力端子から入力端子の方向（このとき分極ベクトルの方向を負とする）となっているとき、ＦＴＪ素子において入力端子から出力端子に流れる電流の量は大きくなる。一方、ＦＴＪ素子の入力端子と出力端子との間の強誘電性を有しうる材料において、分極の向きが入力端子から出力端子（このとき分極ベクトルの方向を正とする）の方向となっているとき、ＦＴＪ素子において入力端子から出力端子に流れる電流の量は小さくなる。つまり、ＦＴＪ素子において、分極の方向が入力端子から出力端子の方向となっている場合、ＦＴＪ素子の入力端子から出力端子に流れる電流に対する抵抗値は大きくなり、また、ＦＴＪ素子において、分極の方向が出力端子から入力端子の方向となっている場合、ＦＴＪ素子の入力端子から出力端子に流れる電流に対する抵抗値は小さくなる。
なお、ＦＴＪ素子の強誘電性を有しうる材料で分極を起こす（分極の方向を変化させる）方法としては、例えば、ＦＴＪ素子の入力端子と出力端子との間に、高電圧を与えればよい。例えば、ＦＴＪ素子の入力端子側に高レベル電位、出力端子側に低レベル電位を与えることで、ＦＴＪ素子の強誘電性を有しうる材料において、分極の向きが入力端子から出力端子の方向（正方向）に向き、一方、ＦＴＪ素子の入力端子側に低レベル電位、出力端子側に高レベル電位を与えることで、分極の向きが出力端子から入力端子の方向（負方向）に向く。なお、ＦＴＪ素子は、分極の強度においてヒステリシス性を有するため、分極を起こす（分極の方向を変化させる）には、ＦＴＪ素子の構造に相応した電圧を印加する必要があり、当該電圧よりも低い電圧では、ＦＴＪ素子において、分極は起こらない（分極の方向は変化しない）。
なお、本明細書の図面において、ＦＴＪ素子は、ダイオードの回路記号に、矢印を加えたものとして表している。また、本明細書の図面において、配線に接続されているダイオードの回路記号のアノードに相当する三角形の辺を、ＦＴＪ素子における入力端子とし、配線に接続されているダイオードの回路記号のカソードに相当する三角形の頂点及び線を、ＦＴＪ素子における出力端子とする。
また、強誘電性を有しうる材料としては、例えば、酸化ハフニウムを用いることが好ましい。また、ＦＴＪ素子に含まれる強誘電性を有しうる材料として酸化ハフニウムを用いる場合、酸化ハフニウムの膜厚（又は、ＦＴＪ素子の一対の電極の間の距離）は、１０ｎｍ以下とすることが好ましく、５ｎｍ以下とすることがより好ましく、２ｎｍ以下とすることがさらに好ましい。
または、強誘電性を有しうる材料としては、酸化ハフニウム以外としては、酸化ジルコニウム、酸化ジルコニウムハフニウム（ＨｆＺｒＯＸ（Ｘは０よりも大きい実数とする）と記載する場合がある）、酸化ハフニウムに元素Ｊ１（ここでの元素Ｊ１は、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）など。）を添加した材料、酸化ジルコニウムに元素Ｊ２（ここでの元素Ｊ２は、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）など。）を添加した材料、などが挙げられる。また、強誘電性を有しうる材料として、チタン酸鉛（ＰｂＴｉＯＸと記載する場合がある）、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、チタン酸バリウム、などのペロブスカイト構造を有する圧電性セラミックを用いてもよい。また、強誘電性を有しうる材料としては、例えば、上記に列挙した材料から選ばれた混合物又は化合物とすることができる。又は、強誘電性を有しうる材料は、上記に列挙した材料から選ばれた複数の材料からなる積層構造とすることができる。ところで、酸化ハフニウム、酸化ジルコニウム、酸化ジルコニウムハフニウム、および酸化ハフニウムに元素Ｊ１を添加した材料などは、成膜条件だけでなく、各種プロセスなどによっても結晶構造（特性）が変わり得る可能性があるため、本明細書等では強誘電性を発現する材料のみを強誘電体と呼ぶだけでなく、強誘電性を有しうる材料とも呼んでいる。
また、強誘電性を有しうる材料として酸化ジルコニウムハフニウムを用いる場合、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、特に熱ＡＬＤ法を用いて成膜することが好ましい。また、熱ＡＬＤ法を用いて、強誘電性を有しうる材料を成膜する場合、プリカーサとして炭化水素（Ｈｙｄｒｏ Ｃａｒｂｏｎ、ＨＣともいう）を含まない材料を用いると好適である。強誘電性を有しうる材料中に、水素、及び炭素のいずれか一方または双方が含まれる場合、強誘電性を有しうる材料の結晶化を阻害する場合がある。このため、上記のように、炭化水素を含まないプリカーサを用いることで、強誘電性を有しうる材料中の、水素、及び炭素のいずれか一方または双方の濃度を低減することが好ましい。例えば、炭化水素を含まないプリカーサとしては、塩素系材料があげられる。なお、強誘電性を有しうる材料として、酸化ハフニウムおよび酸化ジルコニウムを有する材料（酸化ジルコニウムハフニウムなど）を用いる場合、プリカーサとしては、ＨｆＣｌ４、及び／またはＺｒＣｌ４を用いればよい。
なお、強誘電性を有しうる材料を用いた膜を成膜する場合、膜中の不純物、ここでは水素、炭化水素、及び炭素の少なくとも一以上を徹底的に排除することで、高純度真性な強誘電性を有しうる膜を形成することができる。なお、高純度真性な強誘電性を有しうる膜と、後述する実施の形態に示す高純度真性な酸化物半導体とは、製造プロセスの整合性が非常に高い。よって、生産性が高い半導体装置の作製方法を提供することができる。
また、強誘電性を有しうる材料として酸化ジルコニウムハフニウムを用いる場合、熱ＡＬＤ法を用いて酸化ハフニウムと酸化ジルコニウムとを１：１の組成になるように交互に成膜すると好ましい。
また、熱ＡＬＤ法を用いて、強誘電性を有しうる材料を成膜する場合、酸化剤はＨ２ＯまたはＯ３を用いることができる。ただし、熱ＡＬＤ法の酸化剤としては、これに限定されない。例えば、熱ＡＬＤ法の酸化剤としては、Ｏ２、Ｏ３、Ｎ２Ｏ、ＮＯ２、Ｈ２Ｏ、及びＨ２Ｏ２の中から選ばれるいずれか一または複数を含んでもよい。
また、強誘電性を有しうる材料の結晶構造は、特に限定されない。例えば、強誘電性を有しうる材料の結晶構造としては、立方晶系、正方晶系、直方晶系、及び単斜晶系の中から選ばれるいずれか一の結晶構造または複数を有する複合構造とすればよい。特に強誘電性を有しうる材料としては、直方晶系の結晶構造を有すると、強誘電性が発現するため好ましい。または、強誘電性を有しうる材料として、アモルファス構造と、結晶構造とを有する複合構造としてもよい。
トランジスタＭ１乃至トランジスタＭ３のそれぞれとしては、例えば、ＯＳトランジスタを適用することができる。また、ＯＳトランジスタのチャネル形成領域に含まれる金属酸化物としては、例えば、インジウム、ガリウム、亜鉛の少なくとも一を含む酸化物が含まれていることが好ましい。又は、当該金属酸化物としては、例えば、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種などが挙げられる。）、亜鉛の少なくとも一を含む酸化物としてもよい。また、トランジスタＭ１乃至トランジスタＭ３は、実施の形態６に記載するトランジスタの構造であることが更に好ましい。
また、トランジスタＭ１乃至トランジスタＭ３のそれぞれとしては、ＯＳトランジスタ以外では、シリコンがチャネル形成領域に含まれるトランジスタ（以後、Ｓｉトランジスタと呼称する）を適用してもよい。また、当該シリコンとしては、例えば、非晶質シリコン（水素化アモルファスシリコンと呼ぶ場合がある）、微結晶シリコン、多結晶シリコン、単結晶シリコンなどとしてもよい。
また、トランジスタＭ１乃至トランジスタＭ３のそれぞれとしては、ＯＳトランジスタ及びＳｉトランジスタ以外では、Ｇｅなどがチャネル形成領域に含まれているトランジスタ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体がチャネル形成領域に含まれているトランジスタ、カーボンナノチューブがチャネル形成領域に含まれるトランジスタ、有機半導体がチャネル形成領域に含まれるトランジスタ等を適用してもよい。
なお、トランジスタＭ１乃至トランジスタＭ３のそれぞれのチャネル形成領域には、同じ材料が含まれていてもよいし、互いに異なる材料が含まれていてもよい。例えば、トランジスタＭ１乃至トランジスタＭ３のうち、一部がＯＳトランジスタであって、残りがＳｉトランジスタであってもよい。
また、図１Ａに図示しているトランジスタＭ１乃至トランジスタＭ３は、一例として、チャネルの上下にゲートを有する構造のトランジスタとしており、トランジスタＭ１乃至トランジスタＭ３のそれぞれは第１ゲートと第２ゲートとを有する。便宜上、一例として、第１ゲートをゲート（フロントゲートと記載する場合がある。）、第２ゲートをバックゲートとして区別するように記載しているが、第１ゲートと第２ゲートは互いに入れ替えることができる。そのため、本明細書等において、「ゲート」という語句は「バックゲート」という語句と入れ替えて記載することができる。同様に、「バックゲート」という語句は「ゲート」という語句と入れ替えて記載することができる。具体例としては、「ゲートは第１配線に電気的に接続され、バックゲートは第２配線に電気的に接続されている」という接続構成は、「バックゲートは第１配線に電気的に接続され、ゲートは第２配線に電気的に接続されている」という接続構成として置き換えることができる。
また、本発明の一態様の半導体装置に係るメモリセルＭＣは、トランジスタのバックゲートの接続構成に依らない。図１Ａに図示されているトランジスタＭ１乃至トランジスタＭ３には、バックゲートが図示され、当該バックゲートの接続構成については図示されていないが、当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい。つまり、例えば、トランジスタＭ１のゲートとバックゲートとを電気的に接続してもよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、または、そのトランジスタのオフ電流を小さくするために、外部回路などと電気的に接続されている配線を設けて、当該外部回路などによってトランジスタのバックゲートに固定電位、又は可変電位を与えてもよい。なお、これについては、図１Ａだけでなく、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。
また、本発明の一態様の半導体装置に係るメモリセルＭＣは、メモリセルＭＣに含まれるトランジスタの構造に依らない。例えば、図１Ａに図示しているトランジスタＭ１乃至トランジスタＭ３のそれぞれは、図１Ｂに示すとおり、バックゲートを有さないような構成、つまり、シングルゲート構造のトランジスタとしてもよい。また、一部のトランジスタはバックゲートを有している構成とし、別の一部のトランジスタは、バックゲートを有さない構成としてもよい。なお、これについては、図１Ａだけでなく、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。
また、図１Ａに図示しているトランジスタＭ１乃至トランジスタＭ３は、一例として、ｎチャネル型トランジスタを図示しているが、状況に応じて、又は、場合によって、全て、又は一部をｐチャネル型トランジスタに置き換えてもよい。また、ｎチャネル型トランジスタをｐチャネル型トランジスタに置き換えた場合、メモリセルＭＣが正常に動作するように、メモリセルＭＣなどに入力される電位などを適切に変更する必要がある。また、メモリセルＭＣから出力される結果も変わる場合がある。なお、これについては、図１Ａだけでなく、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。また、本実施の形態では、トランジスタＭ１乃至トランジスタＭ３がｎチャネル型トランジスタとして、メモリセルＭＣの構成、及び動作を説明する。
図１ＡのメモリセルＭＣにおいて、トランジスタＭ１の第１端子は、配線ＷＤＬに電気的に接続され、トランジスタＭ１のゲートは、配線ＷＷＬに電気的に接続されている。また、ＦＴＪ素子ＦＪＡの入力端子は、配線ＦＣＡに電気的に接続されている。また、ＦＴＪ素子ＦＪＡの出力端子は、トランジスタＭ１の第２端子と、ＦＴＪ素子ＦＪＢの入力端子と、トランジスタＭ２のゲートと、に電気的に接続されている。また、ＦＴＪ素子ＦＪＢの出力端子は、配線ＦＣＢに電気的に接続されている。また、トランジスタＭ２の第１端子は、配線ＶＣＥに電気的に接続され、トランジスタＭ２の第２端子は、トランジスタＭ３の第１端子に電気的に接続されている。トランジスタＭ３の第２端子は、配線ＲＤＬに電気的に接続され、トランジスタＭ３のゲートは、配線ＲＷＬに電気的に接続されている。
配線ＷＤＬは、一例として、メモリセルＭＣに書き込まれるデータを送信する配線として機能する。つまり、配線ＷＤＬは、書き込みデータ線として機能してもよい。
配線ＲＤＬは、一例として、メモリセルＭＣから読み出されたデータを送信する配線として機能する。つまり、配線ＲＤＬは、読み出しデータ線として機能してもよい。
配線ＷＷＬは、一例として、データの書き込み先となるメモリセルＭＣを選択するための配線として機能する。つまり、配線ＷＷＬは、書き込みワード線として機能してもよい。
配線ＲＷＬは、一例として、データを読み出すメモリセルＭＣを選択するための配線として機能する。つまり、配線ＲＷＬは、読み出しワード線として機能してもよい。
配線ＦＣＡ、及び配線ＦＣＢのそれぞれは、一例として、メモリセルＭＣにデータを書き込むときに、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢのそれぞれに含まれる、強誘電性を有しうる材料に分極を生じさせる程度の電位を与える配線として機能する。また、配線ＦＣＡ、及び配線ＦＣＢのそれぞれは、一例として、メモリセルＭＣからデータを読み出すときに、強誘電性を有しうる材料の分極を変化させない程度の電位を与える配線としても機能する。
配線ＶＣＥは、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、高レベル電位、低レベル電位、接地電位などとすることができる。
ところで、詳細な動作例については、後述するが、メモリセルＭＣの動作としては、配線ＦＣＡと配線ＦＣＢとの間に電圧を印加して、ＦＴＪ素子ＦＪＡと、ＦＴＪ素子ＦＪＢと、のそれぞれに当該電圧の分圧をかける。このとき、ＦＴＪ素子ＦＪＡと、ＦＴＪ素子ＦＪＢと、のそれぞれには、トンネル電流が流れる。このとき、トランジスタＭ１を介して、当該トンネル電流のリークを防ぎたい場合には、トランジスタＭ１としてはＯＳトランジスタを用いることが好ましい。ＯＳトランジスタはオフ電流が非常に低いため、ＦＴＪ素子ＦＪＡ及び／又はＦＴＪ素子ＦＪＢに流れるトンネル電流の配線ＷＤＬ側へのリークを防ぐことができる場合がある。
＜動作例＞
次に、図１ＡのメモリセルＭＣにおける、データの書き込み動作例、及びデータの読み出し動作例について説明する。
＜＜データの書き込み動作例＞＞
図２は、図１ＡのメモリセルＭＣにおけるデータの書き込み動作の一例を示したタイミングチャートである。図２のタイミングチャートは、時刻Ｔ１１から時刻Ｔ１８までの間、及びその近傍の時刻における、配線ＷＷＬ、配線ＷＤＬ、配線ＦＣＡ、配線ＦＣＢ、及び配線ＲＷＬの電位の変化を示している。
なお、本動作例において、配線ＲＤＬは電位が変化しないため、図２のタイミングチャートには図示しない。また、時刻Ｔ１１から時刻Ｔ１８までの間における配線ＲＤＬの電位は、特に限定されないものとする。
また、配線ＶＣＥが与える電位は、前述したとおり、高レベル電位、低レベル電位、接地電位などとすることができるが、本動作例では、低レベル電位ＶＳＳとする。
［時刻Ｔ１１から時刻Ｔ１２まで］
時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＷＷＬ、及び配線ＲＷＬのそれぞれの電位は、低レベル電位（図２には、Ｌｏｗと記載している）となっている。このため、トランジスタＭ１のゲートには低レベル電位が入力され、トランジスタＭ３のゲートには低レベル電位が入力される。したがって、トランジスタＭ１、及びトランジスタＭ３のそれぞれはオフ状態となっている。
また、配線ＷＤＬには、メモリセルＭＣに書き込むためのデータはまだ入力されていない。そのため、本動作例では、時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＷＤＬの電位は、一例として、接地電位（図２には、ＧＮＤと記載している）とする。なお、本動作例において、接地電位は０Ｖとすることが好ましい。
また、配線ＦＣＡ、及び配線ＦＣＢのそれぞれが与える電位は、Ｖ０Ａ、Ｖ０Ｂとする。Ｖ０Ａ、及びＶ０Ｂは、例えば、基準電位、又は基準電位近傍の値とすることができる。基準電位近傍の値としては、例えば、基準電位をＶＣとしたとき、ＶＣ－０．１［Ｖ］以上、ＶＣ－０．０５［Ｖ］以上、又はＶＣ－０．０１［Ｖ］以上の電位であることが好ましく、かつＶＣ＋０．０１［Ｖ］以下、ＶＣ＋０．０５［Ｖ］以下、又はＶＣ＋０．１［Ｖ］以下であることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。また、基準電位ＶＣとしては、例えば、０［Ｖ］、又は接地電位とすることがより好ましい。また、Ｖ０Ａ、及びＶ０Ｂは、互いに等しい電位とすることが更に好ましい。
［時刻Ｔ１２から時刻Ｔ１３まで］
時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＷＷＬが与える電位は、低レベル電位から高レベル電位（図２には、Ｈｉｇｈと記載している）に変化する。このため、トランジスタＭ１のゲートには高レベル電位が入力されて、トランジスタＭ１はオン状態となる。つまり、配線ＷＤＬとトランジスタＭ２のゲート（ＦＴＪ素子ＦＪＡの出力端子、ＦＴＪ素子ＦＪＢの入力端子）との間が導通状態となる。したがって、トランジスタＭ２のゲート（ＦＴＪ素子ＦＪＡの出力端子、ＦＴＪ素子ＦＪＢの入力端子）には、配線ＷＤＬが与える接地電位が与えられる。このため、トランジスタＭ２のゲート（ＦＴＪ素子ＦＪＡの出力端子、ＦＴＪ素子ＦＪＢの入力端子）の電位は、接地電位になるものとする。
［時刻Ｔ１３から時刻Ｔ１４まで］
時刻Ｔ１３から時刻Ｔ１４までの間では、配線ＷＤＬからメモリセルＭＣに、メモリセルＭＣに書き込むためのデータが送信される。具体的には、例えば、配線ＷＤＬには、当該データに応じた電位としてＶ０、又はＶ１が与えられるものとする。トランジスタＭ１は、時刻Ｔ１３以前からオン状態となっているため、トランジスタＭ２のゲート（ＦＴＪ素子ＦＪＡの出力端子、ＦＴＪ素子ＦＪＢの入力端子）には、配線ＷＤＬが与えるＶ０、又はＶ１が与えられる。このため、トランジスタＭ２のゲート（ＦＴＪ素子ＦＪＡの出力端子、ＦＴＪ素子ＦＪＢの入力端子）の電位は、Ｖ０、又はＶ１になるものとする。
なお、Ｖ０、及びＶ１のそれぞれは、２値のデータ（デジタル値）を表す電位とする。例えば、Ｖ０は“０”又は“１”の一方を示す電位とし、Ｖ１は、“０”又は“１”の他方を示す電位とすることができる。本動作例では、Ｖ０は“０”を示す電位とし、Ｖ１は“１”を示す電位として説明する。また、Ｖ０、及びＶ１の大きさとしては、Ｖ１－Ｖ０がＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢのそれぞれの分極を起こす、又は分極の方向を書き換える程度の電圧となるように設定することができる。例えば、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢのそれぞれにおいて、分極を発生させる（分極の方向を変化）させる程度の電圧を３Ｖとした場合、Ｖ１、Ｖ０は、Ｖ１－Ｖ０が３Ｖ以上となるように設定すればよい。なお、Ｖ０は、例えば、Ｖ０Ａ、及び／又はＶ０Ｂの電位と等しいことが好ましい。具体的には、例えば、Ｖ０を０Ｖなどとし、Ｖ１を３Ｖなどとすればよい。なお、本動作例では、２値のデータの書き込み、及び読み出しについて説明するが、メモリセルＭＣは、例えば、多値のデータ、アナログ電位の書き込み、及び／又は、読み出しを行うことができる場合がある。
［時刻Ｔ１４から時刻Ｔ１５まで］
時刻Ｔ１４から時刻Ｔ１５までの間において、配線ＦＣＡには電位Ｖ１Ａが与えられ、配線ＦＣＢには電位Ｖ０Ｂが与えられる。Ｖ１Ａは、一例として、Ｖ０Ａよりも高い電位であるものとする。また、Ｖ１Ａは、ＦＴＪ素子ＦＪＡの出力端子がＶ０であるときに、ＦＴＪ素子ＦＪＡにて分極が起こる程度の電位とする。なお、このとき、当該分極の向きは、ＦＴＪ素子ＦＪＡの入力端子から出力端子への方向（正方向）となる。
なお、本動作例では、Ｖ１Ａは、一例として、Ｖ１の電位と等しいことが好ましい。
初めに、ＦＴＪ素子ＦＪＡに着目する。ＦＴＪ素子ＦＪＡの出力端子（トランジスタＭ２のゲート）の電位がＶ０であるとき、ＦＴＪ素子ＦＪＡに含まれる強誘電性を有する誘電体は、入力端子から出力端子への方向（正方向）に分極する。一方、ＦＴＪ素子ＦＪＡの出力端子（トランジスタＭ２のゲート）の電位がＶ１であるとき、ＦＴＪ素子ＦＪＡに含まれる強誘電性を有する誘電体において分極は変化しない。
次に、ＦＴＪ素子ＦＪＢに着目する。ＦＴＪ素子ＦＪＢの入力端子（トランジスタＭ２のゲート）の電位がＶ０であるとき、ＦＴＪ素子ＦＪＢに含まれる強誘電性を有する誘電体において分極は変化しない。一方、ＦＴＪ素子ＦＪＢの入力端子（トランジスタＭ２のゲート）の電位がＶ１であるとき、ＦＴＪ素子ＦＪＢに含まれる強誘電性を有する誘電体は、入力端子から出力端子への方向（正方向）に分極する。
［時刻Ｔ１５から時刻Ｔ１６まで］
時刻Ｔ１５から時刻Ｔ１６までの間において、配線ＦＣＡには電位Ｖ０Ａが与えられ、配線ＦＣＢには電位Ｖ１Ｂが与えられる。Ｖ１Ｂは、一例として、Ｖ０Ｂよりも高い電位であるものとする。また、Ｖ１Ｂは、ＦＴＪ素子ＦＪＢの入力端子がＶ０であるときに、ＦＴＪ素子ＦＪＢにて分極が起こる程度（分極の方向が変化する程度）の電位とする。なお、このとき、当該分極の向きは、ＦＴＪ素子ＦＪＢの出力端子から入力端子への方向（負方向）となる。
なお、Ｖ１Ｂは、Ｖ１Ａに等しいことが好ましい。つまり、Ｖ１Ｂは、Ｖ１に等しいことが好ましい。
初めに、ＦＴＪ素子ＦＪＡに着目する。ＦＴＪ素子ＦＪＡの出力端子（トランジスタＭ２のゲート）の電位がＶ０であるとき、ＦＴＪ素子ＦＪＡに含まれる強誘電性を有する誘電体において分極の方向は変化しない。一方、ＦＴＪ素子ＦＪＡの出力端子（トランジスタＭ２のゲート）の電位がＶ１であるとき、ＦＴＪ素子ＦＪＡに含まれる強誘電性を有する誘電体は、出力端子から入力端子への方向（負方向）に分極する。
次に、ＦＴＪ素子ＦＪＢに着目する。ＦＴＪ素子ＦＪＢの入力端子（トランジスタＭ２のゲート）の電位がＶ０であるとき、ＦＴＪ素子ＦＪＢに含まれる強誘電性を有する誘電体は、出力端子から入力端子への方向（負方向）に分極する。一方、ＦＴＪ素子ＦＪＢの入力端子（トランジスタＭ２のゲート）の電位がＶ１であるとき、ＦＴＪ素子ＦＪＢに含まれる強誘電性を有する誘電体において分極の方向は変化しない。
時刻Ｔ１４から時刻Ｔ１６までの間において、配線ＦＣＡ、及び配線ＦＣＢの電位が、図２のタイミングチャートのとおり変化することで、配線ＷＤＬからトランジスタＭ２のゲートに与えられている電位に応じて、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢの分極の方向が、次の表のとおりに定められる。
なお、時刻Ｔ１６以降において、配線ＦＣＡ、及び配線ＦＣＢが与える電位は、それぞれＶ０Ａ、Ｖ０Ｂとする。つまり、時刻Ｔ１６以降において、配線ＦＣＡ、及び配線ＦＣＢが与える電位は、時刻Ｔ１４以前において、配線ＦＣＡ、及び配線ＦＣＢが与える電位と同様としている。
［時刻Ｔ１６から時刻Ｔ１７まで］
時刻Ｔ１６から時刻Ｔ１７までの間において、配線ＷＤＬからメモリセルＭＣへのデータの送信が終了する。具体的には、例えば、配線ＷＤＬには、接地電位が与えられるものとする。トランジスタＭ１は、時刻Ｔ１６以前からオン状態となっているため、トランジスタＭ２のゲート（ＦＴＪ素子ＦＪＡの出力端子、ＦＴＪ素子ＦＪＢの入力端子）には、配線ＷＤＬが与える接地電位が与えられる。このため、トランジスタＭ２のゲート（ＦＴＪ素子ＦＪＡの出力端子、ＦＴＪ素子ＦＪＢの入力端子）の電位は、接地電位になるものとする。
トランジスタＭ１は、時刻Ｔ１６以前からオン状態となっているため、トランジスタＭ２のゲート（ＦＴＪ素子ＦＪＡの出力端子、ＦＴＪ素子ＦＪＢの入力端子）には、配線ＷＤＬが与える接地電位が与えられる。このため、トランジスタＭ２のゲート（ＦＴＪ素子ＦＪＡの出力端子、ＦＴＪ素子ＦＪＢの入力端子）の電位は、接地電位になるものとする。なお、トランジスタＭ２のゲート（ＦＴＪ素子ＦＪＡの出力端子、ＦＴＪ素子ＦＪＢの入力端子）の電位が接地電位になっても、時刻Ｔ１４から時刻Ｔ１６までの間に書き込まれたＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢのそれぞれの分極の方向は、変化しない。
［時刻Ｔ１７から時刻Ｔ１８まで］
時刻Ｔ１７から時刻Ｔ１８までの間において、配線ＷＷＬの電位は、高レベル電位から低レベル電位に変化する。このため、トランジスタＭ１のゲートには低レベル電位が入力されて、トランジスタＭ１はオフ状態となる。
上述した時刻Ｔ１１から時刻Ｔ１８までの間の動作によって、図１ＡのメモリセルＭＣにデータを書き込むことができる。
＜＜データの読み出し動作例＞＞
図３Ａは、図１ＡのメモリセルＭＣにおけるデータの読み出し動作の一例を示したタイミングチャートである。図３Ａのタイミングチャートは、時刻Ｔ２１から時刻Ｔ２７での間、及びその近傍の時刻における、配線ＷＷＬ、配線ＦＣＡ、配線ＦＣＢ、配線ＲＷＬ、及び配線ＲＤＬの電位の変化について示している。
なお、本動作例において、配線ＷＤＬは電位が変化がしないため、図３Ａのタイミングチャートには図示しない。また、時刻Ｔ２１から時刻Ｔ２７までの間における配線ＷＤＬの電位は、特に限定されないものとする。なお、本動作例では、一例として、接地電位が与えられているものとする。
また、配線ＶＣＥが与える電位は、前述したとおり、高レベル電位、低レベル電位、接地電位などとすることができるが、本動作例では、低レベル電位ＶＳＳとする。
［時刻Ｔ２１から時刻Ｔ２２まで］
時刻Ｔ２１から時刻Ｔ２２までの間において、配線ＷＷＬ、及び配線ＲＷＬのそれぞれの電位は、低レベル電位（図３Ａには、Ｌｏｗと記載している）となっている。このため、トランジスタＭ１のゲートには低レベル電位が入力され、トランジスタＭ３のゲートには低レベル電位が入力される。したがって、トランジスタＭ１、及びトランジスタＭ３のそれぞれはオフ状態となっている。
また、時刻Ｔ２１から時刻Ｔ２２までの間において、配線ＦＣＡ、及び配線ＦＣＢのそれぞれが与える電位は、時刻Ｔ１１から時刻Ｔ１２までの間における配線ＦＣＡ、及び配線ＦＣＢのそれぞれが与える電位と同様に、Ｖ０Ａ、Ｖ０Ｂとする。
［時刻Ｔ２２から時刻Ｔ２３まで］
時刻Ｔ２２から時刻Ｔ２３までの間では、配線ＲＤＬの電位には、定電圧である電位ＶＲＥ１が与えられる。ＶＲＥ１は、ＶＳＳよりも高い読み出し用の定電圧である。
［時刻Ｔ２３から時刻Ｔ２４まで］
時刻Ｔ２３から時刻Ｔ２４までの間において、配線ＦＣＡには電位ＶＭが与えられ、配線ＦＣＢには電位Ｖ０Ｂが与えられる。ＶＭは、Ｖ０Ａ及びＶ０Ｂよりも高く、かつＶ１Ａよりも低い電位とする。また、配線ＦＣＢの電位がＶ０Ｂであるとき、ＶＭは、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢにて分極の変化が起こらない（分極の方向が変化しない）程度の電位とする。
このとき、配線ＦＣＡと配線ＦＣＢとの間では、ＶＭ－Ｖ０Ｂの電圧がかかるため、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢのそれぞれには、当該電圧の分圧がかかる。例えば、配線ＦＣＡと配線ＦＣＢとの間に電圧ＶＭ－Ｖ０Ｂがかかって、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢにおいて、ａ：ｂ（ａ、及びｂは正の実数とする）の比で分圧がかかるとしたとき、ＦＴＪ素子ＦＪＡの入力端子と出力端子との間の電圧をＶＦＪＡとすると、ＶＦＪＡ＝（ＶＭ－Ｖ０Ｂ）×ａ／（ａ＋ｂ）となり、ＦＴＪ素子ＦＪＢの入力端子と出力端子との間の電圧をＶＦＪＢとすると、ＶＦＪＢ＝（ＶＭ－Ｖ０Ｂ）×ｂ／（ａ＋ｂ）となる。なお、ＶＦＪＡ、及びＶＦＪＢは、ＶＭ－Ｖ０Ｂ＝ＶＦＪＡ＋ＶＦＪＢの関係を満たす。
また、ＦＴＪ素子ＦＪＡにおいて、分極の方向が入力端子（配線ＦＣＡ）から出力端子への方向（正方向）となっているとき、ＶＦＪＡは高くなり、また、分極の方向が出力端子から入力端子（配線ＦＣＡ）の方向（負方向）となっているとき、ＶＦＪＡは低くなる。同様に、ＦＴＪ素子ＦＪＢにおいて、分極の方向が出力端子（配線ＦＣＢ）から入力端子への方向（負方向）となっているとき、ＶＦＪＢは低くなり、また、分極の方向が入力端子から出力端子（配線ＦＣＢ）の方向（正方向）となっているとき、ＶＦＪＢは高くなる。
ここで、例えば、図２のタイミングチャートの動作例において、メモリセルＭＣに書き込まれた電位をＶ０としたとき、ＦＴＪ素子ＦＪＡの分極の方向が入力端子（配線ＦＣＡ）から出力端子への方向（正方向）となるため、ＶＦＪＡは高くなり、ＦＴＪ素子ＦＪＢの分極の方向が出力端子（配線ＦＣＢ）から入力端子への方向（負方向）となるため、ＶＦＪＢは低くなる。つまり、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢのそれぞれにかかる分圧の割合ａ：ｂとしては、ａ＞ｂとなる。また、このときのトランジスタＭ２のゲート（ＦＴＪ素子ＦＪＡの出力端子、及びＦＴＪ素子ＦＪＢの入力端子）の電位をＶＨＬＤ０とする。
また、例えば、図２のタイミングチャートの動作例において、メモリセルＭＣに書き込まれた電位をＶ１としたとき、ＦＴＪ素子ＦＪＡの分極の方向が出力端子から入力端子（配線ＦＣＡ）への方向（負方向）となるため、ＶＦＪＡは低くなり、ＦＴＪ素子ＦＪＢの分極の方向が入力端子から出力端子（配線ＦＣＢ）への方向（正方向）となるため、ＶＦＪＢは高くなる。つまり、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢのそれぞれにかかる分圧の割合ａ：ｂとしては、ｂ＞ａとなる。また、このときのトランジスタＭ２のゲート（ＦＴＪ素子ＦＪＡの出力端子、及びＦＴＪ素子ＦＪＢの入力端子）の電位をＶＨＬＤ１とする。
ＦＴＪ素子ＦＪＢの入力端子と出力端子との間の電圧ＶＦＪＢは、メモリセルＭＣに書き込まれた電位がＶ０のときよりもＶ１のときのほうが高くなる。そのため、配線ＦＣＢが与える電位Ｖ０Ｂを基準としたとき、トランジスタＭ２のゲート（ＦＴＪ素子ＦＪＡの出力端子、及びＦＴＪ素子ＦＪＢの入力端子）の電位は、メモリセルＭＣに書き込まれた電位がＶ０のときよりもＶ１のときのほうが高くなる。つまり、ＶＨＬＤ１＞ＶＨＬＤ０となる。
［時刻Ｔ２４から時刻Ｔ２５まで］
時刻Ｔ２４から時刻Ｔ２５までの間において、配線ＲＷＬが与える電位は、低レベル電位から高レベル電位（図３ＡではＨｉｇｈと記載している）に変化する。このため、トランジスタＭ３のゲートには高レベル電位が入力されて、トランジスタＭ３はオン状態となる。
ところで、トランジスタＭ２のゲートの電位は、ＶＨＬＤ０、又はＶＨＬＤ１となっており、トランジスタＭ２の第１端子の電位は、ＶＳＳとなっている。さらに、トランジスタＭ３はオン状態となっているため、トランジスタＭ２の第２端子には、一例として、配線ＲＤＬから、ＶＳＳよりも高い定電位ＶＲＥ１が入力される。ここで、トランジスタＭ２のゲート－ソース間電圧ＶＨＬＤ０－ＶＳＳ（又は、ＶＨＬＤ１－ＶＳＳ）がトランジスタＭ２のしきい値電圧Ｖｔｈよりも高いものとすると、トランジスタＭ２には、ゲート－ソース間電圧ＶＨＬＤ０－ＶＳＳ（又は、ＶＨＬＤ１－ＶＳＳ）に応じた電流が流れる。
つまり、トランジスタＭ３をオン状態にすることによって、トランジスタＭ２のゲート（ＦＴＪ素子ＦＪＡの出力端子、及びＦＴＪ素子ＦＪＢの入力端子）の電位に応じて、配線ＲＤＬに流れる電流量が決まる。具体的には、ＶＨＬＤ１＞ＶＨＬＤ０であるため、トランジスタＭ２から配線ＲＤＬに流れる電流は、配線ＷＤＬからメモリセルＭＣに与えられた電位がＶ０のときよりもＶ１のときのほうが大きくなる。
ここで、配線ＲＤＬに流れる電流を読み出し回路（例えば、電流電圧変換回路など）などに入力することによって、メモリセルＭＣに保持されたデータを読み出すことができる。
［時刻Ｔ２５から時刻Ｔ２６まで］
時刻Ｔ２５から時刻Ｔ２６までの間において、配線ＲＷＬの電位は、高レベル電位から低レベル電位に変化する。このため、トランジスタＭ３のゲートには低レベル電位が入力され、トランジスタＭ３はオフ状態となる。
［時刻Ｔ２６から時刻Ｔ２７まで］
時刻Ｔ２６から時刻Ｔ２７までの間において、配線ＦＣＡには電位Ｖ０Ａが与えられ、配線ＦＣＢには電位Ｖ０Ｂが与えられている。つまり、時刻Ｔ２６以降において、配線ＦＣＡ、及び配線ＦＣＢが与える電位は、時刻Ｔ２３以前において、配線ＦＣＡ、及び配線ＦＣＢが与える電位と同様としている。
上述した時刻Ｔ２１から時刻Ｔ２７までの間の動作例によって、図１ＡのメモリセルＭＣに書き込まれたデータを読み出すことができる。また、図１ＡのメモリセルＭＣからデータを読み出したとき、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢのそれぞれの分極の方向は変化しないため、上述したデータの読み出し動作例は、破壊読み出しとならない。つまり、メモリセルＭＣに書き込まれたデータを保持したまま、メモリセルＭＣから当該データを読み出すことができる。
なお、図３Ａのタイミングチャートの読み出し動作例では、配線ＶＣＥが与える電位を低レベル電位ＶＳＳとしたが、配線ＶＣＥが与える電位は高レベル電位としてもよい。図３Ｂのタイミングチャートは、図３Ａのタイミングチャートの読み出し動作例において、配線ＶＣＥが与える電位を高レベル電位にした場合の動作例を示している。
以下に、図３Ｂのタイミングチャートの読み出し動作例について、説明する。なお、図３Ｂのタイミングチャートの読み出し動作において、図３Ａのタイミングチャートの読み出し動作と内容が重複する箇所については、説明を省略する。また、本動作例において、配線ＶＣＥが与える高レベル電位をＶＤＤとする。
また、図３Ｂのタイミングチャートの時刻Ｔ２４以降の配線ＲＤＬにおいて、電位の変動を実線と破線で示している。実線で示した電位変化は、図２のタイミングチャートの書き込み動作において、配線ＷＤＬからメモリセルＭＣにＶ０が入力された場合を示し、また、破線で示した電位変化は、図２のタイミングチャートの書き込み動作において、配線ＷＤＬからメモリセルＭＣにＶ１が入力された場合を示している。
図３Ｂのタイミングチャートにおいて、時刻Ｔ２２から時刻Ｔ２３までの間では、配線ＲＤＬに対して、低レベル電位ＶＳＳにプリチャージが行われるものとする。また、配線ＲＤＬに対するプリチャージが行われた後、配線ＲＤＬは、フローティング状態になるものとする。
また、時刻Ｔ２４から時刻Ｔ２５までの間では、配線ＲＷＬの電位が、低レベル電位から高レベル電位に変化する。このため、トランジスタＭ３のゲートには高レベル電位が入力されて、トランジスタＭ３はオン状態となる。
このとき、トランジスタＭ２のゲートの電位は、ＶＨＬＤ０、又はＶＨＬＤ１となっており、トランジスタＭ２の第１端子の電位は、ＶＤＤとなっている。さらに、トランジスタＭ３はオン状態となっているため、トランジスタＭ２の第２端子には、配線ＲＤＬにおいてプリチャージされた電位が入力される。ここで、トランジスタＭ２のゲート－ソース間電圧ＶＨＬＤ０－ＶＳＳ（又は、ＶＨＬＤ１－ＶＳＳ）がトランジスタＭ２のしきい値電圧Ｖｔｈよりも高いものとすると、配線ＲＤＬの電位は、ＶＳＳから所定の電位まで上昇する。例えば、トランジスタＭ２のゲート（ＦＴＪ素子ＦＪＡの出力端子、及びＦＴＪ素子ＦＪＢの入力端子）の電位がＶＨＬＤ０であるとき、理想的には、配線ＲＤＬの電位はＶＳＳからＶＨＬＤ０－Ｖｔｈ（図３ＢではＶＯＮと記載している。）まで上昇する。また、例えば、トランジスタＭ２のゲート（ＦＴＪ素子ＦＪＡの出力端子、及びＦＴＪ素子ＦＪＢの入力端子）の電位がＶＨＬＤ１であるとき、理想的には、配線ＲＤＬの電位はＶＳＳからＶＨＬＤ１－Ｖｔｈ（図３ＢではＶＯＰと記載している。）まで上昇する。
上記のとおり、配線ＶＣＥが与える電位を高レベル電位にした場合でも、配線ＲＤＬにプリチャージする電位を最適な値にすることで、図３Ａのタイミングチャートと読み出し動作例と同様に、メモリセルＭＣに保持されているデータを読み出すことができる。
なお、図３Ａ及び図３Ｂのタイミングチャートの時刻Ｔ２４から時刻Ｔ２５までの間では、配線ＲＤＬに流れる電流、又は配線ＲＤＬの電位を取得して、メモリセルＭＣに保持されたデータを読み出す動作の一例について説明したが、メモリセルＭＣの読み出し動作は上述した動作例に限定されない。
また、例えば、図３Ａのタイミングチャートの動作例において、配線ＶＣＥが与える電位をＶＤＤとして、時刻Ｔ２２以降において、配線ＲＤＬにＶＤＤよりも低い読み出し用の定電圧を与えて、図３Ａのタイミングチャートの動作と同様に、配線ＲＤＬに流れる電流の量を取得することによって、メモリセルＭＣに保持されているデータを読み出すことができる。
なお、本実施の形態で説明した、図２、図３Ａ、及び図３Ｂのタイミングチャートの動作は、一例であるため、状況に応じて、又は場合によって、その動作を変更することができる。例えば、図２のタイミングチャートの時刻Ｔ１２から時刻Ｔ１７までの間で、配線ＷＷＬに高レベル電位が与えられ、時刻Ｔ１３から時刻Ｔ１６までの間で、配線ＷＤＬにＶ０又はＶ１が与えられているが、配線ＷＤＬにＶ０又はＶ１が与えられている期間内に、配線ＷＷＬに高レベル電位が与えられていてもよい。また、配線ＦＣＡに電位Ｖ１Ａが与えられ、かつ配線ＦＣＢに電位Ｖ０Ｂが与えられている期間、及び配線ＦＣＡに電位Ｖ０Ａが与えられて、かつ配線ＦＣＢに電位Ｖ１Ｂが与えられている期間は、配線ＷＷＬに高レベル電位が与えられ、かつ配線ＷＤＬにＶ０又はＶ１が与えられている期間内であれば、どのタイミングでもよい。また、配線ＦＣＡに電位Ｖ０Ａが与えられて、かつ配線ＦＣＢに電位Ｖ１Ｂが与えられている期間は、配線ＦＣＡに電位Ｖ１Ａが与えられ、かつ配線ＦＣＢに電位Ｖ０Ｂが与えられている期間よりも先でもよい。
＜構成例２＞
本発明の一態様の半導体装置である、記憶装置に備えられるメモリセルＭＣは、図１Ａの回路構成に限定されない。当該記憶装置に備えられるメモリセルＭＣの回路構成は、場合によって、又は、状況に応じて、変更してもよい。本構成例では、図１ＡのメモリセルＭＣに備えられているＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢの一方を、別の回路素子に変更したメモリセルＭＣについて説明する。
例えば、メモリセルＭＣは、図４Ａに示すとおり、ＦＴＪ素子ＦＪＡを強誘電キャパシタＦＥＡに置き換え、かつＦＴＪ素子ＦＪＢを強誘電キャパシタＦＥＢに置き換えた構成としてもよい。
なお、本明細書の図面において、強誘電キャパシタ（例えば、強誘電キャパシタＦＥＡ、強誘電キャパシタＦＥＢなど）の回路記号は、図４Ａのとおり、容量の回路記号に斜線を加えたものとしている。また、別の回路記号としては、図４Ｂのとおり、容量の回路記号において、互いに平行である２本の線の間に複数の斜線を加えたものとしてもよい。
図４Ａ、及び図４ＢのメモリセルＭＣのとおり、図１ＡのメモリセルＭＣのＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢのそれぞれを強誘電キャパシタＦＥＡ、及び強誘電キャパシタＦＥＢに置き換えても、図１ＡのメモリセルＭＣと同様に、配線ＦＣＡと配線ＦＣＢとの間にかかる電圧を、強誘電キャパシタＦＥＡ、及び強誘電キャパシタＦＥＢによって分圧することができる。また、図４Ａ（図４Ｂ）のメモリセルＭＣは、図１ＡのメモリセルＭＣと同様に、図４Ａ（図４Ｂ）メモリセルＭＣに書き込まれるデータに応じて、強誘電キャパシタＦＥＡ、及び強誘電キャパシタＦＥＢのそれぞれの分圧の比が決められるため、メモリセルＭＣへのデータの書き込みと、保持したデータを破壊せずに、当該データを読み出すことができる場合がある。
また、図４Ａ、及び図４Ｂでは、図１ＡのメモリセルＭＣのＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢを強誘電キャパシタＦＥＡ、及び強誘電キャパシタＦＥＢに置き換えた例を示したが、図１ＡのメモリセルＭＣのＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢは、強誘電キャパシタ以外の回路素子に置き換えてもよい。例えば、図１ＡのメモリセルＭＣのＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢは、図４Ｃに示すとおり、抵抗値を変化させることができる回路素子ＡＮＡ、及び回路素子ＡＮＢに置き換えてもよい。具体的には、回路素子ＡＮＡの入力端子は、配線ＦＣＡに電気的に接続され、回路素子ＡＮＡの出力端子は、トランジスタＭ１の第２端子と、トランジスタＭ２のゲートと、回路素子ＡＮＢの入力端子と、に電気的に接続され、回路素子ＡＮＢの出力端子は、配線ＦＣＢに電気的に接続されている。回路素子ＡＮＡ、及び回路素子ＡＮＢとしては、例えば、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などに用いられる抵抗変化素子、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などに用いられるＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ、又はＭａｇｎｅｔｉｃ Ｔｒａｎｓｐｏｒｔａｔｉｏｎ Ｊｕｎｃｔｉｏｎ）素子、相変化メモリ（ＰＣＭ）素子などが挙げられる。
図４ＣのメモリセルＭＣのとおり、図１ＡのメモリセルＭＣのＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢのそれぞれを回路素子ＡＮＡ、及び回路素子ＡＮＢに置き換えても、図１ＡのメモリセルＭＣと同様に、配線ＦＣＡと配線ＦＣＢとの間にかかる電圧を、回路素子ＡＮＡ、及び回路素子ＡＮＢによって分圧することができる。また、図４ＣのメモリセルＭＣは、図１ＡのメモリセルＭＣと同様に、図４ＣのメモリセルＭＣに書き込まれるデータに応じて、回路素子ＡＮＡ、及び回路素子ＡＮＢのそれぞれの分圧の比が決められるため、メモリセルＭＣへのデータの書き込みと、保持したデータを破壊せずに、当該データを読み出すことができる場合がある。
また、例えば、メモリセルＭＣは、図５Ａに示すとおり、図１ＡのメモリセルＭＣのＦＴＪ素子ＦＪＡを抵抗ＲＥＡに置き換えた構成としてもよい。又は、図５Ｂに示す通り、ＦＴＪ素子ＦＪＡを抵抗ＲＥＡに置き換えず、ＦＴＪ素子ＦＪＢを抵抗ＲＥＢに置き換えた構成としてもよい。
図１ＡのメモリセルＭＣのＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢの一方を抵抗に置き換えても、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢの他方によって、メモリセルＭＣに書き込まれるデータを保持することができる。また、上述した図２のタイミングチャートの書き込み動作例によって、当該データ（Ｖ０又はＶ１）に応じて、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢの他方において発生する分極の方向を定めることができる。そのため、図５Ａ、及び図５ＢのメモリセルＭＣの回路構成を用いても、保持したデータを破壊せずに、当該データを読み出すことができる。
また、例えば、メモリセルＭＣは、図５Ｃに示すとおり、図１ＡのメモリセルＭＣのＦＴＪ素子ＦＪＡを容量ＣＡに置き換えた構成としてもよい。又は、図５Ｄに示す通り、ＦＴＪ素子ＦＪＡを容量ＣＡに置き換えず、ＦＴＪ素子ＦＪＢを容量ＣＢに置き換えた構成としてもよい。
図１ＡのメモリセルＭＣのＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢの一方を容量ＣＡに置き換えても、図５Ａ、及び図５Ｂと同様に、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢの他方によって、メモリセルＭＣに書き込まれるデータを保持することができる。また、図５Ｃ及び図５Ｄに示すメモリセルＭＣを用いても、図５Ａ、及び図５Ｂと同様に、保持したデータを破壊せずに、当該データを読み出すことができる。
また、例えば、メモリセルＭＣは、図５Ｅに示すとおり、図１ＡのメモリセルＭＣのＦＴＪ素子ＦＪＡを図４Ｃで説明した回路素子ＡＮＡに置き換えた構成としてもよい。又は、図５Ｆに示す通り、ＦＴＪ素子ＦＪＡを回路素子ＡＮＡに置き換えず、ＦＴＪ素子ＦＪＢを図４Ｃで説明した回路素子ＡＮＢに置き換えた構成としてもよい。なお、図５Ｅ、及び図５Ｆのそれぞれに示す回路素子ＡＮＡ、及び回路素子ＡＮＢとしては、例えば、ＲｅＲＡＭなどに用いられる抵抗変化素子、ＭＲＡＭなどに用いられるＭＴＪ素子、相変化メモリ素子、強誘電キャパシタなどを用いることができる。
図１ＡのメモリセルＭＣのＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢの一方を回路素子ＡＮＡ（回路素子ＡＮＢ）に置き換えることで、図５Ａ、及び図５Ｂと同様に、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢの他方によって、メモリセルＭＣに書き込まれるデータを保持することができる。また、図５Ｅ及び図５Ｆに示すメモリセルＭＣを用いても、図５Ａ、及び図５Ｂと同様に、保持したデータを破壊せずに、当該データを読み出すことができる。
また、例えば、メモリセルＭＣは、図６Ａ、及び図６Ｃに示すとおり、ＦＴＪ素子ＦＪＡをトランジスタＭ４Ａに置き換えた構成としてもよい。
具体的には、図６ＡのメモリセルＭＣにおいて、トランジスタＭ４Ａの第１端子は、配線ＦＣＡと、トランジスタＭ４Ａのゲートと、に電気的に接続され、トランジスタＭ４Ａの第２端子は、トランジスタＭ１の第２端子と、トランジスタＭ２のゲートと、ＦＴＪ素子ＦＪＢの入力端子と、に電気的に接続されている。また、図６ＣのメモリセルＭＣにおいて、トランジスタＭ４Ａの第１端子は、配線ＦＣＡに電気的に接続され、トランジスタＭ４Ａの第２端子は、トランジスタＭ４Ａのゲートと、トランジスタＭ１の第２端子と、トランジスタＭ２のゲートと、ＦＴＪ素子ＦＪＢの入力端子と、に電気的に接続されている。
また、例えば、図６Ｂ、及び図６Ｄに示す通り、ＦＴＪ素子ＦＪＡをトランジスタＭ４Ａに置き換えず、ＦＴＪ素子ＦＪＢをトランジスタＭ４Ｂに置き換えた構成としてもよい。
具体的には、図６ＢのメモリセルＭＣにおいて、トランジスタＭ４Ｂの第１端子は、トランジスタＭ４Ｂのゲートと、トランジスタＭ１の第２端子と、トランジスタＭ２のゲートと、ＦＴＪ素子ＦＪＡの出力端子と、に電気的に接続され、トランジスタＭ４Ｂの第２端子は、配線ＦＣＢに電気的に接続されている。また、図６ＤのメモリセルＭＣにおいて、トランジスタＭ４Ｂの第１端子は、トランジスタＭ１の第２端子と、トランジスタＭ２のゲートと、ＦＴＪ素子ＦＪＡの出力端子と、に電気的に接続され、トランジスタＭ４Ｂの第２端子は、トランジスタＭ４Ｂのゲートと、配線ＦＣＢと、に電気的に接続されている。
図６Ａ、及び図６Ｃにおいて、トランジスタＭ４Ａは、いわゆるダイオード接続された構成となっている。また、図６Ｂ、及び図６Ｄにおいて、トランジスタＭ４Ｂも、ダイオード接続された構成となっている。図６Ａ乃至図６Ｄに示すとおり、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢの一方を、ダイオードなどの整流特性を有する回路素子に置き換えても、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢの他方によって、メモリセルＭＣに書き込まれるデータを保持することができる。また、図６Ａ乃至図６Ｄに示すメモリセルＭＣを用いても、図５Ａ乃至図５Ｄと同様に、保持したデータを破壊せずに、当該データを読み出すことができる。
また、図６Ａ、及び図６Ｃでは、トランジスタＭ４Ａがダイオード接続された構成を示しているが、図６Ｅに示すとおり、トランジスタＭ４Ａのゲートは、トランジスタＭ４Ａの第１端子、及び第２端子ではなく、一例として、定電圧を与える配線ＢＳＡに電気的にされていてもよい。配線ＢＳＡは、トランジスタＭ４Ａのゲートに、定電圧としてバイアス電圧を与える配線として機能する。配線ＢＳＡがトランジスタＭ４Ａのゲートにバイアス電圧を与えることで、トランジスタＭ４Ａの第１端子、第２端子、及びゲートのそれぞれの電位に応じた電流が、トランジスタＭ４Ａの第１端子－第２端子間に流れる。また、トランジスタＭ４Ａの第１端子－第２端子間の電圧と、ＦＴＪ素子ＦＪＢの入力端子－出力端子間の電圧と、のそれぞれは、配線ＦＣＡと配線ＦＣＢとの間の電圧の分圧となるため、ＦＴＪ素子ＦＪＢの分極の方向が定まると、ＦＴＪ素子ＦＪＢの入力端子－出力端子間の電圧が決まり、トランジスタＭ４Ａの第１端子－第２端子間の電圧も決まる。このため、メモリセルＭＣに書き込まれるデータに応じて、トランジスタＭ２のゲートの電位が定まるため、図６Ｅに示すメモリセルＭＣを用いても、図５Ａ乃至図５Ｄ、及び図６Ａ乃至図６Ｄと同様に、データの書き込みと、当該データを破壊しない当該データの読み出しを行うことができる。
また、図６Ｂ、及び図６Ｄでは、トランジスタＭ４Ｂがダイオード接続された構成を示しているが、図６Ｆに示すとおり、トランジスタＭ４Ｂのゲートは、トランジスタＭ４Ｂの第１端子、及び第２端子ではなく、一例として、定電圧を与える配線ＢＳＢに電気的にされていてもよい。つまり、図６ＦのメモリセルＭＣは、図６ＥのメモリセルＭＣと同様に、書き込まれるデータに応じて、ＦＴＪ素子ＦＪＡの入力端子－出力端子間の電圧と、トランジスタＭ４Ｂの第１端子－第２端子間の電圧と、が決められる。また、図６Ｅのメモリセルと同様に、持したデータを破壊せずに、当該データを読み出すことができる。
＜構成例３＞
本構成例では、図１ＡのメモリセルＭＣとは異なる、本発明の一態様の半導体装置である記憶装置に備えることができるメモリセルについて、説明する。
図７に示すメモリセルＭＣは、図１ＡのメモリセルＭＣの変形例であって、配線ＷＤＬと配線ＲＤＬとが１本の配線ＷＲＤＬにまとめられ、かつトランジスタＭ３の第２端子が配線ＷＲＤＬに電気的に接続されている構成となっている。
つまり、図７のメモリセルＭＣは、書き込みデータ線と読み出しデータ線を１本の配線にまとめた場合の回路構成となっている。そのため、配線ＷＲＤＬは、メモリセルＭＣに書き込むためのデータに送信する配線としても機能する。
また、図７のメモリセルＭＣへのデータの書き込み動作例については、図２のタイミングチャートを参酌する。特に、配線ＷＲＤＬに与えられる電位としては、図２のタイミングチャートに記載の配線ＷＤＬに与えられる電位と同様とすればよい。また、図７のメモリセルＭＣからのデータの読み出し動作例については、図３Ａ、又は図３Ｂのタイミングチャートを参酌する。特に、配線ＷＲＤＬに与えられる電位としては、図３Ａ、又は図３Ｂのタイミングチャートに記載の配線ＲＤＬに与えられる電位と同様とすればよい。
次に、図１Ａ、図１Ｂ、及び図７のメモリセルＭＣとは異なる、本発明の一態様の半導体装置である記憶装置に備えることができるメモリセルについて、説明する。
図８Ａに示すメモリセルＭＣは、図１ＡのメモリセルＭＣの変形例であって、トランジスタＭ３が設けられていない構成となっている。また、トランジスタＭ３が設けられていないため、図８Ａには配線ＲＷＬも設けられていない。また、図８ＡのメモリセルＭＣにおいて、トランジスタＭ２の第１端子は、配線ＶＣＥでなく、配線ＲＶＥに電気的に接続されている。なお、配線ＲＶＥは、一例として、可変電位を与える配線として機能する。具体的には、配線ＲＶＥは、例えば、高レベル電位（例えばＶＤＤなど）、低レベル電位（例えばＶＳＳなど）などの電位を、状況に応じて与えることができる。
図１ＡのメモリセルＭＣは、トランジスタＭ３のオン状態とオフ状態の切り替えを行うことで、トランジスタＭ２の第２端子と配線ＲＤＬとの間を導通状態又は非導通状態にする構成としたが、図８ＡのメモリセルＭＣは、配線ＲＶＥに与えられる電位を変動させて、トランジスタＭ２の第２端子と配線ＲＤＬとの間を導通状態又は非導通状態にする構成となっている。
図８ＡのメモリセルＭＣにデータの書き込む場合、配線ＷＷＬ、配線ＷＤＬ、配線ＦＣＡ、及び配線ＦＣＢの電位変化については、図２のタイミングチャートの動作例を参酌する。なお、このとき、配線ＲＶＥ、及び配線ＲＤＬのそれぞれに、互いに等しい電位（例えば、低レベル電位、接地電位など）が与えられることによって、トランジスタＭ２のゲートの電位に依らず、トランジスタＭ２をオフ状態にすることができる。また、メモリセルＭＣからデータの読み出しを行わないとき（メモリセルＭＣにおいてデータを保持するとき）についても同様に、配線ＲＶＥ、及び配線ＲＤＬのそれぞれに等しい電位を与えることで、トランジスタＭ２をオフ状態にすればよい。
図８ＡのメモリセルＭＣからデータを読み出す場合、一例として、図９Ａに示すタイミングチャートの動作を行えばよい。なお、配線ＷＷＬ、配線ＷＤＬ、配線ＦＣＡ、及び配線ＦＣＢの電位変化については、図３Ａ、及び図３Ｂのタイミングチャートの動作例と同様であるため、これらの配線の電位変化については図３Ａ、及び図３Ｂのタイミングチャートの説明を参酌する。
図９Ａのタイミングチャートの時刻Ｔ２１から時刻Ｔ２４までの間では、配線ＲＶＥの電位は、配線ＲＤＬと同様の電位変化としている。図９Ａのタイミングチャートにおいて、配線ＲＶＥ、及び配線ＲＤＬのそれぞれの電位は、時刻Ｔ２１から時刻Ｔ２４までの間では、低レベル電位となっている。これにより、時刻Ｔ２１から時刻Ｔ２４までの間では、トランジスタＭ２の第１端子－第２端子間の電圧は０Ｖとなるため、トランジスタＭ２をオフ状態にすることができる。
また、図９Ａのタイミングチャートの時刻Ｔ２２から時刻Ｔ２３までの間に、配線ＲＤＬはフローティング状態になるものとする。
その後、図９Ａのタイミングチャートの時刻Ｔ２４から時刻Ｔ２５までの間において、配線ＲＶＥの電位を低レベル電位（図９では、Ｌｏｗと記載している）から高レベル電位（図９では、Ｈｉｇｈと記載している）に変化させることで、トランジスタＭ２が一時的にオン状態となり、図３Ａのタイミングチャートの時刻Ｔ２４から時刻Ｔ２５までの間と同様に、配線ＲＤＬの高レベル電位を、トランジスタＭ２のゲートの電位に応じた電位に変動させることができる。その後、配線ＲＤＬの電位を読み出し回路などによって取得することで、図８ＡのメモリセルＭＣに保持されたデータを破壊せずに、当該データを読み出すことができる。
次に、図９Ａとは異なる、図８ＡのメモリセルＭＣからのデータの読み出し動作例について説明する。図９Ｂのタイミングチャートに示す動作例は、配線ＲＤＬに与えられている電圧の変化において、図９Ａのタイミングチャートと異なっている。
図９Ｂのタイミングチャートの時刻Ｔ２１から時刻Ｔ２４までの間では、配線ＲＶＥの電位は、配線ＲＤＬと同様の電位変化としている。図９Ｂのタイミングチャートにおいて、配線ＲＶＥ、及び配線ＲＤＬのそれぞれの電位は、時刻Ｔ２１から時刻Ｔ２４までの間では、低レベル電位となっている。これにより、時刻Ｔ２１から時刻Ｔ２４までの間では、トランジスタＭ２の第１端子－第２端子間の電圧は０Ｖとなるため、トランジスタＭ２をオフ状態にすることができる。
なお、図９Ｂのタイミングチャートの時刻Ｔ２２から時刻Ｔ２３までの間は、図９Ａと異なり、配線ＲＤＬはフローティング状態にしなくてもよい。
その後、図９Ｂのタイミングチャートの時刻Ｔ２４から時刻Ｔ２５までの間において、配線ＲＶＥの電位を低レベル電位（図９ＢではＬｏｗと記載している）よりも高い読み出し用の定電圧ＶＲＥ２に変化させることで、トランジスタＭ２がオン状態となり、トランジスタＭ２を介して、配線ＲＶＥと配線ＲＤＬとの間に、トランジスタＭ２のゲートの電位に応じた電流が流れる。その後、配線ＲＤＬに流れる電流の量を電流読み出し回路などによって取得することで、図８ＡのメモリセルＭＣに保持されたデータを破壊せずに、当該データを読み出すことができる。
また、本発明の一態様の半導体装置に係るメモリセルＭＣの回路構成は、図８ＡのメモリセルＭＣの回路構成に限定されない。本発明の一態様の半導体装置に係るメモリセルＭＣの構成は、場合によって、又は、状況に応じて、図８ＡのメモリセルＭＣを変更した構成としてもよい。
例えば、図８ＡのメモリセルＭＣの回路構成は、図８Ｂに示すメモリセルＭＣの回路構成に変更してもよい。図８ＢのメモリセルＭＣは、図７に示すメモリセルＭＣと同様に、図８Ａに図示されている配線ＷＤＬと配線ＲＤＬを一本の配線ＷＲＤＬにまとめた構成となっている。
配線ＷＲＤＬは、一例として、図７のメモリセルＭＣに電気的に接続されている配線ＷＲＤＬと同様に、メモリセルＭＣに書き込むためのデータに送信する配線としても機能し、また、メモリセルＭＣからデータを読み出すためにプリチャージ電位を供給する配線としても機能する。
また、図８ＢのメモリセルＭＣへのデータの書き込み動作例については、図７のメモリセルＭＣのデータの書き込み動作例の説明を参酌する。特に、配線ＷＲＤＬに与えられる電位としては、図２のタイミングチャートに記載の配線ＷＤＬに与えられる電位と同様とすればよい。また、図７のメモリセルＭＣへのデータの読み出し動作例については、図９Ａ、又は図９Ｂのタイミングチャートを参酌する。特に、配線ＷＲＤＬに与えられる電位としては、図３Ａ、又は図３Ｂのタイミングチャートに記載の配線ＲＤＬに与えられる電位と同様とすればよい。
本実施の形態で説明した、半導体装置にメモリセルＭＣを適用することによって、データの再書き込みが不要な半導体装置（非破壊読み出しを行う半導体装置）を構成することができる。また、半導体装置にメモリセルＭＣを適用することで、データの再書き込みが不要となるため、再書き込みに必要な消費電力を低減することができる。また、半導体装置にメモリセルＭＣを適用することで、データの再書き込みを行う回路を設ける必要が無くなるため、半導体装置の回路面積を低減することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、上記実施の形態で説明したメモリセルＭＣを備えることができる記憶装置について説明する。
＜記憶装置の構成例＞
図１０は、当該記憶装置の回路構成の一例である。記憶装置１００は、メモリセルアレイＭＣＡと、回路ＷＤＤと、回路ＲＤＤと、回路ＷＷＤと、回路ＲＷＤと、回路ＦＥＣＤと、を有する。なお、図１０の記憶装置１００に適用できるメモリセルＭＣは、一例として、図１Ａ（図１Ｂ）のメモリセルＭＣとしている。
メモリセルアレイＭＣＡは、複数のメモリセルＭＣを有する。また、メモリセルアレイＭＣＡにおいて、複数のメモリセルＭＣは、ｍ行ｎ列（ｍ、ｎのそれぞれは１以上の整数とする）のマトリクス状に配置されている。なお、図１０において、一例として、ｉ行ｊ列（ｉは１以上ｍ以下の整数であって、ｊは１以上ｎ以下の整数である）に位置するメモリセルＭＣは、メモリセルＭＣ［ｉ，ｊ］としている（メモリセルＭＣ［ｉ，ｊ］は図示しない）。
また、記憶装置１００のメモリセルアレイＭＣＡには、配線ＷＤＬ［１］乃至配線ＷＤＬ［ｎ］と、配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］と、が列方向に延設されている。なお、配線ＷＤＬ、及び配線ＲＤＬに付している［１］は、１列目の配線であることを表し、配線ＷＤＬ、及び配線ＲＤＬに付している［ｎ］は、ｎ列目の配線であることを表している。また、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ］と、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｍ］と、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］と、配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］と、が行方向に延設されている。なお、配線ＲＷＬ、配線ＷＷＬ、配線ＦＣＡ、及び配線ＦＣＢに付している［１］は、１行目の配線であることを表し、配線ＲＷＬ、配線ＷＷＬ、配線ＦＣＡ、及び配線ＦＣＢに付している［ｍ］は、ｍ行目の配線であることを表している。
配線ＷＤＬ［１］乃至配線ＷＤＬ［ｎ］は、図１Ａ（図１Ｂ）のメモリセルＭＣにおける配線ＷＤＬに相当し、配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］は、図１Ａ（図１Ｂ）のメモリセルＭＣにおける配線ＲＤＬに相当する。また、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ］は、図１Ａ（図１Ｂ）のメモリセルＭＣにおける配線ＲＷＬに相当し、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｍ］は、図１Ａ（図１Ｂ）のメモリセルＭＣにおける配線ＷＷＬに相当し、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］は、図１Ａ（図１Ｂ）のメモリセルＭＣにおける配線ＦＣＡに相当し、配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］は、図１Ａ（図１Ｂ）のメモリセルＭＣにおける配線ＦＣＢに相当する。
回路ＷＤＤは、配線ＷＤＬ［１］乃至配線ＷＤＬ［ｎ］に電気的に接続されている。また、回路ＲＷＤは、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ］に電気的に接続されている。また、回路ＷＷＤは、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｍ］に電気的に接続されている。また、回路ＦＥＣＤは、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］と、配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］と、に電気的に接続されている。また、回路ＲＤＤは、配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］に電気的に接続されている。
回路ＷＷＤは、一例として、書き込みワード線ドライバ回路として機能する。例えば、回路ＷＷＤは、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｍ］のうち１本の配線に選択信号を送信し、残りの配線に非選択信号を送信することで、メモリセルアレイＭＣＡにおいて、書き込み動作を行う複数のメモリセルＭＣを選択することができる。具体的には、例えば、図１ＡのメモリセルＭＣの場合、選択信号としては高レベル電位とし、非選択信号としては低レベル電位とすればよい。図１ＡのメモリセルＭＣにおいて、配線ＷＷＬに高レベル電位が与えられている場合、トランジスタＭ１がオン状態となるため、配線ＷＤＬからメモリセルＭＣに書き込み用のデータを送信することができる。一方、図１Ａ（図１Ｂ）のメモリセルＭＣにおいて、配線ＷＷＬに低レベル電位が与えられている場合、トランジスタＭ１がオフ状態となるため、配線ＷＤＬから別のメモリセルＭＣに対する書き込み用のデータが送信されたとしても、配線ＷＷＬから低レベル電位が与えられているメモリセルＭＣに当該データが書き込まれることはない。
回路ＲＷＤは、一例として、読み出しワード線ドライバ回路として機能する。例えば、回路ＲＤＤは、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ］のうち１本の配線に選択信号を送信し、残りの配線に非選択信号を送信することで、メモリセルアレイＭＣＡにおいて、読み出し動作を行う複数のメモリセルＭＣを選択することができる。具体的には、例えば、図１ＡのメモリセルＭＣの場合、選択信号としては高レベル電位とし、非選択信号としては低レベル電位とすればよい。図１ＡのメモリセルＭＣにおいて、配線ＲＷＬに高レベル電位が与えられている場合、トランジスタＭ１がオン状態となるため、メモリセルＭＣから配線ＲＤＬに、メモリセルＭＣに保持されたデータを送信することができる。一方、図１ＡのメモリセルＭＣにおいて、配線ＲＷＬに低レベル電位が与えられている場合、トランジスタＭ３がオフ状態となるため、メモリセルＭＣから配線ＲＤＬに、メモリセルＭＣに保持されたデータが送信されることはない。
回路ＦＥＣＤは、一例として、配線ＦＣＡ及び配線ＦＣＢのそれぞれに定電位を与える機能を有する。具体的には、例えば、回路ＦＥＣＤは、メモリセルＭＣへのデータの書き込み時において、配線ＦＣＡ及び配線ＦＣＢのそれぞれに定電位を与えることによって、複数のメモリセルＭＣのそれぞれに備わるＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢの分極を発生させる（分極の方向を変える）ことができる。又は、回路ＦＥＣＤは、メモリセルＭＣからデータを読み出す際に、配線ＦＣＡ及び配線ＦＣＢのそれぞれに定電位を与えることによって、ＦＴＪ素子ＦＪＡの入力端子－出力端子間、及びＦＴＪ素子ＦＪＢの入力端子－出力端子間のそれぞれに、配線ＦＣＡと配線ＦＣＢとの電位差に応じた分圧を与えることができる。
回路ＷＤＤは、一例として、書き込みデータ線ドライバ回路として機能する。例えば、回路ＷＤＤは、配線ＷＤＬ［１］乃至配線ＷＤＬ［ｎ］のそれぞれに書き込み用のデータ（例えば、電圧）を送信することで、回路ＷＷＤによって選択された特定の行に配置されている複数のメモリセルＭＣに、当該書き込み用のデータを書き込むことができる。
回路ＲＤＤは、一例として、読み出し回路として機能する。例えば、回路ＲＤＤは、回路ＲＷＤによって選択された特定の行に配置されている複数のメモリセルＭＣから出力されたデータ（例えば、電圧、電流など）を配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］のそれぞれから取得して、当該データを読み出すことができる。回路ＷＤＤは、一例として、プリチャージ回路、センスアンプ回路、電流電圧変換回路などから選ばれた一、又は複数を有する。
＜記憶装置の動作例＞
次に、記憶装置１００の動作例について説明する。
＜＜書き込み動作例１＞＞
図１１は、記憶装置１００のメモリセルＭＣへのデータの書き込み動作の一例を示したタイミングチャートである。なお、上記の実施の形態で説明した、図２のタイミングチャートは、１個のメモリセルＭＣにおける動作例について示したものであって、図１１のタイミングチャートは、メモリセルアレイＭＣＡに含まれる複数のメモリセルＭＣへのデータ書き込みの動作例を示したものである。
図１１のタイミングチャートは、時刻Ｕ１から時刻Ｕ１３までの間、及びその近傍の時刻における、配線ＷＷＬ［１］、配線ＷＷＬ［２］、配線ＷＷＬ［ｍ］、配線ＷＤＬ［１］、配線ＷＤＬ［２］、配線ＷＤＬ［ｎ］、配線ＦＣＡ［１］、配線ＦＣＢ［１］、配線ＦＣＡ［２］、配線ＦＣＢ［２］、配線ＦＣＡ［ｍ］、及び配線ＦＣＢ［ｍ］の電位の変化を示している。
時刻Ｕ１から時刻Ｕ２までの間では、例えば、回路ＷＷＤは、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｍ］に、初期電位として、低レベル電位（図１１ではＬｏｗと記載している）を与える。そのため、メモリセルアレイＭＣＡに含まれている全てのメモリセルＭＣのそれぞれのトランジスタＭ１のゲートには、低レベル電位が与えられるため、トランジスタＭ１はオフ状態となる。
また、時刻Ｕ１から時刻Ｕ２までの間では、回路ＷＤＤは、配線ＷＤＬ［１］乃至配線ＷＤＬ［ｎ］に、書き込み用のデータを送信しない。そのため、時刻Ｕ１から時刻Ｕ２までの間では、回路ＷＤＤは、配線ＷＤＬ［１］乃至配線ＷＤＬ［ｎ］に、一例として、接地電位を与えている。
また、時刻Ｕ１から時刻Ｕ２までの間では、回路ＦＥＣＤは、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］、及び配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］のそれぞれに、電位Ｖ０Ａ、及び電位Ｖ０Ｂを与える。なお、電位Ｖ０Ａ、及び電位Ｖ０Ｂについては、図２のタイミングチャートの説明を参酌する。
時刻Ｕ２から時刻Ｕ５までの間では、回路ＷＷＤは、配線ＷＷＬ［１］に高レベル電位（図１１ではＨｉｇｈと記載している）を与え、配線ＷＷＬ［２］乃至配線ＷＷＬ［ｍ］に低レベル電位を与える。そのため、メモリセルアレイＭＣＡにおいて、１行目に配置されているメモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれに含まれているトランジスタＭ１のゲートに高レベル電位が与えられるため、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれに含まれているトランジスタＭ１はオン状態となる。また、メモリセルアレイＭＣＡにおいて、２行目乃至ｍ行目に配置されているメモリセルＭＣ［２，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれに含まれているトランジスタＭ１のゲートに低レベル電位が与えられるため、メモリセルＭＣ［２，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれに含まれているトランジスタＭ１はオフ状態となる。つまり、回路ＷＷＤは、配線ＷＷＬ［１］に高レベル電位を与え、配線ＷＷＬ［２］乃至配線ＷＷＬ［ｍ］に低レベル電位を与えることで、書き込み先として、メモリセルアレイＭＣＡの１行目に配置されているメモリセルＭＣを選択することができる。
また、時刻Ｕ２から時刻Ｕ５までの間では、回路ＷＤＤは、配線ＷＤＬ［１］乃至配線ＷＤＬ［ｎ］のそれぞれに、書き込み用のデータとして、一例として、Ｄ［１，１］乃至Ｄ［１，ｎ］を与える。また、回路ＷＷＤによって、メモリセルアレイＭＣＡの１行目に配置されているメモリセルＭＣが書き込み先として選択されているため、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれのトランジスタＭ２のゲートに、Ｄ［１，１］乃至Ｄ［１，ｎ］に応じた電位が与えられる。
また、時刻Ｕ３から時刻Ｕ４までの間では、回路ＦＥＣＤは、配線ＦＣＡ［１］に電位Ｖ１Ａを与え、配線ＦＣＢ［１］に電位Ｖ０Ｂを与える。なお、回路ＦＥＣＤは、配線ＦＣＡ［２］乃至配線ＦＣＡ［ｍ］のそれぞれに電位Ｖ０Ａを与え、また、配線ＦＣＢ［２］乃至配線ＦＣＢ［ｍ］のそれぞれに電位Ｖ０Ｂを与える。
さらに、時刻Ｕ４から時刻Ｕ５までの間では、回路ＦＥＣＤは、配線ＦＣＡ［１］に電位Ｖ０Ａを与え、配線ＦＣＢ［１］に電位Ｖ１Ｂを与える。なお、回路ＦＥＣＤは、引き続き、配線ＦＣＡ［２］乃至配線ＦＣＡ［ｍ］のそれぞれに電位Ｖ０Ａを与え、また、配線ＦＣＢ［２］乃至配線ＦＣＢ［ｍ］のそれぞれに電位Ｖ０Ｂを与える。
なお、電位Ｖ１Ａ、及び電位Ｖ１Ｂについては、図２のタイミングチャートの説明を参酌する。
時刻Ｕ２から時刻Ｕ５までの間の動作によって、メモリセルアレイＭＣＡの１行目のメモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれに含まれているＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢで発生する分極の方向が、配線ＷＤＬ［１］乃至配線ＷＤＬ［ｎ］から送られているＤ［１，１］乃至Ｄ［１，ｎ］に応じて定められる。つまり、時刻Ｕ２から時刻Ｕ５までの動作で、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれへのＤ［１，１］乃至Ｄ［１，ｎ］の書き込みが行われる。
時刻Ｕ５から時刻Ｕ８までの間では、回路ＷＷＤは、配線ＷＷＬ［２］に高レベル電位を与え、配線ＷＷＬ［１］、及び配線ＷＷＬ［３］乃至配線ＷＷＬ［ｍ］に低レベル電位を与える。そのため、メモリセルアレイＭＣＡにおいて、２行目に配置されているメモリセルＭＣ［２，１］乃至メモリセルＭＣ［２，ｎ］のそれぞれに含まれているトランジスタＭ１のゲートに高レベル電位が与えられるため、メモリセルＭＣ［２，１］乃至メモリセルＭＣ［２，ｎ］のそれぞれに含まれているトランジスタＭ１はオン状態となる。また、メモリセルアレイＭＣＡにおいて、１行目、及び３行目からｍ行目に配置されているメモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］、及びメモリセルＭＣ［３，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれに含まれているトランジスタＭ１のゲートに高レベル電位が与えられるため、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］、及びメモリセルＭＣ［３，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれに含まれているトランジスタＭ１はオフ状態となる。つまり、回路ＷＷＤは、配線ＷＷＬ［２］に高レベル電位を与え、配線ＷＷＬ［１］、及び配線ＷＷＬ［３］乃至配線ＷＷＬ［ｍ］に低レベル電位を与えることで、書き込み先として、メモリセルアレイＭＣＡの２行目に配置されているメモリセルＭＣを選択することができる。
また、時刻Ｕ５から時刻Ｕ８までの間では、回路ＷＤＤは、配線ＷＤＬ［１］乃至配線ＷＤＬ［ｎ］のそれぞれに、書き込み用のデータとして、一例として、Ｄ［２，１］乃至Ｄ［２，ｎ］を与える。また、回路ＷＷＤによって、メモリセルアレイＭＣＡの２行目に配置されているメモリセルＭＣが書き込み先として選択されているため、メモリセルＭＣ［２，１］乃至メモリセルＭＣ［２，ｎ］のそれぞれのトランジスタＭ２のゲートに、Ｄ［２，１］乃至Ｄ［２，ｎ］に応じた電位が与えられる。
また、時刻Ｕ６から時刻Ｕ７までの間では、回路ＦＥＣＤは、配線ＦＣＡ［２］に電位Ｖ１Ａを与え、配線ＦＣＢ［２］に電位Ｖ０Ｂを与える。なお、回路ＦＥＣＤは、配線ＦＣＡ［１］、及び配線ＦＣＡ［３］乃至配線ＦＣＡ［ｍ］のそれぞれに電位Ｖ０Ａを与え、また、配線ＦＣＢ［１］、配線ＦＣＢ［３］乃至配線ＦＣＢ［ｍ］のそれぞれに電位Ｖ０Ｂを与える。
さらに、時刻Ｕ７から時刻Ｕ８までの間では、回路ＦＥＣＤは、配線ＦＣＡ［２］に電位Ｖ０Ａを与え、配線ＦＣＢ［２］に電位Ｖ１Ｂを与える。なお、回路ＦＥＣＤは、引き続き、配線ＦＣＡ［１］、及び配線ＦＣＡ［３］乃至配線ＦＣＡ［ｍ］のそれぞれに電位Ｖ０Ａを与え、また、配線ＦＣＢ［１］、及び配線ＦＣＢ［３］乃至配線ＦＣＢ［ｍ］のそれぞれに電位Ｖ０Ｂを与える。
時刻Ｕ５から時刻Ｕ８までの間の動作によって、メモリセルアレイＭＣＡの２行目のメモリセルＭＣ［２，１］乃至メモリセルＭＣ［２，ｎ］のそれぞれに含まれているＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢで発生する分極の方向は、配線ＷＤＬ［１］乃至配線ＷＤＬ［ｎ］から送られているＤ［２，１］乃至Ｄ［２，ｎ］に応じて定められる。つまり、時刻Ｕ５から時刻Ｕ８までの動作で、メモリセルＭＣ［２，１］乃至メモリセルＭＣ［２，ｎ］のそれぞれへのＤ［２，１］乃至Ｄ［２，ｎ］の書き込みが行われる。
時刻Ｕ８から時刻Ｕ９までの間では、時刻Ｕ２から時刻Ｕ５までの間で行われたメモリセルアレイＭＣＡの１行目に配置されているメモリセルＭＣへのデータの書き込み動作、及び時刻Ｕ５から時刻Ｕ８までの間で行われたメモリセルアレイＭＣＡの２行目に配置されているメモリセルＭＣへのデータの書き込み動作、と同様にメモリセルアレイＭＣＡの３行目からｍ－１行目までに配置されているメモリセルＭＣへのデータの書き込み動作が行われる。
時刻Ｕ９から時刻Ｕ１２までの間では、回路ＷＷＤは、配線ＷＷＬ［ｍ］に高レベル電位を与え、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｍ－１］に低レベル電位を与える。そのため、メモリセルアレイＭＣＡにおいて、ｍ行目に配置されているメモリセルＭＣ［ｍ，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれに含まれているトランジスタＭ１のゲートに高レベル電位が与えられるため、メモリセルＭＣ［ｍ，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれに含まれているトランジスタＭ１はオン状態となる。また、メモリセルアレイＭＣＡにおいて、１行目乃至ｍ－１行目に配置されているメモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ－１，ｎ］のそれぞれに含まれているトランジスタＭ１のゲートに低レベル電位が与えられるため、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ－１，ｎ］のそれぞれに含まれているトランジスタＭ１はオフ状態となる。つまり、回路ＷＷＤは、配線ＷＷＬ［ｍ］に高レベル電位を与え、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｍ－１］に低レベル電位を与えることで、書き込み先として、メモリセルアレイＭＣＡのｍ行目に配置されているメモリセルＭＣを選択することができる。
また、時刻Ｕ９から時刻Ｕ１２までの間では、回路ＷＤＤは、配線ＷＤＬ［１］乃至配線ＷＤＬ［ｎ］のそれぞれに、書き込み用のデータとして、一例として、Ｄ［ｍ，１］乃至Ｄ［ｍ，ｎ］を与える。また、回路ＷＷＤによって、メモリセルアレイＭＣＡのｍ行目に配置されているメモリセルＭＣが書き込み先として選択されているため、メモリセルＭＣ［ｍ，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれのトランジスタＭ２のゲートに、Ｄ［ｍ，１］乃至Ｄ［ｍ，ｎ］に応じた電位が与えられる。
また、時刻Ｕ１０から時刻Ｕ１１までの間では、回路ＦＥＣＤは、配線ＦＣＡ［ｍ］に電位Ｖ１Ａを与え、配線ＦＣＢ［ｍ］に電位Ｖ０Ｂを与える。なお、回路ＦＥＣＤは、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ－１］のそれぞれに電位Ｖ０Ａを与え、また、配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ－１］のそれぞれに電位Ｖ０Ｂを与える。
さらに、時刻Ｕ１１から時刻Ｕ１２までの間では、回路ＦＥＣＤは、配線ＦＣＡ［ｍ］に電位Ｖ０Ａを与え、配線ＦＣＢ［ｍ］に電位Ｖ１Ｂを与える。なお、回路ＦＥＣＤは、引き続き、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ－１］のそれぞれに電位Ｖ０Ａを与え、また、配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ－１］のそれぞれに電位Ｖ０Ｂを与える。
時刻Ｕ９から時刻Ｕ１２までの間の動作によって、メモリセルアレイＭＣＡのｍ行目のメモリセルＭＣ［ｍ，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれに含まれているＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢで発生する分極の方向は、配線ＷＤＬ［１］乃至配線ＷＤＬ［ｎ］から送られているＤ［ｍ，１］乃至Ｄ［ｍ，ｎ］に応じて定められる。つまり、時刻Ｕ９から時刻Ｕ１２までの動作で、メモリセルＭＣ［ｍ，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれへのＤ［ｍ，１］乃至Ｄ［ｍ，ｎ］の書き込みが行われる。
時刻Ｕ１から時刻Ｕ１２までの動作が行われることによって、メモリセルアレイＭＣＡに含まれるメモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれに、Ｄ［１，１］乃至Ｄ［ｍ，ｎ］を書き込むことができる。
なお、図１１のタイミングチャートでは、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ，ｎ］へのデータの書き込み動作の終了後の動作（時刻Ｕ１２から時刻Ｕ１３までの間の動作）として、回路ＷＷＤは、一例として、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｍ］に低レベル電位を与えている。また、回路ＷＤＤは、一例として、配線ＷＤＬ［１］乃至配線ＷＤＬ［ｎ］に接地電位を与えている。また、回路ＦＥＣＤは、一例として、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］、及び配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］のそれぞれに、電位Ｖ０Ａ、及び電位Ｖ０Ｂを与えている。
なお、図１１のタイミングチャートの動作は、一例であるため、状況に応じて、又は場合によって、その動作を変更してもよい。例えば、図１１のタイミングチャートの時刻Ｕ２から時刻Ｕ５までの間の動作において、配線ＷＷＬ［１］に高レベル電位が与えられて、配線ＷＤＬ［１］乃至配線ＷＤＬ［ｎ］にＤ［１，１］乃至Ｄ［１，ｎ］が与えられているが、配線ＷＷＬ［１］に高レベル電位が与えられている期間内に、配線ＷＤＬ［１］乃至配線ＷＤＬ［ｎ］にＤ［１，１］乃至Ｄ［１，ｎ］が与えられていてもよいし、配線ＷＤＬ［１］乃至配線ＷＤＬ［ｎ］にＤ［１，１］乃至Ｄ［１，ｎ］が与えられている期間内に配線ＷＷＬ［１］に高レベル電位が与えられていてもよい。また、配線ＦＣＡ［１］に電位Ｖ１Ａが与えられ、かつ配線ＦＣＢ［１］に電位Ｖ０Ｂが与えられている期間、及び配線ＦＣＡ［１］に電位Ｖ０Ａが与えられて、かつ配線ＦＣＢ［１］に電位Ｖ１Ｂが与えられている期間は、配線ＷＷＬ［１］に高レベル電位が与えられ、かつ配線ＷＤＬ［１］乃至配線ＷＤＬ［ｎ］にＤ［１，１］乃至Ｄ［１，ｎ］が与えられている期間内であれば、どのタイミングでもよい。また、配線ＦＣＡ［１］に電位Ｖ０Ａが与えられて、かつ配線ＦＣＢ［１］に電位Ｖ１Ｂが与えられている期間は、配線ＦＣＡ［１］に電位Ｖ１Ａが与えられ、かつ配線ＦＣＢ［１］に電位Ｖ０Ｂが与えられている期間よりも先でもよい。
＜＜書き込み動作例２＞＞
次に、図１１のタイミングチャートとは異なる、記憶装置１００のメモリセルＭＣへのデータの書き込み動作の一例について説明する。
図１２に示すタイミングチャートは、図１１のタイミングチャートの書き込み動作例とは異なる、書き込み動作の一例を示している。図１２のタイミングチャートは、図１１のタイミングチャートと同様に、時刻Ｕ１から時刻Ｕ１３までの間、及びその近傍の時刻における、配線ＷＷＬ［１］、配線ＷＷＬ［２］、配線ＷＷＬ［ｍ］、配線ＷＤＬ［１］、配線ＷＤＬ［２］、配線ＷＤＬ［ｎ］、配線ＦＣＡ［１］、配線ＦＣＢ［１］、配線ＦＣＡ［２］、配線ＦＣＢ［２］、配線ＦＣＡ［ｍ］、及び配線ＦＣＢ［ｍ］の電位の変化を示している。
図１２のタイミングチャートの書き込み動作は、時刻Ｕ２から時刻Ｕ１２までの間において配線ＷＷＬ［１］乃至配線ＷＷＬ［ｍ］のそれぞれに高レベル電位が入力されている点と、時刻Ｕ１から時刻Ｕ１３までの間において配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］及び配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］のそれぞれの電位変動の点で、図１１のタイミングチャートの書き込み動作と異なっている。
図１２のタイミングチャートの時刻Ｕ２から時刻Ｕ１２までの間において配線ＷＷＬ［１］乃至配線ＷＷＬ［ｍ］のそれぞれに高レベル電位が入力されているため、時刻Ｕ２から時刻Ｕ１２までの間では、メモリセルアレイＭＣＡに含まれているメモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれのトランジスタＭ１のゲートに高レベル電位が入力されるため、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれのトランジスタＭ１はオン状態となる。つまり、ｊ列目に着目すると、配線ＷＤＬ［ｊ］と、メモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］のそれぞれのトランジスタＭ２のゲートとの間は導通状態となる。
また、図１２のタイミングチャートの時刻Ｕ１から時刻Ｕ２までの間において、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］には電位ＶＮＡが与えられ、配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］には電位ＶＮＢが与えられている。
なお、ＶＮＡは、配線ＷＤＬからトランジスタＭ２のゲートに入力される全てのデータ（電位）に対して、ＦＴＪ素子ＦＪＡにて分極が起こらない（変化しない）程度の電位とし、ＶＮＢは、配線ＷＤＬからトランジスタＭ２のゲートに入力される全てのデータ（電位）に対して、ＦＴＪ素子ＦＪＢにて分極が起こらない（変化しない）程度の電位としている。例えば、ＶＮＡは、Ｖ０Ａよりも高くＶ１Ａよりも低い電位とすることができる。また、例えば、ＶＮＢは、Ｖ０Ｂよりも高くＶ１Ｂよりも低い電位とすることができる。
また、図１２のタイミングチャートの時刻Ｕ３から時刻Ｕ４までの間において、配線ＦＣＡ［１］には電位Ｖ１Ａが与えられ、配線ＦＣＢ［１］には電位Ｖ０Ｂが与えられている。なお、配線ＦＣＡ［２］乃至配線ＦＣＡ［ｍ］のそれぞれには、引き続き電位ＶＮＡが与えられ、また、配線ＦＣＢ［２］乃至配線ＦＣＢ［ｍ］のそれぞれには、引き続き電位ＶＮＢが与えられている。
また、図１２のタイミングチャートの時刻Ｕ４から時刻Ｕ５までの間において、配線ＦＣＡ［１］には電位Ｖ０Ａが与えられ、配線ＦＣＢ［１］には電位Ｖ１Ｂが与えられている。なお、配線ＦＣＡ［２］乃至配線ＦＣＡ［ｍ］のそれぞれには、引き続き電位ＶＮＡが与えられ、また、配線ＦＣＢ［２］乃至配線ＦＣＢ［ｍ］のそれぞれには、引き続き電位ＶＮＢが与えられている。
図１２のタイミングチャートの時刻Ｕ２から時刻Ｕ５までの間の動作によって、メモリセルアレイＭＣＡの１行目のメモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれに含まれているＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢで発生する分極の方向が、配線ＷＤＬ［１］乃至配線ＷＤＬ［ｎ］から送られているＤ［１，１］乃至Ｄ［１，ｎ］に応じて定められる。一方、時刻Ｕ２から時刻Ｕ５までの間において、配線ＦＣＡ［２］乃至配線ＦＣＡ［ｍ］のそれぞれには電位ＶＮＡが与えられ、また、配線ＦＣＢ［２］乃至配線ＦＣＢ［ｍ］のそれぞれには電位ＶＮＢが与えられているため、メモリセルＭＣ［２，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれのトランジスタＭ１がオン状態になっていたとしても、各列のメモリセルＭＣにＤ［１，１］乃至Ｄ［１，ｎ］が書き込まれることはない。
つまり、図１２のタイミングチャートの動作では、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］、及び配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］のそれぞれを、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢの分極の制御用の配線だけでなく、データの書き込みの選択信号線も兼ねて機能させることができる。
図１２のタイミングチャートにおいて時刻Ｕ５以降についても、配線ＷＤＬ［１］乃至配線ＷＤＬ［ｎ］から送信されるデータにあわせて、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］、及び配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］を用いて、メモリセルアレイＭＣＡの２行目からｍ行目まで１行ずつメモリセルＭＣを選択することによって、図１１のタイミングチャートの動作例と同様に、メモリセルアレイＭＣＡに含まれるメモリセルＭＣ［２，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれに、Ｄ［２，１］乃至Ｄ［ｍ，ｎ］を書き込むことができる。
＜＜読み出し動作例１＞＞
図１３は、記憶装置１００のメモリセルＭＣからのデータの読み出し動作の一例を示したタイミングチャートである。なお、上記の実施の形態で説明した、図３Ａ、及び図３Ｂなどのタイミングチャートは、１個のメモリセルＭＣにおける動作例について示したものであって、図１３のタイミングチャートは、メモリセルアレイＭＣＡに含まれる複数のメモリセルＭＣからのデータ読み出しの動作例を示したものである。
図１３のタイミングチャートは、時刻Ｕ２１から時刻Ｕ３３までの間、及びその近傍の時刻における、配線ＲＷＬ［１］、配線ＲＷＬ［２］、配線ＲＷＬ［ｍ］、配線ＦＣＡ［１］、配線ＦＣＢ［１］、配線ＦＣＡ［２］、配線ＦＣＢ［２］、配線ＦＣＡ［ｍ］、配線ＦＣＢ［ｍ］、配線ＲＤＬ［１］、配線ＲＤＬ［２］、及び配線ＲＤＬ［ｎ］の電位の変化を示している。
時刻Ｕ２１から時刻Ｕ２２までの間では、例えば、回路ＲＷＤは、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ］に、初期電位として、低レベル電位（図１３ではＬｏｗと記載している）を与える。そのため、メモリセルアレイＭＣＡに含まれている全てのメモリセルＭＣのそれぞれのトランジスタＭ３のゲートには、低レベル電位が与えられるため、トランジスタＭ３はオフ状態となる。
また、時刻Ｕ２１から時刻Ｕ２２までの間では、回路ＦＥＣＤは、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］、及び配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］のそれぞれに、電位Ｖ０Ａ、及び電位Ｖ０Ｂを与える。なお、電位Ｖ０Ａ、及び電位Ｖ０Ｂについては、図２、図３Ａなどのタイミングチャートの説明を参酌する。
また、時刻Ｕ２１から時刻Ｕ２２までの間では、配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］には、一例として、配線ＶＣＥに与えられる電位に対応した電位を与えることが好ましい。例えば、配線ＶＣＥが低レベル電位であるとき、配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］には高レベル電位が与えられることが好ましく、又は、配線ＶＣＥが高レベル電位であるとき、配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］には低レベル電位が与えられることが好ましい。本動作例では、配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］には、メモリセルＭＣからのデータの読み出しに支障が出ない程度の電位として、ＶＲＥ３が与えられるものとする。
時刻Ｕ２２から時刻Ｕ２５までの間では、回路ＦＥＣＤは、配線ＦＣＡ［１］に電位ＶＭを与え、配線ＦＣＢ［１］に電位Ｖ０Ｂを与えている。また、回路ＦＥＣＤは、配線ＦＣＡ［２］乃至配線ＦＣＡ［ｍ］に電位Ｖ０Ａを与え、配線ＦＣＢ［２］乃至配線ＦＣＢ［ｍ］に電位Ｖ０Ｂを与えている。このとき、配線ＦＣＡ［１］と配線ＦＣＢ［１］との間では、ＶＭ－Ｖ０Ｂの電圧がかかるため、メモリセルアレイＭＣＡの１行目のメモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢのそれぞれには、当該電圧の分圧がかかる。そのため、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれのトランジスタＭ２のゲートの電位は、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢの分極の方向、つまり、そのメモリセルＭＣに書き込まれているデータによって決められる。
なお、電位ＶＭについては、図３Ａなどのタイミングチャートの説明を参酌する。
時刻Ｕ２３から時刻Ｕ２４までの間では、回路ＲＷＤは、配線ＲＷＬ［１］に高レベル電位（図１３ではＨｉｇｈと記載している）を与える。また、回路ＲＷＤは、配線ＲＷＬ［２］乃至配線ＲＷＬ［ｍ］に低レベル電位を与える。そのため、メモリセルアレイＭＣＡにおいて、１行目に配置されているメモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれに含まれているトランジスタＭ３のゲートに高レベル電位が与えられるため、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれに含まれているトランジスタＭ３はオン状態となる。また、メモリセルアレイＭＣＡにおいて、２行目からｍ行目に配置されているメモリセルＭＣ［２，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれに含まれているトランジスタＭ３のゲートに低レベル電位が与えられるため、メモリセルＭＣ［２，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれに含まれているトランジスタＭ３はオフ状態となる。
つまり、回路ＦＥＣＤが配線ＦＣＡ［１］に電位ＶＭを与え、配線ＦＣＢ［１］に電位Ｖ０Ｂを与え、配線ＦＣＡ［２］乃至配線ＦＣＡ［ｍ］に電位Ｖ０Ａを与え、配線ＦＣＢ［２］乃至配線ＦＣＢ［ｍ］に電位Ｖ０Ｂを与えて、かつ回路ＲＷＤが配線ＲＷＬ［１］に高レベル電位を与え、配線ＲＷＬ［２］乃至配線ＲＷＬ［ｍ］に低レベル電位を与えることで、読み出し元として、メモリセルアレイＭＣＡの１行目に配置されているメモリセルＭＣを選択することができる。
また、時刻Ｕ２３から時刻Ｕ２４までの間において、メモリセルアレイＭＣＡの１行目のメモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］の配線ＶＣＥと配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］との間が導通状態となるため、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれのトランジスタＭ２のゲートの電位に応じた電流が、配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］に流れる。又は、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれのトランジスタＭ２のゲートの電位に応じて、配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］のそれぞれの電位が変化する。つまり、配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］には、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれに保持されているデータとして、Ｄ［１，１］乃至Ｄ［１，ｎ］に応じたデータ（例えば、電流、又は電圧）が配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］に送信される。
このとき、回路ＲＤＤなどで、配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］に送信されるデータ（例えば、電流、又は電圧）を取得することによって、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれに保持されているＤ［１，１］乃至Ｄ［１，ｎ］を読み出すことができる。
時刻Ｕ２５から時刻Ｕ２７までの間では、回路ＦＥＣＤは、配線ＦＣＡ［２］に電位ＶＭを与え、配線ＦＣＢ［２］に電位Ｖ０Ｂを与えている。また、回路ＦＥＣＤは、配線ＦＣＡ［１］、及び配線ＦＣＡ［３］乃至配線ＦＣＡ［ｍ］に電位Ｖ０Ａを与え、配線ＦＣＢ［１］、及び配線ＦＣＢ［３］乃至配線ＦＣＢ［ｍ］に電位Ｖ０Ｂを与えている。このとき、配線ＦＣＡ［２］と配線ＦＣＢ［２］との間では、ＶＭ－Ｖ０Ｂの電圧がかかるため、メモリセルアレイＭＣＡの２行目のメモリセルＭＣ［２，１］乃至メモリセルＭＣ［２，ｎ］のＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢのそれぞれには、当該電圧の分圧がかかる。そのため、メモリセルＭＣ［２，１］乃至メモリセルＭＣ［２，ｎ］のそれぞれのトランジスタＭ２のゲートの電位は、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢの分極の方向、つまり、そのメモリセルＭＣに書き込まれているデータによって決められる。
時刻Ｕ２６から時刻Ｕ２７までの間では、回路ＲＷＤは、配線ＲＷＬ［２］に高レベル電位を与える。また、回路ＲＷＤは、配線ＲＷＬ［１］、及び配線ＲＷＬ［３］乃至配線ＲＷＬ［ｍ］に低レベル電位を与える。そのため、メモリセルアレイＭＣＡにおいて、２行目に配置されているメモリセルＭＣ［２，１］乃至メモリセルＭＣ［２，ｎ］のそれぞれに含まれているトランジスタＭ３のゲートに高レベル電位が与えられるため、メモリセルＭＣ［２，１］乃至メモリセルＭＣ［２，ｎ］のそれぞれに含まれているトランジスタＭ３はオン状態となる。また、メモリセルアレイＭＣＡにおいて、１行目及び３行目からｍ行目に配置されているメモリセルＭＣのそれぞれに含まれているトランジスタＭ３のゲートに低レベル電位が与えられるため、１行目及び３行目からｍ行目に配置されているメモリセルＭＣのそれぞれに含まれているトランジスタＭ３はオフ状態となる。
つまり、回路ＦＥＣＤが配線ＦＣＡ［２］に電位ＶＭを与え、配線ＦＣＢ［２］に電位Ｖ０Ｂを与え、配線ＦＣＡ［１］及び配線ＦＣＡ［３］乃至配線ＦＣＡ［ｍ］に電位Ｖ０Ａを与え、配線ＦＣＢ［１］及び配線ＦＣＢ［３］乃至配線ＦＣＢ［ｍ］に電位Ｖ０Ｂを与えて、かつ回路ＲＷＤが配線ＲＷＬ［２］に高レベル電位を与え、配線ＲＷＬ［１］及び配線ＲＷＬ［３］乃至配線ＲＷＬ［ｍ］に低レベル電位を与えることで、読み出し元として、メモリセルアレイＭＣＡの２行目に配置されているメモリセルＭＣを選択することができる。
また、時刻Ｕ２６から時刻Ｕ２７までの間において、メモリセルアレイＭＣＡの２行目のメモリセルＭＣ［２，１］乃至メモリセルＭＣ［２，ｎ］の配線ＶＣＥと配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］との間が導通状態となるため、メモリセルＭＣ［２，１］乃至メモリセルＭＣ［２，ｎ］のそれぞれのトランジスタＭ２のゲートの電位に応じた電流が、配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］に流れる。又は、メモリセルＭＣ［２，１］乃至メモリセルＭＣ［２，ｎ］のそれぞれのトランジスタＭ２のゲートの電位に応じて、配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］のそれぞれの電位が変化する。つまり、配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］には、メモリセルＭＣ［２，１］乃至メモリセルＭＣ［２，ｎ］のそれぞれに保持されているデータとして、Ｄ［２，１］乃至Ｄ［２，ｎ］に応じたデータ（例えば、電流、又は電圧）が配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］に送信される。
このとき、回路ＲＤＤなどで、配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］に送信されるデータ（例えば、電流、又は電圧）を取得することによって、メモリセルＭＣ［２，１］乃至メモリセルＭＣ［２，ｎ］のそれぞれに保持されているＤ［２，１］乃至Ｄ［２，ｎ］を読み出すことができる。
時刻Ｕ２８から時刻Ｕ２９までの間では、時刻Ｕ２２から時刻Ｕ２５までの間で行われたメモリセルアレイＭＣＡの１行目に配置されているメモリセルＭＣからのデータの読み出し動作、及び時刻Ｕ２５から時刻Ｕ２８までの間で行われたメモリセルアレイＭＣＡの２行目に配置されているメモリセルＭＣからのデータの読み出し動作、と同様にメモリセルアレイＭＣＡの３行目からｍ－１行目までに配置されているメモリセルＭＣからのデータの読み出し動作が行われる。
時刻Ｕ２９から時刻Ｕ３２までの間では、回路ＦＥＣＤは、配線ＦＣＡ［ｍ］に電位ＶＭを与え、配線ＦＣＢ［ｍ］に電位Ｖ０Ｂを与えている。また、回路ＦＥＣＤは、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ－１］に電位Ｖ０Ａを与え、配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ－１］に電位Ｖ０Ｂを与えている。このとき、配線ＦＣＡ［ｍ］と配線ＦＣＢ［ｍ］との間では、ＶＭ－Ｖ０Ｂの電圧がかかるため、メモリセルアレイＭＣＡのｍ行目のメモリセルＭＣ［ｍ，１］乃至メモリセルＭＣ［ｍ，ｎ］のＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢのそれぞれには、当該電圧の分圧がかかる。そのため、メモリセルＭＣ［ｍ，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれのトランジスタＭ２のゲートの電位は、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢの分極の方向、つまり、そのメモリセルＭＣに書き込まれているデータによって決められる。
時刻Ｕ３０から時刻Ｕ３１までの間では、回路ＲＷＤは、配線ＲＷＬ［ｍ］に高レベル電位を与える。また、回路ＲＷＤは、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ－１］に低レベル電位を与える。そのため、メモリセルアレイＭＣＡにおいて、ｍ行目に配置されているメモリセルＭＣ［ｍ，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれに含まれているトランジスタＭ３のゲートに高レベル電位が与えられるため、メモリセルＭＣ［ｍ，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれに含まれているトランジスタＭ３はオン状態となる。また、メモリセルアレイＭＣＡにおいて、１行目乃至ｍ－１行目に配置されているメモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ－１，ｎ］のそれぞれに含まれているトランジスタＭ３のゲートに低レベル電位が与えられるため、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ－１，ｎ］のそれぞれに含まれているトランジスタＭ３はオフ状態となる。
つまり、回路ＦＥＣＤが配線ＦＣＡ［ｍ］に電位ＶＭを与え、配線ＦＣＢ［ｍ］に電位Ｖ０Ｂを与え、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ－１］に電位Ｖ０Ａを与え、配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ－１］に電位Ｖ０Ｂを与えて、かつ回路ＲＷＤが配線ＲＷＬ［ｍ］に高レベル電位を与え、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ－１］に低レベル電位を与えることで、読み出し元として、メモリセルアレイＭＣＡのｍ行目に配置されているメモリセルＭＣを選択することができる。
また、時刻Ｕ３０から時刻Ｕ３１までの間において、メモリセルアレイＭＣＡのｍ行目のメモリセルＭＣ［ｍ，１］乃至メモリセルＭＣ［ｍ，ｎ］の配線ＶＣＥと配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］との間が導通状態となるため、メモリセルＭＣ［ｍ，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれのトランジスタＭ２のゲートの電位に応じた電流が、配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］に流れる。又は、メモリセルＭＣ［ｍ，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれのトランジスタＭ２のゲートの電位に応じて、配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］のそれぞれの電位が変化する。つまり、配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］には、メモリセルＭＣ［ｍ，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれに保持されているデータとして、Ｄ［ｍ，１］乃至Ｄ［ｍ，ｎ］に応じたデータ（例えば、電流、又は電圧）が配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］に送信される。
時刻Ｕ２１から時刻Ｕ３２までの動作が行われることによって、メモリセルアレイＭＣＡに含まれるメモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれから、Ｄ［１，１］乃至Ｄ［ｍ，ｎ］を読み出すことができる。
なお、図１３のタイミングチャートでは、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ，ｎ］からのデータの読み出し動作の終了後の動作（時刻Ｕ３２から時刻Ｕ３３までの間の動作）として、回路ＲＷＤは、一例として、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ］に低レベル電位を与えている。また、回路ＦＥＣＤは、一例として、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］、及び配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］のそれぞれに、電位Ｖ０Ａ、及び電位Ｖ０Ｂを与えている。また、配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］のそれぞれには、一例として接地電位が与えられている。
＜＜読み出し動作例２＞＞
次に、図１３のタイミングチャートとは異なる、記憶装置１００のメモリセルＭＣからのデータの読み出し動作の一例について説明する。
図１４に示すタイミングチャートは、図１３のタイミングチャートの読み出し動作例とは異なる、読み出し動作の一例を示している。図１４のタイミングチャートは、図１３のタイミングチャートと同様に、時刻Ｕ２１から時刻Ｕ３３までの間、及びその近傍の時刻における、配線ＲＷＬ［１］、配線ＲＷＬ［２］、配線ＲＷＬ［ｍ］、配線ＦＣＡ［１］、配線ＦＣＢ［１］、配線ＦＣＡ［２］、配線ＦＣＢ［２］、配線ＦＣＡ［ｍ］、配線ＦＣＢ［ｍ］、配線ＲＤＬ［１］、配線ＲＤＬ［２］、及び配線ＲＤＬ［ｎ］の電位の変化を示している。
図１４のタイミングチャートの読み出し動作は、時刻Ｕ２２から時刻Ｕ３２までの間において配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］のそれぞれが電位ＶＭになっている点で、図１３のタイミングチャートの読み出し動作と異なっている。
図１４のタイミングチャートの時刻Ｕ２２から時刻Ｕ３２までの間において配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］のそれぞれにＶＭが入力され、かつ配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］のそれぞれにＶ０Ｂが入力されているため、時刻Ｕ２２から時刻Ｕ３２までの間では、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれのトランジスタＭ２のゲートの電位は、それぞれのメモリセルＭＣに保持されているデータに応じた電位となる。また、このとき、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれのトランジスタＭ２のゲート－第１端子間において電圧が生じるため、トランジスタＭ２の第２端子の電位次第で、トランジスタＭ２の第１端子－第２端子間に電流が流れる。
また、本動作例において、メモリセルアレイＭＣＡから読み出すメモリセルＭＣを選択する場合は、回路ＲＷＤから配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ］のいずれか一に高レベル電位を入力し、残りの配線に低レベル電位を入力することによって行うことができる。例えば、図１４のタイミングチャートにおいて、時刻Ｕ２３から時刻Ｕ２４までの間のとおり、配線ＲＷＬ［１］に高レベル電位を与え、配線ＲＷＬ［２］乃至配線ＲＷＬ［ｍ］に低レベル電位を与えることで、メモリセルアレイＭＣＡの１行目に配置されているメモリセルＭＣに保持されているデータを読み出すことができる。同様に、時刻Ｕ２６から時刻Ｕ２７までの間のとおり、配線ＲＷＬ［２］に高レベル電位を与え、配線ＲＷＬ［１］及び配線ＲＷＬ［３］乃至配線ＲＷＬ［ｍ］に低レベル電位を与えることで、メモリセルアレイＭＣＡの２行目に配置されているメモリセルＭＣに保持されているデータを読み出すことができ、時刻Ｕ３０から時刻Ｕ３１までの間のとおり、配線ＲＷＬ［ｍ］に高レベル電位を与え、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ－１］に低レベル電位を与えることで、メモリセルアレイＭＣＡのｍ行目に配置されているメモリセルＭＣに保持されているデータを読み出すことができる。
つまり、図１４のタイミングチャートの動作例において、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ］の電位の変動は、図１３のタイミングチャートの動作例と同様とすることができる。
図１４のタイミングチャートの動作では、メモリセルアレイＭＣＡに含まれる複数のメモリセルＭＣを読み出す際に、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］と、配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］と、のそれぞれの電位を、読み出すメモリセルＭＣごとに電位を変化させる必要がない。つまり、図１４のタイミングチャートの動作例を適用することで、回路ＦＥＣＤを、セレクタなど信号を送信する配線を選択する回路を有さない構成とすることができる。
＜＜読み出し動作例３＞＞
次に、図１３、及び図１４のタイミングチャートとは異なる、記憶装置１００のメモリセルＭＣからのデータの読み出し動作の一例について説明する。
図１５に示すタイミングチャートは、図１３、及び図１４のタイミングチャートの読み出し動作例とは異なる、読み出し動作の一例を示している。図１５のタイミングチャートは、図１３、及び図１４のタイミングチャートと同様に、時刻Ｕ２１から時刻Ｕ３３までの間、及びその近傍の時刻における、配線ＲＷＬ［１］、配線ＲＷＬ［２］、配線ＲＷＬ［ｍ］、配線ＦＣＡ［１］、配線ＦＣＢ［１］、配線ＦＣＡ［２］、配線ＦＣＢ［２］、配線ＦＣＡ［ｍ］、配線ＦＣＢ［ｍ］、配線ＲＤＬ［１］、配線ＲＤＬ［２］、及び配線ＲＤＬ［ｎ］の電位の変化を示している。
図１５のタイミングチャートの読み出し動作は、時刻Ｕ２２から時刻Ｕ３２までの間において配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ］のそれぞれが高レベル電位になっている点と、時刻Ｕ２２から時刻Ｕ３２までの間において配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］及び配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］のそれぞれの電位変動の点で、図１３のタイミングチャートの読み出し動作と異なっている。
図１５のタイミングチャートの時刻Ｕ２２から時刻Ｕ３２までの間において、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ］のそれぞれに高レベル電位が入力されているため、時刻Ｕ２２から時刻Ｕ３２までの間では、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれのトランジスタＭ３のゲートに高レベル電位が入力される。このため、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれのトランジスタＭ３は、オン状態となる。
また、図１５のタイミングチャートの時刻Ｕ２３から時刻Ｕ２４までの間において、配線ＦＣＡ［１］には電位ＶＭが与えられ、配線ＦＣＢ［１］には電位Ｖ０Ｂが与えられる。また、配線ＦＣＡ［２］乃至配線ＦＣＡ［ｍ］には電位Ｖ０Ａが与えられ、配線ＦＣＢ［２］乃至配線ＦＣＢ［ｍ］には電位Ｖ０Ｂが与えられている。このとき、配線ＦＣＡ［１］と配線ＦＣＢ［１］との間では、ＶＭ－Ｖ０Ｂの電圧がかかるため、メモリセルアレイＭＣＡの１行目のメモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢのそれぞれには、当該電圧の分圧がかかる。そのため、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれのトランジスタＭ２のゲートの電位は、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢの分極の方向、つまり、そのメモリセルＭＣに書き込まれているデータによって決められる。
また、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれのトランジスタＭ２のゲートの電位が決まることで、トランジスタＭ２のゲート－第１端子間において電圧が生じるため、トランジスタＭ２の第２端子の電位次第で、トランジスタＭ２の第１端子－第２端子間に電流が流れる。なお、トランジスタＭ３はオン状態であるため、トランジスタＭ２の第２端子には、電位ＶＲＥ３が入力される。したがって、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれのトランジスタＭ２のゲートの電位に応じた電流が、配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］に流れる。又は、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれのトランジスタＭ２のゲートの電位に応じて、配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］のそれぞれの電位が変化する。つまり、配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］には、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれに保持されているデータとして、Ｄ［１，１］乃至Ｄ［１，ｎ］に応じたデータ（例えば、電流、又は電圧）が配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］に送信される。これにより、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］に保持されているデータとして、Ｄ［１，１］乃至Ｄ［１，ｎ］を読み出すことができる。
一方、配線ＦＣＡ［２］乃至配線ＦＣＡ［ｍ］には電位Ｖ０Ａが与えられ、配線ＦＣＢ［２］乃至配線ＦＣＢ［ｍ］には電位Ｖ０Ｂが与えられているため、メモリセルアレイＭＣＡの２行目からｍ行目までのメモリセルＭＣのＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢのそれぞれには、Ｖ０Ａ－Ｖ０Ｂの分圧がかかる。Ｖ０Ａ－Ｖ０Ｂが０Ｖ又は０Ｖ近傍の値としたとき、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれのトランジスタＭ２のゲートの電位も０Ｖ又は０近傍の値とすることができる。つまり、トランジスタＭ２のしきい値電圧が適正な値であれば、トランジスタＭ２はオフ状態となるため、メモリセルアレイＭＣＡの２行目からｍ行目までのメモリセルＭＣにおいて、配線ＶＣＥと配線ＲＤＬ［１］乃至配線ＲＤＬ［ｍ］との間は非導通状態となり、メモリセルＭＣに保持されているデータに応じたデータ（例えば、電流、電圧など）が、配線ＲＤＬ［１］乃至配線ＲＤＬ［ｍ］に流れることはない。
また、本動作例において、メモリセルアレイＭＣＡの２行目のメモリセルＭＣからデータを読み出す場合は、時刻Ｕ２６から時刻Ｕ２７までの間のとおり、配線ＦＣＡ［２］に電位ＶＭを与え、配線ＦＣＢ［２］に電位Ｖ０Ｂを与えればよい。また、メモリセルアレイＭＣＡのｍ行目のメモリセルＭＣからデータを読み出す場合は、時刻Ｕ３０から時刻Ｕ３１までの間のとおり、配線ＦＣＡ［ｍ］に電位ＶＭを与え、配線ＦＣＢ［ｍ］に電位Ｖ０Ｂを与えればよい。
つまり、図１５のタイミングチャートの動作例では、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］が、メモリセルアレイＭＣＡから読み出すメモリセルＭＣを選択するための選択信号線として機能する。このため、図１５のタイミングチャートの動作例では、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ］のそれぞれで、読み出すメモリセルＭＣごとに電位を変化させる必要がない。このため、図１５のタイミングチャートの動作例を適用することで、回路ＲＤＤを、セレクタなど信号を送信する配線を選択する回路を有さない構成とすることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、上記実施の形態で説明した記憶装置を演算回路として扱う場合について説明する。
＜演算回路１＞
一例として、図１ＡのメモリセルＭＣが適用された、図１０の記憶装置１００について考える。また、この場合、演算回路として機能する記憶装置１００は、例えば、複数の第１データと、複数の第２データと、の積和演算を行うことができる。また、複数の第１データのそれぞれは“０”又は“１”とし、複数の第２データのそれぞれは“０”又は“１”とする。
第１データは、例えば、記憶装置１００のメモリセルアレイＭＣＡに含まれる複数のメモリセルＭＣに保持されるものとする。つまり、メモリセルアレイＭＣＡに含まれる複数のメモリセルＭＣは、データとして“０”、又は“１”を保持するものとする。
また、本実施の形態では、例えば、配線ＷＤＬからメモリセルＭＣに送信される電位（第１データ）として、Ｖ０はデータ“０”に対応し、Ｖ１はデータ“１”に対応するものとする。つまり、図３Ａ又は図３Ｂのタイミングチャートの時刻Ｔ２３から時刻Ｔ２５までの間のとおり、配線ＦＣＡに電位ＶＭが入力され、配線ＦＣＢに電位Ｖ０Ｂが入力されたとき、メモリセルＭＣにデータ“０”が保持されている場合には、トランジスタＭ２のゲートの電位はＶＨＬＤ０となり、メモリセルＭＣにデータ“１”が保持されている場合には、トランジスタＭ２のゲートの電位はＶＨＬＤ１となる。
また、記憶装置１００を演算回路として扱う場合、メモリセルＭＣに含まれるトランジスタＭ２のゲートの電位がＶＨＬＤ０であるときには、トランジスタＭ２はオフ状態となることが好ましい。なお、本実施の形態では、メモリセルＭＣに含まれるトランジスタＭ２のゲートの電位がＶＨＬＤ０であるときは、トランジスタＭ２はオフ状態になるものとする。
第２データは、例えば、配線ＲＷＬに与えられる電位に応じた値とすることができる。例えば、第２データが“０”であるとき、配線ＲＷＬは回路ＲＷＤによって低レベル電位が与えられ、また、第２データが“１”であるとき、配線ＲＷＬは回路ＲＷＤによって高レベル電位が与えられるものとする。
ここで、メモリセルＭＣに保持されている第１データと、メモリセルＭＣに入力される第２データと、に応じたメモリセルＭＣの動作例について説明する。
メモリセルＭＣに保持されている第１データが“０”であるとき、メモリセルＭＣに含まれるトランジスタＭ２のゲートの電位がＶＨＬＤ０となるため、トランジスタＭ２はオフ状態となる。一方、メモリセルＭＣに保持されている第１データが“１”であるとき、メモリセルＭＣに含まれるトランジスタＭ２のゲートの電位がＶＨＬＤ１となるため、トランジスタＭ２はオン状態となり、トランジスタＭ２の第１端子－第２端子には、トランジスタＭ２のゲート－ソース間電圧に応じた電流が流れる。
また、第２データが“０”であるとき、つまり、配線ＲＷＬからメモリセルＭＣに低レベル電位が入力されるとき、メモリセルＭＣに含まれるトランジスタＭ３はオフ状態となる。一方、第２データが“１”であるとき、つまり、配線ＲＷＬからメモリセルＭＣに高レベル電位が入力されるとき、メモリセルＭＣに含まれるトランジスタＭ３はオン状態となる。
上記より、第１データ、及び第２データのそれぞれが“１”であるとき、配線ＶＣＥと配線ＲＤＬとの間が導通状態となるため、メモリセルＭＣと配線ＲＤＬとの間には、トランジスタＭ２のゲート－ソース間電圧に応じた電流が流れる。また、第１データ、第２データの少なくとも一方が“０”であるとき、トランジスタＭ２及び／又はトランジスタＭ３がオフ状態となるため、メモリセルＭＣと配線ＲＤＬとの間には電流が流れない。換言すると、第１データと第２データとの積が“１”であるとき、結果として、メモリセルＭＣと配線ＲＤＬとの間に電流が流れる。また、第１データと第２データとの積が“０”であるとき、結果として、メモリセルＭＣと配線ＲＤＬとの間に電流が流れない。
ここで、第１データ、及び第２データのそれぞれが“１”であるときに、メモリセルＭＣと配線ＲＤＬとの間に流れる電流量をＩＭＰとすると、第１データ、及び第２データのそれぞれの値によって、メモリセルＭＣと配線ＲＤＬとの間に流れる電流量は、下表のとおりとなる。
つまり、第１データと第２データの積が“１”であるとき、その演算結果として、メモリセルＭＣと配線ＲＤＬとの間に電流量ＩＭＰの電流が流れ、第１データと第２データの積が“０”であるとき、その演算結果として、メモリセルＭＣと配線ＲＤＬとの間に電流量０の電流が流れる（メモリセルＭＣと配線ＲＤＬとの間には電流が流れない）。このように、メモリセルＭＣは、メモリセルＭＣに第１データを保持し、その後にメモリセルＭＣに第２データを入力することによって、第１データと第２データとの積を演算することができる。
次に、メモリセルアレイＭＣＡに含まれる複数のメモリセルＭＣのそれぞれに第１データが保持されている状態で、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ］のそれぞれに一括に複数の第２データを供給する場合を考える。なお、メモリセルＭＣ［ｉ，ｊ］（ｉは１以上ｍ以下の整数とし、ｊは１以上ｎ以下の整数とする）に保持される第１データをＷ［ｉ，ｊ］とし、配線ＲＷＬ［ｉ］に供給される第２データをＸ［ｉ］とする。
例えば、ｊ列目において、メモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］のそれぞれに、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ］から第２データとしてＸ［１］乃至Ｘ［ｍ］が入力されたとき、メモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］のそれぞれでは、Ｗ［１，ｊ］×Ｘ［１］乃至Ｗ［ｍ，ｊ］×Ｘ［ｍ］の演算が行われる。そして、第１データ及び第２データのそれぞれが“１”であるとき、そのメモリセルＭＣと配線ＲＤＬ［ｊ］との間に電流量ＩＭＰの電流が流れるため、配線ＲＤＬ［ｊ］に流れる電流の総和は、Ｗ［１，ｊ］×Ｘ［１］乃至Ｗ［ｍ，ｊ］×Ｘ［ｍ］のうち、積が１となるメモリセルＭＣの数に応じた電流量となる。例えば、メモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］のうち、第１データと第２データとの積が１となる数をＭ（Ｍは、１以上ｍ以下の整数とする）としたとき、配線ＲＤＬ［ｊ］には、電流量Ｍ×ＩＭＰの電流が流れる。
ここで、回路ＲＤＤが、電流電圧変換回路などの機能を有することで、例えば、配線ＲＤＬ［ｊ］に流れる電流の総和を電圧値に変換することができる。つまり、メモリセルアレイＭＣＡのｊ列目のメモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］で行われる積和の結果である電流量Ｍ×ＩＭＰを電圧値として出力することができる。
また、回路ＲＤＤは、例えば、当該積和の結果を用いて、さらに関数の演算を行う機能を有してもよい。例えば、回路ＲＤＤは、積和の結果を用いて活性化関数の演算を行うことで、人工ニューラルネットワークの演算を行うことができる。当該活性化関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ソフトマックス関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。
また、上記では、ｊ列目に位置するメモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］における複数の第１データと複数の第２データとの積和演算の結果について説明したが、複数の第２データは行方向に延設されている配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ］によって送信されるため、ｊ列目以外の列においても積和演算を行うことができる。つまり、記憶装置１００を、積和を実行する回路として用いる場合、列の数（図１０ではｎ個）だけ積和演算を同時に実行することができる。
＜演算回路２＞
上記の演算回路では、第１データが２値（“０”又は“１”）、第２データが２値（“０”又は“１”）であるときの演算を一例として説明したが、本発明の一態様は、当該演算回路の構成を変更することで、多値、アナログ値などを扱った演算を行うことができる。
図１６は、“正の値”、“０”、及び“負の値”のいずれかをとる複数の第１データと、“－１”、“０”、及び“１”のいずれかをとる複数の第２データとの積和演算を行うことができる演算回路の構成例である。
演算回路１１０は、メモリセルアレイＭＣＡと、回路ＷＤＤと、回路ＲＤＤと、回路ＷＷＤと、回路ＲＷＤと、回路ＦＥＣＤと、を有する。
メモリセルアレイＭＣＡは、複数のメモリセルＭＣを有する。また、メモリセルアレイＭＣＡにおいて、複数のメモリセルＭＣはｍ行ｎ列（ここでのｍ、ｎのそれぞれは１以上の整数とする）のマトリクス状に配置されている。なお、図１６では、メモリセルＭＣ［１，ｊ］とメモリセルＭＣ［ｍ，ｊ］を抜粋して示している。また、図１６において、一例として、ｉ行ｊ列（ここでのｉは１以上ｍ以下の整数であって、ｊは１以上ｎ以下の整数である）に位置するメモリセルＭＣは、メモリセルＭＣ［ｉ，ｊ］としている（図示しない）。
メモリセルＭＣは、回路ＭＰと、回路ＭＰｒと、を有する。回路ＭＰと、回路ＭＰｒと、のそれぞれの回路構成については後述する。
また、演算回路１１０のメモリセルアレイＭＣＡには、配線ＷＤＬ［１］乃至配線ＷＤＬ［ｎ］と、配線ＷＤＬｒ［１］乃至配線ＷＤＬｒ［ｎ］と、配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］と、配線ＲＤＬｒ［１］乃至配線ＲＤＬｒ［ｎ］と、が列方向に延設されている。なお、配線ＷＤＬ、配線ＷＤＬｒ、配線ＲＤＬ、及び配線ＲＤＬｒに付している［ｊ］は、ｊ列目の配線であることを表している。また、配線ＲＷＬａ［１］乃至配線ＲＷＬａ［ｍ］と、配線ＲＷＬｂ［１］乃至配線ＲＷＬｂ［ｍ］と、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｍ］と、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］と、配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］と、が行方向に延設されている。なお、配線ＲＷＬａ、配線ＲＷＬｂ、配線ＷＷＬ、配線ＦＣＡ、及び配線ＦＣＢに付している［ｉ］は、ｉ行目の配線であることを示している。
メモリセルＭＣ［１，ｊ］において、回路ＭＰ［１，ｊ］は、配線ＷＤＬ［ｊ］と、配線ＲＷＬａ［１］と、配線ＲＷＬｂ［１］と、配線ＷＷＬ［１］と、配線ＦＣＡ［１］と、配線ＦＣＢ［１］と、配線ＲＤＬ［ｊ］と、配線ＲＤＬｒ［ｊ］と、に電気的に接続されている。また、回路ＭＰｒ［１，ｊ］は、配線ＷＤＬｒ［ｊ］と、配線ＲＷＬａ［１］と、配線ＲＷＬｂ［１］と、配線ＷＷＬ［１］と、配線ＦＣＡ［１］と、配線ＦＣＢ［１］と、配線ＲＤＬ［ｊ］と、配線ＲＤＬｒ［ｊ］と、に電気的に接続されている。
また、メモリセルＭＣ［ｍ，ｊ］において、回路ＭＰ［ｍ，ｊ］は、配線ＷＤＬ［ｊ］と、配線ＲＷＬａ［ｍ］と、配線ＲＷＬｂ［ｍ］と、配線ＷＷＬ［ｍ］と、配線ＦＣＡ［ｍ］と、配線ＦＣＢ［ｍ］と、配線ＲＤＬ［ｊ］と、配線ＲＤＬｒ［ｊ］と、に電気的に接続されている。また、回路ＭＰｒ［ｍ，ｊ］は、配線ＷＤＬｒ［ｊ］と、配線ＲＷＬａ［ｍ］と、配線ＲＷＬｂ［ｍ］と、配線ＷＷＬ［ｍ］と、配線ＦＣＡ［ｍ］と、配線ＦＣＢ［ｍ］と、配線ＲＤＬ［ｊ］と、配線ＲＤＬｒ［ｊ］と、に電気的に接続されている。
次に、メモリセルＭＣに含まれている回路ＭＰ、及び回路ＭＰｒの構成例について説明する。
図１７は、図１６の演算回路１１０のメモリセルアレイＭＣＡに含まれるメモリセルＭＣに適用できる回路構成の一例を示している。
図１７に示す回路ＭＰは、実施の形態１で説明した図１ＡのメモリセルＭＣの構成を変更したもので、トランジスタＭ３を、トランジスタＭ３ａ、及びトランジスタＭ３ｂに置き換えた構成となっている。
トランジスタＭ３ａの第１端子は、トランジスタＭ２の第２端子に電気的に接続され、トランジスタＭ３ａの第２端子は、配線ＲＤＬに電気的に接続され、トランジスタＭ３ａのゲートは、配線ＲＷＬａに電気的に接続されている。また、トランジスタＭ３ｂの第１端子は、トランジスタＭ２の第２端子に電気的に接続され、トランジスタＭ３ｂの第２端子は、配線ＲＤＬｒに電気的に接続され、トランジスタＭ３ｂのゲートは、配線ＲＷＬｂに電気的に接続されている。
また、図１７に示す回路ＭＰｒは、回路ＭＰと同様の構成となっている。そのため、回路ＭＰｒの有する回路素子などには、回路ＭＰの有する回路素子などと区別をするため、符号に「ｒ」を付している。
回路ＭＰｒにおいて、トランジスタＭ１ｒの第１端子は、配線ＷＤＬｒに電気的に接続され、トランジスタＭ１ｒのゲートは、配線ＷＷＬに電気的に接続されている。また、ＦＴＪ素子ＦＪＡｒの入力端子は、配線ＦＣＡに電気的に接続されている。また、ＦＴＪ素子ＦＪＡｒの出力端子は、トランジスタＭ１ｒの第２端子と、ＦＴＪ素子ＦＪＢｒの入力端子と、トランジスタＭ２ｒのゲートと、に電気的に接続されている。また、ＦＴＪ素子ＦＪＢｒの出力端子は、配線ＦＣＢに電気的に接続されている。また、トランジスタＭ２ｒの第１端子は、配線ＶＣＥｒに電気的に接続され、トランジスタＭ２ｒの第２端子は、トランジスタＭ３ａｒの第１端子と、トランジスタＭ３ｂｒの第１端子と、に電気的に接続されている。トランジスタＭ３ａｒの第２端子は、配線ＲＤＬｒに電気的に接続され、トランジスタＭ３ａｒのゲートは、配線ＲＷＬａに電気的に接続されている。また、トランジスタＭ３ｂｒの第２端子は、配線ＲＤＬに電気的に接続され、トランジスタＭ３ｂｒのゲートは、配線ＲＷＬｂに電気的に接続されている。
配線ＷＤＬ、及び配線ＷＤＬｒのそれぞれは、一例として、メモリセルＭＣの回路ＭＰ、及び回路ＭＰｒに書き込むための第１データを送信する配線として機能する。なお、当該第１データは、配線ＷＤＬ、及び配線ＷＤＬｒに送信される１組の信号によって表現されるものとする。
配線ＲＤＬは、一例として、メモリセルＭＣの回路ＭＰ、又は回路ＭＰｒによる演算結果をデータとして送信する配線として機能する。また、配線ＲＤＬｒは、一例として、配線ＲＤＬと同様に、メモリセルＭＣの回路ＭＰ、又は回路ＭＰｒによる演算結果をデータとして送信する配線として機能する。
配線ＷＷＬは、一例として、データの書き込み先となるメモリセルＭＣを選択するための配線として機能する。つまり、配線ＷＷＬは、書き込みワード線として機能してもよい。
配線ＲＷＬａ、及び配線ＲＷＬｂは、一例として、第２データを送信する配線として機能する。なお、当該第２データは、配線ＲＷＬａ、及び配線ＲＷＬｂに送信される１組の信号によって表現されるものとする。
配線ＦＣＡ、及び配線ＦＣＢのそれぞれは、一例としては、実施の形態１で説明した図１のメモリセルＭＣと同様に、回路ＭＰ、及び回路ＭＰｒに第１データを書き込むときに、ＦＴＪ素子ＦＪＡ、ＦＴＪ素子ＦＪＢ、ＦＴＪ素子ＦＪＡｒ、及びＦＴＪ素子ＦＪＢｒのそれぞれに含まれる、強誘電性を有しうる材料に分極を生じさせる程度の電位を与える配線として機能する。また、配線ＦＣＡ、及び配線ＦＣＢのそれぞれは、一例として、メモリセルＭＣにおいて、第１データと第２データとの積を演算するときに、当該誘電体の分極を変化させない程度の電位を与える配線としても機能する。また、当該電位は、パルス電圧としてもよい。
配線ＶＣＥは、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、高レベル電位、低レベル電位、接地電位などとすることができる。また、配線ＶＣＥが与える電位としては、パルス電圧としてもよい。
また、配線ＶＣＥｒは、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、高レベル電位、低レベル電位、接地電位などとすることができる。配線ＶＣＥｒが与える電位としては、パルス電圧としてもよい。なお、配線ＶＣＥｒが与える電圧が、配線ＶＣＥが与える電圧と等しい場合は、配線ＶＣＥと配線ＶＣＥｒとの間は互いに導通状態としてもよい。
回路ＷＤＤは、配線ＷＤＬ［１］乃至配線ＷＤＬ［ｎ］、及び配線ＷＤＬｒ［１］乃至配線ＷＤＬｒ［ｎ］に電気的に接続されている。また、回路ＲＷＤは、配線ＲＷＬａ［１］乃至配線ＲＷＬａ［ｍ］、及び配線ＲＷＬｂ［１］乃至配線ＲＷＬｂ［ｍ］に電気的に接続されている。また、回路ＷＷＤは、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｍ］に電気的に接続されている。また、回路ＦＥＣＤは、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］と、配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］と、に電気的に接続されている。また、回路ＲＤＤは、配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］と、配線ＲＤＬｒ［１］乃至配線ＲＤＬｒ［１］に電気的に接続されている。
回路ＷＷＤについては、実施の形態２で説明した図１０の記憶装置１００の回路ＷＷＤを参酌する。また、回路ＦＥＣＤについては、実施の形態２で説明した図１０の記憶装置１００の回路ＦＥＣＤを参酌する。
回路ＷＤＤは、一例として、ｊ列目において、配線ＷＤＬ［ｊ］、及び配線ＷＤＬｒ［ｊ］に第１データを供給する回路として機能する。また、回路ＷＤＤは、配線ＷＤＬ［１］乃至配線ＷＤＬ［ｎ］、及び配線ＷＤＬｒ［１］乃至配線ＷＤＬｒ［ｎ］に対して、一括に第１データを供給することができる構成としてもよい。
回路ＲＷＤは、一例として、配線ＲＷＬａ［ｉ］、及び配線ＲＷＬｂ［ｉ］に第２データを供給する回路として機能する。また、回路ＲＷＤは、配線ＲＷＬａ［１］乃至配線ＲＷＬａ［ｍ］、及び配線ＲＷＬｂ［１］乃至配線ＲＷＬｂ［ｍ］に対して、一括に第２データを供給することができる構成としてもよい。
ここで、第１データとして、メモリセルＭＣの回路ＭＰ、及び回路ＭＰｒのそれぞれに供給される電位を次のとおり定義する。
メモリセルＭＣに第１データとして“１”を保持する場合、配線ＷＤＬから回路ＭＰに電位Ｖ１が供給され、配線ＷＤＬｒから回路ＭＰｒに電位Ｖ０が供給されるものとする。また、メモリセルＭＣに第１データとして“－１”を保持する場合、配線ＷＤＬから回路ＭＰに電位Ｖ０が供給され、配線ＷＤＬｒから回路ＭＰｒに電位Ｖ１が供給されるものとする。また、メモリセルＭＣに第１データとして“０”を保持する場合、配線ＷＤＬから回路ＭＰに電位Ｖ０が供給され、配線ＷＤＬｒから回路ＭＰｒに電位Ｖ０が供給されるものとする。
つまり、図３Ａ又は図３Ｂのタイミングチャートの時刻Ｔ２３から時刻Ｔ２６までの間のとおり、配線ＦＣＡに電位ＶＭが入力され、配線ＦＣＢに電位Ｖ０Ｂが入力されたとき、メモリセルＭＣに第１データ“１”が保持されている場合には、トランジスタＭ２のゲートの電位はＶＨＬＤ１となり、トランジスタＭ２ｒのゲートの電位はＶＨＬＤ０となる。また、メモリセルＭＣに第１データ“－１”が保持されている場合には、トランジスタＭ２のゲートの電位はＶＨＬＤ０となり、トランジスタＭ２ｒのゲートの電位はＶＨＬＤ１となる。また、メモリセルＭＣに第１データ“０”が保持されている場合には、トランジスタＭ２のゲートの電位はＶＨＬＤ０となり、トランジスタＭ２ｒのゲートの電位はＶＨＬＤ０となる。
なお、演算回路１１０において、回路ＭＰに含まれるトランジスタＭ２のゲートの電位がＶＨＬＤ０であるときには、トランジスタＭ２はオフ状態となることが好ましい。また、回路ＭＰｒに含まれるトランジスタＭ２ｒのゲートの電位がＶＨＬＤ０であるときには、トランジスタＭ２ｒはオフ状態となることが好ましい。なお、本実施の形態では、回路ＭＰに含まれるトランジスタＭ２のゲートの電位がＶＨＬＤ０であるときは、トランジスタＭ２はオフ状態になるものとし、回路ＭＰｒに含まれるトランジスタＭ２ｒのゲートの電位がＶＨＬＤ０であるときは、トランジスタＭ２ｒはオフ状態になるものとする。
また、演算回路１１０において、回路ＭＰに含まれるトランジスタＭ２のゲートの電位がＶＨＬＤ１であり、トランジスタＭ２の第２端子に所定の電位が入力されているときには、トランジスタＭ２の第１端子と第２端子との間には電流量ＩＭＰの電流が流れるものとする。また、同様に、回路ＭＰｒに含まれるトランジスタＭ２ｒのゲートの電位がＶＨＬＤ１であり、トランジスタＭ２ｒの第２端子に所定の電位が入力されているときには、トランジスタＭ２ｒの第１端子と第２端子との間には電流量ＩＭＰの電流が流れるものとする。
また、第２データとして、配線ＲＷＬａ、及び配線ＲＷＬｂのそれぞれに供給される電位を次のとおり定義する。
メモリセルＭＣに対して第２データとして“１”を入力する場合、配線ＲＷＬａから回路ＭＰ及び回路ＭＰｒに高レベル電位が供給され、配線ＲＷＬｂから回路ＭＰ及び回路ＭＰｒに低レベル電位が供給されるものとする。また、メモリセルＭＣに対して第２データとして“－１”を入力する場合、配線ＲＷＬａから回路ＭＰ及び回路ＭＰｒに低レベル電位が供給され、配線ＲＷＬｂから回路ＭＰ及び回路ＭＰｒに高レベル電位が供給されるものとする。また、メモリセルＭＣに対して第２データとして“０”を入力する場合、配線ＲＷＬａから回路ＭＰ及び回路ＭＰｒに低レベル電位が供給され、配線ＲＷＬｂから回路ＭＰ及び回路ＭＰｒに低レベル電位が供給されるものとする。
つまり、メモリセルＭＣに対して第２データとして“１”が入力されているとき、回路ＭＰにおいて、トランジスタＭ３ａはオン状態、トランジスタＭ３ｂはオフ状態となり、回路ＭＰｒにおいて、トランジスタＭ３ａｒはオン状態、トランジスタＭ３ｂｒはオフ状態となるため、回路ＭＰと配線ＲＤＬ［ｊ］との間が導通状態となり、回路ＭＰｒと配線ＲＤＬｒ［ｊ］との間が導通状態となり、回路ＭＰと配線ＲＤＬｒ［ｊ］との間が非導通状態となり、回路ＭＰｒと配線ＲＤＬ［ｊ］との間が非導通状態となる。また、メモリセルＭＣに対して第２データとして“－１”が入力されているとき、回路ＭＰにおいて、トランジスタＭ３ａはオフ状態、トランジスタＭ３ｂはオン状態となり、回路ＭＰｒにおいて、トランジスタＭ３ａｒはオフ状態、トランジスタＭ３ｂｒはオン状態となるため、回路ＭＰと配線ＲＤＬ［ｊ］との間が非導通状態となり、回路ＭＰｒと配線ＲＤＬｒ［ｊ］との間が非導通状態となり、回路ＭＰと配線ＲＤＬｒ［ｊ］との間が導通状態となり、回路ＭＰｒと配線ＲＤＬ［ｊ］との間が導通状態となる。また、メモリセルＭＣに対して第２データとして“０”が入力されているとき、回路ＭＰにおいて、トランジスタＭ３ａはオフ状態、トランジスタＭ３ｂはオフ状態となり、回路ＭＰｒにおいて、トランジスタＭ３ａｒはオフ状態、トランジスタＭ３ｂｒはオフ状態となるため、回路ＭＰと配線ＲＤＬ［ｊ］との間が非導通状態となり、回路ＭＰｒと配線ＲＤＬｒ［ｊ］との間が非導通状態となり、回路ＭＰと配線ＲＤＬｒ［ｊ］との間が非導通状態となり、回路ＭＰｒと配線ＲＤＬ［ｊ］との間が非導通状態となる。
上記のとおり、メモリセルＭＣに保持される第１データと、メモリセルＭＣに入力される第２データと、を定義することによって、メモリセルＭＣと配線ＲＤＬ、又は配線ＲＤＬｒとの間に流れる電流は下の表のとおりとなる。
つまり、第１データと第２データの積が“１”であるとき、その演算結果として、回路ＭＰ又は回路ＭＰｒと配線ＲＤＬとの間に電流量ＩＭＰの電流が流れ、第１データと第２データの積が“－１”であるとき、その演算結果として、回路ＭＰ又は回路ＭＰｒと配線ＲＤＬｒとの間に電流量ＩＭＰの電流が流れ、第１データと第２データの積が“０”であるとき、その演算結果として、回路ＭＰ又は回路ＭＰｒと配線ＲＤＬとの間、及び回路ＭＰ又は回路ＭＰｒと配線ＲＤＬｒとの間に電流量０の電流が流れる（回路ＭＰ又は回路ＭＰｒと配線ＲＤＬとの間、及び回路ＭＰ又は回路ＭＰｒと配線ＲＤＬｒとの間には電流が流れない）。このように、メモリセルＭＣは、メモリセルＭＣに第１データを保持し、その後にメモリセルＭＣに第２データを入力することによって、第１データと第２データとの積を演算することができる。
次に、メモリセルアレイＭＣＡに含まれる複数のメモリセルＭＣのそれぞれに第１データが保持されている状態で、配線ＲＷＬａ［１］乃至配線ＲＷＬａ［ｍ］及び配線ＲＷＬｂ［１］乃至配線ＲＷＬｂ［ｍ］のそれぞれに一括に複数の第２データを供給する場合を考える。なお、メモリセルＭＣ［ｉ，ｊ］（ｉは１以上ｍ以下の整数とし、ｊは１以上ｎ以下の整数とする）に保持される第１データをＷ［ｉ，ｊ］とし、配線ＲＷＬ［ｉ］に供給される第２データをＸ［ｉ］とする。
例えば、ｊ列目において、メモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］のそれぞれに、配線ＲＷＬａ［１］乃至配線ＲＷＬａ［ｍ］及び配線ＲＷＬｂ［１］乃至配線ＲＷＬｂ［ｍ］から第２データとしてＸ［１］乃至Ｘ［ｍ］が入力されたとき、メモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］のそれぞれでは、Ｗ［１，ｊ］×Ｘ［１］乃至Ｗ［ｍ，ｊ］×Ｘ［ｍ］の演算が行われる。
また、第１データと第２データの積は“１”、“－１”、及び“０”の３通りなので、メモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］において、第１データと第２データの積が“１”となるメモリセルＭＣの個数をＰ個、第１データと第２データの積が“－１”となるメモリセルＭＣの個数をＱ個、第１データと第２データの積が“０”となるメモリセルＭＣの個数をＲ個とする（Ｐ、Ｑ、Ｒのそれぞれは、０以上であって、Ｐ＋Ｑ＋Ｒ＝ｍを満たす整数である）。このとき、配線ＲＤＬ［ｊ］に流れる電流量の総和は、Ｐ×ＩＭＰとなり、配線ＲＤＬｒ［ｊ］に流れる電流量の総和は、Ｑ×ＩＭＰとなる。
ここで、回路ＲＤＤは、例えば、配線ＲＤＬ［ｊ］に流れる電流量Ｐ×ＩＭＰと配線ＲＤＬｒ［ｊ］に流れる電流量Ｑ×ＩＭＰとの差分を取得して、当該差分から電圧値に変換する機能を有することによって、メモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］における複数の第１データと複数の第２データとの積和演算の結果を、当該電圧値として出力することができる。
また、回路ＲＤＤは、例えば、当該積和の結果を用いて、さらに関数の演算を行う機能を有してもよい。例えば、回路ＲＤＤは、積和の結果を用いて活性化関数の演算を行うことで、人工ニューラルネットワークの演算を行うことができる。当該活性化関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ソフトマックス関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。
また、上記では、ｊ列目に位置するメモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］における複数の第１データと複数の第２データとの積和演算の結果について説明したが、複数の第２データは行方向に延設されている配線ＲＷＬａ［１］乃至配線ＲＷＬａ［ｍ］及び配線ＲＷＬｂ［１］乃至配線ＲＷＬｂ［ｍ］によって送信されるため、ｊ列目以外の列においても積和演算を行うことができる。つまり、演算回路１１０で積和を実行する場合、列の数（図１６ではｎ個）だけ積和演算を同時に実行することができる。
また、上記では、第１データを“１”、“０”、“－１”の３値とした場合について説明したが、動作方法の変更、回路構成の変更などを行うことによって、第１データを２値、４値以上、又はアナログ値として扱うことができる場合がある。
また、上記では、第２データを“１”、“０”、“－１”の３値とした場合について説明したが、動作方法の変更、回路構成の変更などを行うことによって、第２データを２値、４値以上、又はアナログ値として扱うことができる。
例えば、上記の演算回路の動作において、配線ＲＷＬａ、及び配線ＲＷＬｂのそれぞれに供給される、第２データに相当する電位をパルス電圧とする。このとき、配線ＲＷＬａ、配線ＲＷＬｂのいずれか一方が入力するパルス電圧が高レベル電位であるとき、トランジスタＭ３ａとトランジスタＭ３ａｒ、又はトランジスタＭ３ｂとトランジスタＭ３ｂｒの一方がパルス電圧の入力時間だけオン状態となる。
ここで、回路ＭＰのトランジスタＭ２のゲートの電位がＶＨＬＤ１であり、回路ＭＰのトランジスタＭ２ｒのゲートの電位がＶＨＬＤ０であるとき（つまりメモリセルＭＣに保持されている第１データが“１”であるとき）、回路ＭＰから、配線ＲＤＬ又は配線ＲＤＬｒの一方に、当該入力時間だけ電流が流れる。又は、回路ＭＰのトランジスタＭ２のゲートの電位がＶＨＬＤ０であり、回路ＭＰのトランジスタＭ２ｒのゲートの電位がＶＨＬＤ１であるとき（つまりメモリセルＭＣに保持されている第１データが“－１”であるとき）、回路ＭＰｒから、配線ＲＤＬ又は配線ＲＤＬｒの一方に、当該入力時間だけ電流が流れる。つまり、配線ＲＤＬ又は配線ＲＤＬｒには、配線ＲＷＬａ、及び配線ＲＷＬｂのそれぞれに入力されるパルス電圧の入力時間に応じた電荷量が流れることになる。
例えば、メモリセルＭＣに第１データとして“１”が保持されている場合を考える。また、第２データが“１”であるとき、入力時間Ｔｕｔだけ、配線ＲＷＬａには高レベル電位、配線ＲＷＬｂには低レベル電位が与えられるものとする。このとき、メモリセルＭＣの回路ＭＰと配線ＲＤＬとの間に流れる電荷量はＴｕｔ×ＩＭＰとなり、メモリセルＭＣの回路ＭＰｒと配線ＲＤＬとの間に流れる電荷量は０となり、メモリセルＭＣの回路ＭＰと配線ＲＤＬｒとの間に流れる電荷量は０となり、メモリセルＭＣの回路ＭＰｒと配線ＲＤＬｒとの間に流れる電荷量は０となる。
また、第２データが“２”であるとき、入力時間２×Ｔｕｔだけ、配線ＲＷＬａには高レベル電位、配線ＲＷＬｂには低レベル電位が与えられるものとする。このとき、メモリセルＭＣの回路ＭＰと配線ＲＤＬとの間に流れる電荷量は２×Ｔｕｔ×ＩＭＰとなり、メモリセルＭＣの回路ＭＰｒと配線ＲＤＬとの間に流れる電荷量は０となり、メモリセルＭＣの回路ＭＰと配線ＲＤＬｒとの間に流れる電荷量は０となり、メモリセルＭＣの回路ＭＰｒと配線ＲＤＬｒとの間に流れる電荷量は０となる。
また、第２データが“－２”であるとき、入力時間２×Ｔｕｔだけ、配線ＲＷＬａには低レベル電位、配線ＲＷＬｂには高レベル電位が与えられるものとする。このとき、メモリセルＭＣの回路ＭＰと配線ＲＤＬとの間に流れる電荷量は０となり、メモリセルＭＣの回路ＭＰｒと配線ＲＤＬとの間に流れる電荷量は０となり、メモリセルＭＣの回路ＭＰと配線ＲＤＬｒとの間に流れる電荷量は２×Ｔｕｔ×ＩＭＰとなり、メモリセルＭＣの回路ＭＰｒと配線ＲＤＬｒとの間に流れる電荷量は０となる。
上述したとおり、配線ＲＷＬａ、及び配線ＲＷＬｂに与えられるパルス電圧の入力時間を増減することによって、メモリセルＭＣの回路ＭＰ又は回路ＭＰｒと配線ＲＤＬとの間に流れる電荷量、及びメモリセルＭＣの回路ＭＰ又は回路ＭＰｒと配線ＲＤＬｒとの間に流れる電荷量を変化させることができる。具体的には、配線ＲＤＬ及び配線ＲＤＬｒのそれぞれに流れる電荷量は、当該パルス電圧の入力時間に比例するため、第２データの値に応じて当該入力時間を決めることによって、メモリセルＭＣは、第２データを２値、４値以上、又はアナログ値として、第１データと第２データの積の結果に応じた電荷量を配線ＲＤＬ又は配線ＲＤＬｒに流すことができる。
また、ここで、回路ＲＤＤが、例えば、配線ＲＤＬに流れた電荷量、及び配線ＲＤＬｒに流れた電荷量のそれぞれを電圧値に変換する回路（例えば、ＱＶ変換回路、積分回路など）を有する構成とすることによって、回路ＲＤＤは、配線ＲＤＬに流れた電荷量、及び配線ＲＤＬｒに流れた電荷量のそれぞれを電圧値として取得することができる。
また、回路ＲＤＤが、例えば、配線ＲＤＬに流れた電荷量に応じた電圧値、及び配線ＲＤＬｒに流れた電荷量に応じた電圧値を比較して、比較結果を電圧値として出力する回路を有する構成とすることによって、回路ＲＤＤは、メモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］における複数の第１データと複数の第２データとの積和演算の結果を、当該電圧値として出力することができる。
また、上記の例では、パルス電圧が配線ＲＷＬａ、及び配線ＲＷＬｂに供給される動作について説明したが、積和演算は、パルス電圧が、例えば、配線ＶＣＥ、配線ＶＣＥｒ、配線ＦＣＡ、配線ＦＣＢなどの少なくとも一に供給される動作としてもよい。例えば、メモリセルＭＣと配線ＲＤＬとの間に電荷を流すタイミングで、配線ＶＣＥ及び配線ＶＣＥｒに所定の電圧をパルス電圧として入力すればよい。又は、例えば、メモリセルＭＣと配線ＲＤＬとの間に電荷を流すタイミングで、配線ＦＣＡ及び配線ＦＣＢのそれぞれに所定の電圧をパルス電圧として入力すればよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、上記の実施の形態で説明したメモリセルとは異なる、本発明の一態様の半導体装置に適用可能なメモリセルについて説明する。
＜構成例＞
図１８Ａ、及び図１８Ｂには、本発明の一態様の半導体装置である記憶装置に備えることができる、メモリセルＭＣの回路構成例を示している。なお、図１８Ａ、及び図１８Ｂに示すメモリセルＭＣは、データの読み出し動作時にデータが破壊されず、かつデータのリフレッシュが可能な回路構成となっている。
図１８ＡのメモリセルＭＣは、例えば、図１ＡのメモリセルＭＣの構成に加えて、トランジスタＭ５と、容量Ｃ１と、を有する構成となっている。また、図１８ＡのメモリセルＭＣは、トランジスタＭ１の第２端子と、ＦＴＪ素子ＦＪＡの出力端子と、ＦＴＪ素子ＦＪＢの入力端子と、がトランジスタＭ５の第１端子－第２端子間を介して、トランジスタＭ２のゲートに電気的に接続されている点でも、図１ＡのメモリセルＭＣと異なっている。
例えば、図１８ＡのメモリセルＭＣにおいて、トランジスタＭ５の第１端子は、トランジスタＭ１の第２端子と、ＦＴＪ素子ＦＪＡの出力端子と、ＦＴＪ素子ＦＪＢの入力端子と、に電気的に接続されている。また、トランジスタＭ５の第２端子は、容量Ｃ１の第１端子と、トランジスタＭ２のゲートと、に電気的に接続され、容量Ｃ１の第２端子は、配線ＶＣＥ２に電気的に接続されている。また、トランジスタＭ５のゲートは、配線ＷＨＬに電気的に接続されている。
図１８ＢのメモリセルＭＣは、例えば、図４ＡのメモリセルＭＣの構成に加えて、トランジスタＭ５と、容量Ｃ１と、を有する構成となっている。また、図１８ＢのメモリセルＭＣは、トランジスタＭ１の第２端子と、強誘電キャパシタＦＥＡの出力端子と、強誘電キャパシタＦＥＢの入力端子と、がトランジスタＭ５の第１端子－第２端子間を介して、トランジスタＭ２のゲートに電気的に接続されている点でも、図４ＡのメモリセルＭＣと異なっている。
例えば、図１８ＢのメモリセルＭＣにおいて、トランジスタＭ５の第１端子は、トランジスタＭ１の第２端子と、強誘電キャパシタＦＥＡの出力端子と、強誘電キャパシタＦＥＢの入力端子と、に電気的に接続されている。また、トランジスタＭ５の第２端子は、容量Ｃ１の第１端子と、トランジスタＭ２のゲートと、に電気的に接続され、容量Ｃ１の第２端子は、配線ＶＣＥ２に電気的に接続されている。また、トランジスタＭ５のゲートは、配線ＷＨＬに電気的に接続されている。
なお、図１８Ａ、及び図１８ＢのトランジスタＭ５としては、例えば、図１ＡのメモリセルＭＣに含まれているトランジスタＭ１乃至トランジスタＭ３に適用できるトランジスタを用いることができる。
配線ＶＣＥ２は、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、高レベル電位、低レベル電位、接地電位などとすることができる。また、配線ＶＣＥ２は、例えば、配線ＶＣＥと同一の配線としてもよい。つまり、配線ＶＣＥ２が与える電圧は、配線ＶＣＥが与える電圧と同一としてもよい。
また、配線ＷＨＬは、一例として、トランジスタＭ５の導通状態と非導通状態との切り替えを行うための制御信号を送信する配線として機能する。例えば、配線ＷＨＬに高レベル電位を与えることによって、トランジスタＭ５は導通状態となり、メモリセルＭＣに送信されたデータを容量Ｃ１の第１端子に書き込むことができる。また、その後に、配線ＷＨＬに低レベル電位を与えることによって、トランジスタＭ５は非導通状態となり、当該データを容量Ｃ１の第１端子に保持することができる。
なお、図１８ＡのメモリセルＭＣにおいて、図１ＡのメモリセルＭＣと重複する内容については、実施の形態１の図１ＡのメモリセルＭＣの記載を参酌する。また、図１８ＢのメモリセルＭＣにおいて、図４ＡのメモリセルＭＣと重複する内容については、実施の形態１の図４ＡのメモリセルＭＣの記載を参酌する。
＜動作例＞
次に、図１８ＡのメモリセルＭＣにおける、データの書き込み動作例、及びデータの読み出し動作例について説明する。
＜＜データの書き込み動作例＞＞
図１９は、図１８ＡのメモリセルＭＣにおけるデータの書き込み動作の一例を示したタイミングチャートである。図１９のタイミングチャートは、時刻Ｖ１１から時刻Ｖ２４までの間、及びその近傍の時刻における、配線ＷＷＬ、配線ＷＤＬ、配線ＷＨＬ、配線ＦＣＡ、配線ＦＣＢ、及び配線ＲＷＬの電位の変化を示している。
なお、図１９のタイミングチャートの時刻Ｖ１１から時刻Ｖ１８までの間での動作例は、図２のタイミングチャートの時刻Ｔ１１乃至時刻Ｔ１８の動作例と同様である。そのため、時刻Ｖ１１乃至時刻Ｖ１８の間における図１８ＡのメモリセルＭＣの動作例は、図２のタイミングチャートの時刻Ｔ１１乃至時刻Ｔ１８の間における図１ＡのメモリセルＭＣの動作例を参酌する。
なお、図１９のタイミングチャートの時刻Ｖ１１から時刻Ｖ１９までの間において、配線ＷＨＬには、低レベル電位（図１９ではＬｏｗと記載されている）が与えられているものとする。このため、時刻Ｖ１１から時刻Ｖ１９までの間では、トランジスタＭ５のゲートには低レベル電位が入力されて、トランジスタＭ５はオフ状態となる。
また、本動作例において、配線ＲＤＬの電位の変化はないため、図１９のタイミングチャートには図示しない。また、時刻Ｖ１１から時刻Ｖ２４までの間における配線ＲＤＬの電位は、特に限定されないものとする。
また、配線ＶＣＥが与える電位は、前述したとおり、高レベル電位、低レベル電位、接地電位などとすることができるが、本動作例では、低レベル電位ＶＳＳとする。また、配線ＶＣＥ２が与える電位は、前述したとおり、高レベル電位、低レベル電位、接地電位などとすることができるが、本動作例では、低レベル電位ＶＳＳとする。
［時刻Ｖ１８から時刻Ｖ１９まで］
時刻Ｖ１８から時刻Ｖ１９までの間において、配線ＦＣＡには電位ＶＭが与えられ、配線ＦＣＢには電位Ｖ０Ｂが与えられる。ＶＭは、図３Ａのタイミングチャートで説明したＶＭと同様に、Ｖ０Ａ及びＶ０Ｂよりも高く、かつＶ１Ａよりも低い電位とする。また、配線ＦＣＢの電位がＶ０Ｂであるとき、ＶＭは、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢにて分極の変化が起こらない（分極の方向が変化しない）程度の電位とする。
また、例えば、電位ＶＭは、トランジスタＭ５のしきい値電圧Ｖｔｈ以下の電圧、又はＶｔｈ以下の電圧に１Ｖ程度加えた電圧としてもよい。電位ＶＭをこのように定めることによって、トランジスタＭ５の第１端子－第２端子に流れる電流量を大きくすることができる場合がある。
このとき、配線ＦＣＡと配線ＦＣＢとの間では、ＶＭ－Ｖ０Ｂの電圧がかかるため、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢのそれぞれには、当該電圧の分圧がかかる。例えば、配線ＦＣＡと配線ＦＣＢとの間に電圧ＶＭ－Ｖ０Ｂがかかって、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢにおいて、ａ：ｂ（ａ、及びｂは正の実数とする）の比で分圧がかかるとしたとき、ＦＴＪ素子ＦＪＡの入力端子と出力端子との間の電圧をＶＦＪＡとすると、ＶＦＪＡ＝（ＶＭ－Ｖ０Ｂ）×ａ／（ａ＋ｂ）となり、ＦＴＪ素子ＦＪＢの入力端子と出力端子との間の電圧をＶＦＪＢとすると、ＶＦＪＢ＝（ＶＭ－Ｖ０Ｂ）×ｂ／（ａ＋ｂ）となる。なお、ＶＦＪＡ、及びＶＦＪＢは、ＶＭ－Ｖ０Ｂ＝ＶＦＪＡ＋ＶＦＪＢの関係を満たす。
また、ＦＴＪ素子ＦＪＡにおいて、分極の方向が入力端子（配線ＦＣＡ）から出力端子への方向（正方向）となっているとき、ＶＦＪＡは高くなり、また、分極の方向が出力端子から入力端子（配線ＦＣＡ）の方向（負方向）となっているとき、ＶＦＪＡは低くなる。同様に、ＦＴＪ素子ＦＪＢにおいて、分極の方向が出力端子（配線ＦＣＢ）から入力端子への方向（負方向）となっているとき、ＶＦＪＢは低くなり、また、分極の方向が入力端子から出力端子（配線ＦＣＢ）の方向（正方向）となっているとき、ＶＦＪＢは高くなる。
ここで、例えば、図１９のタイミングチャートの時刻Ｖ１３から時刻Ｖ１６までの間において、メモリセルＭＣに書き込まれた電位をＶ０としたとき、ＦＴＪ素子ＦＪＡの分極の方向が入力端子（配線ＦＣＡ）から出力端子への方向（正方向）となるため、ＶＦＪＡは高くなり、ＦＴＪ素子ＦＪＢの分極の方向が出力端子（配線ＦＣＢ）から入力端子への方向（負方向）となるため、ＶＦＪＢは低くなる。つまり、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢのそれぞれにかかる分圧の割合ａ：ｂとしては、ａ＞ｂとなる。また、このときのトランジスタＭ５の第１端子（ＦＴＪ素子ＦＪＡの出力端子、及びＦＴＪ素子ＦＪＢの入力端子）の電位をＶＨＬＤ０とする。
また、例えば、図１９のタイミングチャートの時刻Ｖ１３から時刻Ｖ１６までの間において、メモリセルＭＣに書き込まれた電位をＶ１としたとき、ＦＴＪ素子ＦＪＡの分極の方向が出力端子から入力端子（配線ＦＣＡ）への方向（負方向）となるため、ＶＦＪＡは低くなり、ＦＴＪ素子ＦＪＢの分極の方向が入力端子から出力端子（配線ＦＣＢ）への方向（正方向）となるため、ＶＦＪＢは高くなる。つまり、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢのそれぞれにかかる分圧の割合ａ：ｂとしては、ｂ＞ａとなる。また、このときのトランジスタＭ５の第１端子（ＦＴＪ素子ＦＪＡの出力端子、及びＦＴＪ素子ＦＪＢの入力端子）の電位をＶＨＬＤ１とする。
ＦＴＪ素子ＦＪＢの入力端子と出力端子との間の電圧ＶＦＪＢは、メモリセルＭＣに書き込まれた電位がＶ０のときよりもＶ１のときのほうが高くなる。そのため、配線ＦＣＢが与える電位Ｖ０Ｂを基準としたとき、トランジスタＭ５の第１端子（ＦＴＪ素子ＦＪＡの出力端子、及びＦＴＪ素子ＦＪＢの入力端子）の電位は、メモリセルＭＣに書き込まれた電位がＶ０のときよりもＶ１のときのほうが高くなる。つまり、ＶＨＬＤ１＞ＶＨＬＤ０となる。
［時刻Ｖ１９から時刻Ｖ２０まで］
時刻Ｖ１９から時刻Ｖ２０までの間において、配線ＷＨＬが与える電位は、低レベル電位から高レベル電位（図１９ではＨｉｇｈと記載している）に変化する。このため、トランジスタＭ５のゲートには高レベル電位が入力されて、トランジスタＭ５はオン状態となる。
トランジスタＭ５がオン状態になることによって、トランジスタＭ５の第１端子（ＦＴＪ素子ＦＪＡの出力端子、及びＦＴＪ素子ＦＪＢの入力端子）と、トランジスタＭ２のゲート及び容量Ｃ１の第１端子と、の間が導通状態となる。また、時刻Ｖ１９から時刻Ｖ２０までの間では、配線ＦＣＡからＶＭが与えられ、配線ＦＣＢからＶ０Ｂが与えられているため、トランジスタＭ２のゲート及び容量Ｃ１の第１端子のそれぞれの電位は、ＶＨＬＤ０、又はＶＨＬＤ１となる。
［時刻Ｖ２０から時刻Ｖ２１まで］
時刻Ｖ２０から時刻Ｖ２１までの間において、配線ＷＨＬが与える電位は、高レベル電位から低レベル電位に変化する。このため、トランジスタＭ５のゲートには低レベル電位が入力されて、トランジスタＭ５はオフ状態となる。
トランジスタＭ５がオフ状態になることによって、トランジスタＭ５の第１端子（ＦＴＪ素子ＦＪＡの出力端子、及びＦＴＪ素子ＦＪＢの入力端子）と、トランジスタＭ２のゲート及び容量Ｃ１の第１端子と、の間が非導通状態となる。また、これにより、トランジスタＭ２のゲートの電位ＶＨＬＤ０、又はＶＨＬＤ１は、容量Ｃ１によって保持される。
［時刻Ｖ２１から時刻Ｖ２２まで］
時刻Ｖ２１から時刻Ｖ２２までの間において、配線ＦＣＡには電位Ｖ０Ａが与えられ、配線ＦＣＢには電位Ｖ０Ｂが与えられている。つまり、時刻Ｖ２１以降において、配線ＦＣＡ、及び配線ＦＣＢが与える電位は、時刻Ｖ１８以前において、配線ＦＣＡ、及び配線ＦＣＢが与える電位と同様としている。
［時刻Ｖ２２から時刻Ｖ２３まで］
時刻Ｖ２２から時刻Ｖ２３までの間において、配線ＷＷＬが与える電位は、低レベル電位から高レベル電位に変化する。このため、トランジスタＭ１のゲートには高レベル電位が入力されて、トランジスタＭ１はオン状態となる。つまり、配線ＷＤＬとトランジスタＭ５の第１端子（ＦＴＪ素子ＦＪＡの出力端子、ＦＴＪ素子ＦＪＢの入力端子）との間が導通状態となる。したがって、トランジスタＭ５の第１端子（ＦＴＪ素子ＦＪＡの出力端子、ＦＴＪ素子ＦＪＢの入力端子）には、配線ＷＤＬが与える接地電位が与えられる。このため、トランジスタＭ２のゲート（ＦＴＪ素子ＦＪＡの出力端子、ＦＴＪ素子ＦＪＢの入力端子）の電位は、接地電位になるものとする。
なお、図１８のメモリセルＭＣの動作例において、時刻Ｖ２２から時刻Ｖ２３までの間の動作は必須ではなく、行わなくてもよい。
［時刻Ｖ２３から時刻Ｖ２４まで］
時刻Ｖ２３から時刻Ｖ２４までの間において、配線ＷＷＬが与える電位は、高レベル電位から低レベル電位に変化する。このため、トランジスタＭ１のゲートには低レベル電位が入力されて、トランジスタＭ１はオフ状態となる。つまり、配線ＷＤＬとトランジスタＭ５の第１端子（ＦＴＪ素子ＦＪＡの出力端子、ＦＴＪ素子ＦＪＢの入力端子）との間が非導通状態となる。
上述した時刻Ｖ２３から時刻Ｖ２４までの間の動作によって、図１８のメモリセルＭＣにデータを書き込むことができる。
＜＜データの読み出し動作例＞＞
図２０Ａは、図１８ＡのメモリセルＭＣにおけるデータの読み出し動作の一例を示したタイミングチャートである。図２０Ａのタイミングチャートは、時刻Ｖ２５から時刻Ｖ２９での間、及びその近傍の時刻における、配線ＲＷＬ、及び配線ＲＤＬの電位の変化について示している。
なお、図２０Ａのタイミングチャートに示す時刻Ｖ２５よりも以前の動作は、図１９のタイミングチャートの動作例が行われたものとする。つまり、図１８ＡのメモリセルＭＣは、図１９のタイミングチャートの動作例によって、トランジスタＭ２のゲート及び容量Ｃ１の第１端子のそれぞれの電位は、ＶＨＬＤ０、又はＶＨＬＤ１となっているものとする。
なお、本動作例において、配線ＷＷＬ、配線ＷＤＬ、配線ＷＨＬ、配線ＦＣＡ、及び配線ＦＣＢにおいて電位の変化はないため、図２０Ａのタイミングチャートには図示しない。また、時刻Ｖ２５から時刻Ｖ２９までの間における配線ＷＷＬ、配線ＷＤＬ、配線ＷＨＬ、配線ＦＣＡ、及び配線ＦＣＢの電位は、特に限定されないものとする。なお、本動作例では、一例として、配線ＷＷＬには低レベル電位が与えられ、配線ＷＤＬには接地電位が与えられ、配線ＷＨＬには低レベル電位が与えられ、配線ＦＣＡには電位Ｖ０Ａが与えられ、配線ＦＣＢには電位Ｖ０Ｂが与えられているものとする。
また、配線ＷＷＬには低レベル電位が与えられているため、トランジスタＭ１はオフ状態となる。また、配線ＷＨＬには低レベル電位が与えられているため、トランジスタＭ５はオフ状態となる。
［時刻Ｖ２５から時刻Ｖ２６まで］
時刻Ｖ２５から時刻Ｖ２６までの間において、配線ＲＷＬの電位は、低レベル電位（図２０Ａには、Ｌｏｗと記載している）となっている。そのため、トランジスタＭ３のゲートには低レベル電位が入力され、トランジスタＭ３はオフ状態となっている。また、配線ＲＤＬの電位は、低レベル電位となっている。
［時刻Ｖ２６から時刻Ｖ２７まで］
時刻Ｖ２６から時刻Ｖ２７までの間では、配線ＲＤＬの電位には、定電圧である電位ＶＲＥ１が与えられる。ＶＲＥ１は、ＶＳＳよりも高い読み出し用の定電圧である。
［時刻Ｖ２７から時刻Ｖ２８まで］
時刻Ｖ２７から時刻Ｖ２８までの間において、配線ＲＷＬが与える電位は、低レベル電位から高レベル電位（図２０ＡではＨｉｇｈと記載している）に変化する。このため、トランジスタＭ３のゲートには高レベル電位が入力されて、トランジスタＭ３はオン状態となる。
ところで、トランジスタＭ２のゲートの電位は、ＶＨＬＤ０、又はＶＨＬＤ１となっており、トランジスタＭ２の第１端子の電位は、ＶＳＳとなっている。さらに、トランジスタＭ３はオン状態となっているため、トランジスタＭ２の第２端子には、一例として、配線ＲＤＬから、ＶＳＳよりも高い定電位ＶＲＥ１が入力される。ここで、トランジスタＭ２のゲート－ソース間電圧ＶＨＬＤ０－ＶＳＳ（又は、ＶＨＬＤ１－ＶＳＳ）がトランジスタＭ２のしきい値電圧Ｖｔｈよりも高いものとすると、トランジスタＭ２には、ゲート－ソース間電圧ＶＨＬＤ０－ＶＳＳ（又は、ＶＨＬＤ１－ＶＳＳ）に応じた電流が流れる。
つまり、トランジスタＭ３をオン状態にすることによって、トランジスタＭ２のゲートの電位に応じて、配線ＲＤＬに流れる電流量が決まる。具体的には、ＶＨＬＤ１＞ＶＨＬＤ０であるため、トランジスタＭ２から配線ＲＤＬに流れる電流は、配線ＷＤＬからメモリセルＭＣに与えられた電位がＶ０のときよりもＶ１のときのほうが大きくなる。
ここで、配線ＲＤＬに流れる電流を読み出し回路（例えば、電流電圧変換回路など）などに入力することによって、メモリセルＭＣに保持されたデータを読み出すことができる。
［時刻Ｖ２８から時刻Ｖ２９まで］
時刻Ｖ２８から時刻Ｖ２９までの間において、配線ＲＷＬの電位は、高レベル電位から低レベル電位に変化する。このため、トランジスタＭ３のゲートには低レベル電位が入力され、トランジスタＭ３はオフ状態となる。
上述した時刻Ｖ２８から時刻Ｖ２９までの間の動作例によって、図１８ＡのメモリセルＭＣに書き込まれたデータを読み出すことができる。また、図１８ＡのメモリセルＭＣからデータを読み出したとき、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢのそれぞれの分極の方向は変化しないため、上述したデータの読み出し動作例は、破壊読み出しとならない。つまり、メモリセルＭＣに書き込まれたデータを保持したまま、メモリセルＭＣから当該データを読み出すことができる。
なお、図２０Ａのタイミングチャートの読み出し動作例では、配線ＶＣＥが与える電位を低レベル電位ＶＳＳとしたが、配線ＶＣＥが与える電位は高レベル電位としてもよい。図２０Ｂのタイミングチャートは、図２０Ａのタイミングチャートの読み出し動作例において、配線ＶＣＥが与える電位を高レベル電位にした場合の動作例を示している。
以下に、図２０Ｂのタイミングチャートの読み出し動作例について、説明する。なお、図２０Ｂのタイミングチャートの読み出し動作において、図２０Ａのタイミングチャートの読み出し動作と内容が重複する箇所については、説明を省略する。また、本動作例において、配線ＶＣＥが与える高レベル電位をＶＤＤとする。
また、図２０Ｂのタイミングチャートの時刻Ｖ２７以降の配線ＲＤＬにおいて、電位の変動を実線と破線で示している。実線で示した電位変化は、図１９のタイミングチャートの書き込み動作において、配線ＷＤＬからメモリセルＭＣにＶ０が入力された場合を示し、また、破線で示した電位変化は、図１９のタイミングチャートの書き込み動作において、配線ＷＤＬからメモリセルＭＣにＶ１が入力された場合を示している。
図２０Ｂのタイミングチャートにおいて、時刻Ｖ２５から時刻Ｖ２７までの間では、配線ＲＤＬに対して、低レベル電位ＶＳＳにプリチャージが行われるものとする。また、配線ＲＤＬに対するプリチャージが行われた後、配線ＲＤＬは、フローティング状態になるものとする。
また、時刻Ｖ２７から時刻Ｖ２８までの間では、配線ＲＷＬの電位が、低レベル電位から高レベル電位に変化する。このため、トランジスタＭ３のゲートには高レベル電位が入力されて、トランジスタＭ３はオン状態となる。
このとき、トランジスタＭ２のゲートの電位は、ＶＨＬＤ０、又はＶＨＬＤ１となっており、トランジスタＭ２の第１端子の電位は、ＶＤＤとなっている。さらに、トランジスタＭ３はオン状態となっているため、トランジスタＭ２の第２端子には、配線ＲＤＬにおいてプリチャージされた電位が入力される。ここで、トランジスタＭ２のゲート－ソース間電圧ＶＨＬＤ０－ＶＳＳ（又は、ＶＨＬＤ１－ＶＳＳ）がトランジスタＭ２のしきい値電圧Ｖｔｈよりも高いものとすると、配線ＲＤＬの電位は、ＶＳＳから所定の電位まで上昇する。例えば、トランジスタＭ２のゲートの電位がＶＨＬＤ０であるとき、理想的には、配線ＲＤＬの電位はＶＳＳからＶＨＬＤ０－Ｖｔｈ（図２０ＢではＶＯＮと記載している。）まで上昇する。また、例えば、トランジスタＭ２のゲートの電位がＶＨＬＤ１であるとき、理想的には、配線ＲＤＬの電位はＶＳＳからＶＨＬＤ１－Ｖｔｈ（図２０ＢではＶＯＰと記載している。）まで上昇する。
上記のとおり、配線ＶＣＥが与える電位を高レベル電位にした場合でも、配線ＲＤＬにプリチャージする電位を最適な値にすることで、図２０Ａのタイミングチャートと読み出し動作例と同様に、メモリセルＭＣに保持されているデータを読み出すことができる。
なお、図２０Ａ及び図２０Ｂのタイミングチャートの時刻Ｖ２７から時刻Ｖ２８までの間では、配線ＲＤＬに流れる電流、又は配線ＲＤＬの電位を取得して、メモリセルＭＣに保持されたデータを読み出す動作の一例について説明したが、メモリセルＭＣの読み出し動作は上述した動作例に限定されない。
また、例えば、図２０Ａのタイミングチャートの動作例において、配線ＶＣＥが与える電位をＶＤＤとして、時刻Ｖ２５以降において、配線ＲＤＬにＶＤＤよりも低い読み出し用の定電圧を与えて、図２０Ａのタイミングチャートの動作と同様に、配線ＲＤＬに流れる電流の量を取得することによって、メモリセルＭＣに保持されているデータを読み出すことができる。
なお、本実施の形態で説明した、図１９、図２０Ａ、及び図２０Ｂのタイミングチャートの動作は、一例であるため、状況に応じて、又は場合によって、その動作を変更することができる。例えば、図１９のタイミングチャートの時刻Ｖ１２から時刻Ｖ１７までの間で、配線ＷＷＬに高レベル電位が与えられ、時刻Ｖ１３から時刻Ｖ１６までの間で、配線ＷＤＬにＶ０又はＶ１が与えられているが、配線ＷＤＬにＶ０又はＶ１が与えられている期間内に、配線ＷＷＬに高レベル電位が与えられていてもよい。また、配線ＦＣＡに電位Ｖ１Ａが与えられ、かつ配線ＦＣＢに電位Ｖ０Ｂが与えられている期間、及び配線ＦＣＡに電位Ｖ０Ａが与えられて、かつ配線ＦＣＢに電位Ｖ１Ｂが与えられている期間は、配線ＷＷＬに高レベル電位が与えられ、かつ配線ＷＤＬにＶ０又はＶ１が与えられている期間内であれば、どのタイミングでもよい。また、配線ＦＣＡに電位Ｖ０Ａが与えられて、かつ配線ＦＣＢに電位Ｖ１Ｂが与えられている期間は、配線ＦＣＡに電位Ｖ１Ａが与えられ、かつ配線ＦＣＢに電位Ｖ０Ｂが与えられている期間よりも先でもよい。また、例えば、図１９のタイミングチャートの時刻Ｖ１８から時刻Ｖ２１までの間で、配線ＦＣＡにＶＭが与えられ、時刻Ｖ１９から時刻Ｖ２０までの間で、配線ＷＨＬに高レベル電位が与えられているが、配線ＷＨＬに高レベル電位が与えられている期間内に、配線ＦＣＡにＶＭが与えられていてもよい。
また、例えば、図１９のタイミングチャートの時刻Ｖ１８から時刻Ｖ２１までの間で、配線ＦＣＡにＶＭが与えられ、配線ＦＣＢにＶ０Ｂが与えられているが、このとき、配線ＦＣＡにＶ０Ａが与えられ、配線ＦＣＢにＶＭが与えられていてもよい。
＜＜データのリフレッシュの動作例＞＞
図１８Ａ、図１８ＢのメモリセルＭＣの容量Ｃ１の第１端子に保持した電位ＶＨＬＤ０、又はＶＨＬＤ１が時間経過によって変動したとき、所定の動作を行うことによって、図１８Ａ、図１８ＢのメモリセルＭＣの容量Ｃ１の第１端子の電位をＶＨＬＤ０、又はＶＨＬＤ１に戻すことができる。つまり、図１８Ａ、図１８ＢのメモリセルＭＣは、保持したデータに対してリフレッシュを行う機能を有する。
メモリセルＭＣの容量Ｃ１の第１端子に保持した電位をリフレッシュする場合は、図１９のタイミングチャートの時刻Ｖ１８から時刻Ｖ２４の動作を行えばよい。ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＢのそれぞれの強誘電性を有しうる材料の分極の方向が定まっているため、配線ＦＣＡからＦＴＪ素子ＦＪＡの入力端子に電位ＶＭを与え、配線ＦＣＢからＦＴＪ素子ＦＪＢの出力端子にＶ０Ｂを与えることによって、トランジスタＭ５の第１端子（ＦＴＪ素子ＦＪＡの出力端子、ＦＴＪ素子ＦＪＢの入力端子）の電位をＶＨＬＤ０、又はＶＨＬＤ１にすることができる。そして、トランジスタＭ５をオン状態にすることによって、メモリセルＭＣの容量Ｃ１の第１端子と、トランジスタＭ２のゲートと、の電位をＶＨＬＤ０、又はＶＨＬＤ１にリフレッシュすることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、上記の実施の形態で説明したメモリセルとは異なる、本発明の一態様の半導体装置に適用可能なメモリセルについて説明する。
＜構成例＞
図２１には、本発明の一態様の半導体装置である記憶装置に備えることができる、メモリセルＭＣの回路構成例を示している。なお、図２１に示すメモリセルＭＣは、図１８Ａ、及び図１８ＢのメモリセルＭＣと同様に、データの読み出し動作時にデータが破壊されず、かつデータのリフレッシュが可能な回路構成となっている。
図２１のメモリセルＭＣは、例えば、図１ＡのメモリセルＭＣの構成に加えて、トランジスタＭ６と、容量Ｃ２と、を有する構成となっている。また、図２１のメモリセルＭＣは、トランジスタＭ１の第２端子と、ＦＴＪ素子ＦＪＡの出力端子と、ＦＴＪ素子ＦＪＢの入力端子と、が容量Ｃ２の第１端子－第２端子間を介して、トランジスタＭ２のゲートに電気的に接続されている点でも、図１ＡのメモリセルＭＣと異なっている。
例えば、図２１のメモリセルＭＣにおいて、容量Ｃ２の第１端子は、トランジスタＭ１の第２端子と、ＦＴＪ素子ＦＪＡの出力端子と、ＦＴＪ素子ＦＪＢの入力端子と、に電気的に接続されている。また、容量Ｃ２の第２端子は、トランジスタＭ６の第１端子と、トランジスタＭ２のゲートと、に電気的に接続されている。トランジスタＭ６の第２端子は、トランジスタＭ２の第２端子と、トランジスタＭ３の第１端子と、に電気的に接続されている。また、トランジスタＭ６のゲートは、配線ＷＣＬに電気的に接続されている。
なお、トランジスタＭ６としては、例えば、図１ＡのメモリセルＭＣに含まれているトランジスタＭ１乃至トランジスタＭ３に適用できるトランジスタを用いることができる。
また、配線ＷＣＬは、一例として、トランジスタＭ６の導通状態と非導通状態との切り替えを行うための制御信号を送信する配線として機能する。例えば、配線ＷＣＬに高レベル電位を与えることによって、トランジスタＭ６は導通状態となり、また、配線ＷＣＬに低レベル電位を与えることによって、トランジスタＭ６は非導通状態となる。
なお、図２１のメモリセルＭＣにおいて、図１ＡのメモリセルＭＣと重複する内容については、実施の形態１の図１ＡのメモリセルＭＣの記載を参酌する。
＜動作例＞
次に、図２１のメモリセルＭＣにおける、トランジスタＭ２のしきい値電圧を補正する動作例について説明する。
図２２は、図２１のメモリセルＭＣにおける、トランジスタＭ２のしきい値電圧を補正する動作例を示したタイミングチャートである。図２２のタイミングチャートは、時刻Ｗ１１から時刻Ｗ１８までの間、及びその近傍の時刻における、配線ＷＷＬ、配線ＷＤＬ、配線ＷＣＬ、配線ＲＷＬ、及び配線ＲＤＬの電位の変化を示している。
また、本動作例において、配線ＦＣＡ、及び配線ＦＣＢのそれぞれの電位の変化はないため、図２２のタイミングチャートには図示しない。なお、本動作例において、配線ＦＣＡには電位Ｖ０Ａが与えられ、配線ＦＣＢには電位Ｖ０Ｂが与えられているものとする。
また、配線ＶＣＥが与える電位は、前述したとおり、高レベル電位、低レベル電位、接地電位などとすることができるが、本動作例では、低レベル電位ＶＳＳとする。
［時刻Ｗ１１から時刻Ｗ１２まで］
時刻Ｗ１１から時刻Ｗ１２までの間において、配線ＷＷＬ、配線ＷＣＬ、及び配線ＲＷＬのそれぞれの電位は、低レベル電位（図２２には、Ｌｏｗと記載している）となっている。そのため、トランジスタＭ１、トランジスタＭ６、及びトランジスタＭ３のそれぞれのゲートには低レベル電位が入力され、トランジスタＭ１、トランジスタＭ６、及びトランジスタＭ３のそれぞれはオフ状態となっている。
また、時刻Ｗ１１から時刻Ｗ１２までの間において、配線ＷＤＬ、及び配線ＲＤＬのそれぞれには、一例として、接地電位（図２２では、ＧＮＤと記載している）が入力されている。
［時刻Ｗ１２から時刻Ｗ１３まで］
時刻Ｗ１２から時刻Ｗ１３までの間において、配線ＷＷＬ、配線ＷＣＬ、及び配線ＲＷＬのそれぞれが与える電位は、低レベル電位から高レベル電位（図２２には、Ｈｉｇｈと記載している）に変化する。このため、トランジスタＭ１、トランジスタＭ６、及びトランジスタＭ３のそれぞれのゲートには高レベル電位が入力されて、トランジスタＭ１、トランジスタＭ６、及びトランジスタＭ３のそれぞれはオン状態となる。
トランジスタＭ１がオン状態になることによって、配線ＷＤＬと、容量Ｃ２の第１端子（ＦＴＪ素子ＦＪＡの出力端子、及びＦＴＪ素子ＦＪＢの入力端子）と、の間が導通状態となる。このため、容量Ｃ２の第１端子（ＦＴＪ素子ＦＪＡの出力端子、及びＦＴＪ素子ＦＪＢの入力端子）の電位は、配線ＷＤＬから接地電位が入力されるため、接地電位となる。
また、トランジスタＭ３、及びトランジスタＭ６がオン状態になることによって、配線ＲＤＬと、容量Ｃ２の第２端子（トランジスタＭ２のゲート）と、の間が導通状態となる。このため、容量Ｃ２の第２端子（トランジスタＭ２のゲート）の電位は、配線ＲＤＬから接地電位が入力されるため、接地電位となる。
［時刻Ｗ１３から時刻Ｗ１４まで］
時刻Ｗ１３から時刻Ｗ１４までの間において、配線ＲＤＬが与える電位は、接地電位から、トランジスタＭ２のしきい値電圧Ｖｔｈよりも高い電位に変化する。例えば、当該電位としては、Ｖｔｈ＋ΔＶとする。
このとき、トランジスタＭ３はオン状態となっているため、トランジスタＭ２の第２端子には、配線ＲＤＬからＶｔｈ＋ΔＶが入力される。更に、トランジスタＭ６もオン状態となっているため、トランジスタＭ２のゲート、及び容量Ｃ２の第２端子のそれぞれにも、配線ＲＤＬからＶｔｈ＋ΔＶが入力される。
［時刻Ｗ１４から時刻Ｗ１５まで］
時刻Ｗ１４から時刻Ｗ１５までの間において、配線ＲＷＬが与える電位は、高レベル電位から低レベル電位に変化する。このため、トランジスタＭ３のゲートには低レベル電位が入力されて、トランジスタＭ３はオフ状態となる。
このとき、トランジスタＭ６はオン状態となっているため、トランジスタＭ２のゲートとトランジスタＭ２の第２端子は導通状態となっている。また、トランジスタＭ２のゲートとトランジスタＭ２の第２端子とのそれぞれの電位はＶｔｈ＋ΔＶ、トランジスタＭ１の第１端子の電位は低レベル電位ＶＳＳであるため、トランジスタＭ２はオン状態となる。このため、トランジスタＭ２のゲートとトランジスタＭ２の第２端子とのそれぞれの電位は、トランジスタＭ２がオフ状態となるまで低下する。具体的には、トランジスタＭ２のゲート－ソース間電圧がしきい値電圧まで低下することでトランジスタＭ２はオフ状態となるので、このときのトランジスタＭ２のゲートの電位は、ＶＳＳ＋Ｖｔｈとなる。
［時刻Ｗ１５から時刻Ｗ１６まで］
時刻Ｗ１５から時刻Ｗ１６までの間において、配線ＷＣＬが与える電位は、高レベル電位から低レベル電位に変化する。このため、トランジスタＭ６のゲートには低レベル電位が入力されて、トランジスタＭ６はオフ状態となる。
また、容量Ｃ２の第１端子には、配線ＷＤＬからの接地電位が与えられている。これにより、トランジスタＭ２のゲートの電位であるＶＳＳ＋Ｖｔｈは、容量Ｃ２の第２端子によって保持される。
上述した動作によって、トランジスタＭ２のしきい値電圧の補正を行うことができる。これにより、複数配置されたメモリセルＭＣのそれぞれに含まれるトランジスタＭ２のしきい値電圧のばらつきを少なくすることができる。トランジスタＭ２のしきい値電圧のばらつきを少なくすることによって、同じデータが保持されている複数のメモリセルＭＣから読み出されたそれぞれの電流の量をほぼ等しくすることができる。
［時刻Ｗ１６から時刻Ｗ１７まで］
時刻Ｗ１６から時刻Ｗ１７までの間において、配線ＷＷＬが与える電位は、高レベル電位から低レベル電位に変化する。このため、トランジスタＭ１のゲートには低レベル電位が入力されて、トランジスタＭ１はオフ状態となる。
［時刻Ｗ１７から時刻Ｗ１８まで］
時刻Ｗ１７から時刻Ｗ１８までの間において、配線ＲＤＬが与える電位は、Ｖｔｈ＋ΔＶから接地電位に変化する。
その後、図２１のメモリセルＭＣにおいて、図１のメモリセルＭＣと同様に、例えば、図２のタイミングチャートの動作例と同様に、データの書き込みを行い、また、図３Ａのタイミングチャートの動作例と同様に、当該データの読み出しを行うことによって、しきい値電圧が補正されたトランジスタＭ２の第１端子－第２端子間に流れる電流を、読み出し用のデータとして扱うことができる。
例えば、図２１のメモリセルＭＣの構成で、図３Ａのタイミングチャートの時刻Ｔ２３から時刻Ｔ２６までの間の動作を行ったとき、配線ＦＣＡに電位ＶＭが入力され、配線ＦＣＢに電位Ｖ０Ｂが入力されて、ＦＴＪ素子ＦＪＡの出力端子、及びＦＴＪ素子ＦＪＢの入力端子の電位はＶＨＬＤ０、又はＶＨＬＤ１となる。このとき、トランジスタＭ２のゲートの電位は、容量Ｃ２の容量結合によって、ＶＨＬＤ０＋ＶＳＳ＋Ｖｔｈ、又はＶＨＬＤ１＋ＶＳＳ＋Ｖｔｈとなる。したがって、トランジスタＭ２のゲート－ソース間電圧は、ＶＨＬＤ０＋Ｖｔｈ、又はＶＨＬＤ１＋Ｖｔｈとなる。このため、トランジスタＭ２が飽和領域で動作する場合、トランジスタＭ２の第１端子－第２端子間に流れる電流量は、トランジスタＭ２のしきい値電圧に依存しなくなるため、メモリセルＭＣから読み出されたデータが受ける、トランジスタＭ２のしきい値電圧のばらつきによる影響を少なくすることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、上記実施の形態で説明した半導体装置の構成例、及び上記の実施の形態で説明した半導体装置に適用できるトランジスタの構成例について説明する。
＜半導体装置の構成例１＞
図２３は、容量素子を含むメモリセルを有する半導体装置であって、当該半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子６００と、を有する。また、図２４Ａにはトランジスタ５００のチャネル長方向の断面図、図２４Ｂにはトランジスタ５００のチャネル幅方向の断面図を示しており、図２４Ｃにはトランジスタ３００のチャネル幅方向の断面図を示している。
トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さく、また、高温でも電界効果移動度が変化しにくい特性を有する。トランジスタ５００を、半導体装置、例えば、上記実施の形態で説明した、メモリセルＭＣに含まれるトランジスタＭ１などに適用することにより、高温でも動作能力が低下しにくい半導体装置を実現できる。特に、トランジスタ５００を、例えば、トランジスタＭ１に適用することにより、オフ電流が小さい特性を利用して、メモリセルＭＣの容量に書き込んだ電位を長時間保持することができる。
トランジスタ５００は、例えば、トランジスタ３００の上方に設けられ、容量素子６００は、例えば、トランジスタ３００、及びトランジスタ５００の上方に設けられている。なお、容量素子６００は、例えば、メモリセルに書き込まれるデータに応じた電位を保持する容量素子とすることができる。なお、回路構成によっては、図２３に示す容量素子６００は必ずしも設けなくてもよい。
トランジスタ３００は、基板３１０上に設けられ、素子分離層３１２、導電体３１６、絶縁体３１５、基板３１０の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、例えば、上記実施の形態で説明したトランジスタＭ２などに適用することができる。なお、図２３では、トランジスタ３００のゲートが、容量素子６００の一対の電極を介して、トランジスタ５００のソース又はドレインの一方に電気的に接続されている構成を示しているが、本発明の一態様の半導体装置の構成によっては、トランジスタ３００のソース又はドレインの一方が、容量素子６００の一対の電極を介して、トランジスタ５００のソース又はドレインの一方に電気的に接続されている構成とすることができ、また、トランジスタ３００のソース又はドレインの一方が、容量素子６００の一対の電極を介して、トランジスタ５００のゲートに電気的に接続されている構成とすることができ、また、トランジスタ３００の各端子は、トランジスタ５００の各端子、容量素子６００の各端子のいずれにも電気的に接続されない構成とすることができる。
また、基板３１０としては、半導体基板（例えば単結晶基板又はシリコン基板）を用いることが好ましい。
トランジスタ３００は、図２４Ｃに示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）、ＧａＮ（窒化ガリウム）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタン、窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン、アルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
素子分離層３１２は、基板３１０上に形成されている複数のトランジスタ同士を分離するために設けられている。素子分離層は、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法、メサ分離法などを用いて形成することができる。
なお、図２３に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成、駆動方法などに応じて適切なトランジスタを用いればよい。例えば、トランジスタ３００は、図２４Ｃに示すＦＩＮ型ではなく、プレーナ型の構造としてもよい。また、例えば、半導体装置をＯＳトランジスタのみの単極性回路とする場合、図２５に示すとおり、トランジスタ３００の構成を、酸化物半導体を用いているトランジスタ５００と同様の構成にすればよい。なお、トランジスタ５００の詳細については後述する。なお、本明細書等において、単極性回路とは、ｎチャネル型トランジスタ又はｐチャネル型トランジスタの一方のみの極性のトランジスタを含む回路のことをいう。
なお、図２５において、トランジスタ３００は、基板３１０Ａ上に設けられているが、この場合、基板３１０Ａとしては、図２３の半導体装置の基板３１０と同様に半導体基板を用いてもよい。また、基板３１０Ａとしては、例えば、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどを用いることができる。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ樹脂、無機蒸着フィルム、又は紙類などがある。
図２３に示すトランジスタ３００には、絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６が、基板３１０側から順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体３２２は、絶縁体３２０に覆われているトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１０、又はトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子６００、又はトランジスタ５００と接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウム、銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図２３において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が、絶縁体３２６、及び導電体３３０の上方に、順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素、水などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。また、絶縁体３５２、及び絶縁体３５４としては、絶縁体３２６と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いることが好ましい。また、導電体３５６は、水素、水などの不純物に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
また、絶縁体３５４、及び導電体３５６上には、絶縁体３６０と、絶縁体３６２と、絶縁体３６４が順に積層されている。
絶縁体３６０は、絶縁体３２４などと同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。そのため、絶縁体３６０としては、例えば、絶縁体３２４などに適用できる材料を用いることができる。
絶縁体３６２、及び絶縁体３６４は、層間絶縁膜、及び平坦化膜としての機能を有する。また、絶縁体３６２、及び絶縁体３６４は、絶縁体３２４と同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。このため、絶縁体３６２、及び／又は絶縁体３６４としては、絶縁体３２４に適用できる材料を用いることができる。
また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４において、導電体３５６と重畳する領域に開口部が形成されて、当該開口部を埋めるように導電体３６６が設けられている。また、導電体３６６は、絶縁体３６２上にも形成されている。導電体３６６は、一例として、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお、導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
絶縁体３６４、及び導電体３６６上には絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６のいずれかは、酸素、水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体５１０、及び絶縁体５１４には、例えば、基板３１０、又はトランジスタ３００を設ける領域などから、トランジスタ５００が設けられている領域に、水素、不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、及び絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、例えば、絶縁体５１２、及び絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、及び絶縁体５１６として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
また、絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６には、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、図２４Ａ、及び図２４Ｂに示す導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体５１０、及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体５１６の上方には、トランジスタ５００が設けられている。
図２４Ａ、及び図２４Ｂに示すように、トランジスタ５００は、絶縁体５１４上の絶縁体５１６と、絶縁体５１４または絶縁体５１６に埋め込まれるように配置された導電体５０３（導電体５０３ａ、および導電体５０３ｂ）と、絶縁体５１６上、および導電体５０３上の絶縁体５２２と、絶縁体５２２上の絶縁体５２４と、絶縁体５２４上の酸化物５３０ａと、酸化物５３０ａ上の酸化物５３０ｂと、酸化物５３０ｂ上の導電体５４２ａと、導電体５４２ａ上の絶縁体５７１ａと、酸化物５３０ｂ上の導電体５４２ｂと、導電体５４２ｂ上の絶縁体５７１ｂと、酸化物５３０ｂ上の絶縁体５５２と、絶縁体５５２上の絶縁体５５０と、絶縁体５５０上の絶縁体５５４と、絶縁体５５４上に位置し、酸化物５３０ｂの一部と重なる導電体５６０（導電体５６０ａ、および導電体５６０ｂ）と、絶縁体５２２、絶縁体５２４、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、絶縁体５７１ａ、および絶縁体５７１ｂ上に配置される絶縁体５４４と、を有する。ここで、図２４Ａ、及び図２４Ｂに示すように、絶縁体５５２は、絶縁体５２２の上面、絶縁体５２４の側面、酸化物５３０ａの側面、酸化物５３０ｂの側面および上面、導電体５４２の側面、絶縁体５７１の側面、絶縁体５４４の側面、絶縁体５８０の側面、および絶縁体５５０の下面と接する。また、導電体５６０の上面は、絶縁体５５４の上部、絶縁体５５０の上部、絶縁体５５２の上部、および絶縁体５８０の上面と高さが概略一致するように配置される。また、絶縁体５７４は、導電体５６０の上面、絶縁体５５２の上部、絶縁体５５０の上部、絶縁体５５４の上部、および絶縁体５８０の上面の少なくともいずれかの一部と接する。
絶縁体５８０、および絶縁体５４４には、酸化物５３０ｂに達する開口が設けられる。当該開口内に、絶縁体５５２、絶縁体５５０、絶縁体５５４、および導電体５６０が配置されている。また、トランジスタ５００のチャネル長方向において、絶縁体５７１ａ、および導電体５４２ａと、絶縁体５７１ｂ、および導電体５４２ｂと、の間に導電体５６０、絶縁体５５２、絶縁体５５０、および絶縁体５５４が設けられている。絶縁体５５４は、導電体５６０の側面と接する領域と、導電体５６０の底面と接する領域と、を有する。
酸化物５３０は、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、を有することが好ましい。酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
なお、トランジスタ５００では、酸化物５３０が、酸化物５３０ａ、および酸化物５３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、トランジスタ５００は、酸化物５３０ｂの単層、または３層以上の積層構造を有する構成とすることができる。又は、酸化物５３０ａ、および酸化物５３０ｂのそれぞれが積層構造を有する構成とすることができる。
導電体５６０は、第１のゲート（トップゲートともいう。）電極として機能し、導電体５０３は、第２のゲート（バックゲートともいう。）電極として機能する。また、絶縁体５５２、絶縁体５５０、及び絶縁体５５４は、第１のゲート絶縁体として機能し、絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁体として機能する。なお、ゲート絶縁体は、ゲート絶縁層、またはゲート絶縁膜と呼ぶ場合もある。また、導電体５４２ａは、ソースまたはドレインの一方として機能し、導電体５４２ｂは、ソースまたはドレインの他方として機能する。また、酸化物５３０の導電体５６０と重畳する領域の少なくとも一部はチャネル形成領域として機能する。
ここで、図２４Ａにおけるチャネル形成領域近傍の拡大図を図２６Ａに示す。酸化物５３０ｂに酸素が供給されることで、導電体５４２ａと導電体５４２ｂの間の領域にチャネル形成領域が形成される。よって、図２６Ａに示すように、酸化物５３０ｂは、トランジスタ５００のチャネル形成領域として機能する領域５３０ｂｃと、領域５３０ｂｃを挟むように設けられ、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂと、を有する。領域５３０ｂｃは、少なくとも一部が導電体５６０と重畳している。言い換えると、領域５３０ｂｃは、導電体５４２ａと導電体５４２ｂの間の領域に設けられている。領域５３０ｂａは、導電体５４２ａに重畳して設けられており、領域５３０ｂｂは、導電体５４２ｂに重畳して設けられている。
チャネル形成領域として機能する領域５３０ｂｃは、領域５３０ｂａおよび領域５３０ｂｂよりも、酸素欠損（本明細書等では、金属酸化物中の酸素欠損をＶＯ（ｏｘｙｇｅｎ ｖａｃａｎｃｙ）と呼称する場合がある。）が少なく、または不純物濃度が低いため、キャリア濃度が低い高抵抗領域である。よって領域５３０ｂｃは、ｉ型（真性）または実質的にｉ型であるということができる。
金属酸化物を用いたトランジスタは、金属酸化物中のチャネルが形成される領域に不純物または酸素欠損（ＶＯ）が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損（ＶＯ）近傍の水素が、酸素欠損（ＶＯ）に水素が入った欠陥（以下、ＶＯＨと呼称する場合がある。）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。
また、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂは、酸素欠損（ＶＯ）が多く、または水素、窒素、金属元素などの不純物濃度が高い、ことでキャリア濃度が増加し、低抵抗化した領域である。すなわち、領域５３０ｂａおよび領域５３０ｂｂは、領域５３０ｂｃと比較して、キャリア濃度が高く、低抵抗なｎ型の領域である。
ここで、チャネル形成領域として機能する領域５３０ｂｃのキャリア濃度は、１×１０１８ｃｍ－３以下であることが好ましく、１×１０１７ｃｍ－３未満であることがより好ましく、１×１０１６ｃｍ－３未満であることがさらに好ましく、１×１０１３ｃｍ－３未満であることがさらに好ましく、１×１０１２ｃｍ－３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域５３０ｂｃのキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０－９ｃｍ－３とすることができる。
また、領域５３０ｂｃと領域５３０ｂａまたは領域５３０ｂｂとの間に、キャリア濃度が、領域５３０ｂａおよび領域５３０ｂｂのキャリア濃度と同等、またはそれよりも低く、領域５３０ｂｃのキャリア濃度と同等、またはそれよりも高い、領域が形成されていてもよい。つまり、当該領域は、領域５３０ｂｃと領域５３０ｂａまたは領域５３０ｂｂとの接合領域として機能する。当該接合領域は、水素濃度が、領域５３０ｂａおよび領域５３０ｂｂの水素濃度と同等、またはそれよりも低く、領域５３０ｂｃの水素濃度と同等、またはそれよりも高くなる場合がある。また、当該接合領域は、酸素欠損が、領域５３０ｂａおよび領域５３０ｂｂの酸素欠損と同等、またはそれよりも少なく、領域５３０ｂｃの酸素欠損と同等、またはそれよりも多くなる場合がある。
なお、図２６Ａでは、領域５３０ｂａ、領域５３０ｂｂ、および領域５３０ｂｃが酸化物５３０ｂに形成される例について示しているが、本発明はこれに限られるものではない。例えば、上記の各領域が酸化物５３０ｂだけでなく、酸化物５３０ａまで形成されてもよい。
また、酸化物５３０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される金属元素、ならびに水素、および窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、ならびに水素、および窒素などの不純物元素の濃度が減少していればよい。
トランジスタ５００は、チャネル形成領域を含む酸化物５３０（酸化物５３０ａ、および酸化物５３０ｂ）に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
また、半導体として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物５３０として、例えば、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物５３０として、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物、インジウム酸化物を用いてもよい。
ここで、酸化物５３０ｂに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
このように、酸化物５３０ｂの下に酸化物５３０ａを配置することで、酸化物５３０ａよりも下方に形成された構造物からの、酸化物５３０ｂに対する、不純物および酸素の拡散を抑制することができる。
また、酸化物５３０ａおよび酸化物５３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、酸化物５３０ａと酸化物５３０ｂの界面における欠陥準位密度を低くすることができる。酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
酸化物５３０ｂは、結晶性を有することが好ましい。特に、酸化物５３０ｂとして、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。
ＣＡＡＣ－ＯＳは、結晶性の高い、緻密な構造を有しており、不純物、及び欠陥（例えば、酸素欠損（ＶＯ））が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ－ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ－ＯＳの密度をより高めることで、当該ＣＡＡＣ－ＯＳ中の不純物または酸素の拡散をより低減することができる。
一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ－ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある。）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。言い換えると、酸化物半導体中のチャネルが形成される領域は、キャリア濃度が低減され、ｉ型（真性化）または実質的にｉ型であることが好ましい。
これに対して、酸化物半導体の近傍に、加熱により脱離する酸素（以下、過剰酸素と呼ぶ場合がある。）を含む絶縁体を設け、熱処理を行うことで、当該絶縁体から酸化物半導体に酸素を供給し、酸素欠損、およびＶＯＨを低減することができる。ただし、ソース領域またはドレイン領域に過剰な量の酸素が供給されると、トランジスタ５００のオン電流の低下、または電界効果移動度の低下を引き起こすおそれがある。さらに、ソース領域またはドレイン領域に供給される酸素の量が基板面内でばらつくことで、トランジスタを有する半導体装置の特性にばらつきが出ることになる。
よって、酸化物半導体中において、チャネル形成領域として機能する領域５３０ｂｃは、キャリア濃度が低減され、ｉ型または実質的にｉ型であることが好ましいが、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂは、キャリア濃度が高く、ｎ型であることが好ましい。つまり、酸化物半導体の領域５３０ｂｃの酸素欠損、およびＶＯＨを低減し、領域５３０ｂａおよび領域５３０ｂｂには過剰な量の酸素が供給されないようにすることが好ましい。
そこで、本実施の形態では、酸化物５３０ｂ上に導電体５４２ａおよび導電体５４２ｂを設けた状態で、酸素を含む雰囲気でマイクロ波処理を行い、領域５３０ｂｃの酸素欠損、およびＶＯＨの低減を図る。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。
酸素を含む雰囲気でマイクロ波処理を行うことで、マイクロ波、またはＲＦ等の高周波を用いて酸素ガスをプラズマ化し、当該酸素プラズマを作用させることができる。このとき、マイクロ波、またはＲＦ等の高周波を領域５３０ｂｃに照射することもできる。プラズマ、マイクロ波などの作用により、領域５３０ｂｃのＶＯＨを分断し、水素Ｈを領域５３０ｂｃから除去し、酸素欠損ＶＯを酸素で補填することができる。つまり、領域５３０ｂｃにおいて、「ＶＯＨ→Ｈ＋ＶＯ」という反応が起きて、領域５３０ｂｃの水素濃度を低減することができる。よって、領域５３０ｂｃ中の酸素欠損、およびＶＯＨを低減し、キャリア濃度を低下させることができる。
また、酸素を含む雰囲気でマイクロ波処理を行う際、マイクロ波、またはＲＦ等の高周波、酸素プラズマなどの作用は、導電体５４２ａおよび導電体５４２ｂに遮蔽され、領域５３０ｂａおよび領域５３０ｂｂには及ばない。さらに、酸素プラズマの作用は、酸化物５３０ｂ、および導電体５４２を覆って設けられている、絶縁体５７１、および絶縁体５８０によって、低減することができる。これにより、マイクロ波処理の際に、領域５３０ｂａおよび領域５３０ｂｂで、ＶＯＨの低減、および過剰な量の酸素供給が発生しないので、キャリア濃度の低下を防ぐことができる。
また、絶縁体５５２となる絶縁膜の成膜後、または絶縁体５５０となる絶縁膜の成膜後に、酸素を含む雰囲気でマイクロ波処理を行うとことが好ましい。このように絶縁体５５２、または絶縁体５５０を介して、酸素を含む雰囲気でマイクロ波処理を行うことで、効率良く領域５３０ｂｃ中へ酸素を注入することができる。また、絶縁体５５２を導電体５４２の側面、および領域５３０ｂｃの表面と接するように配置することで、領域５３０ｂｃへの必要量以上の酸素の注入を抑制し、導電体５４２の側面の酸化を抑制することができる。また、絶縁体５５０となる絶縁膜の成膜時に導電体５４２の側面の酸化を抑制することができる。
また、領域５３０ｂｃ中に注入される酸素は、酸素原子、酸素分子、酸素ラジカル（Ｏラジカルともいう。不対電子をもつ原子または分子、あるいはイオン）など様々な形態がある。なお、領域５３０ｂｃ中に注入される酸素は、上述の形態のいずれか一または複数であれば好ましく、特に酸素ラジカルであると好適である。また、絶縁体５５２、および絶縁体５５０の膜質を向上させることができるので、トランジスタ５００の信頼性が向上する。
このようにして、酸化物半導体の領域５３０ｂｃで選択的に酸素欠損、およびＶＯＨを除去して、領域５３０ｂｃをｉ型または実質的にｉ型とすることができる。さらに、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂに過剰な酸素が供給されるのを抑制し、導電性を維持することができる。これにより、トランジスタ５００の電気特性の変動を抑制し、基板面内でトランジスタ５００の電気特性のばらつきを少なくすることができる。
以上のような構成にすることで、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。また、信頼性が良好な半導体装置を提供することができる。また、良好な電気特性を有する半導体装置を提供することができる。
また、図２４Ｂに示すように、トランジスタ５００のチャネル幅方向の断面視において、酸化物５３０ｂの側面と酸化物５３０ｂの上面との間に、湾曲面を有してもよい。つまり、当該側面の端部と当該上面の端部は、湾曲してもよい（以下、ラウンド状ともいう。）。
上記湾曲面での曲率半径は、０ｎｍより大きく、導電体５４２と重なる領域の酸化物５３０ｂの膜厚より小さい、または、上記湾曲面を有さない領域の長さの半分より小さいことが好ましい。上記湾曲面での曲率半径は、具体的には、０ｎｍより大きく２０ｎｍ以下、好ましくは１ｎｍ以上１５ｎｍ以下、さらに好ましくは２ｎｍ以上１０ｎｍ以下とする。このような形状にすることで、絶縁体５５２、絶縁体５５０、絶縁体５５４、および導電体５６０の、酸化物５３０ｂへの被覆性を高めることができる。
酸化物５３０は、化学組成が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、主成分である金属元素に対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
また、酸化物５３０ｂは、ＣＡＡＣ－ＯＳなどの結晶性を有する酸化物であることが好ましい。ＣＡＡＣ－ＯＳなどの結晶性を有する酸化物は、不純物、及び欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物５３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物５３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ５００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
ここで、酸化物５３０ａと酸化物５３０ｂの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物５３０ａと酸化物５３０ｂの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面に形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂが、酸素以外に共通の元素を主成分として有することで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ－Ｍ－Ｚｎ酸化物の場合、酸化物５３０ａとして、Ｉｎ－Ｍ－Ｚｎ酸化物、Ｍ－Ｚｎ酸化物、元素Ｍの酸化物、Ｉｎ－Ｚｎ酸化物、インジウム酸化物などを用いてもよい。
具体的には、酸化物５３０ａとして、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物５３０ｂとして、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。
なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
また、図２４Ａなどに示すように、酸化物５３０の上面および側面に接して、酸化アルミニウムなどにより形成される絶縁体５５２を設けることにより、酸化物５３０と絶縁体５５２の界面およびその近傍に、酸化物５３０に含まれるインジウムが偏在する場合がある。これにより、酸化物５３０の表面近傍が、インジウム酸化物に近い原子数比、またはＩｎ－Ｚｎ酸化物に近い原子数比になる。このように酸化物５３０、特に酸化物５３０ｂの表面近傍のインジウムの原子数比が大きくなることで、トランジスタ５００の電界効果移動度を向上させることができる。
酸化物５３０ａおよび酸化物５３０ｂを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は大きいオン電流、および高い周波数特性を得ることができる。
絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、及び絶縁体５８１の少なくとも一は、水、水素などの不純物が、基板側から、または、トランジスタ５００の上方からトランジスタ５００に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の少なくとも一は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
なお、本明細書において、バリア絶縁膜とは、バリア性を有する絶縁膜のことを指す。本明細書において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。
絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１としては、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体を用いることが好ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどを用いることができる。例えば、絶縁体５１２、絶縁体５４４、および絶縁体５７６として、より水素バリア性が高い、窒化シリコンなどを用いることが好ましい。また、例えば、絶縁体５１４、絶縁体５７１、絶縁体５７４、および絶縁体５８１として、水素を捕獲および水素を固着する機能が高い、酸化アルミニウムまたは酸化マグネシウムなどを用いることが好ましい。これにより、水、水素などの不純物が絶縁体５１２、および絶縁体５１４を介して、基板側からトランジスタ５００側に拡散することを抑制できる。または、水、水素などの不純物が絶縁体５８１よりも外側に配置されている層間絶縁膜などから、トランジスタ５００側に拡散するのを抑制することができる。または、絶縁体５２４などに含まれる酸素が、絶縁体５１２、および絶縁体５１４を介して基板側に、拡散するのを抑制することができる。または、絶縁体５８０などに含まれる酸素が、絶縁体５７４などを介してトランジスタ５００より上方に、拡散するのを抑制することができる。この様に、トランジスタ５００を、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体５１２、絶縁体５１４、絶縁体５７１、絶縁体５４４、絶縁体５７４、絶縁体５７６、および絶縁体５８１で取り囲む構造とすることが好ましい。
ここで、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１として、アモルファス構造を有する酸化物を用いることが好ましい。例えば、ＡｌＯｘ（ｘは０より大きい任意数）、またはＭｇＯｙ（ｙは０より大きい任意数）などの金属酸化物を用いることが好ましい。このようなアモルファス構造を有する金属酸化物では、酸素原子がダングリングボンドを有しており、当該ダングリングボンドで水素を捕獲または固着する性質を有する場合がある。このようなアモルファス構造を有する金属酸化物をトランジスタ５００の構成要素として用いる、またはトランジスタ５００の周囲に設けることで、トランジスタ５００に含まれる水素、またはトランジスタ５００の周囲に存在する水素を捕獲または固着することができる。特にトランジスタ５００のチャネル形成領域に含まれる水素を捕獲または固着することが好ましい。アモルファス構造を有する金属酸化物をトランジスタ５００の構成要素として用いる、またはトランジスタ５００の周囲に設けることで、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。
また、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１は、アモルファス構造であることが好ましいが、一部に多結晶構造の領域が形成されていてもよい。また、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１は、アモルファス構造の層と、多結晶構造の層と、が積層された多層構造であってもよい。例えば、アモルファス構造の層の上に多結晶構造の層が形成された積層構造でもよい。
絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の成膜は、例えば、スパッタリング法を用いて行えばよい。スパッタリング法は、成膜ガスに水素を含む分子を用いなくてよいので、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の水素濃度を低減することができる。なお、成膜方法は、スパッタリング法に限られるものではなく、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを適宜用いてもよい。
また、絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率を低くすることが好ましい場合がある。例えば、絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率を概略１×１０１３Ωｃｍとすることで、半導体装置作製工程のプラズマ等を用いる処理において、絶縁体５１２、絶縁体５４４、および絶縁体５７６が、導電体５０３、導電体５４２、導電体５６０などのチャージアップを緩和することができる場合がある。絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率は、好ましくは、１×１０１０Ωｃｍ以上１×１０１５Ωｃｍ以下とする。
また、絶縁体５１６、絶縁体５７４、絶縁体５８０、および絶縁体５８１は、絶縁体５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１６、絶縁体５８０、および絶縁体５８１として、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを適宜用いればよい。
また、絶縁体５８１は、一例として、層間膜、平坦化膜などとして機能する絶縁体とすることが好ましい。
導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。ここで、導電体５０３は、絶縁体５１６に形成された開口に埋め込まれて設けることが好ましい。また、導電体５０３の一部が絶縁体５１４に埋め込まれる場合がある。
導電体５０３は、導電体５０３ａ、および導電体５０３ｂを有する。導電体５０３ａは、当該開口の底面および側壁に接して設けられる。導電体５０３ｂは、導電体５０３ａに形成された凹部に埋め込まれるように設けられる。ここで、導電体５０３ｂの上部の高さは、導電体５０３ａの上部の高さおよび絶縁体５１６の上部の高さと概略一致する。
ここで、導電体５０３ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体５０３ａに、水素の拡散を低減する機能を有する導電性材料を用いることにより、導電体５０３ｂに含まれる水素などの不純物が、絶縁体５２４等を介して、酸化物５３０に拡散するのを防ぐことができる。また、導電体５０３ａに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。したがって、導電体５０３ａとしては、上記導電性材料を単層または積層とすればよい。例えば、導電体５０３ａは、窒化チタンを用いればよい。
また、導電体５０３ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。例えば、導電体５０３ｂは、タングステンを用いればよい。
導電体５０３は、第２のゲート電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
また、導電体５０３の電気抵抗率は、上記の導電体５０３に印加する電位を考慮して設計され、導電体５０３の膜厚は当該電気抵抗率に合わせて設定される。また、絶縁体５１６の膜厚は、導電体５０３とほぼ同じになる。ここで、導電体５０３の設計が許す範囲で導電体５０３および絶縁体５１６の膜厚を薄くすることが好ましい。絶縁体５１６の膜厚を薄くすることで、絶縁体５１６中に含まれる水素などの不純物の絶対量を低減することができるので、当該不純物が酸化物５３０に拡散するのを低減することができる。
なお、導電体５０３は、上面から見て、酸化物５３０の導電体５４２ａおよび導電体５４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。特に、図２４Ｂに示すように、導電体５０３は、酸化物５３０ａおよび酸化物５３０ｂのチャネル幅方向の端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物５３０のチャネル幅方向における側面の外側において、導電体５０３と、導電体５６０とは、絶縁体を介して重畳していることが好ましい。当該構成を有することで、第１のゲート電極として機能する導電体５６０の電界と、第２のゲート電極として機能する導電体５０３の電界によって、酸化物５３０のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート、および第２のゲートの電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
なお、本明細書等において、Ｓ－ｃｈａｎｎｅｌ構造のトランジスタとは、一対のゲート電極の一方および他方の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を表す。また、本明細書等で開示するＳ－ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造およびプレーナ型構造とは異なる。Ｓ－ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
また、図２４Ｂに示すように、導電体５０３は延伸させて、配線としても機能させている。ただし、これに限られることなく、導電体５０３の下に、配線として機能する導電体を設ける構成にしてもよい。また、導電体５０３は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電体５０３を複数のトランジスタで共有する構成にしてもよい。
なお、トランジスタ５００では、導電体５０３は、導電体５０３ａ、および導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、または３層以上の積層構造として設ける構成にしてもよい。
絶縁体５２２、および絶縁体５２４は、ゲート絶縁体として機能する。
絶縁体５２２は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体５２２は、絶縁体５２４よりも水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。
絶縁体５２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０から基板側への酸素の放出と、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の拡散と、を抑制する層として機能する。よって、絶縁体５２２を設けることで、水素等の不純物が、トランジスタ５００の内側へ拡散することを抑制し、酸化物５３０中の酸素欠損の生成を抑制することができる。また、導電体５０３が、絶縁体５２４、又は酸化物５３０が有する酸素と反応することを抑制することができる。
または、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。また、絶縁体５２２は、これらの絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウムなどの、いわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、絶縁体５２２として、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの誘電率が高い物質を用いることができる場合もある。
酸化物５３０と接する絶縁体５２４は、例えば、酸化シリコン、酸化窒化シリコンなどを適宜用いればよい。
また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上６００℃以下、より好ましくは３５０℃以上５５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行ってもよい。
なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
なお、絶縁体５２２、および絶縁体５２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。また、絶縁体５２４は、酸化物５３０ａと重畳して島状に形成してもよい。この場合、絶縁体５４４が、絶縁体５２４の側面および絶縁体５２２の上面に接する構成になる。
導電体５４２ａ、および導電体５４２ｂは酸化物５３０ｂの上面に接して設けられる。導電体５４２ａおよび導電体５４２ｂは、それぞれトランジスタ５００のソース電極またはドレイン電極として機能する。
導電体５４２（導電体５４２ａ、および導電体５４２ｂ）としては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタルおよびアルミニウムを含む窒化物、チタンおよびアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
なお、酸化物５３０ｂなどに含まれる水素が、導電体５４２ａまたは導電体５４２ｂに拡散する場合がある。特に、導電体５４２ａおよび導電体５４２ｂに、タンタルを含む窒化物を用いることで、酸化物５３０ｂなどに含まれる水素は、導電体５４２ａまたは導電体５４２ｂに拡散しやすく、拡散した水素は、導電体５４２ａまたは導電体５４２ｂが有する窒素と結合することがある。つまり、酸化物５３０ｂなどに含まれる水素は、導電体５４２ａまたは導電体５４２ｂに吸い取られる場合がある。
また、導電体５４２の側面と導電体５４２の上面との間に、湾曲面が形成されないことが好ましい。当該湾曲面が形成されない導電体５４２とすることで、チャネル幅方向の断面における、導電体５４２の断面積を大きくすることができる。これにより、導電体５４２の導電率を大きくし、トランジスタ５００のオン電流を大きくすることができる。
絶縁体５７１ａは、導電体５４２ａの上面に接して設けられており、絶縁体５７１ｂは、導電体５４２ｂの上面に接して設けられている。絶縁体５７１は、少なくとも酸素に対するバリア絶縁膜として機能することが好ましい。したがって、絶縁体５７１は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体５７１は、絶縁体５８０よりも酸素の拡散を抑制する機能を有することが好ましい。絶縁体５７１としては、例えば、窒化シリコンなどのシリコンを含む窒化物を用いればよい。また、絶縁体５７１は、水素などの不純物を捕獲する機能を有することが好ましい。その場合、絶縁体５７１としては、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムまたは酸化マグネシウムなどの絶縁体を用いればよい。特に、絶縁体５７１として、アモルファス構造を有する酸化アルミニウム、またはアモルファス構造の酸化アルミニウムを用いることで、より効果的に水素を捕獲または固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。
絶縁体５４４は、絶縁体５２４、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２、および絶縁体５７１を覆うように設けられる。絶縁体５４４として、水素を捕獲および水素を固着する機能を有することが好ましい。その場合、絶縁体５４４としては、窒化シリコンまたは、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムまたは酸化マグネシウムなどの絶縁体を含むことが好ましい。また、例えば、絶縁体５４４として、酸化アルミニウムと、当該酸化アルミニウム上の窒化シリコンの積層膜を用いてもよい。
上記のような絶縁体５７１および絶縁体５４４を設けることで、酸素に対するバリア性を有する絶縁体で導電体５４２を包み込むことができる。つまり、絶縁体５２４、および絶縁体５８０に含まれる酸素が、導電体５４２に拡散するのを防ぐことができる。これにより、絶縁体５２４、および絶縁体５８０に含まれる酸素によって、導電体５４２が直接酸化されて抵抗率が増大し、オン電流が低減するのを抑制することができる。
絶縁体５５２は、ゲート絶縁体の一部として機能する。絶縁体５５２としては、酸素に対するバリア絶縁膜を用いることが好ましい。絶縁体５５２としては、上述の絶縁体５７４に用いることができる絶縁体を用いればよい。絶縁体５５２として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。本実施の形態では、絶縁体５５２として、酸化アルミニウムを用いる。この場合、絶縁体５５２は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。
図２４Ｂに示すように、絶縁体５５２は、酸化物５３０ｂの上面および側面、酸化物５３０ａの側面、絶縁体５２４の側面、および絶縁体５２２の上面に接して設けられる。つまり、酸化物５３０ａ、酸化物５３０ｂ、および絶縁体５２４の導電体５６０と重なる領域は、チャネル幅方向の断面において、絶縁体５５２に覆われている。これにより、熱処理などを行った際に、酸化物５３０ａおよび酸化物５３０ｂで酸素が脱離するのを、酸素に対するバリア性を有する絶縁体５５２でブロックすることができる。よって、酸化物５３０ａおよび酸化物５３０ｂに酸素欠損（Ｖｏ）が形成されるのを低減することができる。これにより、領域５３０ｂｃに形成される、酸素欠損（Ｖｏ）、およびＶＯＨを低減することができる。よって、トランジスタ５００の電気特性を良好にし、信頼性を向上させることができる。
また、逆に、絶縁体５８０および絶縁体５５０などに過剰な量の酸素が含まれていても、当該酸素が酸化物５３０ａおよび酸化物５３０ｂに過剰に供給されるのを抑制することができる。よって、領域５３０ｂｃを介して、領域５３０ｂａおよび領域５３０ｂｂが過剰に酸化され、トランジスタ５００のオン電流の低下、または電界効果移動度の低下を起こすのを抑制することができる。
また、図２４Ａに示すように、絶縁体５５２は、導電体５４２、絶縁体５４４、絶縁体５７１、および絶縁体５８０、それぞれの側面に接して設けられる。よって、導電体５４２の側面が酸化され、当該側面に酸化膜が形成されるのを低減することができる。これにより、トランジスタ５００のオン電流の低下、または電界効果移動度の低下が起こるのを抑制することができる。
また、絶縁体５５２は、絶縁体５５４、絶縁体５５０、および導電体５６０と、ともに、絶縁体５８０などに形成された開口に設ける必要がある。トランジスタ５００の微細化を図るにあたって、絶縁体５５２の膜厚は薄いことが好ましい。絶縁体５５２の膜厚は、０．１ｎｍ以上、０．５ｎｍ以上、又は１．０ｎｍ以上とすることが好ましく、かつ１．０ｎｍ以下、３．０ｎｍ以下、又は５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５２は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体５５２の膜厚は絶縁体５５０の膜厚より薄いことが好ましい。この場合、絶縁体５５２は、少なくとも一部において、絶縁体５５０より膜厚が薄い領域を有していればよい。
絶縁体５５２を上記のように膜厚を薄く成膜するには、ＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法は、反応のための第１の原料ガス（前駆体、プリカーサ、または金属プリカーサとも呼ぶ）と第２の原料ガス（反応剤、リアクタント、酸化剤、または非金属プリカーサとも呼ぶ）を交互にチャンバーに導入し、これらの原料ガスの導入を繰り返すことで成膜を行う方法である。ＡＬＤ法には、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＡＬＤ）法などがある。ＰＥＡＬＤ法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。
ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。よって、絶縁体５５２を絶縁体５８０などに形成された開口の側面などに被覆性良く、上記のような薄い膜厚で成膜することができる。
なお、ＡＬＤ法で用いるプリカーサには炭素などを含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）、またはＸ線光電子分光法（ＸＰＳ：Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
絶縁体５５０は、ゲート絶縁体の一部として機能する。絶縁体５５０は、絶縁体５５２の上面に接して配置することが好ましい。絶縁体５５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。この場合、絶縁体５５０は、少なくとも酸素とシリコンと、を有する絶縁体となる。
絶縁体５５０は、絶縁体５２４と同様に、絶縁体５５０中の水、水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上、又は０．５ｎｍ以上とすることが好ましく、かつ１５ｎｍ以下、又は２０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５０は、少なくとも一部において、上記のような膜厚の領域を有していればよい。
図２４Ａ、及び図２４Ｂなどでは、絶縁体５５０を単層とする構成について示したが、本発明はこれに限られず、２層以上の積層構造としてもよい。例えば図２６Ｂに示すように、絶縁体５５０を、絶縁体５５０ａと、絶縁体５５０ａ上の絶縁体５５０ｂの２層の積層構造にしてもよい。
図２６Ｂに示すように、絶縁体５５０を２層の積層構造とする場合、下層の絶縁体５５０ａは、酸素を透過しやすい絶縁体を用いて形成し、上層の絶縁体５５０ｂは、酸素の拡散を抑制する機能を有する絶縁体を用いて形成することが好ましい。このような構成にすることで、絶縁体５５０ａに含まれる酸素が、導電体５６０へ拡散するのを抑制することができる。つまり、酸化物５３０へ供給する酸素量の減少を抑制することができる。また、絶縁体５５０ａに含まれる酸素による導電体５６０の酸化を抑制することができる。例えば、絶縁体５５０ａは、上述した絶縁体５５０に用いることができる材料を用いて設け、絶縁体５５０ｂは、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。本実施の形態では、絶縁体５５０ｂとして、酸化ハフニウムを用いる。この場合、絶縁体５５０ｂは、少なくとも酸素と、ハフニウムと、を有する絶縁体となる。また、絶縁体５５０ｂの膜厚は、０．５ｎｍ以上、又は１．０ｎｍ以上とすることが好ましく、かつ３．０ｎｍ以下、又は５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５０ｂは、少なくとも一部において、上記のような膜厚の領域を有していればよい。
なお、絶縁体５５０ａに酸化シリコン、酸化窒化シリコンなどを用いる場合、絶縁体５５０ｂは、比誘電率が高いｈｉｇｈ－ｋ材料である絶縁性材料を用いてもよい。ゲート絶縁体を、絶縁体５５０ａと絶縁体５５０ｂとの積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。よって、絶縁体５５０の絶縁耐圧を高くすることができる。
絶縁体５５４は、ゲート絶縁体の一部として機能する。絶縁体５５４としては、水素に対するバリア絶縁膜を用いることが好ましい。これにより、導電体５６０に含まれる水素などの不純物が、絶縁体５５０、および酸化物５３０ｂに拡散するのを防ぐことができる。絶縁体５５４としては、上述した絶縁体５７６に用いることができる絶縁体を用いればよい。例えば、絶縁体５５４としてＰＥＡＬＤ法で成膜した窒化シリコンを用いればよい。この場合、絶縁体５５４は、少なくとも窒素と、シリコンと、を有する絶縁体となる。
また、絶縁体５５４が、さらに酸素に対するバリア性を有してもよい。これにより、絶縁体５５０に含まれる酸素が、導電体５６０へ拡散するのを抑制することができる。
また、絶縁体５５４は、絶縁体５５２、絶縁体５５０、および導電体５６０と、ともに、絶縁体５８０などに形成された開口に設ける必要がある。トランジスタ５００の微細化を図るにあたって、絶縁体５５４の膜厚は薄いことが好ましい。絶縁体５５４の膜厚は、０．１ｎｍ以上、０．５ｎｍ以上、又は１．０ｎｍ以上とすることが好ましく、かつ３．０ｎｍ以下、又は５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５４は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体５５４の膜厚は絶縁体５５０の膜厚より薄いことが好ましい。この場合、絶縁体５５４は、少なくとも一部において、絶縁体５５０より膜厚が薄い領域を有していればよい。
導電体５６０は、トランジスタ５００の第１のゲート電極として機能する。導電体５６０は、導電体５６０ａと、導電体５６０ａの上に配置された導電体５６０ｂと、を有することが好ましい。例えば、導電体５６０ａは、導電体５６０ｂの底面および側面を包むように配置されることが好ましい。また、図２４Ａおよび図２４Ｂに示すように、導電体５６０の上部の高さの位置は、絶縁体５５０の上部の高さの位置と概略一致している。なお、図２４Ａおよび図２４Ｂでは、導電体５６０は、導電体５６０ａと導電体５６０ｂの２層構造として示しているが、導電体５６０は、当該２層構造以外としては、単層構造、又は３層以上の積層構造とすることができる。
導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
また、導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
また、導電体５６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは、積層構造とすることができる。具体的には、例えば、導電体５６０ｂは、チタン、または窒化チタンと上記導電性材料との積層構造とすることができる。
また、トランジスタ５００では、導電体５６０は、絶縁体５８０などに形成されている開口を埋めるように自己整合的に形成される。導電体５６０をこのように形成することにより、導電体５４２ａと導電体５４２ｂとの間の領域に、導電体５６０を位置合わせすることなく確実に配置することができる。
また、図２４Ｂに示すように、トランジスタ５００のチャネル幅方向において、絶縁体５２２の底面を基準としたときの、導電体５６０の、導電体５６０と酸化物５３０ｂとが重ならない領域の底面の高さは、酸化物５３０ｂの底面の高さより低いことが好ましい。ゲート電極として機能する導電体５６０が、絶縁体５５０などを介して、酸化物５３０ｂのチャネル形成領域の側面および上面を覆う構成とすることで、導電体５６０の電界を酸化物５３０ｂのチャネル形成領域全体に作用させやすくなる。よって、トランジスタ５００のオン電流を増大させ、周波数特性を向上させることができる。絶縁体５２２の底面を基準としたときの、酸化物５３０ａおよび酸化物５３０ｂと、導電体５６０とが、重ならない領域における導電体５６０の底面の高さと、酸化物５３０ｂの底面の高さと、の差は、０ｎｍ以上、３ｎｍ以上、又は５ｎｍ以上とすることが好ましく、かつ２０ｎｍ以下、５０ｎｍ以下、又は１００ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。
絶縁体５８０は、絶縁体５４４上に設けられ、絶縁体５５０、および導電体５６０が設けられる領域に開口が形成されている。また、絶縁体５８０の上面は、平坦化されていてもよい。
層間膜として機能する絶縁体５８０は、誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体５８０は、例えば、絶縁体５１６と同様の材料を用いて設けることが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
絶縁体５８０は、絶縁体５８０中の水、水素などの不純物濃度は低減されていることが好ましい。例えば、絶縁体５８０は、酸化シリコン、酸化窒化シリコンなどのシリコンを含む酸化物を適宜用いればよい。
絶縁体５７４は、水、水素などの不純物が、上方から絶縁体５８０に拡散するのを抑制するバリア絶縁膜として機能することが好ましく、水素などの不純物を捕獲する機能を有することが好ましい。また、絶縁体５７４は、酸素の透過を抑制するバリア絶縁膜として機能することが好ましい。絶縁体５７４としては、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムなどの絶縁体を用いればよい。この場合、絶縁体５７４は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。絶縁体５１２と絶縁体５８１に挟まれた領域内で、絶縁体５８０に接して、水素などの不純物を捕獲する機能を有する、絶縁体５７４を設けることで、絶縁体５８０などに含まれる水素などの不純物を捕獲し、当該領域内における、水素の量を一定値にすることができる。特に、絶縁体５７４として、アモルファス構造を有する酸化アルミニウムを用いることで、より効果的に水素を捕獲または固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。
絶縁体５７６は、水、水素などの不純物が、上方から絶縁体５８０に拡散するのを抑制するバリア絶縁膜として機能する。絶縁体５７６は、絶縁体５７４の上に配置される。絶縁体５７６としては、窒化シリコンまたは窒化酸化シリコンなどの、シリコンを含む窒化物を用いることが好ましい。例えば、絶縁体５７６としてスパッタリング法で成膜された窒化シリコンを用いればよい。絶縁体５７６をスパッタリング法で成膜することで、密度が高い窒化シリコン膜を形成することができる。また、絶縁体５７６として、スパッタリング法で成膜された窒化シリコンの上に、さらに、ＰＥＡＬＤ法または、ＣＶＤ法で成膜された窒化シリコンを積層してもよい。
また、トランジスタ５００の第１端子、又は第２端子の一方は、プラグとして機能する導電体５４０ａに電気的に接続され、トランジスタ５００の第１端子、又は第２端子の他方は、導電体５４０ｂに電気的に接続されている。なお、本明細書等では、導電体５４０ａ、及び導電体５４０ｂをまとめて導電体５４０と呼ぶこととする。
導電体５４０ａは、一例として、導電体５４２ａと重畳する領域に設けられている。具体的には、導電体５４２ａと重畳する領域において、図２４Ａに示す絶縁体５７１ａ、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５７６、及び絶縁体５８１、更に図２３に示す絶縁体５８２、及び絶縁体５８６には開口部が形成されており、導電体５４０ａは、当該開口部の内側に設けられている。また、導電体５４０ｂは、一例として、導電体５４２ｂと重畳する領域に設けられている。具体的には、導電体５４２ｂと重畳する領域において、図２４Ａに示す絶縁体５７１ｂ、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５７６、及び絶縁体５８１、更に図２３に示す絶縁体５８２、及び絶縁体５８６には開口部が形成されており、導電体５４０ｂは、当該開口部の内側に設けられている。なお、絶縁体５８２、及び絶縁体５８６については後述する。
さらに、図２４Ａに示すとおり、導電体５４２ａと重畳する領域の開口部の側面と導電体５４０ａとの間には、不純物に対してバリア性を有する絶縁体として、絶縁体５４１ａを設けてもよい。同様に、導電体５４２ｂと重畳する領域の開口部の側面と導電体５４０ｂとの間には、不純物に対してバリア性を有する絶縁体として、絶縁体５４１ｂを設けてもよい。なお、本明細書等では、絶縁体５４１ａ、及び絶縁体５４１ｂをまとめて絶縁体５４１と呼ぶこととする。
導電体５４０ａおよび導電体５４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５４０ａおよび導電体５４０ｂは積層構造としてもよい。
また、導電体５４０を積層構造とする場合、絶縁体５７４、絶縁体５７６、絶縁体５８１、絶縁体５８０、絶縁体５４４、および絶縁体５７１の近傍に配置される第１の導電体には、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、水、水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。また、絶縁体５７６より上層に含まれる水、水素などの不純物が、導電体５４０ａおよび導電体５４０ｂを通じて酸化物５３０に混入することを抑制することができる。
絶縁体５４１ａおよび絶縁体５４１ｂとしては、絶縁体５４４などに用いることができるバリア絶縁膜を用いればよい。例えば、絶縁体５４１ａおよび絶縁体５４１ｂとして、窒化シリコン、酸化アルミニウム、窒化酸化シリコンなどの絶縁体を用いればよい。絶縁体５４１ａおよび絶縁体５４１ｂは、絶縁体５７４、絶縁体５７６、および絶縁体５７１に接して設けられるので、絶縁体５８０などに含まれる水、水素などの不純物が、導電体５４０ａおよび導電体５４０ｂを通じて酸化物５３０に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体５８０に含まれる酸素が導電体５４０ａおよび導電体５４０ｂに吸収されるのを防ぐことができる。
絶縁体５４１ａおよび絶縁体５４１ｂを、図２４Ａに示すように積層構造にする場合、絶縁体５８０などの開口の内壁に接する第１の絶縁体と、その内側の第２の絶縁体は、酸素に対するバリア絶縁膜と、水素に対するバリア絶縁膜を組み合わせて用いることが好ましい。
例えば、第１の絶縁体として、ＡＬＤ法で成膜された酸化アルミニウムを用い、第２の絶縁体として、ＰＥＡＬＤ法で成膜された窒化シリコンを用いればよい。このような構成にすることで、導電体５４０の酸化を抑制し、さらに、導電体５４０に水素が混入するのを低減することができる。
なお、トランジスタ５００では、絶縁体５４１の第１の絶縁体および絶縁体５４１の第２の絶縁体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体５４１を単層、または３層以上の積層構造として設ける構成にしてもよい。また、トランジスタ５００では、導電体５４０の第１の導電体および導電体５４０の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５４０を単層、または３層以上の積層構造として設ける構成にしてもよい。
また、図２３に示すとおり、導電体５４０ａの上部、および導電体５４０ｂの上部に接して配線として機能する導電体６１０、導電体６１２などを配置してもよい。導電体６１０、導電体６１２は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもすることができる。具体的には、例えば、当該導電体は、チタン、または窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
なお、本発明の一隊の半導体装置に含まれるトランジスタの構造は、図２３、図２４Ａ、図２４Ｂ、及び図２５に示したトランジスタ５００に限定されない。本発明の一態様の半導体装置に含まれるトランジスタの構造は、状況に応じて、変更してもよい。
例えば、図２３、図２４Ａ、図２４Ｂ、及び図２５に示すトランジスタ５００は、図２７に示す構成としてもよい。図２７のトランジスタは、酸化物５４３ａ、及び酸化物５４３ｂを有する点で、図２３、図２４Ａ、図２４Ｂ、及び図２５に示すトランジスタ５００と異なっている。なお、本明細書等では、酸化物５４３ａ、及び酸化物５４３ｂをまとめて酸化物５４３と呼ぶこととする。また、図２７のトランジスタのチャネル幅方向の断面の構成については、図２４Ｂに示すトランジスタ５００の断面と同様の構成とすることができる。
酸化物５４３ａは、酸化物５３０ｂと導電体５４２ａの間に設けられ、酸化物５４３ｂは、酸化物５３０ｂと導電体５４２ｂの間に設けられる。ここで、酸化物５４３ａは、酸化物５３０ｂの上面、および導電体５４２ａの下面に接することが好ましい。また、酸化物５４３ｂは、酸化物５３０ｂの上面、および導電体５４２ｂの下面に接することが好ましい。
酸化物５４３は、酸素の透過を抑制する機能を有することが好ましい。ソース電極、又はドレイン電極として機能する導電体５４２と酸化物５３０ｂとの間に酸素の透過を抑制する機能を有する酸化物５４３を配置することで、導電体５４２と、酸化物５３０ｂとの間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ５００の電気特性、電界効果移動度、および信頼性を向上させることができる場合がある。
また、酸化物５４３として、元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物５４３は、酸化物５３０ｂよりも元素Ｍの濃度が高いことが好ましい。また、酸化物５４３として、酸化ガリウムを用いてもよい。また、酸化物５４３として、Ｉｎ－Ｍ－Ｚｎ酸化物等の金属酸化物を用いてもよい。具体的には、酸化物に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５４３の膜厚は、０．５ｎｍ以上、又は１ｎｍ以上であることが好ましく、かつ２ｎｍ以下、３ｎｍ以下、又は５ｎｍ以下であることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。また、酸化物５４３は、結晶性を有すると好ましい。酸化物５４３が結晶性を有する場合、酸化物５３０中の酸素の放出を好適に抑制することが出来る。例えば、酸化物５４３としては、六方晶などの結晶構造であれば、酸化物５３０中の酸素の放出を抑制できる場合がある。
絶縁体５８１上には、絶縁体５８２が設けられ、絶縁体５８２上には絶縁体５８６が設けられている。
絶縁体５８２は、酸素、及び水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
また、絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
続いて、図２３、及び図２５に示す半導体装置に含まれている、容量素子６００、及びその周辺の配線、又はプラグについて説明する。なお、図２３、及び図２５に示すトランジスタ５００の上方には、容量素子６００と、配線、及び／又はプラグが設けられている。
容量素子６００は、一例として、導電体６１０と、導電体６２０と、絶縁体６３０とを有する。
導電体５４０ａ又は導電体５４０ｂの一方、導電体５４６、及び絶縁体５８６上には、導電体６１０が設けられている。導電体６１０は、容量素子６００の一対の電極の一方としての機能を有する。
また、導電体５４０ａ、又は導電体５４０ｂの他方、及び絶縁体５８６上には、導電体６１２が設けられる。導電体６１２は、トランジスタ５００と、上方に配置される回路素子、配線等と、を電気的に接続するプラグ、配線、端子などとしての機能を有する。
なお、導電体６１２、及び導電体６１０は、同時に形成してもよい。
導電体６１２、及び導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
図２３では、導電体６１２、及び導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
絶縁体５８６、導電体６１０上には、絶縁体６３０が設けられている。絶縁体６３０は、容量素子６００の一対の電極に挟まれる誘電体として機能する。
絶縁体６３０としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、酸化ジルコニウムなどを用いることができる。また、絶縁体６３０は、上述した材料を用いて、積層または単層として設けることができる。
また、例えば、絶縁体６３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ－ｋ）材料との積層構造を用いてもよい。当該構成により、容量素子６００は、高誘電率（ｈｉｇｈ－ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子６００の静電破壊を抑制することができる。
なお、高誘電率（ｈｉｇｈ－ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
または、絶縁体６３０は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）などのｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いてもよい。また、絶縁体６３０としては、ハフニウムと、ジルコニウムとが含まれる化合物などを用いても良い。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタ、容量素子などのリーク電流などの問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。
絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。導電体６１０は、容量素子６００の一対の電極の一方としての機能を有し、導電体６２０は、容量素子６００の一対の電極の他方としての機能を有する。
なお、導電体６２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）、Ａｌ（アルミニウム）等を用いればよい。また、例えば、導電体６２０は、導電体６１０に適用できる材料を用いることができる。また、導電体６２０は、単層構造ではなく、２層以上の積層構造としてもよい。
導電体６２０、及び絶縁体６３０上には、絶縁体６４０が設けられている。絶縁体６４０としては、例えば、トランジスタ５００が設けられている領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
絶縁体６４０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。そのため、絶縁体６５０としては、例えば、絶縁体３２４に適用できる材料とすることができる。
ところで、図２３、及び図２５に示す容量素子６００は、プレーナ型としているが、容量素子の形状はこれに限定されない。容量素子６００は、プレーナ型ではなく、例えば、シリンダ型としてもよい。
また、容量素子６００の上方には、配線層を設けてもよい。例えば、図２３において、絶縁体４１１、絶縁体４１２、絶縁体４１３、及び絶縁体４１４が、絶縁体６５０の上方に、順に設けられている。また、絶縁体４１１、絶縁体４１２、及び絶縁体４１３には、プラグ、又は配線として機能する導電体４１６が設けられている構成を示している。また、導電体４１６は、一例として、後述する導電体６６０に重畳する領域に設けることができる。
また、絶縁体６３０、絶縁体６４０、及び絶縁体６５０には、導電体６１２と重畳する領域に開口部が設けられ、当該開口部を埋めるように導電体６６０が設けられている。導電体６６０は、上述した配線層に含まれている導電体４１６に電気的に接続するプラグ、配線として機能する。
絶縁体４１１、及び絶縁体４１４は、例えば、絶縁体３２４などと同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。そのため、絶縁体４１１、及び絶縁体４１４としては、例えば、絶縁体３２４などに適用できる材料を用いることができる。
絶縁体４１２、及び絶縁体４１３は、例えば、絶縁体３２６と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いることが好ましい。
また、導電体６１２、及び導電体４１６は、例えば、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
＜半導体装置の構成例２＞
次に、上述した半導体装置に、ＦＴＪ素子を備えた場合の構成例を説明する。
図２８は、図２３に示した半導体装置において、絶縁体５８２、及び導電体５４６の上面に位置する容量素子６００をＦＴＪ素子７００に変更した例を示している。
具体的には、ＦＴＪ素子７００は、一例として、下部電極として機能する導電体６１０と、上部電極として機能する導電体６２０と、絶縁体６３０と、絶縁体６３１と、を有する。特に、絶縁体６３１としては、強誘電性を有しうる材料を用いることができる。
なお、強誘電性を有しうる材料としては、酸化ハフニウム、酸化ジルコニウム、酸化ジルコニウムハフニウム（ＨｆＺｒＯＸ）、酸化ハフニウムに元素Ｊ１（ここでの元素Ｊ１は、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）など。）を添加した材料、酸化ジルコニウムに元素Ｊ２（ここでの元素Ｊ２は、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）など。）を添加した材料、などが挙げられる。また、強誘電性を有しうる材料として、チタン酸鉛（ＰｂＴｉＯＸ）、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、チタン酸バリウム、などのペロブスカイト構造を有する圧電性セラミックを用いてもよい。また、強誘電性を有しうる材料としては、例えば、上記に列挙した材料から選ばれた混合物又は化合物とすることができる。又は、強誘電性を有しうる材料としては、上記に列挙した材料から選ばれた複数の材料からなる積層構造とすることができる。ところで、酸化ハフニウム、酸化ジルコニウム、酸化ジルコニウムハフニウム、および酸化ハフニウムに元素Ｊ１を添加した材料などは、成膜条件だけでなく、各種プロセスなどによっても結晶構造（特性）が変わり得る可能性があるため、本明細書等では強誘電性を発現する材料を強誘電体と呼ぶだけでなく、強誘電性を有しうる材料とも呼んでいる。
中でも強誘電性を有しうる材料として、酸化ハフニウム、あるいは酸化ハフニウムおよび酸化ジルコニウムを有する材料は、数ｎｍといった薄膜に加工しても強誘電性を有しうることができるため、好ましい。ここで、絶縁体６３１の膜厚は、１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは２０ｎｍ以下、さらに好ましくは１０ｎｍ以下にすることができる。薄膜化された強誘電体層を用いることによって、強誘電体キャパシタを、微細化されたトランジスタ５００に組み合わせて半導体装置を形成することができる。
図２８において、導電体６１０、及び導電体６１２は、図２３の導電体６１０、及び導電体６１２と同様の材料とすることができる。また、図２８において、導電体６１０、及び導電体６１２は、図２３の導電体６１０、及び導電体６１２と同様の方法で形成することができる。
また、図２８において、絶縁体６３０は、導電体６１０と、絶縁体５８６の一部の領域と、の上面に設けられている。また、絶縁体６３１は、絶縁体６３０の上面に設けられ、導電体６２０は、絶縁体６３１の上面に設けられている。
絶縁体６３０は、ＦＴＪ素子７００におけるトンネル絶縁膜として機能する。絶縁体６３０としては、例えば、酸化シリコン、窒化シリコン、酸化シリコンと窒化シリコンの積層などを用いることができる。
また、図２８において、絶縁体６４０は、絶縁体６３０の端部を含む領域と、絶縁体６３１の端部を含む領域と、導電体６２０と、絶縁体５８６の一部の領域と、の上面に設けられている。
絶縁体６４０としては、例えば、図２３の絶縁体６４０に適用できる材料を用いることができる。
図２８のとおり、ＦＴＪ素子７００の構成を適用することによって、図２３に示した半導体装置に、ＦＴＪ素子を設けることができる。
なお、図２８に示したＦＴＪ素子７００は、例えば、上記実施の形態で示した、ＦＴＪ素子ＦＪＢとすることができる。なお、トンネル絶縁膜として機能する絶縁体６３０と、強誘電性を有しうる材料を含む絶縁体６３１と、の積層順を変えることで、ＦＴＪ素子７００をＦＴＪ素子ＦＪＡとすることができる。
例えば、図２８に示したトンネル絶縁膜として機能する絶縁体６３０と、強誘電性を有しうる材料を含む絶縁体６３１と、の積層順を入れ換えた構成を図２９に示す。図２９に示したＦＴＪ素子７００は、例えば、上記実施の形態で示した、ＦＴＪ素子ＦＪＡとすることができる。
次に、図２８とは異なる、強誘電キャパシタを備えた場合の半導体装置の構成例について、説明する。
図３０に示す半導体装置は、図２８の半導体装置の変形例であって、絶縁体５７１、絶縁体５４４、絶縁体５７４、絶縁体５７６、絶縁体５８１、絶縁体６４１、絶縁体６４２などによって、トランジスタ５００と、ＦＴＪ素子７００を取り囲む構造となっている。
また、図２３、及び図２８のそれぞれの半導体装置では、基板３１０から絶縁体５７４までが順に設けられた後に、絶縁体５１４まで達する開口部が設けられているが、図３０の半導体装置では、基板３１０から絶縁体６４０までが順に設けられた後に、絶縁体５１４まで達する開口部が設けられている。
また、図３０の半導体装置において、当該開口部の底部と、絶縁体６４０と、の上面には、絶縁体６４１、絶縁体６４２、及び絶縁体６５０が順に設けられている。
絶縁体６４１、絶縁体６４２は、例えば、水、水素などの不純物が、トランジスタ５００、及びＦＴＪ素子７００の上方からトランジスタ５００、及びＦＴＪ素子７００に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。
絶縁体６４１の成膜方法としては、例えば、スパッタリング法を用いることができる。例えば、絶縁体６４１として、スパッタリング法で成膜した窒化シリコンを用いることができる。スパッタリング法は、成膜ガスに水素を含む分子を用いなくてよいので、絶縁体６４１の水素濃度を低減することができる。このように、導電体６１０、導電体６１２、及び絶縁体５８６に接する絶縁体６４１の水素濃度が低減されていることで、絶縁体６４１から、導電体６１０、導電体６１２、及び絶縁体５８６に水素が拡散することを抑制できる。
絶縁体６４２としては、例えば、ＡＬＤ法、特にＰＥＡＬＤ法を用いて成膜することが好ましい。例えば、絶縁体６４２として、ＰＥＡＬＤ法で成膜した窒化シリコンを用いることができる。これにより、絶縁体６４２を被覆性良く成膜することができるので、下地の凹凸によって絶縁体６４１にピンホールまたは段切れなどが形成されたとしても、絶縁体６４２でそれらを覆うことで、水素が導電体６１０、導電体６１２、及び絶縁体５８６に拡散することを低減することができる。
図３０に示す構成を適用することによって、水、水素などの不純物が、絶縁体５１２、絶縁体５１４、絶縁体６４１、絶縁体６４２などを介して、トランジスタ５００、及びＦＴＪ素子７００側への拡散を防ぐことができる。また、絶縁体５８０などに含まれる酸素が、絶縁体５７４、絶縁体６４１、絶縁体６４２などを介して、外部への拡散を防ぐことができる。
酸化物半導体を有するトランジスタを用いた半導体装置に、本実施の形態で説明した本構造を適用することにより、当該トランジスタの電気特性の変動を抑制するとともに、信頼性を向上させることができる。
また、酸化物半導体を有するトランジスタを用いた半導体装置において、回路素子の積層化、微細化、高集積化などを図ることで、半導体装置を構成する回路の面積を低減することができる。特に、半導体装置に含まれる容量素子として、強誘電キャパシタを用いることによって、当該容量素子の静電容量の値を大きくすることができるため、容量素子の微細化を図ることができる。このため、当該容量素子を含む回路の面積を低減することができる。また、本実施の形態で説明したとおり、トランジスタ及び容量素子を積層することにより、半導体装置の回路面積の増加を抑えつつ、回路規模を大きくすることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物（以下、酸化物半導体ともいう。）について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
＜結晶構造の分類＞
まず、酸化物半導体における、結晶構造の分類について、図３１Ａを用いて説明を行う。図３１Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
図３１Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）が含まれる（ｅｘｃｌｕｄｉｎｇ ｓｉｎｇｌｅ ｃｒｙｓｔａｌ ａｎｄ ｐｏｌｙ ｃｒｙｓｔａｌ）。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、ｐｏｌｙ ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、及びｐｏｌｙ ｃｒｙｓｔａｌが含まれる。
なお、図３１Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ ｃｒｙｓｔａｌｌｉｎｅ ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」、及び「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ－ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ－Ｉｎｃｉｄｅｎｃｅ ＸＲＤ）測定で得られるＸＲＤスペクトルを図３１Ｂに示す（横軸は２θ［ｄｅｇ．］とし、また、縦軸は強度（Ｉｎｔｅｎｓｉｔｙ）を任意単位（ａ．ｕ．）で表している）。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ－Ｂｏｈｌｉｎ法ともいう。以降、図３１Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す場合がある。なお、図３１Ｂに示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図３１Ｂに示すＣＡＡＣ－ＩＧＺＯ膜の厚さは、５００ｎｍである。
図３１Ｂに示すように、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図３１Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ Ｂｅａｍ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ－ＩＧＺＯ膜の回折パターンを、図３１Ｃに示す。図３１Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図３１Ｃに示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
図３１Ｃに示すように、ＣＡＡＣ－ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
なお、酸化物半導体は、結晶構造に着目した場合、図３１Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ－ＯＳ、及びｎｃ－ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
ここで、上述のＣＡＡＣ－ＯＳ、ｎｃ－ＯＳ、及びａ－ｌｉｋｅ ＯＳの詳細について、説明を行う。
［ＣＡＡＣ－ＯＳ］
ＣＡＡＣ－ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ－ＯＳ膜の厚さ方向、ＣＡＡＣ－ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ－ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ－ＯＳは、ａ－ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ－ＯＳは、ｃ軸配向し、ａ－ｂ面方向には明らかな配向をしていない酸化物半導体である。
なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
また、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ－ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
ＣＡＡＣ－ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ－ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
また、例えば、ＣＡＡＣ－ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないこと、金属原子が置換することで原子間の結合距離が変化すること、などによって、歪みを許容することができるためと考えられる。
なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ－ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ－ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ－Ｚｎ酸化物、及びＩｎ－Ｇａ－Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
ＣＡＡＣ－ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ－ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入、及び欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物、欠陥（酸素欠損など）などの少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ－ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ－ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ－ＯＳ］
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ－ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳ、及び非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ－ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ－ｌｉｋｅ ＯＳ］
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、結晶性が低い。また、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
次に、上述のＣＡＣ－ＯＳの詳細について、説明を行う。なお、ＣＡＣ－ＯＳは材料構成に関する。
［ＣＡＣ－ＯＳ］
ＣＡＣ－ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
さらに、ＣＡＣ－ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ－ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
ここで、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ－ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ－ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ－ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳに付与することができる。つまり、ＣＡＣ－ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ－ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ＣＡＣ－ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ－３以下、好ましくは１×１０１５ｃｍ－３以下、さらに好ましくは１×１０１３ｃｍ－３以下、より好ましくは１×１０１１ｃｍ－３以下、さらに好ましくは１×１０１０ｃｍ－３未満であり、１×１０－９ｃｍ－３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼称する場合がある。
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコン、炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコン、炭素の濃度と、酸化物半導体との界面近傍のシリコン、炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態８）
本実施の形態は、上記実施の形態に示す記憶装置などが形成された半導体ウェハ、及び当該記憶装置が組み込まれた電子部品の一例を示す。
＜半導体ウェハ＞
初めに、記憶装置などが形成された半導体ウェハの例を、図３２Ａを用いて説明する。
図３２Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１を薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。
ダイシング工程を行うことにより、図３２Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
なお、本発明の一態様の素子基板の形状は、図３２Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
＜電子部品＞
図３２Ｃに電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図３２Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。なお、図３２Ｃに示すチップ４８００ａには、回路部４８０２が積層された構成を示している。つまり、回路部４８０２として、上記の実施の形態で説明した記憶装置を適用することができる。図３２Ｃは、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
図３２Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および複数の半導体装置４７１０が設けられている。
電子部品４７３０では、半導体装置４７１０を有する。半導体装置４７１０としては、例えば、上記実施の形態で説明した記憶装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。
パッケージ基板４７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を用いることも出来る。
インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたＳｉＰ、ＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図３２Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。
電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）などの実装方法を用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態９）
本実施の形態では、上記の実施の形態の記憶装置を備えることができるＣＰＵについて説明する。
図３３は、上記の実施の形態で説明した記憶装置を一部に用いたＣＰＵの一例の構成を示すブロック図である。
図３３に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図３３に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図３３に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成、つまりＧＰＵのような構成としてもよい。また、ＣＰＵが内部演算回路、データバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置、周辺回路などからの割り込み要求を、その優先度、マスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出し、又は書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図３３に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６は、例えば、先の実施の形態に示した記憶装置などを有してもよい。
図３３に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態１０）
本実施の形態では、上記実施の形態で説明した記憶装置を有する電子機器の一例について説明する。なお、図３４Ａ乃至図３４Ｉには、当該記憶装置を有する電子部品４７００が各電子機器に含まれている様子を図示している。
［携帯電話］
図３４Ａに示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
情報端末５５００は、上記実施の形態で説明した記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイル（例えば、ウェブブラウザの使用時のキャッシュなど）を保持することができる。
［ウェアラブル端末］
また、図３４Ｂには、ウェアラブル端末の一例である情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、竜頭５９０４、バンド５９０５などを有する。
ウェアラブル端末は、先述した情報端末５５００と同様に、上記実施の形態で説明した記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
［情報端末］
また、図３４Ｃには、ノート型情報端末５３００が図示されている。図３４Ｃに示すノート型情報端末５３００には、一例として、筐体５３３０ａに表示部５３３１、筐体５３３０ｂにキーボード部５３５０が備えられている。
ノート型情報端末５３００は、先述した情報端末５５００と同様に、上記実施の形態で説明した記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
なお、上述では、電子機器としてスマートフォン、ウェアラブル端末、ノート型情報端末を例として、それぞれ図３４Ａ乃至図３４Ｃに図示したが、スマートフォン、ウェアラブル端末、ノート型情報端末以外の情報端末を適用することができる。スマートフォン、ウェアラブル端末、ノート型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、デスクトップ用情報端末、ワークステーションなどが挙げられる。
［電化製品］
また、図３４Ｄには、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
電気冷凍冷蔵庫５８００に上記実施の形態で説明した記憶装置を適用することによって、電気冷凍冷蔵庫５８００を、例えば、ＩｏＴ（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ）として利用することができる。ＩｏＴを利用することによって、電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などの情報を、インターネットなどを通じて、上述したような情報端末などに送受信することができる。また、電気冷凍冷蔵庫５８００は、当該情報を送信する際に、当該情報を一時ファイルとして、当該記憶装置に保持することができる。
本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
また、図３４Ｅには、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
また、携帯ゲーム機５２００の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
携帯ゲーム機５２００に上記実施の形態で説明した記憶装置を適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
更に、携帯ゲーム機５２００に上記実施の形態で説明した記憶装置を適用することによって、ゲームの実行中に発生する演算に必要な一時ファイルなどの保持をおこなうことができる。
図３４Ｅでは、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
上記実施の形態で説明した記憶装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
図３４Ｆには移動体の一例である自動車５７００が図示されている。
自動車５７００の運転席周辺には、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供するインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。
上記実施の形態で説明した記憶装置は、情報を一時的に保持することができるため、例えば、当該記憶装置を自動車５７００の自動運転システム、道路案内、危険予測などを行うシステムなどにおける、必要な一時的な情報の保持に用いることができる。当該表示装置には、道路案内、危険予測などの一時的な情報を表示する構成としてもよい。また、自動車５７００に備え付けられたドライビングレコーダの映像を保持する構成としてもよい。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができる。
［カメラ］
上記実施の形態で説明した記憶装置は、カメラに適用することができる。
図３４Ｇには、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作ボタン６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置、ビューファインダー等を別途装着することができる構成としてもよい。
デジタルカメラ６２４０に上記実施の形態で説明した記憶装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
［ＩＣＤ］
上記実施の形態で説明した記憶装置は、植え込み型除細動器（ＩＣＤ）に適用することができる。
図３４Ｈは、ＩＣＤの一例を示す断面模式図である。ＩＣＤ本体５４００は、バッテリー５４０１と、電子部品４７００と、レギュレータと、制御回路と、アンテナ５４０４と、右心房へのワイヤ５４０２、右心室へのワイヤ５４０３とを少なくとも有している。
ＩＣＤ本体５４００は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈５４０５及び上大静脈５４０６を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。
ＩＣＤ本体５４００は、ペースメーカとしての機能を有し、心拍数が規定の範囲から外れた場合に心臓に対してペーシングを行う。また、ペーシングによって心拍数が改善しない場合（速い心室頻拍、心室細動など）、電気ショックによる治療が行われる。
ＩＣＤ本体５４００は、ペーシング及び電気ショックを適切に行うため、心拍数を常に監視する必要がある。そのため、ＩＣＤ本体５４００は、心拍数を検知するためのセンサを有する。また、ＩＣＤ本体５４００は、当該センサなどによって取得した心拍数のデータ、ペーシングによる治療を行った回数、時間などを電子部品４７００に記憶することができる。
また、アンテナ５４０４で電力が受信でき、その電力はバッテリー５４０１に充電される。また、ＩＣＤ本体５４００は複数のバッテリーを有することにより、安全性を高くすることができる。具体的には、ＩＣＤ本体５４００の一部のバッテリーが使えなくなったとしても残りのバッテリーが機能させることができるため、補助電源としても機能する。
また、電力を受信できるアンテナ５４０４とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、体温などの生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。
［ＰＣ用の拡張デバイス］
上記実施の形態で説明した記憶装置は、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。
図３４Ｉは、当該拡張デバイスの一例として、持ち運びのできる、情報の記憶が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）などでＰＣに接続することで、当該チップによる情報の記憶を行うことができる。なお、図３４Ｉは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３及び基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した記憶装置などを駆動する回路が設けられている。例えば、基板６１０４には、電子部品４７００、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
また、図示していないが、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに取り付けが可能なＳＤカード、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）などについても、上記実施の形態で説明した記憶装置を適用することができる。
実施の形態１、又は実施の形態２で説明した半導体装置、又は記憶装置を、上述した電子機器に含まれている記憶装置に適用することによって、新規の電子機器を提供することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
ＭＣＡ：メモリセルアレイ、ＭＣ：メモリセル、ＭＣ［１，１］：メモリセル、ＭＣ［ｍ，１］：メモリセル、ＭＣ［１，ｎ］：メモリセル、ＭＣ［ｍ，ｎ］：メモリセル、ＷＤＤ：回路、ＲＤＤ：回路、ＷＷＤ：回路、ＲＷＤ：回路、ＦＥＣＤ：回路、Ｍ１：トランジスタ、Ｍ２：トランジスタ、Ｍ３：トランジスタ、Ｍ４Ａ：トランジスタ、Ｍ４Ｂ：トランジスタ、ＦＪＡ：ＦＴＪ素子、ＦＪＢ：ＦＴＪ素子、ＦＥＡ：強誘電キャパシタ、ＦＥＢ：強誘電キャパシタ、ＡＮＡ：回路素子、ＡＮＢ：回路素子、ＲＥＡ：抵抗、ＲＥＢ：抵抗、ＷＤＬ：配線、ＷＤＬ［１］：配線、ＷＤＬ［ｎ］：配線、ＲＤＬ：配線、ＲＤＬ［１］：配線、ＲＤＬ［ｎ］：配線、ＷＲＤＬ：配線、ＷＲＷＬ：配線、ＷＷＬ：配線、ＷＷＬ［１］：配線、ＷＷＬ［ｍ］：配線、ＲＷＬ：配線、ＲＷＬ［１］：配線、ＲＷＬ［ｍ］：配線、ＦＣＡ：配線、ＦＣＡ［１］：配線、ＦＣＡ［ｍ］：配線、ＦＣＢ：配線、ＦＣＢ［１］：配線、ＦＣＢ［ｍ］：配線、ＲＶＥ：配線、ＢＳＡ：配線、ＢＳＢ：配線、ＶＣＥ：配線、ＭＰ：回路、ＭＰｒ：回路、ＲＤＬｒ：配線、ＲＷＬａ：配線、ＲＷＬｂ：配線、ＷＤＬｒ：配線、ＶＣＥｒ：配線、ＶＣＥ２：配線、ＷＨＬ：配線、ＷＣＬ：配線、Ｍ１ｒ：トランジスタ、Ｍ２ｒ：トランジスタ、Ｍ３ａ：トランジスタ、Ｍ３ａｒ：トランジスタ、Ｍ３ｂ：トランジスタ、Ｍ３ｂｒ：トランジスタ、Ｍ５：トランジスタ、Ｍ６：トランジスタ、ＦＪＡｒ：ＦＴＪ素子、ＦＪＢｒ：ＦＴＪ素子、１００：記憶装置、１１０：演算回路、３００：トランジスタ、３１０：基板、３１０Ａ：基板、３１２：素子分離層、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、４１１：絶縁体、４１２：絶縁体、４１３：絶縁体、４１４：絶縁体、４１６：導電体、５００：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５１０：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｂａ：領域、５３０ｂｂ：領域、５３０ｂｃ：領域、５４０：導電体、５４０ａ：導電体、５４０ｂ：導電体、５４１：絶縁体、５４１ａ：絶縁体、５４１ｂ：絶縁体、５４２：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３：酸化物、５４３ａ：酸化物、５４３ｂ：酸化物、５４４：絶縁体、５４６：導電体、５５０：絶縁体、５５０ａ：絶縁体、５５０ｂ：絶縁体、５５２：絶縁体、５５４：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７１：絶縁体、５７１ａ：絶縁体、５７１ｂ：絶縁体、５７４：絶縁体、５７６：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、６００：容量素子、６１０：導電体、６１２：導電体、６２０：導電体、６３０：絶縁体、６３１：絶縁体、６４０：絶縁体、６４１：絶縁体、６４２：絶縁体、６５０：絶縁体、６６０：導電体、７００：ＦＴＪ素子、１１８９：ＲＯＭインターフェース、１１９０：基板、１１９１：ＡＬＵ、１１９２：ＡＬＵコントローラ、１１９３：インストラクションデコーダ、１１９４：インタラプトコントローラ、１１９５：タイミングコントローラ、１１９６：レジスタ、１１９７：レジスタコントローラ、１１９８：バスインターフェース、１１９９：ＲＯＭ、４７００：電子部品、４７０２：プリント基板、４７０４：実装基板、４７１０：半導体装置、４７１１：モールド、４７１２：ランド、４７１３：電極パッド、４７１４：ワイヤ、４７３０：電子部品、４７３１：インターポーザ、４７３２：パッケージ基板、４７３３：電極、４７３５：半導体装置、４８００：半導体ウェハ、４８００ａ：チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：ノート型情報端末、５３３０ａ：筐体、５３３０ｂ：筐体、５３３１：表示部、５３５０：キーボード部、５４００：ＩＣＤ本体、５４０１：バッテリー、５４０２：ワイヤ、５４０３：ワイヤ、５４０４：アンテナ、５４０５：鎖骨下静脈、５４０６：上大静脈、５５００：情報端末、５５１０：筐体、５５１１：表示部、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：竜頭、５９０５：バンド、６１００：拡張デバイス、６１０１：筐体、６１０２：キャップ、６１０３：ＵＳＢコネクタ、６１０４：基板、６１０６：コントローラチップ、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作ボタン、６２４４：シャッターボタン、６２４６：レンズ

Claims (6)

  1. 第１トランジスタと、第２トランジスタと、第１ＦＴＪ素子と、第２ＦＴＪ素子と、を有し、
    前記第１ＦＴＪ素子、及び前記第２ＦＴＪ素子のそれぞれは、入力端子と、トンネル絶縁膜と、誘電体と、出力端子と、を有し、
    前記第１ＦＴＪ素子、及び前記第２ＦＴＪ素子のそれぞれは、前記入力端子、前記トンネル絶縁膜、前記誘電体、前記出力端子、の順に重畳されている構成を有し、
    前記第１トランジスタのソース又はドレインの一方は、前記第１ＦＴＪ素子の前記出力端子と、前記第２ＦＴＪ素子の前記入力端子と、前記第２トランジスタのゲートと、に電気的に接続されている、
    半導体装置。
  2. 請求項１において、
    前記トンネル絶縁膜は、酸化シリコン、又は窒化シリコンを有し、
    前記誘電体は、ハフニウム、及びジルコニウムの一方、又は双方を含む酸化物を有する、
    半導体装置。
  3. 請求項１又は請求項２において、
    前記第２トランジスタのソース又はドレインの一方は、前記第１トランジスタのソース又はドレインの他方に電気的に接続されている、
    半導体装置。
  4. 請求項１又は請求項２において、
    第３トランジスタを有し、
    前記第２トランジスタのソース又はドレインの一方は、前記第３トランジスタのソース又はドレインの一方に電気的に接続されている、
    半導体装置。
  5. 請求項４において、
    前記第３トランジスタのソース又はドレインの他方は、前記第１トランジスタのソース又はドレインの他方に電気的に接続されている、
    半導体装置。
  6. 請求項１乃至請求項５のいずれか一の半導体装置と、筐体と、を有する、
    電子機器。
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