Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP7726024B2 - 炭化珪素半導体装置およびその製造方法 - Google Patents
[go: Go Back, main page]

JP7726024B2 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法

Info

Publication number
JP7726024B2
JP7726024B2 JP2021185005A JP2021185005A JP7726024B2 JP 7726024 B2 JP7726024 B2 JP 7726024B2 JP 2021185005 A JP2021185005 A JP 2021185005A JP 2021185005 A JP2021185005 A JP 2021185005A JP 7726024 B2 JP7726024 B2 JP 7726024B2
Authority
JP
Japan
Prior art keywords
silicon carbide
layer
carbide semiconductor
back surface
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021185005A
Other languages
English (en)
Other versions
JP2023072445A (ja
Inventor
博基 津間
裕司 南雲
雅史 植茶
輝顕 熊澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Toyota Motor Corp
Mirise Technologies Corp
Original Assignee
Denso Corp
Toyota Motor Corp
Mirise Technologies Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp, Toyota Motor Corp, Mirise Technologies Corp filed Critical Denso Corp
Priority to JP2021185005A priority Critical patent/JP7726024B2/ja
Priority to DE102022128110.8A priority patent/DE102022128110A1/de
Priority to US17/981,049 priority patent/US12426329B2/en
Priority to CN202211382946.XA priority patent/CN116130416A/zh
Publication of JP2023072445A publication Critical patent/JP2023072445A/ja
Application granted granted Critical
Publication of JP7726024B2 publication Critical patent/JP7726024B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3202—Materials thereof
    • H10P14/3204—Materials thereof being Group IVA semiconducting materials
    • H10P14/3208—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
    • H10P14/3408—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3451—Structure
    • H10P14/3452—Microstructure
    • H10P14/3458—Monocrystalline
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P54/00—Cutting or separating of wafers, substrates or parts of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
    • H10P90/12—Preparing bulk and homogeneous wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
    • H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
    • H10D64/0115—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors to silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/051—Manufacture or treatment of Schottky diodes

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Dicing (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Description

本発明は、炭化珪素（以下「ＳｉＣ」という）半導体装置およびその製造方法に関する。
ＳｉＣウェハのダイシング方法の１つであるステルスダイシング法が、特許文献１に開示されている。ステルスダイシング法では、ＳｉＣウェハに対して切断予定ラインに沿ってレーザ光が照射されることで、ＳｉＣウェハの内部に改質層が形成される。ＳｉＣウェハに対して外力が加えられることで、改質層からＳｉＣウェハの厚さ方向にクラックが進展する。これにより、ＳｉＣウェハが複数のチップに分割される。
特開２０２０－２７８５５号公報
ところで、本発明者は、ＳｉＣウェハのダイシング方法として、スクライブアンドブレイク法を行うことを検討した。この方法では、ＳｉＣウェハの裏面に対して、ダイシングラインに沿って溝が形成されることで、クラックが形成される。その後、ＳｉＣウェハに対して外力が加えられることで、ＳｉＣウェハの厚さ方向にクラックが進展する。これにより、ＳｉＣウェハが複数のチップ（すなわち、ＳｉＣ半導体装置）に分割される。
この方法では、ＳｉＣウェハに溝が形成されたときに、溝の周辺部に改質層が生成される。ＳｉＣウェハの切断後において、ＳｉＣ半導体層の側面のうち裏面側に改質層が露出する。すなわち、ＳｉＣ半導体層の側面のうち裏面側の一部を改質層が構成する。このため、ＳｉＣ半導体装置が実装されたデバイスにおいて、ＳｉＣ半導体装置に対して熱応力等の応力が加わると、ＳｉＣ半導体層の側面の改質層にクラックが生じ、ＳｉＣ半導体層の内部へクラックが進展する課題が、本発明者によって見出された。
本発明は上記点に鑑みて、ＳｉＣ半導体層の側面でのクラックの発生を抑制することができるＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明によれば、
ＳｉＣ半導体装置は、
ＳｉＣ単結晶を含み、主表面（２ａ）、主表面の反対側の裏面（２ｂ）、および、主表面および裏面を繋ぐとともに劈開面で構成された側面（２ｃ）を有し、側面のうち裏面側の一部であって側面のうちの主表面側よりも主表面に平行な方向（ＤＲ１）の内側に位置する壁面（１１２）を構成し、ＳｉＣ単結晶とは異なるＳｉＣの原子配列構造である改質層（２１）が存在するＳｉＣ半導体層（２）と、
金属元素と珪素との化合物である金属シリサイドを含み、ＳｉＣ半導体層の側面に設けられ、主表面に平行な方向（ＤＲ１）の外側において改質層を覆う側面側シリサイド層（４２）と、を備える。
これによれば、ＳｉＣ半導体層の側面側において、側面側シリサイド層が改質層を覆う。このため、ＳｉＣ半導体装置に対して応力が加わったときの改質層への応力が緩和される。よって、ＳｉＣ半導体装置が側面側シリサイド層を備えていない場合と比較して、ＳｉＣ半導体層の側面でのクラックの発生を抑制することができる。
また、請求項２に記載の発明によれば、
ＳｉＣ半導体装置は、
ＳｉＣ単結晶を含み、主表面（２ａ）、主表面の反対側の裏面（２ｂ）、および、主表面および裏面を繋ぐとともに劈開面で構成された側面（２ｃ）を有し、側面のうち裏面側の一部であって側面のうちの主表面側よりも主表面に平行な方向（ＤＲ１）の内側に位置する壁面（１１２）を構成し、ＳｉＣ単結晶とは異なるＳｉＣの原子配列構造である改質層（２１）が存在するＳｉＣ半導体層（２）と、
金属元素と珪素との化合物である金属シリサイドを含み、ＳｉＣ半導体層の側面に設けられ、改質層に対して裏面側に隣接し、主表面に平行な方向において、改質層が介在することなくで、ＳｉＣ半導体層のうちＳｉＣ単結晶で構成された部分と接する側面側シリサイド層（４２）と、を備える。
これによれば、ＳｉＣ半導体層の側面側において、側面側シリサイド層が形成されていることで、側面側シリサイド層が形成されていない場合と比較して、ＳｉＣ半導体層の側面に存在する改質層が減少している。これにより、シリサイド層を備えていない場合と比較して、ＳｉＣ半導体層の側面でのクラックの発生を抑制することができる。
また、請求項７に記載の発明によれば、
ＳｉＣ半導体装置の製造方法は、
ＳｉＣ単結晶を含み、主表面（２ａ）および主表面の反対側の裏面（２ｂ）を有するＳｉＣ半導体層（２）を備えるＳｉＣウェハ（１００）を用意することと、
裏面に対して、切断予定のラインに沿って溝（１１０）を形成して、クラック（１１１）を発生させることと、
溝を構成する壁面（１１２）の上に、金属膜（１１４）を形成することと、
熱処理によってＳｉＣ半導体層に含まれる珪素と金属膜に含まれる金属元素とを反応させて、ＳｉＣ半導体層の壁面側に、金属シリサイドを含むシリサイド層（４）を形成することと、
ＳｉＣウェハに応力を加えて、主表面に対して直交する方向に沿って、クラックを進展させて、ＳｉＣウェハを複数のチップに切り分けることと、を含む。
これによれば、請求項１または請求項２に記載のＳｉＣ半導体装置を製造することができる。このため、請求項１または請求項２に記載のＳｉＣ半導体装置と同じ効果が得られる。
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態のＳｉＣ半導体装置の斜視図である。 第１実施形態のＳｉＣ半導体装置の断面図である。 図２Ａの領域ＩＩＢの拡大図である。 第１実施形態のＳｉＣ半導体装置が備えるＳｉＣ半導体層の上面図である。 第１実施形態のＳｉＣ半導体装置の具体的な素子構造を示す断面図である。 第１実施形態のＳｉＣ半導体装置の製造工程を示す断面図である。 図５Ａに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図５Ｂに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図５Ｃに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図５Ｄに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図５Ｅに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図５Ｆに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図５Ｇに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図５ＢのＳｉＣウェハの一部の拡大図である。 図５ＣのＳｉＣウェハの一部の拡大図である。 図５ＤのＳｉＣウェハの一部の拡大図である。 図５ＧのＳｉＣウェハの一部の拡大図である。 比較例１のＳｉＣ半導体装置の製造工程を示す断面図である。 図１０Ａに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図１０Ｂに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図１０Ｃに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図１０Ｄに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図１０Ｅに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図１０Ｆに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図１０Ｇに続くＳｉＣ半導体装置の製造工程を示す断面図である。 比較例１のＳｉＣ半導体装置の斜視図である。 比較例１のＳｉＣ半導体装置の断面図である。 比較例１のＳｉＣ半導体装置が実装されたパワーカードの一部の断面図である。 第２実施形態のＳｉＣ半導体装置の一部を拡大した断面図である。 他の実施形態のＳｉＣ半導体装置が備えるＳｉＣ半導体層の上面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
〔ＳｉＣ半導体装置〕
図１、図２Ａに示すように、本実施形態のＳｉＣ半導体装置１は、ＳｉＣウェハが複数のチップに分割されて形成された１つの半導体チップである。ＳｉＣ半導体装置１は、以下の基本構成を有する。すなわち、ＳｉＣ半導体装置１は、ＳｉＣ半導体層２と、表面電極３と、シリサイド層４と、裏面電極５とを備える。
ＳｉＣ半導体層２は、ＳｉＣ単結晶を含む。ＳｉＣ半導体層２は、主表面２ａ、裏面２ｂおよび複数の側面２ｃを有する。主表面２ａは、素子を構成する主な構成部が形成される側の面であり、素子形成面と呼ばれる。主表面２ａは、四角形である。裏面２ｂは、主表面の反対側の面である。複数の側面２ｃのそれぞれは、主表面２ａと裏面２ｂとを繋ぐ面である。複数の側面２ｃのそれぞれは、ＳｉＣ半導体装置１の側面の一部を構成している。
ＳｉＣ半導体層２は、六方晶のＳｉＣ単結晶である４Ｈ－ＳｉＣ単結晶で主に構成される。なお、ＳｉＣ半導体層２は、六方晶のＳｉＣ単結晶である２Ｈ－ＳｉＣ単結晶または６Ｈ－ＳｉＣ単結晶で主に構成されてもよい。
主表面２ａは、ＳｉＣ単結晶のｃ面に面している。ｃ面は、六方晶の（０００１）面である。主表面２ａは、ＳｉＣ単結晶のｃ面に対して０°より大きく１０°以下の角度で傾斜したオフ角を有している。
複数の側面２ｃのそれぞれは、劈開面で構成される。劈開面は、劈開によって形成された平坦面であり、所定の結晶方位面である。図３に示すように、ＳｉＣ半導体層２が４Ｈ－ＳｉＣ単結晶で構成される場合、所定の結晶方位面は、（－１－１２０）面、（１１－２０）面、（－１１００）面、（１－１００）面である。なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（－）が付されるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーが付されている。
ＳｉＣ半導体層２には、改質層２１が存在する。改質層２１は、後述するスクライブ工程で、溝１１０が形成されることで生じる。改質層２１は、ＳｉＣ単結晶とは異なるＳｉＣの原子配列構造を有する。ＳｉＣ単結晶とは異なるＳｉＣの原子配列構造としては、多結晶、非晶質等の構造が挙げられる。改質層２１は、複数の側面２ｃのそれぞれの裏面２ｂ側の一部を構成する。
表面電極３は、ＳｉＣ半導体層２の主表面２ａに形成されている。表面電極３は、導電膜で構成されている。
シリサイド層４は、金属元素と珪素との化合物である金属シリサイドを含む層である。図２Ｂに示すように、シリサイド層４は、裏面側シリサイド層４１と、側面側シリサイド層４２とを含む。裏面側シリサイド層４１は、シリサイド層４のうちＳｉＣ半導体層２の裏面２ｂに設けられた部分である。
側面側シリサイド層４２は、シリサイド層４のうちＳｉＣ半導体層２の各側面２ｃに設けられている。側面側シリサイド層４２は、ＳｉＣ半導体装置１の側面側において、改質層２１を覆っている。換言すると、側面側シリサイド層４２は、改質層２１に対して、主表面２ａに平行な方向ＤＲ１での外側に隣接している。側面側シリサイド層４２は、ＳｉＣ半導体装置１の側面の一部を構成している。側面側シリサイド層４２は、複数の側面２ｃの全部にわたって連続して配置されている。すなわち、側面側シリサイド層４２は、環状に配置されている。側面側シリサイド層４２は、裏面側シリサイド層４１に連なっている。
本実施形態では、金属シリサイドは、ＮｉＳｉ（ニッケルシリサイド）であり、金属元素としてＮｉを含む。シリサイド層４の全部は、ＮｉＳｉで構成されている。また、主表面２ａに直交する方向での側面側シリサイド層４２の幅Ｗ１は、１０μｍ以下である。これは、後述する溝１１０の深さが、１０ｕｍ以下であるためである。
裏面電極５は、ＳｉＣ半導体層２の裏面２ｂ側に形成されている。裏面電極５は、裏面側シリサイド層４１に接している。裏面電極５は、導電膜で構成されている。
以上が、ＳｉＣ半導体装置１の基本構成である。次に、ＳｉＣ半導体装置１が備える半導体素子について説明する。図４に示すように、ＳｉＣ半導体装置１は、半導体素子としての縦型パワーＭＯＳＦＥＴを備えることができる。
この場合、ＳｉＣ半導体層２は、ｎ＋型のＳｉＣ基板１１と、ｎ－型のエピタキシャル層１２とを有する。ＳｉＣ基板１１は、ＳｉＣの単結晶で構成される。ＳｉＣ基板１１としては、不純物濃度が１×１０１８ｃｍ－３以上のものが用いられる。エピタキシャル層１２は、ＳｉＣ基板１１よりも低いドーパント濃度を有するＳｉＣの単結晶にて構成される。エピタキシャル層１２は、エピタキシャル成長によって、ＳｉＣ基板１１の主表面の上に形成された層である。
エピタキシャル層１２の表層部における所定領域には、所定深さを有するｐ－型のベース領域１３ａ、１３ｂが互いに離れて形成されている。これらのベース領域１３ａ、１３ｂは、一部厚さが厚くなったｐ＋型のディープベース層１５ａ、１５ｂを備える。ディープベース層１５ａ、１５ｂは、後述するソース領域１４ａ、１４ｂとは重ならない部分に形成されている。ベース領域１３ａ、１３ｂのうちディープベース層１５ａ、１５ｂが形成された厚みの厚くなった部分は、ディープベース層１５ａ、１５ｂが形成されていない厚みの薄い部分よりもｐ型の不純物濃度が濃くなっている。このようなディープベース層１５ａ、１５ｂを形成することによって、ＳｉＣ基板１１とディープベース層１５ａ、１５ｂとの間の電界強度を高くすることができ、この位置でアバランシェ・ブレークダウンをさせ易くすることができる。
ベース領域１３ａの表層部における所定領域には、当該ベース領域１３ａよりも浅いｎ＋型のソース領域１４ａが形成されている。また、ベース領域１３ｂの表層部における所定領域には、当該ベース領域１３ｂよりも浅いｎ＋型のソース領域１４ｂが形成されている。また、ベース領域１３ａ、１３ｂ、ソース領域１４ａ、１４ｂの表面部には凹部１６ａ、１６ｂが形成されている。凹部１６ａ、１６ｂの底部ではディープベース層１５ａ、１５ｂが露出している。
さらに、エピタキシャル層１２とソース領域１４ａおよびソース領域１４ｂとの間におけるベース領域１３ａ、１３ｂの表面部をチャネル領域として、少なくともこのチャネル領域上には、シリコン酸化膜などで構成されるゲート絶縁膜１７が形成されている。ゲート絶縁膜１７は、チャネル領域を含めてエピタキシャル層１２およびソース領域１４ａ、１４ｂの上面に形成されている。また、ゲート絶縁膜１７の上には、表面電極３としてのゲート電極１８が形成されている。ゲート電極１８はシリコン酸化膜などで構成される絶縁膜１９により覆われている。
そして、ＳｉＣ半導体層２の主表面２ａ側において、絶縁膜１９の上を覆うように表面電極３としてのソース電極２０が形成されている。ソース電極２０は、ソース領域１４ａ、１４ｂおよびベース領域１３ａ、１３ｂに接続されている。また、ＳｉＣ半導体層２の裏面２ｂ側において、シリサイド層４に、裏面電極５としてのドレイン電極が積層されている。
〔ＳｉＣ半導体装置の製造方法〕
次に、本実施形態のＳｉＣ半導体装置１の製造方法について、図５Ａ～図５Ｈ、図６～８を用いて、説明する。本実施形態では、ＳｉＣウェハのダイシング方法として、スクライブアンドブレイク法が採用される。
図５Ａに示すように、ＳｉＣウェハ１００を用意するとともに、ＳｉＣウェハ１００の裏面側の一部を除去することが行われる。用意されるＳｉＣウェハ１００は、主表面２ａと裏面２ｂとを有するＳｉＣ半導体層２を備える。ＳｉＣ半導体層２は、ＳｉＣ基板１１およびエピタキシャル層１２を含む。ＳｉＣ半導体層２の表層には、図示しない半導体領域が形成されている。半導体領域は、図４中のベース領域１３ａ、１３ｂ、ソース領域１４ａ、１４ｂ等である。用意されるＳｉＣウェハ１００は、ＳｉＣ半導体層２の主表面２ａに形成された表面電極３を備える。ＳｉＣウェハ１００の裏面側、すなわち、ＳｉＣ半導体層２の裏面２ｂ側の部分が研削される。
続いて、図５Ｂに示すように、ＳｉＣ半導体層２の裏面２ｂに対して、溝１１０を形成して、図６に示すように、クラック１１１を発生させることが行われる。これがスクライブ工程である。溝１１０は、ペン、ローラ、レーザ等のスクライブツールを用いて、切断予定のラインに沿って形成される。クラック１１１は、溝１１０の底部からＳｉＣ半導体層２の厚さ方向に延びている。厚さ方向は、主表面２ａ、裏面２ｂに直交する方向である。溝１１０は、壁面１１２によって構成される。壁面１１２は、ダイシング後のＳｉＣ半導体層２の側面２ｃの一部を構成する。
このとき、ＳｉＣ半導体層２の裏面２ｂに溝１１０が形成されることで、ＳｉＣ半導体層２のうち溝１１０の周辺部の結晶構造に乱れが生じる。この結果、溝１１０の周辺部が、改質層２１となる。溝１１０の周辺部は、ＳｉＣ半導体層２のうち壁面１１２を含む、壁面１１２側の領域である。換言すると、溝１１０の周辺部は、ＳｉＣ半導体層２のうち壁面１１２を形成する領域である。
続いて、図５Ｃおよび図７に示すように、ＳｉＣ半導体層２の裏面２ｂの上から溝１１０を構成する壁面１１２の上にわたって、金属膜１１４を形成することが行われる。金属膜１１４は、裏面２ｂおよび壁面１１２に接する。金属膜１１４は、Ｎｉで構成されたＮｉ膜である。
続いて、図５Ｄおよび図８に示すように、ＳｉＣ半導体層２の裏面２ｂ側への熱処理によって、ＳｉＣ半導体層２に含まれる珪素と金属膜１１４に含まれる金属元素とを反応させて、シリサイド層４を形成することが行われる。この反応がシリサイド反応である。熱処理方法としては、レーザアニールが採用される。シリサイド層４は、裏面２ｂ側から壁面１１２側にわたって形成される。シリサイド層４は、金属シリサイドとしてのＮｉＳｉを含む。
シリサイド層４のうち裏面２ｂに設けられた部分が図２Ｂに示す裏面側シリサイド層４１である。シリサイド層４のうち壁面１１２に設けられた部分が図２Ｂに示す側面側シリサイド層４２である。このように、レーザアニールで、ＳｉＣウェハ１００の裏面側に、シリサイド層４を形成する工程を利用して、側面側シリサイド層４２が形成される。
続いて、図５Ｅに示すように、ＳｉＣ半導体層２の裏面２ｂ側に、金属膜を形成して、裏面電極５を形成することが行われる。このとき、金属膜として、Ｔｉ、Ｎｉ、Ａｕの積層膜が形成される。
続いて、図５Ｆに示すように、ＳｉＣ半導体層２の裏面２ｂ側に、ダイシングテープ１１６を貼り付けることが行われる。
続いて、図５Ｇに示すように、ブレイク装置を用いて、ＳｉＣウェハ１００に応力を加えて、ＳｉＣウェハ１００を複数のチップに切り分けることが行われる。これがブレイク工程である。
ブレイク装置は、ＳｉＣウェハ１００を支持する支持台１１８と、ＳｉＣウェハ１００に応力を加えるブレード１１９とを備える。支持台１１８は空間部１１８ａを有する。支持台１１８の上にＳｉＣウェハ１００が配置される。この状態で、ブレード１１９がＳｉＣウェハ１００の主表面２ａ側に応力を加える。これにより、支持台１１８のうち空間部を形成する壁部１１８ｂ、１１８ｂと、ブレード１１９とによって、ＳｉＣウェハ１００に対して三点曲げが行われる。
ブレイク工程では、この三点曲げによって、図８に示すクラック１１１を、主表面２ａに対して直交する方向に沿って進展させることが行われる。この結果、図９に示すように、ＳｉＣウェハ１００のＳｉＣ半導体層２が劈開される。シリサイド層４および裏面電極５もそれぞれに形成された溝部を起点にして劈開される。これによって、ＳｉＣウェハ１００が複数のチップに切り分けられる。
続いて、図５Ｈに示すように、ダイシングテープ１１６に対してＵＶ照射し、ダイピックすることが行われる。すなわち、切り分けられた各チップを取り出すことが行われる。このようにして、本実施形態のＳｉＣ半導体装置１が製造される。
次に、本実施形態の効果について、比較例１と比較して説明する。比較例１のＳｉＣ半導体装置の製造方法では、図１０Ａ～図１０Ｈに示す工程が行われる。
図１０Ａに示す工程では、図５Ａに示す工程と同じように、ＳｉＣウェハ１００の裏面側の一部を除去することが行われる。続いて、図１０Ｂに示す工程では、ＳｉＣ半導体層２の裏面２ｂの上に、金属膜１１４を形成することが行われる。続いて、図１０Ｃに示す工程では、ＳｉＣ半導体層２の裏面２ｂ側への熱処理によって、裏面２ｂの上に、シリサイド層４を形成することが行われる。続いて、図１０Ｄに示す工程では、ＳｉＣ半導体層２の裏面２ｂ側に、裏面電極５を形成することが行われる。
続いて、図１０Ｅに示す工程では、ＳｉＣ半導体層２の裏面２ｂ側に対して、溝１１０Ａを形成することが行われる。溝１１０Ａは、裏面電極５およびシリサイド層４を貫通してＳｉＣ半導体層２の一部に到達する深さで形成される。図示しないが、溝１１０Ａが形成されることによって、溝１１０Ａの底部からＳｉＣ半導体層２の厚さ方向に延びるクラックが形成される。また、図示しないが、溝１１０Ａが形成されることによって、溝１１０の周辺部が改質層となる。
続いて、図１０Ｆに示す工程では、ＳｉＣ半導体層２の裏面２ｂ側に、ダイシングテープ１１６を貼り付けることが行われる。続いて、図１０Ｇに示す工程では、ブレイク装置を用いて、ＳｉＣウェハ１００に応力を加えて、ＳｉＣウェハ１００を複数のチップに切り分けることが行われる。続いて、図１０Ｈに示す工程では、ダイシングテープ１１６に対してＵＶ照射し、ダイピックすることが行われる。このようにして、比較例１のＳｉＣ半導体装置１Ａが製造される。
図１１、図１２に示すように、比較例１のＳｉＣ半導体装置１Ａでは、ＳｉＣ半導体層２の側面２ｃのうち裏面２ｂ側に改質層２１が露出する。このため、図１３に示すように、ＳｉＣ半導体装置１Ａが実装されたパワーカード３０において、ＳｉＣ半導体装置１Ａに対して熱応力Ｆ１が加わると、ＳｉＣ半導体層２の側面２ｃで露出する改質層２１にクラックＣ１が生じる。そして、このクラックＣ１がＳｉＣ半導体層２の内部へ進展する課題が、本発明者によって見出された。図１３において、ＳｉＣ半導体装置１Ａは、樹脂部材３１によって封止されている。
これに対して、本実施形態のＳｉＣ半導体装置１の製造方法は、上記の通り、主表面２ａと裏面２ｂとを有するＳｉＣ半導体層２を備えるＳｉＣウェハ１００を用意することと、裏面２ｂに対して溝１１０を形成してクラック１１１を発生させることと、溝１１０を構成する壁面１１２の上に金属膜１１４を形成することと、熱処理によってＳｉＣ半導体層２の壁面１１２側に、側面側シリサイド層４２を形成することと、ＳｉＣウェハ１００に応力を加えてＳｉＣウェハ１００を複数のチップに切り分けることと、を含む。
これにより、本実施形態のＳｉＣ半導体装置１を製造することができる。ＳｉＣ半導体装置１は、ＳｉＣ単結晶を含み、主表面２ａ、裏面２ｂおよび側面２ｃを有し、側面２ｃのうち裏面２ｂ側の一部を構成する改質層２１が存在するＳｉＣ半導体層２を備える。さらに、ＳｉＣ半導体装置１は、ＳｉＣ半導体層２の側面２ｃに設けられ、改質層２１を覆う側面側シリサイド層４２を備える。
これによれば、ＳｉＣ半導体層２の側面２ｃ側において、側面側シリサイド層４２が改質層２１を覆う。このため、ＳｉＣ半導体装置１が側面側シリサイド層４２を備えていない比較例１のＳｉＣ半導体装置１と比較して、パワーカード３０に実装されたＳｉＣ半導体装置１に対して熱応力Ｆ１が加わったときの改質層２１への応力が緩和される。よって、比較例１のＳｉＣ半導体装置１と比較して、ＳｉＣ半導体層２の側面２ｃでのクラックの発生を抑制することができる。
なお、ＳｉＣ半導体装置１がパワーカード３０に実装された場合に限らず、ＳｉＣ半導体装置１が他のデバイスに実装された場合においても、同様の効果が得られる。すなわち、ＳｉＣ半導体装置１に対して応力が加わったときの改質層２１への応力を緩和することができる。
（第２実施形態）
第１実施形態では、側面側シリサイド層４２は、改質層２１に対して主表面２ａに平行な方向ＤＲ１での外側に隣接している。
これに対して、本実施形態では、図１４に示すように、側面側シリサイド層４２は、主表面２ａに平行な方向ＤＲ１で、ＳｉＣ半導体層２のうちＳｉＣ単結晶で構成された部分に対して対向して接している。すなわち、ＳｉＣ半導体層２のうちＳｉＣ単結晶で構成された部分と、側面側シリサイド層４２との主表面２ａに平行な方向ＤＲ１での間には、改質層２１が存在していない。
本実施形態においても、側面側シリサイド層４２は、ＳｉＣ半導体装置１の側面の一部を構成している。側面側シリサイド層４２は、ＳｉＣ半導体層２の側面２ｃで露出する改質層２１に対して、ＳｉＣ半導体層２の裏面２ｂ側に隣接している。
この構造は、第１実施形態で説明した図５Ｄおよび図８に示す工程でのシリサイド層４の形成において、改質層２１のうち図７の金属膜１１４に接する部分のシリサイド反応が、主表面２ａに平行な方向ＤＲ１で多く生じることで形成される。この場合であっても、図７に示す改質層２１のうち金属膜１１４に接していない部分では、シリサイド反応が生じない。このため、図１４に示すように、スクライブ工程で生じた改質層２１の一部が残る。
ＳｉＣ半導体装置１の他の構成およびＳｉＣ半導体装置１の製造方法の他の構成は、第１実施形態と同じである。
本実施形態によれば、ＳｉＣ半導体層２の側面２ｃ側において、側面側シリサイド層４２が形成されていることで、側面側シリサイド層４２が形成されていない比較例１のＳｉＣ半導体装置１Ａと比較して、改質層２１が減少している。これにより、比較例１のＳｉＣ半導体装置１Ａと比較して、ＳｉＣ半導体層２の側面２ｃでのクラックの発生を抑制することができる。
（他の実施形態）
（１）第１実施形態のＳｉＣ半導体装置１では、裏面側シリサイド層４１および側面側シリサイド層４２を含むシリサイド層４は、金属シリサイドとしてのＮｉＳｉのみで構成される。しかしながら、シリサイド層４は、金属シリサイド以外の化合物を含んでもよい。金属シリサイド以外の化合物としては、ＭｏＣ、ＴｉＣ等の金属カーバイドが挙げられる。
また、シリサイド層４は、ＮｉＳｉ以外の金属シリサイドを含んでもよい。ＮｉＳｉ以外の金属シリサイドとしては、ＴｉＳｉ、ＭｏＳｉ、ＴａＳｉ、ＰｔＳｉ、ＣｏＳｉ等が挙げられる。また、金属シリサイドは、複数の金属元素を含んでもよい。これらのように、シリサイド層４に含まれる金属シリサイドには、金属元素として、Ｎｉ、Ｔｉ、Ｍｏ、Ｔａ、Ｐｔ、Ｃｏの少なくとも１つが含まれていればよい。
（２）第１実施形態のＳｉＣ半導体装置１では、ＳｉＣ半導体層２は、六方晶のＳｉＣ単結晶である。しかしながら、ＳｉＣ半導体層２は、立方晶のＳｉＣ単結晶であってもよい。この場合、複数の側面２ｃを構成する劈開面の結晶方位面は、図１５に示すように、（０１１）面である。なお、（０－１－１）面、（０１１）面、（０１－１）面、（０－１１）面は、すべて同一構造である。
（３）第１実施形態のＳｉＣ半導体装置１の製造方法では、側面側シリサイド層４２を形成することと、裏面側シリサイド層４１を形成することとが、同時に行われる。このため、側面側シリサイド層４２は、裏面側シリサイド層４１に連なる。しかしながら、側面側シリサイド層４２の形成することと、裏面側シリサイド層４１を形成することとが、別々に行われてもよい。この場合、側面側シリサイド層４２は、裏面側シリサイド層４１から離れていてもよい。
（４）第１実施形態のＳｉＣ半導体装置１では、側面側シリサイド層４２は、複数の側面２ｃの全部にわたって連続して配置されている。しかしながら、側面側シリサイド層４２は、連続して配置されていなくてもよい。側面側シリサイド層４２は、４つの側面のうち一部の側面のみに配置されていてもよい。これらの場合であっても、側面側シリサイド層４２が形成されている部分において、ＳｉＣ半導体層２の側面２ｃでのクラックの発生を抑制することができる。
（５）第１実施形態のＳｉＣ半導体装置１が備える半導体素子は、プレーナ型の縦型パワーＭＯＳＦＥＴである。しかしながら、半導体素子は、レンチゲート型の縦型パワーＭＯＳＦＥＴであってもよい。また、半導体素子は、他の縦型の半導体素子であってもよい。
（６）本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能であり、様々な変形例や均等範囲内の変形をも包含する。また、上記各実施形態は、互いに無関係なものではなく、組み合わせが明らかに不可な場合を除き、適宜組み合わせが可能である。また、上記各実施形態において、実施形態を構成する要素は、特に必須であると明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、上記各実施形態において、実施形態の構成要素の個数、数値、量、範囲等の数値が言及されている場合、特に必須であると明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではない。また、上記各実施形態において、構成要素等の材質、形状、位置関係等に言及するときは、特に明示した場合および原理的に特定の材質、形状、位置関係等に限定される場合等を除き、その材質、形状、位置関係等に限定されるものではない。
２ ＳｉＣ半導体層
２１ 改質層
４ シリサイド層
４１ 裏面側シリサイド層
４２ 側面側シリサイド層

Claims (8)

  1. 炭化珪素半導体装置であって、
    炭化珪素単結晶を含み、主表面（２ａ）、前記主表面の反対側の裏面（２ｂ）、および、前記主表面および前記裏面を繋ぐとともに劈開面で構成された側面（２ｃ）を有し、前記側面のうち前記裏面側の一部であって前記側面のうちの前記主表面側よりも前記主表面に平行な方向（ＤＲ１）の内側に位置する壁面（１１２）を構成し、炭化珪素単結晶とは異なる炭化珪素の原子配列構造である改質層（２１）が存在する炭化珪素半導体層（２）と、
    金属元素と珪素との化合物である金属シリサイドを含み、前記炭化珪素半導体層の前記側面に設けられ、前記主表面に平行な方向（ＤＲ１）の外側において前記改質層を覆う側面側シリサイド層（４２）と、を備える炭化珪素半導体装置。
  2. 炭化珪素半導体装置であって、
    炭化珪素単結晶を含み、主表面（２ａ）、前記主表面の反対側の裏面（２ｂ）、および、前記主表面および前記裏面を繋ぐとともに劈開面で構成された側面（２ｃ）を有し、前記側面のうち前記裏面側の一部であって前記側面のうちの前記主表面側よりも前記主表面に平行な方向（ＤＲ１）の内側に位置する壁面（１１２）を構成し、炭化珪素単結晶とは異なる炭化珪素の原子配列構造である改質層（２１）が存在する炭化珪素半導体層（２）と、
    金属元素と珪素との化合物である金属シリサイドを含み、前記炭化珪素半導体層の前記側面に設けられ、前記改質層に対して前記裏面側に隣接し、前記主表面に平行な方向において、前記改質層が介在することなく、前記炭化珪素半導体層のうち炭化珪素単結晶で構成された部分と接する側面側シリサイド層（４２）と、を備える炭化珪素半導体装置。
  3. 炭化珪素半導体装置であって、
    炭化珪素単結晶を含み、主表面（２ａ）、前記主表面の反対側の裏面（２ｂ）、および、前記主表面および前記裏面を繋ぐとともに劈開面で構成された側面（２ｃ）を有し、前記側面のうち前記裏面側の一部を構成し、炭化珪素単結晶とは異なる炭化珪素の原子配列構造である改質層（２１）が存在する炭化珪素半導体層（２）と、
    金属元素と珪素との化合物である金属シリサイドを含み、前記炭化珪素半導体層の前記側面に設けられ、前記改質層を覆う側面側シリサイド層（４２）と、を備え、
    前記炭化珪素半導体層は、前記側面を含む複数の側面を有し、
    前記改質層は、前記複数の側面のそれぞれの前記裏面側の一部を構成し、
    前記側面側シリサイド層は、前記複数の側面の全部にわたって連続して配置されている、炭化珪素半導体装置。
  4. 炭化珪素半導体装置であって、
    炭化珪素単結晶を含み、主表面（２ａ）、前記主表面の反対側の裏面（２ｂ）、および、前記主表面および前記裏面を繋ぐとともに劈開面で構成された側面（２ｃ）を有し、前記側面のうち前記裏面側の一部を構成し、炭化珪素単結晶とは異なる炭化珪素の原子配列構造である改質層（２１）が存在する炭化珪素半導体層（２）と、
    金属元素と珪素との化合物である金属シリサイドを含み、前記炭化珪素半導体層の前記側面に設けられ、前記改質層に対して前記裏面側に隣接し、前記主表面に平行な方向で、前記炭化珪素半導体層のうち炭化珪素単結晶で構成された部分と対向して接する側面側シリサイド層（４２）と、を備え、
    前記炭化珪素半導体層は、前記側面を含む複数の側面を有し、
    前記改質層は、前記複数の側面のそれぞれの前記裏面側の一部を構成し、
    前記側面側シリサイド層は、前記複数の側面の全部にわたって連続して配置されている、炭化珪素半導体装置。
  5. 前記炭化珪素半導体装置は、前記炭化珪素半導体層の前記裏面に設けられ、金属元素と珪素との化合物である金属シリサイドを含む、裏面側シリサイド層（４１）を備え、
    前記側面側シリサイド層は、前記裏面側シリサイド層に連なる、請求項３または４に記載の炭化珪素半導体装置。
  6. 前記金属シリサイドは、前記金属元素として、Ｎｉ、Ｔｉ、Ｍｏ、Ｔａ、Ｐｔ、Ｃｏの少なくとも１つを含む、請求項３ないし５のいずれか１つに記載の炭化珪素半導体装置。
  7. 炭化珪素半導体装置の製造方法であって、
    炭化珪素単結晶を含み、主表面（２ａ）および前記主表面の反対側の裏面（２ｂ）を有する炭化珪素半導体層（２）を備える炭化珪素ウェハ（１００）を用意することと、
    前記裏面に対して、切断予定のラインに沿って溝（１１０）を形成して、クラック（１１１）を発生させることと、
    前記溝を構成する壁面（１１２）の上に、金属膜（１１４）を形成することと、
    熱処理によって前記炭化珪素半導体層に含まれる珪素と前記金属膜に含まれる金属元素とを反応させて、前記炭化珪素半導体層の前記壁面側に、金属シリサイドを含むシリサイド層（４）を形成することと、
    前記炭化珪素ウェハに応力を加えて、前記主表面に対して直交する方向に沿って、前記クラックを進展させて、前記炭化珪素ウェハを複数のチップに切り分けることと、を含む、炭化珪素半導体装置の製造方法。
  8. 前記金属膜を形成することにおいては、前記裏面の上から前記壁面の上にわたって、前記金属膜を形成し、
    前記シリサイド層を形成することにおいては、前記炭化珪素半導体層の前記裏面側から前記壁面側にわたって、前記シリサイド層を形成する、請求項７に記載の炭化珪素半導体装置の製造方法。
JP2021185005A 2021-11-12 2021-11-12 炭化珪素半導体装置およびその製造方法 Active JP7726024B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2021185005A JP7726024B2 (ja) 2021-11-12 2021-11-12 炭化珪素半導体装置およびその製造方法
DE102022128110.8A DE102022128110A1 (de) 2021-11-12 2022-10-25 Siliziumcarbid-halbleitervorrichtung und verfahren zum herstellen derselben
US17/981,049 US12426329B2 (en) 2021-11-12 2022-11-04 Silicon carbide semiconductor device including a side silicide layer and method for manufacturing the same
CN202211382946.XA CN116130416A (zh) 2021-11-12 2022-11-07 碳化硅半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021185005A JP7726024B2 (ja) 2021-11-12 2021-11-12 炭化珪素半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2023072445A JP2023072445A (ja) 2023-05-24
JP7726024B2 true JP7726024B2 (ja) 2025-08-20

Family

ID=86144092

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021185005A Active JP7726024B2 (ja) 2021-11-12 2021-11-12 炭化珪素半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US12426329B2 (ja)
JP (1) JP7726024B2 (ja)
CN (1) CN116130416A (ja)
DE (1) DE102022128110A1 (ja)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006082232A (ja) 2004-09-14 2006-03-30 Fujitsu Ltd レーザ加工方法
JP2007129143A (ja) 2005-11-07 2007-05-24 Nichia Chem Ind Ltd 半導体素子の製造方法
JP2011091100A (ja) 2009-10-20 2011-05-06 Denso Corp 炭化珪素半導体装置の製造方法
JP2012015236A (ja) 2010-06-30 2012-01-19 Furukawa Electric Co Ltd:The ウエハ貼着用粘着シートおよびそれを用いたウエハの加工方法
WO2015159436A1 (ja) 2014-04-18 2015-10-22 富士電機株式会社 半導体装置の製造方法
JP2016201505A (ja) 2015-04-14 2016-12-01 トヨタ自動車株式会社 半導体装置
JP2017059723A (ja) 2015-09-17 2017-03-23 トヨタ自動車株式会社 半導体装置の製造方法
WO2019208824A1 (ja) 2018-04-27 2019-10-31 ローム株式会社 結晶切断方法およびＳｉＣ半導体装置の製造方法ならびにＳｉＣ半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4297238B2 (ja) 2000-07-14 2009-07-15 東亜建設工業株式会社 マングローブの苗の育成方法
US8785234B2 (en) * 2012-10-31 2014-07-22 Infineon Technologies Ag Method for manufacturing a plurality of chips
US11189493B2 (en) * 2018-02-19 2021-11-30 Denso Corporation Silicon carbide semiconductor device and method for manufacturing the same
DE202019005382U1 (de) 2018-08-10 2020-06-17 Rohm Co., Ltd. SiC-Halbleitervorrichtung

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006082232A (ja) 2004-09-14 2006-03-30 Fujitsu Ltd レーザ加工方法
JP2007129143A (ja) 2005-11-07 2007-05-24 Nichia Chem Ind Ltd 半導体素子の製造方法
JP2011091100A (ja) 2009-10-20 2011-05-06 Denso Corp 炭化珪素半導体装置の製造方法
JP2012015236A (ja) 2010-06-30 2012-01-19 Furukawa Electric Co Ltd:The ウエハ貼着用粘着シートおよびそれを用いたウエハの加工方法
WO2015159436A1 (ja) 2014-04-18 2015-10-22 富士電機株式会社 半導体装置の製造方法
JP2016201505A (ja) 2015-04-14 2016-12-01 トヨタ自動車株式会社 半導体装置
JP2017059723A (ja) 2015-09-17 2017-03-23 トヨタ自動車株式会社 半導体装置の製造方法
WO2019208824A1 (ja) 2018-04-27 2019-10-31 ローム株式会社 結晶切断方法およびＳｉＣ半導体装置の製造方法ならびにＳｉＣ半導体装置

Also Published As

Publication number Publication date
CN116130416A (zh) 2023-05-16
US20230154987A1 (en) 2023-05-18
JP2023072445A (ja) 2023-05-24
US12426329B2 (en) 2025-09-23
DE102022128110A1 (de) 2023-05-17

Similar Documents

Publication Publication Date Title
WO2015025625A1 (ja) 炭化珪素半導体装置およびその製造方法
JP6131605B2 (ja) 炭化珪素半導体装置の製造方法
WO2020032206A1 (ja) ＳｉＣ半導体装置
JPWO2019208824A1 (ja) 結晶切断方法およびＳｉＣ半導体装置の製造方法ならびにＳｉＣ半導体装置
JP7518225B2 (ja) ＳｉＣ半導体装置およびその製造方法
JP5564890B2 (ja) 接合型電界効果トランジスタおよびその製造方法
JP5914865B2 (ja) 半導体装置
JP6183200B2 (ja) 炭化珪素半導体装置およびその製造方法
CN112652655B (zh) 碳化硅半导体器件及其制造方法
JP5751146B2 (ja) 半導体装置およびその製造方法
JP6287774B2 (ja) 炭化珪素半導体装置の製造方法
JP7726024B2 (ja) 炭化珪素半導体装置およびその製造方法
WO2015076020A1 (ja) 半導体装置
JP2015204409A (ja) 炭化珪素半導体装置およびその製造方法
JP6036603B2 (ja) 炭化珪素半導体装置の製造方法
JP6068918B2 (ja) 半導体装置およびその製造方法
JP6064366B2 (ja) 半導体装置
JP2023040706A (ja) 炭化珪素半導体装置の製造方法
US12622028B2 (en) SiC semiconductor device, and manufacturing method therefor
JP6107450B2 (ja) 炭化珪素半導体装置の製造方法
JP2020047673A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7255343B2 (ja) 炭化珪素半導体モジュールおよび炭化珪素半導体モジュールの製造方法
JP2025024339A (ja) 半導体装置の製造方法
JP2022112943A (ja) 炭化珪素半導体装置の製造方法
JP2015115571A (ja) 炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240510

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20250220

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20250225

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20250417

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20250708

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20250721

R150 Certificate of patent or registration of utility model

Ref document number: 7726024

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150