JP7729357B2 - デルタシグマａ／ｄ変換器及び電池インピーダンス計測装置 - Google Patents

Description

本発明は、デルタシグマ型のＡ／Ｄ変換器、及び当該Ａ／Ｄ変換器を用いた電池インピーダンス計測装置に関する。

例えば、特許文献１や、非特許文献１の図７には、ＣＩＦＦ（Cascade of Integrators with Feed-Forward summation）型のデルタシグマＡ／Ｄ変換器が開示されている。このＡ／Ｄ変換器は、第１及び第２積分器を備えると共に、加算を行うためのフォワードパスを有している。

特開２０１０－１７１４８４号公報

A Single-Bit 2nd-Order CIFF Delta-Sigma Modulator for Precision Measurement of Battery Current,Gi-Gyeong,Bae,Ji-Min Cheon,(jkiiect)’20-6,Vol.13,No.3,http://dx.doi.org/10.17661/jkiiect.2020.13.3.184

しかしながら、非特許文献１の構成では、フォワード加算パスの値が、第１積分器における同じタイミングの値ではない、という問題がある。また、第２積分器でのサンプリングはフェーズ（１）で行われ、フォワード加算パスでのサンプリングはフェーズ（２）で行われる。第１積分器は、フェーズ（１）、（２）で同じ値になるため問題はないが、ノイズを低減するため、第１積分器の入力側でチョッピングを行うことを想定すると、同じタイミングの値にできない。その他、一般に、オペアンプを使用した加算器を備えることもあるが、その場合には、回路面積や消費電流の増大が問題となってしまう。

本発明は上記事情に鑑みてなされたものであり、その目的は、第１積分器の入力側でチョッピングを行う構成において、オペアンプを使用せずとも第１積分器の出力信号を同じタイミングの値で加算できる機能を備えるデルタシグマＡ／Ｄ変換器、及び当該Ａ／Ｄ変換器を用いた電池インピーダンス計測装置を提供することにある。

請求項１記載のデルタシグマＡ／Ｄ変換器によれば、差動構成の第１積分器（１）は、第１クロック信号（φ１）に従い入力電圧をサンプリングする。入力側及び出力側チョッピングスイッチ（１２，１４，１５）は、第１積分器の正側入力端子と負側入力端子、及び正側出力端子と負側出力端子とを、第１クロック信号に対して逆相となる第２クロック信号（φ２）に従い交互に入れ替えるチョッピング動作を行う。同じく差動構成の第２積分器（２）は、第１積分器の後段に配置される。

第２積分器の入力側で且つ差動構成の一方の側では、サンプリング用容量素子（Ｃｓ２）及び加算用容量素子（Ｃａｓ）が、第１積分器の第１出力信号を、第２クロック信号に従いサンプリングする。奇数減算用容量素子（Ｃａａ）は、第１積分器の第２出力信号を、第２クロック信号の奇数番クロック（φ２ａ）に従いサンプリングし、偶数減算用容量素子（Ｃａｂ）は、第２出力信号を、第２クロック信号の偶数番クロック（φ２ｂ）に従いサンプリングする。

そして、第１クロック信号の奇数番クロック（φ１ａ）に従い、サンプリング用容量素子、加算用容量素子、及び奇数減算用容量素子にサンプリングされた電荷を積分し、第１クロック信号の偶数番クロック（φ１ｂ）に従い、サンプリング用容量素子、加算用容量素子、及び偶数減算用容量素子にサンプリングされた電荷を積分するように動作する。差動構成の他方の側では、第１出力信号と第２出力信号とを入れ替えて、前記一方の側と同様の動作を行なう。

このように構成すれば、余分な消費電流を生じるオペアンプ等を備えた加算回路を備えずとも、第２積分器の入力側において、上記の動作により第１積分器の出力信号をサンプリングした電荷を、第１積分器と同じタイミングの値として加算することが可能になる。

請求項２記載の電池インピーダンス計測装置によれば、請求項１記載のデルタシグマＡ／Ｄ変換器（５）を備え、そのデルタシグマＡ／Ｄ変換器により二次電池（２３）の端子電圧及び当該二次電池に流れる電流を測定し、測定した端子電圧及び電流に基づいて二次電池のインピーダンスを計測する。一般に、電池のインピーダンスを測定する際には、０．１Ｈｚ～１ｋＨｚ程度の低周波数帯における測定が必要であり、Ａ／Ｄ変換器についても、同じ周波数帯における低ノイズ性が要求される。Ａ／Ｄ変換器が、例えばＭＯＳＦＥＴで構成されるオペアンプを備えている場合には、フリッカーノイズによる低周波ノイズのレベルが大きく、そのノイズ低減するためにチョッピング技術が用いられる。したがって、電池のインピーダンスを計測する装置に、請求項１記載のデルタシグマＡ／Ｄ変換器を適用するのが望ましい。

第１実施形態であり、デルタシグマＡ／Ｄ変換器の構成を示す図 一般的な加算回路を備えて構成した２次デルタシグマＡ／Ｄ変換器を示す機能ブロック図 図２と等価な構成を示す機能ブロック図 デルタシグマＡ／Ｄ変換器を制御する各クロック信号の波形を示す図 第１積分器の動作を説明する図（その１） 第１積分器の動作を説明する図（その２） 第１積分器の動作を説明する図（その３） 第２積分器の動作を説明する図（その１） 第２積分器の動作を説明する図（その２） 第２積分器の動作を説明する図（その３） 第２積分器の動作を説明する図（その４） 疑似加算回路による演算イメージを示す図 第２実施形態であり、デルタシグマＡ／Ｄ変換器の構成を示す図 一般的な加算回路を備えて構成した２次デルタシグマＡ／Ｄ変換器を示す機能ブロック図 図１４と等価な構成を示す機能ブロック図 第３実施形態であり、電池インピーダンス計測装置の構成を示す図

（第１実施形態）
図１に示す、本実施形態のＣＩＦＦ型で２次のデルタシグマＡ／Ｄ変換器は、図２に示すＡ／Ｄ変換器のブロック構成を基にして導出したものである。図２では、第１積分器と第２積分器とが直列に接続されており、第１積分器の出力を２倍したものを、加算器により第２積分器の出力に加算している。その加算結果は、量子化器に入力されている。この構成は、図３に示すように、加算器を第２積分器の入力側に配置して、第１積分器の出力を２倍したものと、同出力を、遅延器を介して－２倍したものとを加算する構成と等価である。

本実施形態のデルタシグマＡ／Ｄ変換器は、図３に示すブロック構成を元にして差動構成で回路化し、第１積分器１の入力側でチョッピングを行うようにしている。デルタシグマＡ／Ｄ変換器は、図４に示す８種類のクロック信号で動作する。
φ１ ：マスタクロック信号。第１クロック信号に相当する。
φ１＋：量子化器の出力がＬであれば出力
φ１－：量子化器の出力がＨであれば出力
φ１ａ：φ１の奇数番目のクロック
φ１ｂ：φ１の遇数番目のクロック
φ２ ：φ１の逆相クロック信号。第２クロック信号に相当する。
φ２ａ：φ２の奇数番目のクロック
φ２ｂ：φ２の遇数番目のクロック
尚、奇数番目、偶数番目については、図４に示すクロック信号φ１の左端を例えば「１」とした場合の相対的なものである。また、以下で説明するスイッチについて、上記の各クロック信号によりオンオフするものはクロックの種類を付して示す。

第１積分器１を構成するオペアンプ１１の各入力端子には、スイッチφ１、サンプリング用容量素子であるコンデンサＣｓ１、第１チョッピングスイッチ１２の直列回路が接続されている。第１チョッピングスイッチ１２は、２つのスイッチφ２ａと２つのスイッチφ２ｂとで構成され、２つのスイッチφ２ａは、各入力端子にストレートに接続され、２つのスイッチφ２ｂは、正側入力端子と負側入力端子とをクロスするように接続されている。

コンデンサＣｓ１と第１チョッピングスイッチ１２との共通接続点には、Ｄ／Ａ変換器１３を構成するコンデンサＣｄ１と、スイッチφ１との一端が接続されている。コンデンサＣｄ１の他端には、スイッチφ１－，φ１－及びφ２の一端が共通に接続されており、それら及びスイッチφ１の他端は、それぞれ参照電圧Ｖｒ－、Ｖｒ＋及び基準電圧に接続されている。基準電圧は、例えばアナロググランドレベルであり、これらの電圧の大小関係は、（Ｖｒ－＜基準電圧＜Ｖｒ＋）に設定されている。第１及び第２チョッピングスイッチ１２及び１４は、入力側チョッピングスイッチに相当する。

オペアンプ１１の入力側と出力側との間には、第２チョッピングスイッチ１４、コンデンサＣｆ１、及び第３チョッピングスイッチ１５の直列回路が接続されている。これらのチョッピングスイッチ１４及び１５もチョッピングスイッチ１２と同様に、２つのスイッチφ２ａと２つのスイッチφ２ｂとで構成されている。スイッチφ２ａは、負側入力端子と正側出力端子との間、正側入力端子と負側出力端子との間にストレートに接続され、スイッチφ２ｂは、入力側、出力側の極性が逆になるようにクロスして接続されている。第３チョッピングスイッチ１５は、出力側チョッピングスイッチに相当する。第１積分器１の正側、負側出力信号の何れか一方が第１出力信号に相当し、他方が第２出力信号に相当する。

第１積分器１と、第２積分器２との間には、疑似加算回路３が配置されている。第１積分器１の出力線１６と、第２積分器２を構成するオペアンプ１８の負側入力端子との間には、疑似加算回路３の一方の極性側を構成するスイッチφ２、コンデンサＣｓ２及びＣａｓの並列回路、並びにスイッチφ１の直列回路が接続されている。第１積分器１の出力線１７と、オペアンプ１８の正側入力端子との間の構成も同様である。

ａｓ
出力線１７と、コンデンサＣｓ２及びＣａｓとスイッチφ１の共通接続点との間には、スイッチφ２ａ及びコンデンサＣａａの直列回路、並びにスイッチφ２ｂ及びコンデンサＣａｂの直列回路が接続されている。各直列回路の共通接続点と基準電圧との間には、それぞれスイッチφ１ａ，φ１ｂが接続されている。出力線１６に接続される側の構成も同様である。コンデンサＣｓ２及びＣａｓとスイッチφ１の共通接続点と基準電圧との間には、スイッチφ２が接続されている。尚、コンデンサＣａｓ，Ｃａａ及びＣａｂの容量は等しく設定されている。コンデンサＣａｓ，Ｃａａ及びＣａｂは、それぞれ加算用、奇数減算用及び偶数演算用容量素子に相当する。

第２積分器２を構成するオペアンプ１８の入力端子と出力端子との間には、コンデンサＣｆ２が接続されており、上記出力端子は量子化器４の入力端子に接続されている。疑似加算回路３は、第２積分器２の構成を利用しながら以下で説明するようにゲイン「２」で加算を行う。以上がデルタシグマＡ／Ｄ変換器５を構成している。

次に、本実施形態の作用について説明する。先ず、第１積分器１の動作を説明する。以下の図５～図１１では、動作を分かり易くするため各スイッチの図示を適宜省略し、各クロックに従いオンになるスイッチの部分を実線で示している。

＜φ１：サンプリングフェーズ＞
図５に示すサンプリングフェーズでは、コンデンサＣｓ１が入力電圧により充電されてサンプリングが行われる。

＜φ２ａ：積分フェーズａ＞
図６に示す積分フェーズａでは、コンデンサＣｓ１及びＣｄ１の電荷がコンデンサＣｆ１に積分される。

＜φ２ｂ：積分フェーズｂ＞
図７に示す積分フェーズｂでは、チョッピングスイッチ１２、１４及び１５によりオペアンプ１１の入出力端子の極性が切り替えられた状態で、コンデンサＣｓ１及びＣｄ１の電荷がコンデンサＣｆ１に積分される。

次に、疑似加算回路３及び第２積分器２の動作について説明する。図８～図１１に示す第２積分器２の動作は、クロックがφ１ａ→φ２ａ→φ１ｂ→φ２ｂ→φ１ａ→…のように循環的に発生することで４つのフェーズが繰り返し実行される。また、正側、負側の極性を伴う説明は、差動構成の片側である図中の上方側について行う。

＜φ１ａ：第１フェーズ＞
図８に示す第１フェーズでは、コンデンサＣａａ，Ｃａｓ及びＣｓ２の電荷をコンデンサＣｆ２に加算する。

＜φ２ａ：第２フェーズ＞
図９に示す第２フェーズでは、コンデンサＣａｓ及びＣｓ２を第１積分器１の正側出力で充電してサンプリングすると共に、コンデンサＣａａを第１積分器１の負側出力で充電してサンプリングする。

＜φ１ｂ：第３フェーズ＞
図１０に示す第３フェーズでは、コンデンサＣａｂ，Ｃａｓ及びＣｓ２の電荷をコンデンサＣｆ２に加算する。

＜φ２ｂ：第４フェーズ＞
図１１に示す第４フェーズでは、コンデンサＣａｓ及びＣｓ２を第１積分器１の正側出力で充電してサンプリングすると共に、コンデンサＣａｂを第１積分器１の負側出力で充電してサンプリングする。

以上の動作を繰り返す結果、時系列的な第１、第３フェーズの演算イメージは、図１２に示すようになる。各加算結果の出力には、その時点の入力の２倍値が加算されるが、その次で行われる加算のタイミングでは、前回に加算された２倍値が減算される。このようにして、入力された電圧が順次累積加算される。

以上のように本実施形態によれば、デルタシグマＡ／Ｄ変換器５において、第１積分器１は、第１クロック信号φ１に従い入力電圧をサンプリングする。第１～第３チョッピングスイッチ１２，１４及び１５は、第１積分器１の正側入力端子と負側入力端子、及び正側出力端子と負側出力端子とを、第２クロック信号φ２に従い交互に入れ替えるチョッピング動作を行う。

第２積分器２の入力側で且つ差動構成の一方の側では、サンプリング用容量素子Ｃｓ２及び加算用容量素子Ｃａｓが、第１積分器１の第１出力信号を、第２クロック信号φ２に従いサンプリングする。奇数減算用容量素子Ｃａａ１は、第１積分器の第２出力信号を、第２クロック信号の奇数番クロックφ２ａに従いサンプリングし、偶数減算用容量素子Ｃａｂは、第２出力信号を、第２クロック信号の偶数番クロックφ２ｂに従いサンプリングする。

そして、第１クロック信号の奇数番クロックφ１ａに従い、サンプリング用容量素子Ｃｓ２、加算用容量素子Ｃａｓ、及び奇数減算用容量素子Ｃａａにサンプリングされた電荷を積分し、第１クロック信号の偶数番クロックφ１ｂに従い、サンプリング用容量素子Ｃｓ２、加算用容量素子Ｃａｓ、及び偶数減算用容量素子Ｃａｂにサンプリングされた電荷を積分するように動作する。差動構成の他方の側では、第１出力信号と第２出力信号とを入れ替えて、前記一方の側と同様の動作を行なう。

このように構成すれば、余分な消費電流を生じるオペアンプ等を備えた加算回路を備えずとも、第２積分器２の入力側に配置された疑似加算回路３の動作により第１積分器１の出力信号をサンプリングした電荷を、第１積分器１と同じタイミングの値として加算することが可能になる。

（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図１３に示す第２実施形態のデルタシグマＡ／Ｄ変換器６は、第１実施形態のデルタシグマＡ／Ｄ変換器５の疑似加算回路３を、疑似加算回路７に置換えた構成である。デルタシグマＡ／Ｄ変換器６は、疑似加算回路７において、第１積分器１に入力される電圧を加算するためのフォワードパスを備えている。

第１実施形態の図２及び図３と同様に、図１４に示すブロック構成を想定すると、図１５に示すブロック構成と等価になり、後者のブロック構成を差動で回路化したものがデルタシグマＡ／Ｄ変換器６となっている。デルタシグマＡ／Ｄ変換器６の各入力端子をそれぞれ８Ｍ、８Ｐとして、以下では疑似加算回路７の図中上方側の構成について説明する。

入力端子８ＭとコンデンサＣｓ２～Ｃａｂの共通接続点との間には、スイッチφ２と加算用容量素子であるコンデンサＣｂｓとの直列回路が接続されている。また、入力端子８Ｐと上記の共通接続点との間には、スイッチφ２ａと奇数減算用容量素子であるコンデンサＣｂａとの直列回路、及びスイッチφ２ｂと偶数減算用容量素子であるコンデンサＣｂｂとの直列回路が並列に接続されている。各直列回路の共通接続点と基準電圧との間には、それぞれスイッチφ１ａ，φ１ｂが接続されている。図中下方側の構成は、入力端子８Ｍ、８Ｐが上記の構成と入れ替わったものとなる。疑似加算回路７に追加された部分の動作は、第１実施形態における対応する各容量素子と同様である。

（第３実施形態）
図１６に示す第３実施形態は、ロックインアンプ方式の電池インピーダンス計測装置２１に、第１実施形態のデルタシグマＡ／Ｄ変換器５を適用した構成を示す。以下、単に計測装置２１と称する。計測装置２１はＩＣとして構成され、組電池２２を構成する２４個の単位セル２３（１）～２３（２４）それぞれのインピーダンスを計測する。組電池２２には、負荷２４、ＮチャネルＭＯＳＦＥＴ２５及びシャント抵抗Ｒｓｈの直列回路が並列に接続されている。

二次電池である単位セル２３にはＲＣフィルタ２６がそれぞれ接続されており、ＲＣフィルタ２６を構成するコンデンサの両端が、図中に「ＡＤＣ」で示すデルタシグマＡ／Ｄ変換器５の各入力端子に接続されている。すなわち、デルタシグマＡ／Ｄ変換器５により単位セル２３の端子電圧を計測してＡ／Ｄ変換する。デルタシグマＡ／Ｄ変換器５より出力されるデータは、デシメーションフィルタ２７に入力されて、データの間引き処理が行われる。デシメーションフィルタ２７の出力は２つに分岐して、乗算器２８Ｉ及びＬＰＦ２９Ｉと、乗算器２８Ｑ及びＬＰＦ２９Ｑとを介してインピーダンス算出部３０に入力される。乗算器２８Ｉ、２８Ｑには、ＳＩＮ／ＣＯＳ生成部３１より生成されたＳＩＮ信号、ＣＯＳ信号が入力されており、直交変換が行われる。

尚、Ａ／Ｄ変換器５～ＬＰＦ２９の組は、シャント抵抗Ｒｓｈに対しても設けられており、対応するＡ／Ｄ変換器５の各入力端子は、抵抗素子Ｒｚを介してシャント抵抗Ｒｓｈの両端に接続されている。また、上記の入力端子間には、コンデンサＣｚが接続されている。ＦＥＴ２５のゲートには、ＰＷＭ／ＰＤＭ変調器３３より出力されるＰＷＭ（Pulse Width Modulation）信号又はＰＤＭ（Pulse Density Modulation）信号が与えられる。上記のＡ／Ｄ変換器５によって、ＦＥＴ２５をオンした際に、組電池２２より負荷２４を介してシャント抵抗Ｒｓｈに流れる電流に応じた端子電圧を検出する。

インピーダンス算出部３０は、各入力を受けて算出した単位セル２３のインピーダンスをレジスタ３２に出力する。レジスタ３２には、外部と通信を行なうためのインターフェイス３４が接続されており、レジスタ３２に格納されたインピーダンス値のデータは、外部の上位制御装置等に送信される。レジスタ３２には、外部よりインターフェイス３４を介して書き込みを行うことで、ＳＩＮ／ＣＯＳ生成部３１の周波数の設定や、ＰＷＭ／ＰＤＭ変調器３３における変調方式が設定される。また、レジスタ３２が、インターフェイス３４を介して測定開始コマンドを受信すると、ＳＩＮ／ＣＯＳ生成部３１が動作を開始し、それに伴いＰＷＭ／ＰＤＭ変調器３３より変調された励起信号が出力される。

一般に、電池のインピーダンスを測定する際には、０．１Ｈｚ～１ｋＨｚ程度の低周波数帯における測定が必要であり、Ａ／Ｄ変換器についても、同じ周波数帯における低ノイズ性が要求される。Ａ／Ｄ変換器が、例えばＭＯＳＦＥＴで構成されるオペアンプを備えている場合には、フリッカーノイズによる低周波ノイズのレベルが大きい。そのノイズは、チョッピングを行うことで低減できるので、単位セル２３のインピーダンスを計測する装置２１には、デルタシグマＡ／Ｄ変換器５が好適である。

（その他の実施形態）
電池インピーダンス計測装置以外に適用しても良い。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

図面中、１は第１積分器、２は第２積分器、３は疑似加算回路、４は量子化器、５はデルタシグマＡ／Ｄ変換器、Ｃｓ２，Ｃａｓ，Ｃａａ，Ｃｂｂはコンデンサを示す。

Claims (2)

1. 差動構成であり、第１クロック信号（φ１）に従い入力電圧をサンプリングする第１積分器（１）と、
   この第１積分器の正側入力端子と負側入力端子、及び正側出力端子と負側出力端子とを、前記第１クロック信号に対して逆相となる第２クロック信号（φ２）に従い交互に入れ替えるチョッピング動作を行う入力側及び出力側チョッピングスイッチ（１２、１４，１５）と、
   差動構成であり、前記第１積分器の後段に配置される第２積分器（２）と、
   この第２積分器の入力側に配置され、
   前記差動構成の一方の側において、
   前記第１積分器の第１出力信号を、前記第２クロック信号に従いサンプリングするサンプリング用容量素子（Ｃｓ２）及び加算用容量素子（Ｃａｓ）と、
   前記第１積分器の第２出力信号を、前記第２クロック信号の奇数番クロック（φ２ａ）に従いサンプリングする奇数減算用容量素子（Ｃａａ）と、
   前記第２出力信号を、前記第２クロック信号の偶数番クロック（φ２ｂ）に従いサンプリングする偶数減算用容量素子（Ｃａｂ）と、を備え、
   前記第１クロック信号の奇数番クロック（φ１ａ）に従い、前記サンプリング用容量素子、前記加算用容量素子、及び奇数減算用容量素子にサンプリングされた電荷を積分し、
   前記第１クロック信号の偶数番クロック（φ１ｂ）に従い、前記サンプリング用容量素子、前記加算用容量素子、及び偶数減算用容量素子にサンプリングされた電荷を積分するように動作し、
   前記差動構成の他方の側では、前記第１出力信号と前記第２出力信号とを入れ替えて、前記一方の側と同様の動作を行うデルタシグマＡ／Ｄ変換器。
2. 請求項１記載のデルタシグマＡ／Ｄ変換器（５）を備え、
   前記デルタシグマＡ／Ｄ変換器により二次電池（２３）の端子電圧及び当該二次電池に流れる電流を測定し、測定した端子電圧及び電流に基づいて前記二次電池のインピーダンスを計測する電池インピーダンス計測装置。