JP7730366B2 - 温度依存応答を有する光学素子のための温度ロックループ - Google Patents

Description

本開示の例は、概して、温度依存応答を有する光学素子のための温度ロックループに関する。

光学デバイスは、光ファイバチャネルなどを介した通信に使用されてきた。光通信は、低損失物理チャネル及び高速を実装することができる。電気デバイスと同様に、いくつかの光学デバイスは、光信号ではあるが、信号を処理又はフィルタリングするために使用されることができる。しかしながら、いくつかの光学デバイスは、電気デバイスには存在しないか、又は重要ではない特徴を有することができる。将来の技術における光学デバイスの更なる成長及び実装は、これらの特徴が対処されることを必要とすることがある。

本明細書に記載される例は、概して、温度依存応答を有する光学素子のための温度ロックループのためのデバイス及び方法に関する。いくつかの例では、設定追跡及び温度ロックは、高速で動作する光学デバイスのために実装されることができる。

本明細書に記載される例は、デバイスである。デバイスは、コントローラ及びデジタルアナログ変換器（ＤＡＣ）を含む。コントローラは、ＤＣ制御可能トランスインピーダンス段と、スライサ回路と、プロセッサとを含む。ＤＣ制御可能トランスインピーダンス段は、入力ノード及び出力ノードを有する。ＤＣ制御可能トランスインピーダンス段の入力ノードは、フォトダイオードに電気的に結合されるように構成される。スライサ回路は、入力ノード及び出力ノードを有する。スライサ回路の入力ノードは、ＤＣ制御可能トランスインピーダンス段の出力ノードに電気的に結合される。プロセッサは、スライサ回路の出力ノードに電気的に結合された入力ノードを有する。プロセッサは、スライサ回路の出力ノード上の信号に基づいて、ＤＣ制御可能トランスインピーダンス段の出力ノード上の信号のＤＣ成分を低減するように、ＤＣ制御可能トランスインピーダンス段を制御するように構成される。ＤＡＣは、プロセッサの出力ノードに電気的に結合された入力ノードを有し、ヒータに電気的に結合されるように構成された出力ノードを有する。プロセッサは、スライサ回路の出力ノード上の信号に基づいて、ＤＡＣの出力ノード上の出力電圧を制御するように構成される。

本明細書に記載される別の例は、デバイスの温度を制御するための方法である。ＤＣ設定は、プロセッサによって生成され、ＤＣ設定は、プロセッサからＤＣ制御可能トランスインピーダンス段に出力される。ＤＣ制御可能トランスインピーダンス段は、フォトダイオードに電気的に結合された入力ノードを有する。フォトダイオードは、光学素子からの光信号が入射するように構成される。光学素子は、温度依存光学応答を有する。プロセッサは、ＤＣ制御可能トランスインピーダンス段の出力ノード上の信号に基づいてＤＣ設定を生成する。ＤＣ設定を生成した後、温度設定がプロセッサによって生成される。プロセッサからＤＡＣへのコード出力は、温度設定に基づく。ＤＡＣは、光学素子に近接して配置されたヒータに電気的に結合された出力ノードを有する。プロセッサは、ＤＣ制御可能トランスインピーダンス段の出力ノード上の信号に基づいて温度設定を生成する。

本明細書に記載される別の例は、デバイスである。デバイスは、光学素子と、フォトダイオードと、ヒータと、トランスインピーダンス段と、スライサ回路と、プロセッサとを含む。光学素子は、光信号を通過させるように構成され、温度依存光学応答を有する。フォトダイオードは、光学素子を通過する光信号の少なくとも一部がフォトダイオードに入射するように、光学素子に対して配置される。ヒータは、光学素子に近接して配置され、電気エネルギーを熱エネルギーに変換するように構成される。トランスインピーダンス段の入力ノードは、フォトダイオードに電気的に結合される。トランスインピーダンス段は、トランスインピーダンス段の入力ノードと電源ノードとの間に電気的に接続された制御可能電流源を含む。スライサ回路の入力ノードは、トランスインピーダンス段の出力ノードに電気的に結合される。プロセッサの入力ノードは、スライサ回路の出力ノードに電気的に結合される。プロセッサは、スライサ回路の出力ノード上の出力信号に基づいて制御可能電流源の電流を制御するように構成され、スライサ回路の出力ノード上の出力信号に基づいてヒータに提供される電気エネルギーの量を制御するように構成される。

これら及び他の態様は、以下の「発明を実施するための形態」を参照して理解され得る。

上記の特徴が詳細に理解され得るように、上記で簡潔に要約されたより具体的な説明が、例示的な実装形態を参照することによって行われ得、それらの実装形態のうちのいくつかが添付の図面に示される。しかしながら、添付の図面は、典型的な例示の実装形態のみを示しており、したがって、その範囲を限定するものと見なされるべきではないことに留意されたい。

いくつかの例に係るデバイスのパッケージである。 いくつかの例に係る図１のデバイスの少なくとも一部の簡略図である。 いくつかの例に係る、光信号の中心波長が光学応答の大きさのピークのそれぞれ右側（ＲＨＳ）及び左側（ＬＨＳ）にあるときの影響を示すチャートである。 いくつかの例に係る、光信号の中心波長が光学応答の大きさのピークのそれぞれ右側（ＲＨＳ）及び左側（ＬＨＳ）にあるときの影響を示すチャートである。 いくつかの例に係る、図２の簡略化された概略図のより詳細な概略図である。 いくつかの例に係る温度ロックループのための方法のフローチャートである。 いくつかの例に係る、図４のデジタル信号プロセッサ（ＤＳＰ）の概略図を示している。 いくつかの例に係る、ＤＳＰの様々な信号、図４のデジタルアナログ変換器（ＤＡＣ）から出力される電圧、及び図４のヒータの温度のタイミング図である。 いくつかの例に係る制御可能電流源の回路図である。 いくつかの例に係る、ＤＳＰによって出力される熱コード、図４のＤＡＣから出力される電圧、及び図４のヒータの温度のタイミング図である。 いくつかの例に係るＤＳＰのパルス幅変調（ＰＷＭ）回路の概略図である。 いくつかの例に係る、異なるモードでＰＷＭ回路において生成される信号を示すタイミング図である。 いくつかの例に係る、異なるモードでＰＷＭ回路において生成される信号を示すタイミング図である。 いくつかの例に係るＤＳＰの追跡回路の動作のフローチャートである。 いくつかの例に係るＤＳＰの追跡回路の動作のフローチャートである。 いくつかの例に係るデバイスの簡略化された概略図である。 いくつかの例に係る、図１３のデバイスの連続動作のフローチャートである。

理解を容易にするために、可能な場合には、図面に共通する同一の要素を示すために同一の参照番号が使用されている。一例の要素は、他の例に有益に組み込まれ得ることが企図される。

本明細書に記載される例は、概して、温度依存応答を有する光学素子のための温度ロックループのためのデバイス及び方法に関する。一般に、いくつかの例に係るデバイスは、（電気ＩＣを含む）電気集積回路（ＩＣ）ダイ及び（光電子回路を含む）光学ダイを含む。光学ダイ及び光電子回路は、光学素子、フォトダイオード、及びヒータを含む。光学素子は、光信号を通過させるように構成され、光学素子は、温度依存光学応答を有する。例示的な光学素子は、リング変調器、ダブルリングフィルタ、マッハツェンダー干渉計（ＭＺＩ）などを含む。フォトダイオードは、光学素子を通過した光信号の少なくとも一部がフォトダイオードに入射するように、光学素子に対して配置される。ヒータは、光学素子に近接して配置される。電気ＩＣダイ及び電気ＩＣは、コントローラ及び第１のデジタルアナログ変換器（ＤＡＣ）を含む。フォトダイオードは、コントローラの入力ノードに電気的に結合される。コントローラの出力ノードは、第１のＤＡＣの入力ノードに電気的に結合され、第１のＤＡＣの出力ノードは、ヒータに電気的に結合される。一般に、コントローラは、光学素子が光信号の目標波長において目標光学応答を有することができるように、ヒータの温度を制御し、それによって光学素子の温度を制御するように構成される。コントローラは、第１のＤＡＣに、ディザリングデューティサイクルを有する電圧を出力させることができる。

更に、電気ＩＣのコントローラは、トランスインピーダンス段と、スライサ回路と、プロセッサ（例えば、デジタル信号プロセッサ（ＤＳＰ））とを含むことができる。トランスインピーダンス段は、トランスインピーダンス増幅器と、第２のＤＡＣを有する制御可能電流源とを含むことができる。プロセッサは、ＤＣ設定及び温度設定を反復的に追跡するように構成される。ＤＣ設定は、第２のＤＡＣにバイアス電圧を制御可能電流源に出力させる第２のＤＡＣへのコード出力を含むことができ、及び／又は制御可能電流源内のバイアスされたトランジスタを動作可能に結合又は結合解除させることができる１つ以上の選択信号を含むことができる。制御可能電流源は、トランスインピーダンス段によって出力される信号のＤＣ成分を低減及び／又は除去するように構成される。温度設定は、レベル選択値及びデューティコードを含むことができ、いくつかの例では、ディザリングデューティサイクルを有する熱コードが、レベル選択値及びデューティコードに基づいて生成され、第１のＤＡＣに出力される。第１のＤＡＣからの電圧出力は、光学素子が、例えば、目標波長と整合するピーク又は谷を有する光学応答を有するように、ヒータを制御して光学ダイ内の温度を達成することができる。ＤＣ設定及び温度設定は、スライサ回路からサンプリングされた信号に基づいて、及びトランスインピーダンス段から出力されたそれぞれの信号に基づいて追跡されることができる。いくつかの例では、追跡及びロックは、５３Ｇｂ／ｓ以上などの高速で動作する光学デバイスに対して実施されることができる。

様々な特徴が、図面を参照して以下に記載される。図面は縮尺どおりに描かれている場合もあるし、描かれていない場合もあり、同様の構造又は機能の要素は図面全体を通して同様の参照番号によって表されていることに留意されたい。図面は、特徴の説明を容易にすることのみを意図していることに留意されたい。それらは、「特許請求の範囲」に記載された発明の網羅的な説明として又は「特許請求の範囲」に記載された発明の範囲を限定するものとして意図されていない。加えて、図示された例は、示されたすべての態様又は利点を有する必要はない。特定の例に関連して記載される態様又は利点は、必ずしもその例に限定されず、そのように図示されていなくても、又はそのように明示的に記載されていなくても、任意の他の例において実施され得る。更に、本明細書に記載される方法は、特定の動作順序で記載される場合があるが、他の例による他の方法は、より多くの動作又はより少ない動作によって様々な他の順序（例えば、様々な動作の異なる直列又は並列実行を含む）で実施され得る。

以下の説明では、様々な信号、データ、又はコードは、様々な回路の動作の文脈で記載される。記載された信号、データ、又はコードは、信号、データ、又はコードが印加又は伝播される対応するノードを示し、更に、通信可能に結合及び／又は電気的に接続されるノードを示す。例えば、第１の回路から出力され、第２の回路に入力される信号、データ、又はコードの説明は、（信号、データ、又はコードが第１の回路から出力される）第１の回路の出力ノードが、（信号、データ、又はコードが第２の回路に入力される）第２の回路の入力ノードに通信可能に結合及び／又は電気的に接続されることを示す。そのようなノードの明示的な説明は、以下の説明において省略される場合があるが、当業者であれば、ノードの存在を容易に理解するであろう。更に、所与のノードは、マルチビットデータ又はマルチビットコードなど、複数のビット位置を有してもよい。

図１は、いくつかの例に係るデバイスのパッケージ１００を示している。パッケージ１００は、電気集積回路（ＩＣ）ダイ１０２と、光学ダイ１０４と、パッケージ基板１０６とを含む。電気ＩＣダイ１０２は、光学ダイ１０４に送信される電気信号を生成するように構成された様々な回路を含み、光学ダイ１０４の光学応答を制御するように構成された制御回路を含む。光学ダイ１０４は、受信された電気信号に基づいて光信号を生成し、例えば、光ファイバを介して光信号を送信するように構成される。

光学ダイ１０４は、外部電気コネクタ１１２によって電気ＩＣダイ１０２（例えば、電気ＩＣダイ１０２の裏面）に機械的に取り付けられ、電気的に結合される。外部電気コネクタ１１２は、いくつかの例ではｍｉｎｉｂｕｍｐｓである。電気ＩＣダイ１０２（例えば、電気ＩＣダイ１０２の前面）は、外部電気コネクタ１１４によってパッケージ基板１０６の第１の側に機械的に取り付けられ、電気的に結合される。外部電気コネクタ１１４は、いくつかの例では、制御コラプスチップ接続（Ｃ４）である。外部電気コネクタ１１６は、パッケージ基板１０６の第２の側（例えば、パッケージ基板１０６の第１の側とは反対側）にあり、パッケージ基板１０６に機械的に取り付けられ、電気的に結合される。

図２は、いくつかの例に係る図１のデバイスの少なくとも一部の簡略図である。図示の例では、電気ＩＣダイ１０２は、電気ＩＣ２０２を含み、光学ダイ１０４は、光電子回路２０４を含む。電気ＩＣ２０２は、コントローラ２１０及びＤＡＣ２１２を含む。図示されていないが、電気ＩＣ２０２は、光チャネルを介して光信号として送信されることになる電気信号を生成する回路を更に含む。光電子回路２０４は、光源２２０と、光学素子２２２と、光出力チャネル２２４と、フォトダイオード２２６と、ヒータ２２８とを含む。光学素子２２２は、リング変調器、ダブルリングフィルタ、マッハツェンダー干渉計（ＭＺＩ）など、光信号を通過させるように構成され、温度依存光学応答を有する任意の光学素子とすることができる。いくつかの例では、ヒータ２２８は、抵抗器である。しかしながら、任意のヒータが実装されることができる。

一般に、電気ＩＣ２０２の回路は、光電子回路２０４に伝達される電気信号を生成する。光源２２０は、受信した電気信号に基づいて光信号を生成し、光信号を光学素子２２２に送信する。光学素子２２２から出力された光信号は、光出力チャネル２２４を介して伝送される。フォトダイオード２２６は、光学素子２２２から出力される光信号の一部がフォトダイオード２２６に入射するように、光学ダイ１０４内に配置される。フォトダイオード２２６は、フォトダイオード２２６に入射する光信号に応答して、（例えば、ＶＤＤノードなどの電源ノードに電気的に結合されることによるものを含む）電流を生成するように構成される。フォトダイオード２２６は、コントローラ２１０に電気的に結合され、コントローラ２１０は、フォトダイオード２２６によって生成された電流を検出するように構成される。コントローラ２１０は、検出された電流に応答して、デジタル値をＤＡＣ２１２に出力する。ＤＡＣ２１２は、デジタル値をアナログ電圧及び／又は電流に変換するように構成される。ヒータ２２８は、ＤＡＣ２１２に電気的に結合され、光学素子２２２に近接して光学ダイ１０４内に配置される。ＤＡＣ２１２は、アナログ電圧及び／又は電流をヒータ２２８に出力するように構成される。受信したアナログ電圧及び／又は電流に応答して、ヒータ２２８は、光学素子２２２の温度を制御することができる。

いくつかの例では、光学素子２２２は、光学素子２２２の温度に基づいて変化することができる光学応答を有する。図３Ａ及び図３Ｂは、いくつかの例に係る光学素子２２２の光学応答に対する温度の影響を示すチャートである。図３Ａ及び図３Ｂのチャートは、ｘ軸に沿って波長（λ）を有し、ｙ軸に沿って光学素子２２２の光学応答の大きさ（｜Ｈ｜）（例えば、波長の関数として）を有する。図３Ａ及び図３Ｂは、光学素子２２２によって出力される光信号の中心波長（λ_ｃ）３０２を示している。図３Ａは、中心波長（λ_ｃ）３０２が光学応答の大きさのピークの右側（ＲＨＳ）にあるときの影響を示し、図３Ｂは、中心波長（λ_ｃ）３０２が光学応答の大きさのピークの左側（ＬＨＳ）にあるときの影響を示している。

図３Ａは、光学素子２２２が第１の温度にあるときの第１の応答３０４を示し、光学素子２２２が第２の温度にあるときの第２の応答３０６を示している。第１の温度は、第２の温度よりも低い。このＲＨＳシナリオでは、第１の応答３０４は、中心波長（λ_ｃ）３０２における第２の応答３０６の大きさ３１６よりも小さい中心波長（λ_ｃ）３０２における大きさ３１４を有する。光学素子２２２の温度を第１の温度から第２の温度に上昇させると、中心波長（λ_ｃ）３０２における大きさが増大し、中心波長（λ_ｃ）３０２が第２の応答３０６のピークに近付く。逆に、光学素子２２２の温度を第２の温度から第１の温度に低下させることは、中心波長（λ_ｃ）３０２における大きさの減少をもたらすことができ、これは、中心波長（λ_ｃ）３０２を第１の応答３０４のピークから更に遠ざける。

図３Ｂは、光学素子２２２が第１の温度にあるときの第１の応答３２４を示し、光学素子２２２が第２の温度にあるときの第２の応答３２６を示している。第１の温度は、第２の温度よりも低い。このＬＨＳシナリオでは、第１の応答３２４は、中心波長（λ_ｃ）３０２における第２の応答３２６の大きさ３３６よりも大きい中心波長（λ_ｃ）３０２における大きさ３３４を有する。光学素子２２２の温度を第１の温度から第２の温度に上昇させることは、中心波長（λ_ｃ）３０２における大きさの減少をもたらし、これは、中心波長（λ_ｃ）３０２を第２の応答３２６のピークから更に遠ざける。逆に、光学素子２２２の温度を第２の温度から第１の温度に低下させることは、中心波長（λ_ｃ）３０２における大きさの増加をもたらすことができ、これは、中心波長（λ_ｃ）３０２を第１の応答３２４のピークに近付ける。

一般に、本明細書に記載される例は、温度ロックループによって、光学素子２２２の温度を制御して、光学素子２２２の光学応答を制御することができる。ヒータ２２８は、光学素子２２２に近接して概して局所化された熱エネルギーを生成するように構成され、ヒータ２２８は、コントローラ２１０によって制御される。コントローラ２１０は、フォトダイオード２２６によって検出された光信号に応答して、ヒータ２２８を制御して熱エネルギーを供給し、光学素子２２２の温度を上昇及び／又は低下させて、例えば、光学素子２２２の光学応答の大きさのピーク又は谷を光信号の中心波長に近付けることができる。

いくつかの例では、ヒータ２２８は、光学素子２２２の温度を能動的に低下させなくてもよい。むしろ、熱エネルギーは、ヒートスプレッダを使用することなどによってパッケージ１００から放散することができ、ヒートスプレッダは、ヒータ２２８によって提供される低減された量の熱エネルギーと結合されたときに、光学素子２２２の温度の低下（例えば、熱エネルギーの集合的な低下）をもたらすことができる。そのような状況では、熱エネルギーが放散されるよりも大きい割合で熱エネルギーを提供するヒータ２２８によって温度を上昇させることができ、熱エネルギーが放散されるよりも小さい割合で熱エネルギー（もしあれば）を提供するヒータによって温度を低下させることができる。

図４は、いくつかの例に係る、図２の簡略化された概略図のより詳細な概略図である。コントローラ２１０は、ＤＣ制御可能トランスインピーダンス段と、スライサ回路４０２と、ＤＡＣ４０４と、ＤＳＰ４０６とを含む。ＤＣ制御可能トランスインピーダンス段は、電流源４１０と、抵抗器４１２と、トランスインピーダンス増幅器（ＴＩＡ）４１４と、制御可能電流源４１６と、ＤＡＣ４１８とを含む。

フォトダイオード２２６のカソードは、第１の電源ノード（例えば、ＶＤＤノード）に電気的に接続され、フォトダイオード２２６のアノードは、更にコントローラ２１０の入力ノードとすることができるＤＣ制御可能トランスインピーダンス段の入力ノード４２０に電気的に結合される。電流源４１０は、第１の電源ノード（例えば、ＶＤＤノード）と入力ノード４２０との間に電気的に接続される。電流源４１０は、電流源４１０が静電流又は定電流を提供するように構成されるように、静電流によってバイアスされる電流ミラーであるか、又はそれを含むことができる。制御可能電流源４１６は、入力ノード４２０と第２の電源ノード（例えば、接地ノード）との間に電気的に接続される。抵抗器４１２の第１の端子は、入力ノード４２０に電気的に接続され、抵抗器４１２の第２の端子（第１の端子の反対側）は、ＤＣ制御可能トランスインピーダンス段の出力ノード４２２に電気的に接続される。ＴＩＡ４１４の入力ノードは、入力ノード４２０に電気的に接続され、ＴＩＡ４１４の出力ノードは、出力ノード４２２に電気的に接続される。

スライサ回路４０２の信号入力ノードは、ＤＣ制御可能トランスインピーダンス段の出力ノード４２２に電気的に接続される。スライサ回路４０２の基準電圧入力ノードは、ＤＡＣ４０４の出力ノードに電気的に接続される。スライサ回路４０２の出力ノードは、ＤＳＰ４０６の入力ノードに電気的に接続される。いくつかの例では、スライサ回路４０２は、比較器とすることができるか、又は比較器を含むことができる。ＤＡＣ４０４の入力ノードは、基準電圧（Ｖ_ｒｅｆ）に対応するデジタル値を記憶するメモリ素子（例えば、電気ヒューズ（ｅＦｕｓｅ）など）に電気的に結合されることができる。基準電圧Ｖ_ｒｅｆは、いくつかの例では、Ｖ_ＤＤ／２とすることができる。

ＤＳＰ４０６は、制御可能電流源４１６及びＤＡＣ４１８を含むＤＣ制御可能トランスインピーダンス段のそれぞれの１つ以上の制御入力ノードに電気的に接続された１つ以上の制御出力ノードを有する。ＤＳＰ４０６は、制御可能電流源４１６の制御入力ノードに電気的に接続された制御出力ノードを有する。ＤＳＰ４０６は、ＤＡＣ４１８の入力ノードに電気的に接続された別の制御出力ノードを有する。ＤＡＣ４１８の出力ノードは、制御可能電流源４１６のバイアス電圧ノードに電気的に接続される。図示された例では、制御可能電流源４１６は、制御可能電流源４１６が制御されることができる２つの機構を有し、これについては後に詳述する。他の例では、１つの及び／又は異なる機構が、制御可能電流源４１６を制御するために実装されることができる。

ＤＳＰ４０６は、ＤＡＣ２１２の入力ノードに電気的に接続された別の出力ノードを有する。ＤＳＰ４０６は、組み合わせ論理、順序論理、状態機械、及び任意の他の回路を含むか、又はそれらの任意の組み合わせとすることができる。ＤＳＰ４０６は、概して、本明細書に記載される機能を実装するように構成され、更に、ハードウェアのみによって、機械実行可能命令を実行するハードウェアによって、又はそれらの組み合わせによって、機能の各々を実装することができる（例えば、機能の一部がハードウェアのみによって実装され、機能の別の部分が機械実行可能命令を実行するハードウェアによって実装される）。

ＤＡＣ２１２の出力ノードは、ヒータ２２８の入力ノードに電気的に結合される。図示された例では、ヒータ２２８は、抵抗器４３０を含むか、又は抵抗器である。抵抗器４３０は、図示の例では、ヒータ２２８の入力ノードと電源ノード（例えば、接地ノード）との間に電気的に接続される。

動作中、フォトダイオード２２６は、フォトダイオード２２６に入射する光信号に応答して電流を生成する。フォトダイオード２２６によって生成された電流は、入力電流Ｉ_ｉｎとして入力ノード４２０においてコントローラ２１０によって受信される。ＤＣ制御可能トランスインピーダンス段は、入力ノード４２０における入力電流Ｉ_ｉｎに基づいて、ＤＣ制御可能トランスインピーダンス段の出力ノード４２２において電圧信号を生成する。スライサ回路４０２は、出力ノード４２２における電圧信号がＤＡＣ４０４によって出力される基準電圧よりも大きいか否かに基づいて、論理「１」又は論理「０」を生成する。ＤＡＣ４０４は、例えば、ＤＡＣ４０４の入力ノードに通信可能に結合されたメモリ素子に記憶されたデジタル値に基づいて基準電圧を生成する。基準電圧は、静的電圧とすることができ、したがって、いくつかの例では、メモリ素子に記憶されたデジタル値は、静的とすることができる。ＤＳＰ４０６は、スライサ回路４０２によって生成された論理「１」及び論理「０」をサンプリングする。

ＤＳＰ４０６は、図５に示すように、ブロック５０２においてＤＣ設定を反復的に追跡し、ブロック５０４において温度設定を追跡する。ブロック５０２においてＤＣ設定を追跡するとき、ＤＳＰ４０６は、入力ノード４２０における入力電流Ｉ_ｉｎのＤＣ成分を第２の電源ノード（例えば、接地ノード）に分流する電流Ｉ_ＤＣを提供するように、制御可能電流源４１６及びＤＡＣ４１８のＤＣ設定を設定する。これは、低減及び／又は除去された出力ノード４２２における電圧信号のＤＣ成分をもたらすことができる。電圧信号のこのＤＣ成分を低減及び／又は除去することは、スライサ回路４０２及びＤＳＰ４０６に、フォトダイオード２２６に入射した光信号に対して論理「１」及び論理「０」をより正確に捕捉させることができる。

一般に、後でより詳細に記載されるように、ＤＳＰ４０６は、それに応答して、スライサ回路４０２から捕捉された論理「１」の数及び論理「０」の数に基づいて、制御可能電流源４１６の電流Ｉ_ＤＣを増加又は減少させる。ＤＡＣ２１２からヒータ２２８への電圧出力は、スライサ回路４０２からのサンプルがブロック５０２においてＤＣ設定追跡のために捕捉される期間中に、異なるデューティサイクル間でディザリングする。一般に、統計的に有意なサンプルサイズの場合、フォトダイオード２２６に入射する光信号は、等しい数の論理「１」及び論理「０」を有すると仮定される。したがって、異なるデューティサイクル間でディザリングするＤＡＣ２１２からの電圧出力を用いて、捕捉された論理「１」の数が、捕捉された論理「０」の数よりも例えば著しく大きい場合、ＤＣ成分が、出力ノード４２２における電圧信号内に存在してもよく、ＤＳＰ４０６は、それに応じて、出力ノード４２２における電圧信号のＤＣ成分を低減及び／又は除去するように、制御可能電流源４１６の電流Ｉ_ＤＣを調整する。逆に、捕捉された論理「０」の数が、捕捉された論理「１」の数よりも例えば著しく大きい場合、制御可能電流源４１６の電流Ｉ_ＤＣは、入力ノード４２０における入力電流Ｉ_ｉｎのＡＣ成分の一部を誤って迂回させる可能性があり、ＤＳＰ４０６は、それに応じて、出力ノード４２２における電圧信号の迂回されたＡＣ成分を復元するように、制御可能電流源４１６の電流Ｉ_ＤＣを調整する。

ブロック５０４において温度設定を追跡するとき、ＤＳＰ４０６は、ＤＡＣ２１２に提供されるコードを設定し、次に、電圧及び／又は電流をヒータ２２８（例えば、抵抗器４３０）に提供する。電圧及び／又は電流、並びに熱エネルギーがパッケージ１００から放散される速度に応じて、光学素子２２２の温度が維持されることができ、上昇させることができ、又は低下させることができ、それによって光学素子２２２の光学応答を調整することができる。コードは、ディザリングするデューティサイクルを有する。例えば、コードは、クロック信号が論理的にローである間に１つのデューティサイクルを有し、クロック信号が論理的にハイである間に別の異なるデューティサイクルを有することができる。後でより詳細に記載されるように、ＤＳＰ４０６は、クロック信号の個別のサイクル内の所与の時間にサンプリングされる論理「１」の数及び論理「０」の数に基づいて、ＤＡＣ２１２に提供されるコードのレベル及び／又はコードのデューティサイクルを応答的に増加又は減少させる。一般に、捕捉された論理「１」及び論理「０」の数は、光信号の中心波長が、部分的にＤＣ設定に起因して、光学素子２２２の光学応答のＲＨＳ上にあるかＬＨＳ上にあるかを示す。ＤＳＰ４０６は、ＤＡＣ２１２に提供されるコードのレベル及び／又はデューティサイクルを、捕捉された論理「１」及び論理「０」の数に基づいて調整させ、その結果、光学素子２２２の温度が応答して調整される。

例えば、パッケージ１００は、周囲温度が変化することができる環境内に配置されることができるため、ＤＳＰ４０６は、ＤＣ設定を反復的に追跡し、温度設定を追跡して、ヒータが熱エネルギーに変換する、ヒータ２２８に提供される電気エネルギーの量を調整することができる。各反復において、ＤＣ設定は、制御可能電流源４１６の電流Ｉ_ＤＣの量が各反復において新たに決定されることができるように、ある所定の初期量にリセットされることができる。温度設定は、反復ごとに調整されることができる。温度設定は、いくつかの例では、反復ごとにリセットされない。

以下の図及び説明は、いくつかの態様においてプログラム可能であるより詳細な例を提供する。他の例は、プログラム可能でなくてもよく、又はより少ない、より多い、若しくは異なる態様でプログラム可能であってもよい。当業者であれば、以下の例を変更して、様々なプログラマビリティを省略又は含める変更を容易に理解するであろう。

図６は、いくつかの例に係るＤＳＰ４０６の概略図を示している。ＤＳＰ４０６は、クロック分周回路６０２と、クロック生成回路６０４と、マルチプレクサ６０６、６１４と、最大／最小計算回路６０８と、同期回路６１０と、追跡回路６１２と、パルス幅変調（ＰＷＭ）回路６１６とを含む。図６は、様々な信号の説明を容易にするために、ＤＡＣ２１２、４１８、ヒータ２２８、スライサ回路４０２、及び制御可能電流源４１６を更に示している。

図６を詳細に説明する前に、図６において識別される様々な信号が、図７のタイミングチャートに関して一般的に記載される。この一般的な説明は、後で詳細に記載される動作及び機能を文脈説明するのに役立つ。ＤＳＰクロック信号（ｄｓｐ＿ｃｌｋ）は、一般に、ＤＳＰ４０６の動作が基づくクロック信号である。追跡クロック信号（ｔｒａｃｋ＿ｃｌｋ）は、ｄｓｐ＿ｃｌｋに基づく分周クロック信号である。本明細書に記載される例では、ｔｒａｃｋ＿ｃｌｋは、ｄｓｐ＿ｃｌｋの周波数の半分である周波数を有するが、ｔｒａｃｋ＿ｃｌｋの周波数は、ｄｓｐ＿ｃｌｋの周波数の他の分割された量とすることができる。一例では、ｄｓｐ＿ｃｌｋの周波数は８７５ＭＨｚであり、ｔｒａｃｋ＿ｃｌｋの周波数は４３７．５ＭＨｚである。

サンプリングクロック信号（ｓａｍｐｌｉｎｇ＿ｃｌｋ）及びピークロック信号（ｓｌｉｃｅｒ＿ｃｌｋ＿ｐｅａｋｌｏｃｋ）は、同じ周波数を有し、位相整合される。ｓａｍｐｌｉｎｇ＿ｃｌｋは、部分的に、ＤＳＰ４０６がブロック５０２のＤＣ設定追跡段階にあるとき、及びブロック５０４における温度設定追跡段階にあるときを制御する。ｓａｍｐｌｉｎｇ＿ｃｌｋは、プログラム可能とすることができる。一般に、ｓａｍｐｌｉｎｇ＿ｃｌｋは、ｄｓｐ＿ｃｌｋの周波数よりも数桁小さい周波数を有する。例えば、ｓａｍｐｌｉｎｇ＿ｃｌｋの周波数は、数十キロヘルツのオーダーから数十メガヘルツのオーダーとすることができる。ｓｌｉｃｅｒ＿ｃｌｋ＿ｐｅａｋｌｏｃｋは、一般に、ＤＳＰ４０６による決定が、スライサ回路４０２をリセットする温度設定を増加又は減少させるために行われる各サイクル内の短い時間を除いて、論理「１」レベルにある。

ＰＷＭモードクロック信号（ｐｗｍ＿ｍｏｄｅ＿ｃｌｋ）が図７に示されているが、これは、ＤＳＰ４０６では明示されていない場合がある。ｐｗｍ＿ｍｏｄｅ＿ｃｌｋは、ＰＷＭ回路６１６から信号が出力される周波数を示す。ｐｗｍ＿ｍｏｄｅ＿ｃｌｋは、ｄｓｐ＿ｃｌｋに基づく分周クロック信号である。ｐｗｍ＿ｍｏｄｅ＿ｃｌｋは、以下に説明する例では、プログラム可能な周波数を有する。ｐｗｍ＿ｍｏｄｅ＿ｃｌｋの周波数は、プログラム可能であろうとプログラム不可能であろうと、ｄｓｐ＿ｃｌｋの周波数の任意の分割量とすることができる。一例では、ｐｗｍ＿ｍｏｄｅ＿ｃｌｋは、２つのモード間でプログラム可能であり、その一方は、ｄｓｐ＿ｃｌｋの周波数の１６分の１である周波数を有するようにｐｗｍ＿ｍｏｄｅ＿ｃｌｋを制御し、その他方は、ｄｓｐ＿ｃｌｋの周波数の６４分の１である周波数を有するようにｐｗｍ＿ｍｏｄｅ＿ｃｌｋを制御する。

アナログ出力電圧（Ｖｏｕｔ＿ｔｈｅｒｍａｌ＿ｄａｃ）は、ＤＡＣ２１２からヒータ２２８に出力される。Ｖｏｕｔ＿ｔｈｅｒｍａｌ＿ｄａｃは、ＤＳＰ４０６から出力された信号に基づいて、ｐｗｍ＿ｍｏｄｅ＿ｃｌｋと同じ周波数を有する。Ｖｏｕｔ＿ｔｈｅｒｍａｌ＿ｄａｃは、ｋレベル電圧（ｖ［ｋ］）と（ｋ＋１）レベル電圧（ｖ［ｋ＋１］）との間で振動する。Ｖｏｕｔ＿ｔｈｅｒｍａｌ＿ｄａｃのデューティサイクルは、ｓａｍｐｌｉｎｇ＿ｃｌｋに基づいてディザリングされる。ｓａｍｐｌｉｎｇ＿ｃｌｋが論理的にローであるとき、Ｖｏｕｔ＿ｔｈｅｒｍａｌ＿ｄａｃは、デューティサイクルＤＣ０を有し、ｓａｍｐｌｉｎｇ＿ｃｌｋが論理的にハイであるとき、Ｖｏｕｔ＿ｔｈｅｒｍａｌ＿ｄａｃは、デューティサイクルＤＣ１を有する。デューティサイクルＤＣ１は、デューティサイクルＤＣ０よりも大きい。

デューティサイクルＤＣ０を有するＶｏｕｔ＿ｔｈｅｒｍａｌ＿ｄａｃは、ヒータ２２８における温度を温度Ｔｅｍｐ０にさせる。デューティサイクルＤＣ１を有するＶｏｕｔ＿ｔｈｅｒｍａｌ＿ｄａｃは、ヒータ２２８における温度を温度Ｔｅｍｐ０＋ｄｅｌｔａＴｅｍｐにさせる。デューティサイクルＤＣ０からデューティサイクルＤＣ１への変化からの遅延７０２は、温度が応答して変化する前に生じることができる。

ヒータ２２８における温度は、電気エネルギーがヒータ２２８によって熱エネルギーに変換される速度と、熱エネルギーがパッケージ１００から放散する速度との複合関数とすることができる。Ｖｏｕｔ＿ｔｈｅｒｍａｌ＿ｄａｃがより大きいとき（例えば、電圧ｖ［ｋ］に対する電圧ｖ［ｋ＋１］に対して）、より大きい熱エネルギーがヒータ２２８において変換される。したがって、Ｖｏｕｔ＿ｔｈｅｒｍａｌ＿ｄａｃのより大きいデューティサイクルは、Ｖｏｕｔ＿ｔｈｅｒｍａｌ＿ｄａｃのより小さいデューティサイクルと比較して、より多くの熱エネルギーがヒータ２２８において変換されることを可能にする（Ｖｏｕｔ＿ｔｈｅｒｍａｌ＿ｄａｃがデューティサイクルに対して同じ電圧間でディザリングすると仮定する）。これは、より多くの熱エネルギーをヒータ２２８に生じさせることができ、これは温度上昇を引き起こすことができる。温度の上昇は対数応答とすることができるが、図７は、例示を目的として段階的な上昇又は低下を示している。いくつかの例では、Ｖｏｕｔ＿ｔｈｅｒｍａｌ＿ｄａｃのデューティサイクルが増加される時間と、ヒータ２２８における温度が温度Ｔｅｍｐ０＋ｄｅｌｔａＴｅｍｐに到達する時間との間の遅延７０２は、６μｓ程度である。ディザリングＶｏｕｔ＿ｔｈｅｒｍａｌ＿ｄａｃの複数のサイクルは、デューティサイクルが増加される時間と、ヒータ２２８における温度が温度Ｔｅｍｐ０＋ｄｅｌｔａＴｅｍｐに到達する時間との間に生じることができる。

ヒータ２２８における温度は、どのｋレベル電圧ｖ［ｋ］及び（ｋ＋１）レベル電圧ｖ［ｋ＋１］がディザリングされるべきかを選択することによって、及びＶｏｕｔ＿ｔｈｅｒｍａｌ＿ｄａｃをディザリングするデューティサイクルを選択することによって、制御されることができる。ｋの値を選択することは、Ｖｏｕｔ＿ｔｈｅｒｍａｌ＿ｄａｃがディザリングする電圧レベルを決定する。これらの電圧レベルを選択することは、ヒータ２２８において達成されることができる温度の可能な範囲（例えば、温度Ｔｅｍｐ［ｋ］から温度Ｔｅｍｐ［ｋ＋１］まで）を決定することができる。

ディザリングのためにＶｏｕｔ＿ｔｈｅｒｍａｌ＿ｄａｃのデューティサイクルを選択することは、温度Ｔｅｍｐ［ｋ］から温度Ｔｅｍｐ［ｋ＋１］までの範囲内にあるヒータ２２８における温度を達成することができる。デューティサイクルは、ヒータ２２８によって変換された熱エネルギーの蓄積（例えば、積分）に起因して、温度Ｔｅｍｐ［ｋ］から温度Ｔｅｍｐ［ｋ＋１］までの範囲内のヒータ２２８における温度の補間を達成することができる。より低いデューティサイクルは、ヒータ２２８における温度を温度Ｔｅｍｐ［ｋ］に近付けることができ、より高いデューティサイクルは、ヒータ２２８における温度を温度Ｔｅｍｐ［ｋ＋１］に近付けることができる。

図６に戻って参照すると、クロック分周回路６０２は、入力クロック信号の周波数をある量、一例では２で分割するように構成される。クロック分周回路６０２は、周波数を２で分割するように構成されたクロックトＤフリップフロップを含むことができる。ｄｓｐ＿ｃｌｋは、クロック分周回路６０２の入力ノードに入力され、ｔｒａｃｋ＿ｃｌｋは、クロック分周回路６０２の出力ノードに出力される。

クロック生成回路６０４は、ｔｒａｃｋ＿ｃｌｋ、プログラマブルサンプリング周波数値（ｐｒｏｇ＿ｓａｍｐｌｉｎｇ＿ｆｒｅｑ）、及びプログラマブルサンプリングオフセット値（ｐｒｏｇ＿ｓａｍｐｌｉｎｇ＿ｏｆｆｓｅｔ）に基づいて、ｓａｍｐｌｉｎｇ＿ｃｌｋ及びｓｌｉｃｅｒ＿ｃｌｋ＿ｐｅａｋｌｏｃｋを生成するように構成される。クロック生成回路６０４は、ｓａｍｐｌｉｎｇ＿ｃｌｋ及びｓｌｉｃｅｒ＿ｃｌｋ＿ｐｅａｋｌｏｃｋを生成するための任意の適切な論理又は他の回路を含むことができる。ｐｒｏｇ＿ｓａｍｐｌｉｎｇ＿ｆｒｅｑは、ｓａｍｐｌｉｎｇ＿ｃｌｋのための一次周波数を選択することができ、利用可能な一次周波数は、クロック生成回路６０４によって実装されるアーキテクチャ及び回路によって決定されることができる。ｐｒｏｇ＿ｓａｍｐｌｉｎｇ＿ｏｆｆｓｅｔは、ｓａｍｐｌｉｎｇ＿ｃｌｋのための１つのサイクル内に含めるためにｔｒａｃｋ＿ｃｌｋの追加サイクルの数を選択することができ、追加サイクルの利用可能な数は、クロック生成回路６０４によって実装されるアーキテクチャ及び回路によって決定されることができる。一例として、ｐｒｏｇ＿ｓａｍｐｌｉｎｇ＿ｆｒｅｑによって示される選択された一次周波数の各サイクルに対してｔｒａｃｋ＿ｃｌｋの３２，７６８サイクルが発生し、ｐｒｏｇ＿ｓａｍｐｌｉｎｇ＿ｏｆｆｓｅｔによって示される追加のサイクル数が１２８であると仮定すると、ｓａｍｐｌｉｎｇ＿ｃｌｋは、ｓａｍｐｌｉｎｇ＿ｃｌｋのサイクル当たりｔｒａｃｋ＿ｃｌｋの３２，８９６サイクル（例えば、３２，７６８＋１２８）を達成する周波数を有することになる。ｓａｍｐｌｉｎｇ＿ｃｌｋの周波数は、以下に示すように数学的に表されることができる：

ここで、ｆ_{ｓａｍｐｌｉｎｇ＿ｃｌｋ}及びｆ_{ｔｒａｃｋ＿ｃｌｋ}は、ｓａｍｐｌｉｎｇ＿ｃｌｋ及びｔｒａｃｋ＿ｃｌｋのそれぞれの周波数であり、ｆ（ｐｒｏｇ＿ｓａｍｐｌｉｎｇ＿ｆｒｅｑ）は、ｐｒｏｇ＿ｓａｍｐｌｉｎｇ＿ｆｒｅｑによって示される主周波数であり、Ｃ（ｐｒｏｇ＿ｓａｍｐｌｉｎｇ＿ｆｒｅｑ）は、ｐｒｏｇ＿ｓａｍｐｌｉｎｇ＿ｏｆｆｓｅｔによって示される追加サイクル数である。以下の表１は、一例におけるｆ_{ｔｒａｃｋ＿ｃｌｋ}、ｐｒｏｇ＿ｓａｍｐｌｉｎｇ＿ｆｒｅｑ、ｆ（ｐｒｏｇ＿ｓａｍｐｌｉｎｇ＿ｆｒｅｑ）、ｐｒｏｇ＿ｓａｍｐｌｉｎｇ＿ｏｆｆｓｅｔ、Ｃ（ｐｒｏｇ＿ｓａｍｐｌｉｎｇ＿ｆｒｅｑ）、及びｆ_{ｓａｍｐｌｉｎｇ＿ｃｌｋ}の例示的な値を列挙している。

クロック生成回路６０４は、ｓａｍｐｌｉｎｇ＿ｃｌｋに基づいて、ｓｌｉｃｅｒ＿ｃｌｋ＿ｐｅａｋｌｏｃｋを更に生成する。ｓｌｉｃｅｒ＿ｃｌｋ＿ｐｅａｋｌｏｃｋは、一般に、ｓａｍｐｌｉｎｇ＿ｃｌｋの各サイクル中の比較的少量の時間を除いて、スライサ回路４０２を有効にする論理レベルにあり、ｓｌｉｃｅｒ＿ｃｌｋ＿ｐｅａｋｌｏｃｋは、上述したように、スライサ回路４０２をリセットする論理レベルにある。ｓｌｉｃｅｒ＿ｃｌｋ＿ｐｅａｋｌｏｃｋが、スライサ回路４０２をリセットする論理レベルにある時間は、ＤＳＰ４０６が、ブロック５０４における温度設定追跡段階中に、ＤＡＣ２１２へのコード出力を決定し、場合によっては調整することを可能にする。

マルチプレクサ６０６は、「１」選択入力ノードにおいてｔｒａｃｋ＿ｃｌｋを受信し、「０」選択入力ノードにおいてｓｌｉｃｅｒ＿ｃｌｋ＿ｐｅａｋｌｏｃｋを受信するように構成される。マルチプレクサ６０６は、後述するマルチプレクサ６１４から入力される制御信号に基づいて、ｔｒａｃｋ＿ｃｌｋとｓｌｉｃｅｒ＿ｃｌｋ＿ｐｅａｋｌｏｃｋとを選択的にスライサクロック信号（ｓｌｉｃｅｒ＿ｃｌｋ）として出力するように構成される。一般に、ＤＣ設定追跡が有効にされるとき、ｓｌｉｃｅｒ＿ｃｌｋは、ブロック５０２のＤＣ設定追跡段階中のｔｒａｃｋ＿ｃｌｋであり、ｓｌｉｃｅｒ＿ｃｌｋは、ブロック５０４の温度設定追跡段階中のｓｌｉｃｅｒ＿ｃｌｋ＿ｐｅａｋｌｏｃｋである。ＤＣ設定追跡が無効にされるとき、ｓｌｉｃｅｒ＿ｃｌｋは、ｔｒａｃｋ＿ｃｌｋである。

最大／最小計算回路６０８は、ｓａｍｐｌｉｎｇ＿ｃｌｋのサイクル中に捕捉のターゲットとされる論理「１」及び／又は「０」の最大数及び／又は最小数を計算するように構成される。スライサ回路４０２から捕捉された信号は相補信号であるため、論理「１」の最大数を決定することは、論理「０」の最小数を示すこともでき、その逆も同様である。したがって、論理「１」及び／又は「０」の最大数及び／又は最小数のいずれか又は組み合わせを使用して、様々な論理が実装されることができる。本明細書に記載される例では、最大／最小計算回路６０８は、論理「１」の最大数及び最小数を計算するように構成される。最大／最小計算回路６０８は、最大値及び／又は最小値を計算するための任意の適切な論理又は他の回路を含むことができる。

最大／最小計算回路６０８は、図示の例では、プログラム可能なＴＩＡ ＤＣ誤差比値（ｐｒｏｇ＿ｔｉａ＿ｄｃ＿ｒａｔｉｏ）、ｐｒｏｇ＿ｓａｍｐｌｉｎｇ＿ｆｒｅｑ、ｐｒｏｇ＿ｓａｍｐｌｉｎｇ＿ｏｆｆｓｅｔ、及びｔｒａｃｋ＿ｃｌｋに基づいて、論理「１」の最大数（ＭＡＸ_１）及び論理「１」の最小数（ＭＩＮ_１）を計算するように構成される。ｐｒｏｇ＿ｔｉａ＿ｄｃ＿ｒａｔｉｏは、ｓａｍｐｌｉｎｇ＿ｃｌｋの１サイクル内にスライサ回路４０２から捕捉されたいくつかのサンプルが含むことができるエラーサンプルの割合を示す。例えば、捕捉されたサンプルの数の１％が誤っている可能性があり、サンプルの数が３２，８９６である場合（例えば、上記の例におけるｓａｍｐｌｉｎｇ＿ｃｌｋの１サイクル当たりのｔｒａｃｋ＿ｃｌｋのサイクルの数）、エラーサンプルの数は、３２，８９６のうちの３２９とすることができる。

ＤＣ設定追跡の場合、ｓａｍｐｌｉｎｇ＿ｃｌｋの個々のサイクル中にｔｒａｃｋ＿ｃｌｋに基づいていくつかのサンプルがスライサ回路４０２から捕捉される。ｓａｍｐｌｉｎｇ＿ｃｌｋのサイクル中に、Ｖｏｕｔ＿ｔｈｅｒｍａｌ＿ｄａｃは、図７に関して上記で説明したように、ｓａｍｐｌｉｎｇ＿ｃｌｋの異なる部分について異なるデューティサイクルを有する。遅延７０２の後、ｓａｍｐｌｉｎｇ＿ｃｌｋの１サイクルの間、したがって、ヒータ２２８における温度は、光学素子２２２の応答が同様にディザリングするように、ディザリングするであろう。これらの条件下で、入力電流Ｉ_ｉｎのＤＣ成分が存在し、実質的に除去されない場合、ｔｒａｃｋ＿ｃｌｋに基づいてスライサ回路４０２から捕捉されたサンプルは、論理「０」の数と比較して著しく多い数の論理「１」を有することができ、逆もまた同様である。理想的には、入力電流Ｉ_ｉｎのＤＣ成分は除去され、論理「１」の数は論理「０」の数に等しい。統計的に有意なサンプルサイズの場合、スライサ回路４０２から捕捉されたサンプル内の論理「１」の数が論理「０」の数に等しくなるように、フォトダイオード２２６に入射する光信号の論理「１」の数が論理「０」の数に等しいと仮定される。したがって、取り込まれた論理「１」の数が取り込まれた論理「０」の数に等しいことからの任意のずれは、エラーであると想定される。したがって、ＭＡＸ_１は、ｓａｍｐｌｉｎｇ＿ｃｌｋの１サイクル当たりのｔｒａｃｋ＿ｃｌｋのサイクル数の半分に、ｐｒｏｇ＿ｔｉａ＿ｄｃ＿ｒａｔｉｏによって示される割合の半分と１との和を掛けたものとして計算され、ＭＩＮ_１は、ｓａｍｐｌｉｎｇ＿ｃｌｋの１サイクル当たりのｔｒａｃｋ＿ｃｌｋのサイクル数の半分に、ｐｒｏｇ＿ｔｉａ＿ｄｃ＿ｒａｔｉｏによって示される割合の半分と１との和を掛けたものとして計算される。ｓａｍｐｌｉｎｇ＿ｃｌｋの１サイクル当たりのｔｒａｃｋ＿ｃｌｋのサイクル数は、上述したように、ｐｒｏｇ＿ｓａｍｐｌｉｎｇ＿ｆｒｅｑｕｅｎｃｙによって示される主周波数の１サイクル当たりのｔｒａｃｋ＿ｃｌｋのサイクル数と、ｐｒｏｇ＿ｓａｍｐｌｉｎｇ＿ｏｆｆｓｅｔによって示される追加サイクル数との和として計算されることができる。ＭＡＸ_１は、以下に示すように数学的に表されることができる：

ここで、ｆ_{ｔｒａｃｋ＿ｃｌｋ}、ｆ（ｐｒｏｇ＿ｓａｍｐｌｉｎｇ＿ｆｒｅｑ）、Ｃ（ｐｒｏｇ＿ｓａｍｐｌｉｎｇ＿ｏｆｆｓｅｔ）は、上述した通りであり、Ｅ（ｐｒｏｇ＿ｔｉａ＿ｄｃ＿ｒａｔｉｏ）は、ｐｒｏｇ＿ｔｉａ＿ｄｃ＿ｒａｔｉｏによって示される割合（１００で除算される）である。ＭＡＸ_１が非整数である場合、ＭＡＸ_１は、最も近い整数に切り捨てられる。ＭＩＮ_１は、数学的に以下のように表されることができる：

ＭＩＮ_１が非整数である場合、ＭＩＮ_１は、最も近い整数に切り上げられる。
以下の表２は、表１に示されるようにｐｒｏｇ＿ｓａｍｐｌｉｎｇ＿ｆｒｅｑ［１：０］＝００及びｐｒｏｇ＿ｓａｍｐｌｉｎｇ＿ｏｆｆｓｅｔ［３：０］＝００００であると仮定して、ｐｒｏｇ＿ｔｉａ＿ｄｃ＿ｒａｔｉｏ、Ｅ（ｐｒｏｇ＿ｔｉａ＿ｄｃ＿ｒａｔｉｏ）、並びに結果として生じるＭＩＮ_１及びＭＡＸ_１についての例示的な値を列挙する。

とりわけ、追跡回路６１２に移る前に、追跡回路６１２からＤＡＣ ４１８及び制御可能電流源４１６に出力される信号について説明する。トランスインピーダンス段ＤＡＣデジタルコード（ｔｉａ＿ｄａｃ＿ｃｏｄｅ）は、追跡回路６１２からＤＡＣ４１８に出力されるマルチビット値（例えば、８ビット値）である。ＤＡＣ４１８は、ｔｉａ＿ｄａｃ＿ｃｏｄｅのマルチビット値をアナログバイアス電圧（ｖ＿ｔｉａ＿ｄａｃ）に変換し、このアナログバイアス電圧は、制御可能電流源４１６に出力される。トランスインピーダンス段電流選択デジタルコード（ｔｉａ＿ｉｃｔｒｌ）は、追跡回路６１２から制御可能電流源４１６に出力されるマルチビットコード（例えば、８ビットコード）である。

一般に、制御可能電流源４１６は、並列に電気的に接続された複数の直列接続されたトランジスタ対（例えば、直列に電気的に接続されたトランジスタのチャネル）を含む。各対について、トランジスタの一方は、ｖ＿ｔｉａ＿ｄａｃに電気的に接続されたゲートノードを有して、その抵抗器にバイアスをかけて抵抗を有し、トランジスタの他方は、ｔｉａ＿ｉｃｔｒｌの個別のビット位置に電気的に接続されたゲートノードを有して、個別の対のトランジスタを並列構成で選択的且つ動作可能に電気的に接続する。

ｖ＿ｔｉａ＿ｄａｃ及びｔｉａ＿ｉｃｔｒｌを示すために図８を簡単に参照すると、例示的な制御可能電流源４１６が示されている。制御可能電流源４１６は、ｉ個の直列接続されたｎ型トランジスタ対８０２－０、８０４－０、８０２－１、８０４－１、．．．８０２－（ｉ－１）、８０４－（ｉ－１）（例えば、ｎ型電界効果トランジスタＦＥＴ）を含む。

ｎ型トランジスタ８０２、８０４の直列接続された対の各対に対して、ｎ型トランジスタ８０２のソースノードは、電源ノード（例えば、接地ノード）に電気的に接続される。ｎ型トランジスタ８０２のドレインノードは、ｎ型トランジスタ８０４のソースノードに電気的に接続され、ｎ型トランジスタ８０４のドレインノードは、ノード８１０に電気的に接続される。したがって、直列接続されたｉ個のｎ型トランジスタ対８０２、８０４は、電気的に並列に接続される。ｎ型トランジスタ８０２のそれぞれのゲートノードは、ｖ＿ｔｉａ＿ｄａｃが印加されるノードに電気的に接続される。ｎ型トランジスタ８０４の各ゲートノードは、ｔｉａ＿ｉｃｔｒｌの個別のビット値が印加されるノードに電気的に接続される。例えば、ｎ型トランジスタ８０４－０のゲートノードは、ｔｉａ＿ｉｃｔｒｌ［０］が印加されるノードに電気的に接続され、ｎ型トランジスタ８０４－１のゲートノードは、ｔｉａ＿ｉｃｔｒｌ［１］が印加されるノードに電気的に接続される、などである。ｖ＿ｔｉａ＿ｄａｃは、所望の抵抗を有するようにｎ型トランジスタ８０２にバイアスをかけることができる。ｎ型トランジスタ８０２を並列に選択的且つ動作可能に接続して実効抵抗を達成するために、ｔｉａ＿ｉｃｔｒｌのビット位置は、選択的に、ｎ型トランジスタ８０４を個別に開（例えば、非導通）状態又は閉（例えば、導通）状態にさせることができる。バイアスされたｎ型トランジスタ８０２を並列に動作可能に電気的に接続することは、ノード８１０を流れる電流Ｉ_ＤＣを制御することができる。

図６に戻って、同期回路６１０は、スライサ回路４０２からの入力信号（ｔｉａ＿ｉｎ）をｔｒａｃｋ＿ｃｌｋに同期させるように構成される。同期回路６１０は、例えば、クロックトリガフリップフロップとすることができるか、又はクロックトリガフリップフロップを含むことができる。同期回路６１０は、同期したｔｉａ＿ｉｎを追跡回路６１２に出力する。

追跡回路６１２は、ｔｉａ＿ｉｎを追跡し、それに応じて、制御可能電流源４１６を制御するための（例えば、ＤＣ設定追跡のための）様々なコードを出力するように構成される。追跡回路６１２は、クロック分周回路６０２からｔｒａｃｋ＿ｃｌｋ、クロック生成回路６０４からｓａｍｐｌｉｎｇ＿ｃｌｋ、同期回路６１０から同期されたｔｉａ＿ｉｎ、最大／最小計算回路６０８からＭＩＮ_１及びＭＡＸ_１、並びにプログラム可能なＤＣ追跡信頼性投票値（ｐｒｏｇ＿ｔｉａ＿ｄｃ＿ｖｏｔｅ）を受信するように構成される。追跡回路６１２は、更に、ｔｉａ＿ｄａｃ＿ｃｏｄｅ、ｔｉａ＿ｉｃｔｒｌ、及び追跡ＤＣ設定段階完了信号（ｔｉａ＿ｄｃ＿ｔｒａｃｋ＿ｄｏｎｅ）を生成して出力するように構成される。

ｐｒｏｇ＿ｔｉａ＿ｄｃ＿ｖｏｔｅは、ｓａｍｐｌｉｎｇ＿ｃｌｋの事前定義された数のサイクル内のサンプリングサイクルの数であるか、又はそれを示し、ここで、ｔｉａ＿ｉｎから（ｔｒａｃｋ＿ｃｌｋに基づいて）捕捉された論理「１」の数は、ＤＣ設定追跡段階が完了したかどうかを判定するために、ＭＩＮ_１以上であり、ＭＡＸ_１以下である。

ｔｉａ＿ｄｃ＿ｔｒａｃｋ＿ｄｏｎｅは、ＤＣ設定追跡段階が完了したかどうかを示す。この例では、ｔｉａ＿ｄｃ＿ｔｒａｃｋ＿ｄｏｎｅは、ＤＣ設定追跡段階が進行中である間は論理「０」であり、ＤＣ設定追跡段階が完了したときは論理「１」である。

ｓａｍｐｌｉｎｇ＿ｃｌｋの個別のサイクルについてｔｒａｃｋ＿ｃｌｋに基づいて捕捉された論理「１」の数が、ｓａｍｐｌｉｎｇ＿ｃｌｋの所定のサイクル数が発生する前のｐｒｏｇ＿ｔｉａ＿ｄｃ＿ｖｏｔｅのサイクル数についてＭＩＮ_１以上且つＭＡＸ_１以下である場合、ｔｉａ＿ｄｃ＿ｔｒａｃｋ＿ｄｏｎｅは、ＤＣ設定追跡段階が完了したことを示すために論理「１」に設定される。そうでなければ、ｓａｍｐｌｉｎｇ＿ｃｌｋの所定数のサイクルが生じた後、ｔｉａ＿ｄａｃ＿ｃｏｄｅ及び／又はｔｉａ＿ｉｃｔｒｌは、制御可能電流源４１６の電流Ｉ_ＤＣを調整するように調整され、所定数のサイクルの別の反復が、ＤＣ設定追跡段階を継続するように実行される。このＤＣ設定追跡段階の更なる詳細は、後で説明される。

追跡回路６１２は、ｔｉａ＿ｄｃ＿ｔｒａｃｋ＿ｄｏｎｅを出力し、このｔｉａ＿ｄｃ＿ｔｒａｃｋ＿ｄｏｎｅは、上述したように、ＤＣ設定追跡段階中に論理「０」に設定され、ＤＣ設定追跡段階が完了すると論理「１」に設定される。マルチプレクサ６１４の「１」選択入力ノードには、ｔｉａ＿ｄｃ＿ｔｒａｃｋ＿ｄｏｎｅが反転されて入力される。論理「１」は、マルチプレクサ６１４の「０」選択入力ノードに入力される。マルチプレクサ６１４の選択制御入力ノードは、ユーザ設定可能なイネーブル信号とすることができるトランスインピーダンス段ＤＣ追跡イネーブル信号（ｔｉａ＿ｄｃ＿ｔｒａｃｋ＿ｅｎ）を受信する。マルチプレクサ６１４の出力ノードは、マルチプレクサ６０６の選択制御入力ノードに通信可能に結合される。（ｔｉａ＿ｄｃ＿ｔｒａｃｋ＿ｅｎが論理「０」に設定されるように）ＤＣ設定追跡が無効にされるとき、マルチプレクサ６１４は、論理「１」をマルチプレクサ６０６の選択制御入力ノードに出力し、これは、マルチプレクサ６０６に、ｓｌｉｃｅｒ＿ｃｌｋ＿ｐｅａｋｌｏｃｋをｓｌｉｃｅｒ＿ｃｌｋとしてスライサ回路４０２に出力させる。（ｔｉａ＿ｄｃ＿ｔｒａｃｋ＿ｅｎが論理「１」に設定されるように）ＤＣ設定追跡が有効にされるとき、マルチプレクサ６１４は、反転されたｔｉａ＿ｄｃ＿ｔｒａｃｋ＿ｄｏｎｅをマルチプレクサ６０６の選択制御入力ノードに出力し、これは、マルチプレクサ６０６に、ＤＣ設定追跡段階が完了したときに（例えば、ｔｉａ＿ｄｃ＿ｔｒａｃｋ＿ｄｏｎｅが論理「１」であるときに）、ｓｌｉｃｅｒ＿ｃｌｋ＿ｐｅａｋｌｏｃｋをｓｌｉｃｅｒ＿ｃｌｋとしてスライサ回路４０２に出力させ、ＤＣ設定追跡段階中に（例えば、ｔｉａ＿ｄｃ＿ｔｒａｃｋ＿ｄｏｎｅが論理「０」であるときに）、ｔｒａｃｋ＿ｃｌｋをｓｌｉｃｅｒ＿ｃｌｋとしてスライサ回路４０２に出力させる。

追跡回路６１２及びＰＷＭ回路６１６について説明する前に、ＰＷＭ回路６１６からＤＡＣ ２１２へ出力される信号について説明する。出力ＤＡＣ熱コード（Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：０］）は、ＰＷＭ回路６１６からＤＡＣ２１２に出力されるマルチビット値（例えば、図示の例では６４ビット熱コード）である。この例では、ＤＡＣ２１２は、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：０］の熱コードを、ヒータ２２８に出力されるＶｏｕｔ＿ｔｈｅｒｍａｌ＿ｄａｃに変換する。図９は、これらの信号の態様を示している。いずれの場合も、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：０］は、ｐｗｍ＿ｍｏｄｅ＿ｃｌｋの周波数を有する選択されたｋビット位置（Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［ｋ］）を有することができ、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［ｋ］（及び、いくつかのシナリオでは、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［ｋ＋１］又はＤｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［ｋ－１］）は、選択されたデューティサイクルでディザリングされることができる。ｐｗｍ＿ｍｏｄｅ＿ｃｌｋの１サイクルは、例えば、時刻ｔ０と時刻ｔ１との間である。更に、ｐｗｍ＿ｍｏｄｅ＿ｃｌｋの３サイクルは、例示を目的として時刻ｔ０から時刻ｔ２との間である。

Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［ｋ］は、時刻ｔ０と時刻ｔ２との間のデューティサイクルＤＣ０を有する。例示を目的として、デューティサイクルＤＣ０は５０％である。時刻ｔ０と時刻ｔ２との間では、ｋ－１ビット目（Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［ｋ－１］）から０ビット目（Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［０］）までのビット位置が論理「１」である。（ｋ＋１）ビット位置（Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［ｋ＋１］）から６３ビット位置（Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３］）までのビット位置は、論理「０」である。時刻ｔ０と時刻ｔ２との間のこれらの値を有するＤｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：０］のビット位置は、Ｖｏｕｔ＿ｔｈｅｒｍａｌ＿ｄａｃを、デューティサイクルＤＣ０に対応するデューティサイクルによって電圧ｖ［ｋ］と電圧ｖ［ｋ＋１］との間で振動させ、これは、図７に関して上述したように、ヒータ２２８における温度を温度Ｔｅｍｐ０にさせる。

時刻ｔ２において、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［ｋ］のデューティサイクルは、デューティサイクルＤＣ１に増加される。Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［ｋ］は、時刻ｔ２と時刻ｔ４との間のデューティサイクルＤＣ１を有する。例示を目的として、デューティサイクルＤＣ０は７０％である。時刻ｔ２から時刻ｔ４までの間、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［（ｋ－１）：０］は論理「１」であり、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：（ｋ＋１）］は論理「０」である。時刻ｔ２と時刻ｔ４との間でこれらの値を有するＤｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：０］のビット位置は、Ｖｏｕｔ＿ｔｈｅｒｍａｌ＿ｄａｃを、デューティサイクルＤＣ１に対応するデューティサイクルで電圧ｖ［ｋ］と電圧ｖ［ｋ＋１］との間で振動させる。時刻ｔ２と時刻ｔ４との間のＶｏｕｔ＿ｔｈｅｒｍａｌ＿ｄａｃは、図７に関して上述したように、ヒータ２２８における温度を温度Ｔｅｍｐ０＋ｄｅｌｔａＴｅｍｐまで上昇させる。図示されるように、ヒータ２２８における温度は、時刻ｔ２におけるデューティサイクルの増加に続く時刻ｔ３において、温度Ｔｅｍｐ０から温度Ｔｅｍｐ０＋ｄｅｌｔａＴｅｍｐまで増加する。いくつかの例では、（例えば、時刻ｔ２において）Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［ｋ］のデューティサイクルが増加される時間と（例えば、時刻ｔ３において）ヒータ２２８の温度が温度Ｔｅｍｐ０＋ｄｅｌｔａＴｅｍｐに到達した時間との間の遅延は、６μｓ程度である。更に、いくつかの例では、ｐｗｍ＿ｍｏｄｅ＿ｃｌｋのサイクルは、数十ナノ秒程度とすることができ、したがって、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［ｋ］を振動させる複数のサイクルが、デューティサイクルが増加される時間と、ヒータ２２８における温度が温度Ｔｅｍｐ０＋ｄｅｌｔａＴｅｍｐに到達する時間との間に生じてもよい。

時刻ｔ４において、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［ｋ］のデューティサイクルは、デューティサイクルＤＣ０に減少される。Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［ｋ］は、図９の時刻ｔ４以降のデューティサイクルＤＣ０を有する。時刻ｔ４以降において、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［（ｋ－１）：０］は論理「１」であり、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：（ｋ＋１）］は論理「０」である。時刻ｔ４に続くこれらの値を有するＤｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：０］のビット位置は、Ｖｏｕｔ＿ｔｈｅｒｍａｌ＿ｄａｃを、デューティサイクルＤＣ０に対応するデューティサイクルによって電圧ｖ［ｋ］と電圧ｖ［ｋ＋１］との間で振動させる。時刻ｔ４以降のＶｏｕｔ＿ｔｈｅｒｍａｌ＿ｄａｃは、ヒータ２２８の温度を温度Ｔｅｍｐ０まで低下させる。図示されるように、ヒータ２２８における温度は、時刻ｔ４におけるデューティサイクルの減少に続く時刻ｔ５において、温度Ｔｅｍｐ０＋ｄｅｌｔａＴｅｍｐから温度Ｔｅｍｐ０に減少する。

ヒータ２２８における温度は、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：０］のどのｋビット位置が振動されるべきかを選択することによって、及びＤｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［ｋ］をディザリングするためのデューティサイクルを選択することによって、制御されることができる。ｋの値を選択することは、Ｖｏｕｔ＿ｔｈｅｒｍａｌ＿ｄａｃが振動する電圧レベルを決定する。図示の例では、Ｖｏｕｔ＿ｔｈｅｒｍａｌ＿ｄａｃは、６５個の可能な電圧（ｖ［０］、ｖ［１］、．．ｖ［６４］）のうちの１つとすることができる。なぜなら、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：０］は、６４ビットコードだからである。利用可能な電圧は、ｖ［０］＜ｖ［１］＜ｖ［２］＜．．．＜ｖ［６４］となるように順次増加する。したがって、ｋのより大きい値を選択することは、より大きいレベルである電圧ｖ［ｋ］、ｖ［ｋ＋１］をもたらすことができ、逆に、ｋのより小さい値を選択することは、より低いレベルである電圧ｖ［ｋ］、ｖ［ｋ＋１］をもたらすことができる。これらの電圧レベルを選択することは、ヒータ２２８において達成されることができる温度の可能な範囲（例えば、温度Ｔｅｍｐ［ｋ］から温度Ｔｅｍｐ［ｋ＋１］まで）を決定することができる。

Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［ｋ］をディザリングするデューティサイクルを選択することは、温度Ｔｅｍｐ［ｋ］から温度Ｔｅｍｐ［ｋ＋１］までの範囲内にあるヒータ２２８における温度を達成することができる。デューティサイクルは、ヒータ２２８によって変換された熱エネルギーの蓄積（例えば、積分）に起因して、温度Ｔｅｍｐ［ｋ］から温度Ｔｅｍｐ［ｋ＋１］までの範囲内のヒータ２２８における温度の補間を達成することができる。より低いデューティサイクルは、ヒータ２２８における温度を温度Ｔｅｍｐ［ｋ］に近付けることができ、より高いデューティサイクルは、ヒータ２２８における温度を温度Ｔｅｍｐ［ｋ＋１］に近付けることができる。

図９の例示は、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：０］を示し、ｋは０ではなく、６３ではない（例えば、いくつかのビット位置が各々論理「１」であり、他のビット位置がそれぞれ論理「０」である）が、ｋは０とすることができ、６３とすることができる。更に、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［ｋ］のデューティサイクルは、０％とすることができ、１００％とすることができる。いくつかの例では、ｋが０であり、デューティサイクルが０％である場合、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：０］は飽和最小値にあり、いくつかの例では、ｋが６３であり、デューティサイクルが１００％である場合、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：０］は飽和最大値にある。

更に、以下のいくつかの例示的なシナリオによって示されるように、異なるデューティサイクル間のディザリングは、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：０］の複数のビット位置をデューティサイクルで振動させることができる。例えば、ディザリングステップ増加が２０％デューティサイクルであり、ｋビット位置のデューティサイクルが９０％である場合、デューティサイクルは、９０％デューティサイクルで振動するＤｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［ｋ］（ここで、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［（ｋ－１）： ０］は論理「１」であり、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３： （ｋ＋１）］は論理「０」である）と、１０％デューティサイクルで振動するＤｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［ｋ＋１］（ここで、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［ｋ：０］は論理「１」であり、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３： （ｋ＋２）］は論理「０」である）との間でディザリングされることができる。

再び図６を参照すると、追跡回路６１２は、ｔｉａ＿ｉｎを追跡し、それに応じて、ヒータ２２８を制御するために（例えば、温度設定追跡のために）、デューティコード（ｄｕｔｙ＿ｃｏｄｅ）及びｋレベル選択信号（ｋ＿ｓｅｌ）をＰＷＭ回路６１６に出力するように構成される。追跡回路６１２は、プログラム可能なＰＷＭ分解能値（ｐｒｏｇ＿ｐｗｍ＿ｒｅｓ）及びプログラム可能なＰＷＭステップ値（ｐｒｏｇ＿ｐｗｍ＿ｓｔｅｐ）を受信するように構成される。ｐｒｏｇ＿ｐｗｍ＿ｒｅｓは、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：０］の１つ以上のビット位置が振動する周波数（例えば、上述したｐｗｍ＿ｍｏｄｅ＿ｃｌｋの周波数）を示す値である。ｐｒｏｇ＿ｐｗｍ＿ｓｔｅｐは、ｄｕｔｙ＿ｃｏｄｅを増加させるステップサイズを示す値である。ｐｒｏｇ＿ｐｗｍ＿ｒｅｓ及びｐｒｏｇ＿ｐｗｍ＿ｓｔｅｐは、共に、ｄｕｔｙ＿ｃｏｄｅのための利用可能な値を明示的又は暗示的に決定するために使用されることができる。後に詳述するように、ｋ＿ｓｅｌは、ｓａｍｐｌｉｎｇ＿ｃｌｋが論理的にローであるときに、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：０］のどのｋビット位置が、ｄｕｔｙ＿ｃｏｄｅによって示されるデューティサイクルで振動されるかを示す。

いくつかの例では、ｐｒｏｇ＿ｐｗｍ＿ｒｅｓは、ｐｗｍ＿ｍｏｄｅ＿ｃｌｋの１サイクル当たりのｄｓｐ＿ｃｌｋのサイクル数を示す値であり、ｐｒｏｇ＿ｐｗｍ＿ｓｔｅｐは、ｄｕｔｙ＿ｃｏｄｅの増加又は減少当たりのｄｓｐ＿ｃｌｋのサイクル数を示す。一例では、ｄｓｐ＿ｃｌｋは、８７５ＭＨｚの周波数を有し、ｐｒｏｇ＿ｐｗｍ＿ｒｅｓは、ｐｗｍ＿ｍｏｄｅ＿ｃｌｋの１サイクル当たりｄｓｐ＿ｃｌｋの１６又は６４サイクルを示し、ｐｒｏｇ＿ｐｗｍ＿ｓｔｅｐは、ｄｕｔｙ＿ｃｏｄｅの増加又は減少当たりのｄｓｐ＿ｃｌｋの１、２、４又は８サイクルを示す。表３は、この例を、結果として得られるｄｕｔｙ＿ｃｏｄｅの利用可能な値と共に詳述する。

追跡回路６１２は、ｓａｍｐｌｉｎｇ＿ｃｌｋのそれぞれの立ち下がりエッジにおいてｔｉａ＿ｉｎの所定数のサンプルを捕捉するように構成され、捕捉されたサンプルに基づいて、温度設定追跡中にｋ＿ｓｅｌ及び／又はｄｕｔｙ＿ｃｏｄｅを増加又は減少させるように構成される。温度設定追跡のための第１の反復において、ｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅは、いくつかの値に初期化されることができる。温度設定追跡中、追跡回路６１２は、ｔｉａ＿ｉｎの所定のｎ個のサンプルを捕捉する。追跡回路６１２は、論理「１」の数が所定のｎ個の半分以上であるかどうかを判定する。そうである場合、追跡回路６１２は、ｄｕｔｙ＿ｃｏｄｅが最も高い利用可能な値でない限り、ｄｕｔｙ＿ｃｏｄｅを次の利用可能な値に増加させる。ｄｕｔｙ＿ｃｏｄｅが利用可能な最高値であるとき、追跡回路６１２は、（ｋ＿ｓｅｌが利用可能な最高値でない限り）ｋ＿ｓｅｌを１だけ増加させ、ｄｕｔｙ＿ｃｏｄｅを利用可能な最小値にリセットする。ｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅがそれぞれの利用可能な最高値である場合、ＰＷＭ回路６１６からの出力信号は飽和し、ｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅの値は維持される。そのようなシナリオでは、エラーフラグが設定されることができる。

以下の擬似コードは、上記の表３の例に基づいてｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅがどのように増分されることができるかを示す。この擬似コードは、数学的且つ暗黙的に、次の利用可能なｄｕｔｙ＿ｃｏｄｅを決定し、ｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅを連結することによって、ｋ＿ｓｅｌを増分し、適切な状況下でｄｕｔｙ＿ｃｏｄｅをリセットする。

ｔｅｍｐ＿ｉｎｃｒ＝（ｋ＿ｓｅｌ ｘ ２^６）＋ｄｕｔｙ＿ｃｏｄｅ＋２^{［（２ｘｐｒｏｇ＿ｐｗｍ＿ｒｅｓ）＋ｐｒｏｇ＿ｐｗｍ＿ｓｔｅｐ］}／／ｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅを連結する。増分ステップサイズを加算する
ｉｆ（ｔｅｍｐ＿ｉｎｃｒ＜４０９６）｛ｋ＿ｓｅｌ＝ｔｅｍｐ＿ｉｎｃｒ［１１：６］；ｄｕｔｙ＿ｃｏｄｅ＝ｔｅｍｐ＿ｉｎｃｒ［５：０］｝／／ｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅが飽和しておらず、増加させることができる場合、ｔｅｍｐ＿ｉｎｃｒから増分されたｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅを抽出する。

捕捉された論理「１」の数が所定のｎ数の半分以上でない場合、追跡回路６１２は、ｄｕｔｙ＿ｃｏｄｅが最も低い利用可能な値でない限り、ｄｕｔｙ＿ｃｏｄｅを次の利用可能な値に減少させる。ｄｕｔｙ＿ｃｏｄｅが利用可能な最小値であるとき、追跡回路６１２は、（ｋ＿ｓｅｌが利用可能な最小値でない限り）ｋ＿ｓｅｌを１だけ減少させ、ｄｕｔｙ＿ｃｏｄｅを利用可能な最大値にリセットする。ｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅがそれぞれの利用可能な最小値である場合、ＰＷＭ回路６１６からの出力信号は飽和し、ｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅの値は維持される。そのようなシナリオでは、エラーフラグが設定されることができる。

以下の擬似コードは、上記の表３の例に基づいてｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅがどのように減分されることができるかを示す。この擬似コードは、数学的且つ暗黙的に、次の利用可能なｄｕｔｙ＿ｃｏｄｅを決定し、ｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅを連結することによって、ｋ＿ｓｅｌを減分し、適切な状況下でｄｕｔｙ＿ｃｏｄｅをリセットする。

ｔｅｍｐ＿ｉｎｃｒ＝（ｋ＿ｓｅｌ ｘ ２^６）＋ｄｕｔｙ＿ｃｏｄｅ－２^{［（２ｘｐｒｏｇ＿ｐｗｍ＿ｒｅｓ）＋ｐｒｏｇ＿ｐｗｍ＿ｓｔｅｐ］}／／ｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅを連結する。増分ステップサイズを減算する
ｉｆ（ｔｅｍｐ＿ｉｎｃｒ＞－１）｛ｋ＿ｓｅｌ＝ｔｅｍｐ＿ｉｎｃｒ［１１：６］； ｄｕｔｙ＿ｃｏｄｅ＝ｔｅｍｐ＿ｉｎｃｒ［５：０］｝／／ｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅが飽和しておらず、減少させることができる場合、ｔｅｍｐ＿ｉｎｃｒから増分されたｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅを抽出する。

ｋ＿ｓｅｌ及び／又はｄｕｔｙ＿ｃｏｄｅのいずれかが、追跡回路６１２によって変更される（例えば、増加される、減少される、又はリセットされる）場合、追跡回路６１２は、ｔｉａ＿ｄｃ＿ｔｒａｃｋ＿ｄｏｎｅを論理「０」にリセットし、ｔｉａ＿ｄａｃ＿ｃｏｄｅ及びｔｉａ＿ｉｃｔｒｌを０にリセットする。ｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅの値を維持した後、又はｔｉａ＿ｄｃ＿ｔｒａｃｋ＿ｄｏｎｅ、ｔｉａ＿ｄａｃ＿ｃｏｄｅ、及びｔｉａ＿ｉｃｔｒｌをリセットした後、温度設定追跡が完了し、追跡回路６１２はＤＣ設定追跡にループバックする。

追跡回路６１２は、ＤＣ設定追跡及び温度設定追跡を実装するために、機械実行可能命令を更に実行することができる任意の論理、状態機械（例えば、有限状態機械）、及び／又は他の回路を実装することができる。

図６に関連して、図１０は、いくつかの例に係るＰＷＭ回路６１６の概略図である。ＰＷＭ回路６１６は、ｄｓｐ＿ｃｌｋ、ｔｒａｃｋ＿ｃｌｋ、ｐｒｏｇ＿ｐｗｍ＿ｒｅｓ、プログラマブルデューティサイクルディザリングステップ値（ｐｒｏｇ＿ｐｗｍ＿ｄｉｔｈｅｒ＿ｓｔｅｐ）、ｓａｍｐｌｉｎｇ＿ｃｌｋ、ｋ＿ｓｅｌ、及びｄｕｔｙ＿ｃｏｄｅを受信するように構成され、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：０］を生成して出力するように構成される。ＰＷＭ回路６１６は、ｋ＿ｓｅｌ、ｄｕｔｙ＿ｃｏｄｅ、及びｐｒｏｇ＿ｐｗｍ＿ｄｉｔｈｅｒ＿ｓｔｅｐに基づいて、ディザリングｋレベル選択値（ｋ＿ｓｅｌ＿ｄｉｔｈｅｒ）及びディザリングデューティコード値（ｄｕｔｙ＿ｃｏｄｅ＿ｄｉｔｈｅｒ）を生成するように構成され、ｓａｍｐｌｉｎｇ＿ｃｌｋが論理的にローであるとき、ｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅに基づいて、及びｓａｍｐｌｉｎｇ＿ｃｌｋが論理的にハイであるとき、ｋ＿ｓｅｌ＿ｄｉｔｈｅｒ及びｄｕｔｙ＿ｃｏｄｅ＿ｄｉｔｈｅｒに基づいて、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：０］を生成して出力するように構成される。

ＰＷＭ回路６１６は、一般に、ｐｒｏｇ＿ｐｗｍ＿ｄｉｔｈｅｒ＿ｓｔｅｐによって示されるデューティサイクルステップサイズをｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅに加算することによって、ｋ＿ｓｅｌ＿ｄｉｔｈｅｒ及びｄｕｔｙ＿ｃｏｄｅ＿ｄｉｔｈｅｒを生成するように構成された演算／論理ユニット（ＡＬＵ）１００２を含む。ＰＷＭ回路６１６のＡＬＵ１００２は、ｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅを連結し、ここで、ｄｕｔｙ＿ｃｏｄｅは最下位ビット位置であり、ｋ＿ｓｅｌは次に上位のビット位置であり、ｐｒｏｇ＿ｐｗｍ＿ｄｉｔｈｅｒ＿ｓｔｅｐによって示されるデューティサイクルステップサイズを、連結されたｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅに加算する。加算の後、連結されたｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅのビット位置の数の後の次の最上位ビット位置が「１」である場合、結果の残りの下位ビット位置はクリアされてもよい。加算後、連結されたｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅのビット位置の数の後の次の最上位ビット位置が「０」である場合、そのビット位置及び（連結からの）ｋ＿ｓｅｌへの配置に対応する結果の残りの下位ビット位置は、ｋ＿ｓｅｌ＿ｄｉｔｈｅｒであり、（連結からの）ｄｕｔｙ＿ｃｏｄｅへの配置に対応する最下位ビット位置は、ｄｕｔｙ＿ｃｏｄｅ＿ｄｉｔｈｅｒである。更に、ＡＬＵ１００２は、ｐｒｏｇ＿ｐｗｍ＿ｒｅｓに基づいてｐｒｏｇ＿ｐｗｍ＿ｄｉｔｈｅｒ＿ｓｔｅｐに対してチェック演算を実行するための論理を含むことができる。その後明らかになるように、利用可能なデューティサイクル、したがって利用可能なｄｕｔｙ＿ｃｏｄｅ＿ｄｉｔｈｅｒは、ｐｒｏｇ＿ｐｗｍ＿ｒｅｓによって示されるモードに基づいて制限されることができる。表３の例では、ｐｒｏｇ＿ｐｗｍ＿ｒｅｓが「０」であればｐｒｏｇ＿ｐｗｍ＿ｄｉｔｈｅｒ＿ｓｔｅｐのチェックは行われないが、ｐｒｏｇ＿ｐｗｍ＿ｄｉｔｈｅｒ＿ｓｔｅｐが４の倍数でなく、ｐｒｏｇ＿ｐｗｍ＿ｒｅｓが「１」であれば、ｐｒｏｇ＿ｐｗｍ＿ｄｉｔｈｅｒ＿ｓｔｅｐを次の４の倍数に丸めるチェックが行われる。以下の擬似コードは、所与のビット長を有する様々な値を用いたＡＬＵ１００２のこの演算の一例を示す。

（ｐｒｏｇ＿ｐｗｍ＿ｒｅｓ＝＝１）｛ｐｒｏｇ＿ｐｗｍ＿ｄｉｔｈｅｒ＿ｓｔｅｐ＝整数（ｐｒｏｇ＿ｐｗｍ＿ｄｉｔｈｅｒ＿ｓｔｅｐ／４）×４｝／／ｐｒｏｇ＿ｐｗｍ＿ｄｉｔｈｅｒ＿ｓｔｅｐがｐｒｏｇ＿ｐｗｍ＿ｒｅｓ＝１で示されるモードにおいて４の倍数でないとき、ｐｒｏｇ＿ｐｗｍ＿ｄｉｔｈｅｒ＿ｓｔｅｐを最も近い４の倍数に丸める。

ｔｅｍｐ＿ｃｏｎｃａｔ＝（ｋ＿ｓｅｌ ｘ ２^６＋ｄｕｔｙ＿ｃｏｄｅ／／ｔｅｍｐ＿ｃｏｎｃａｔは、１３ビット（［１２：０］）であり、ｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅは、各々６ビット（［５：０］）であり、ｔｅｍｐ＿ｃｏｎｃａｔ［１２］においてｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅを「０」と連結する。

ｔｅｍｐ＿ａｃｃｕｍ＿ｄｉｔｈｅｒ＝ｔｅｍｐ＿ｃｏｎｃａｔ＋ｐｒｏｇ＿ｐｗｍ＿ｄｉｔｈｅｒ＿ｓｔｅｐ
ｉｆ（ｔｅｍｐ＿ａｃｃｕｍ＿ｄｉｔｈｅｒ［１２］＝＝ １）｛ｔｅｍｐ＿ａｃｃｕｍ＿ｄｉｔｈｅｒ＝４０９６｝／／ｔｅｍｐ＿ａｃｃｕｍ＿ｄｉｔｈｅｒ＞＝４０９６である場合、ｔｅｍｐ＿ａｃｃｕｍ＿ｄｉｔｈｅｒ＝４０９６（ｔｅｍｐ＿ａｃｃｕｍ＿ｄｉｔｈｅｒ［１２］＝１及びｔｅｍｐ＿ａｃｃｕｍ＿ｄｉｔｈｅｒ［１１：０］＝ ０）と設定する
ｋ＿ｓｅｌ＿ｄｉｔｈｅｒ＝ｔｅｍｐ＿ａｃｃｕｍ＿ｄｉｔｈｅｒ［１２：６］／／ｔｅｍｐ＿ａｃｃｕｍ＿ｄｉｔｈｅｒからｋ＿ｓｅｌ＿ｄｉｔｈｅｒを抽出する
ｄｕｔｙ＿ｃｏｄｅ＿ｄｉｔｈｅｒ＝ｔｅｍｐ＿ａｃｃｕｍ＿ｄｉｔｈｅｒ［５：０］／／ｔｅｍｐ＿ａｃｃｕｍ＿ｄｉｔｈｅｒからｄｕｔｙ＿ｃｏｄｅ＿ｄｉｔｈｅｒを抽出する
以下の表４は、上記の擬似コードによって生成されるいくつかの例示的な値を示す。

ＰＷＭ回路６１６は、異なるデューティサイクルを有する中間信号（ＰＷＭ＿ｉｎｔ［ｍ］）を生成及び出力するように構成された状態機械及び／又はカウンタ１００４を含み、ＰＷＭ＿ｉｎｔ［ｍ］は、ｄｓｐ＿ｃｌｋ及びｐｒｏｇ＿ｐｗｍ＿ｒｅｓに基づく。例えば、所与のｍに対して、ＰＷＭ＿ｉｎｔ［ｍ］は、ｍ位置及びｐｒｏｇ＿ｐｗｍ＿ｒｅｓに基づいてｄｓｐ＿ｃｌｋのいくつかのサイクルに対してＰＷＭ＿ｉｎｔ［ｍ］として論理「１」をアサートし、続いてｐｒｏｇ＿ｐｗｍ＿ｒｅｓに基づいてｄｓｐ＿ｃｌｋの残りのサイクルに対してＰＷＭ＿ｉｎｔ［ｍ］として論理「０」をアサートすることによって生成されることができる。図１１Ａ及び図１１Ｂは、いくつかの例に係る、異なるｐｒｏｇ＿ｐｗｍ＿ｒｅｓに基づく様々なＰＷＭ＿ｉｎｔ［ｍ］のタイミング図である。

図１１Ａは、表３に示されるようにｐｒｏｇ＿ｐｗｍ＿ｒｅｓ＝０であるときの信号を示す（例えば、１３．６７ＭＨｚのｐｗｍ＿ｍｏｄｅ＿ｃｌｋの周波数又はｐｗｍ＿ｍｏｄｅ＿ｃｌｋの１サイクル当たりｄｓｐ＿ｃｌｋの６４サイクルを示す）。図１０では、ｐｗｍ＿ｍｏｄｅ＿ｃｌｋは明示的に生成されるのではなく、図１１Ａに参照として示されている。図１１Ａは、このモードにおける各ＰＷＭ＿ｉｎｔ［ｍ］及びｐｗｍ＿ｍｏｄｅ＿ｃｌｋの１サイクルに対応する、ｄｓｐ＿ｃｌｋの６４サイクルであるスパン１１０２を示している。このモードでは、状態機械及び／又はカウンタ１００４は、個別のＰＷＭ＿ｉｎｔ［ｍ］の各サイクルの開始時に、ＰＷＭ＿ｉｎｔ［ｍ］を論理「１」に設定する。状態機械及び／又はカウンタ１００４は、ｄｓｐ＿ｃｌｋのｍ個のサイクルの間、ＰＷＭ＿ｉｎｔ［ｍ］を論理「１」として維持する（例えば、ｄｓｐ＿ｃｌｋの立ち上がりエッジの数をカウントすることによって）。ｄｓｐ＿ｃｌｋの（ｍ＋１）サイクルにおいて、状態機械及び／又はカウンタ１００４は、ＰＷＭ＿ｉｎｔ［ｍ］を論理「０」に設定し、ＰＷＭ＿ｉｎｔ［ｍ］のサイクルにおけるｄｓｐ＿ｃｌｋのサイクルの残りの数を通して、ＰＷＭ＿ｉｎｔ［ｍ］をその値に維持する。例として、ＰＷＭ＿ｉｎｔ［０］は、ｄｓｐ＿ｃｌｋのサイクルがない場合に論理「１」であり、ｄｓｐ＿ｃｌｋのサイクルごとに論理「０」である。ＰＷＭ＿ｉｎｔ［１］は、ＰＷＭ＿ｉｎｔ［１］のサイクル内のｄｓｐ＿ｃｌｋの１つの初期サイクルに対して論理「１」であり、ＰＷＭ＿ｉｎｔ［１］のサイクル内のｄｓｐ＿ｃｌｋの６３個の後続サイクルに対して論理「０」である。ＰＷＭ＿ｉｎｔ［２］は、ＰＷＭ＿ｉｎｔ［２］のサイクル内のｄｓｐ＿ｃｌｋの２つの初期サイクルに対して論理「１」であり、ＰＷＭ＿ｉｎｔ［２］のサイクル内のｄｓｐ＿ｃｌｋの６２個の後続サイクルに対して論理「０」である。ＰＷＭ＿ｉｎｔ［６３］は、ＰＷＭ＿ｉｎｔ［６３］のサイクル内のｄｓｐ＿ｃｌｋの最初の６３サイクルにわたって論理「１」であり、ＰＷＭ＿ｉｎｔ［６３］のサイクル内のｄｓｐ＿ｃｌｋの最後のサイクルにわたって論理「０」である。

図１１Ｂは、表３に示されるようにｐｒｏｇ＿ｐｗｍ＿ｒｅｓ＝１であるときの信号を示している（例えば、５４．６９ＭＨｚのｐｗｍ＿ｍｏｄｅ＿ｃｌｋの周波数又はｐｗｍ＿ｍｏｄｅ＿ｃｌｋの１サイクル当たり１６サイクルのｄｓｐ＿ｃｌｋを示す）。図１１Ａと同様に、図１１Ｂには、ｐｗｍ＿ｍｏｄｅ＿ｃｌｋが参照として示されている。図１１Ｂは、更に、このモードにおける各ＰＷＭ＿ｉｎｔ［ｍ］及びｐｗｍ＿ｍｏｄｅ＿ｃｌｋの１サイクルに対応する、ｄｓｐ＿ｃｌｋの１６サイクルであるスパン１１０４を示している。このモードでは、状態機械及び／又はカウンタ１００４は、個別のＰＷＭ＿ｉｎｔ［ｍ］の各サイクルの開始時に、ＰＷＭ＿ｉｎｔ［ｍ］を論理「１」に設定する。状態機械及び／又はカウンタ１００４は、ｄｓｐ＿ｃｌｋの（ｍ／４）個のサイクルの間、ＰＷＭ＿ｉｎｔ［ｍ］を論理「１」として維持する（例えば、ｄｓｐ＿ｃｌｋの立ち上がりエッジの数をカウントすることによって）。ｄｓｐ＿ｃｌｋの（（ｍ／４）＋１）サイクルにおいて、状態機械及び／又はカウンタ１００４は、ＰＷＭ＿ｉｎｔ［ｍ］を論理「０」に設定し、ＰＷＭ＿ｉｎｔ［ｍ］のサイクルにおけるｄｓｐ＿ｃｌｋのサイクルの残りの数を通して、ＰＷＭ＿ｉｎｔ［ｍ］をその値に維持する。例として、ＰＷＭ＿ｉｎｔ［０］は、ｄｓｐ＿ｃｌｋのサイクルがない場合に論理「１」であり、ｄｓｐ＿ｃｌｋのサイクルごとに論理「０」である。ＰＷＭ＿ｉｎｔ［４］は、ＰＷＭ＿ｉｎｔ［４］のサイクル内のｄｓｐ＿ｃｌｋの１つの初期サイクルに対して論理「１」であり、ＰＷＭ＿ｉｎｔ［４］のサイクル内のｄｓｐ＿ｃｌｋの１５個の後続サイクルに対して論理「０」である。ＰＷＭ＿ｉｎｔ［８］は、ＰＷＭ＿ｉｎｔ［８］のサイクル内のｄｓｐ＿ｃｌｋの２つの初期サイクルに対して論理「１」であり、ＰＷＭ＿ｉｎｔ［８］のサイクル内のｄｓｐ＿ｃｌｋの１４個の後続サイクルに対して論理「０」である。ＰＷＭ＿ｉｎｔ［６０］は、ＰＷＭ＿ｉｎｔ［６０］のサイクル内のｄｓｐ＿ｃｌｋの最初の１５サイクルにわたって論理「１」であり、ＰＷＭ＿ｉｎｔ［６０］のサイクル内のｄｓｐ＿ｃｌｋの最後のサイクルにわたって論理「０」である。このモードでは、状態機械及び／又はカウンタ１００４は、任意のＰＷＭ＿ｉｎｔ［ｍ］を無効にすることができ、ｍは４の倍数ではない。

図１１Ａ及び図１１Ｂから明らかなように、ＰＷＭ＿ｉｎｔ［ｍ］のデューティサイクルは、ｍの値の増加とともに増加する。また、デューティサイクルは、図１１Ａ及び図１１Ｂに示される異なるモード間で異なるように分配されることができる。例えば、ＰＷＭ＿ｉｎｔ［４］を例にとると、図１１Ａでは、ＰＷＭ＿ｉｎｔ［４］は、スパン１１０２内のｄｓｐ＿ｃｌｋの最初の４サイクルに対して論理「１」であり、スパン１１０２内のｄｓｐ＿ｃｌｋの残りの６０サイクルに対して論理「０」であるのに対して、図１１Ｂでは、ＰＷＭ＿ｉｎｔ［４］は、スパン１１０２全体に分散されたｄｓｐ＿ｃｌｋの１サイクルの４つのインスタンスに対して論理「１」であり、スパン１１０２内のｄｓｐ＿ｃｌｋの残りの６０サイクルに対して論理「０」である。

図１０に戻って参照すると、ＰＷＭ回路６１６は、マルチプレクサ１０１０、１０２０、１０３０、１０３２及びフリップフロップ１０１２、１０１４、１０２２、１０２４、１０３４を更に含む。マルチプレクサ１０１０は、ＡＬＵ１０１２に通信可能に結合され、ｄｕｔｙ＿ｃｏｄｅを受信するように構成された「０」選択入力ノードを有し、ＡＬＵ１００２に通信可能に結合され、ｄｕｔｙ＿ｃｏｄｅ＿ｄｉｔｈｅｒを受信するように構成された「１」選択入力ノードを有する。マルチプレクサ１０１０は、ｓａｍｐｌｉｎｇ＿ｃｌｋを受信するように構成された選択制御入力ノードを有する。マルチプレクサ１０１０は、フリップフロップ１０１２の入力ノードに通信可能に結合された出力ノードを有する。フリップフロップ１０１２は、フリップフロップ１０１４の入力ノードに通信可能に結合された出力ノードを有する。フリップフロップ１０１４は、マルチプレクサ１０３０の選択制御入力ノードに通信可能に結合された出力ノードを有する。フリップフロップ１０１２は、ｔｒａｃｋ＿ｃｌｋを受信するように構成されたクロック入力ノードを有し、フリップフロップ１０１４は、ｄｓｐ＿ｃｌｋを受信するように構成されたクロック入力ノードを有する。明らかなように、マルチプレクサ１０１０及びフリップフロップ１０１２、１０１４の各入力ノード及び出力ノードは、マルチビットノードとすることができる。したがって、フリップフロップ１０１２又はフリップフロップ１０１４は、単一で概略的に示されているが、各々が個別のビット位置に対応する複数の単一ビットフリップフロップが、図示されたフリップフロップに対して実装されることができる。

マルチプレクサ１０２０は、ＡＬＵ１００２に通信可能に結合され、ｋ＿ｓｅｌを受信するように構成された「０」選択入力ノードを有し、ＡＬＵ１００２に通信可能に結合され、ｋ＿ｓｅｌ＿ｄｉｔｈｅｒを受信するように構成された「１」選択入力ノードを有する。マルチプレクサ１０２０は、ｓａｍｐｌｉｎｇ＿ｃｌｋを受信するように構成された選択制御入力ノードを有する。マルチプレクサ１０２０は、フリップフロップ１０２２の入力ノードに通信可能に結合された出力ノードを有する。フリップフロップ１０２２は、フリップフロップ１０２４の入力ノードに通信可能に結合された出力ノードを有する。フリップフロップ１０２４は、マルチプレクサ１０３２の選択制御入力ノードに通信可能に結合された出力ノードを有する。フリップフロップ１０２２は、ｔｒａｃｋ＿ｃｌｋを受信するように構成されたクロック入力ノードを有し、フリップフロップ１０２４は、ｄｓｐ＿ｃｌｋを受信するように構成されたクロック入力ノードを有する。明らかなように、マルチプレクサ１０２０及びフリップフロップ１０２２、１０２４の各入力ノード及び出力ノードは、マルチビットノードとすることができる。したがって、フリップフロップ１０２２又はフリップフロップ１０２４は、単一で概略的に示されているが、各々が個別のビット位置に対応する複数の単一ビットフリップフロップが、図示されたフリップフロップに対して実装されることができる。

マルチプレクサ１０３０は、図示の例では、ＡＬＵ１００２に通信可能に結合され、個別のＰＷＭ＿ｉｎｔ［ｍ］を受信するように構成された、６４個の「ｍ」選択入力ノードを有し、ｍは０から６３である。マルチプレクサ１０３０は、ＰＷＭデューティコード信号（ｐｗｍ＿ｄｕｔｙ＿ｃｏｄｅ）を出力するように構成された出力ノードを有する。

マルチプレクサ１０３２は、図示の例では、６５個の「ｑ」選択入力ノードを有し、ｑは０から６４である。６５個の「ｑ」選択入力ノードの各々は、６４ビット入力ノードであり、個別の熱コード（ｔｈｅｒｍ［ｑ］）を受信するように構成される。各ｔｈｅｒｍ［ｑ］について、マルチプレクサ１０３０から出力されたｐｗｍ＿ｄｕｔｙ＿ｃｏｄｅは、個別のｔｈｅｒｍ［ｑ］のｑビット位置にマッピングされ、ｑ未満である個別のｔｈｅｒｍ［ｑ］の各ビット位置が論理「１」に設定され、ｑよりも大きい個別のｔｈｅｒｍ［ｑ］の各ビット位置は、論理「０」に設定される。一般に、各ｔｈｅｒｍ［ｑ］に対して、６４ビット熱コードが生成され、ｑビット位置はｐｗｍ＿ｄｕｔｙ＿ｃｏｄｅで振動している。ｔｈｅｒｍ［６４］の各ビット位置は、論理「１」に設定される（例えば、ｔｈｅｒｍ［６４］の各ビット位置は、ｑ＝６４未満である）。ｔｈｅｒｍ［６４］は、飽和条件とすることができる。マルチプレクサ１０３２は、フリップフロップ１０３４の入力ノードに通信可能に結合された出力ノードを有する。フリップフロップ１０３４は、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：０］が供給されるＰＷＭ回路６１６の出力ノードである出力ノードを有する。フリップフロップ１０３４は、ｄｓｐ＿ｃｌｋを受信するように構成されたクロック入力ノードを有する。明らかなように、マルチプレクサ１０３２及びフリップフロップ１０３４の各入力ノード及び出力ノードは、図示された例において６４ビットノードである。したがって、フリップフロップ１０３４は単一で概略的に示されているが、各々が個別のビット位置に対応する６４個の単一ビットフリップフロップが、図示されたフリップフロップ１０３４のために実装されることができる。

図１０の更なる動作の説明において、フリップフロップ１０１２、１０１４、１０２２、１０２４、１０３４の動作は省略されている。これらのフリップフロップは、一般に、ｔｒａｃｋ＿ｃｌｋ又はｄｓｐ＿ｃｌｋなどの個別のクロックに信号を同期させる。このような動作は、当業者には容易に明らかであり、したがって、簡潔にするために省略される。

動作において、ＡＬＵ１００２は、上述したように、ｋ＿ｓｅｌ＿ｄｉｔｈｅｒ及びｄｕｔｙ＿ｃｏｄｅ＿ｄｉｔｈｅｒを生成して出力し、状態機械及び／又はカウンタ１００４は、上述したように、ＰＷＭ＿ｉｎｔ［ｍ］を生成して出力し、ここで、ｍは０から６３である。ｓａｍｐｌｉｎｇ＿ｃｌｋが論理ローであるとき（例えば、マルチプレクサ１０１０、１０２０のための「０」選択に対応して）、マルチプレクサ１０１０は、マルチプレクサ１０３０の選択制御入力ノードにｄｕｔｙ＿ｃｏｄｅを出力し、それによって、マルチプレクサ１０３０は、ｐｗｍ＿ｄｕｔｙ＿ｃｏｄｅとしてＰＷＭ＿ｉｎｔ［ｄｕｔｙ＿ｃｏｄｅ］を出力する。したがって、マルチプレクサ１０３０は、所望のデューティサイクルを有する信号を出力する。更に、ｓａｍｐｌｉｎｇ＿ｃｌｋが論理ローであるとき、マルチプレクサ１０２０は、ｋ＿ｓｅｌをマルチプレクサ１０３２の選択制御入力ノードに出力し、それにより、マルチプレクサ１０３２は、ｔｈｅｒｍ［ｋ＿ｓｅｌ］をＤｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：０］として出力する。したがって、マルチプレクサ１０３２は、所望のビット位置において所望のデューティサイクルを有する信号を有する熱コードを出力する。

ｓａｍｐｌｉｎｇ＿ｃｌｋが論理的にハイであるとき（例えば、マルチプレクサ１０１０、１０２０に対する「１」選択に対応して）、マルチプレクサ１０１０は、マルチプレクサ１０３０の選択制御入力ノードにｄｕｔｙ＿ｃｏｄｅ＿ｄｉｔｈｅｒを出力し、これは、マルチプレクサ１０３０にｐｗｍ＿ｄｕｔｙ＿ｃｏｄｅとしてＰＷＭ＿ｉｎｔ［ｄｕｔｙ＿ｃｏｄｅ＿ｄｉｔｈｅｒ］を出力させる。したがって、マルチプレクサ１０３０は、所望のデューティサイクルを有する信号を出力する。更に、ｓａｍｐｌｉｎｇ＿ｃｌｋが論理的にハイであるとき、マルチプレクサ１０２０は、ｋ＿ｓｅｌ＿ｄｉｔｈｅｒをマルチプレクサ１０３２の選択制御入力ノードに出力し、これは、マルチプレクサ１０３２に、ｔｈｅｒｍ［ｋ＿ｓｅｌ＿ｄｉｔｈｅｒ］をＤｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：０］として出力させる。したがって、マルチプレクサ１０３２は、ｓａｍｐｌｉｎｇ＿ｃｌｋが論理的にローであったときに出力される熱コードとは異なることができる、所望のビット位置において所望のデューティサイクルを有する信号を有する熱コードを出力する。

一般に、ｓａｍｐｌｉｎｇ＿ｃｌｋが論理的にローであるとき、以下のようになる：
Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：０］＝ｔｈｅｒｍ［ｋ＿ｓｅｌ］＝
｛（６３－ｋ＿ｓｅｌ）’ｄ０，ｐｗｍ＿ｄｕｔｙ＿ｃｏｄｅ＝ＰＷＭ＿ｉｎｔ［ｄｕｔｙ＿ｃｏｄｅ］，（ｋ＿ｓｅｌ）’ｂ１｝
ｓａｍｐｌｉｎｇ＿ｃｌｋが論理的にハイであるとき、以下のようになる：
Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：０］＝ｔｈｅｒｍ［ｋ＿ｓｅｌ＿ｄｉｔｈｅｒ］＝
｛（６３－ｋ＿ｓｅｌ＿ｄｉｔｈｅｒ）’ｄ０，ｐｗｍ＿ｄｕｔｙ＿ｃｏｄｅ＝ＰＷＭ＿ｉｎｔ［ｄｕｔｙ＿ｃｏｄｅ＿ｄｉｔｈｅｒ］，（ｋ＿ｓｅｌ＿ｄｉｔｈｅｒ）’ｂ１｝
図１２Ａ及び図１２Ｂは、いくつかの例に係る、ＤＳＰ４０６の追跡回路６１２の動作１２００Ａ、１２００Ｂのフローチャートである。ここで、ＤＳＰ４０６の全体的な動作について、図１２Ａ及び図１２Ｂのフローチャートを用いて説明する。概して、図１２Ａは、ＤＣ設定追跡を示し、図１２Ｂは、温度設定追跡を示している。

最初に、ユーザは、様々なプログラム可能な値の値をプログラムする。ユーザは、プログラム可能な値のためにＤＳＰ４０６にアクセス可能なメモリ、レジスタなどに値を書き込むことができる。ユーザは、ｐｒｏｇ＿ｐｗｍ＿ｒｅｓ、ｐｒｏｇ＿ｐｗｍ＿ｓｔｅｐ、ｐｒｏｇ＿ｐｗｍ＿ｄｉｔｈｅｒ＿ｓｔｅｐ、ｐｒｏｇ＿ｓａｍｐｌｉｎｇ＿ｆｒｅｑ、ｐｒｏｇ＿ｓａｍｐｌｉｎｇ＿ｏｆｆｓｅｔ、ｐｒｏｇ＿ｔｉａ＿ｄｃ＿ｒａｔｉｏ、ｐｒｏｇ＿ｔｉａ＿ｄｃ＿ｖｏｔｅ、及びｔｉａ＿ｄｃ＿ｔｒａｃｋ＿ｅｎの値を書き込む。

更に、クロック分周回路６０２は、上述したようにｄｓｐ＿ｃｌｋからｔｒａｃｋ＿ｃｌｋを生成する。クロック生成回路６０４は、上述したように、ｐｒｏｇ＿ｓａｍｐｌｉｎｇ＿ｆｒｅｑ、ｐｒｏｇ＿ｓａｍｐｌｉｎｇ＿ｏｆｆｓｅｔ及びｔｒａｃｋ＿ｃｌｋに基づいて、ｓａｍｐｌｉｎｇ＿ｃｌｋ及びｓｌｉｃｅｒ＿ｃｌｋ＿ｐｅａｋｌｏｃｋを生成する。最大／最小計算回路６０８は、上述したように、ｐｒｏｇ＿ｔｉａ＿ｄｃ＿ｒａｔｉｏ、ｐｒｏｇ＿ｓａｍｐｌｉｎｇ＿ｆｒｅｑ、ｐｒｏｇ＿ｓａｍｐｌｉｎｇ＿ｏｆｆｓｅｔに基づいて、ＭＡＸ_１及びＭＩＮ_１を計算する。

図１２Ａの動作１２００Ａを参照すると、ブロック１２０２において、ｔｉａ＿ｄａｃ＿ｃｏｄｅ、ｔｉａ＿ｉｃｔｒｌ、ｋ＿ｓｅｌ、ｔｉａ＿ｄｃ＿ｔｒａｃｋ＿ｄｏｎｅ、多数決カウンタ（ｃｏｕｎｔ＿ｍａｊｏｒｉｔｙ＿ｖｏｔｅ）、ラウンドトラックカウンタ（ｒｏｕｎｄ＿ｄｃ＿ｔｒａｃｋ）が０に設定され、ｄｕｔｙ＿ｃｏｄｅがｄｕｔｙ＿ｃｏｄｅの利用可能な値の範囲の中間値に設定される。ｔｉａ＿ｄａｃ＿ｃｏｄｅ及びｔｉａ＿ｉｃｔｒｌを０に設定することによって、制御可能電流源４１６によって生成される電流は、最小量に低減され、及び／又はオフにされ、これは、電流Ｉ_ｉｎからのＤＣ成分の除去を最小量に低減し、及び／又は電流Ｉ_ｉｎからのＤＣ成分を除去しない。ｄｕｔｙ＿ｃｏｄｅを中間値（例えば、図１０の例では３２）に設定することは、ｓａｍｐｌｉｎｇ＿ｃｌｋがローであるとき、ＰＷＭ回路６１６のマルチプレクサ１０３０にＰＷＭ＿ｉｎｔ［ｄｕｔｙ＿ｃｏｄｅ］を出力させ、その結果、出力ＰＷＭ＿ｉｎｔ［ｄｕｔｙ＿ｃｏｄｅ］は、５０パーセント又はその近くのデューティサイクルを有する。ｋ＿ｓｅｌを０に設定することは、ＰＷＭ回路６１６のマルチプレクサ１０３２に、ｓａｍｐｌｉｎｇ＿ｃｌｋがローのときに、ｔｈｅｒｍ［ｋ＿ｓｅｌ＝０］＝｛６３’ｄ０，ｐｗｍ＿ｄｕｔｙ＿ｃｏｄｅ＝ＰＷＭ＿ｉｎｔ［ｄｕｔｙ＿ｃｏｄｅ］｝をＤｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：０］として出力させる。更に、ＡＬＵ１００２は、ブロック１２０２において設定されたｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅとｐｒｏｇ＿ｐｗｍ＿ｄｉｔｈｅｒ＿ｓｔｅｐとに基づいて、ｋ＿ｓｅｌ＿ｄｉｔｈｅｒ及びｄｕｔｙ＿ｃｏｄｅ＿ｄｉｔｈｅｒを生成する。ＰＷＭ回路６１６のマルチプレクサ１０３２は、ｓａｍｐｌｉｎｇ＿ｃｌｋがハイのとき、ｔｈｅｒｍ［ｋ＿ｓｅｌ＿ｄｉｔｈｅｒ］＝｛（６３－ｋ＿ｓｅｌ＿ｄｉｔｈｅｒ）’ｄ０，ｐｗｍ＿ｄｕｔｙ＿ｃｏｄｅ＝ＰＷＭ＿ｉｎｔ［ｄｕｔｙ＿ｃｏｄｅ＿ｄｉｔｈｅｒ］，（ｋ＿ｓｅｌ＿ｄｉｔｈｅｒ）’ｂ１｝をＤｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：０］として出力する。したがって、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：０］は、ｓａｍｐｌｉｎｇ＿ｃｌｋに基づいて異なるデューティコードの間でディザリングするように設定され、これは、Ｖｏｕｔ＿ｔｈｅｒｍａｌ＿ｄａｃ及びヒータ２２８における温度に応答してディザリングさせる。

ブロック１２０４において、ｔｉａ＿ｄｃ＿ｔｒａｃｋ＿ｄｏｎｅが０に等しいかどうかの判定が行われる。ｔｉａ＿ｄｃ＿ｔｒａｃｋ＿ｄｏｎｅが０に等しくない場合、動作は、後述する図１２Ｂの温度設定追跡に進む。ｔｉａ＿ｄｃ＿ｔｒａｃｋ＿ｄｏｎｅが０に等しい場合、ブロック１２０６において、ｔｉａ＿ｉｎのサンプルが、ｓａｍｐｌｉｎｇ＿ｃｌｋの１サイクルの間、ｔｒａｃｋ＿ｃｌｋのそれぞれの立ち上がりエッジにおいて捕捉され、論理「１」の数がカウントされる。上述したように、ｓａｍｐｌｉｎｇ＿ｃｌｋの１サイクル中に、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：０］のデューティサイクルがディザリングし、それにより、ヒータ２２８における温度がディザリングする。ｓａｍｐｌｉｎｇ＿ｃｌｋの１つのサイクルを通してｔｉａ＿ｉｎのサンプルを捕捉することは、ヒータ２２８の異なる温度に起因する光学素子２２２の異なる光学応答に対する応答であるサンプルが捕捉されることをもたらすことができる。

ブロック１２０８において、捕捉された論理「１」の数がＭＩＮ_１以上且つＭＡＸ_１以下であるかどうかの判定が行われる。一般に、ブロック１２０８の判定は、捕捉された論理「１」の数がｐｒｏｇ＿ｔｉａ＿ｄｃ＿ｒａｔｉｏによって示される誤差範囲内にあるかどうかを示す。捕捉された論理「１」の数がＭＩＮ_１及びＭＡＸ_１内にある場合、ブロック１２１０において、ｃｏｕｎｔ＿ｍａｊｏｒｉｔｙ＿ｖｏｔｅが１だけ増分される。ブロック１２１０に続いて、又は捕捉された論理「１」の数がＭＩＮ_１及びＭＡＸ_１内にない場合、ブロック１２１２において、ｃｏｕｎｔ＿ｍａｊｏｒｉｔｙ＿ｖｏｔｅがｐｒｏｇ＿ｔｉａ＿ｄｃ＿ｖｏｔｅに等しいかどうかの判定が行われる。ｃｏｕｎｔ＿ｍａｊｏｒｉｔｙ＿ｖｏｔｅがｐｒｏｇ＿ｔｉａ＿ｄｃ＿ｖｏｔｅに等しい場合、ブロック１２１４において、ｔｉａ＿ｄｃ＿ｔｒａｃｋ＿ｄｏｎｅが１に設定され、ｃｏｕｎｔ＿ｍａｊｏｒｉｔｙ＿ｖｏｔｅ及びｒｏｕｎｄ＿ｄｃ＿ｔｒａｃｋが０に設定される。ブロック１２１４に続いて、動作は、ブロック１２０４にループバックする。

ｃｏｕｎｔ＿ｍａｊｏｒｉｔｙ＿ｖｏｔｅがｐｒｏｇ＿ｔｉａ＿ｄｃ＿ｖｏｔｅに等しくない場合、ブロック１２１６において、ｒｏｕｎｄ＿ｄｃ＿ｔｒａｃｋが所定数ｘに等しいかどうかの判定が行われる。所定数ｘは、プログラム可能な値とすることができるか、又はアルゴリズムに符号化されることができる。ｒｏｕｎｄ＿ｄｃ＿ｔｒａｃｋが所定数ｘに等しくない場合、ブロック１２１８において、ｒｏｕｎｄ＿ｄｃ＿ｔｒａｃｋは１だけ増分される。ブロック１２１８に続いて、動作は、ブロック１２０４にループバックする。

ｒｏｕｎｄ＿ｄｃ＿ｔｒａｃｋが所定数ｘに等しい場合、ブロック１２２０において、ｔｉａ＿ｄａｃ＿ｃｏｄｅ及び／又はｔｉａ＿ｉｃｔｒｌが増分される。ｔｉａ＿ｄａｃ＿ｃｏｄｅ及び／又はｔｉａ＿ｉｃｔｒｌを増分することは、制御可能電流源４１６を通る電流Ｉ_ＤＣを増加させる。ｔｉａ＿ｄａｃ＿ｃｏｄｅ及びｔｉａ＿ｉｃｔｒｌのうちの一方の増分は、いくつかの状況において、他方の減少を伴うことができる。ｔｉａ＿ｄａｃ＿ｃｏｄｅ及びｔｉａ＿ｉｃｔｒｌが変更される方法は、制御可能電流源４１６の構造及びブロック１２２０の各反復に対するターゲットステップ増加などの考慮事項に基づくことができる。例えば、ｔｉａ＿ｄａｃ＿ｃｏｄｅは、ｔｉａ＿ｄａｃ＿ｃｏｄｅがブロック１２２０の別の反復において飽和されるまで、ｔｉａ＿ｉｃｔｒｌを増加させることなく、ブロック１２２０のいくつかの後続の反復において独立して増加させることができ、その反復において、ｔｉａ＿ｄａｃ＿ｃｏｄｅは、低減された値に設定され、ｔｉａ＿ｉｃｔｒｌは増加される。低減されたｔｉａ＿ｄａｃ＿ｃｏｄｅ（及び対応する低減されたｖ＿ｔｉａ＿ｄａｃ）を用いても、ｔｉａ＿ｉｃｔｒｌを増加させることは、ｎ型トランジスタ８０２、８０４の別の直列接続された対が、ｎ型トランジスタ８０４のチャネルを通って流れる累積電流（したがって、電流Ｉ_ＤＣ）が増加されるように、ノード８１０と電源ノード（例えば、接地ノード）との間に動作可能に電気的に結合されることを引き起こすことができる。ブロック１２２０に続いて、ブロック１２２２において、ｃｏｕｎｔ＿ｍａｊｏｒｉｔｙ＿ｖｏｔｅ及びｒｏｕｎｄ＿ｄｃ＿ｔｒａｃｋが０に設定され、動作は、ブロック１２０４にループバックする。

一般に、ブロック１２０４～１２２２による動作のループは、ＤＣ設定追跡を形成する。ｒｏｕｎｄ＿ｄｃ＿ｔｒａｃｋは、ｒｏｕｎｄ＿ｄｃ＿ｔｒａｃｋがｘ回に等しくなり、ｔｉａ＿ｄａｃ＿ｃｏｄｅ及び／又はｔｉａ＿ｉｃｔｒｌが増加する前に、ブロック１２０６においてサンプルが捕捉される回数をカウントする。ｃｏｕｎｔ＿ｍａｊｏｒｉｔｙ＿ｖｏｔｅは、ｒｏｕｎｄ＿ｄｃ＿ｔｒａｃｋがｘ回未満である間に、ブロック１２０６において捕捉されたサンプルがＭＡＸ_１及びＭＩＮ_１によって示される誤差範囲内にある回数をカウントする。ｃｏｕｎｔ＿ｍａｊｏｒｉｔｙ＿ｖｏｔｅがｐｒｏｇ＿ｔｉａ＿ｄｃ＿ｖｏｔｅに等しくなるとき、ｔｉａ＿ｄａｃ＿ｃｏｄｅ及びｔｉａ＿ｉｃｔｒｌは、捕捉されたサンプルがある程度の信頼度でＭＡＸ_１及びＭＩＮ_１によって示される誤差範囲内にあるように十分な値である。ｃｏｕｎｔ＿ｍａｊｏｒｉｔｙ＿ｖｏｔｅがｐｒｏｇ＿ｔｉａ＿ｄｃ＿ｖｏｔｅに等しいことは、ＤＣ設定追跡を終了させ、ｔｉａ＿ｄｃ＿ｔｒａｃｋ＿ｄｏｎｅを１に設定させる。

一般に、ｘ回の反復（例えば、ｓａｍｐｌｉｎｇ＿ｃｌｋのｘ回のサイクルについてサンプルを捕捉すること）の後に、捕捉されたサンプルがＭＩＮ_１及びＭＡＸ_１によって示される誤差範囲内にあった反復の回数がｐｒｏｇ＿ｔｉａ＿ｄｃ＿ｖｏｔｅ未満である場合、ｔｉａ＿ｄａｃ＿ｃｏｄｅ及び／又はｔｉａ＿ｉｃｔｒｌを増分することによって電流Ｉ_ＤＣが増加され、ｃｏｕｎｔ＿ｍａｊｏｒｉｔｙ＿ｖｏｔｅ及びｒｏｕｎｄ＿ｄｃ＿ｔｒａｃｋをリセットすることによってＤＣ設定追跡のための後続の反復が継続する。ｘ回の反復が完了する前に、捕捉されたサンプルがＭＩＮ_１及びＭＡＸ_１によって示される誤差範囲内にあった反復の回数がｐｒｏｇ＿ｔｉａ＿ｄｃ＿ｖｏｔｅに等しい場合、ｔｉａ＿ｄｃ＿ｔｒａｃｋ＿ｄｏｎｅを１に設定することによってＤＣ設定追跡が終了し（ブロック１２０４に動作を温度設定追跡に進ませる）、温度設定追跡のために電流Ｉ_ＤＣが設定される。ｃｏｕｎｔ＿ｍａｊｏｒｉｔｙ＿ｖｏｔｅ及びｒｏｕｎｄ＿ｄｃ＿ｔｒａｃｋｉｎｇは、温度設定追跡に続くＤＣ設定追跡の後続の反復のためにリセットされる。

図１２Ａの動作１２００Ａに戻って参照すると、ブロック１２０４における決定が、ｔｉａ＿ｄｃ＿ｔｒａｃｋ＿ｄｏｎｅが０に等しくないこと（例えば、ＤＣ設定追跡が終了したこと）である場合、ブロック１２５２において、ｔｉａ＿ｉｎのサンプルが、ｓａｍｐｌｉｎｇ＿ｃｌｋのｙ個のサイクルの間、ｓａｍｐｌｉｎｇ＿ｃｌｋのサイクルのそれぞれの時間において捕捉され、捕捉された論理「１」の数及び論理「０」の数がカウントされる。いくつかの例では、各サンプルは、ｓａｍｐｌｉｎｇ＿ｃｌｋが論理的にローである間に、ｓａｍｐｌｉｎｇ＿ｃｌｋの立ち上がりエッジの前及びその近くの個別のサイクル中の時間に捕捉される。例えば、各サンプルは、ｓａｍｐｌｉｎｇ＿ｃｌｋの個別の立ち上がりエッジの前にｄｓｐ＿ｃｌｋの１０サイクルで捕捉されることができる。このサンプル時間に対応する立ち上がり又は立ち下がりエッジを有する専用信号が実装されることができる。

ブロック１２５４において、論理「１」及び論理「０」のカウントされた総数がｙ回に等しいかどうかの判定が行われる。そうでない場合、エラーが発生し、動作がＤＣ設定追跡のためにブロック１２０４にループバックするように、温度設定追跡が終了する。論理「１」及び論理「０」のカウントされた総数がｙ回に等しい場合、ブロック１２５６において、論理「１」のカウントされた数がｙ回の半分以上であるかどうかの判定が行われる。一般に、ブロック１２５６は、より多くの論理「１」又はより多くの論理「０」がカウントされたかどうかを判定する。

論理「１」のカウントされた数がｙ回の半分以上である場合、ブロック１２５８において、ｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅがそれぞれの最大値であるかどうかの判定が行われる。ｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅが双方ともそれぞれの最大値である場合（例えば、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：０］が最大デューティコードであることを示す）、ブロック１２６０において、ｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅは、それぞれの値で維持され、エラーフラグが設定されることができる。ブロック１２６０に続いて、動作がＤＣ設定追跡のためにブロック１２０４にループバックするように、温度設定追跡が終了する。ｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅのいずれか又は双方が個別の最大値でない場合、ブロック１２６２において、上述したように、ｋ＿ｓｅｌ及び／又はｄｕｔｙ＿ｃｏｄｅが増加される。ブロック１２６２に続いて、ブロック１２６４において、ｔｉａ＿ｄｃ＿ｔｒａｃｋ＿ｄｏｎｅ、ｔｉａ＿ｄａｃ＿ｃｏｄｅ、及びｔｉａ＿ｉｃｔｒｌが０に設定され、これは、温度設定追跡を終了し、後続のＤＣ設定追跡のための変数をリセットする。ブロック１２６４に続いて、動作は、ＤＣ設定追跡のためにブロック１２０４にループバックする。

論理「１」のカウントされた数がｙ回の半分以上でない場合、ブロック１２６６において、ｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅがそれぞれの最小値であるかどうかの判定が行われる。ｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅが双方ともそれぞれの最小値にある場合（例えば、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：０］が最小デューティコードにあることを示す）、ブロック１２６０において、ｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅはそれぞれの値で維持され、エラーフラグが設定されることができる。ブロック１２６０に続いて、動作がＤＣ設定追跡のためにブロック１２０４にループバックするように、温度設定追跡が終了する。ｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅのいずれか又は双方が個別の最小値でない場合、ブロック１２６８において、ｋ＿ｓｅｌ及び／又はｄｕｔｙ＿ｃｏｄｅは、上述したように減少される。ブロック１２６８に続いて、ブロック１２７０において、ｔｉａ＿ｄｃ＿ｔｒａｃｋ＿ｄｏｎｅ、ｔｉａ＿ｄａｃ＿ｃｏｄｅ、及びｔｉａ＿ｉｃｔｒｌが０に設定され、これは、温度設定追跡を終了し、後続のＤＣ設定追跡のための変数をリセットする。ブロック１２７０に続いて、動作は、ＤＣ設定追跡のためにブロック１２０４にループバックする。

ｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅを変化させることは、ＰＷＭ回路６１６に、ｋ＿ｓｅｌ＿ｄｉｔｈｅｒ及びｄｕｔｙ＿ｃｏｄｅ＿ｄｉｔｈｅｒを応答的に変化させる。ｋ＿ｓｅｌ、ｄｕｔｙ＿ｃｏｄｅ、ｋ＿ｓｅｌ＿ｄｉｔｈｅｒ、及びｄｕｔｙ＿ｃｏｄｅ＿ｄｉｔｈｅｒを変更することは、Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：０］に、異なるデューティコード間でディザリングさせ、これはひいては、Ｖｏｕｔ＿ｔｈｅｒｍａｌ＿ｄａｃに、異なるデューティサイクル間で、場合によっては異なる電圧レベル間でディザリングさせる。Ｖｏｕｔ＿ｔｈｅｒｍａｌ＿ｄａｃへの変化は、ヒータ２２８における温度を増加又は減少させる。

ＤＣ設定は、（Ｄｏｕｔ＿ｔｈｅｒｍａｌ＿ｃｏｄｅ［６３：０］のディザリングデューティサイクルから生じる）第１の温度と第２の温度との間で、ｓａｍｐｌｉｎｇ＿ｃｌｋに基づいて、ディザリングにわたってブロック１２０６において捕捉されたサンプルに基づいて決定される。記載される例では、ｓａｍｐｌｉｎｇ＿ｃｌｋが論理的にハイであるとき、第１の温度が光学素子２２２において生じ、ｓａｍｐｌｉｎｇ＿ｃｌｋが論理的にローであるとき、第１の温度よりも高い第２の温度が光学素子２２２において生じる。一般に、第１の温度及び第２の温度における光学素子２２２の光学応答は、図３Ａ又は図３Ｂに示されるようなものとすることができる。

図３ＡのＲＨＳシナリオでは、光学素子２２２が第２の温度にあり、中心波長（λ_ｃ）３０２において大きさ３１６を有する第２の応答３０６を有するときに捕捉されたサンプルは、光学素子２２２が第１の温度にあり、中心波長（λ_ｃ）３０２において大きさ３１４を有する第１の応答３０４を有するときに捕捉されたサンプルに対して、より低い損失を有する。記載される例では、サンプルは、ｓａｍｐｌｉｎｇ＿ｃｌｋが論理的にローであるとき、及びｓａｍｐｌｉｎｇ＿ｃｌｋがローであるときのサイクルの終わり近くで捕捉され、それは、光学素子２２２が第２の温度に到達するか、又はほぼ到達することを可能にする。サンプルが、光学素子２２２が第２の温度にあるときに捕捉されるとき、ＤＣ設定と比較して、大きさ３１６における応答３０６のより低い損失は、より多くの捕捉されたサンプルが論理「１」であることをもたらす。したがって、論理「１」のカウントされた数がサンプルの総数の半分以上であることは、図３Ａのように、光信号の中心波長（λ_ｃ）３０２が光学応答のＲＨＳ上にあることを一般に示す。温度設定（例えば、ｋ＿ｓｅｌ及び／又はｄｕｔｙ＿ｃｏｄｅ）は、概して、光学素子２２２の光学応答のピークを光信号の中心波長（λ_ｃ）３０２に向かって移動させるように、応答して増加される。

図３ＢのＬＨＳシナリオでは、光学素子２２２が第２の温度にあり、中心波長（λ_ｃ）３０２において大きさ３３６を有する第２の応答３２６を有するときに捕捉されたサンプルは、光学素子２２２が第１の温度にあり、中心波長（λ_ｃ）３０２において大きさ３３４を有する第１の応答３２４を有するときに捕捉されたサンプルと比較して、より大きな損失を有する。光学素子２２２が第２の温度にあるときにサンプルが捕捉されるとき、ＤＣ設定に対して、大きさ３３６における応答３２６の損失が大きいほど、捕捉されたサンプルのうち論理「１」となるものが少なくなる。したがって、論理「１」のカウントされた数がサンプルの総数の半分以上でないことは、図３Ｂのように、光信号の中心波長（λ_ｃ）３０２が光学応答のＬＨＳ上にあることを一般に示す。温度設定（例えば、ｋ＿ｓｅｌ及び／又はｄｕｔｙ＿ｃｏｄｅ）は、概して、光学素子２２２の光学応答のピークを光信号の中心波長（λ_ｃ）３０２に向かって移動させるように、応答して減少させられる。

当業者は、この温度設定追跡に対する変更（例えば、実装された論理に対する変更）を容易に理解することができる。例えば、ブロック１２５２において、ｓａｍｐｌｉｎｇ＿ｃｌｋがハイであるときにサンプルが捕捉される場合、論理「１」のカウントされた数がｙ回の半分以上であるとき、ｋ＿ｓｅｌ及び／又はデューティコードを減少させることができ、論理「１」のカウントされた数がｙ回の半分以上でないとき、ｋ＿ｓｅｌ及び／又はデューティコードを増加させることができる。

図１２Ａ及び図１２Ｂによって示されるように、ＤＣ設定追跡及び温度設定追跡は、図５に示されるように反復的に実行される。各反復を追跡するＤＣ設定を実行する前に、ｔｉａ＿ｄａｃ＿ｃｏｄｅ及びｔｉａ＿ｉｃｔｒｌは、ｔｉａ＿ｄａｃ＿ｃｏｄｅ及びｔｉａ＿ｉｃｔｒｌがｔｉａ＿ｄａｃ＿ｃｏｄｅ及びｔｉａ＿ｉｃｔｒｌの任意の以前の値から独立して決定されるように設定又はリセットされる。更に、温度設定追跡の反復は、温度設定追跡の前の反復によって生成されたｋ＿ｓｅｌ及びｄｕｔｙ＿ｃｏｄｅの値に基づくことができる。ＤＣ設定追跡及び温度設定追跡の反復により、例えば、デバイスが配置される環境の周囲温度が変化した場合に、デバイスが連続的に再較正されることができる。

図１３は、いくつかの例に係るデバイスの簡略化された概略図である。デバイス（図１のようなパッケージ内にあってもよい）は、電気ＩＣダイ１０２上の電気ＩＣ １３０２と、光学ダイ１０４上の光電子回路１３０４とを含む。電気ＩＣは、コントローラ２１０－１、２１０－２、２１０－３、ＤＡＣ２１２－１、２１２－２、２１２－３、及びコントローラ１３０３を含む。各コントローラ２１０－１、２１０－２、２１０－３及び対応するＤＡＣ２１２－１、２１２－２、２１２－３は、上述したコントローラ２１０及びＤＡＣ２１２のように構成され、概してそのように動作する。コントローラ１３０３は、コントローラ２１０－１、２１０－２、２１０－３に通信可能に結合され、コントローラ２１０－１、２１０－２、２１０－３間の動作を制御するように構成される。図示されていないが、電気ＩＣ１３０２は、光チャネルを介して光信号として送信される電気信号を生成する回路を更に含む。

光電子回路１３０４は、光源（具体的には図示せず）と、共通チャネル経路１３１０と、奇数チャネル経路１３１２と、偶数チャネル経路１３１４と、マッハツェンダー干渉計（ＭＺＩ）波長スプリッタ１３２０と、ＭＺＩフィルタ１３２２、１３２４と、フォトダイオード２２６と、ヒータ２２８－１、２２８－２、２２８－３とを含む。ヒータ２２８－１は、ＭＺＩ波長スプリッタ１３２０に近接して光学ダイ１０４内に配置される。ヒータ２２８－２は、ＭＺＩフィルタ１３２２に近接して光学ダイ１０４内に配置される。ヒータ２２８－３は、ＭＺＩフィルタ１３２４に近接して光学ダイ１０４内に配置される。

共通チャネル経路１３１０は、奇数チャネル光信号１３４０及び偶数チャネル光信号１３４２を搬送するように構成される。ＭＺＩ波長スプリッタ１３２０は、共通チャネル経路１３１０から奇数チャネル光信号１３４０及び偶数チャネル光信号１３４２を受信し、奇数チャネル光信号１３４０を奇数チャネル経路１３１２に分割し、偶数チャネル光信号１３４２を偶数チャネル経路１３１４に分割するように構成される。ＭＺＩフィルタ１３２２は、奇数チャネル経路１３１２から奇数チャネル光信号１３４０を受信し、スプリアス偶数チャネル光信号を抑制し、光チャネル上で奇数チャネル光信号１３４０を送信するように構成される。ＭＺＩフィルタ１３２４は、偶数チャネル経路１３１４から偶数チャネル光信号１３４２を受信し、スプリアス奇数チャネル光信号を抑制し、光チャネル上で偶数チャネル光信号１３４２を送信するように構成される。

フォトダイオード２２６は、ＭＺＩフィルタ１３２２、１３２４から出力された光信号の一部がフォトダイオード２２６に入射するように、光学ダイ１０４内に配置される。フォトダイオード２２６は、フォトダイオード２２６に入射する光信号に応答して電流を生成するように構成される。

フォトダイオード２２６の出力ノード１３３０は、コントローラ２１０－１、２１０－２、２１０－３のＤＣ制御可能トランスインピーダンス段の各入力ノード４２０－１、４２０－２、４２０－３に電気的に結合される。ヒータ２２８－１は、ＤＡＣ２１２－１に電気的に結合される。ヒータ２２８－２は、ＤＡＣ２１２－２に電気的に結合され、ヒータ２２８－３は、ＤＡＣ２１２－３に電気的に結合される。

動作中、フォトダイオード２２６は、フォトダイオード２２６に入射するＭＺＩフィルタ１３２２、１３２４からの光信号に応答して電流を生成する。フォトダイオード２２６によって生成された電流は、入力ノード４２０－１、４２０－２、４２０－３において、コントローラ２１０－１、２１０－２、２１０－３の間で分割され、個別の入力電流Ｉ_ｉｎ１、Ｉ_ｉｎ２、Ｉ_ｉｎ３として受信される。各コントローラ２１０－１、２１０－２、２１０－３は、上述したように、個別の入力電流Ｉ_ｉｎ１、Ｉ_ｉｎ２、Ｉ_ｉｎ３で動作する。コントローラ１３０３は、コントローラ２１０－１、２１０－２、２１０－３を制御して、コントローラ２１０－１、２１０－２、２１０－３間でＤＣ設定追跡及び温度設定追跡を順次実行する。

図１４は、いくつかの例に係るこの連続動作のフローチャートである。ブロック１４０２において、ＤＣ設定追跡がコントローラ２１０－１によって実行され、ブロック１４０４において、温度設定追跡がコントローラ２１０－１によって実行される。ブロック１４０６において、ＤＣ設定追跡がコントローラ２１０－２によって実行され、ブロック１４０８において、温度設定追跡がコントローラ２１０－２によって実行される。ブロック１４１０において、ＤＣ設定追跡がコントローラ２１０－３によって実行され、ブロック１４１２において、温度設定追跡がコントローラ２１０－３によって実行される。コントローラ１３０３は、どのコントローラがその温度設定追跡を終了したかに基づいて、どのコントローラがそのＤＣ設定追跡を開始するかを調整及び制御することができる。各コントローラ２１０－１、２１０－２、２１０－３に対する各ＤＣ設定追跡は、個別に上述したようなものとすることができ、各コントローラ２１０－１、２１０－２、２１０－３に対する各温度設定追跡は、個別に上述したようなものとすることができる。

したがって、図１３及び図１４の例は、複数の例えば光学フィルタを制御するために単一のフォトダイオードがどのように実装されることができるかを示している。この例は、同じフォトダイオードを使用する複数のコントローラの順次動作が、光学ダイ内の複数の例えば光学フィルタの温度を制御するように動作することができることを示している。

いくつかの非限定的な例は、以下のように表現されることができる。
実施例１．デバイスであって、
第１のコントローラであって、
入力ノード及び出力ノードを有する第１のＤＣ制御可能トランスインピーダンス段であって、第１のＤＣ制御可能トランスインピーダンス段の入力ノードが、フォトダイオードに電気的に結合されるように構成される、第１のＤＣ制御可能トランスインピーダンス段と、
入力ノード及び出力ノードを有する第１のスライサ回路であって、第１のスライサ回路の入力ノードが第１のＤＣ制御可能トランスインピーダンス段の出力ノードに電気的に結合される、第１のスライサ回路と、
第１のスライサ回路の出力ノードに電気的に結合された入力ノードを有する第１のプロセッサであって、第１のスライサ回路の出力ノード上の信号に基づいて第１のＤＣ制御可能トランスインピーダンス段の出力ノード上の信号のＤＣ成分を低減するように第１のＤＣ制御可能トランスインピーダンス段を制御するように構成された第１のプロセッサと、を備える第１のコントローラと、
第１のプロセッサの出力ノードに電気的に結合された入力ノードを有し、ヒータに電気的に結合されるように構成された出力ノードを有する第１のデジタルアナログ変換器（ＤＡＣ）であって、第１のプロセッサが、第１のスライサ回路の出力ノード上の信号に基づいて、第１のＤＡＣの出力ノード上の出力電圧を制御するように構成される、第１のデジタルアナログ変換器と、を備える、デバイス。

実施例２．
第１のＤＣ制御可能トランスインピーダンス段の入力ノードに電気的に結合されたフォトダイオードと、
光信号を通過させるように構成され、温度依存光学応答を有する光学素子であって、光信号の少なくとも一部がフォトダイオードに入射するようにフォトダイオードに対して配置された光学素子と、
第１のＤＡＣの出力ノードに電気的に結合されたヒータであって、光学素子に近接して配置されたヒータと、を更に備える、実施例１に記載のデバイス。

実施例３．第１のＤＣ制御可能トランスインピーダンス段が、
第１のＤＣ制御可能トランスインピーダンス段の入力ノードと第１のＤＣ制御可能トランスインピーダンス段の出力ノードとの間に電気的に接続されたトランスインピーダンス増幅器と、
第１のＤＣ制御可能トランスインピーダンス段の入力ノードと電源ノードとの間に電気的に接続された制御可能電流源と、を備える、実施例１に記載のデバイス。

実施例４．第１のプロセッサが、異なるデューティサイクル間でディザリングするように、第１のＤＡＣの出力ノード上の出力電圧を制御するように構成される、実施例１に記載のデバイス。

実施例５．第１のプロセッサが、
反復的に、
第１のＤＣ制御可能トランスインピーダンス段の出力ノード上の信号のＤＣ成分を低減するように第１のＤＣ制御可能トランスインピーダンス段を制御するためのＤＣ設定を決定することであって、第１のプロセッサが、ＤＣ設定を使用して第１のＤＣ制御可能トランスインピーダンス段の出力ノード上の信号のＤＣ成分を低減するように第１のＤＣ制御可能トランスインピーダンス段を制御するように構成される、決定することと、
ＤＣ設定を決定した後に、第１のＤＡＣの出力ノード上の出力電圧を制御するための温度設定を決定することであって、第１のプロセッサが、温度設定を使用して第１のＤＡＣの出力ノード上の出力電圧を制御するように構成される、決定することと、を行うように構成される、実施例１に記載のデバイス。

実施例６．前記第１のプロセッサが、
第１のスライサ回路の出力ノード上の信号のサンプルを捕捉し、第１のスライサ回路の出力ノード上の信号から捕捉された第１のサンプルに基づいて第１のＤＣ制御可能トランスインピーダンス段の電流制御設定を生成し、第１のスライサ回路の出力ノード上の信号から捕捉され、第１のサンプルが捕捉された後の第２のサンプルに基づいてデューティコード及びレベル選択コードを生成するように構成された追跡回路と、
デューティコード及びレベル選択コードに基づいてディザデューティコード及びディザレベル選択コードを生成し、第１のＤＡＣの入力ノードに出力されるディザデューティサイクルを有する熱コードを生成するように構成されたパルス幅変調回路と、を備える、実施例１に記載のデバイス。

実施例７．
第２のコントローラであって、
入力ノード及び出力ノードを有する第２のＤＣ制御可能トランスインピーダンス段であって、第２のＤＣ制御可能トランスインピーダンス段の入力ノードが、第１のＤＣ制御可能トランスインピーダンス段の入力ノードに電気的に接続され、第２のＤＣ制御可能トランスインピーダンス段の入力ノードが、フォトダイオードに電気的に結合されるように構成される、第２のＤＣ制御可能トランスインピーダンス段と、
入力ノード及び出力ノードを有する第２のスライサ回路であって、第２のスライサ回路の入力ノードが第２のＤＣ制御可能トランスインピーダンス段の出力ノードに電気的に結合される、第２のスライサ回路と、
第２のスライサ回路の出力ノードに電気的に結合された入力ノードを有する第２のプロセッサであって、第２のスライサ回路の出力ノード上の信号に基づいて第２のＤＣ制御可能トランスインピーダンス段の出力ノード上の信号のＤＣ成分を低減するように第２のＤＣ制御可能トランスインピーダンス段を制御するように構成された第２のプロセッサと、を備える第２のコントローラと、
第２のプロセッサの第１の出力ノードに電気的に結合された入力ノードを有し、第２のヒータに電気的に結合されるように構成された出力ノードを有する第２のＤＡＣであって、第２のプロセッサが、第２のスライサ回路の出力ノード上の信号に基づいて第２のＤＡＣの出力ノード上の出力電圧を制御するように構成される、第２のＤＡＣと、を更に備える、実施例１に記載のデバイス。

実施例８．デバイスの温度を制御するための方法であって、
プロセッサによって、プロセッサから、第１のＤＣ制御可能トランスインピーダンス段であって、温度依存光学応答を有する第１の光学素子から渡された光信号を入射させるように構成されたフォトダイオードに電気的に結合された入力ノードを有する第１のＤＣ制御可能トランスインピーダンス段に出力される第１のＤＣ設定を生成することであって、プロセッサが、第１のＤＣ制御可能トランスインピーダンス段の出力ノード上の信号に基づいて第１のＤＣ設定を生成する、生成することと、
第１のＤＣ設定を生成した後に、プロセッサによって、第１の温度設定を生成することであって、プロセッサから、第１の光学素子に近接して配置された第１のヒータに電気的に結合された出力ノードを有する第１のデジタルアナログ変換器（ＤＡＣ）への第１のコード出力が第１の温度設定に基づいており、プロセッサが、第１のＤＣ制御可能トランスインピーダンス段の出力ノード上の信号に基づいて第１の温度設定を生成する、生成することと、を含む、方法。

実施例９．第１のＤＣ設定を生成すること及び第１の温度設定を生成することが、反復的に実行される、実施例８に記載の方法。

実施例１０．第１の温度設定に基づいて、第１のＤＡＣの出力ノード上の電圧のデューティサイクルをディザリングすることを更に含む、実施例８に記載の方法。

実施例１１．第１のＤＣ設定を生成することが、
反復的に、投票カウンタが第１の所定量に等しくなるまで、
第１のＤＣ制御可能トランスインピーダンス段の出力ノード上の信号に基づいていくつかのサンプルを捕捉することと、
個別の反復の捕捉されたサンプルが誤差範囲内にあるとき、投票カウンタを増分することと、
ラウンドカウンタが第２の所定量未満であるとき、ラウンドカウンタを増分することと、
ラウンドカウンタが第２の所定量以上である場合、
第１のＤＣ設定を調整することと、
投票カウンタ及びラウンドカウンタをリセットすることと、を含む、実施例８に記載の方法。

実施例１２．第１の温度設定を生成することが、
第１のＤＣ制御可能トランスインピーダンス段の出力ノード上の信号に基づいていくつかのサンプルを捕捉することと、
捕捉されたサンプルが論理「１」の過半数を有するかどうかに基づいて、第１の温度設定を調整することと、を含む、実施例８に記載の方法。

実施例１３．第１のＤＣ制御可能トランスインピーダンス段が、
第１のＤＣ制御可能トランスインピーダンス段の入力ノードと第１のＤＣ制御可能トランスインピーダンス段の出力ノードとの間に電気的に接続されたトランスインピーダンス増幅器と、
第１のＤＣ制御可能トランスインピーダンス段の入力ノードと電源ノードとの間に電気的に接続された制御可能電流源であって、第１のＤＣ設定が制御可能電流源の電流を制御する、制御可能電流源と、を備える、実施例８に記載の方法。

実施例１４．第１のコードが、ディザリングするデューティサイクルを有する熱コードである、実施例８に記載の方法。

実施例１５．
第１の温度設定を生成した後に、温度依存光学応答を有する第２の光学素子から渡された光信号を入射させるように更に構成されたフォトダイオードに電気的に結合された入力ノードを有する第２のＤＣ制御可能トランスインピーダンス段に出力される第２のＤＣ設定であって、第２のＤＣ制御可能トランスインピーダンス段の出力ノード上の信号に基づいて生成される第２のＤＣ設定を生成することと、
第２のＤＣ設定を生成した後に、第２の温度設定を生成することであって、第２の光学素子に近接して配置された第２のヒータに電気的に結合された出力ノードを有する第２のＤＡＣへの第２のコード出力が第２の温度設定であって、第２のＤＣ制御可能トランスインピーダンス段の出力ノード上の信号に基づいて生成される第２の温度設定に基づいている、生成することと、を更に含む、実施例８に記載の方法。

実施例１６．デバイスであって、
光信号を通過させるように構成され、温度依存光学応答を有する光学素子と、
光学素子を通る光信号の少なくとも一部が入射するように、光学素子に対して配置されたフォトダイオードと、
光学素子に近接して配置され、電気エネルギーを熱エネルギーに変換するように構成されたヒータと、
トランスインピーダンス段であって、トランスインピーダンス段の入力ノードがフォトダイオードに電気的に結合され、トランスインピーダンス段が、トランスインピーダンス段の入力ノードと電源ノードとの間に電気的に接続された制御可能電流源を備える、トランスインピーダンス段と、
スライサ回路であって、スライサ回路の入力ノードがトランスインピーダンス段の出力ノードに電気的に結合される、スライサ回路と、
プロセッサであって、プロセッサの入力ノードがスライサ回路の出力ノードに電気的に結合され、プロセッサが、スライサ回路の出力ノード上の出力信号に基づいて制御可能電流源の電流を制御するように構成され、スライサ回路の出力ノード上の出力信号に基づいてヒータに提供される電気エネルギーの量を制御するように構成される、プロセッサと、を備える、デバイス。

実施例１７．デジタルアナログ変換器（ＤＡＣ）を更に備え、ＤＡＣの入力ノードが、プロセッサの出力ノードに電気的に結合され、ＤＡＣの出力ノードが、ヒータに電気的に結合され、プロセッサが、ＤＡＣの出力ノード上の出力電圧を制御することによって、ヒータに提供される電気エネルギーの量を制御するように構成される、実施例１６に記載のデバイス。

実施例１８．プロセッサが、ＤＡＣの入力ノードに電気的に結合されたプロセッサの出力ノード上に、ディザリングデューティサイクルを有する熱コードを出力するように構成される、実施例１７に記載のデバイス。

実施例１９．プロセッサが、制御可能電流源の電流を制御するための第１の設定を生成するように構成され、プロセッサが、投票カウンタが第１の所定量に等しくなるまで、反復的に第１の設定を生成するように構成され、
スライサ回路の出力ノード上の出力信号のいくつかの第１のサンプルを捕捉することと、
個別の反復の捕捉された第１のサンプルが誤差範囲内にあるとき、投票カウンタを増分することと、
ラウンドカウンタが第２の所定量未満であるとき、ラウンドカウンタを増分することと、
ラウンドカウンタが第２の所定量に等しい場合、
第１の設定を調整することと、
投票カウンタ及びラウンドカウンタをリセットすることと、を含む、実施例１６に記載のデバイス。

実施例２０．プロセッサが、ヒータに提供される電気エネルギーの量を制御するための熱コードであって、プロセッサの出力ノード上に出力される熱コードを生成するように構成され、プロセッサが、
スライサ回路の出力ノード上の出力信号のいくつかの第２のサンプルを捕捉することと、
捕捉された第２のサンプルが論理「１」の過半数を有するかどうかに基づいて選択設定を調整することと、
選択設定に基づいて熱コードを生成することと、によって熱コードを生成するように構成される、実施例１９に記載のデバイス。

上記は特定の例を対象とするが、他の例及び更なる例が、その基本的な範囲から逸脱することなく考案されてもよく、その範囲は、以下の実施例によって決定される。

Claims (14)

1. デバイスであって、
   第１のコントローラであって、
   入力ノード及び出力ノードを有する第１のＤＣ制御可能トランスインピーダンス段であって、前記第１のＤＣ制御可能トランスインピーダンス段の前記入力ノードが、フォトダイオードに電気的に結合されるように構成される、第１のＤＣ制御可能トランスインピーダンス段と、
   入力ノード及び出力ノードを有する第１のスライサ回路であって、前記第１のスライサ回路の前記入力ノードが前記第１のＤＣ制御可能トランスインピーダンス段の前記出力ノードに電気的に結合される、第１のスライサ回路と、
   前記第１のスライサ回路の前記出力ノードに電気的に結合された入力ノードを有する第１のプロセッサであって、前記第１のスライサ回路の前記出力ノード上の信号に基づいて前記第１のＤＣ制御可能トランスインピーダンス段の前記出力ノード上の信号のＤＣ成分を低減するように前記第１のＤＣ制御可能トランスインピーダンス段を制御するように構成された第１のプロセッサと、を備える第１のコントローラと、
   前記第１のプロセッサの出力ノードに電気的に結合された入力ノードを有し、ヒータに電気的に結合されるように構成された出力ノードを有する第１のデジタルアナログ変換器（ＤＡＣ）であって、前記第１のプロセッサが、前記第１のスライサ回路の前記出力ノード上の信号に基づいて、前記第１のＤＡＣの前記出力ノード上の出力電圧を制御するように構成される、第１のデジタルアナログ変換器と、を備え、
   前記デバイスは更に、
   前記第１のＤＣ制御可能トランスインピーダンス段の前記入力ノードに電気的に結合された前記フォトダイオードと、
   光信号を通過させるように構成され、温度依存光学応答を有する光学素子であって、前記光信号の少なくとも一部が前記フォトダイオードに入射するように前記フォトダイオードに対して配置された光学素子と、
   前記第１のＤＡＣの前記出力ノードに電気的に結合された前記ヒータであって、前記光学素子に近接して配置された前記ヒータと、
   を備える、デバイス。
2. 前記第１のＤＣ制御可能トランスインピーダンス段が、
   前記第１のＤＣ制御可能トランスインピーダンス段の前記入力ノードと前記第１のＤＣ制御可能トランスインピーダンス段の前記出力ノードとの間に電気的に接続されたトランスインピーダンス増幅器と、
   前記第１のＤＣ制御可能トランスインピーダンス段の前記入力ノードと電源ノードとの間に電気的に接続された制御可能電流源と、を備える、請求項１に記載のデバイス。
3. 前記第１のプロセッサが、異なるデューティサイクル間でディザリングするように、前記第１のＤＡＣの前記出力ノード上の前記出力電圧を制御するように構成される、請求項１に記載のデバイス。
4. 前記第１のプロセッサが、
   反復的に、
   前記第１のＤＣ制御可能トランスインピーダンス段の前記出力ノード上の信号の前記ＤＣ成分を低減するように前記第１のＤＣ制御可能トランスインピーダンス段を制御するためのＤＣ設定を決定することであって、前記第１のプロセッサが、前記ＤＣ設定を使用して前記第１のＤＣ制御可能トランスインピーダンス段の前記出力ノード上の信号の前記ＤＣ成分を低減するように前記第１のＤＣ制御可能トランスインピーダンス段を制御するように構成される、決定することと、
   前記ＤＣ設定を決定した後に、前記第１のＤＡＣの前記出力ノード上の前記出力電圧を制御するための温度設定を決定することであって、前記第１のプロセッサが、前記温度設定を使用して前記第１のＤＡＣの前記出力ノード上の前記出力電圧を制御するように構成される、決定することと、を行うように構成される、請求項１に記載のデバイス。
5. 前記第１のプロセッサが、
   前記第１のスライサ回路の前記出力ノード上の信号のサンプルを捕捉し、前記第１のスライサ回路の前記出力ノード上の信号から捕捉された第１のサンプルに基づいて前記第１のＤＣ制御可能トランスインピーダンス段の電流制御設定を生成し、前記第１のスライサ回路の前記出力ノード上の信号から捕捉され、前記第１のサンプルが捕捉された後の第２のサンプルに基づいてデューティコード及びレベル選択コードを生成するように構成された追跡回路と、
   前記デューティコード及び前記レベル選択コードに基づいてディザデューティコード及びディザレベル選択コードを生成し、前記第１のＤＡＣの前記入力ノードに出力されるディザデューティサイクルを有する熱コードを生成するように構成されたパルス幅変調回路と、を備える、請求項１に記載のデバイス。
6. 第２のコントローラであって、
   入力ノード及び出力ノードを有する第２のＤＣ制御可能トランスインピーダンス段であって、前記第２のＤＣ制御可能トランスインピーダンス段の前記入力ノードが、前記第１のＤＣ制御可能トランスインピーダンス段の前記入力ノードに電気的に接続され、前記第２のＤＣ制御可能トランスインピーダンス段の前記入力ノードが、前記フォトダイオードに電気的に結合されるように構成される、第２のＤＣ制御可能トランスインピーダンス段と、
   入力ノード及び出力ノードを有する第２のスライサ回路であって、前記第２のスライサ回路の前記入力ノードが前記第２のＤＣ制御可能トランスインピーダンス段の前記出力ノードに電気的に結合される、第２のスライサ回路と、
   前記第２のスライサ回路の前記出力ノードに電気的に結合された入力ノードを有する第２のプロセッサであって、前記第２のスライサ回路の前記出力ノード上の信号に基づいて前記第２のＤＣ制御可能トランスインピーダンス段の前記出力ノード上の信号の前記ＤＣ成分を低減するように前記第２のＤＣ制御可能トランスインピーダンス段を制御するように構成された第２のプロセッサと、を備える第２のコントローラと、
   前記第２のプロセッサの第１の出力ノードに電気的に結合された入力ノードを有し、第２のヒータに電気的に結合されるように構成された出力ノードを有する第２のＤＡＣであって、前記第２のプロセッサが、前記第２のスライサ回路の前記出力ノード上の信号に基づいて前記第２のＤＡＣの前記出力ノード上の出力電圧を制御するように構成される、第２のＤＡＣと、
   を更に備える、請求項１に記載のデバイス。
7. デバイスであって、
   光信号を通過させるように構成され、温度依存光学応答を有する光学素子と、
   前記光学素子を通る前記光信号の少なくとも一部が入射するように、前記光学素子に対して配置されたフォトダイオードと、
   前記光学素子に近接して配置され、電気エネルギーを熱エネルギーに変換するように構成されたヒータと、
   トランスインピーダンス段であって、前記トランスインピーダンス段の入力ノードが前記フォトダイオードに電気的に結合され、前記トランスインピーダンス段が、前記トランスインピーダンス段の前記入力ノードと電源ノードとの間に電気的に接続された制御可能電流源を備える、トランスインピーダンス段と、
   スライサ回路であって、前記スライサ回路の入力ノードが前記トランスインピーダンス段の出力ノードに電気的に結合される、スライサ回路と、
   プロセッサであって、前記プロセッサの入力ノードが前記スライサ回路の出力ノードに電気的に結合され、前記プロセッサが、前記スライサ回路の前記出力ノード上の出力信号に基づいて前記制御可能電流源の電流を制御するように構成され、前記スライサ回路の前記出力ノード上の前記出力信号に基づいて前記ヒータに提供される電気エネルギーの量を制御するように構成される、プロセッサと、を備える、デバイス。
8. デジタルアナログ変換器（ＤＡＣ）を更に備え、前記ＤＡＣの入力ノードが、前記プロセッサの出力ノードに電気的に結合され、前記ＤＡＣの出力ノードが、前記ヒータに電気的に結合され、前記プロセッサが、前記ＤＡＣの前記出力ノード上の出力電圧を制御することによって、前記ヒータに提供される電気エネルギーの量を制御するように構成される、請求項７に記載のデバイス。
9. 前記プロセッサが、前記ＤＡＣの前記入力ノードに電気的に結合された前記プロセッサの前記出力ノード上に、ディザリングデューティサイクルを有する熱コードを出力するように構成される、請求項８に記載のデバイス。
10. 前記プロセッサが、前記制御可能電流源の電流を制御するための第１の設定を生成するように構成され、前記プロセッサが、投票カウンタが第１の所定量に等しくなるまで、反復的に前記第１の設定を生成するように構成され、
    前記スライサ回路の前記出力ノード上の前記出力信号のいくつかの第１のサンプルを捕捉することと、
    個別の反復の前記捕捉された第１のサンプルが誤差範囲内にあるとき、前記投票カウンタを増分することと、
    ラウンドカウンタが第２の所定量未満であるとき、前記ラウンドカウンタを増分することと、
    前記ラウンドカウンタが前記第２の所定量に等しい場合、
    前記第１の設定を調整することと、
    前記投票カウンタ及び前記ラウンドカウンタをリセットすることと、を含む、請求項７に記載のデバイス。
11. 前記プロセッサが、前記ヒータに提供される電気エネルギーの量を制御するための熱コードであって、前記プロセッサの出力ノード上に出力される熱コードを生成するように構成され、前記プロセッサが、
    前記スライサ回路の前記出力ノード上の前記出力信号のいくつかの第２のサンプルを捕捉することと、
    前記捕捉された第２のサンプルが論理「１」の過半数を有するかどうかに基づいて選択設定を調整することと、
    前記選択設定に基づいて前記熱コードを生成することと、によって前記熱コードを生成するように構成される、請求項１０に記載のデバイス。
12. デバイスの温度を制御するための方法であって、
    プロセッサによって、前記プロセッサから、第１のＤＣ制御可能トランスインピーダンス段であって、温度依存光学応答を有する第１の光学素子から渡された光信号を入射させるように構成されたフォトダイオードに電気的に結合された入力ノードを有する前記第１のＤＣ制御可能トランスインピーダンス段に出力される第１のＤＣ設定を生成することであって、前記プロセッサが、前記第１のＤＣ制御可能トランスインピーダンス段の出力ノード上の信号に基づいて前記第１のＤＣ設定を生成する、生成することと、
    前記第１のＤＣ設定を生成した後に、前記プロセッサによって、第１の温度設定を生成することであって、前記プロセッサから、前記第１の光学素子に近接して配置された第１のヒータに電気的に結合された出力ノードを有する第１のデジタルアナログ変換器（ＤＡＣ）への第１のコード出力が前記第１の温度設定に基づいており、前記プロセッサが、前記第１のＤＣ制御可能トランスインピーダンス段の前記出力ノード上の信号に基づいて前記第１の温度設定を生成する、生成することと、を含む、方法。
13. 前記第１のＤＣ設定を生成することが、
    反復的に、投票カウンタが第１の所定量に等しくなるまで、
    前記第１のＤＣ制御可能トランスインピーダンス段の前記出力ノード上の信号に基づいていくつかのサンプルを捕捉することと、
    個別の反復の前記捕捉されたサンプルが誤差範囲内にあるとき、前記投票カウンタを増分することと、
    ラウンドカウンタが第２の所定量未満であるとき、前記ラウンドカウンタを増分することと、
    前記ラウンドカウンタが前記第２の所定量以上である場合、
    前記第１のＤＣ設定を調整することと、
    前記投票カウンタ及び前記ラウンドカウンタをリセットすることと、を含む、請求項１２に記載の方法。
14. 前記第１の温度設定を生成した後に、温度依存光学応答を有する第２の光学素子から渡された光信号を入射させるように更に構成されたフォトダイオードに電気的に結合された入力ノードを有する第２のＤＣ制御可能トランスインピーダンス段に出力される第２のＤＣ設定であって、前記第２のＤＣ制御可能トランスインピーダンス段の出力ノード上の信号に基づいて生成される前記第２のＤＣ設定を生成することと、
    前記第２のＤＣ設定を生成した後に、第２の温度設定を生成することであって、第２の光学素子に近接して配置された第２のヒータに電気的に結合された出力ノードを有する第２のＤＡＣへの第２のコード出力が前記第２の温度設定であって、前記第２のＤＣ制御可能トランスインピーダンス段の前記出力ノード上の信号に基づいて生成される前記第２の温度設定に基づいている、生成することと、
    を更に含む、請求項１２に記載の方法。