JP7733249B2

JP7733249B2 - メモリデバイスおよびそのプログラム動作

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Publication number: JP7733249B2
Application number: JP2024550730A
Authority: JP
Inventors: ウェイジュン・ワン
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2022-12-30
Filing date: 2023-03-24
Publication date: 2025-09-02
Anticipated expiration: 2043-03-24
Also published as: JP2025508487A; EP4463863A1; CN118575223A; US12243597B2; US20240221848A1; US20250182833A1; KR102953742B1; JP2025163305A; EP4463863A4; KR20240136425A

Description

関連出願の相互参照
本出願は、その全体が参照により本明細書に組み込まれる、２０２２年１２月３０日に出願された米国仮出願第６３／４３６，４４１号の優先権の利益を主張する。

本開示は、メモリデバイスおよびその動作方法に関する。

フラッシュメモリは、電気的に消去および再プログラムされ得る、低コスト、高密度、不揮発性のソリッドステート記憶媒体である。フラッシュメモリは、ＮＯＲフラッシュメモリおよびＮＡＮＤフラッシュメモリを含む。読取り、プログラム（書込み）、および消去などの様々な動作が、フラッシュメモリによって実行され得る。ＮＡＮＤフラッシュメモリの場合、消去動作は、ブロックレベルで実行され得、プログラム動作または読取り動作は、ページレベルで実行され得る。

一態様では、メモリデバイスは、メモリセルのアレイと、メモリセルのアレイに結合された周辺回路とを含む。メモリセルのうちの少なくとも１つは、Ｎビットデータの要素に対応する２^Ｎ個のレベルのうちの１つに設定され、ただし、Ｎは１よりも大きい整数である。周辺回路は、メモリセルの選択行に第１のプログラム電圧を印加し、第１のプログラム電圧を印加した後、２^Ｎ個のレベルのうちの最終レベルにおいてメモリセルの選択行の第１の検証を実行するように構成される。周辺回路はまた、第１の検証の結果および第１のベリファイ失敗カウント（ＶＦＣ：ｖｅｒｉｆｙｆａｉｌｃｏｕｎｔ）基準に基づいて第１のＶＦＣを実行するように構成される。周辺回路は、第１のＶＦＣを実行した後、メモリセルの選択行に第１のプログラム電圧よりも高い第２のプログラム電圧を印加し、第２のプログラム電圧を印加している期間内に第１の検証の結果および第１のＶＦＣ基準とは異なる第２のＶＦＣ基準に基づいて第２のＶＦＣを実行するようにさらに構成される。

いくつかの実装形態では、周辺回路は、第１の検証の結果が第１のＶＦＣ基準を満たさないことに応答して第２のプログラム電圧を印加するように構成される。

いくつかの実装形態では、周辺回路は、第１の検証の結果が第２のＶＦＣ基準を満たさないことに応答して最終レベルにおいてメモリセルの選択行の第２の検証を実行し、第２の検証の結果および第３のＶＦＣ基準に基づいて第３のＶＦＣを実行するようにさらに構成される。

いくつかの実装形態では、周辺回路は、第１の検証の結果が第２のＶＦＣ基準を満たすことに応答して第２の検証および第３のＶＦＣをスキップするようにさらに構成される。

いくつかの実装形態では、第３のＶＦＣ基準は第１のＶＦＣ基準と同じである。

いくつかの実装形態では、メモリデバイスは、それぞれ、メモリセルの行に結合されたワードラインをさらに含む。いくつかの実装形態では、第１の検証を実行するために、周辺回路は、メモリセルの選択行に結合されているワードラインの選択ワードラインにベリファイ電圧を印加するように構成されたワードラインドライバを含み、ベリファイ電圧は、２^Ｎ個のレベルのうちの最終レベルに対応する。

いくつかの実装形態では、第１のＶＦＣを実行するために、周辺回路は、第１の検証に合格しない、メモリセルの選択行の失敗したメモリセルの個数を取得するように構成された、ページバッファと、失敗したメモリセルの個数を第１のＶＦＣ基準に対して比較するように構成された、制御ロジックとを含む。

いくつかの実装形態では、第２のＶＦＣ基準は第１のＶＦＣ基準よりも厳しくない。

別の態様では、システムは、データを記憶するように構成されたメモリデバイスと、メモリデバイスに結合されメモリデバイスを制御するように構成されたメモリコントローラとを含む。メモリデバイスは、メモリセルのアレイと、メモリセルのアレイに結合された周辺回路とを含む。メモリセルのうちの少なくとも１つは、Ｎビットデータの要素に対応する２^Ｎ個のレベルのうちの１つに設定され、ただし、Ｎは１よりも大きい整数である。周辺回路は、メモリセルの選択行に第１のプログラム電圧を印加し、第１のプログラム電圧を印加した後、２^Ｎ個のレベルのうちの最終レベルにおいてメモリセルの選択行の第１の検証を実行するように構成される。周辺回路はまた、第１の検証の結果および第１のＶＦＣ基準に基づいて第１のＶＦＣを実行するように構成される。周辺回路は、第１の検証の結果が第１のＶＦＣ基準を満たさないことに応答して、第１のＶＦＣを実行した後、メモリセルの選択行に第１のプログラム電圧よりも高い第２のプログラム電圧を印加し、第２のプログラム電圧を印加している期間内に第１の検証の結果および第１のＶＦＣ基準とは異なる第２のＶＦＣ基準に基づいて第２のＶＦＣを実行するようにさらに構成される。

さらに別の態様では、メモリデバイスをプログラムするための方法が提供される。メモリデバイスはメモリセルの行を含む。メモリセルのうちの少なくとも１つは、Ｎビットデータの要素に対応する２^Ｎ個のレベルのうちの１つに設定され、ただし、Ｎは１よりも大きい整数である。メモリセルの行の選択行に第１のプログラム電圧が印加される。第１のプログラム電圧を印加した後、２^Ｎ個のレベルのうちの最終レベルにおいて選択行の第１の検証が実行される。第１の検証の結果および第１のＶＦＣ基準に基づいて第１のＶＦＣが実行される。第１のＶＦＣを実行した後、第１のプログラム電圧よりも高い第２のプログラム電圧が選択行に印加される。第２のプログラム電圧を印加している期間内に第１の検証の結果および第１のＶＦＣ基準とは異なる第２のＶＦＣ基準に基づいて第２のＶＦＣが実行される。

いくつかの実装形態では、第１の検証の結果が第１のＶＦＣ基準を満たさないことに応答して第２のプログラム電圧が印加される。

いくつかの実装形態では、第１の検証の結果が第２のＶＦＣ基準を満たさないことに応答して最終レベルにおいて選択行の第２の検証が実行され、第２の検証の結果および第３のＶＦＣ基準に基づいて第３のＶＦＣが実行される。

いくつかの実装形態では、第１の検証の結果が第２のＶＦＣ基準を満たすことに応答して第２の検証および第３のＶＦＣがスキップされる。

いくつかの実装形態では、第１の検証を実行するために、２^Ｎ個のレベルのうちの最終レベルに対応するベリファイ電圧が選択行に印加される。

いくつかの実装形態では、第１のＶＦＣを実行するために、第１の検証に合格しない、選択行の失敗したメモリセルの個数が取得され、失敗したメモリセルの個数が第１のＶＦＣ基準に対して比較される。

本明細書に組み込まれ本明細書の一部を形成する添付図面は、本開示の態様を例示し、本説明と一緒に、本開示の原理を説明し当業者が本開示を作製および使用することを可能にするのにさらに役立つ。

本開示のいくつかの態様による、周辺回路を含むメモリデバイスの概略図である。本開示のいくつかの態様による、ＮＡＮＤメモリストリングを含むメモリセルアレイの断面の側面図である。本開示のいくつかの態様による、メモリセルアレイおよび周辺回路を含むメモリデバイスのブロック図である。本開示のいくつかの態様による、プログラム動作におけるメモリセルのしきい値電圧分布を示す図である。本開示のいくつかの態様による、プログラム動作において選択ワードラインに印加されるワードライン電圧の波形を示す図である。本開示のいくつかの態様による、プログラム動作において選択ワードラインに印加されるワードライン電圧の波形を示す図である。プログラム動作における標準最終レベルベリファイ失敗カウント（ＶＦＣ）方式を示す図である。プログラム動作における標準最終レベルベリファイ失敗カウント（ＶＦＣ）方式を示す図である。プログラム動作における予測最終レベルＶＦＣ方式を示す図である。プログラム動作における予測最終レベルＶＦＣ方式を示す図である。本開示のいくつかの態様による、プログラム動作における適応最終レベルＶＦＣ方式を示す図である。本開示のいくつかの態様による、プログラム動作における適応最終レベルＶＦＣ方式を示す図である。本開示のいくつかの態様による、プログラム動作における適応最終レベルＶＦＣ方式を示す図である。本開示のいくつかの態様による、プログラム動作におけるＶＦＣに対するメモリセルのしきい値電圧分布を示す図である。本開示のいくつかの態様による、図３の中の周辺回路の詳細なブロック図である。本開示のいくつかの態様による、メモリデバイスをプログラムするための方法のフローチャートである。本開示のいくつかの態様による、メモリデバイスを有するシステムのブロック図である。本開示のいくつかの態様による、メモリデバイスを有するメモリカードの図である。本開示のいくつかの態様による、メモリデバイスを有するソリッドステートドライブ（ＳＳＤ）の図である。

添付の図面を参照しながら本開示が説明される。

一般に、用語は少なくとも部分的にはコンテキストの中での使用法から理解されてよい。たとえば、本明細書で使用する「１つまたは複数の」という用語は、少なくとも部分的にコンテキストに応じて、任意の特徴、構造、もしくは特性を単数の意味で表すために使用されてよく、または特徴、構造、もしくは特性の組合せを複数の意味で表すために使用されてもよい。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などの用語は、この場合も、少なくとも部分的にコンテキストに応じて、単数の使用を伝えるかまたは複数の使用を伝えるものと理解されてよい。加えて、「～に基づいて」という用語は、必ずしも要因の排他的な集合を伝えることを意図するとは限らないものとして理解されてよく、代わりに、この場合も、少なくとも部分的にコンテキストに応じて、追加の要因の存在が必ずしも明確に表されるとは限らないことを許容してよい。

ＮＡＮＤフラッシュメモリデバイスなどのメモリデバイスは、記憶容量を大きくするとともにビット当りのコストを下げるために、複数の状態を有する各メモリセルの中に単一ビットを上回る情報を記憶することができる。プログラム動作において、データは、プログラム時間（ｔ_ＰＲＯＧ）を節約するために、最初にシングルレベルセル（ＳＬＣ：ｓｉｎｇｌｅ－ｌｅｖｅｌｃｅｌｌ）ブロックの中にプログラムされてよく（書き込まれてよく）、マルチレベルセル（ＭＬＣ：ｍｕｌｔｉ－ｌｅｖｅｌｃｅｌｌ）ブロック、トリプルレベルセル（ＴＬＣ：ｔｒｉｐ－ｌｅｖｅｌｃｅｌｌ）ブロック、クアッドレベルセル（ＱＬＣ：ｑｕａｄ－ｌｅｖｅｌｃｅｌｌ）ブロックなどのｘＬＣブロックの中に後で組み合わせられてよい。ＮＡＮＤフラッシュメモリデバイスのプログラム動作は、いくつかのプログラムサイクルおよびベリファイサイクルを伴い、プログラム動作によって採用される特定の最終レベルＶＦＣ方式に応じて、プログラムサイクルまたはベリファイサイクルのいずれかの後に終了することができる。したがって、プログラム動作が終了するタイミングを決定する、その最終レベルＶＦＣ方式によって、プログラム動作のプログラム時間が影響を受ける場合がある。いくつかの最終レベルＶＦＣ方式（標準最終レベルＶＦＣ方式とも呼ばれる）は、常にベリファイサイクルの後に最終レベルＶＦＣを実行してプログラム動作を終了する。プログラム時間を節約するために、いくつかの最終レベルＶＦＣ方式（予測最終レベルＶＦＣ方式とも呼ばれる）は、次のプログラムサイクルがプログラム動作の最終プログラムサイクルであるかどうかを予測する、標準ＶＦＣ基準よりも厳しくない（たとえば、より大きいフェイルビットしきい値を有する）予測ＶＦＣ基準を使用して、プログラムサイクル内で最終レベルＶＦＣを実行することによって、プログラムサイクルの後、最終ベリファイサイクルをスキップしてよくプログラム動作を終了してよい。

一方、メモリデバイスの周辺回路によってカウント可能な、フェイルビットの最大個数（ＶＦＣ）の制限がある。ＶＦＣ能力および／またはワードライン間のばらつきに起因して、予測最終レベルＶＦＣ方式は最終ベリファイサイクルをスキップすることができ、それによって、そのＶＦＣ能力が、最後の検証に合格したメモリセルをカバーするのに十分であるときのみ、プログラム時間を短くする。そうでない場合、プログラム動作において、余分なプログラム／ベリファイサイクルが必要とされるようになり、そのことは、事実上、プログラム時間を長くする。

上述の問題のうちの１つまたは複数に対処するために、本開示は、周辺回路のＶＦＣ能力に基づいて標準最終レベルＶＦＣ方式と予測最終レベルＶＦＣ方式との間で適応的に切り替わることができる、適応最終レベルＶＦＣ方式を導入する。ＶＦＣ能力が、最後の検証に合格したメモリセルをカバーするのに十分である場合、適応最終レベルＶＦＣ方式は、予測ＶＦＣ基準を使用してプログラムサイクル内で最終レベルＶＦＣを実行することによって、プログラムサイクルの後に最終ベリファイサイクルをスキップすることおよびプログラム動作を終了することができ、ＶＦＣ能力が、最後の検証に合格したメモリセルをカバーするのに十分でない場合、適応最終レベルＶＦＣ方式は、ベリファイサイクルの後に最終レベルＶＦＣを実行してプログラム動作を終了することができ、それによって、余分なプログラム／ベリファイサイクルをプログラム動作に持ち込むことを回避する。いくつかの実装形態では、最終レベルＶＦＣは、標準ＶＦＣ基準を使用してベリファイサイクルの後に実行され、かつ予測ＶＦＣ基準を使用してプログラムサイクル内で実行され、その結果、プログラム動作は、ベリファイサイクルの後またはプログラムサイクルの後のいずれかで終了することができる。すなわち、プログラム動作が終了するタイミングは、ＶＦＣ能力およびワードライン間のばらつきにとって適応的であり得る。その結果、本明細書で開示する適応最終レベルＶＦＣ方式を使用する、異なるワードラインにわたる平均プログラム時間は、標準最終レベルＶＦＣ方式または予測最終レベルＶＦＣ方式のいずれかと比較して短縮され得る。

図１は、本開示のいくつかの態様による、周辺回路を含むメモリデバイス１００の概略回路図を示す。メモリデバイス１００は、メモリセルアレイ１０１、およびメモリセルアレイ１０１に結合された周辺回路１０２を含むことができる。メモリセルアレイ１０１は、各々が基板（図示せず）の上方で垂直に延在するＮＡＮＤメモリストリング１０８のアレイの形態をなしてメモリセル１０６がその中に設けられる、ＮＡＮＤフラッシュメモリセルアレイであり得る。いくつかの実装形態では、各ＮＡＮＤメモリストリング１０８は、直列に結合され垂直に積層された複数のメモリセル１０６を含む。各メモリセル１０６は、メモリセル１０６の領域内でトラップされる電子の数に依存する電圧または電荷などの、連続するアナログ値を保持することができる。各メモリセル１０６は、浮遊ゲートトランジスタを含む浮遊ゲートタイプのメモリセル、または電荷トラップトランジスタを含む電荷トラップタイプのメモリセルのいずれかであり得る。

いくつかの実装形態では、各メモリセル１０６は、２つの可能なレベル（メモリ状態）を有し、したがって、１ビットのデータを記憶できる、ＳＬＣである。たとえば、第１のレベル「０」が、しきい値電圧の第１の範囲に対応することができ、第２のレベル「１」が、しきい値電圧の第２の範囲に対応することができる。いくつかの実装形態では、各メモリセル１０６は、４つを上回るレベルをなして単一ビットを上回るデータを記憶することが可能なｘＬＣである。たとえば、ｘＬＣは、セル当り２ビット（ＭＬＣ）、セル当り３ビット（ＴＬＣ）、またはセル当り４ビット（ＱＬＣ）を記憶してよい。各ｘＬＣは、可能な公称記憶値の（すなわち、Ｎビットデータの２^Ｎ個の要素に対応する）範囲を呈するようにプログラムされ得る。いくつかの実装形態では、メモリセル１０６のうちの少なくとも１つは、Ｎビットデータの要素に対応する２^Ｎ個のレベルのうちの１つに設定され、ただし、Ｎは１よりも大きい整数である。

図１に示すように、各ＮＡＮＤメモリストリング１０８はまた、そのソース端においてソース選択ゲート（ＳＳＧ：ｓｏｕｒｃｅｓｅｌｅｃｔｇａｔｅ）トランジスタ１１０を、かつそのドレイン端においてドレイン選択ゲート（ＤＳＧ：ｄｒａｉｎｓｅｌｅｃｔｇａｔｅ）トランジスタ１１２を含むことができる。ＳＳＧトランジスタ１１０およびＤＳＧトランジスタ１１２は、読取り動作およびプログラム動作の間に選択ＮＡＮＤメモリストリング１０８（アレイの列）をアクティブ化するように構成され得る。いくつかの実装形態では、同じブロック１０４の中のＮＡＮＤメモリストリング１０８のソースは、同じソースライン（ＳＬ：ｓｏｕｒｃｅｌｉｎｅ）１１４、たとえば、共通ＳＬを通じて結合される。言い換えれば、同じブロック１０４の中のすべてのＮＡＮＤメモリストリング１０８は、いくつかの実装形態によれば、アレイ共通ソース（ＡＣＳ：ａｒｒａｙｃｏｍｍｏｎｓｏｕｒｃｅ）を有する。各ＮＡＮＤメモリストリング１０８のドレインは、いくつかの実装形態によれば、出力バス（図示せず）を介してデータがそこから読み取られることまたは書き込まれることが可能なそれぞれのビットライン１１６に結合される。いくつかの実装形態では、各ＮＡＮＤメモリストリング１０８は、１つもしくは複数のＤＳＧライン１１３を通じてそれぞれのＤＳＧトランジスタ１１２のゲートに選択電圧もしくは選択解除電圧を印加することによって、かつ／または１つもしくは複数のＳＳＧライン１１５を通じてそれぞれのＳＳＧトランジスタ１１０のゲートに選択電圧もしくは選択解除電圧を印加することによって、選択または選択解除されるように構成される。

図１に示すように、ＮＡＮＤメモリストリング１０８は、その各々が、たとえば、ＡＣＳに結合された、共通ソースライン１１４を有することができる、複数のブロック１０４の中に編成され得る。いくつかの実装形態では、各ブロック１０４は、消去動作のための基本データ単位であり、すなわち、同じブロック１０４上のすべてのメモリセル１０６は同時に消去される。選択ブロック１０４の中のメモリセル１０６を消去するために、選択ブロック１０４ならびに選択ブロック１０４と同じ平面における非選択ブロック１０４に結合されたソースライン１１４は、正の高バイアス電圧（たとえば、２０Ｖ以上）などの消去電圧（Ｖｅｒｓ）を用いてバイアスされ得る。隣接するＮＡＮＤメモリストリング１０８のメモリセル１０６は、メモリセル１０６のどの行が読取り動作およびプログラム動作によって作用されるのかを選択するワードライン１１８を通じて結合され得る。いくつかの実装形態では、各ワードライン１１８は、読取り動作およびプログラム動作のための基本データ単位である、メモリセル１０６のページ１２０に結合される。ビット単位での１つのページ１２０のサイズは、１つのブロック１０４の中でワードライン１１８によって結合されたＮＡＮＤメモリストリング１０８の数に関係することができる。各ワードライン１１８は、それぞれのページ１２０の中の各メモリセル１０６における複数の制御ゲート（ゲート電極）、および制御ゲートを結合するゲートラインを含むことができる。

図１に示すように、メモリセルアレイ１０１は、各ブロック１０４の中に複数の行および複数の列をなしてメモリセル１０６のアレイを含むことができる。いくつかの実装形態によれば、メモリセル１０６の１つの行は、１つまたは複数のページ１２０に対応し、メモリセルの１つの列は、１つのＮＡＮＤメモリストリング１０８に対応する。メモリセル１０６の複数の行は、それぞれ、ワードライン１１８に結合され得、メモリセル１０６の複数の列は、それぞれ、ビットライン１１６に結合され得る。ビットライン１１６およびワードライン１１８を通じて周辺回路１０２がメモリセルアレイ１０１に結合され得る。

図２は、本開示のいくつかの態様による、ＮＡＮＤメモリストリング１０８を含むメモリセルアレイ１０１の断面の側面図を示す。図２に示すように、ＮＡＮＤメモリストリング１０８は、基板２０２の上方でメモリスタック２０４を通って垂直に延在することができる。基板２０２は、シリコン（たとえば、単一結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、または任意の他の好適な材料を含むことができる。

メモリスタック２０４は、インターリーブされたゲート導電層２０６およびゲート間誘電体層２０８を含むことができる。メモリスタック２０４の中のゲート導電層２０６とゲート間誘電体層２０８とのペアの数が、メモリセルアレイ１０１の中のメモリセル１０６の数を決定することができる。ゲート導電層２０６は、限定はしないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープされたシリコン、シリサイド、またはそれらの任意の組合せを含む、導電性材料を含むことができる。いくつかの実装形態では、各ゲート導電層２０６は、タングステン層などの金属層を含む。いくつかの実装形態では、各ゲート導電層２０６は、ドープされたポリシリコン層を含む。各ゲート導電層２０６は、メモリセル１０６を囲む制御ゲート、ＤＳＧトランジスタ１１２のゲート、またはＳＳＧトランジスタ１１０のゲートを含むことができ、メモリスタック２０４の上部におけるＤＳＧライン１１３、メモリスタック２０４の下部におけるＳＳＧライン１１５、またはＤＳＧライン１１３とＳＳＧライン１１５との間のワードライン１１８として、横方向に延在することができる。

図２に示すように、ＮＡＮＤメモリストリング１０８は、メモリスタック２０４を通って垂直に延在するチャネル構造を含む。いくつかの実装形態では、チャネル構造は、（たとえば、半導体チャネルとしての）半導体材料および（たとえば、メモリ膜としての）誘電体材料で充填された、チャネルホールを含む。図２に示さないが、限定はしないが、ゲートラインスリット／ソース接点、ローカル接点、相互接続層などを含む、メモリセルアレイ１０１の追加構成要素が形成され得ることが、理解される。

再び図１を参照すると、周辺回路１０２は、ビットライン１１６、ワードライン１１８、ソースライン１１４、ＳＳＧライン１１５、およびＤＳＧライン１１３を通じて、メモリセルアレイ１０１に結合され得る。周辺回路１０２は、ビットライン１１６、ワードライン１１８、ソースライン１１４、ＳＳＧライン１１５、およびＤＳＧライン１１３を通じて各選択メモリセル１０６との間で電圧信号および／または電流信号を印加および感知することによってメモリセルアレイ１０１の動作を容易にするための、任意の好適なアナログ回路、デジタル回路、および混合信号回路を含むことができる。周辺回路１０２は、金属酸化物半導体（ＭＯＳ）技術を使用して形成される様々なタイプの周辺回路を含むことができる。たとえば、図３は、ページバッファ／センス増幅器３０４、列デコーダ／ビットラインドライバ３０６、行デコーダ／ワードラインドライバ３０８、電圧生成器３１０、制御ロジック３１２、レジスタ３１４、インターフェース（Ｉ／Ｆ）３１６、およびデータバス３１８を含む、いくつかの例示的な周辺回路を示す。いくつかの例では、図３に示さない追加周辺回路も含まれてよいことが理解される。

ページバッファ／センス増幅器３０４は、制御ロジック３１２からの制御信号に従ってメモリセルアレイ１０１との間でデータを感知し（読み取り）かつプログラムする（書き込む）ように構成され得る。一例では、ページバッファ／センス増幅器３０４は、メモリセルアレイ１０１の１つのページ１２０の中にプログラムされるべき、１ページのプログラムデータ（書込みデータ、本明細書で「データページ」と呼ぶ）を記憶してよい。別の例では、ページバッファ／センス増幅器３０４は、選択ワードライン１１８に結合されたメモリセル１０６の中にデータが正しくプログラムされていることを保証するために、プログラム動作における各プログラム／ベリファイサイクルの中で、プログラム済みの選択メモリセル１０６を検証してよい。さらに別の例では、ページバッファ／センス増幅器３０４はまた、メモリセル１０６の中に記憶されたデータビットを表すビットライン１１６からの低電力信号を感知してよく、読取り動作において小さい電圧変動を認識可能なロジックレベルまで増幅してよい。以下で詳細に説明するように、プログラム動作において、ページバッファ／センス増幅器３０４は、プログラム／ベリファイサイクルの中で、検証に合格しないメモリセル１０６の個数、すなわち、失敗したメモリセル（フェイルビットとも呼ばれる）の個数を記録およびカウントするための、モジュールを含むことができる。

列デコーダ／ビットラインドライバ３０６は、制御ロジック３１２によって制御され、電圧生成器３１０から生成されるビットライン電圧を印加することによって１つまたは複数のＮＡＮＤメモリストリング１０８を選択するように構成され得る。行デコーダ／ワードラインドライバ３０８は、制御ロジック３１２、およびメモリセルアレイ１０１の選択／選択解除ブロック１０４によって制御され、ブロック１０４のワードライン１１８を選択／選択解除するように構成され得る。行デコーダ／ワードラインドライバ３０８は、電圧生成器３１０から生成されるワードライン電圧を使用してワードライン１１８を駆動するようにさらに構成され得る。いくつかの実装形態では、行デコーダ／ワードラインドライバ３０８はまた、ＳＳＧライン１１５およびＤＳＧライン１１３を同じく選択／選択解除および駆動することができる。電圧生成器３１０は、制御ロジック３１２によって制御され、メモリセルアレイ１０１に供給されるべき、ワードライン電圧（たとえば、読取り電圧、プログラム電圧、チャネル通過電圧、ローカル電圧、ベリファイ電圧など）、ビットライン電圧、およびソースライン電圧を生成するように構成され得る。

制御ロジック３１２は、上記で説明した各周辺回路に結合され、各周辺回路の動作を制御するように構成され得る。詳細にかつ本開示の範囲に一致して以下で説明するように、プログラム動作において、制御ロジック３１２は、失敗したメモリセルの個数、およびそのＶＦＣ能力にとって適応的であるＶＦＣ基準に基づいてＶＦＣを実行するための、モジュールを含むことができる。

レジスタ３１４は、制御ロジック３１２に結合され得、各周辺回路の動作を制御するためのステータス情報、コマンド動作コード（オペコード）、およびコマンドアドレスを記憶するための、ステータスレジスタ、コマンドレジスタ、およびアドレスレジスタを含むことができる。インターフェース３１６は、制御ロジック３１２に結合され得、メモリコントローラ（図示せず）および／またはホスト（図示せず）から受信される制御コマンドをバッファリングし制御ロジック３１２に中継するための、また制御ロジック３１２から受信されるステータス情報をバッファリングしメモリコントローラおよび／またはホストに中継するための、制御バッファの働きをすることができる。インターフェース３１６はまた、データバス３１８を介して列デコーダ／ビットラインドライバ３０６に結合され得、メモリセルアレイ１０１との間でデータをバッファリングおよび中継するためのデータ入力／出力（Ｉ／Ｏ）インターフェースおよびデータバッファの働きをすることができる。

図４は、本開示のいくつかの態様による、プログラム動作におけるメモリセルのしきい値電圧分布を示す。いくつかの実装形態では、各メモリセル１０６は、Ｎビットデータの要素に対応する２^Ｎ個のレベルのうちの１つに設定されることが可能であり、ただし、Ｎは１よりも大きい整数である（たとえば、ＭＬＣに対してＮ＝２、ＴＬＣに対してＮ＝３、ＱＬＣに対してＮ＝４など）。各レベルは、メモリセル１０６の２^Ｎ個のしきい値電圧（Ｖｔｈ）範囲のうちの１つに対応することができる。Ｎ＝３であるＴＬＣを取り上げると、たとえば、図４に示すように、メモリセル１０６は、消去された状態の１つのレベル（Ｌ０）およびプログラムされた状態の７つのレベル（Ｌ１～Ｌ７）を含む、８つのレベル（Ｌ０～Ｌ７）のうちの１つにプログラムされてよい。各レベルは、メモリセル１０６のそれぞれのしきい値電圧（Ｖｔｈ）範囲に対応してよい。たとえば、最も低いしきい値電圧範囲（図４の中の一番左のしきい値電圧分布）に対応するレベルは、レベル０（Ｌ０）と見なされてよく、２番目に低いしきい値電圧範囲（図４の中の左から２番目のしきい値電圧分布）に対応するレベルは、レベル１（Ｌ１）と見なされてよく、最も高いしきい値電圧範囲（図４の中の一番右のしきい値電圧分布）に対応するレベル７（Ｌ７）まで同様である。本明細書で説明するように、２^Ｎ個のレベルのうちの最終レベルは、本明細書ではレベルＫ（Ｌｋ）とも呼ばれる、ＭＬＣに対するレベル３（Ｌ３）、ＴＣＬに対するレベル７（Ｌ７）、およびＱＬＣに対するレベル１５（Ｌ１５）などの、レベル（２^Ｎ－１）を指し、ただし、Ｋ＝２^Ｎ－１である。一方、各レベルは、選択メモリセル１０６の中に記憶されることになるＮビットデータの２^Ｎ個の要素のうちの１つに対応することができる。いくつかの実装形態では、Ｎビットデータの２^Ｎ個の要素は、グレイ（Ｇｒａｙ）コードに基づいて２^Ｎ個のレベルにマッピングされてよい。グレイコード（交番２進コード（ＲＢＣ：ｒｅｆｌｅｃｔｅｄｂｉｎａｒｙｃｏｄｅ）または交番２進（ＲＢ：ｒｅｆｌｅｃｔｅｄｂｉｎａｒｙ）とも呼ばれる）とは、連続する２つの値が１ビット（２進数字）だけ異なるような、２進の数体系の順序付けである。

プログラム動作を実行するために、Ｎビットデータの対応する要素をページバッファ／センス増幅器３０４が各選択メモリセル１０６に提供することに加えて、行デコーダ／ワードラインドライバ３０８は、Ｎビットデータの対応する要素に基づいて各選択メモリセル１０６のしきい値電圧を所望のレベルまで（しきい値電圧の所望の範囲の中まで）上昇させるために、１つまたは複数のプログラム／ベリファイサイクルの中でメモリセル１０６の選択行に結合された選択ワードライン１１８にプログラム電圧およびベリファイ電圧を印加するように構成され得る。たとえば、図５Ａおよび図５Ｂは、本開示のいくつかの態様による、プログラム動作において選択ワードラインに印加されるワードライン電圧の波形を示す。

図５Ａに示すように、プログラム動作は、１つまたは複数のプログラム／ベリファイサイクル（ループとも呼ばれる）５０２を含む。図５Ｂに示すように、各プログラム／ベリファイサイクル５０２の中で、行デコーダ／ワードラインドライバ３０８は、プログラムサイクル５０４の中でメモリセル１０６の選択行に選択ワードライン１１８上のプログラム電圧（Ｖｐｇｍ）を印加し、ベリファイサイクル５０６の中でメモリセル１０６の選択行を検証するために電圧レベルの増分変化を伴う１つまたは複数のベリファイ電圧（Ｖｖｆｙ）を連続的に印加するように構成され得る。すなわち、周辺回路１０２は、プログラムサイクル５０４の中でプログラム電圧を印加した後、ベリファイサイクル５０６の中で１つまたは複数のレベルにおいてメモリセル１０６の選択行の検証を実行することができる。ベリファイサイクル５０６の中で印加されるベリファイ電圧の数は、いくつかの実装形態によれば、特定のプログラム／ベリファイサイクル５０２によってプログラムされつつあるレベルに依存する。Ｎ＝３であるＴＬＣを取り上げると、たとえば、レベル６（Ｌ６）に対応するプログラム／ベリファイサイクル５０２の間、レベル６（Ｌ６）およびレベル７（Ｌ７）において選択メモリセル１０６を連続的に検証するために、２つのベリファイ電圧（Ｌ６ＶｖｆｙおよびＬ７Ｖｖｆｙ）が周辺回路１０２によって印加されてよく、最終レベル、すなわち、レベル７（Ｌ７）に対応するプログラム／ベリファイサイクル５０２の間、レベル７（Ｌ７）において選択メモリセル１０６を検証するために、１つのベリファイ電圧（Ｌ７Ｖｖｆｙ）だけが周辺回路１０２によって印加されてよい。その結果、プログラム動作の終了において、選択メモリセル１０６は、選択メモリセル１０６の中に記憶されるべきデータの対応するＮビットに基づいて、２^Ｎ個のレベルのうちの１つにプログラムされ得る。

図６Ａおよび図６Ｂは、プログラム動作における標準最終レベルＶＦＣ方式を示す。図６Ａおよび図６Ｂに示すように、周辺回路１０２のワードラインドライバ３０８によって選択ワードライン１１８上に第Ｎのプログラム電圧（Ｖｐｇｍ＿ｎ）が印加され、最後の２つのレベル（Ｌ（ｋ－１）およびＬ（ｋ））に対応する２つの検証（Ｌ（ｋ－１）ｖｆｙおよびＬｋｖｆｙ）が後続する。次いで、第Ｎのプログラム電圧よりも高い第（Ｎ＋１）のプログラム電圧（Ｖｐｇｍ＿ｎ＋１）が、ワードラインドライバ３０８によって選択ワードライン１１８上に印加される。たとえば、第（Ｎ＋１）のプログラム電圧を印加している期間内に、第（Ｎ＋１）のプログラム電圧と並行して、周辺回路１０２のページバッファ３０４および制御ロジック３１２によって最後から２番目のレベルのＶＦＣ（Ｌ（ｋ－１）ｖｆｃ）が実行される。（塗りつぶされたボックスとして示される）最後から２番目のレベルのＶＦＣが標準ＶＦＣ基準を満たすこと、たとえば、最後から２番目のレベルの検証（Ｌ（ｋ－１）ｖｆｙ）に合格しない選択メモリセル１０６の個数が標準フェイルビットしきい値を超えないことに応答して、最後から２番目のレベルの検証に合格し、第（Ｎ＋１）のプログラム電圧の後、最終レベル検証（Ｌｋｖｆｙ）だけが実行される必要がある。

図６Ａおよび図６Ｂに示すように、次の第（Ｎ＋２）のプログラム電圧（Ｖｐｇｍ＿ｎ＋２）を印加することを待つのではなく、最終レベル検証を実行した後、かつ次の第（Ｎ＋２）のプログラム電圧を印加する前に、最終レベルＶＦＣ（Ｌｋｖｆｃ）が実行される。図６Ａに示すように、（塗りつぶされたボックスとして示される）最終レベルＶＦＣが標準ＶＦＣ基準を満たすこと、たとえば、最終レベル検証（Ｌｋｖｆｙ）に合格しない選択メモリセル１０６の個数が標準フェイルビットしきい値を超えないことに応答して、最終レベル検証に合格し、第（Ｎ＋２）のプログラム電圧を印加することを必要とせずにプログラム動作が終了する。対照的に、図６Ｂに示すように、（ドット付きボックスとして示される）最終レベルＶＦＣが標準ＶＦＣ基準を満たさないこと、たとえば、最終レベル検証（Ｌｋｖｆｙ）に合格しない選択メモリセル１０６の個数が標準フェイルビットしきい値を超えることに応答して、最終レベル検証に失敗し、プログラム動作は、第（Ｎ＋１）のプログラム電圧よりも高い第（Ｎ＋２）のプログラム電圧（Ｖｐｇｍ＿ｎ＋２）を印加することによって継続する必要がある。この場合も、第（Ｎ＋２）のプログラム電圧を印加した後、別の最終レベル検証（Ｌｋｖｆｙ）が実行される必要があり、第（Ｎ＋２）のプログラム電圧を印加した後、ここで最終レベルＶＦＣが標準ＶＦＣ基準を満たすかどうかを決定するための別の最終レベルＶＦＣ（Ｌｋｖｆｃ）が後続する。図６Ｂに示すように、（塗りつぶされたボックスとして示される）第２の最終レベルＶＦＣが標準ＶＦＣ基準を満たすことに応答して、第２の最終レベル検証に合格し、第（Ｎ＋３）のプログラム電圧を印加することを必要とせずにプログラム動作が終了する。そうでない場合、第（Ｎ＋３）のプログラム電圧が、第３の最終レベル検証および第３の最終レベルＶＦＣと一緒に再び実行される必要があり得るか（図示せず）、またはプログラム動作は失敗したものとして中止されてよい。

図７Ａおよび図７Ｂは、プログラム動作における予測最終レベルＶＦＣ方式を示す。図７Ａおよび図７Ｂに示すように、周辺回路１０２のワードラインドライバ３０８によって第Ｎのプログラム電圧（Ｖｐｇｍ＿ｎ）が選択ワードライン１１８上に印加され、最後の２つのレベル（Ｌ（ｋ－１）およびＬ（ｋ））に対応する２つの検証（Ｌ（ｋ－１）ｖｆｙおよびＬｋｖｆｙ）が後続する。次いで、第Ｎのプログラム電圧よりも高い第（Ｎ＋１）のプログラム電圧（Ｖｐｇｍ＿ｎ＋１）が、ワードラインドライバ３０８によって選択ワードライン１１８上に印加される。たとえば、第（Ｎ＋１）のプログラム電圧を印加している期間内に、第（Ｎ＋１）のプログラム電圧と並行して、周辺回路１０２のページバッファ３０４および制御ロジック３１２によって最後から２番目のレベルのＶＦＣ（Ｌ（ｋ－１）ｖｆｃ）が実行される。（塗りつぶされたボックスとして示される）最後から２番目のレベルのＶＦＣが標準ＶＦＣ基準を満たすこと、たとえば、最後から２番目のレベルの検証（Ｌ（ｋ－１）ｖｆｙ）に合格しない選択メモリセル１０６の個数が標準フェイルビットしきい値を超えないことに応答して、最後から２番目のレベルの検証に合格し、第（Ｎ＋１）のプログラム電圧の後、最終レベル検証（Ｌｋｖｆｙ）だけが実行される必要がある。

次の第（Ｎ＋２）のプログラム電圧を印加する前に同じ標準ＶＦＣ基準を用いて最終レベルＶＦＣ（Ｌｋｖｆｃ）が実行される、図６Ａおよび図６Ｂにおける標準最終レベルＶＦＣ方式とは異なり、図７Ａおよび図７Ｂに示す予測最終レベルＶＦＣ方式の場合、たとえば、第（Ｎ＋２）のプログラム電圧を印加している期間内に、第（Ｎ＋１）のプログラム電圧よりも高い第（Ｎ＋２）のプログラム電圧（Ｖｐｇｍ＿ｎ＋２）と並行して、予測最終レベルＶＦＣ（Ｌｋｖｆｃ＿ｐ）が実行される。その上、引き出せる、より高いプログラム電圧（Ｖｐｇｍ＿ｎ＋２）が、第１の最終レベル検証の後に印加されているので、より多くの選択メモリセル１０６が最終レベル検証に合格したことを想定するのが妥当である。したがって、予測最終レベルＶＦＣ（Ｌｋｖｆｃ＿ｐ）は、（たとえば、最後から２番目のレベルのＶＦＣによって使用される）標準ＶＦＣ基準よりも厳しくない予測ＶＦＣ基準、たとえば、最終レベルＶＦＣに合格するためのより大きいフェイルビットしきい値を用いて実行され、最終レベルＶＦＣが予測ＶＦＣ基準を満たすことをもっと容易にする。

図７Ａに示すように、（塗りつぶされたボックスとして示される）最終レベルＶＦＣが予測ＶＦＣ基準を満たすこと、たとえば、最終レベル検証（Ｌｋｖｆｙ）に合格しない選択メモリセル１０６の個数がより大きいフェイルビットしきい値を超えないことに応答して、最終レベル検証に合格し、図６Ｂに示すように第２の最終レベル検証を実行することを必要とせずに第（Ｎ＋２）のプログラム電圧を印加した後、プログラム動作が終了する。すなわち、標準最終レベルＶＦＣ方式と比較して、予測最終レベルＶＦＣ方式は、第２の最終レベル検証および第２の最終レベルＶＦＣをスキップしてよい。

しかしながら、図７Ｂに示すように、（ドット付きボックスとして示される）最終レベルＶＦＣが予測ＶＦＣ基準を満たさないこと、たとえば、最終レベル検証（Ｌｋｖｆｙ）に合格しない選択メモリセル１０６の個数がより大きいフェイルビットしきい値を依然として超えることに応答して、最終レベル検証に失敗し、プログラム動作は、別の最終レベル検証（Ｌｋｖｆｙ）を実行すること、および第（Ｎ＋２）のプログラム電圧よりも高い第（Ｎ＋３）のプログラム電圧（Ｖｐｇｍ＿ｎ＋３）を印加することによって、継続する必要がある。この場合も、第（Ｎ＋３）のプログラム電圧を印加した後、ここで最終レベルＶＦＣが予測ＶＦＣ基準を満たすかどうかを決定するために、第（Ｎ＋３）のプログラム電圧を印加することと並行して、別の予測最終レベルＶＦＣ（Ｌｋｖｆｃ＿ｐ）が実行される必要がある。図７Ｂに示すように、（塗りつぶされたボックスとして示される）第２の最終レベルＶＦＣが予測ＶＦＣ基準を満たすことに応答して、第２の最終レベル検証に合格し、第３の最終レベル検証を実行することを必要とせずにプログラム動作が終了する。そうでない場合、第３の最終レベル検証、第３の予測最終レベルＶＦＣ、および第（Ｎ＋４）のプログラム電圧が、再び実行される必要があり得るか（図示せず）、またはプログラム動作は失敗したものとして中止されてよい。

周辺回路１０２のＶＦＣ能力が、緩和された予測ＶＦＣ基準をカバーするのに十分でないこと（たとえば、メモリセル１０６がカウントされるには多すぎること）、および／または（たとえば、メモリセル１０６のいくつかの行の中で、より多数のフェイルビットを引き起こす）ワードライン間のばらつきなどの、様々な理由に起因して、図７Ｂに示すような予測ＶＦＣ基準を最終レベルＶＦＣが満たさないことがあることが、理解される。したがって、予測最終レベルＶＦＣ方式は、（たとえば、図７Ａを図６Ｂと比較すると）いくつかの状況ではプログラム動作時間を短縮してよいが、いくつかの他の状況ではプログラム動作時間を長くすることもある。その上、同じくワードライン間のばらつきに起因して、メモリセル１０６の異なる行をプログラムするための最適な予測ＶＦＣ基準を見つけることは困難である。

本開示の範囲と一致する、上記で説明した標準最終レベルＶＦＣ方式と予測最終レベルＶＦＣ方式の両方の利点を組み合わせるために、図８Ａ～図８Ｃは、本開示のいくつかの態様による、プログラム動作における適応最終レベルＶＦＣ方式を示す。適応最終レベルＶＦＣ方式を実施するために、たとえば、図１０は、本開示のいくつかの態様による、制御ロジック３１２、ページバッファ３０４、およびワードラインドライバ３０８を含む、図３の中の周辺回路１０２の詳細なブロック図を示す。

図３および図１０に示すように、いくつかの実装形態では、制御ロジック３１２、行デコーダ／ワードラインドライバ３０８、電圧生成器３１０、ページバッファ／センス増幅器３０４、レジスタ３１４、および任意の他の好適な構成要素（たとえば、列デコーダ／ビットラインドライバ３０６）を含む、周辺回路１０２は、選択ワードライン１１８に結合されたメモリセルアレイ１０１の中の選択メモリセル１０６においてプログラム動作を実行するために、一緒に機能する。プログラム動作を実行するために、ページバッファ３０４は、図１０に示さない任意の他の好適な構成要素と一緒に、カウンタ１００４およびラッチ１００６を含むことができる。カウンタ１００４およびラッチ１００６は、以下でより詳細に説明するように、デジタル回路、アナログ回路、および／または混合信号回路であり得る。プログラム動作を実行するために、制御ロジック３１２は、プロセッサ（たとえば、マイクロコントローラユニット（ＭＣＵ））およびメモリ（たとえば、ランダムアクセスメモリ（ＲＡＭ））などの、図１０に示さない任意の他の好適な構成要素と一緒に、プログラム／ベリファイコントローラ１００８およびＶＦＣコントローラ１０１０を含むことができる。プログラム／ベリファイコントローラ１００８およびＶＦＣコントローラ１０１０の各々は、ＲＡＭの中に記憶されＭＣＵによって実行されるファームウェアモジュールとして実装され得る。プログラム／ベリファイコントローラ１００８およびＶＦＣコントローラ１０１０の各々はまた、デジタル回路、アナログ回路、および／または混合信号回路を含む、特定用途向け集積回路（ＡＳＩＣ）として実装され得る。

プログラム動作を実行するために、周辺回路１０２は、選択ワードライン１１８に結合された選択メモリセル１０６の行にプログラム電圧を印加し、プログラム電圧を印加した後、様々なレベルにおいてメモリセルの選択行の検証を実行するように構成され得る。いくつかの実装形態では、図１０に示すように、制御ロジック３１２のプログラム／ベリファイコントローラ１００８は、電圧生成器３１０を制御して一連のプログラム電圧を生成するとともにそのプログラム電圧をワードラインドライバ３０８に提供するために、電圧生成器３１０へコマンドを送る。プログラム電圧の電圧レベルは、レジスタ３１４の中に記憶されること、および制御ロジック３１２によって取り出されることが可能である。制御ロジック３１２はまた、ワードラインドライバ３０８を制御して選択ワードライン１１８にプログラム電圧を印加するために、ワードラインドライバ３０８へコマンドを送ることができる。いくつかの実装形態では、制御ロジック３１２のプログラム／ベリファイコントローラ１００８は、電圧生成器３１０を制御して一連のベリファイ電圧を生成するとともにそのベリファイ電圧をワードラインドライバ３０８に提供するために、電圧生成器３１０へコマンドを送る。ベリファイ電圧の電圧レベルは、選択メモリセル１０６が設定される好適なレベルに対応することができる。制御ロジック３１２はまた、検証を実行するために選択ワードライン１１８に各プログラム電圧を印加した後、ワードラインドライバ３０８を制御して選択ワードライン１１８に１つまたは複数のベリファイ電圧を印加するために、ワードラインドライバ３０８へコマンドを送ることができる。

いくつかの実装形態では、図１０に示すように、制御ロジック３１２のプログラム／ベリファイコントローラ１００８はまた、ワードラインドライバ３０８がベリファイ電圧を印加した後、プログラム済みの各選択メモリセル１０６のしきい値電圧がベリファイ電圧に達するかどうかをチェックするために、ページバッファ／センス増幅器３０４へコマンドを送る。たとえば、ページバッファ／センス増幅器３０４は、プログラム済みの選択メモリセル１０６に結合されたそれぞれのビットライン１１６を通る電流フロー、すなわち、電圧が、プログラム済みのそれぞれの選択メモリセル１０６をオンにするためのしきい値電圧以上であるかどうかを示す電流フローを検出することによって、プログラム済みの各選択メモリセル１０６のしきい値電圧がいくつかの電圧に達するかどうかを決定してよい。すなわち、ページバッファ／センス増幅器３０４は、ワードラインドライバ３０８がベリファイ電圧を印加した後、プログラム済みの各選択メモリセル１０６のしきい値電圧がベリファイ電圧に達するかどうかを連続的にチェックするように構成され得る。

図８Ａ～図８Ｃに示すように、たとえば、周辺回路１０２のワードラインドライバ３０８によって選択ワードライン１１８を介してメモリセル１０６の選択行に電圧パルス信号などの第Ｎのプログラム電圧（Ｖｐｇｍ＿ｎ）が印加されてよい。第Ｎのプログラム電圧は、選択メモリセル１０６をプログラムするために各選択メモリセル１０６の制御ゲートに印加され得る。第Ｎのプログラム電圧を印加した後、２つの電圧パルス信号などの、最後の２つのレベル（Ｌ（ｋ－１）およびＬ（ｋ））に対応する２つのベリファイ電圧を、ワードラインドライバ３０８によって選択ワードライン１１８に連続的に印加することによって、メモリセル１０６の選択行の２つの検証（Ｌ（ｋ－１）ｖｆｙおよびＬｋｖｆｙ）が周辺回路１０２によって実行されてよい。ベリファイ電圧がプログラム済みの各選択メモリセル１０６をオンにすることができるかどうかをチェックすることによって、プログラム済みの各選択メモリセル１０６のしきい値電圧をベリファイ電圧と比較するために、各選択メモリセル１０６の制御ゲートにベリファイ電圧が印加され得る。次いで、第Ｎのプログラム電圧よりも高い第（Ｎ＋１）のプログラム電圧（Ｖｐｇｍ＿ｎ＋１）が、ワードラインドライバ３０８によって選択ワードライン１１８上に印加されてよい。

プログラム動作を実行するために、周辺回路１０２は、検証の結果およびＶＦＣ基準、たとえば、検証の結果がＶＦＣ基準を満たすかどうかに基づいて、ＶＦＣを実行するように構成され得る。いくつかの実装形態では、図１０に示すように、制御ロジック３１２のＶＦＣコントローラ１０１０は、ページバッファ３０４を制御して、検証に合格しない、メモリセル１０６の選択行の失敗したメモリセルの個数（検証失敗メモリセル数とも呼ばれる）を取得するために、ページバッファ３０４へコマンドを送る。それに応答して、ページバッファ３０４のラッチ１００６は、プログラム済みの選択メモリセル１０６のしきい値電圧がベリファイ電圧を下回ること（たとえば、Ｖｔｈ＜Ｖｖｆｙ）を、毎回記録することができる。各ラッチ１００６は、条件のいくつかのセットに従ってイベントを記録することを担当することができる。いくつかの例では、複数のラッチ１００６と同じ機能を達成するために、単一のラッチ１００６が時分割多重化（ＴＤＭ）方式で使用されてよいことが理解される。ページバッファ３０４のカウンタ１００４は、ラッチ１００６に結合され得、検証失敗メモリセル数である記録された回数をカウントすることができる。図９に示すように、最終レベル（Ｌｋ）におけるしきい値電圧分布の、ベリファイ電圧（Ｖｖｆｙ）によって規定される影付きエリア９００は、それらのしきい値電圧がベリファイ電圧に達しない（それよりも低い）（たとえば、ＬｋにおいてＶｔｈ＜Ｖｖｆｙ）ときの、検証に合格しないプログラム済みのすべての選択メモリセル１０６を示してよい。

いくつかの実装形態では、図１０に示すように、制御ロジック３１２のＶＦＣコントローラ１０１０は、ページバッファ３０４のカウンタ１００４から検証失敗メモリセル数を、かつ、たとえば、レジスタ３１４の中に記憶された、ＶＦＣ基準１０１２を取得する。いくつかの実装形態では、ＶＦＣコントローラ１０１０は、次いで、検証に合格するのかそれとも失敗するのかを決定するために、検証失敗メモリセル数をＶＦＣ基準に対して比較する。ＶＦＣ基準１０１２は、いくつかの実装形態によれば、検証の結果（たとえば、検証失敗メモリセル数）が、検証に合格することを示すのかそれとも失敗することを示すのかを決定するために使用される、任意の好適な基準を含む。たとえば、ＶＦＣ基準１０１２は、検証に合格する最大検証失敗メモリセル数を示す、フェイルビットしきい値であってよい。本明細書で説明するように、ＶＦＣ基準１０１２は、標準ＶＦＣ基準、および標準ＶＦＣ基準よりも厳しくない予測ＶＦＣ基準、すなわち、緩和されたＶＦＣ基準を含むことができる。いくつかの実装形態によれば、予測ＶＦＣ基準は最終レベルＶＦＣのために使用されるが、標準ＶＦＣ基準は他のレベルのＶＦＣのために使用される。たとえば、標準ＶＦＣ基準は第１のフェイルビットしきい値であってよく、予測ＶＦＣ基準は、第１のフェイルビットしきい値よりも大きい第２のフェイルビットしきい値であってよい。

図８Ａ～図８Ｃに示すように、たとえば、最後から２番目のレベルのＶＦＣ（Ｌ（ｋ－１）ｖｆｃ）は、たとえば、第（Ｎ＋１）のプログラム電圧を印加している期間内に、第（Ｎ＋１）のプログラム電圧と並行して、周辺回路１０２のページバッファ３０４および制御ロジック３１２によって実行されてよい。（塗りつぶされたボックスとして示される）最後から２番目のレベルのＶＦＣが標準ＶＦＣ基準を満たすこと、たとえば、最後から２番目のレベルの検証（Ｌ（ｋ－１）ｖｆｙ）に合格しない選択メモリセル１０６の個数が標準フェイルビットしきい値を超えないことに応答して、最後から２番目のレベルの検証に合格し、第（Ｎ＋１）のプログラム電圧の後、最終レベル検証（Ｌｋｖｆｙ）だけが実行される必要がある。

図８Ａ～図８Ｃに示すように、たとえば、最終レベル検証（Ｌｋｖｆｙ）は、周辺回路１０２のワードラインドライバ３０８およびページバッファ３０４によって実行されてよい。第（Ｎ＋１）のプログラム電圧を印加し最後から２番目のレベルのＶＦＣを実行した後、電圧パルス信号などの、最終レベルに対応するベリファイ電圧を、ワードラインドライバ３０８によって選択ワードライン１１８に印加することによって、最終レベル（Ｌｋ）におけるメモリセル１０６の選択行の１つの検証（Ｌｋｖｆｙ）が周辺回路１０２によって実行されてよい。プログラム済みの各選択メモリセル１０６をベリファイ電圧がオンにすることができるかどうかをチェックすることによって、プログラム済みの各選択メモリセル１０６のしきい値電圧をベリファイ電圧と比較するために、各選択メモリセル１０６の制御ゲートにベリファイ電圧が印加され得る。

図８Ａ～図８Ｃに示すように、たとえば、次の第（Ｎ＋２）のプログラム電圧（Ｖｐｇｍ＿ｎ＋２）を印加することを待つのではなく、最終レベル検証を実行した後、かつ第（Ｎ＋２）のプログラム電圧を印加する前に、周辺回路１０２のページバッファ３０４および制御ロジック３１２によって標準最終レベルＶＦＣ（Ｌｋｖｆｃ）が実行されてよい。図８Ａに示すように、（塗りつぶされたボックスとして示される）標準最終レベルＶＦＣが標準ＶＦＣ基準を満たすこと、たとえば、最終レベル検証に合格しない選択メモリセル１０６の個数が標準フェイルビットしきい値を超えないことに応答して、最終レベル検証に合格し、第（Ｎ＋２）のプログラム電圧を印加することを必要とせずにプログラム動作が終了してよい。この場合、適応最終レベルＶＦＣ方式は、いくつかの実装形態によれば、第（Ｎ＋２）のプログラム電圧をなくすことによってプログラム動作時間を短縮する、（図８Ａと図６Ａとを比較すると）標準最終レベルＶＦＣ方式を採用する。

対照的に、図８Ｂおよび図８Ｃに示すように、（ドット付きボックスとして示される）標準最終レベルＶＦＣが標準ＶＦＣ基準を満たさないこと、たとえば、最終レベル検証に合格しない選択メモリセル１０６の個数が標準フェイルビットしきい値を超えることに応答して、最終レベル検証に失敗し、プログラム動作は、第（Ｎ＋１）のプログラム電圧よりも高い第（Ｎ＋２）のプログラム電圧（Ｖｐｇｍ＿ｎ＋２）を印加することによって継続する必要があり得る。

図８Ｂおよび図８Ｃに示すように、たとえば、第（Ｎ＋２）のプログラム電圧を印加している期間内に、第（Ｎ＋２）のプログラム電圧と並行して、たとえば、周辺回路１０２のページバッファ３０４および制御ロジック３１２によって予測最終レベルＶＦＣ（Ｌｋｖｆｃ＿ｐ）が実行されてよい。その上、引き出せる、より高いプログラム電圧（Ｖｐｇｍ＿ｎ＋２）が、第１の最終レベル検証の後に印加されているので、より多くの選択メモリセル１０６が最終レベル検証に合格したことを想定するのが妥当である。したがって、（たとえば、標準最終レベルＶＦＣによって使用される）標準ＶＦＣ基準よりも厳しくない予測ＶＦＣ基準、たとえば、最終レベルＶＦＣに合格するための、より大きいフェイルビットしきい値を用いて、予測最終レベルＶＦＣ（Ｌｋｖｆｃ＿ｐ）が実行され、最終レベルＶＦＣが予測ＶＦＣ基準を満たすことをもっと容易にする。

図８Ｂに示すように、（塗りつぶされたボックスとして示される）予測最終レベルＶＦＣが予測ＶＦＣ基準を満たすこと、たとえば、最終レベル検証（Ｌｋｖｆｙ）に合格しない選択メモリセル１０６の個数がより大きいフェイルビットしきい値を超えないことに応答して、最終レベル検証に合格し、第２の最終レベル検証を再び実行することを必要とせずに第（Ｎ＋２）のプログラム電圧を印加した後、プログラム動作が終了する。この場合、適応最終レベルＶＦＣ方式は、いくつかの実装形態によれば、（たとえば、図６Ｂの中の）第２の最終レベル検証をなくすことによってプログラム動作時間を短縮する、（図８Ｂと図７Ａとを比較すると）予測最終レベルＶＦＣ方式を採用する。

対照的に、図８Ｃに示すように、（ドット付きボックスとして示される）予測最終レベルＶＦＣが予測ＶＦＣ基準を満たさないこと、たとえば、最終レベル検証（Ｌｋｖｆｙ）に合格しない選択メモリセル１０６の個数がより大きいフェイルビットしきい値を依然として超えることに応答して、再び最終レベル検証に失敗し、プログラム動作は、さらに別の最終レベル検証（Ｌｋｖｆｙ）を実行することによって継続する必要がある。しかしながら、次の第（Ｎ＋３）のプログラム電圧（予測最終レベルＶＦＣ方式の図７Ｂに示すような、Ｖｐｇｍ＿ｎ＋３）を印加することを待つのではなく、第２の最終レベル検証を実行した後、かつ第（Ｎ＋３）のプログラム電圧を印加する前に、周辺回路１０２のページバッファ３０４および制御ロジック３１２によって別の標準最終レベルＶＦＣ（Ｌｋｖｆｃ）が実行されてよい。第１の標準最終レベルＶＦＣと同様に、第２の標準最終レベルＶＦＣは、第２の最終レベル検証の結果を標準ＶＦＣ基準に対して比較することによって実行されてよい。たとえば、第１および第２の標準最終レベルＶＦＣによって使用される２つの標準ＶＦＣ基準は、同じであってよい。

図８Ｃに示すように、（塗りつぶされたボックスとして示される）第２の標準最終レベルＶＦＣが標準ＶＦＣ基準を満たすことに応答して、第２の最終レベル検証に合格し、次の第（Ｎ＋３）のプログラム電圧を印加することを必要とせずにプログラム動作が終了する。そうでない場合、第（Ｎ＋３）のプログラム電圧は印加される必要があり得、第（Ｎ＋３）のプログラム電圧（図示せず）と並行して第２の予測最終レベルＶＦＣが実行される必要があり得るか、またはプログラム動作は失敗したものとして中止されてよい。この場合、適応最終レベルＶＦＣ方式は、いくつかの実装形態によれば、（たとえば、図７Ｂの中の）第（Ｎ＋３）のプログラム電圧をなくすことによってプログラム動作時間を短縮する、標準最終レベルＶＦＣ方式を採用する。

図８Ａ～図８Ｃに示すように、プログラム電圧を印加することと並行した、プログラム電圧および予測最終レベルＶＦＣ（Ｌｋｖｆｃ＿ｐ）の検証と印加との間の標準最終レベルＶＦＣ（Ｌｋｖｆｃ）は、検証に合格するとすぐにプログラム動作を終了するために、適応最終レベルＶＦＣ方式に従って交互に実行され得る。（たとえば、図６Ａおよび図６Ｂの中の）検証の後にプログラム動作を常に終了する標準最終レベルＶＦＣ方式、および（たとえば、図７Ａおよび図７Ｂの中の）プログラム電圧を印加した後にプログラム動作を常に終了する予測最終レベルＶＦＣ方式とは異なり、本明細書で開示する適応最終レベルＶＦＣ方式は、標準最終レベルＶＦＣ方式と予測最終レベルＶＦＣ方式との間で切り替わることによって、プログラム動作をフレキシブルに終了することができる。

図１１は、本開示のいくつかの態様による、メモリデバイスをプログラムするための方法１１００のフローチャートを示す。メモリデバイスは、メモリデバイス１００などの、本明細書で開示する任意の好適なメモリデバイスであってよい。方法１１００は、行デコーダ／ワードラインドライバ３０８、ページバッファ／センス増幅器３０４、および制御ロジック３１２などの、周辺回路１０２によって実施されてよい。方法１１００に示す動作が網羅的でなくてよいこと、および図示した動作のうちのいずれかの前、いずれかの後、またはいずれかの間で、同じく他の動作が実行され得ることが、理解される。さらに、動作のうちのいくつかは、同時に、または図１１に示すのとは異なる順序で実行されてよい。

図１１を参照すると、方法１１００は、第１のプログラム電圧がメモリセルの行の選択行に印加される、動作１１０２において開始する。メモリセルのうちの少なくとも１つが、Ｎビットデータの要素に対応する２^Ｎ個のレベルのうちの１つに設定され、ただし、Ｎは１よりも大きい整数である。たとえば、図８Ａ～図８Ｃおよび図１０に示すように、プログラム動作において、周辺回路１０２のワードラインドライバ３０８によって選択ワードライン１１８を介してメモリセル１０６の選択行に第（Ｎ＋１）のプログラム電圧（Ｖｐｇｍ＿ｎ＋１、「第１のプログラム電圧」）が印加されてよい。

方法１１００は、図１１に示すように、第１のプログラム電圧を印加した後、２^Ｎ個のレベルのうちの最終レベルにおいて選択行の第１の検証が実行される、動作１１０４に進む。いくつかの実装形態では、第１の検証を実行するために、２^Ｎ個のレベルのうちの最終レベルに対応するベリファイ電圧が選択行に印加される。たとえば、図８Ａ～図８Ｃおよび図１０に示すように、プログラム動作において、周辺回路１０２のワードラインドライバ３０８およびページバッファ３０４によって第（Ｎ＋１）のプログラム電圧を印加した後、第１の最終レベル検証（Ｌｋｖｆｙ、「２^Ｎ個のレベルのうちの最終レベルにおける第１の検証」）が実行されてよい。

方法１１００は、図１１に示すように、第１の検証の結果および第１のＶＦＣ基準に基づいて第１のＶＦＣが実行される、動作１１０６に進む。いくつかの実装形態では、第１のＶＦＣを実行するために、第１の検証に合格しない、選択行の失敗したメモリセルの個数が取得され、失敗したメモリセルの個数が、第１のＶＦＣ基準に対して比較される。いくつかの実装形態では、第１の検証の結果が第１のＶＦＣ基準を満たすとき、第１の検証に合格し、第１の検証の結果が第１のＶＦＣ基準を満たさないとき、第１の検証に失敗する。たとえば、図８Ａ～図８Ｃおよび図１０に示すように、プログラム動作において、第１の最終レベル検証の後、ただし、周辺回路１０２のページバッファ３０４および制御ロジック３１２によって次の第（Ｎ＋２）のプログラム電圧を印加する前に、第１の最終レベル検証の結果および標準ＶＦＣ基準（「第１のＶＦＣ基準」）に基づいて第１の標準最終レベルＶＦＣ（Ｌｋｖｆｃ、「第１のＶＦＣ」）が実行されてよい。一例では、第１の最終レベル検証の検証失敗メモリセル数は、それぞれ、ページバッファ３０４のラッチ１００６およびカウンタ１００４によって記録およびカウントされてよく、次いで、第１の最終レベル検証に合格するのかそれとも失敗するのかを制御ロジック３１２のＶＦＣコントローラ１０１０によって決定するために、デフォルトのＶＦＣ基準１０１２に対して比較されてよい。

方法１１００は、図１１に示すように、第１のＶＦＣを実行した後、第１のプログラム電圧よりも高い第２のプログラム電圧が選択行に印加される、動作１１０８に進む。第１の検証の結果が第１のＶＦＣ基準を満たさないことに応答して第２のプログラム電圧が印加され得る。そうでない場合、プログラム動作を終了するために第２のプログラム電圧がスキップされ得る。たとえば、図８Ｂ、図８Ｃ、および図１０に示すように、プログラム動作において、（ドット付きボックスとして示され、すなわち、第１の最終レベル検証に失敗する）第１の最終レベル検証の結果が標準ＶＦＣ基準を満たさないとき、第１の標準最終レベルＶＦＣを実行した後、第（Ｎ＋１）のプログラム電圧よりも高い第（Ｎ＋２）のプログラム電圧（Ｖｐｇｍ＿ｎ＋２、「第２のプログラム電圧」）が、周辺回路１０２のワードラインドライバ３０８によって選択ワードライン１１８を介してメモリセル１０６の選択行に印加されてよい。そうでない場合、図８Ａおよび図１０に示すように、プログラム動作において、（塗りつぶされたボックスとして示され、すなわち、第１の最終レベル検証に合格する）第１の最終レベル検証の結果が標準ＶＦＣ基準を満たすとき、プログラム動作を終了するために、第１の標準最終レベルＶＦＣを実行した後、第（Ｎ＋２）のプログラム電圧がスキップされてよい。

方法１１００は、図１１に示すように、第２のプログラム電圧を印加している期間内に第１の検証の結果および第１のＶＦＣ基準とは異なる第２のＶＦＣ基準に基づいて第２のＶＦＣが適用される、動作１１１０に進む。第２のＶＦＣ基準は第１のＶＦＣ基準よりも厳しくなくてよい。たとえば、図８Ｂ、図８Ｃ、および図１０に示すように、プログラム動作において、周辺回路１０２のページバッファ３０４および制御ロジック３１２によって第（Ｎ＋２）のプログラム電圧を印加している期間内に第１の最終レベル検証の結果および予測ＶＦＣ基準（「第２のＶＦＣ基準」）に基づいて第１の予測最終レベルＶＦＣ（Ｌｋｖｆｃ＿ｐ、「第２のＶＦＣ」）が実行されてよい。予測ＶＦＣ基準は標準ＶＦＣ基準よりも厳しくなくてよく、たとえば、より大きいフェイルビットしきい値を有する。一例では、第１の最終レベル検証の検証失敗メモリセル数は、それぞれ、ページバッファ３０４のラッチ１００６およびカウンタ１００４によって記録およびカウントされてよく、次いで、第１の最終レベル検証に合格するのかそれとも失敗するのかを制御ロジック３１２のＶＦＣコントローラ１０１０によって決定するために、緩和されたＶＦＣ基準１０１２に対して比較されてよい。

方法１１００は、図１１に示すように、第１の検証の結果が第２のＶＦＣ基準を満たさないことに応答して最終レベルにおいて選択行の第２の検証が実行される、動作１１１２に進む。たとえば、図８Ｃおよび図１０に示すように、プログラム動作において、（ドット付きボックスとして示され、すなわち、第（Ｎ＋２）のプログラム電圧を印加した後、緩和されたＶＦＣ基準の下で再び第１の最終レベル検証に失敗する）第１の最終レベル検証の結果が予測ＶＦＣ基準を満たさないとき、周辺回路１０２のワードラインドライバ３０８およびページバッファ３０４によって第（Ｎ＋２）のプログラム電圧を印加した後、第２の最終レベル検証（Ｌｋｖｆｙ、「最終レベルにおける第２の検証」）が実行されてよい。

方法１１００は、図１１に示すように、第２の検証の結果および第３のＶＦＣ基準に基づいて第３のＶＦＣが実行される、動作１１１４に進む。いくつかの実装形態では、第３のＶＦＣ基準は第１のＶＦＣ基準と同じである。たとえば、図８Ｃおよび図１０に示すように、プログラム動作において、第２の最終レベル検証の後、ただし、周辺回路１０２のページバッファ３０４および制御ロジック３１２によって次の第（Ｎ＋３）のプログラム電圧を印加する前に、第２の最終レベル検証の結果および標準ＶＦＣ基準（「第３のＶＦＣ基準」）に基づいて第２の標準最終レベルＶＦＣ（Ｌｋｖｆｃ、「第３のＶＦＣ」）が実行されてよい。標準ＶＦＣ基準は、第１および第２の標準最終レベルＶＦＣに対して同じであってよい。一例では、第２の最終レベル検証の検証失敗メモリセル数は、それぞれ、ページバッファ３０４のラッチ１００６およびカウンタ１００４によって記録およびカウントされてよく、次いで、第１の最終レベル検証に合格するのかそれとも失敗するのかを制御ロジック３１２のＶＦＣコントローラ１０１０によって決定するために、デフォルトのＶＦＣ基準１０１２に対して比較されてよい。

いくつかの実装形態では、第１の検証の結果が第２のＶＦＣ基準を満たすことに応答して第２の検証および第３のＶＦＣがスキップされる。たとえば、図８Ｂおよび図１０に示すように、プログラム動作において、（塗りつぶされたボックスとして示され、すなわち、第（Ｎ＋２）のプログラム電圧を印加した後、緩和されたＶＦＣ基準の下で第１の最終レベル検証に合格する）第１の最終レベル検証の結果が予測ＶＦＣ基準を満たすとき、プログラム動作を終了するために、第１の予測最終レベルＶＦＣを実行した後、第２の最終レベル検証および第２の標準最終レベルＶＦＣがスキップされてよい。

図１２は、本開示のいくつかの態様による、メモリデバイスを有するシステム１２００のブロック図を示す。システム１２００は、モバイルフォン、デスクトップコンピュータ、ラップトップコンピュータ、タブレット、車両コンピュータ、ゲーム機、プリンタ、測位デバイス、ウェアラブル電子デバイス、スマートセンサ、仮想現実（ＶＲ）デバイス、拡張現実（ＡＲ）デバイス、またはその中に記憶域を有する任意の他の好適な電子デバイスであり得る。図１２に示すように、システム１２００は、ホスト１２０８、ならびに１つまたは複数のメモリデバイス１００（図１に示す）およびメモリコントローラ１２０６を有する、メモリシステム１２０２を含むことができる。ホスト１２０８は、中央処理ユニット（ＣＰＵ）、またはアプリケーションプロセッサ（ＡＰ）などのシステムオンチップ（ＳｏＣ）などの、電子デバイスのプロセッサであり得る。ホスト１２０８は、メモリデバイス１００との間でデータを送るかまたは受信するように構成され得る。

メモリデバイス１００は、本開示の中で開示する任意のメモリデバイスであり得る。メモリコントローラ１２０６は、いくつかの実装形態によれば、メモリデバイス１００およびホスト１２０８に結合され、メモリデバイス１００を制御するように構成される。メモリコントローラ１２０６は、メモリデバイス１００の中に記憶されたデータを管理すること、およびホスト１２０８と通信することができる。いくつかの実装形態では、メモリコントローラ１２０６は、セキュアデジタル（ＳＤ）カード、コンパクトフラッシュ（ＣＦ）カード、ユニバーサルシリアルバス（ＵＳＢ）フラッシュドライブ、またはパーソナルコンピュータ、デジタルカメラ、モバイルフォンなどの電子デバイスにおける使用のための他の媒体のような、デューティサイクルが小さい環境の中で動作するように設計される。いくつかの実装形態では、メモリコントローラ１２０６は、スマートフォン、タブレット、ラップトップコンピュータなどのモバイルデバイス、および企業ストレージアレイのための、データ記憶域として使用されるＳＳＤまたは組込みマルチメディアカード（ｅＭＭＣ）のような、デューティサイクルが大きい環境の中で動作するように設計される。メモリコントローラ１２０６は、読取り動作、消去動作、およびプログラム動作などの、メモリデバイス１００の動作を制御するように構成され得る。メモリコントローラ１２０６はまた、限定はしないが、不良ブロック管理、ガベージコレクション、論理アドレスから物理アドレスへの変換、ウェアレベリングなどを含む、メモリデバイス１００の中に記憶されるかまたは記憶されるべきデータに関する様々な機能を管理するように構成され得る。いくつかの実装形態では、メモリコントローラ１２０６は、メモリデバイス１００から読み取られるかまたはメモリデバイス１００に書き込まれるデータに関する誤り訂正符号（ＥＣＣ）を処理するようにさらに構成される。任意の他の好適な機能、たとえば、メモリデバイス１００をフォーマットすることが、メモリコントローラ１２０６によって同じく実行されてよい。メモリコントローラ１２０６は、特定の通信プロトコルに従って外部デバイス（たとえば、ホスト１２０８）と通信することができる。たとえば、メモリコントローラ１２０６は、ＵＳＢプロトコル、マルチメディアカード（ＭＭＣ）プロトコル、周辺構成要素相互接続（ＰＣＩ）プロトコル、ＰＣＩエクスプレス（ＰＣＩ－Ｅ）プロトコル、アドバンストテクノロジーアタッチメント（ＡＴＡ）プロトコル、シリアルＡＴＡプロトコル、パラレルＡＴＡプロトコル、小型コンピュータ小型インターフェース（ＳＣＳＩ）プロトコル、拡張小型ディスクインターフェース（ＥＳＤＩ）プロトコル、統合ドライブエレクトロニクス（ＩＤＥ）プロトコル、Ｆｉｒｅｗｉｒｅプロトコルなどの、様々なインターフェースプロトコルのうちの少なくとも１つを通じて、外部デバイスと通信してよい。

メモリコントローラ１２０６および１つまたは複数のメモリデバイス１００は、たとえば、ユニバーサルフラッシュストレージ（ＵＦＳ）パッケージまたはｅＭＭＣパッケージなどの同じパッケージの中に含められている、様々なタイプの記憶デバイスの中に統合され得る。すなわち、メモリシステム１２０２は、異なるタイプの最終電子製品の中に実装およびパッケージ化され得る。図１３Ａに示すような一例では、メモリコントローラ１２０６および単一のメモリデバイス１００がメモリカード１３０２の中に統合されてよい。メモリカード１３０２は、ＰＣカード（ＰＣＭＣＩＡ、パーソナルコンピュータメモリカード国際協会）、ＣＦカード、スマートメディア（ＳＭ）カード、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ－ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ＵＦＳなどを含むことができる。メモリカード１３０２は、メモリカード１３０２をホスト（たとえば、図１２の中のホスト１２０８）と結合するメモリカードコネクタ１３０４をさらに含むことができる。図１３Ｂに示すような別の例では、メモリコントローラ１２０６および複数のメモリデバイス１００がＳＳＤ１３０６の中に統合されてよい。ＳＳＤ１３０６は、ＳＳＤ１３０６をホスト（たとえば、図１２の中のホスト１２０８）と結合するＳＳＤコネクタ１３０８をさらに含むことができる。いくつかの実装形態では、ＳＳＤ１３０６の記憶容量および／または動作速度は、メモリカード１３０２の記憶容量および／または動作速度よりも大きい。

特定の実装形態の上記の説明は、様々な適用例のために容易に変更および／または適合され得る。したがって、そのような適合および変更は、本明細書で提示する教示および案内に基づいて、開示する実装形態の均等物の意味内および範囲内にあるものとする。

本開示の幅広さおよび範囲は、上述の例示的な実装形態のうちのいずれによっても限定されるべきでなく、以下の特許請求の範囲およびそれらの均等物のみに従って定義されるべきである。

特定の構成および配置が説明されているが、このことが例示のために行われるにすぎないことを理解されたい。したがって、本開示の範囲から逸脱することなく他の構成および配置が使用され得る。また、本開示で説明するような主題は、様々な他の適用例において同じく使用され得る。本開示で説明するような機能的および構造的な特徴は、互いに、かつ本開示の範囲に一致するやり方で、組み合わせられること、調整されること、変更されること、および並べ替えられることが可能である。

１００メモリデバイス
１０１メモリセルアレイ
１０２周辺回路
１０４ブロック
１０６メモリセル
１０８ＮＡＮＤメモリストリング
１１０ソース選択ゲート（ＳＳＧ）トランジスタ
１１２ドレイン選択ゲート（ＤＳＧ）トランジスタ
１１３ＤＳＧライン
１１４ソースライン（ＳＬ）
１１５ＳＳＧライン
１１６ビットライン
１１８ワードライン
１２０ページ
２０２基板
２０４メモリスタック
２０６ゲート導電層
２０８ゲート間誘電体層
３０４ページバッファ／センス増幅器
３０６列デコーダ／ビットラインドライバ
３０８行デコーダ／ワードラインドライバ
３１０電圧生成器
３１２制御ロジック
３１４レジスタ
３１６インターフェース（Ｉ／Ｆ）
３１８データバス
５０２プログラム／ベリファイサイクル
５０４プログラムサイクル
５０６ベリファイサイクル
１００４カウンタ
１００６ラッチ
１００８プログラム／ベリファイコントローラ
１０１０ＶＦＣコントローラ
１０１２ＶＦＣ基準
１２００システム
１２０２メモリシステム
１２０６メモリコントローラ
１２０８ホスト
１３０２メモリカード
１３０４メモリカードコネクタ
１３０６ＳＳＤ
１３０８ＳＳＤコネクタ

Claims

メモリデバイスであって、
メモリセルのアレイであって、前記メモリセルのうちの少なくとも１つが、Ｎビットデータの要素に対応する２^Ｎ個のレベルのうちの１つに設定され、ただし、Ｎが１よりも大きい整数である、メモリセルのアレイと、
前記メモリセルのアレイに結合された周辺回路とを備え、前記周辺回路が、
前記メモリセルの選択行に第１のプログラム電圧を印加し、
前記第１のプログラム電圧を印加した後、前記２^Ｎ個のレベルのうちの最終レベルにおいて前記メモリセルの前記選択行の第１の検証を実行し、
前記第１の検証の結果および第１のベリファイ失敗カウント（ＶＦＣ）基準に基づいて第１のＶＦＣを実行し、
前記第１のＶＦＣを実行した後、前記メモリセルの前記選択行に前記第１のプログラム電圧よりも高い第２のプログラム電圧を印加し、
前記第２のプログラム電圧を印加している期間内に前記第１の検証の前記結果および前記第１のＶＦＣ基準とは異なる第２のＶＦＣ基準に基づいて第２のＶＦＣを実行するように構成される、
メモリデバイス。
前記周辺回路が、前記第１の検証の前記結果が前記第１のＶＦＣ基準を満たさないという結果に応答して前記第２のプログラム電圧を印加するように構成される、請求項１に記載のメモリデバイス。
前記周辺回路が、
前記第１の検証の前記結果が前記第２のＶＦＣ基準を満たさないことに応答して前記最終レベルにおいて前記メモリセルの前記選択行の第２の検証を実行し、
前記第２の検証の結果および第３のＶＦＣ基準に基づいて第３のＶＦＣを実行するようにさらに構成される、
請求項２に記載のメモリデバイス。
前記周辺回路が、
前記第１の検証の前記結果が前記第２のＶＦＣ基準を満たすことに応答して前記第２の検証および前記第３のＶＦＣをスキップするようにさらに構成される、
請求項３に記載のメモリデバイス。
前記第３のＶＦＣ基準が前記第１のＶＦＣ基準と同じである、請求項３に記載のメモリデバイス。
それぞれ、前記メモリセルの行に結合されたワードラインをさらに備え、
前記第１の検証を実行するために、前記周辺回路が、前記メモリセルの前記選択行に結合されている前記ワードラインの選択ワードラインにベリファイ電圧を印加するように構成されたワードラインドライバを備え、前記ベリファイ電圧が、前記２^Ｎ個のレベルのうちの前記最終レベルに対応する、
請求項１に記載のメモリデバイス。
前記第１のＶＦＣを実行するために、前記周辺回路が、
前記第１の検証に合格しない、前記メモリセルの前記選択行の失敗したメモリセルの個数を取得するように構成された、ページバッファと、
前記失敗したメモリセルの前記個数を前記第１のＶＦＣ基準に対して比較するように構成された、制御ロジックとを備える、
請求項１に記載のメモリデバイス。
前記第２のＶＦＣ基準が前記第１のＶＦＣ基準よりも厳しくない、請求項１に記載のメモリデバイス。
データを記憶するように構成されたメモリデバイスであって、
行をなすメモリセルのアレイであって、前記メモリセルのうちの少なくとも１つが、Ｎビットデータの要素に対応する２^Ｎ個のレベルのうちの１つに設定され、ただし、Ｎが１よりも大きい整数である、メモリセルのアレイと、
前記メモリセルのアレイに結合された周辺回路であって、
前記メモリセルの選択行に第１のプログラム電圧を印加し、
前記第１のプログラム電圧を印加した後、前記２^Ｎ個のレベルのうちの最終レベルにおいて前記メモリセルの前記選択行の第１の検証を実行し、
前記第１の検証の結果および第１のベリファイ失敗カウント（ＶＦＣ）基準に基づいて第１のＶＦＣを実行し、
前記第１の検証の前記結果が前記第１のＶＦＣ基準を満たさないことに応答して、前記第１のＶＦＣを実行した後、前記メモリセルの前記選択行に前記第１のプログラム電圧よりも高い第２のプログラム電圧を印加し、
前記第２のプログラム電圧を印加している期間内に前記第１の検証の前記結果および前記第１のＶＦＣ基準とは異なる第２のＶＦＣ基準に基づいて第２のＶＦＣを実行するように構成された周辺回路とを備えるメモリデバイス、ならびに
前記メモリデバイスに結合され前記メモリデバイスを制御するように構成されたメモリコントローラ
を備えるシステム。
前記周辺回路が、
前記第１の検証の前記結果が前記第２のＶＦＣ基準を満たさないことに応答して前記最終レベルにおいて前記メモリセルの前記選択行の第２の検証を実行し、
前記第２の検証の結果および第３のＶＦＣ基準に基づいて第３のＶＦＣを実行するようにさらに構成される、
請求項９に記載のシステム。
前記周辺回路が、
前記第１の検証の前記結果が前記第２のＶＦＣ基準を満たすことに応答して前記第２の検証および前記第３のＶＦＣをスキップするようにさらに構成される、
請求項１０に記載のシステム。
前記第１のＶＦＣを実行するために、前記周辺回路が、
前記第１の検証に合格しない、前記メモリセルの前記選択行の失敗したメモリセルの個数を取得するように構成された、ページバッファと、
前記失敗したメモリセルの前記個数を前記第１のＶＦＣ基準に対して比較するように構成された、制御ロジックとを備える、
請求項９に記載のシステム。
前記第２のＶＦＣ基準が前記第１のＶＦＣ基準よりも厳しくない、請求項９に記載のシステム。
メモリデバイスをプログラムする方法であって、前記メモリデバイスがメモリセルの行を備え、前記メモリセルのうちの少なくとも１つが、Ｎビットデータの要素に対応する２^Ｎ個のレベルのうちの１つに設定され、ただし、Ｎが１よりも大きい整数であり、前記方法が、
前記メモリセルの前記行の選択行に第１のプログラム電圧を印加するステップと、
前記第１のプログラム電圧を印加した後、前記２^Ｎ個のレベルのうちの最終レベルにおいて前記選択行の第１の検証を実行するステップと、
前記第１の検証の結果および第１のベリファイ失敗カウント（ＶＦＣ）基準に基づいて第１のＶＦＣを実行するステップと、
前記第１のＶＦＣを実行した後、前記第１のプログラム電圧よりも高い第２のプログラム電圧を前記選択行に印加するステップと、
前記第２のプログラム電圧を印加している期間内に前記第１の検証の前記結果および前記第１のＶＦＣ基準とは異なる第２のＶＦＣ基準に基づいて第２のＶＦＣを実行するステップとを含む、
方法。
前記第１の検証の前記結果が前記第１のＶＦＣ基準を満たさないことに応答して前記第２のプログラム電圧が印加される、請求項１４に記載の方法。
前記第１の検証の前記結果が前記第２のＶＦＣ基準を満たさないことに応答して前記最終レベルにおいて前記選択行の第２の検証を実行するステップと、
前記第２の検証の結果および第３のＶＦＣ基準に基づいて第３のＶＦＣを実行するステップと
をさらに含む、請求項１５に記載の方法。
前記第１の検証の前記結果が前記第２のＶＦＣ基準を満たすことに応答して前記第２の検証および前記第３のＶＦＣをスキップするステップ
をさらに含む、請求項１６に記載の方法。
前記第３のＶＦＣ基準が前記第１のＶＦＣ基準と同じである、請求項１６に記載の方法。
前記第１の検証を実行するステップが、前記選択行にベリファイ電圧を印加するステップを含み、前記ベリファイ電圧が、前記２^Ｎ個のレベルのうちの前記最終レベルに対応する、請求項１４に記載の方法。
前記第１のＶＦＣを実行するステップが、
前記第１の検証に合格しない、前記選択行の失敗したメモリセルの個数を取得するステップと、
前記失敗したメモリセルの前記個数を前記第１のＶＦＣ基準に対して比較するステップとを含む、
請求項１４に記載の方法。