Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP7734214B2 - アレイ基板、表示パネル及びアレイ基板の製造方法 - Google Patents
[go: Go Back, main page]

JP7734214B2 - アレイ基板、表示パネル及びアレイ基板の製造方法 - Google Patents

アレイ基板、表示パネル及びアレイ基板の製造方法

Info

Publication number
JP7734214B2
JP7734214B2 JP2023571710A JP2023571710A JP7734214B2 JP 7734214 B2 JP7734214 B2 JP 7734214B2 JP 2023571710 A JP2023571710 A JP 2023571710A JP 2023571710 A JP2023571710 A JP 2023571710A JP 7734214 B2 JP7734214 B2 JP 7734214B2
Authority
JP
Japan
Prior art keywords
array substrate
hole
passivation layer
layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2023571710A
Other languages
English (en)
Other versions
JP2025512637A (ja
Inventor
リュー・ウェイ
モン・イェンホン
Original Assignee
グァンチョウ チャイナスター オプトエレクトロニクス セミコンダクター ディスプレイ テクノロジー カンパニー リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from CN202310168253.9A external-priority patent/CN117457664A/zh
Application filed by グァンチョウ チャイナスター オプトエレクトロニクス セミコンダクター ディスプレイ テクノロジー カンパニー リミテッド filed Critical グァンチョウ チャイナスター オプトエレクトロニクス セミコンダクター ディスプレイ テクノロジー カンパニー リミテッド
Publication of JP2025512637A publication Critical patent/JP2025512637A/ja
Application granted granted Critical
Publication of JP7734214B2 publication Critical patent/JP7734214B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/1368Active matrix addressed cells in which the switching element is a three-electrode device
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01Manufacture or treatment
    • H10D86/021Manufacture or treatment of multiple TFTs
    • H10D86/0212Manufacture or treatment of multiple TFTs comprising manufacture, treatment or coating of substrates
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/411Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by materials, geometry or structure of the substrates
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/451Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by the compositions or shapes of the interlayer dielectrics
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Description

本願は、表示技術分野に関し、具体的にアレイ基板、表示パネル及びアレイ基板の製造方法に関する。
酸化物を含む表示パネル8 Maskプロセスにおいて、製造中に大量の水蒸気が発生する。
酸化物は、水蒸気に敏感であり、水蒸気は、デバイスの電気特性に影響を与え、TFTは、負圧でオンにされ、それによりパネル内の画素の漏電、及びESDなどの状況によるTFTの設計失効、表示パネルの静電気放電が実現できないなどの一連の問題を引き起こす。
本願の目的は、従来技術における表示パネル製造中の水蒸気による表示パネルの負バイアスや漏電などの問題を解決するためのアレイ基板、表示パネル及びアレイ基板の製造方法を提供することである。
第1の態様によれば、本願は、アレイ基板を提供し、前記アレイ基板は、
チャネル領域を含む薄膜トランジスタ層を含むベース基板と、
前記ベース基板の上方に設置され、且つ前記ベース基板を覆う保護層であって、前記保護層には、水蒸気を排出するための第1のスルーホールがさらに形成され、前記第1のスルーホールが前記チャネル領域に近接して設置される保護層とを含む。
いくつかの可能な実施例では、前記保護層は、高分子膜であり、前記高分子膜には、水蒸気を排出するための前記第1のスルーホールが形成される。
いくつかの可能な実施例では、前記保護層は、高分子膜と第1のパッシベーション層とを含み、前記第1のパッシベーション層は、前記高分子膜の上方に設置され、且つ前記高分子膜を覆い、
前記第1のパッシベーション層には、水蒸気を排出するための前記第1のスルーホールが形成される。
いくつかの可能な実施例では、前記保護層は、高分子膜と第1のパッシベーション層とを含み、前記第1のパッシベーション層は、前記高分子膜の上方に設置され、且つ前記高分子膜を覆い、
前記第1のスルーホールは、前記高分子膜に形成される第2のスルーホールと、前記第1のパッシベーション層に形成される第3のスルーホールとを含み、前記第2のスルーホールと前記第3のスルーホールとが連通する。
いくつかの可能な実施例では、前記保護層は、順に積層して設置される第2のパッシベーション層と、高分子膜と、第1のパッシベーション層とを含み、前記第2のパッシベーション層は、前記ベース基板の上方に設置される。
いくつかの可能な実施例では、前記第1のスルーホールは、前記第2のパッシベーション層に形成される第1のビアホールと、前記高分子膜に形成される第2のスルーホールと、前記第1のパッシベーション層に形成される第3のスルーホールとを含み、前記第1のビアホールと、前記第2のスルーホールと、前記第3のスルーホールとが連通する。
いくつかの可能な実施例では、前記第1のスルーホールにおいて吸水材料が充填されている。
いくつかの可能な実施例では、前記第1のスルーホールは、複数であり、且つ複数の第1のスルーホールは、前記チャネル領域を取り囲んで設置される。
いくつかの可能な実施例では、垂直方向に、前記第1のスルーホールの断面の形状は、上が広く下が狭い台形構造である。
いくつかの可能な実施例では、前記第1のスルーホールの水平方向及び垂直方向における高さは、いずれも7ミクロン以上である。
第2の態様によれば、本願は、アレイ基板を含む表示パネルを提供し、前記アレイ基板は、
チャネル領域を含む薄膜トランジスタ層を含むベース基板と、
前記ベース基板の上方に設置され、且つ前記ベース基板を覆う保護層であって、前記保護層には、水蒸気を排出するための第1のスルーホールがさらに形成され、前記第1のスルーホールが前記チャネル領域に近接して設置される保護層とを含む。
いくつかの可能な実施例では、前記保護層は、高分子膜であり、前記高分子膜には、水蒸気を排出するための前記第1のスルーホールが形成される。
いくつかの可能な実施例では、前記保護層は、高分子膜と第1のパッシベーション層とを含み、前記第1のパッシベーション層は、前記高分子膜の上方に設置され、且つ前記高分子膜を覆い、
前記第1のパッシベーション層には、水蒸気を排出するための前記第1のスルーホールが形成される。
いくつかの可能な実施例では、前記保護層は、高分子膜と第1のパッシベーション層とを含み、前記第1のパッシベーション層は、前記高分子膜の上方に設置され、且つ前記高分子膜を覆い、
前記第1のスルーホールは、前記高分子膜に形成される第2のスルーホールと、前記第1のパッシベーション層に形成される第3のスルーホールとを含み、前記第2のスルーホールと前記第3のスルーホールとが連通する。
いくつかの可能な実施例では、前記保護層は、順に積層して設置される第2のパッシベーション層と、高分子膜と、第1のパッシベーション層とを含み、前記第2のパッシベーション層は、前記ベース基板の上方に設置される。
いくつかの可能な実施例では、前記第1のスルーホールは、前記第2のパッシベーション層に形成される第1のビアホールと、前記高分子膜に形成される第2のスルーホールと、前記第1のパッシベーション層に形成される第3のスルーホールとを含み、前記第1のビアホールと、前記第2のスルーホールと、前記第3のスルーホールとが連通する。
いくつかの可能な実施例では、前記第1のスルーホールにおいて吸水材料が充填されている。
いくつかの可能な実施例では、前記第1のスルーホールは、複数であり、且つ複数の第1のスルーホールは、前記チャネル領域を取り囲んで設置される。
いくつかの可能な実施例では、前記表示パネルは、対向基板と液晶層とをさらに含み、前記対向基板は、前記アレイ基板と対向して間隔をおいて設置され、前記液晶層は、前記対向基板とアレイ基板との間に設置される。
第3の態様によれば、本願の実施例は、アレイ基板の製造方法を提供し、前記方法は、
チャネル領域を含む薄膜トランジスタ層を含むベース基板を提供することと、
前記ベース基板の上方において前記ベース基板を覆う保護層を製造することと、
前記保護層上の、前記チャネル領域に対応する位置において第1のスルーホールを製造することとを含む。
本願は、アレイ基板、表示パネル及びアレイ基板の製造方法を提供し、ベース基板と保護層とを含み、保護層は、ベース基板の上方に設置され、且つベース基板を覆い、前記保護層には、水蒸気を排出するための第1のスルーホールがさらに形成される。本願は、保護層にスルーホールを設置して水蒸気を排出することによって、アレイ基板における薄膜トランジスタの安定性を向上させ、それとともに他の構造を追加して設置する必要がなく、空間的配置を変えずに表示パネルの負バイアスや漏電の現象を改善する。
本願の実施例における技術案をより明確に説明するために、以下、実施例の記載に必要な図面を簡単に説明し、自明なことに、以下の記載における図面は、本願のいくつかの実施例に過ぎず、当業者であれば、創造的な労力を払わない前提で、これらの図面に基づいて他の図面も得られる。
本願の実施例によるアレイ基板の一実施例の構造概略図である。 本願の実施例によるアレイ基板の別の実施例の構造概略図である。 本願の実施例によるアレイ基板の別の実施例の構造概略図である。 本願によるアレイ基板の別の実施例の構造概略図である。
以下、本願の実施例における図面を参照しながら、本願の実施例における技術案を明確かつ完全に説明する。自明なことに、説明される実施例は、本願の一部の実施例に過ぎず、すべての実施例ではない。本願における実施例に基づき、当業者が創造的な労力を払わない前提で得られるすべての他の実施例は、いずれも本願の保護範囲に属する。
本願の説明において、理解すべきこととして、「中心」、「縦方向」、「横方向」、「長さ」、「幅」、「厚さ」、「上」、「下」、「前」、「後」、「左」、「右」、「鉛直」、「水平」、「頂」、「底」、「内」、「外」などの用語で示される方位又は位置関係は、図面に示す方位又は位置関係に基づくものであり、本願を容易に説明し、説明を簡略化するためのものに過ぎず、示される装置又は素子が特定の方位を有し、特定の方位で構成され、操作されなければならないことを指示又は暗示するものではないため、本願に対する制限と理解されるべきではない。なお、「第1の」、「第2の」などの用語は、説明の目的のみに用いられ、相対的な重要性を明示又は示唆するもの、又は示される技術的特徴の数を暗黙的に示すものとして理解してはならない。これにより、「第1の」、「第2の」で限定された特徴は、一つ以上の特徴を明示的又は暗黙的に含むことができる。本願の説明において、「複数」とは、別途に明確かつ具体的な限定がない限り、二つ以上を意味する。
本願では、「例示的」という表現は、「例、例証又は説明として用いる」ことを意味する。本願において「例示的」と記述されたいかなる実施例は、他の実施例より好ましいか又は優れていると解釈されるとは限らない。当業者が本願を実現及び使用することを可能にするために、以下のとおり説明する。以下の説明では、解釈を目的に詳細が与えられている。当業者であれば理解できるように、これらの特定の詳細を使用せずに本願を実現することもできる。他の例では、不必要な詳細が本願の説明を不明瞭にすることを避けるために、周知の構造及びプロセスについての詳述を省略する。そのため、本願は、示す実施例に限定されるものではなく、本願に開示された原理及び特徴に合致する最大範囲と一致する。
本願の実施例は、アレイ基板、表示パネル及びアレイ基板の製造方法を提供し、以下では、それぞれ詳細に説明する。
図1を参照すると、図1は、本願の実施例によるアレイ基板の一実施例の構造概略図である。図1に示す実施例では、アレイ基板は、チャネル領域を含む薄膜トランジスタ層が含まれるベース基板10と、ベース基板10の上方に設置され、且つベース基板10を覆う保護層20とを含む。それとともに保護層20にアレイ基板製造中の水蒸気を排出するための第1のスルーホールがさらに形成され、且つ第1のスルーホールは、チャネル領域に近接して設置され、主に薄膜トランジスタのチャネル領域における水蒸気を排出して、薄膜トランジスタを保護するために用いられる。水蒸気を排出する具体的な過程については、後の実施例で説明する。
本願の実施例によるアレイ基板は、ベース基板と保護層とを含み、保護層は、ベース基板の上方に設置され、且つベース基板を覆い、前記保護層には、水蒸気を排出するための第1のスルーホールがさらに形成される。本願は、保護層にスルーホールを設置して水蒸気を排出することによって、アレイ基板における薄膜トランジスタの安定性を向上させ、それとともに他の構造を追加して設置する必要がなく、空間的配置を変えずに表示パネルの負バイアスや漏電の現象を改善する。
本願によるアレイ基板の構造は、主にフリンジフィールドスイッチング(Fringe Field Switching、FFS)構造の、酸化物を有するアレイ基板に適する。このようなアレイ基板には、高分子膜の膜層が含まれ、高分子膜を製造する過程において大量の水蒸気が発生するが、アレイ基板におけるチャネルは、水蒸気における水素イオンに敏感であり、水素イオンが多過ぎになるとチャネルにおける電荷キャリアが増加し、薄膜トランジスタTFTの負バイアスを引き起こす。画素ユニットが低圧でオンにされることにより、画素ユニットの漏電及び表示パネルの表示異常を引き起こす。そのため、本願においてスルーホールを設置することで水蒸気を排出し、水素イオンの量を減らす。
図1において、ベース基板10の上方に設置される保護層20は、一層の単独の高分子膜であってもよい。第1のスルーホールは、単独に高分子膜に設置されてもよい。保護層(又は高分子膜という)にスルーホールを設置することで、水蒸気は、スルーホールを介して直接的に溢れ出すことができ、さらに水蒸気を排出する。一般的には、ビアホールを設置するだけで一部の水蒸気を排出できるが、水蒸気の排出効率を高めるために、一般的に保護層全体を貫通するスルーホールを設置する。具体的に、ビアホールに比べて、垂直方向にスルーホールのほうがアレイ基板における影響を受けやすい薄膜トランジスタTFTに近く、水蒸気は、スルーホールから溢れ出しやすい。且つスルーホールの水蒸気放散面積がより大きく、水蒸気の放散にもより有利である。
図1に示すアレイ基板について、高分子膜を製造する時に水蒸気が残留するが、高分子膜にスルーホールが設置されているため、高分子膜における水蒸気は、後続のベーキング過程においてスルーホールを介してアレイ基板から排出することができ、それによって水蒸気における水素イオンがアレイ基板のチャネルに入ることを回避する。
本願の実施例では、高分子膜の材料は、良好な化学的腐食耐性と耐高温性を有する可溶性のポリテトラフルオロエチレン(Polyfluoroalkoxy、PFA)を含むが、これに限らない。且つ保護層は、透明な保護層であってもよい。
本願の別の実施例では、保護層は、多膜層構造であってもよい。図2に示すように、図2は、本願の実施例によるアレイ基板の別の実施例の構造概略図である。図2に示すアレイ基板の概略図において、保護層20は、高分子膜201と第1のパッシベーション層202とを含んでもよく、ここで第1のパッシベーション層202は、高分子膜の上方に設置され、且つ高分子膜201を覆う。それとともに、第1のパッシベーション層202には、水蒸気を排出するための第1のスルーホールが形成される。
図1に示すアレイ基板と似ているように、ベース基板の上方の他の膜層構造にスルーホールが形成されて水蒸気を排出する。ただし、図2における保護層20は、高分子膜201と第1のパッシベーション層202とを含むが、図1における保護層は、高分子膜のみを含む。この時、第1のパッシベーション層202にスルーホールを開設することで、同様に高分子膜製造時に残留した水蒸気を除去することができる。第1のパッシベーション層202は、アレイ基板を保護することができ、このような設置は、アレイ基板を保護すると同時に、余分な水蒸気を除去することもできる。
図2に示すアレイ基板について、この時の保護層20は、高分子膜と第1のパッシベーション層202とを含むが、第1のパッシベーション層202上のみにおいてスルーホールが設置される。且つ図2に示すアレイ基板を製造する過程において、高分子膜を製造する時に空気抽出処理を行い、この時、一部の水蒸気を揮発させることができ、その後、電極層をさらに製造するが、電極層を製造する時にベーキング過程が発生し、高分子膜層における水蒸気は、同様に第1のパッシベーション層202に設置されるスルーホールを介して揮発することができる。
当然ながら、説明すべきこととして、製造される電極層は、公共電極層と画素電極層を含み、電極層を製造する時に保護層上のスルーホールを避けて設置する必要がある。電極層の材料は、インジウムスズ酸化物、インジウム亜鉛酸化物、アルミニウムスズ酸化物、アルミニウム亜鉛酸化物、及びインジウムゲルマニウム亜鉛酸化物のうちの一種又は複数種を含むが、これらに限らない。
図3に示すように、図3は、本願の実施例によるアレイ基板の別の実施例の構造概略図である。図3において、保護層20は、同様に高分子膜201と第1のパッシベーション層202とを含むが、図2に示す実施例との相違点は、図3に示すアレイ基板において、高分子膜に第2のスルーホールが形成され、第1のパッシベーション層202に第3のスルーホールが形成されることである。即ち図3に示す実施例では、高分子膜201と第1のパッシベーション層202にいずれもスルーホールが形成され、且つ高分子膜201上の第2のスルーホールと第1のパッシベーション層202上の第3のスルーホールとが連通する。図3に示すように、高分子膜201上の第2のスルーホールの位置は、第1のパッシベーション層202上の第3のスルーホールの位置と同じであり、それによって第2のスルーホールと第3のスルーホールとが連通し、この時の第1のスルーホールは、実際に高分子膜に形成される第2のスルーホールと第1のパッシベーション層に形成される第3のスルーホールとを含む。
図3に示すアレイ基板は、図2に示すアレイ基板に比べると、第1のパッシベーション層202に第3のスルーホールを形成した上で、さらに高分子膜201上の、第3のスルーホールに対応する位置に第2のスルーホールを形成している。二つの膜層構造にいずれもスルーホールを設置し、且つ二つのスルーホールの位置を対応して設置することで保護層全体を貫通する一つの完全なスルーホールを形成することによって、スルーホールの水蒸気放散の面積を大幅に増加させ、水蒸気揮発の効率を効果的に向上させる。
図4に示すように、図4は、本願によるアレイ基板の別の実施例の構造概略図である。図4に示す実施例では、保護層は、同様に多膜層構造であり、保護層は、具体的に積層して設置される第2のパッシベーション層203と、高分子膜201と、第1のパッシベーション層202とを含んでもよいが、第2のパッシベーション層203は、ベース基板の上方に設置されてベース基板を保護するために用いられる。図4に示す実施例として、この時の第1のスルーホールは、第2のパッシベーション層203に形成される第1のビアホールと、高分子膜に形成される第2のスルーホールと、第1のパッシベーション層に形成される第3のスルーホールとを含んでもよく、且つ第1のビアホールと、第2のスルーホールと、第3のスルーホールとの三者は、連通することにより、水蒸気逸出のための完全な通路が得られる。
第2のパッシベーション層は、保護層における、薄膜トランジスタ層に最も近い構造であり、薄膜トランジスタ層を保護することを前提として、水蒸気放散の機能を実現するために、第2のパッシベーション層にもビアホールが設置されている。しかし、薄膜トランジスタ層を保護するために、第2のパッシベーション層に設置されるビアホールは、一般的に第2のパッシベーション層全体を貫通してはならず、即ち第2のパッシベーション層にスルーホールではなく、ビアホールを設置する。
図4に示すアレイ基板について、このような設置は、他の実施例におけるアレイ基板に比べて、スルーホールの面積がさらに増加し、即ち水蒸気放散の面積が増加し、それによって水蒸気放散の効率を向上させる。
図1から図4に示す実施例では、アレイ基板におけるベース基板は、以下のような構造、
ガラス基板101と、
ガラス基板101の上方に設置されるゲート金属層102と、
ゲート金属層102の上方に設置され、且つゲート金属層102を覆うゲート絶縁層103と、
ゲート絶縁層103の上方に設置され、且つ前記ゲート金属層102の位置に対応して設置される金属酸化物層104と、
金属酸化層104の上方に設置され、互いに独立したソースとドレインとを含むソースドレイン層105とを含んでもよい。
上記複数のアレイ基板の実施例において、第1のスルーホールは、一般的にアレイ基板における薄膜トランジスタに近接して設置し、又はアレイ基板の薄膜トランジスタ層におけるチャネル領域に近接して設置する必要がある。アレイ基板におけるチャネルが水蒸気における水素イオンに敏感であるため、水蒸気における水素イオンがチャネルに入ることをできるだけ回避する必要があり、スルーホールをチャネルに近接して設置することによって、チャネル付近の水蒸気を可能な限り排出して、TFTに影響を与えることを回避することができる。
それとともに、上記実施例に記述されるスルーホールは、一つであるが、別の実施例では、保護層上の第1のスルーホールの数は、複数であってもよく、複数の第1のスルーホールの位置は、実際の需要に応じて設置することができる。例えばいずれも薄膜トランジスタ層のチャネル領域を取り囲んで設置するか、又は実際の水蒸気の状況に応じて水蒸気の集中する位置に設置する。
上記実施例では、第1のスルーホールの数と位置は、実際の需要に応じて設定することができる。且つ垂直方向に、第1のスルーホールは、一般的に(薄膜トランジスタを破壊しないことを前提として)保護層を貫通するスルーホールであるが、水平方向に、第1のスルーホールのサイズは、実際のアレイ基板のサイズに基づいて設定することができる。一つの具体的な実施例では、第1のスルーホールの水平方向の幅及び垂直方向における高さは、いずれも7ミクロンum以上である。
本願の実施例では、垂直方向に保護層20に開設される第1のスルーホールの断面の形状は、上が広く下が狭い台形構造であってもよく、このような設置は、長方形の構造に比べて、水蒸気放散の面積をさらに増加させることができ、それによって水蒸気放散の効率を向上させる。第1のスルーホールの横断面は、円形又は矩形などの形状であってもよい。
説明すべきこととして、本願におけるアレイ基板について、アレイ基板は、上記構造以外に、他の膜層をさらに含むが、一般的にはアレイ基板を製造する過程で水蒸気を完全に排出することができる。そのため、最終的に完全なアレイ基板の構造を製造することとして、保護層上のスルーホールは、外部と通じておらず、それによって外部の水蒸気がスルーホールを介して再びアレイ基板の内部に入ることを回避する。具体的に、第1のスルーホールにおいて吸水材料を充填してもよく、アレイ基板の上表面の平坦性を保証できるだけでなく、外部の水蒸気がアレイ基板に入ることを防止することもできる。
本願の実施例は、表示パネルをさらに提供し、前記表示パネルは、以上のいずれか一項に記載のアレイ基板を含む。表示パネルは、対向基板と液晶層とをさらに含んでもよく、ここで、対向基板は、アレイ基板と対向して間隔をおいて設置され、液晶層は、対向基板とアレイ基板との間に設置される。表示パネルは、COA型パネルであってもよく、非COA型パネルであってもよい。
本願は、アレイ基板の製造方法をさらに提供し、この方法は、
チャネル領域を含む薄膜トランジスタ層を含むベース基板を提供することと、ベース基板の上方においてベース基板を覆う保護層を製造することと、保護層上の、チャネル領域に対応する位置において第1のスルーホールを製造することとを含んでもよい。
いくつかの実施例では、保護層は、多層の積層構造であってもよく、第1のスルーホールの垂直方向における高さは、保護層の膜層の数に基づいて変更することができる。本願によるアレイ基板の製造方法は、以上のいずれか一項に記載のアレイ基板を製造することができる。本願におけるアレイ基板の異なる膜層及び第1のスルーホールの具体的な製造方法は、従来技術を参照すればよく、ここで限定しない。
上記実施例では、各実施例に対する説明は、それぞれ重点があり、ある実施例で詳述されていない部分は、前文における他の実施例についての詳細な説明を参照すればよく、ここでこれ以上説明しない。
具体的に実施する時に、以上の各ユニット又は構造は、独立したエンティティとして実現されてもよく、任意に組み合わせて、同一又は若干のエンティティとして実現されてもよい。以上の各ユニット又は構造の具体的な実施については、前文の方法実施例を参照すればよく、ここでこれ以上説明しない。
以上の各操作の具体的な実施については、前文の実施例を参照すればよく、ここでこれ以上説明しない。
以上、本願の実施例によるアレイ基板、表示パネル及びアレイ基板の製造方法を詳細に紹介しており、本明細書において、具体的な例を利用して本願の原理及び実施形態について記述したが、以上の実施例の説明は、本願の方法及びそのコアとなる思想に対する理解を助けるためのものに過ぎず、なお、当業者であれば、本願の思想に基づき、具体的な実施形態及び応用範囲を変更することが可能であり、以上のように、本明細書の内容は、本願を限定するものと解釈されるべきではない。

Claims (8)

  1. アレイ基板であって、
    チャネル領域を含む薄膜トランジスタ層を含むベース基板と、
    前記ベース基板の上方に設置され、且つ前記ベース基板を覆う保護層であって、前記保護層には、水蒸気を排出するための第1のスルーホールがさらに形成され、前記第1のスルーホールが前記チャネル領域に近接して設置される保護層とを含
    前記保護層は、前記ベース基板の上方に順に積層して設置される第2のパッシベーション層と、高分子膜と、第1のパッシベーション層とを含み、
    前記第1のスルーホールは、前記第2のパッシベーション層に形成され且つ前記第2のパッシベーション層全体を貫通しない第1のビアホールと、前記高分子膜に形成される第2のスルーホールと、前記第1のパッシベーション層に形成される第3のスルーホールとを含み、前記第1のビアホールと、前記第2のスルーホールと、前記第3のスルーホールとが連通する、アレイ基板。
  2. 前記第1のスルーホールにおいて吸水材料が充填されている、請求項1に記載のアレイ基板。
  3. 前記第1のスルーホールは、複数であり、且つ複数の第1のスルーホールは、前記チャネル領域を取り囲んで設置される、請求項1に記載のアレイ基板。
  4. 垂直方向に、前記第1のスルーホールの断面の形状は、上が広く下が狭い台形構造である、請求項1に記載のアレイ基板。
  5. 前記第1のスルーホールの水平方向及び垂直方向における高さは、いずれも7ミクロン以上である、請求項1に記載のアレイ基板。
  6. 請求項1~のいずれか1項に記載のアレイ基板を含む、表示パネル。
  7. 前記表示パネルは、対向基板と液晶層とをさらに含み、前記対向基板は、前記アレイ基板と対向して間隔をおいて設置され、前記液晶層は、前記対向基板とアレイ基板との間に設置される、請求項に記載の表示パネル。
  8. アレイ基板の製造方法であって、
    チャネル領域を含む薄膜トランジスタ層を含むベース基板を提供することと、
    前記ベース基板の上方に、順に第2のパッシベーション層と、高分子膜と、第1のパッシベーション層とを積層して前記ベース基板を覆う保護層を製造することと、
    前記保護層上の、前記チャネル領域に対応する位置において、前記第2のパッシベーション層に形成され且つ前記第2のパッシベーション層全体を貫通しない第1のビアホールと、前記高分子膜に形成される第2のスルーホールと、前記第1のパッシベーション層に形成される第3のスルーホールとが連通して構成される第1のスルーホールを製造することとを含む、アレイ基板の製造方法。
JP2023571710A 2023-02-23 2023-03-31 アレイ基板、表示パネル及びアレイ基板の製造方法 Active JP7734214B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN202310168253.9A CN117457664A (zh) 2023-02-23 2023-02-23 阵列基板、显示面板及阵列基板的制备方法
CN202310168253.9 2023-02-23
PCT/CN2023/085505 WO2024174343A1 (zh) 2023-02-23 2023-03-31 阵列基板、显示面板及阵列基板的制备方法

Publications (2)

Publication Number Publication Date
JP2025512637A JP2025512637A (ja) 2025-04-22
JP7734214B2 true JP7734214B2 (ja) 2025-09-04

Family

ID=92461143

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023571710A Active JP7734214B2 (ja) 2023-02-23 2023-03-31 アレイ基板、表示パネル及びアレイ基板の製造方法

Country Status (2)

Country Link
US (1) US20240290792A1 (ja)
JP (1) JP7734214B2 (ja)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006058751A (ja) 2004-08-23 2006-03-02 Mitsubishi Electric Corp アクティブマトリクス型表示装置およびアクティブマトリクス型表示装置の製造方法
JP2007188808A (ja) 2006-01-16 2007-07-26 Seiko Epson Corp 発光装置、発光装置の製造方法および電子機器
JP2010244785A (ja) 2009-04-03 2010-10-28 Sharp Corp 有機elパネル、及びその製造方法
JP2014013412A (ja) 2013-09-18 2014-01-23 Japan Display Inc 液晶表示装置およびその製造方法
US20150372256A1 (en) 2014-02-18 2015-12-24 Boe Technology Group Co., Ltd. Display back plate and manufacturing method therefor, and display device
JP2016071340A (ja) 2014-09-30 2016-05-09 群創光電股▲ふん▼有限公司Innolux Corporation 表示パネルと表示装置
JP2018113138A (ja) 2017-01-11 2018-07-19 株式会社ジャパンディスプレイ 表示装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006058751A (ja) 2004-08-23 2006-03-02 Mitsubishi Electric Corp アクティブマトリクス型表示装置およびアクティブマトリクス型表示装置の製造方法
JP2007188808A (ja) 2006-01-16 2007-07-26 Seiko Epson Corp 発光装置、発光装置の製造方法および電子機器
JP2010244785A (ja) 2009-04-03 2010-10-28 Sharp Corp 有機elパネル、及びその製造方法
JP2014013412A (ja) 2013-09-18 2014-01-23 Japan Display Inc 液晶表示装置およびその製造方法
US20150372256A1 (en) 2014-02-18 2015-12-24 Boe Technology Group Co., Ltd. Display back plate and manufacturing method therefor, and display device
JP2016071340A (ja) 2014-09-30 2016-05-09 群創光電股▲ふん▼有限公司Innolux Corporation 表示パネルと表示装置
JP2018113138A (ja) 2017-01-11 2018-07-19 株式会社ジャパンディスプレイ 表示装置

Also Published As

Publication number Publication date
JP2025512637A (ja) 2025-04-22
US20240290792A1 (en) 2024-08-29

Similar Documents

Publication Publication Date Title
US12222619B2 (en) Display panel and display device
CN110246879B (zh) 一种有机发光显示面板及装置
US10840267B2 (en) Array substrates and manufacturing methods thereof, and display panels
EP3502774B1 (en) Liquid crystal display panel and liquid crystal display device
JP2012027163A (ja) 電気泳動表示装置
WO2017202213A1 (en) Array substrate, and liquid crystal display device
US20180329263A1 (en) Array substrate, fabricating method thereof, and display device
CN108428728A (zh) 阵列基板及制作方法、显示面板及制作方法、显示装置
WO2021047140A1 (zh) 显示面板
US11112666B2 (en) Array substrate and display device
CN112928125B (zh) 阵列基板及显示面板
US9759954B2 (en) Display panel and display device
WO2020124903A1 (zh) 阵列基板及显示面板
US8304768B2 (en) Thin film transistor array substrate and method for manufacturing the same
JP7734214B2 (ja) アレイ基板、表示パネル及びアレイ基板の製造方法
WO2023103031A1 (zh) 一种显示面板及其制备方法
WO2025081538A1 (zh) 显示面板及显示装置
KR102098304B1 (ko) 액정 표시 장치 및 그 제조 방법
US20110058136A1 (en) Liquid crystal display structure and manufacturing method thereof
US9196742B2 (en) Thin film transistor substrate, method for manufacturing the same, and liquid crystal display panel
CN105304642A (zh) 一种阵列基板及其制造方法
TW202004715A (zh) 畫素結構及其製造方法
TW201642448A (zh) 畫素陣列基板、顯示面板及其母板
WO2024174343A1 (zh) 阵列基板、显示面板及阵列基板的制备方法
CN114792696A (zh) 阵列基板及其制备方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231120

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20231120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20250430

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20250718

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20250805

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20250825

R150 Certificate of patent or registration of utility model

Ref document number: 7734214

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150