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JP7740106B2 - Piezoelectric element, microphone, and method for manufacturing piezoelectric element - Google Patents
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JP7740106B2 - Piezoelectric element, microphone, and method for manufacturing piezoelectric element - Google Patents

Piezoelectric element, microphone, and method for manufacturing piezoelectric element

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JP7740106B2 JP2022065336A JP2022065336A JP7740106B2 JP 7740106 B2 JP7740106 B2 JP 7740106B2 JP 2022065336 A JP2022065336 A JP 2022065336A JP 2022065336 A JP2022065336 A JP 2022065336A JP 7740106 B2 JP7740106 B2 JP 7740106B2
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Description

本発明は、圧電素子、マイクロフォン、および圧電素子の製造方法に関するものである。 The present invention relates to a piezoelectric element, a microphone, and a method for manufacturing a piezoelectric element.

圧電型のMEMS(Micro Electro Mechanical Systems)マイクロフォンは、電極と圧電膜の積層構造を有する圧電素子で構成されている。圧電素子の製造工程では、基板の上面全体に下部電極が形成され、パターニングによって一部が除去された後、下部電極の上面に圧電膜が形成される。そして、この圧電膜の上面に上部電極が形成される。圧電膜には下部電極を露出させるビアが形成され、このビア内に形成された配線によって下部電極の電位が取り出される。また、基板に開口部が形成されるとともに、電極と圧電膜の積層構造にスリットが形成されることにより、この積層構造が基板の開口端部において片持ち支持され、振動領域とされる。 Piezoelectric MEMS (Micro Electro Mechanical Systems) microphones are composed of a piezoelectric element with a layered structure of electrodes and piezoelectric film. In the manufacturing process for piezoelectric elements, a lower electrode is formed over the entire top surface of a substrate, and after a portion is removed by patterning, a piezoelectric film is formed on top of the lower electrode. An upper electrode is then formed on top of this piezoelectric film. A via is formed in the piezoelectric film to expose the lower electrode, and the potential of the lower electrode is extracted through wiring formed in this via. An opening is also formed in the substrate, and a slit is formed in the layered structure of the electrode and piezoelectric film, allowing this layered structure to be cantilevered at the open edge of the substrate and serve as a vibration region.

電極が除去された部分に形成された圧電膜は、結晶性が悪くなり、電極端部での応力集中によりクラックが発生し、抵抗値が低下するおそれがある。抵抗値が低下した部分を介して電極間でリークが発生すると誘電損失が増加し、マイクロフォンのノイズが大きくなってしまうため、リークの遮断が必要である。これには通常、層間絶縁膜が用いられる(例えば、特許文献1参照)。 The piezoelectric film formed in the area where the electrode has been removed may have poor crystallinity, and stress concentration at the electrode edge may cause cracks and a decrease in resistance. If leakage occurs between the electrodes through the area with reduced resistance, dielectric loss increases, resulting in increased microphone noise, so it is necessary to block the leakage. An interlayer insulating film is typically used for this purpose (see, for example, Patent Document 1).

特開平10-74836号公報Japanese Patent Application Publication No. 10-74836

このようなマイクロフォンでは、音圧等の圧力が印加されることで振動領域が振動し、圧電膜に発生する電荷を検出信号として出力するが、製造時に発生する残留応力により振動領域が変形し、スリットが広がり圧力が抜け出て、検出帯域が狭くなるおそれがある。これについて、本発明者らは、特願2021-152427号において、スリット内に付加薄膜を形成することでスリットの広がりを抑制する圧電素子を提案している。 In such microphones, the vibration area vibrates when pressure such as sound pressure is applied, and the charge generated in the piezoelectric film is output as a detection signal. However, residual stress generated during manufacturing can deform the vibration area, widening the slit and allowing pressure to escape, potentially narrowing the detection band. In response to this issue, the inventors proposed in Japanese Patent Application No. 2021-152427 a piezoelectric element that suppresses slit widening by forming an additional thin film within the slit.

しかしながら、付加薄膜を形成すると工数が増えるため、圧電素子の製造コストが増加するおそれがある。 However, forming an additional thin film increases the number of steps, which may increase the manufacturing cost of the piezoelectric element.

本発明は上記点に鑑みて、工数の増加を低減できる圧電素子、マイクロフォン、および圧電素子の製造方法を提供することを目的とする。 In view of the above, the present invention aims to provide a piezoelectric element, a microphone, and a method for manufacturing a piezoelectric element that can reduce the increase in labor costs.

上記目的を達成するため、請求項1に記載の発明では、支持体(10)上に振動部(20)が配置された圧電素子であって、支持体に配置された圧電膜(40)と、圧電膜に積層された電極膜(50)と、圧電膜を貫通する孔部(61a、62a)の内部に形成された貫通電極(61b、62b)と、孔部の壁面および圧電膜の上部に形成され、圧電膜と貫通電極とを絶縁させる層間絶縁膜(82)と、を備え、振動部は、圧電膜および電極膜を含み、支持体に支持される支持領域(21a)と、支持体から浮遊している浮遊領域(21b)とを有し、浮遊領域は、スリット(30)によって区画された複数の振動領域(22a~22d)を有し、スリットには、層間絶縁膜と同じ材料で構成された付加薄膜(81)が配置されている。 To achieve the above object, the invention described in claim 1 provides a piezoelectric element having a vibration portion (20) disposed on a support (10), comprising a piezoelectric film (40) disposed on the support, an electrode film (50) laminated on the piezoelectric film, through-hole electrodes (61b, 62b) formed inside holes (61a, 62a) penetrating the piezoelectric film, and an interlayer insulating film (82) formed on the wall surfaces of the holes and on the top of the piezoelectric film to insulate the piezoelectric film from the through-hole electrodes. The vibration portion includes the piezoelectric film and the electrode film, and has a support region (21a) supported by the support and a floating region (21b) floating above the support. The floating region has multiple vibration regions (22a-22d) partitioned by slits (30), and an additional thin film (81) made of the same material as the interlayer insulating film is disposed in the slits.

これによれば、付加薄膜と層間絶縁膜とが同じ材料で構成されているため、これらを同一の工程で形成することが可能であり、圧電素子の製造において工数の増加を低減することができる。 As a result, because the additional thin film and the interlayer insulating film are made of the same material, they can be formed in the same process, reducing the number of steps required to manufacture piezoelectric elements.

また、請求項10に記載の発明では、支持体(10)上に振動部(20)が配置された圧電素子の製造方法であって、支持体に圧電膜(40)を形成することと、圧電膜に積層された電極膜(50)を形成することと、圧電膜を貫通する孔部(61a、62a)を形成することと、孔部の内部に貫通電極(61b、62b)を形成することと、孔部の壁面および圧電膜の上部に、圧電膜と貫通電極とを絶縁させる層間絶縁膜(82)を形成することと、圧電膜および電極膜を含み支持体から浮遊する浮遊領域にスリット(30)を形成して、圧電膜および電極膜を複数の振動領域(22a~22d)に区画することと、スリットに、層間絶縁膜と同じ材料で構成された付加薄膜(81)を形成することと、を備え、層間絶縁膜を形成すること、および、付加薄膜を形成することは、同時に行われる。 In addition, in the invention described in claim 10 , there is provided a method for manufacturing a piezoelectric element having a vibration portion (20) arranged on a support (10), the method comprising the steps of forming a piezoelectric film (40) on the support, forming an electrode film (50) laminated on the piezoelectric film, forming holes (61a, 62a) penetrating the piezoelectric film, forming through electrodes (61b, 62b) inside the holes, forming an interlayer insulating film (82) on the wall surfaces of the holes and on the top of the piezoelectric film to insulate the piezoelectric film from the through electrodes, forming slits (30) in a floating region that includes the piezoelectric film and the electrode film and floats above the support, thereby dividing the piezoelectric film and the electrode film into a plurality of vibration regions (22a to 22d), and forming an additional thin film (81) made of the same material as the interlayer insulating film in the slit, wherein the forming of the interlayer insulating film and the forming of the additional thin film are performed simultaneously.

これによれば、付加薄膜と層間絶縁膜とが同じ材料で同時に形成されるため、工数の増加を低減することができる。 This allows the additional thin film and interlayer insulating film to be formed simultaneously using the same material, reducing the increase in labor costs.

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。 Note that the reference symbols in parentheses attached to each component indicate an example of the correspondence between that component and the specific components described in the embodiments described below.

第1実施形態にかかる圧電素子の平面図である。FIG. 2 is a plan view of the piezoelectric element according to the first embodiment. 図1のII-II断面図である。FIG. 2 is a cross-sectional view taken along line II-II of FIG. 第1、第2孔部近傍の平面図である。FIG. 2 is a plan view of the vicinity of the first and second holes. 圧電素子の製造工程を示す断面図である。5A to 5C are cross-sectional views showing a manufacturing process of a piezoelectric element. 図4Aに続く圧電素子の製造工程を示す断面図である。4B is a cross-sectional view showing a manufacturing process of the piezoelectric element subsequent to FIG. 4A. 図4Bに続く圧電素子の製造工程を示す断面図である。4C is a cross-sectional view showing a manufacturing process of the piezoelectric element subsequent to FIG. 4B. 図4Cに続く圧電素子の製造工程を示す断面図である。4D is a cross-sectional view showing a manufacturing process of the piezoelectric element subsequent to FIG. 4C. 図4Dに続く圧電素子の製造工程を示す断面図である。4D is a cross-sectional view showing a manufacturing process of the piezoelectric element subsequent to FIG. 4D. 図4Eに続く圧電素子の製造工程を示す断面図である。4E is a cross-sectional view showing a manufacturing process of the piezoelectric element subsequent to FIG. 4E. 図4Fに続く圧電素子の製造工程を示す断面図である。4F , a cross-sectional view showing a manufacturing process of the piezoelectric element following FIG. 4F . 図4Gに続く圧電素子の製造工程を示す断面図である。4G ; FIG. 比較例の断面図である。FIG. 10 is a cross-sectional view of a comparative example. 第2実施形態にかかる圧電素子の断面図である。FIG. 10 is a cross-sectional view of a piezoelectric element according to a second embodiment. 圧電素子の製造工程を示す断面図である。5A to 5C are cross-sectional views showing a manufacturing process of a piezoelectric element. 図7Aに続く圧電素子の製造工程を示す断面図である。7B is a cross-sectional view showing a manufacturing process of the piezoelectric element subsequent to FIG. 7A. 圧電素子の製造工程を示す断面図である。5A to 5C are cross-sectional views showing a manufacturing process of a piezoelectric element. 図8Aに続く圧電素子の製造工程を示す断面図である。8B is a cross-sectional view showing a manufacturing process of the piezoelectric element subsequent to FIG. 8A. 圧電素子の製造工程を示す断面図である。5A to 5C are cross-sectional views showing a manufacturing process of a piezoelectric element. 図9Aに続く圧電素子の製造工程を示す断面図である。9B is a cross-sectional view showing a manufacturing process of the piezoelectric element subsequent to FIG. 9A.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Embodiments of the present invention will be described below with reference to the accompanying drawings. Note that in the following embodiments, identical or equivalent parts will be denoted by the same reference numerals.

(第1実施形態)
第1実施形態について説明する。本実施形態の圧電素子は、スマートフォンやAI(artificial intelligence)スピーカ等に搭載される圧電マイク等に用いられると好適である。また、本実施形態の圧電素子は、超音波センサ等に用いられると好適である。
(First embodiment)
A first embodiment will be described. The piezoelectric element of this embodiment is suitable for use in a piezoelectric microphone mounted on a smartphone, an AI (artificial intelligence) speaker, etc. The piezoelectric element of this embodiment is also suitable for use in an ultrasonic sensor, etc.

圧電素子は、図1、図2に示されるように、支持体10と、支持体10上に配置された振動部20とを備え、平面形状が矩形状とされている。支持体10は、一面11aを有する支持基板11と、支持基板11の一面11a上に形成された絶縁膜12とを有している。なお、支持基板11は、例えば、シリコン基板等で構成され、絶縁膜12は、酸化膜等で構成されている。 As shown in Figures 1 and 2, the piezoelectric element comprises a support 10 and a vibrating part 20 disposed on the support 10, and has a rectangular planar shape. The support 10 has a support substrate 11 having one surface 11a, and an insulating film 12 formed on the one surface 11a of the support substrate 11. The support substrate 11 is made of, for example, a silicon substrate, and the insulating film 12 is made of, for example, an oxide film.

支持体10には、振動部20における内縁側を浮遊させるための凹部10aが形成されている。このため、振動部20は、支持体10上に配置された支持領域21aと、支持領域21aと繋がっていると共に凹部10a上で浮遊する浮遊領域21bとを有する構成となっている。本実施形態の凹部10aは、振動部20側の開口端の形状が平面矩形状とされている。したがって、浮遊領域21bの全体は、平面矩形状とされている。 A recess 10a is formed in the support 10 to allow the inner edge of the vibrating section 20 to float. Therefore, the vibrating section 20 has a support area 21a arranged on the support 10, and a floating area 21b that is connected to the support area 21a and floats above the recess 10a. In this embodiment, the open end of the recess 10a facing the vibrating section 20 has a planar rectangular shape. Therefore, the entire floating area 21b has a planar rectangular shape.

絶縁膜12および振動部20の外縁部分には、支持基板11の外縁部分を露出させる開口部12a、20aが形成されている。開口部12a、20aは、圧電素子を製造する際のダイシング工程を容易にするものであり、必ずしも形成されていなくてもよい。 Openings 12a and 20a are formed in the outer edge portions of the insulating film 12 and the vibrating portion 20, exposing the outer edge portions of the support substrate 11. The openings 12a and 20a facilitate the dicing process when manufacturing the piezoelectric element and are not necessarily required.

浮遊領域21bには、当該浮遊領域21bを厚さ方向に貫通するスリット30が形成されている。スリット30は、浮遊領域21bを4分割するように形成されている。詳しくは、スリット30は、浮遊領域21bの中心部を通り、浮遊領域21bの相対する角部に向かって延設されるように、2本形成されている。言い換えると、スリット30は、平面矩形状とされた浮遊領域21bの各角部から中心部に向かって延設されると共に、中心部にて各スリット30が交差するように形成されている。これにより、浮遊領域21bは、略平面三角形状とされた第1~第4振動領域22a~22dに分離されている。 Slits 30 are formed in floating region 21b, penetrating the floating region 21b in the thickness direction. The slits 30 are formed so as to divide floating region 21b into four parts. Specifically, two slits 30 are formed, passing through the center of floating region 21b and extending toward opposite corners of floating region 21b. In other words, the slits 30 extend from each corner of floating region 21b, which has a rectangular planar shape, toward the center, and are formed so that each slit 30 intersects at the center. This separates floating region 21b into first to fourth vibration regions 22a to 22d, each of which has a roughly triangular planar shape.

本実施形態のスリット30は、支持領域21aまで延設されているが、浮遊領域21b内で終端するように形成されていてもよい。また、スリット30が、浮遊領域21bと支持領域21aとの境界部で終端するように形成されていてもよい。 In this embodiment, the slits 30 extend to the support region 21a, but may also be formed so as to terminate within the floating region 21b. Alternatively, the slits 30 may be formed so as to terminate at the boundary between the floating region 21b and the support region 21a.

第1~第4振動領域22a~22dは、上記の構成とされることにより、支持領域21a側の端部が固定端とされ、支持領域21aと反対側の先端部が自由端とされたカンチレバーとされている。 By configuring the first to fourth vibration regions 22a to 22d as described above, the end on the support region 21a side is a fixed end, and the tip end on the opposite side to the support region 21a is a free end, forming a cantilever.

振動部20は、圧電膜40および圧電膜40と接続される電極膜50を有する構成とされている。具体的には、圧電膜40は、下層圧電膜41と、下層圧電膜41上に積層される上層圧電膜42とを有している。なお、下層圧電膜41および上層圧電膜42は、窒化スカンジウムアルミニウム(ScAlN)や、窒化アルミニウム(AlN)等の鉛フリーの圧電セラミックス等を用いて構成されている。また、下層圧電膜41および上層圧電膜42は、チタン酸ジルコン酸鉛(PZT)等を用いて構成される。なお、図1は、断面図ではないが、理解をし易くするために、上層圧電膜42等にハッチングを施してある。 The vibrating section 20 is configured to include a piezoelectric film 40 and an electrode film 50 connected to the piezoelectric film 40. Specifically, the piezoelectric film 40 includes a lower piezoelectric film 41 and an upper piezoelectric film 42 laminated on the lower piezoelectric film 41. The lower piezoelectric film 41 and upper piezoelectric film 42 are made of lead-free piezoelectric ceramics such as scandium aluminum nitride (ScAlN) and aluminum nitride (AlN). The lower piezoelectric film 41 and upper piezoelectric film 42 are made of lead zirconate titanate (PZT). Although Figure 1 is not a cross-sectional view, the upper piezoelectric film 42 and other parts are hatched to facilitate understanding.

電極膜50は、圧電膜40と接続されるように各振動領域22a~22dに形成されており、モリブデン(Mo)を用いて構成されている。但し、電極膜50は、モリブデンの他に、チタン(Ti)、プラチナ(Pt)、アルミニウム(Al)、ルテニウム(Ru)等のいずれか1つを主成分とする金属材料を用いて構成されていてもよい。 The electrode film 50 is formed on each vibration region 22a-22d so as to connect to the piezoelectric film 40, and is made of molybdenum (Mo). However, the electrode film 50 may also be made of a metal material whose main component is one of titanium (Ti), platinum (Pt), aluminum (Al), ruthenium (Ru), etc., in addition to molybdenum.

そして、本実施形態では、電極膜50として、下層圧電膜41の下方に形成された下層電極膜51と、下層圧電膜41と上層圧電膜42との間に形成された中間電極膜52と、上層圧電膜42の上方に形成された上層電極膜53とが形成されている。なお、下層電極膜51と中間電極膜52とは、下層圧電膜41を挟んで対向するように配置されている。中間電極膜52と上層電極膜53とは、上層圧電膜42を挟んで対向するように配置されている。 In this embodiment, the electrode films 50 include a lower electrode film 51 formed below the lower piezoelectric film 41, an intermediate electrode film 52 formed between the lower piezoelectric film 41 and the upper piezoelectric film 42, and an upper electrode film 53 formed above the upper piezoelectric film 42. The lower electrode film 51 and the intermediate electrode film 52 are arranged to face each other with the lower piezoelectric film 41 in between. The intermediate electrode film 52 and the upper electrode film 53 are arranged to face each other with the upper piezoelectric film 42 in between.

第1~第4振動領域22a~22dの電極膜50は、配線部60によって電気的に直列に接続されている。具体的には、各振動領域22a~22dに形成される各下層電極膜51、各中間電極膜52、各上層電極膜53がそれぞれ並列に接続されつつ、各振動領域22a~22d間が直列に接続されている。 The electrode films 50 of the first to fourth vibration regions 22a to 22d are electrically connected in series by the wiring section 60. Specifically, the lower electrode films 51, intermediate electrode films 52, and upper electrode films 53 formed in each vibration region 22a to 22d are connected in parallel, while the vibration regions 22a to 22d are connected in series.

配線部60は、下層電極膜51に接続される第1電極部61と、中層電極膜52に接続される第2電極部62と、第1電極部61および第2電極部62を接続する配線膜63とを備えている。また、配線部60は、上層電極膜53に接続される図示しない電極部を備えており、第1電極部61および第2電極部62は、配線膜63によって、この図示しない電極部にも接続されている。 The wiring section 60 includes a first electrode section 61 connected to the lower-layer electrode film 51, a second electrode section 62 connected to the middle-layer electrode film 52, and a wiring film 63 connecting the first electrode section 61 and the second electrode section 62. The wiring section 60 also includes an electrode section (not shown) connected to the upper-layer electrode film 53, and the first electrode section 61 and the second electrode section 62 are also connected to this electrode section (not shown) via the wiring film 63.

支持領域21aには、下層圧電膜41および上層圧電膜42を貫通して下層電極膜51を露出させる第1孔部61aが形成されており、第1電極部61は、下層電極膜51と電気的に接続されるように第1孔部61aに配置された第1貫通電極61bを備えている。また、支持領域21aには、上層圧電膜42を貫通して中層電極膜52を露出させる第2孔部62aが形成されており、第2電極部62は、中層電極膜52と電気的に接続されるように第2孔部62aに配置された第2貫通電極62bを備えている。 A first hole 61a is formed in the support region 21a, penetrating the lower-layer piezoelectric film 41 and the upper-layer piezoelectric film 42 to expose the lower-layer electrode film 51. The first electrode portion 61 has a first through electrode 61b arranged in the first hole 61a so as to be electrically connected to the lower-layer electrode film 51. Furthermore, a second hole 62a is formed in the support region 21a, penetrating the upper-layer piezoelectric film 42 to expose the middle-layer electrode film 52. The second electrode portion 62 has a second through electrode 62b arranged in the second hole 62a so as to be electrically connected to the middle-layer electrode film 52.

後述するように、第1孔部61aの壁面、第2孔部62aの壁面、および、上層圧電膜42の上面には、層間絶縁膜82が形成されている。第1貫通電極61b、第2貫通電極62bは、それぞれ、層間絶縁膜82によって圧電膜40と絶縁されるように、第1孔部61a、第2孔部62aの内部に配置されている。配線膜63は、層間絶縁膜82の上面に配置されており、第1孔部61a、第2孔部62aの上部において、第1貫通電極61b、第2貫通電極62bと電気的に接続されている。なお、図1では、配線膜63のうち、第1貫通電極61aと第2貫通電極62bとを接続する部分、および、外部回路に接続されるパッド部のみを図示している。 As described below, an interlayer insulating film 82 is formed on the wall surfaces of the first hole 61a, the wall surfaces of the second hole 62a, and the top surface of the upper-layer piezoelectric film 42. The first through-hole electrode 61b and the second through-hole electrode 62b are disposed inside the first hole 61a and the second hole 62a, respectively, so as to be insulated from the piezoelectric film 40 by the interlayer insulating film 82. The wiring film 63 is disposed on the top surface of the interlayer insulating film 82 and is electrically connected to the first through-hole electrode 61b and the second through-hole electrode 62b above the first hole 61a and the second hole 62a. Note that FIG. 1 only illustrates the portion of the wiring film 63 that connects the first through-hole electrode 61a and the second through-hole electrode 62b, and the pad portion that is connected to an external circuit.

振動部20は、支持体10側に、下層圧電膜41および下層電極膜51が配置されるバッファ層70を有している。バッファ層70は、例えば、窒化アルミニウム(AlN)等で構成される。バッファ層70は、浮遊領域21bとなる部分の全体に形成されている。なお、バッファ層70および下層電極膜51は、絶縁層12の外縁端部まで形成されていない。このため、下層圧電膜41における外縁部分は、絶縁膜12上にそのまま配置されている。 The vibration section 20 has a buffer layer 70 on the support 10 side, on which the lower piezoelectric film 41 and lower electrode film 51 are disposed. The buffer layer 70 is made of, for example, aluminum nitride (AlN). The buffer layer 70 is formed over the entire area that will become the floating region 21b. Note that the buffer layer 70 and lower electrode film 51 do not extend to the outer edge of the insulating layer 12. Therefore, the outer edge portion of the lower piezoelectric film 41 is disposed directly on the insulating film 12.

本実施形態の圧電素子では、浮遊領域21bに形成されたスリット30の一部を被覆するように付加薄膜81が備えられている。具体的には、付加薄膜81は、スリット30のうちの支持領域21a側と反対側の部分、すなわち、第1~第4振動領域22a~22dの自由端側を区画する部分に配置されている。このため、各振動領域22a~22dは、自由端側の部分で付加薄膜81によって繋がった状態となっている。なお、図2では、付加薄膜81がスリット30を埋め込むように配置されている図が示されているが、付加薄膜81は、スリット30を埋め込むように配置されていなくてもよい。 In the piezoelectric element of this embodiment, an additional thin film 81 is provided to cover a portion of the slit 30 formed in the floating region 21b. Specifically, the additional thin film 81 is disposed on the portion of the slit 30 opposite the support region 21a, i.e., the portion that defines the free end sides of the first to fourth vibration regions 22a to 22d. As a result, the vibration regions 22a to 22d are connected by the additional thin film 81 at their free end sides. Note that while Figure 2 shows the additional thin film 81 disposed so as to fill the slit 30, the additional thin film 81 does not have to be disposed so as to fill the slit 30.

付加薄膜81は、凹部10aを形成した後の第1~第4振動領域22a~22dの反りを抑制するためのものである。付加薄膜81は、各振動領域22a~22dの振動に影響し難くなるように、ヤング率が低い材料で構成されることが好ましい。付加薄膜81の膜厚は、例えば0.5μm以上3μm以下とされる。 The additional thin film 81 is intended to suppress warping of the first to fourth vibration regions 22a to 22d after the recess 10a is formed. The additional thin film 81 is preferably made of a material with a low Young's modulus so that it is less likely to affect the vibration of each vibration region 22a to 22d. The thickness of the additional thin film 81 is, for example, between 0.5 μm and 3 μm.

第1孔部61aおよび第2孔部62aの壁面には、層間絶縁膜82が形成されている。層間絶縁膜82は、電極間のリークを抑制するためのものである。層間絶縁膜82は、上層圧電膜42の上面にも形成されており、第1電極部61と第2電極部62は、層間絶縁膜82の上面に形成された配線膜63を介して接続されている。層間絶縁膜82は、付加薄膜81と同じ材料で構成されている。具体的には、付加薄膜81および層間絶縁膜82は、ポリイミド、ポリベンゾオキサゾール(PBO)等の感光性樹脂で構成されている。 An interlayer insulating film 82 is formed on the wall surfaces of the first hole 61a and the second hole 62a. The interlayer insulating film 82 is intended to suppress leakage between the electrodes. The interlayer insulating film 82 is also formed on the upper surface of the upper piezoelectric film 42, and the first electrode portion 61 and the second electrode portion 62 are connected via a wiring film 63 formed on the upper surface of the interlayer insulating film 82. The interlayer insulating film 82 is made of the same material as the additional thin film 81. Specifically, the additional thin film 81 and interlayer insulating film 82 are made of a photosensitive resin such as polyimide or polybenzoxazole (PBO).

圧電素子の中央部においては、層間絶縁膜82に開口部82aが形成されており、これにより浮遊領域21bの上層電極膜53が層間絶縁膜82から露出している。開口部82aは、第1開口部に相当する。また、圧電素子の外周部においては、層間絶縁膜82に開口部82bが形成されており、これにより支持領域21aの上層圧電膜42が層間絶縁膜82から露出している。開口部82bは、第2開口部に相当する。開口部82bは、直線状のスリットとされており、圧電素子の上面の四辺に並行となるように、4つの開口部82bが形成されている。なお、開口部82bが他の形状とされていてもよい。 In the center of the piezoelectric element, an opening 82a is formed in the interlayer insulating film 82, thereby exposing the upper electrode film 53 in the floating region 21b from the interlayer insulating film 82. The opening 82a corresponds to the first opening. In addition, in the outer periphery of the piezoelectric element, openings 82b are formed in the interlayer insulating film 82, thereby exposing the upper piezoelectric film 42 in the support region 21a from the interlayer insulating film 82. The openings 82b correspond to the second opening. The openings 82b are linear slits, and four openings 82b are formed so as to be parallel to the four sides of the top surface of the piezoelectric element. The openings 82b may have other shapes.

層間絶縁膜82のうち、第1孔部61aと開口部82aとの間に形成された部分と、第1孔部61aに対して開口部82aとは反対側に形成された部分とは、体積が等しくされている。具体的には、図2、図3に示すように、層間絶縁膜82のうち第1孔部61aと開口部82aとの間の領域を内側領域82cとし、第1孔部61aと開口部82bとの間の領域を外側領域82dとして、内側領域82cと外側領域82dとの体積が等しくされている。なお、図3では配線膜63の図示を省略している。 The volume of the portion of the interlayer insulating film 82 formed between the first hole 61a and the opening 82a is equal to that of the portion formed on the opposite side of the first hole 61a from the opening 82a. Specifically, as shown in Figures 2 and 3, the region of the interlayer insulating film 82 between the first hole 61a and the opening 82a is designated as the inner region 82c, and the region between the first hole 61a and the opening 82b is designated as the outer region 82d, with the volumes of the inner region 82c and the outer region 82d being equal. Note that the wiring film 63 is not shown in Figure 3.

また、層間絶縁膜82のうち、第2孔部62aと開口部82aとの間に形成された部分と、第2孔部62aに対して開口部82aとは反対側に形成された部分とは、体積が等しくされている。具体的には、図2、図3に示すように、層間絶縁膜82のうち第2孔部62aと開口部82aとの間の領域を内側領域82eとし、第2孔部62aと開口部82bとの間の領域を外側領域82fとして、内側領域82eと外側領域82fとの体積が等しくされている。 Furthermore, the portion of the interlayer insulating film 82 formed between the second hole 62a and the opening 82a and the portion formed on the opposite side of the second hole 62a from the opening 82a are made to have the same volume. Specifically, as shown in Figures 2 and 3, the region of the interlayer insulating film 82 between the second hole 62a and the opening 82a is called the inner region 82e, and the region between the second hole 62a and the opening 82b is called the outer region 82f, and the volumes of the inner region 82e and the outer region 82f are made to be equal.

以上が本実施形態における圧電素子の構成である。このような圧電素子は、各振動領域22a~22dに音圧等の圧力が印加されると、各振動領域22a~22dが振動する。そして、例えば、各振動領域22a~22dの自由端側が上方に変位した場合、下層圧電膜41には引張応力が発生し、上層圧電膜42には圧縮応力が発生する。したがって、配線部60のパッド部から電荷を取り出すことにより、音圧等の圧力が検出される。この際、本実施形態では、付加薄膜81によってスリット30の開口面積が小さくされている。このため、圧力がスリット30から抜け難くなり、検出帯域を広くすることができる。 The above is the configuration of the piezoelectric element in this embodiment. In such a piezoelectric element, when pressure such as sound pressure is applied to each of the vibration regions 22a to 22d, the vibration regions 22a to 22d vibrate. Then, for example, if the free end side of each of the vibration regions 22a to 22d is displaced upward, tensile stress is generated in the lower piezoelectric film 41, and compressive stress is generated in the upper piezoelectric film 42. Therefore, pressure such as sound pressure is detected by extracting charge from the pad portion of the wiring section 60. In this case, in this embodiment, the opening area of the slit 30 is reduced by the additional thin film 81. This makes it difficult for pressure to escape through the slit 30, allowing for a wider detection band.

次に、上記圧電素子の製造方法について、図4A~図4Hを参照しつつ説明する。なお、本実施形態では、ウェハ状の支持体10を用いて圧電素子を製造する例について説明するが、予めチップ単位に分割された支持体10を用いて圧電素子を製造するようにしてもよい。 Next, a method for manufacturing the piezoelectric element will be described with reference to Figures 4A to 4H. In this embodiment, an example is described in which a piezoelectric element is manufactured using a wafer-shaped support body 10. However, piezoelectric elements may also be manufactured using a support body 10 that has been divided into chip units in advance.

まず、図4Aに示されるように、支持基板11上に絶縁膜12が配置された支持体10を用意する。なお、図4Aの支持体10は、実際には、ダイシングラインを介して複数の素子構成領域が一体化されたウェハ状とされている。 First, as shown in Figure 4A, a support 10 is prepared, in which an insulating film 12 is disposed on a support substrate 11. Note that the support 10 in Figure 4A is actually in the form of a wafer, in which multiple element configuration regions are integrated via dicing lines.

次に、図4Bに示されるように、支持体10上にバッファ層70および下層電極膜51を順に成膜し、図示しないマスクを用いて所定形状にパターニングする。バッファ層70および下層電極膜51は、浮遊領域21bとなる部分に配置されるようにパターニングされる。また、バッファ層70および下層電極膜51は、第1貫通電極61bと接続される部分、および、支持体10と振動部20との積層方向において第2貫通電極62bと対向する部分を含むようにパターニングされる。 Next, as shown in FIG. 4B, a buffer layer 70 and a lower electrode film 51 are formed in this order on the support 10 and patterned into a predetermined shape using a mask (not shown). The buffer layer 70 and the lower electrode film 51 are patterned so that they are positioned in the area that will become the floating region 21b. The buffer layer 70 and the lower electrode film 51 are also patterned to include a portion that connects to the first through electrode 61b and a portion that faces the second through electrode 62b in the stacking direction of the support 10 and the vibration section 20.

なお、バッファ層70および下層電極膜51は、一般的なスパッタ法やCVD(Chemical Vapor Deposition)法等によって成膜される。また、後述する下層圧電膜41、中間電極膜52、上層圧電膜42、上層電極膜53も一般的なスパッタ法やCVD法等によって成膜される。 The buffer layer 70 and lower electrode film 51 are formed by a typical sputtering method, CVD (Chemical Vapor Deposition) method, or the like. The lower piezoelectric film 41, intermediate electrode film 52, upper piezoelectric film 42, and upper electrode film 53, which will be described later, are also formed by a typical sputtering method, CVD method, or the like.

続いて、図4Cに示されるように、下層圧電膜41および中間電極膜52を成膜する。続いて、図4Dに示されるように、上層圧電膜42を成膜して圧電膜40を構成する。また、上層電極膜53を成膜すると共に図示しないマスクを用いて所定形状にパターニングすることにより、電極膜50を構成する。 Next, as shown in Figure 4C, a lower piezoelectric film 41 and an intermediate electrode film 52 are deposited. Next, as shown in Figure 4D, an upper piezoelectric film 42 is deposited to form the piezoelectric film 40. Furthermore, an upper electrode film 53 is deposited and patterned into a predetermined shape using a mask (not shown), thereby forming the electrode film 50.

続いて、図4Eに示されるように、図示しないマスクを用いたエッチングにより、下層電極膜51を露出させる第1孔部61a、中間電極膜52を露出させる第2孔部62a、および、絶縁膜12を露出させるスリット30を形成する。また、ダイシングラインに位置する圧電膜40を除去して開口部20aを形成すると共に、絶縁膜12を除去して開口部12aを形成する。 Next, as shown in FIG. 4E, etching is performed using a mask (not shown) to form a first hole 61a that exposes the lower electrode film 51, a second hole 62a that exposes the intermediate electrode film 52, and a slit 30 that exposes the insulating film 12. Furthermore, the piezoelectric film 40 located along the dicing line is removed to form an opening 20a, and the insulating film 12 is removed to form an opening 12a.

続いて、図4Fに示されるように、支持体10、圧電膜40、電極膜50、バッファ層70を覆うように、ウェハ全体に感光性樹脂80を塗布する。続いて、図4Gに示されるように、図示しないマスクを用いて感光性樹脂80を露光することにより、開口部82a、82b、第1孔部61a、第2孔部62aに対応する部分の感光性樹脂80を除去し、付加薄膜81および層間絶縁膜82を形成する。このとき、内側領域82cと外側領域82dとの体積が等しくなるとともに、内側領域82eと外側領域82fとの体積が等しくなるように、開口部82a、82bを形成する。 Next, as shown in FIG. 4F, photosensitive resin 80 is applied to the entire wafer so as to cover the support 10, piezoelectric film 40, electrode film 50, and buffer layer 70. Next, as shown in FIG. 4G, the photosensitive resin 80 is exposed to light using a mask (not shown), thereby removing the photosensitive resin 80 from the portions corresponding to the openings 82a, 82b, first hole 61a, and second hole 62a, thereby forming the additional thin film 81 and interlayer insulating film 82. At this time, openings 82a and 82b are formed so that the volumes of inner region 82c and outer region 82d are equal, and so that the volumes of inner region 82e and outer region 82f are equal.

続いて、図4Hに示されるように、第1孔部61a、第2孔部62aを埋め込むように金属膜を成膜することで、第1貫通電極61b、第2貫通電極62bを形成する。そして、層間絶縁膜82上に成膜された金属膜をパターニングすることで配線膜63を形成する。これにより、配線部60が構成される。 Next, as shown in FIG. 4H, a metal film is deposited to fill the first hole 61a and the second hole 62a, thereby forming the first through-hole electrode 61b and the second through-hole electrode 62b. The metal film deposited on the interlayer insulating film 82 is then patterned to form the wiring film 63. This completes the wiring section 60.

その後は、適宜図示しないマスクを配置してエッチングを行うことにより、凹部10aを形成する。そして、ダイシングラインに沿ってチップ単位に分割する。これにより、支持体10上に振動部20が配置された上記の圧電素子が製造される。 Then, a mask (not shown) is placed as appropriate and etching is performed to form recesses 10a. The substrate is then divided into chips along the dicing lines. This produces the above-mentioned piezoelectric element, in which the vibration part 20 is arranged on the support 10.

以上説明した本実施形態によれば、付加薄膜81と層間絶縁膜82とが同じ材料で構成されている。したがって、上記のように付加薄膜81と層間絶縁膜82とを同一の工程で形成することが可能となり、圧電素子の製造において工数の増加を低減することができる。 In the present embodiment described above, the additional thin film 81 and the interlayer insulating film 82 are made of the same material. Therefore, as described above, the additional thin film 81 and the interlayer insulating film 82 can be formed in the same process, reducing the increase in man-hours required to manufacture the piezoelectric element.

また、上記実施形態によれば、以下のような効果を得ることができる。 Furthermore, the above embodiment can achieve the following effects:

(1)層間絶縁膜82のうち、第1、第2孔部61a、62aと開口部82aとの間に形成された部分と、第1、第2孔部61a、62aに対して開口部82aとは反対側に形成された部分とは、体積が等しい。層間絶縁膜82を感光性樹脂で構成すると、層間絶縁膜82が硬化時に収縮する。そのため、第1、第2孔部61a、62aの両側で層間絶縁膜82の体積が大きく異なると、図5に示されるように、第1、第2孔部61a、62a内の層間絶縁膜82が非対称に形成される。一方、圧電マイクでは振動領域における層間絶縁膜82を除去する必要があり、開口部82aの形成によって、第1、第2孔部61a、62aの両側で層間絶縁膜82の体積に大きな差が生じる。そのため、層間絶縁膜82が薄くなった片側では絶縁性が低下し、層間絶縁膜82が厚くなった反対側ではオーバーハング構造により配線金属を形成するときにカバレッジが悪くなり断線するおそれがある。これに対して、上記のように第1、第2孔部61a、62aの両側で層間絶縁膜82の体積を等しくすることで、第1、第2孔部61a、62a内の層間絶縁膜82の対称性を向上させ、絶縁性の低下や断線を抑制することができる。 (1) The portions of the interlayer insulating film 82 formed between the first and second holes 61a, 62a and the opening 82a have the same volume as the portions formed on the opposite side of the opening 82a from the first and second holes 61a, 62a. If the interlayer insulating film 82 is made of photosensitive resin, it shrinks when hardened. Therefore, if the volume of the interlayer insulating film 82 differs significantly on both sides of the first and second holes 61a, 62a, the interlayer insulating film 82 within the first and second holes 61a, 62a will be asymmetric, as shown in Figure 5. On the other hand, in a piezoelectric microphone, it is necessary to remove the interlayer insulating film 82 from the vibration region, and the formation of the opening 82a results in a significant difference in volume of the interlayer insulating film 82 on both sides of the first and second holes 61a, 62a. As a result, insulation performance is reduced on one side where the interlayer insulating film 82 is thinner, and on the other side where the interlayer insulating film 82 is thicker, coverage is poor when forming wiring metal due to the overhang structure, which could result in disconnections. In response to this, by making the volume of the interlayer insulating film 82 equal on both sides of the first and second holes 61a, 62a as described above, the symmetry of the interlayer insulating film 82 within the first and second holes 61a, 62a is improved, and insulation performance degradation and disconnections can be suppressed.

(2)層間絶縁膜82のうち第1、第2孔部61a、62aに対して開口部82aとは反対側に形成された部分には、圧電膜40を露出させる開口部82bが形成されている。このように開口部82bを形成することにより、内側領域82c、82eと外側領域82d、82fとの体積を調整し、絶縁性の低下や断線を抑制することができる。 (2) An opening 82b exposing the piezoelectric film 40 is formed in the interlayer insulating film 82 on the side opposite the opening 82a relative to the first and second hole portions 61a and 62a. By forming the opening 82b in this manner, the volumes of the inner regions 82c and 82e and the outer regions 82d and 82f can be adjusted, preventing a decrease in insulation and disconnection.

(3)層間絶縁膜82において、内側領域82cと外側領域82dとの体積が等しく、内側領域82eと外側領域82fとの体積が等しい。これにより、第1、第2孔部61a、62a内の層間絶縁膜82の対称性を向上させ、絶縁性の低下や断線を抑制することができる。 (3) In the interlayer insulating film 82, the inner region 82c and the outer region 82d have the same volume, and the inner region 82e and the outer region 82f have the same volume. This improves the symmetry of the interlayer insulating film 82 within the first and second holes 61a and 62a, and prevents deterioration of insulation and disconnections.

(4)付加薄膜81および層間絶縁膜82は、ポリイミド、PBO等の感光性樹脂で構成されている。圧電マイクでは電極厚さが数十nmと薄いため、例えば層間絶縁膜82としてTEOS(テトラエトキシシラン)を用いると、エッチングによる層間絶縁膜82のパターニング時に電極膜50が損傷するおそれがある。これに対して、付加薄膜81、層間絶縁膜82として感光性樹脂を用いることで、付加薄膜81、層間絶縁膜82のパターニングをフォトリソグラフィで行うことができるため、電極膜50の損傷を抑制することができる。 (4) The additional thin film 81 and interlayer insulating film 82 are made of a photosensitive resin such as polyimide or PBO. Because the electrode thickness of a piezoelectric microphone is as thin as several tens of nanometers, if, for example, TEOS (tetraethoxysilane) is used as the interlayer insulating film 82, there is a risk that the electrode film 50 will be damaged when the interlayer insulating film 82 is patterned by etching. In contrast, by using a photosensitive resin for the additional thin film 81 and interlayer insulating film 82, the additional thin film 81 and interlayer insulating film 82 can be patterned by photolithography, thereby minimizing damage to the electrode film 50.

(5)圧電素子は、下層電極膜51、下層圧電膜41、中層電極膜52、上層圧電膜42、上層電極膜53が順に積層されたバイモルフ構造の圧電素子とされている。このような構成の圧電素子においては、層間絶縁膜82により、下層圧電膜41と上層圧電膜42の界面におけるリークを抑制することができる。 (5) The piezoelectric element has a bimorph structure in which a lower electrode film 51, a lower piezoelectric film 41, a middle electrode film 52, an upper piezoelectric film 42, and an upper electrode film 53 are stacked in this order. In a piezoelectric element with this configuration, the interlayer insulating film 82 can suppress leakage at the interface between the lower piezoelectric film 41 and the upper piezoelectric film 42.

(6)本実施形態の圧電素子をマイクロフォンに用いることで、マイクロフォンをノイズ化、広帯域化することができる。 (6) By using the piezoelectric element of this embodiment in a microphone, the microphone can be made low noise and have a wide frequency band.

(第2実施形態)
第2実施形態について説明する。本実施形態は、第1実施形態に対して層間絶縁膜82の構成を変更したものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
Second Embodiment
The second embodiment will be described. This embodiment is different from the first embodiment in the configuration of the interlayer insulating film 82, but is otherwise similar to the first embodiment, so only the differences from the first embodiment will be described.

本実施形態では、層間絶縁膜82のうち第1孔部61aと開口部82aとの間に形成された部分と、第1孔部61aに対して開口部82aとは反対側に形成された部分とで、膜厚が異なっている。具体的には、図6に示されるように、層間絶縁膜82のうち第1孔部61aと層間絶縁膜82の外縁との間の領域を外側領域82gとして、内側領域82cと外側領域82gとの体積が等しくなるように、外側領域82gの一部が薄膜化されている。 In this embodiment, the film thickness of the portion of the interlayer insulating film 82 formed between the first hole 61a and the opening 82a is different from that of the portion formed on the opposite side of the first hole 61a from the opening 82a. Specifically, as shown in FIG. 6, the region of the interlayer insulating film 82 between the first hole 61a and the outer edge of the interlayer insulating film 82 is defined as an outer region 82g, and a portion of the outer region 82g is thinned so that the volumes of the inner region 82c and the outer region 82g are equal.

また、層間絶縁膜82のうち第2孔部62aと開口部82aとの間に形成された部分と、第2孔部62aに対して開口部82aとは反対側に形成された部分とで、膜厚が異なっている。具体的には、図6に示されるように、層間絶縁膜82のうち第2孔部62aと層間絶縁膜82の外縁との間の領域を外側領域82hとして、内側領域82eと外側領域82hとの体積が等しくなるように、外側領域82hの一部が薄膜化されている。 Furthermore, the portion of the interlayer insulating film 82 formed between the second hole 62a and the opening 82a has a different film thickness from the portion formed on the opposite side of the second hole 62a from the opening 82a. Specifically, as shown in FIG. 6, the region of the interlayer insulating film 82 between the second hole 62a and the outer edge of the interlayer insulating film 82 is defined as an outer region 82h, and a portion of the outer region 82h is thinned so that the volumes of the inner region 82e and the outer region 82h are equal.

本実施形態では、図4Fに示す工程の後、図7Aに示されるように、外側領域82g、82hの薄膜化される部分を露出させるマスク91を用いて、小さい光量で感光性樹脂80を露光する。続いて、図7Bに示されるように、開口部12a、20a、第1孔部61a、第2孔部62a、開口部82aに対応する部分を露出させるマスク92を用いて、図7Aに示す工程よりも大きい光量で感光性樹脂80を露光する。これにより、外側領域82g、82hの一部が薄膜化された層間絶縁膜82が形成される。 In this embodiment, after the step shown in FIG. 4F, as shown in FIG. 7A, the photosensitive resin 80 is exposed to a small amount of light using a mask 91 that exposes the portions of the outer regions 82g and 82h to be thinned. Then, as shown in FIG. 7B, the photosensitive resin 80 is exposed to a larger amount of light than in the step shown in FIG. 7A using a mask 92 that exposes the portions corresponding to the openings 12a and 20a, the first hole 61a, the second hole 62a, and the opening 82a. This forms an interlayer insulating film 82 in which portions of the outer regions 82g and 82h have been thinned.

本実施形態は、第1実施形態と同様の構成および作動からは第1実施形態と同様の効果を得ることができる。 This embodiment has the same configuration and operation as the first embodiment, and can therefore achieve the same effects as the first embodiment.

また、上記実施形態によれば、以下のような効果を得ることができる。 Furthermore, the above embodiment can achieve the following effects:

(1)層間絶縁膜82は、内側領域82c、82dと外側領域82g、82hとで膜厚が異なる。このように、場所によって膜厚を変えることで、上層圧電膜43を露出させずに体積を調整することが可能となり、層間絶縁膜82によって保護される部分が広くなるため、圧電素子の損傷を抑制することができる。 (1) The interlayer insulating film 82 has different film thicknesses in the inner regions 82c and 82d and the outer regions 82g and 82h. By varying the film thickness depending on the location, it is possible to adjust the volume without exposing the upper piezoelectric film 43, and the area protected by the interlayer insulating film 82 is wider, thereby suppressing damage to the piezoelectric element.

(他の実施形態)
なお、本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。また、上記各実施形態において、実施形態を構成する要素は、特に必須であると明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、上記各実施形態において、実施形態の構成要素の個数、数値、量、範囲等の数値が言及されている場合、特に必須であると明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではない。また、上記各実施形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に特定の形状、位置関係等に限定される場合等を除き、その形状、位置関係等に限定されるものではない。
(Other embodiments)
The present invention is not limited to the above-described embodiments and can be modified as appropriate within the scope of the claims. It goes without saying that, in each of the above embodiments, the elements constituting the embodiments are not necessarily essential unless expressly stated as essential or clearly considered essential in principle. In each of the above embodiments, when numerical values such as the number, values, amounts, and ranges of components of the embodiments are mentioned, they are not limited to the specific numbers unless expressly stated as essential or clearly limited to a specific number in principle. In each of the above embodiments, when the shape, positional relationship, etc. of components are mentioned, they are not limited to the shape, positional relationship, etc. unless expressly stated or clearly limited to a specific shape, positional relationship, etc. in principle.

例えば、第1実施形態において、内側領域82c、82eと外側領域82d、82fとで、体積が完全に等しい構成だけでなく、略等しい構成においても、第1、第2孔部61a、62a内の層間絶縁膜82の対称性を向上させ、絶縁性の低下等を抑制することができる。 For example, in the first embodiment, the symmetry of the interlayer insulating film 82 in the first and second holes 61a and 62a can be improved and degradation of insulation properties can be suppressed not only in a configuration in which the inner regions 82c and 82e and the outer regions 82d and 82f have completely equal volumes, but also in a configuration in which they are approximately equal.

また、第2実施形態において、内側領域82c、82eと外側領域82g、82hとで、体積が完全に等しい構成だけでなく、略等しい構成においても、第1、第2孔部61a、62a内の層間絶縁膜82の対称性を向上させ、絶縁性の低下等を抑制することができる。 Furthermore, in the second embodiment, the symmetry of the interlayer insulating film 82 within the first and second hole portions 61a and 62a can be improved and degradation of insulation properties can be suppressed, not only in configurations in which the inner regions 82c, 82e and the outer regions 82g, 82h have completely equal volumes, but also in configurations in which they are approximately equal.

また、第2実施形態において、第1、第2孔部61a、62aの場所や開口部82aの大きさによっては、内側領域82c、82eの一部を薄膜化することにより、内側領域82c、82eと外側領域82g、82hの体積を等しくしてもよい。 In addition, in the second embodiment, depending on the locations of the first and second holes 61a, 62a and the size of the opening 82a, the volumes of the inner regions 82c, 82e and the outer regions 82g, 82h may be made equal by thinning portions of the inner regions 82c, 82e.

また、第2実施形態において、感光性樹脂80のうち開口部12a、20aに対応する部分を2回露光してもよい。すなわち、図4Fに示す工程の後、開口部12a、20aに対応する部分と、外側領域82g、82hの薄膜化される部分とを露出させるマスク91を用いて感光性樹脂80を露光し、続いて、図7Bに示されるようにマスク92を用いて感光性樹脂80を露光する。 Furthermore, in the second embodiment, the portions of the photosensitive resin 80 corresponding to the openings 12a and 20a may be exposed twice. That is, after the step shown in FIG. 4F, the photosensitive resin 80 is exposed using a mask 91 that exposes the portions corresponding to the openings 12a and 20a and the thinned portions of the outer regions 82g and 82h, and then the photosensitive resin 80 is exposed using a mask 92 as shown in FIG. 7B.

また、第2実施形態において、図8A、図8Bに示されるように感光性樹脂80を露光して、付加薄膜81および層間絶縁膜82を形成してもよい。すなわち、図4Fに示す工程の後、開口部12a、20a、第1孔部61a、第2孔部62a、開口部82aに対応する部分と、外側領域82g、82hの薄膜化される部分とを露出させるマスク91を用いて、感光性樹脂80を小さい光量で露光する。続いて、開口部12a、20a、第1孔部61a、第2孔部62a、開口部82aに対応する部分を露出させるマスク92を用いて、図8Aに示す工程と同程度の小さい光量、または、中程度の光量で感光性樹脂80を露光する。なお、アライメントずれを考慮すると、この方法よりも図7A、図7Bに示す方法が望ましい。 In the second embodiment, the photosensitive resin 80 may be exposed to light to form the additional thin film 81 and interlayer insulating film 82, as shown in FIGS. 8A and 8B. That is, after the step shown in FIG. 4F, the photosensitive resin 80 is exposed to a small amount of light using a mask 91 that exposes the portions corresponding to the openings 12a, 20a, the first hole 61a, the second hole 62a, and the opening 82a, as well as the thinned portions of the outer regions 82g and 82h. Next, the photosensitive resin 80 is exposed to a small amount of light, similar to that used in the step shown in FIG. 8A, or to a medium amount of light, using a mask 92 that exposes the portions corresponding to the openings 12a, 20a, the first hole 61a, the second hole 62a, and the opening 82a. Considering alignment errors, the method shown in FIGS. 7A and 7B is preferable to this method.

また、第2実施形態において、図9A、図9Bに示されるように感光性樹脂80を露光して、付加薄膜81および層間絶縁膜82を形成してもよい。すなわち、図4Fに示す工程の後、開口部12a、20a、82aに対応する部分と、外側領域82g、82hの薄膜化される部分とを露出させるマスク91を用いて、感光性樹脂80を露光する。続いて、開口部12a、20a、第1孔部61a、第2孔部62a、開口部82aに対応する部分を露出させるマスク92を用いて感光性樹脂80を露光する。 In the second embodiment, the photosensitive resin 80 may be exposed to light to form the additional thin film 81 and interlayer insulating film 82, as shown in Figures 9A and 9B. That is, after the step shown in Figure 4F, the photosensitive resin 80 is exposed to light using a mask 91 that exposes the portions corresponding to the openings 12a, 20a, and 82a and the thinned portions of the outer regions 82g and 82h. Next, the photosensitive resin 80 is exposed to light using a mask 92 that exposes the portions corresponding to the openings 12a, 20a, the first hole 61a, the second hole 62a, and the opening 82a.

10 支持体
20 振動部
30 スリット
40 圧電膜
50 電極膜
81 付加薄膜
82 層間絶縁膜
REFERENCE SIGNS LIST 10 Support 20 Vibration part 30 Slit 40 Piezoelectric film 50 Electrode film 81 Additional thin film 82 Interlayer insulating film

Claims (13)

支持体(10)上に振動部(20)が配置された圧電素子であって、
前記支持体に配置された圧電膜(40)と、
前記圧電膜に積層された電極膜(50)と、
前記圧電膜を貫通する孔部(61a、62a)の内部に形成された貫通電極(61b、62b)と、
前記孔部の壁面および前記圧電膜の上部に形成され、前記圧電膜と前記貫通電極とを絶縁させる層間絶縁膜(82)と、を備え、
前記振動部は、前記圧電膜および前記電極膜を含み、前記支持体に支持される支持領域(21a)と、前記支持体から浮遊している浮遊領域(21b)とを有し、
前記浮遊領域は、スリット(30)によって区画された複数の振動領域(22a~22d)を有し、
前記スリットには、前記層間絶縁膜と同じ材料で構成された付加薄膜(81)が配置されている圧電素子。
A piezoelectric element in which a vibration part (20) is disposed on a support (10),
a piezoelectric film (40) disposed on the support;
an electrode film (50) laminated on the piezoelectric film;
through electrodes (61b, 62b) formed inside holes (61a, 62a) penetrating the piezoelectric film;
an interlayer insulating film (82) formed on the wall surface of the hole and on the upper portion of the piezoelectric film, for insulating the piezoelectric film from the through electrode;
the vibration section includes the piezoelectric film and the electrode film, and has a support region (21a) supported by the support body and a floating region (21b) floating above the support body;
The floating region has a plurality of vibration regions (22a to 22d) divided by slits (30),
A piezoelectric element in which an additional thin film (81) made of the same material as the interlayer insulating film is disposed in the slit.
前記層間絶縁膜には、前記振動領域を露出させる第1開口部(82a)が形成されており、
前記層間絶縁膜のうち前記孔部に対して前記第1開口部とは反対側に形成された部分には、前記圧電膜を露出させる第2開口部(82b)が形成されている請求項1に記載の圧電素子。
A first opening (82a) exposing the vibration region is formed in the interlayer insulating film,
2. The piezoelectric element according to claim 1, wherein a second opening (82b) exposing the piezoelectric film is formed in a portion of the interlayer insulating film formed on the opposite side of the hole from the first opening.
前記付加薄膜および前記層間絶縁膜は、感光性樹脂で構成されている請求項に記載の圧電素子。 3. The piezoelectric element according to claim 2 , wherein the additional thin film and the interlayer insulating film are made of a photosensitive resin. 前記感光性樹脂は、ポリイミドまたはポリベンゾオキサゾールである請求項に記載の圧電素子。 4. The piezoelectric element according to claim 3 , wherein the photosensitive resin is polyimide or polybenzoxazole. 前記付加薄膜および前記層間絶縁膜は、感光性樹脂で構成されている請求項1に記載の圧電素子。 2. The piezoelectric element according to claim 1 , wherein the additional thin film and the interlayer insulating film are made of a photosensitive resin. 前記感光性樹脂は、ポリイミドまたはポリベンゾオキサゾールである請求項に記載の圧電素子。 6. The piezoelectric element according to claim 5 , wherein the photosensitive resin is polyimide or polybenzoxazole. 前記圧電膜は、下層圧電膜(41)および上層圧電膜(42)を有し、
前記電極膜は、前記下層圧電膜の下方に形成された下層電極膜(51)と、前記下層圧電膜と前記上層圧電膜との間に形成された中間電極膜(52)と、前記上層圧電膜の上方に形成された上層電極膜(53)と、を有している請求項1ないしのいずれか1つに記載の圧電素子。
The piezoelectric film has a lower piezoelectric film (41) and an upper piezoelectric film (42),
7. A piezoelectric element as described in any one of claims 1 to 6, wherein the electrode film comprises a lower electrode film (51) formed below the lower piezoelectric film, an intermediate electrode film (52) formed between the lower piezoelectric film and the upper piezoelectric film, and an upper electrode film ( 53 ) formed above the upper piezoelectric film.
請求項1ないしのいずれか1つに記載の圧電素子を備えるマイクロフォン。 A microphone comprising the piezoelectric element according to any one of claims 1 to 6 . 請求項に記載の圧電素子を備えるマイクロフォン。 A microphone comprising the piezoelectric element according to claim 7 . 支持体(10)上に振動部(20)が配置された圧電素子の製造方法であって、
前記支持体に圧電膜(40)を形成することと、
前記圧電膜に積層された電極膜(50)を形成することと、
前記圧電膜を貫通する孔部(61a、62a)を形成することと、
前記孔部の内部に貫通電極(61b、62b)を形成することと、
前記孔部の壁面および前記圧電膜の上部に、前記圧電膜と前記貫通電極とを絶縁させる層間絶縁膜(82)を形成することと、
前記圧電膜および前記電極膜を含み前記支持体から浮遊する浮遊領域にスリット(30)を形成して、前記圧電膜および前記電極膜を複数の振動領域(22a~22d)に区画することと、
前記スリットに、前記層間絶縁膜と同じ材料で構成された付加薄膜(81)を形成することと、を備え、
前記層間絶縁膜を形成すること、および、前記付加薄膜を形成することは、同時に行われる圧電素子の製造方法。
A method for manufacturing a piezoelectric element in which a vibration part (20) is disposed on a support (10), comprising the steps of:
forming a piezoelectric film (40) on the support;
forming an electrode film (50) laminated on the piezoelectric film;
forming holes (61a, 62a) penetrating the piezoelectric film;
forming a through electrode (61b, 62b) inside the hole;
forming an interlayer insulating film (82) on the wall surface of the hole and on the upper portion of the piezoelectric film to insulate the piezoelectric film from the through electrode;
forming slits (30) in a floating region that includes the piezoelectric film and the electrode film and is floating above the support, and dividing the piezoelectric film and the electrode film into a plurality of vibration regions (22a to 22d);
forming an additional thin film (81) made of the same material as the interlayer insulating film in the slit;
A method for manufacturing a piezoelectric element, wherein the formation of the interlayer insulating film and the formation of the additional thin film are carried out simultaneously.
前記層間絶縁膜に、前記振動領域を露出させる第1開口部(82a)を形成することと、
前記層間絶縁膜のうち前記孔部に対して前記第1開口部とは反対側に形成された部分に、前記圧電膜を露出させる第2開口部(82b)を形成することと、を備える請求項10に記載の圧電素子の製造方法。
forming a first opening (82a) in the interlayer insulating film to expose the vibration region;
and forming a second opening (82b) exposing the piezoelectric film in a portion of the interlayer insulating film formed on the opposite side of the hole from the first opening.
前記付加薄膜および前記層間絶縁膜は、感光性樹脂で構成される請求項10または11に記載の圧電素子の製造方法。 12. The method for manufacturing a piezoelectric element according to claim 10 , wherein the additional thin film and the interlayer insulating film are made of a photosensitive resin. 前記感光性樹脂は、ポリイミドまたはポリベンゾオキサゾールである請求項12に記載の圧電素子の製造方法。 The method for manufacturing a piezoelectric element according to claim 12 , wherein the photosensitive resin is polyimide or polybenzoxazole.
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