JP7740301B2

JP7740301B2 - 撮像素子および撮像装置

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Publication number: JP7740301B2
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Inventors: 繁松本
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Publication date: 2025-09-17
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Description

本発明は、撮像素子および撮像装置に関する。

隣接する画素の信号を演算する撮像素子が知られている（特許文献１）。この撮像素子は、画素の信号間の演算前に相関二重サンプリング（CDS；Correlated Double Sampling）を行っていないため、各画素のノイズ信号成分を取り除くことができない。

日本国特開２００１－９４８８８号公報

本発明の第１の態様によると、撮像素子は、光を電荷に変換する第１光電変換部を有する第１画素が配置される第１基板と、前記第１基板と積層された基板であって、前記第１光電変換部で変換された電荷に基づく第１信号からデジタル信号に変換された第１デジタル信号を記憶する第１記憶部が配置される第２基板と、前記第１基板と積層された基板であって、前記第１記憶部から読み出された前記第１デジタル信号に対して、前記第１画素から読み出された信号であって前記第１信号に含まれるノイズを除去するための第２信号からデジタル信号に変換された第２デジタル信号を用いて第１相関二重サンプリング処理を行う第１演算部が配置される第３基板とを備える。

第１の実施の形態に係る撮像装置の構成を示すブロック図。第１の実施の形態に係る撮像素子の断面構造を示す図。第１の実施の形態に係る撮像素子の構成を示すブロック図。第１の実施の形態に係る画素の構成を示す回路図。第１の実施の形態に係る撮像素子の構成の詳細を示すブロック図。第１の実施の形態に係る撮像素子の動作を示すタイミングチャート。変形例１に係る撮像素子の構成の詳細を示すブロック図。

（第１の実施の形態）
図１は、第１の実施の形態に係る撮像装置の構成を示すブロック図である。撮像装置１は、撮影光学系２、撮像素子３、および制御部４を備える。撮像装置１は、例えばカメラである。撮影光学系２は、撮像素子３上に被写体像を結像する。撮像素子３は、撮影光学系２により形成された被写体像を撮像して画像信号を生成する。撮像素子３は、例えばＣＭＯＳイメージセンサである。制御部４は、撮像素子３の動作を制御するための制御信号を撮像素子３に出力する。また、制御部４は、撮像素子３から出力された画像信号に対して各種の画像処理を施し、画像データを生成する画像生成部として機能する。なお、撮影光学系２は、撮像装置１から着脱可能にしてもよい。

図２は、第１の実施の形態に係る撮像素子の断面構造を示す図である。図２に示す撮像素子３は、裏面照射型の撮像素子である。撮像素子３は、第１基板１１１と、第２基板１１２と、第３基板１１３と、第４基板１１４とを備える。第１基板１１１、第２基板１１２、第３基板１１３および第４基板１１４は、それぞれ半導体基板等により構成される。第１基板１１１は、第２基板１１２に積層され、第２基板１１２は第３基板１１３に積層され、第３基板１１３は第４基板１１４に積層される。白抜き矢印で示す入射光Ｌは、Ｚ軸プラス方向へ向かって入射する。また、座標軸に示すように、Ｚ軸に直交する紙面左方向をＸ軸プラス方向、Ｚ軸およびＸ軸に直交する紙面手前方向をＹ軸プラス方向とする。

撮像素子３は、さらに、マイクロレンズ層１０１、カラーフィルタ層１０２、パッシベーション層１０３を有する。これらのパッシベーション層１０３、カラーフィルタ層１０２及びマイクロレンズ層１０１は、第１基板１１１に順次積層されている。マイクロレンズ層１０１は、複数のマイクロレンズＭＬを有する。マイクロレンズＭＬは、入射した光を後述する光電変換部１２に集光する。カラーフィルタ層１０２は、複数のカラーフィルタＦを有する。パッシベーション層１０３は、窒化膜や酸化膜で構成される。

第１基板１１１、第２基板１１２、第３基板１１３、および第４基板１１４は、それぞれゲート電極やゲート絶縁膜が設けられる第１面１０５ａ、１０６ａ、１０７ａ、１０８ａと、第１面とは異なる第２面１０５ｂ、１０６ｂ、１０７ｂ、１０８ｂとを有する。また、第１面１０５ａ、１０６ａ、１０７ａ、１０８ａには、それぞれトランジスタ等の各種素子が設けられる。第１基板１１１の第１面１０５ａ、第２基板１１２の第１面１０６ａ、第３基板１１３の第１面１０７ａ、および第４基板１１４の第１面１０８ａには、それぞれ配線層１４０、１４１、１４４、１４５が積層して設けられる。また、第２基板１１２の第２面１０６ｂおよび第３基板１１３の第２面１０７ｂには、それぞれ基板間接続層１４２、１４３が積層して設けられる。配線層１４０～配線層１４５は、導体膜（金属膜）および絶縁膜を含む層であり、それぞれ複数の配線やビアなどが配置される。

第１基板１１１の第１面１０５ａの素子および第２基板１１２の第１面１０６ａの素子は、配線層１４０、１４１を介してバンプや電極等の接続部１０９により電気的に接続され、同様に第３基板１１３の第１面１０７ａの素子および第４基板１１４の第１面１０８ａの素子も、配線層１４４、１４５を介してバンプや電極等の接続部１０９により電気的に接続される。また、第２基板１１２および第３基板１１３は、基板の第１面から第２面まで貫通する貫通孔１２０と、第１面から貫通孔１２０を介して第２面まで配置されるシリコン貫通電極等の複数の貫通電極１１０を有する。第２基板１１２の貫通電極１１０は、第２基板１１２の第１面１０６ａおよび第２面１０６ｂに設けられた回路を互いに接続し、第３基板１１３の貫通電極１１０は、第３基板１１３の第１面１０７ａおよび第２面１０７ｂに設けられた回路を互いに接続する。第２基板１１２の第２面１０６ｂに設けられた回路および第３基板１１３の第２面１０７ｂに設けられた回路は、基板間接続層１４２、１４３を介してバンプや電極等の接続部１０９により電気的に接続される。

図３は、第１の実施の形態に係る撮像素子の構成を示すブロック図である。第１基板１１１は、２次元状に配置される複数の画素１０と比較部４０とを有する。画素１０は、図２に示すＸ軸方向およびＹ軸方向に複数配置されている。画素１０は、後述する光電変換信号およびノイズ信号を比較部４０へ出力する。比較部４０は、画素１０毎に設けられ、コンパレータ回路等により構成される。比較部４０は、画素１０から出力される光電変換信号およびノイズ信号のそれぞれと基準信号とを比較し、比較結果を第２基板１１２に出力する。第２基板１１２は、複数の記憶部５０を有する。記憶部５０は、画素１０毎に設けられ、ラッチ回路等により構成される。記憶部５０は、比較部４０による比較結果に基づいて、比較部４０による比較開始時からの経過時間に応じたカウント値をデジタル信号として記憶する。記憶部５０は、光電変換信号に応じたデジタル信号およびノイズ信号に応じたデジタル信号を記憶する。また、記憶部５０は、デジタル信号に変換された光電変換信号及びノイズ信号（リセット信号）を蓄積する蓄積部５０でもある。後に詳述するように、比較部４０と記憶部５０とは、光電変換信号およびノイズ信号をデジタル信号に変換する積分型のＡＤ変換部を構成する。記憶部５０に記憶されたデジタル信号は、第３基板１１３を介して第４基板１１４に出力される。

第４基板１１４は、複数のＡＬＵ(Arithmetic and Logic Unit)、即ち演算ユニット８０を有する。演算ユニット８０は、画素１０毎に設けられ、光電変換信号のデジタル信号とノイズ信号のデジタル信号との減算による相関二重サンプリング（CDS；Correlated Double Sampling）や画素１０毎に生成される信号間の演算等の信号処理を行う。演算ユニット８０は、加算回路、減算回路、フリップフロップ回路、およびシフト回路等を含んで構成される。各演算ユニット８０は、信号線やスイッチＳＷ等を介して互いに接続される。

第３基板１１３は、演算ユニット８０を制御するＡＬＵ制御部７０（以下、制御部７０と呼ぶ）を有する。制御部７０は、画素１０毎に設けられ、第４基板１１４に配置される演算ユニット８０やスイッチＳＷ等に制御信号を出力して、演算ユニット８０が行う演算内容等を制御する。例えば、制御部７０は所定のスイッチＳＷをオン制御することによって画素の信号を選択し、この制御部７０に対応する演算ユニット８０が、選択された複数の画素の信号を演算処理する。なお、第１基板１１１は、光電変換部１２と後述する読み出し部（出力部）とを有する複数の画素１０を含む画素基板１１１でもあり、第２基板１１２は、蓄積部５０（記憶部５０）を含む蓄積基板１１２でもある。また、第４基板１１４は、演算ユニット８０を含む演算基板１１４でもある。

本実施の形態では、各画素１０の信号間の演算前に相関二重サンプリングを行う。このため、画素１０毎のノイズ信号成分を除去した信号を用いて、任意の画素１０の信号間の演算を行うことができる。また、演算ユニット８０および制御部７０は、それぞれ対応する画素１０に積層して設けられる。このため、画素１０の開口率が低下することを防ぐことができる。さらに、第３基板１１３の制御部７０は、図２に示すＺ軸方向から第４基板１１４の演算ユニット８０に制御信号を供給して演算ユニット８０の制御を行う。この結果、撮像素子３のチップ面積を増大させることなく、任意の画素１０の信号についての演算を行うことができる。

図４は、第１の実施の形態に係る撮像素子の画素の構成を示す回路図である。画素１０は、例えばフォトダイオード（ＰＤ）等の光電変換部１２および読み出し部２０を有する。光電変換部１２は、入射した光を電荷に変換し、光電変換された電荷を蓄積する機能を有する。読み出し部２０は、転送部１３と、排出部１４と、フローティングディフュージョン（ＦＤ）１５と、増幅部１６と、電流源１７とを有する。

転送部１３は、信号Ｖｔｘにより制御され、光電変換部１２で光電変換された電荷をフローティングディフュージョン１５に転送する。すなわち、転送部１３は、光電変換部１２およびフローティングディフュージョン１５の間に電荷転送路を形成する。フローティングディフュージョン１５は電荷を保持（蓄積）する。増幅部１６は、フローティングディフュージョン１５に保持された電荷による信号を増幅し、信号線１８に出力する。図４に示す例では、増幅部１６は、ドレイン端子、ゲート端子およびソース端子がそれぞれ、電源ＶＤＤ、フローティングディフュージョン１５および電流源１７に接続されるトランジスタＭ３により構成される。

排出部（リセット部）１４は、信号Ｖｒｓｔにより制御され、フローティングディフュージョン１５の電荷を排出し、フローティングディフュージョン１５の電位をリセット電位（基準電位）にリセットする。転送部１３および排出部１４は、例えば、それぞれトランジスタＭ１、トランジスタＭ２により構成される。

読み出し部２０は、転送部１３により光電変換部１２からフローティングディフュージョン１５に転送された電荷に応じた信号（光電変換信号）と、フローティングディフュージョン１５の電位をリセット電位にリセットしたときの信号（ノイズ信号）とを順次、信号線１８に読み出す。読み出し部２０は、フローティングディフュージョン１５に蓄積された電荷に基づく信号を生成し出力する出力部２０であり、出力部２０は、光電変換信号、ノイズ信号を信号線１８に出力する。

図５は、第１の実施の形態に係る撮像素子の構成の詳細を示すブロック図である。撮像素子３は、複数の画素１０と、画素１０毎に設けられる演算部１００と、タイミングジェネレータ２００と、ＤＡ変換部２１０と、グローバルカウンタ２２０と、シフトレジスタ２３０と、ＶＳＣＡＮ回路（垂直走査回路）２４０と、ＨＳＣＡＮ回路（水平走査回路）２５０と、センスアンプ３００と、ラインメモリ３１０と、入出力部３２０とを有する。演算部１００は、アナログ／デジタル変換部（ＡＤ変換部）６０と、制御部７０と、演算ユニット８０と、記憶部８３と、デマルチプレクサ８１と、デマルチプレクサ８４と、マルチプレクサ８５とを有する。ＡＤ変換部６０は、比較部４０、記憶部５０、およびデマルチプレクサ５３により構成される。また、記憶部５０は、光電変換信号に応じたデジタル信号用の信号用記憶部５１と、ノイズ信号に応じたデジタル信号用のノイズ用記憶部５２とを有する。信号用記憶部５１およびノイズ用記憶部５２は、記憶される信号のビット数に対応して複数のラッチ回路から構成される。例えば、信号用記憶部５１およびノイズ用記憶部５２は各々が１２個のラッチ回路から構成され、信号用記憶部５１およびノイズ用記憶部５２に記憶されるデジタル信号は各々が１２ビットのパラレル信号となる。

撮像素子３の第１層、すなわち第１基板１１１には、画素１０と、比較部４０と、タイミングジェネレータ２００の一部とが設けられる。タイミングジェネレータ２００は、複数の回路により構成され、第１基板１１１～第４基板１１４に分けて配置される。なお、図５においては、第１基板１１１、第２基板１１２、第３基板１１３、および第４基板１１４をそれぞれ第１層、第２層、第３層および第４層と称している。タイミングジェネレータ２００を構成する各回路は、画素１０や演算部１００が配置される領域の周辺部に配置される。第２層、すなわち第２基板１１２には、信号用記憶部５１と、ノイズ用記憶部５２と、デマルチプレクサ５３と、ＤＡ変換部２１０と、グローバルカウンタ２２０と、シフトレジスタ２３０と、タイミングジェネレータ２００の一部とが設けられる。

第３基板１１３には、制御部７０と、ＶＳＣＡＮ回路２４０と、ＨＳＣＡＮ回路２５０と、タイミングジェネレータ２００の一部とが設けられる。第４基板１１４には、演算ユニット８０と、記憶部８３と、デマルチプレクサ８１と、デマルチプレクサ８４と、マルチプレクサ８５と、センスアンプ３００と、ラインメモリ３１０と、入出力部３２０とが設けられる。また、ＤＡ変換部２１０、グローバルカウンタ２２０、シフトレジスタ２３０、ＶＳＣＡＮ回路２４０、ＨＳＣＡＮ回路２５０、センスアンプ３００、ラインメモリ３１０、および入出力部３２０は、各基板において演算部１００が配置される領域の周辺部に配置される。

タイミングジェネレータ２００は、パルス発生回路等により構成され、撮像装置１の制御部４から出力されるレジスタ設定値に基づいてパルス信号等を生成し、各画素１０、ＤＡ変換部２１０、グローバルカウンタ２２０、シフトレジスタ２３０、ＶＳＣＡＮ回路２４０、およびＨＳＣＡＮ回路２５０に出力する。レジスタ設定値は、例えば、シャッター速度（光電変換部の電荷蓄積時間）、ＩＳＯ感度、画像補正の有無等に応じて設定される。ＤＡ変換部２１０は、タイミングジェネレータ２００からのパルス信号に基づき、基準信号として信号レベルが変化するランプ信号を生成する。また、ＤＡ変換部２１０は、画素１０毎に設けられる各比較部４０に共通に接続され、基準信号を各比較部４０に出力する。グローバルカウンタ２２０は、タイミングジェネレータ２００からのパルス信号に基づき、カウント値を示すクロック信号を生成して、信号用記憶部５１およびノイズ用記憶部５２に出力する。シフトレジスタ２３０は、タイミングジェネレータ２００からのパルス信号に基づき、タイミング信号を生成して信号用記憶部５１およびノイズ用記憶部５２に出力する。

ＶＳＣＡＮ回路２４０およびＨＳＣＡＮ回路２５０は、タイミングジェネレータ２００からの信号に基づいて各制御部７０を順次選択し、演算ユニット８０で行う演算内容（四則演算）および演算対象となる画素１０等を示す信号を各制御部７０に出力する。センスアンプ３００は、画素１０毎の各演算部１００が接続される信号線１２２に接続され、信号線１２２に入力される信号を増幅して読み出すことで、高速に信号を読み出す。ラインメモリ３１０には、センスアンプ３００により読み出された信号が記憶される。入出力部３２０は、ラインメモリ３１０から出力される信号に対して信号のビット幅の調整や同期コードの付加等の信号処理を行い、画像信号として撮像装置１の制御部４に出力する。入出力部３２０は、例えばＬＶＤＳやＳＬＶＳ等の高速インタフェースに対応した入出力回路等により構成されて信号を高速に伝送する。

図６は、第１の実施の形態に係る撮像素子の動作例を示すタイミングチャートである。図６において、横軸は時刻を示している。時刻ｔ１から時刻ｔ２までの期間において、タイミングジェネレータ２００には、撮像装置１の制御部４からレジスタ設定が入力される。時刻ｔ２から時刻ｔ３までの期間において、タイミングジェネレータ２００は、レジスタ設定値に基づいて各演算ユニット８０の演算内容等を示す信号を生成し、ＶＳＣＡＮ回路２４０およびＨＳＣＡＮ回路２５０等に出力する。時刻ｔ３から時刻ｔ４までの期間において、ＶＳＣＡＮ回路２４０およびＨＳＣＡＮ回路２５０は、タイミングジェネレータ２００により生成された演算内容等を示す信号を、画素１０毎に設けられた各制御部７０に順次出力する。

時刻ｔ１０から時刻ｔ１１までの期間において、各画素１０のノイズ信号が比較部４０に出力される。比較部４０は、画素１０から読み出されたノイズ信号と、ＤＡ変換部２１０により供給される基準信号とを比較して、比較結果をデマルチプレクサ５３に出力する。デマルチプレクサ５３は、比較部４０による比較結果をノイズ用記憶部５２に出力する。ノイズ用記憶部５２は、比較部４０による比較結果とグローバルカウンタ２２０からのクロック信号とに基づいて、比較部４０による比較開始時から比較結果出力時までの経過時間に応じたカウント値をノイズ信号に応じたデジタル信号として記憶する。

時刻ｔ１１から時刻ｔ１２までの期間において、各画素１０の光電変換信号が比較部４０に出力される。比較部４０は、光電変換信号と基準信号とを比較して、比較結果をデマルチプレクサ５３に出力する。デマルチプレクサ５３は、比較部４０による比較結果を信号用記憶部５１に出力する。信号用記憶部５１は、比較部４０による比較結果とクロック信号とに基づいて、比較部４０による比較開始時から比較結果出力時までの経過時間に応じたカウント値を光電変換信号に応じたデジタル信号として記憶する。こうして、本実施の形態では、信号用記憶部５１およびノイズ用記憶部５２には各々１２ビットのデジタル信号が記憶される。

また、時刻ｔ１１から時刻ｔ１２までの期間において、ノイズ用記憶部５２は、シフトレジスタ２３０からのタイミング信号に基づき、ノイズ用記憶部５２に記憶された１２ビットのデジタル信号を１ビットずつ時間的にシフトさせて、図５に示す信号線１２１に順次出力する。信号線１２１に出力されるシリアル信号は、デマルチプレクサ８１に入力される。デマルチプレクサ８１は、ノイズ用記憶部５２からのシリアル信号を演算ユニット８０に出力する。演算ユニット８０は、ノイズ信号に応じたデジタル信号を記憶部８３に順次記憶させる。こうして記憶部８３は、ノイズ信号に関する１２ビットのデジタル信号が記憶される。

信号線１２１は、第２基板１１２の記憶部５０と第４基板１１４のデマルチプレクサ８１とを結ぶ信号線となり、図２に示す貫通電極１１０やバンプ等を用いた信号線となる。一般的に多数の貫通電極１１０を狭ピッチで形成することは困難であり、第２基板１１２から多数のパラレル信号を第４基板１１４に同時に伝送することは困難となる。本実施の形態では、第２基板１１２の記憶部５０に記憶されたパラレル信号をシリアル信号に変換して、第４基板１１４に出力する。このため、第２基板１１２と第４基板１１４とを結ぶ配線を少なくすることができ、各画素１０についてのデジタル信号を同時に出力することができる。また、多数の貫通電極１１０等を形成してチップ面積が増大することを防ぐことができる。

時刻ｔ１２から時刻ｔ２０までの期間において、信号用記憶部５１は、シフトレジスタ２３０からのタイミング信号に基づき、信号用記憶部５１に記憶された光電変換信号に応じたデジタル信号をシリアル信号に変換して、信号線１２１を介してデマルチプレクサ８１に１ビットずつ順次出力する。デマルチプレクサ８１は、信号用記憶部５１からのシリアル信号を演算ユニット８０に出力する。演算ユニット８０は、制御部７０からの制御信号に基づいて、記憶部８３に記憶されたノイズ信号に応じた１２ビットのデジタル信号を、１ビットずつデマルチプレクサ８４に出力させる。デマルチプレクサ８４は、制御部７０からの制御信号に基づいて、ノイズ信号に応じたデジタル信号を演算ユニット８０に出力（フィードバック）する。

演算ユニット８０は、信号用記憶部５１から１ビットずつ出力される光電変換信号に応じたデジタル信号と、記憶部８３から１ビットずつ出力されるノイズ信号に応じたデジタル信号との減算を行って補正信号を生成する。演算ユニット８０は、１ビット毎に生成される補正信号を、記憶部８３に順次記憶させる。演算ユニット８０は、記憶部５０に記憶される信号のビット数に応じて複数回の減算を行って、減算結果となる補正信号を記憶部８３に順次記憶させる。本実施の形態では、記憶部５０を構成する信号用記憶部５１およびノイズ用記憶部５２には各々１２ビットのデジタル信号が記憶されるため、１２回の減算処理が行われる。記憶部８３には、１２ビットのノイズ信号に応じたデジタル信号と、１２ビットの補正信号とが記憶されることとなる。このため、記憶部８３は、２４個のラッチ回路等により構成される。

このように、本実施の形態では、光電変換信号のデジタル信号とノイズ信号のデジタル信号との差分処理を行うデジタルＣＤＳを１ビット毎に時分割的に行う。また、演算ユニット８０は、画素１０毎に設けられており、全ての画素１０において同時にデジタルＣＤＳが行われる。デジタルＣＤＳ演算を１ビット毎に行うため、第４基板１１４において、多ビット（例えば１２ビット）のフリップフロップ回路等の多数のデジタル回路を配置することを回避できる。この結果、画素１０毎の回路数を減らすことができ、チップ面積が増大することを防ぐことができる。

時刻ｔ３０から時刻ｔ４０までの期間において、図５において例えば互いに隣接する領域Ａおよび領域Ｂにそれぞれ配置される２つの画素１０に関する補正信号間の演算を行う。即ち、領域Ａの記憶部８３に記憶された領域Ａの画素１０の１２ビットの補正信号は、１ビットずつデマルチプレクサ８４を介して領域Ａの演算ユニット８０に入力（フィードバック）される。同様に、領域Ｂの記憶部８３に記憶された領域Ｂの画素１０の１２ビットの補正信号は、１ビットずつ領域Ｂのデマルチプレクサ８４、領域Ｂのマルチプレクサ８５および領域Ａのマルチプレクサ８５をそれぞれ介して領域Ａの演算ユニット８０に入力される。領域Ａの演算ユニット８０は、こうして入力された領域Ａの１２ビットの補正信号および領域Ｂの１２ビットの補正信号を１ビットずつ演算する。以下に詳細に説明する。

領域Ａに配置される演算部１００において、領域Ａの演算ユニット８０は、領域Ａの記憶部８３に記憶された領域Ａの画素１０の１２ビットの補正信号を、１ビットずつデマルチプレクサ８４に出力させる。領域Ａのデマルチプレクサ８４は、補正信号を領域Ａの演算ユニット８０に出力（フィードバック）する。また、領域Ｂに配置される演算部１００において、領域Ｂの演算ユニット８０は、領域Ｂの記憶部８３に記憶された領域Ｂの画素１０の補正信号を、１ビットずつデマルチプレクサ８４に出力させる。領域Ｂのデマルチプレクサ８４は、補正信号を領域Ｂのマルチプレクサ８５に出力する。

画素１０毎に設けられる各マルチプレクサ８５には、各演算部１００が接続される信号線１２３および信号線１２４が接続される。信号線１２３および信号線１２４は、例えば、第４基板１１４において行方向および列方向に二次元状に配置され、画素１０毎の各演算部１００に接続される。マルチプレクサ８５は、制御部７０により制御され、演算ユニット８０の演算対象となる信号を、信号線１２３および信号線１２４に入力される補正信号から選択する。領域Ｂのマルチプレクサ８５は、領域Ｂの画素１０の補正信号を、図５に示す信号線１２３を介して領域Ａのマルチプレクサ８５に出力する。領域Ａのマルチプレクサ８５は、領域Ｂの画素１０の補正信号を、信号線１２４を介して領域Ａの演算ユニット８０に出力する。領域Ａの演算ユニット８０には、領域Ａの画素１０の補正信号および領域Ｂの画素１０の補正信号がそれぞれ１ビット毎に順次入力される。

領域Ａの演算ユニット８０は、領域Ａの記憶部８３から１ビットずつ出力される補正信号と、領域Ｂの記憶部８３から１ビットずつ出力される補正信号との演算を行って、画素信号を生成する。演算ユニット８０は、１ビット毎に生成される画素信号を、記憶部８３に順次記憶させる。演算ユニット８０は、補正信号のビット数に応じて複数回の演算を行って、演算結果となる画素信号を記憶部８３に順次記憶させる。記憶部８３には、補正信号間の演算後、１２ビットの補正信号と、１２ビットの画素信号とが記憶されることとなる。

このように、本実施の形態では、各画素１０の補正信号間の演算前に、相関二重サンプリングを行って補正信号を生成する。このため、画素１０毎のノイズ信号成分を除去した信号を用いて、任意の画素１０の補正信号間の演算を行うことができる。また、本実施の形態では、画素１０毎に生成される補正信号間の演算を１ビット毎に行う。この結果、第４基板１１４において、多ビット（例えば１２ビット）の四則演算回路や多ビット（例えば１２ビット）のフリップフロップ回路等の多ビットのデジタル回路を配置することを回避でき、チップ面積が増大することを防ぐことができる。補正信号間の演算を１ビット毎に行うため、演算ユニット８０の回路面積を小さくすることができる。さらに、演算ユニット８０は、相関二重サンプリングを行うと共に画素１０毎の補正信号間の演算を行う。すなわち、演算ユニット８０は、デジタル信号間の減算によって補正信号を生成する補正部と、画素１０毎に生成される補正信号間の演算を行う画素間演算部とを兼用する補正・画素間演算部として機能する。このため、補正部および画素間演算部を別々に設ける場合と比較して、チップ面積を低減することができる。

本実施の形態では、制御部７０が配置される第３基板１１３とは別の第４基板１１４を有し、第４基板１１４に演算ユニット８０およびマルチプレクサ８５等を配置する。このため、チップ面積を増大させることなく、信号線１２３および信号線１２４を二次元状に配置して全ての画素１０の演算部１００に共通に接続することができる。制御部７０から制御信号を出力して演算ユニット８０およびマルチプレクサ８５等を制御することにより、任意の画素１０の補正信号間の演算を行うことができる。隣接する画素間や離れた領域に配置される画素間について演算を行うことができる。また、演算部１００が演算を行う他の画素１０の補正信号は、ラッチやレジスタ等を介さずに、信号線１２３および信号線１２４により直接伝送される。ラッチやレジスタ等を通過するための遅延時間が生じないため、信号を高速に読み出すことができ、任意の画素１０間についての演算を高速に行うことができる。

時刻ｔ５０から時刻ｔ６０までの期間において、演算ユニット８０は、記憶部８３に記憶された画素信号を、デマルチプレクサ８４に出力させる。デマルチプレクサ８４は、画素信号を信号線１２２に出力する。センスアンプ３００は、信号線１２２に出力された画素信号を増幅して読み出す。画素１０毎に設けられる各演算部１００は信号線１２２に順次信号を出力し、センスアンプ３００は信号線１２２に出力された信号を順次読み出す。

時刻ｔ７０から時刻ｔ８０までの期間において、ラインメモリ３１０には、センスアンプ３００により読み出された画素信号が順次記憶される。入出力部３２０は、ラインメモリ３１０から順次出力される信号に対して信号処理を行い、信号処理後の信号を画像信号として出力する。

上述した実施の形態によれば、次の作用効果が得られる。
（１）撮像素子３は、光電変換部１２を有する複数の画素１０と、画素１０毎に設けられ、画素１０から出力される光電変換信号と画素１０から出力されるノイズ信号とによって補正信号を生成し、画素１０毎に生成される補正信号間の演算を行う演算部１００と、を備える。本実施の形態では、各画素１０の信号間の演算前に、相関二重サンプリングを行って補正信号を生成する。このため、画素１０毎のノイズ信号成分を除去した信号を用いて、任意の画素１０の信号間の演算を行うことができる。
（２）演算部１００は、光電変換信号を第１デジタル信号に変換しノイズ信号を第２デジタル信号に変換するＡＤ変換部６０と、第１デジタル信号と第２デジタル信号との減算によって補正信号を生成し、画素１０毎に生成される補正信号間の演算を行う補正・画素間演算部（演算ユニット８０）と、を有する。このようにしたので、補正部および画素間演算部を別々に設ける場合と比較して、画素１０毎の周辺回路の面積を低減することができ、チップ面積を低減することができる。

（３）光電変換部１２は第１基板に配置され、演算部１００の少なくとも一部は第２基板に配置される。このようにしたので、画素１０の開口率が低下することを防ぐことができる。
（４）ＡＤ変換部６０は、光電変換信号を第１のビット数の第１デジタル信号に変換し、ノイズ信号を第２のビット数の第２デジタル信号に変換する。このようにしたので、光電変換信号およびノイズ信号の各々をデジタル信号に変換して、記憶部５０に記憶させることができる。
（５）演算部１００は、第２のビット数の第２デジタル信号を記憶する記憶部８３を有する。演算部１００は、記憶された第２デジタル信号とＡＤ変換部６０から出力される第１デジタル信号との減算を、１ビット毎に行う。本実施の形態では、光電変換信号のデジタル信号とノイズ信号のデジタル信号との差分処理を１ビット毎に行う。このようにしたので、多数のフリップフロップ回路等を画素１０毎に設けることを回避でき、チップ面積が増大することを防ぐことができる。

（６）演算部１００は、画素１０毎に生成される補正信号間の演算を、１ビット毎に行う。このようにしたので、各画素１０の信号間の演算を行う画素間演算のために多数の四則演算回路やフリップフロップ回路等を設けることを回避でき、チップ面積が増大することを防ぐことができる。
（７）撮像素子３は、複数の演算部１００が接続され、演算部１００から補正信号が出力される複数の信号線（信号線１２３および信号線１２４）を更に備える。演算部１００は、演算部１００が演算を行う補正信号を複数の信号線に出力された補正信号から選択する第１選択部（マルチプレクサ８５）を有する。本実施の形態では、制御部７０により演算ユニット８０およびマルチプレクサ８５を制御して、各画素１０の補正信号を選択して読み出す。このため、任意の画素１０の補正信号間の演算を行うことができる。

（８）撮像素子３は、入射光を光電変換し電荷を生成する光電変換部１２及び電荷に基づく信号を生成し出力する出力部２０（読み出し部２０）とを有する複数の画素１０を含む画素基板（第１基板１１１）と、出力部２０の電荷をリセットした後のリセット信号と光電変換部１２で生成された電荷に基づく光電変換信号とによって補正信号を生成し、画素１０毎に生成される補正信号間の演算を行う演算部（演算ユニット８０）を含み、画素基板に積層される演算基板（第４基板１１４）と、を有する。このようにしたので、画素１０毎のノイズ信号成分を除去した信号を用いて、任意の画素１０の信号間の演算を行うことができる。また、演算ユニット８０がそれぞれ対応する画素１０に積層して設けられるため、画素１０の開口率が低下することを防ぐことができる。
（９）撮像素子３は、デジタル信号に変換された光電変換信号及びリセット信号とを蓄積する蓄積部（記憶部５０）を含む蓄積基板（第２基板１１２）を有する。蓄積基板は、画素基板と演算基板の間に積層して配置される。このようにしたので、画素１０の開口率が低下することを防ぐことができる。

次のような変形も本発明の範囲内であり、変形例の一つ、もしくは複数を上述の実施形態と組み合わせることも可能である。

（変形例１）
上述した実施の形態では、演算ユニット８０がＣＤＳ処理を行う補正部と画素間演算を行う画素間演算とに共用される例について説明した。しかし、図７に示すように、ＣＤＳ処理を行う補正部５４を、演算ユニット８０とは別に設けるようにしてもよい。この場合、演算ユニット８０は、画素間演算部として機能する。補正部５４は、信号用記憶部５１から出力される光電変換信号によるデジタル信号と、ノイズ用記憶部５２から出力されるノイズ信号によるデジタル信号との減算によって補正信号を生成し、デマルチプレクサ８１を介して演算ユニット８０に出力する。

（変形例２）
上述した実施の形態では、画素間演算の結果となる画素信号を、信号線１２２を介してセンスアンプ３００に順次出力する例について説明した。しかし、演算部１００は、記憶部８３に記憶された補正信号を、画素信号として信号線１２２を介してセンスアンプ３００に出力するようにしてもよい。また、信号用記憶部５１に記憶された光電変換信号に応じたデジタル信号、およびノイズ用記憶部５２に記憶されたノイズ信号に応じたデジタル信号の各々を、デマルチプレクサ８１を介して信号線１２２に出力するようにしてもよい。

（変形例３）
上述した実施の形態では、ＣＤＳ処理および画素間演算を１ビット毎に時分割的に行う例について説明した。しかし、制御部７０により演算ユニット８０等を制御して、複数ビット数毎に演算を行うようにしてもよい。例えば、２ビット毎に演算を行うようにしてもよいし、ノイズ用記憶部５２に記憶されるデジタル信号のビット数より少ないビット数毎に行うようにしてもよい。

（変形例４）
上述した実施の形態では、各画素１０の信号間の演算前にデジタルＣＤＳを行う例について説明した。しかし、各画素１０の信号間の演算前にアナログＣＤＳを行うようにしてもよい。例えば、ＡＤ変換部６０において、光電変換信号とノイズ信号との差分処理を行って、信号間の差分に基づくアナログ信号をデジタル信号に変換する。記憶部５０には、画素１０毎のノイズ信号成分を除去したデジタル信号が記憶される。記憶部５０に記憶されたデジタル信号は、演算ユニット８０に順次出力される。

（変形例５）
上述した実施の形態では、光電変換部１２としてフォトダイオードを用いる例について説明した。しかし、光電変換部１２として光電変換膜を用いるようにしてもよい。

上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。

次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
日本国特許出願２０１６年第６０００１号（２０１６年３月２４日出願）

３撮像素子、１２光電変換部、１０画素、４０比較部、６０ＡＤ変換部、１００演算部

Claims

光を電荷に変換する第１光電変換部を有する第１画素が配置される第１基板と、
前記第１基板と積層された基板であって、前記第１光電変換部で変換された電荷に基づく第１信号からデジタル信号に変換された第１デジタル信号を記憶する第１記憶部が配置される第２基板と、
前記第１基板と積層された基板であって、前記第１記憶部から読み出された前記第１デジタル信号に対して、前記第１画素から読み出された信号であって前記第１信号に含まれるノイズを除去するための第２信号からデジタル信号に変換された第２デジタル信号を用いて第１相関二重サンプリング処理を行う第１演算部が配置される第３基板と
を備える撮像素子。
請求項１に記載の撮像素子において、
前記第１記憶部は、前記第２デジタル信号が記憶され、
前記第１演算部は、前記第１記憶部から読み出された前記第１デジタル信号に対して、前記第１記憶部から読み出された前記第２デジタル信号を用いて前記第１相関二重サンプリング処理を行う、
撮像素子。
請求項１または請求項２に記載の撮像素子において、
前記第１基板は、前記第１信号を前記第１デジタル信号に変換するための第１比較部が配置される、
撮像素子。
請求項１または請求項２に記載の撮像素子において、
前記第１基板と前記第２基板とを電気的に接続するための接続部であって、前記第１基板と前記第２基板とが積層される方向において互いに向かい合うように配置された導電性部材を有する第１接続部と、
前記第２基板と前記第３基板とを電気的に接続するための接続部であって、前記第２基板を貫通する貫通電極を有する第２接続部と
を備える撮像素子。
請求項４に記載の撮像素子において、
前記貫通電極は、前記第１記憶部から読み出された前記第１デジタル信号が出力される、
撮像素子。
請求項４または請求項５に記載の撮像素子において、
前記第１基板は、前記第１信号を前記第１デジタル信号に変換するための第１比較部が配置される、
撮像素子。
請求項６に記載の撮像素子において、
前記導電性部材は、前記第１比較部と前記第１記憶部とを電気的に接続する、
撮像素子。
請求項１から請求項７のいずれか一項に記載の撮像素子において、
前記第１基板と積層された基板であって、前記第１演算部を制御する第１制御部が配置された第４基板を備える撮像素子。
請求項８に記載の撮像素子において、
前記第４基板は、前記第２基板、前記第３基板および前記第４基板が積層される方向において前記第２基板と前記第３基板との間に配置される、
撮像素子。
請求項１に記載の撮像素子において、
前記第１基板は、列方向において前記第１光電変換部と並んで配置される第２光電変換部を有する第２画素が配置され、
前記第２基板は、前記第２光電変換部で変換された電荷に基づく第３信号からデジタル信号に変換された第３デジタル信号を記憶する第２記憶部が配置され、
前記第３基板は、前記第２記憶部から読み出された前記第３デジタル信号に対して、前記第２画素から読み出された信号であって前記第３信号に含まれるノイズを除去するための第４信号からデジタル信号に変換された第４デジタル信号を用いて第２相関二重サンプリング処理を行う第２演算部が配置される、
撮像素子。
請求項１０に記載の撮像素子において、
前記第１記憶部は、前記第２デジタル信号が記憶され、
前記第２記憶部は、前記第４デジタル信号が記憶され、
前記第１演算部は、前記第１記憶部から読み出された前記第１デジタル信号に対して、前記第１記憶部から読み出された前記第２デジタル信号を用いて前記第１相関二重サンプリング処理を行い、
前記第２演算部は、前記第２記憶部から読み出された前記第３デジタル信号に対して、前記第２記憶部から読み出された前記第４デジタル信号を用いて前記第２相関二重サンプリング処理を行う、
撮像素子。
請求項１０または請求項１１に記載の撮像素子において、
前記第１基板は、前記第１信号を前記第１デジタル信号に変換するための第１比較部と、前記第３信号を前記第３デジタル信号に変換するための第２比較部とが配置される、
撮像素子。
請求項１０または請求項１１に記載の撮像素子において、
前記第１基板と前記第２基板とを電気的に接続するための接続部であって、前記第１基板と前記第２基板とが積層される方向において互いに向かい合うように配置された第１導電性部材を有する第１接続部と、
前記第１基板と前記第２基板とを電気的に接続するための接続部であって、前記第１基板と前記第２基板とが積層される方向において互いに向かい合うように配置された第２導電性部材を有する第２接続部と、
前記第２基板と前記第３基板とを電気的に接続するための接続部であって、前記第２基板を貫通する第１貫通電極を有する第３接続部と、
前記第２基板と前記第３基板とを電気的に接続するための接続部であって、前記第２基板を貫通する第２貫通電極を有する第４接続部と
を備える撮像素子。
請求項１３に記載の撮像素子において、
前記第１貫通電極は、前記第１記憶部から読み出された前記第１デジタル信号が出力され、
前記第２貫通電極は、前記第２記憶部から読み出された前記第３デジタル信号が出力される、
撮像素子。
請求項１３または請求項１４に記載の撮像素子において、
前記第１基板は、前記第１信号を前記第１デジタル信号に変換するための第１比較部と、前記第３信号を前記第３デジタル信号に変換するための第２比較部とが配置される、
撮像素子。
請求項１５に記載の撮像素子において、
前記第１導電性部材は、前記第１比較部と前記第１記憶部とを電気的に接続し、
前記第２導電性部材は、前記第２比較部と前記第２記憶部とを電気的に接続する、
撮像素子。
請求項１０から請求項１６のいずれか一項に記載の撮像素子において、
前記第１基板と積層された基板であって、前記第１演算部を制御する第１制御部と、前記第２演算部を制御する第２制御部とが配置された第４基板を備える撮像素子。
請求項１７に記載の撮像素子において、
前記第４基板は、前記第２基板、前記第３基板および前記第４基板が積層される方向において前記第２基板と前記第３基板との間に配置される、
撮像素子。
請求項１０から請求項１８のいずれか一項に記載の撮像素子において、
前記第２光電変換部は、前記列方向において前記第１光電変換部の隣に配置される、
撮像素子。
請求項１０に記載の撮像素子において、
前記第１基板は、行方向において前記第１光電変換部と並んで配置される第３光電変換部を有する第３画素が配置され、
前記第２基板は、前記第３光電変換部で変換された電荷に基づく第５信号からデジタル信号に変換された第５デジタル信号を記憶する第３記憶部が配置され、
前記第３基板は、前記第３記憶部から読み出された前記第５デジタル信号に対して、前記第３画素から読み出された信号であって前記第５信号に含まれるノイズを除去するための第６信号からデジタル信号に変換された第６デジタル信号を用いて第３相関二重サンプリング処理を行う第３演算部が配置される、
撮像素子。
請求項２０に記載の撮像素子において、
前記第１記憶部は、前記第２デジタル信号が記憶され、
前記第２記憶部は、前記第４デジタル信号が記憶され、
前記第３記憶部は、前記第６デジタル信号が記憶され、
前記第１演算部は、前記第１記憶部から読み出された前記第１デジタル信号に対して、前記第１記憶部から読み出された前記第２デジタル信号を用いて前記第１相関二重サンプリング処理を行い、
前記第２演算部は、前記第２記憶部から読み出された前記第３デジタル信号に対して、前記第２記憶部から読み出された前記第４デジタル信号を用いて前記第２相関二重サンプリング処理を行い、
前記第３演算部は、前記第３記憶部から読み出された前記第５デジタル信号に対して、前記第３記憶部から読み出された前記第６デジタル信号を用いて前記第３相関二重サンプリング処理を行う、
撮像素子。
請求項２０または請求項２１に記載の撮像素子において、
前記第１基板は、前記第１信号を前記第１デジタル信号に変換するための第１比較部と、前記第３信号を前記第３デジタル信号に変換するための第２比較部と、前記第５信号を前記第５デジタル信号に変換するための第３比較部とが配置される、
撮像素子。
請求項２０または請求項２１に記載の撮像素子において、
前記第１基板と前記第２基板とを電気的に接続するための接続部であって、前記第１基板と前記第２基板とが積層される方向において互いに向かい合うように配置された第１導電性部材を有する第１接続部と、
前記第１基板と前記第２基板とを電気的に接続するための接続部であって、前記第１基板と前記第２基板とが積層される方向において互いに向かい合うように配置された第２導電性部材を有する第２接続部と、
前記第１基板と前記第２基板とを電気的に接続するための接続部であって、前記第１基板と前記第２基板とが積層される方向において互いに向かい合うように配置された第３導電性部材を有する第３接続部と、
前記第２基板と前記第３基板とを電気的に接続するための接続部であって、前記第２基板を貫通する第１貫通電極を有する第４接続部と、
前記第２基板と前記第３基板とを電気的に接続するための接続部であって、前記第２基板を貫通する第２貫通電極を有する第５接続部と、
前記第２基板と前記第３基板とを電気的に接続するための接続部であって、前記第２基板を貫通する第３貫通電極を有する第６接続部と
を備える撮像素子。
請求項２３に記載の撮像素子において、
前記第１貫通電極は、前記第１記憶部から読み出された前記第１デジタル信号が出力され、
前記第２貫通電極は、前記第２記憶部から読み出された前記第３デジタル信号が出力され、
前記第３貫通電極は、前記第３記憶部から読み出された前記第５デジタル信号が出力される、
撮像素子。
請求項２３または請求項２４に記載の撮像素子において、
前記第１基板は、前記第１信号を前記第１デジタル信号に変換するための第１比較部と、前記第３信号を前記第３デジタル信号に変換するための第２比較部と、前記第５信号を前記第５デジタル信号に変換するための第３比較部とが配置される、
撮像素子。
請求項２５に記載の撮像素子において、
前記第１導電性部材は、前記第１比較部と前記第１記憶部とを電気的に接続し、
前記第２導電性部材は、前記第２比較部と前記第２記憶部とを電気的に接続し、
前記第３導電性部材は、前記第３比較部と前記第３記憶部とを電気的に接続する、
撮像素子。
請求項２０から請求項２６のいずれか一項に記載の撮像素子において、
前記第１基板と積層された基板であって、前記第１演算部を制御する第１制御部と、前記第２演算部を制御する第２制御部と、前記第３演算部を制御する第３制御部とが配置された第４基板を備える撮像素子。
請求項２７に記載の撮像素子において、
前記第４基板は、前記前記第２基板、前記第３基板および前記第４基板が積層される方向において前記第２基板と前記第３基板との間に配置される、
撮像素子。
請求項２０から請求項２８のいずれか一項に記載の撮像素子において、
前記第２光電変換部は、前記列方向において前記第１光電変換部の隣に配置され、
前記第３光電変換部は、前記行方向において前記第１光電変換部の隣に配置される、
撮像素子。
請求項１に記載の撮像素子において、
前記第１基板は、行方向において前記第１光電変換部と並んで配置される第２光電変換部を有する第２画素が配置され、
前記第２基板は、前記第２光電変換部で変換された電荷に基づく第３信号からデジタル信号に変換された第３デジタル信号を記憶する第２記憶部が配置され、
前記第３基板は、前記第２記憶部から読み出された前記第３デジタル信号に対して、前記第２画素から読み出された信号であって前記第３信号に含まれるノイズを除去するための第４信号からデジタル信号に変換された第４デジタル信号を用いて第２相関二重サンプリング処理を行う第２演算部が配置される、
撮像素子。
請求項３０に記載の撮像素子において、
前記第１記憶部は、前記第２デジタル信号が記憶され、
前記第２記憶部は、前記第４デジタル信号が記憶され、
前記第１演算部は、前記第１記憶部から読み出された前記第１デジタル信号に対して、前記第１記憶部から読み出された前記第２デジタル信号を用いて前記第１相関二重サンプリング処理を行い、
前記第２演算部は、前記第２記憶部から読み出された前記第３デジタル信号に対して、前記第２記憶部から読み出された前記第４デジタル信号を用いて前記第２相関二重サンプリング処理を行う、
撮像素子。
請求項３０または請求項３１に記載の撮像素子において、
前記第１基板は、前記第１信号を前記第１デジタル信号に変換するための第１比較部と、前記第３信号を前記第３デジタル信号に変換するための第２比較部とが配置される、
撮像素子。
請求項３０または請求項３１に記載の撮像素子において、
前記第１基板と前記第２基板とを電気的に接続するための接続部であって、前記第１基板と前記第２基板とが積層される方向において互いに向かい合うように配置された第１導電性部材を有する第１接続部と、
前記第１基板と前記第２基板とを電気的に接続するための接続部であって、前記第１基板と前記第２基板とが積層される方向において互いに向かい合うように配置された第２導電性部材を有する第２接続部と、
前記第２基板と前記第３基板とを電気的に接続するための接続部であって、前記第２基板を貫通する第１貫通電極を有する第３接続部と、
前記第２基板と前記第３基板とを電気的に接続するための接続部であって、前記第２基板を貫通する第２貫通電極を有する第４接続部と
を備える撮像素子。
請求項３３に記載の撮像素子において、
前記第１貫通電極は、前記第１記憶部から読み出された前記第１デジタル信号が出力され、
前記第２貫通電極は、前記第２記憶部から読み出された前記第３デジタル信号が出力される、
撮像素子。
請求項３３または請求項３４に記載の撮像素子において、
前記第１基板は、前記第１信号を前記第１デジタル信号に変換するための第１比較部と、前記第３信号を前記第３デジタル信号に変換するための第２比較部とが配置される、
撮像素子。
請求項３５に記載の撮像素子において、
前記第１導電性部材は、前記第１比較部と前記第１記憶部とを電気的に接続し、
前記第２導電性部材は、前記第２比較部と前記第２記憶部とを電気的に接続する、
撮像素子。
請求項３０から請求項３６のいずれか一項に記載の撮像素子において、
前記第１基板と積層された基板であって、前記第１演算部を制御する第１制御部と、前記第２演算部を制御する第２制御部とが配置された第４基板を備える撮像素子。
請求項３７に記載の撮像素子において、
前記第４基板は、前記前記第２基板、前記第３基板および前記第４基板が積層される方向において前記第２基板と前記第３基板との間に配置される、
撮像素子。
請求項３０から請求項３８のいずれか一項に記載の撮像素子において、
前記第２光電変換部は、前記行方向において前記第１光電変換部の隣に配置される、
撮像素子。
請求項１から請求項３９のいずれか一項に記載の撮像素子を備える撮像装置。
請求項４０に記載の撮像装置において、
前記撮像素子と電気的に接続され、画像データを生成する生成部と
を備える撮像装置。
請求項４０または請求項４１に記載の撮像装置において、
前記撮像素子は、光学系から射出された光が入射される、
撮像装置。
請求項４２に記載の撮像装置において、
前記光学系が取り付けられる撮像装置。