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JP7743315B2 - 撮像素子、測距モジュール - Google Patents
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JP7743315B2 - 撮像素子、測距モジュール - Google Patents

撮像素子、測距モジュール

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Description

本技術は、撮像素子、測距モジュールに関し、特に、サイクリックエラーの低減と駆動電流の分散を両立できるようにした撮像素子、測距モジュールに関する。
光の飛行時間を測定することにより、物体までの距離を測定するToFセンサは、変調させた光を発光源から出力させ、物体で反射されて返ってきた反射光を受光する。距離の計測においては、発光源から出力される変調光をサイン波形として信号処理するが、発光源から実際に出力される光は矩形波形であるため、矩形波をサイン波として処理することにより、測定値に周期的な誤差（以下、サイクリックエラーと称する。）が発生する。
例えば、発光源から出力される変調光の位相をシフトすることで、擬似的なサイン波を生成し、サイクリックエラーを低減する技術が開示されている（例えば、特許文献１参照）。
また近年、ToFセンサの画素数が増大する傾向にある。多数の画素を同時に駆動すると、駆動電流が集中することで、強烈な充放電電流がIRドロップを引き起こし、画素を正確に駆動できない場合も起こり得る。そのため、画素駆動を分散させることでピーク電流を抑制し、IRドロップを防ぐような技術も考えられている（例えば、非特許文献１，２参照）。
国際公開第２００９／０５１４９９号
Cyrus S Bamji,et al., 5.8 1Mpixel 65nm BSI 320MHz Demodulated TOF Image Sensor with 3.5um Global Shutter Pixels and Analog Binning, Microsoft Corp., 2018 IEEE International Solid-State Circuits Conference SESSION 5 / IMAGE SENSORS, February 12th 2018 Min-Sun Keel,et al., A 640×480 Indirect Time-of-Flight CMOS Image Sensor with 4-tap 7-μm Global-Shutter Pixel and Fixed-Pattern Phase Noise Self-Compensation Scheme, Samsung Electronics Co., Ltd.,2019 Symposium on VLSI Circuits Digest of Technical Papers
しかしながら、非特許文献１，２の技術は、サイクリックエラーについては考慮されていない。サイクリックエラーの低減と、駆動電流の分散を両立するような方法は、まだ提案されていない。
本技術は、このような状況に鑑みてなされたものであり、サイクリックエラーの低減と駆動電流の分散を両立できるようにするものである。
本技術の一側面の撮像素子は、発光源の照射タイミングを示す発光制御信号に対応して生成された駆動パルス信号に対して、１フレーム期間内に時分割で複数の位相にシフトさせた位相シフト駆動パルス信号を生成する位相シフト回路と、前記発光源から照射された光が所定の物体で反射された反射光が光電変換された電荷を、前記位相シフト駆動パルス信号に基づいて蓄積し、蓄積電荷に応じた検出信号を出力する画素と、第１の隣接する画素内の所定のトランジスタ同士と、前記第１の隣接する画素の一方の画素に形成され、他の層に形成されている配線と接続されているビアとを接続する第１の配線と、第２の隣接する画素内の所定のトランジスタ同士と、前記第２の隣接する画素の一方の画素に隣接する画素内に形成され、他の層に形成されている配線と接続されているビアとを接続する第２の配線とを備え、前記第１の配線は、寄生容量を合わせるために、所定の配線に付加された冗長配線と接続されている。
本技術の一側面の測距モジュールは、照射光を発光する発光部と、前記発光部の照射タイミングを示す発光制御信号に対応して生成された駆動パルス信号に対して、１フレーム期間内に時分割で複数の位相にシフトさせた位相シフト駆動パルス信号を生成する位相シフト回路と、前記発光部からの光が物体に反射された反射光を受光する受光素子とを備え、前記受光素子は、前記発光部から照射された光が所定の物体で反射された反射光を光電変換する光電変換部と、前記光電変換部により得られた電荷を前記位相シフト駆動パルス信号に基づいて蓄積する複数の電荷蓄積部と、前記光電変換部から前記複数の電荷蓄積部のそれぞれに電荷を転送する複数の転送部と、第１の隣接する画素内の転送部同士と、前記第１の隣接する画素の一方の画素に形成され、他の層に形成されている配線と接続されているビアとを接続する第１の配線と、第２の隣接する画素内の転送部同士と、前記第２の隣接する画素の一方の画素に隣接する画素内に形成され、他の層に形成されている配線と接続されているビアとを接続する第２の配線とを備え、前記第１の配線は、寄生容量を合わせるために、所定の配線に付加された冗長配線と接続されている。
本技術の一側面の撮像素子においては、発光源の照射タイミングを示す発光制御信号に対応して生成された駆動パルス信号に対して、１フレーム期間内に時分割で複数の位相にシフトさせた位相シフト駆動パルス信号が生成され、発光源から照射された光が所定の物体で反射された反射光が光電変換された電荷が、位相シフト駆動パルス信号に基づいて蓄積され、蓄積電荷に応じた検出信号が出力され、第１の隣接する画素内の所定のトランジスタ同士と、第１の隣接する画素の一方の画素に形成され、他の層に形成されている配線と接続されているビアとを接続する第１の配線と、第２の隣接する画素内の所定のトランジスタ同士と、第２の隣接する画素の一方の画素に隣接する画素内に形成され、他の層に形成されている配線と接続されているビアとを接続する第２の配線とが備えられ、第１の配線は、寄生容量を合わせるために、所定の配線に付加された冗長配線と接続されている。
本技術の一側面の測距モジュールにおいては、前記撮像素子が備えられている。
測距モジュールは、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
本技術を適用した測距モジュールの概略構成例を示すブロック図である。 受光部の詳細構成例を示すブロック図である。 画素の動作を説明する図である。 画素の回路構成例を示す図である。 画素の平面構成例を示す図である。 画素の断面構成例を示す図である。 ２Phase方式と４Phase方式を説明する図である。 ２Phase方式と４Phase方式を説明する図である。 ２Phase方式と４Phase方式を説明する図である。 受光部のより詳細な構成例を示すブロック図である。 位相シフト処理を説明する図である。 各位相の電荷蓄積時間を説明する図である。 各ブロックの位相シフト制御を説明する図である。 IQモザイク駆動を説明する図である。 IQモザイク駆動を説明する図である。 位相制御分割数４でIQモザイク駆動の例を示す図である。 各ブロックの位相シフト制御を説明する図である。 位相制御分割数４でIQモザイク駆動の例を示す図である。 擬似sin化によるサイクリックエラーの効果を説明する図である。 配線について説明するための図である。 配線層Ｍ１における配線について説明するための図である。 配線層Ｍ２における配線について説明するための図である。 配線層Ｍ３における配線について説明するための図である。 配線層Ｍ４における配線について説明するための図である。 配線層Ｍ４の配線に接続される配線について説明するための図である。 測距センサのチップ構成例を示す斜視図である。 測距モジュールを搭載した電子機器としてのスマートフォンの構成例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。
＜測距モジュールの概略構成例＞
図１は、本技術を適用した測距モジュールの概略構成例を示すブロック図である。
図１に示される測距モジュール１１は、Indirect ToF方式による測距を行う測距モジュールであり、発光部１２、および、測距センサ１３を有する。測距モジュール１１は、物体に対して光を照射し、その光（照射光）が物体で反射されてきた光（反射光）を受光することにより、物体までの距離情報としてのデプスマップを生成して出力する。測距センサ１３は、発光制御部１４、受光部１５、および、信号処理部１６で構成されている。
発光部１２は、例えば、VCSEL（Vertical Cavity Surface Emitting Laser：垂直共振器面発光レーザ)を平面状に複数配列したVCSELアレイを発光源として含み、発光制御部１４から供給される発光制御信号に応じたタイミングで変調しながら発光し、物体に対して照射光を照射する。
発光制御部１４は、所定の周波数（例えば、200MHzなど）の発光制御信号を発光部１２に供給することにより、発光部１２を制御する。また、発光制御部１４は、発光部１２における発光のタイミングに合わせて受光部１５を駆動させるために、発光制御信号を受光部１５にも供給する。
受光部１５は、詳細は図２を参照して後述するが、複数の画素３１が２次元配置された画素アレイ部３２で、物体からの反射光を受光する。そして、そして、受光部１５は、受光した反射光の受光量に応じた検出信号で構成される画素データを、画素アレイ部３２の画素３１単位で信号処理部１６に供給する。
信号処理部１６は、受光部１５から画素アレイ部３２の画素３１ごとに供給される画素データに基づいて、測距モジュール１１から物体までの距離であるデプス値を算出し、各画素３１の画素値としてデプス値が格納されたデプスマップを生成して、モジュール外へ出力する。
＜Indirect ToF方式の基本的な画素駆動＞
本開示の受光部１５が実行する画素駆動の詳細を説明する前に、Indirect ToF方式の基本的な画素駆動（基本画素駆動）について説明する。
図２は、受光部１５の詳細構成例を示すブロック図である。
受光部１５は、受光した光量に応じた電荷を生成し、その電荷に応じた検出信号を出力する画素３１が行方向および列方向の行列状に２次元配置された画素アレイ部３２と、画素アレイ部３２の周辺領域に配置された駆動制御回路３３とを有する。
駆動制御回路３３は、例えば、発光制御部１４から供給される発光制御信号などに基づいて、画素３１の駆動を制御するための制御信号（例えば、後述する振り分け信号DIMIXや、選択信号ADDRESS DECODE、リセット信号RSTなど）を出力する。
画素３１は、受光した光量に応じた電荷を生成する光電変換部としてのフォトダイオード５１と、フォトダイオード５１で生成された電荷を検出するタップ５２Ａおよびタップ５２Ｂとを有する。画素３１では、１つのフォトダイオード５１で発生した電荷が、タップ５２Ａまたはタップ５２Ｂに振り分けられる。そして、フォトダイオード５１で発生した電荷のうち、タップ５２Ａに振り分けられた電荷が信号線５３Ａから検出信号Aとして出力され、タップ５２Ｂに振り分けられた電荷が信号線５３Ｂから検出信号Bとして出力される。
タップ５２Ａは、転送トランジスタ４１Ａ、FD（Floating Diffusion）部４２Ａ、選択トランジスタ４３Ａ、およびリセットトランジスタ４４Ａにより構成される。同様に、タップ５２Ｂは、転送トランジスタ４１Ｂ、FD部４２Ｂ、選択トランジスタ４３Ｂ、およびリセットトランジスタ４４Ｂにより構成される。
発光部１２から、図３に示されるように、照射時間Ｔで照射のオン／オフを繰り返すように変調（１周期＝２Ｔ）された照射光が出力され、物体までの距離に応じた遅延時間ΔTだけ遅れて、フォトダイオード５１において反射光が受光される。また、振り分け信号DIMIX_Aは、転送トランジスタ４１Ａのオン／オフを制御し、振り分け信号DIMIX_Bは、転送トランジスタ４１Ｂのオン／オフを制御する。振り分け信号DIMIX_Aは、照射光と同一位相の信号であり、振り分け信号DIMIX_Bは、振り分け信号DIMIX_Aを反転した位相となっている。
従って、図２において、フォトダイオード５１が反射光を受光することにより発生する電荷は、振り分け信号DIMIX_Aに従って転送トランジスタ４１Ａがオンとなっている間ではFD部４２Ａに転送され、振り分け信号DIMIX_Bに従って転送トランジスタ４１Ｂがオンとなっている間ではFD部４２Ｂに転送される。これにより、照射時間Ｔの照射光の照射が周期的に行われる所定の期間において、転送トランジスタ４１Ａを介して転送された電荷はFD部４２Ａに順次蓄積され、転送トランジスタ４１Ｂを介して転送された電荷はFD部４２Ｂに順次蓄積される。
そして、電荷を蓄積する期間の終了後、選択信号ADDRESS DECODE_Aに従って選択トランジスタ４３Ａがオンとなると、FD部４２Ａに蓄積されている電荷が信号線５３Ａを介して読み出され、その電荷量に応じた検出信号Aが受光部１５から出力される。同様に、選択信号ADDRESS DECODE_Bに従って選択トランジスタ４３Ｂがオンとなると、FD部４２Ｂに蓄積されている電荷が信号線５３Ｂを介して読み出され、その電荷量に応じた検出信号Bが受光部１５から出力される。また、FD部４２Ａに蓄積されている電荷は、リセット信号RST_Aに従ってリセットトランジスタ４４Ａがオンになると排出され、FD部４２Ｂに蓄積されている電荷は、リセット信号RST_Bに従ってリセットトランジスタ４４Ｂがオンになると排出される。
このように、画素３１は、フォトダイオード５１が受光した反射光により発生する電荷を、遅延時間ΔTに応じてタップ５２Ａまたはタップ５２Ｂに振り分けて、検出信号Aおよび検出信号Bを画素データとして出力する。
信号処理部１６は、各画素３１から画素データとして供給される検出信号Aおよび検出信号Bに基づき、デプス値を算出する。デプス値の算出については、図７を参照して後述する。
＜単位画素の構造＞
次に、画素アレイ部３２に行列状に配置されている画素３１の具体的な構造について説明する。
画素３１は、光電変換素子であるフォトダイオード５１（以下、ＰＤ５１と記述する）を備え、ＰＤ５１で発生した電荷がタップ５２Ａおよびタップ５２Ｂに振り分けられるように構成されている。そして、ＰＤ５１で発生した電荷のうち、タップ５２Ａに振り分けられた電荷が垂直信号線５３Ａから読み出されて検出信号ＳＩＧ１として出力される。また、タップ５２Ｂに振り分けられた電荷が垂直信号線５３Ｂから読み出されて検出信号ＳＩＧ２として出力される。
タップ５２Ａとタップ５２Ｂの構成は、基本的に同様である。タップ５２Ａとタップ５２Ｂは、ともに、ＦＤ型のグローバルシャッタを実現している。図４の例では、画素アレイ部３２における画素３１のタップ５２Ａは、例えば、転送トランジスタ（ＴＧ）４１Ａ、電荷保持部および電荷電圧変換部としてのフローティングディフュージョン（ＦＤ）４２Ａ、選択トランジスタ（ＳＥＬ）４３Ａ、リセットトランジスタ（ＲＳＴ）４４Ａ、増幅トランジスタ（ＡＭＰ）４５Ａ、フィードバックイネーブルトランジスタ（ＦＢＥＮ）４６Ａ、排出トランジスタ（ＯＦＧ）４７、変換効率切替用トランジスタ（ＦＤＧ）４８Ａ、および付加容量部４９Ａを含んでいる。
同様に、タップ５２Ｂは、転送トランジスタ４１Ｂ、ＦＤ４２Ｂ、選択トランジスタ４３Ｂ、リセットトランジスタ４４Ｂ、増幅トランジスタ４５Ｂ、ＦＢＥＮ４６Ｂ、ＦＤＧ４８Ｂ、および付加容量部４９Ｂにより構成される。
なお、図４に示したようにリセットトランジスタ４４を、ＦＤ４２ＡとＦＤ４２Ｂのそれぞれに設けられている構成としても良いし、ＦＤ４２ＡとＦＤ４２Ｂで共用する構成としても良い。
図４に示したようにＦＤ４２ＡとＦＤ４２Ｂのそれぞれにリセットトランジスタ４４Ａ，４４Ｂを設ける構成とした場合、リセットのタイミングを、ＦＤ４２ＡとＦＤ４２Ｂをそれぞれ個別に制御できるため、細かな制御を行うことが可能となる。ＦＤ４２ＡとＦＤ４２Ｂに共通したリセットトランジスタ４４を設ける構成とした場合、リセットのタイミングを、ＦＤ４２ＡとＦＤ４２Ｂで同一にすることができ、制御が簡便になり、回路構成も簡便化することができる。
以下の説明においては、ＦＤ４２ＡとＦＤ４２Ｂのそれぞれにリセットトランジスタ４４を設ける構成を例に挙げて説明する。また、図４を参照した以下の説明では、タップ５２Ａとタップ５２Ｂは、基本的に同様の構成を有するため、タップ５２Ａを例に挙げて説明を行う。
図４に示した例では、ＴＧ４１Ａ、ＦＤ４２Ａ、ＳＥＬ４３Ａ、ＲＳＴ４４Ａ、ＡＭＰ４５Ａ、ＦＢＥＮ４６Ａ、およびＯＦＧ４７は、いずれもＮ型のＭＯＳトランジスタである。これらＴＧ４１Ａ、ＦＤ４２Ａ、ＳＥＬ４３Ａ、ＲＳＴ４４Ａ、ＡＭＰ４５Ａ、ＦＢＥＮ４６Ａ、およびＯＦＧ４７の各ゲート電極には、駆動信号がそれぞれ供給されるようになっている。各駆動信号は、高レベルの状態がアクティブ状態、すなわちオン状態となり、低レベルの状態が非アクティブ状態、すなわちオフ状態となるパルス信号である。なお、以下、駆動信号をアクティブ状態にすることを、駆動信号をオンするとも称し、駆動信号を非アクティブ状態にすることを、駆動信号をオフするとも称する。
ＰＤ５１は、例えばＰＮ接合のフォトダイオードからなる光電変換素子であり、被写体からの光を受光して、その受光量に応じた電荷を光電変換により生成し、蓄積する光電変換部として機能する。
ＴＧ４１Ａは、ＰＤ５１とＦＤ４２Ａとの間に接続されており、ＴＧ４１Ａのゲート電極に印加される駆動信号に応じて、ＰＤ５１に蓄積されている電荷をＦＤ４２Ａに転送する転送部として機能する。
ＦＤ４２Ａは、グローバルシャッタ機能を実現するために、ＰＤ５１に蓄積された電荷を一時的に保持する電荷保持部として機能する。また、ＦＤ４２Ａは、ＴＧ４１Ａを介してＰＤ５１から転送されてきた電荷を電気信号（例えば、電圧信号）に変換して出力する浮遊拡散領域でもある。ＦＤ４２Ａには、ＲＳＴ４４Ａが接続されるとともに、ＡＭＰ４５ＡおよびＳＥＬ４３Ａを介してＶＳＬ５３Ａが接続されている。
さらに、ＦＤ４２Ａには、ＦＤＧ４８Ａを介して、電荷を電気信号、例えば、電圧信号に変換する浮遊拡散領域（ＦＤ）である付加容量部４９Ａも接続されている。なお、付加容量部４９Ａは、浮遊拡散領域（ＦＤ）ではあるが、FD４２と同じく容量での動作となるため、キャパシタの回路記号を用いて表現するものとする。
ＦＤＧ４８Ａは、駆動信号ＦＤＧに応じてオン，オフされることで、ＦＤ４２Ａと付加容量部４９Ａとが、電気的に接続された状態または電気的に切り離された状態のいずれかの状態に接続状態を切り替える。ＦＤＧ４８Ａは、付加容量部４９Ａの付加を制御する付加制御部として機能する。
ＦＤＧ４８Ａを構成するゲート電極には、駆動信号ＦＤＧが供給され、この駆動信号ＦＤＧがオンされると、ＦＤＧ４８Ａの直下のポテンシャルが深くなり、ＦＤ４２Ａと付加容量部４９Ａとが電気的に接続される。
これに対して、駆動信号ＦＤＧがオフされると、ＦＤＧ４８Ａの直下のポテンシャルが浅くなり、ＦＤ４２Ａと付加容量部４９Ａとが電気的に切り離される。したがって、駆動信号ＦＤＧをオン，オフすることで、ＦＤ４２Ａに容量を付加し、画素の感度を変化させることができる。具体的には、蓄積される電荷の変化量をΔＱとし、そのときの電圧の変化をΔＶとし、容量値をＣとすると、ΔＶ＝ΔＱ／Ｃの関係が成立する。
いま、ＦＤ４２Ａの容量値をＣＦＤとし、付加容量部４９Ａの容量値をＣＦＤ２とすると、駆動信号ＦＤＧがオンされている状態では、信号レベルの読み出しが行なわれる画素の領域における容量値Ｃは、ＣＦＤ＋ＣＦＤ２である。これに対して、駆動信号ＦＤＧがオフされると、容量値ＣはＣＦＤに変化するため、電荷の変化量に対する電圧の感度（電圧の変化量：ＦＤ変換効率）が上がることになる。
このように、画素３１では、駆動信号ＦＤＧをオン，オフさせることで、画素の感度が適宜変更される。例えば、駆動信号ＦＤＧがオンされると、付加容量部４９Ａは電気的にＦＤ４２Ａに接続されるので、ＦＤ４２Ａだけでなく付加容量部４９Ａにも、PD５１からＦＤ４２Ａに転送されてきた電荷の一部が蓄積される。
ＲＳＴ４４Ａは、ＦＢＥＮ４６Ａに接続されたドレインと、ＦＤ４２Ａに接続されたソースとを有している。ＲＳＴ４４Ａは、そのゲート電極に印加される駆動信号に応じて、ＦＤ４２Ａを初期化、すなわちリセットするリセット部として機能する。なお、図４に示したように、ＲＳＴ４４Ａのドレインは、接地との間に寄生容量Ｃ_STを形成し、ＡＭＰ４５Ａのゲート電極との間に寄生容量Ｃ_FBを形成している。
ＦＢＥＮ４６Ａは、ＲＳＴ４４Ａに印加されるリセット電圧の制御を行うリセット電圧制御部として機能する。
ＯＦＧ４７は、電源ＶＤＤに接続されたドレインと、ＰＤ５１に接続されたソースとを有している。ＰＤ５１のカソードは、ＯＦＧ４７のソースおよびＴＧ４１Ａのソースに対し共通に接続されている。ＯＦＧ４７は、そのゲート電極に印加される駆動信号に応じて、ＰＤ５１を初期化、すなわちリセットする。ＰＤ５１をリセットする、とは、ＰＤ５１を空乏化するという意味である。
ＡＭＰ４５Ａは、ＦＤ４２Ａに接続されたゲート電極と、電源ＶＤＤに接続されたドレインとを有しており、ＰＤ５１での光電変換によって得られる電荷を読み出すソースフォロワ回路の入力部となる。すなわち、ＡＭＰ４５Ａは、そのソースがＳＥＬ４３Ａを介してＶＳＬ５３Ａに接続されることにより、ＶＳＬ５３Ａの一端に接続される定電流源と共にソースフォロワ回路を構成する。
ＳＥＬ４３Ａは、ＡＭＰ４５ＡのソースとＶＳＬ５３Ａとの間に接続されており、ＳＥＬ４３Ａのゲート電極には、選択信号が供給される。ＳＥＬ４３Ａは、その選択信号がオンすると導通状態となり、ＳＥＬ４３Ａが設けられている画素３１のタップ５２Ａが選択状態となる。画素３１のタップ５２Ａが選択状態になると、ＡＭＰ４５Ａから出力される画素信号がＶＳＬ５３Ａを介してカラム信号処理部２３によって読み出されるようになっている。
また、画素アレイ部３２では、複数の画素駆動線（不図示）が、例えば画素行毎に配線される。そして、垂直駆動部２から複数の画素駆動線を通して、選択された画素３１に対し各駆動信号が供給されるようになっている。
タップ５２Ｂを構成する各部も、上記したタップ５２Ａを構成する各部と同じように構成され、動作する。
なお、図４に示した画素回路は、画素アレイ部３２に用いることが可能な画素回路の一例であり、他の構成の画素回路を用いることも可能である。
＜画素の平面構成例＞
図４に示した回路構成例に対応する画素３１の平面構成例を図５に示す。
図５に示されるように、矩形の画素３１の中央付近の領域に、ＰＤ５１が設けられている。ＰＤ５１の図中上側（上辺）に、ＴＧ４１ＡとＴＧ４１Ｂが設けられている。ＴＧ４１Ａは、転送トランジスタ４１Ａのゲート部分であり、ＴＧ４１Ｂは、転送トランジスタ４１Ｂのゲート部分である。
ＴＧ４１ＡとＴＧ４１Ｂのぞれぞれは、ＰＤ５１の４辺の内の１辺に隣接するように設けられている。図５に示した例では、ＴＧ４１ＡとＴＧ４１Ｂは、ＰＤ５１の上辺のＸ軸方向に、横並びで配置されている。
ＴＧ４１Ａの上側には、ＦＤ４２Ａ－１が設けられている。このＦＤ４２Ａ－１は、タップ５２Ａに含まれるＦＤ４２Ａの一部を構成している。
タップ５２Ａに含まれるＦＤ４２Ａは、ＦＤ４２Ａ－１とＦＤ４２Ａ－２から構成されている。このＦＤ４２Ａ－１とＦＤ４２Ａ－２は、異なる領域に形成されている。ＦＤ４２Ａ－１は、ＴＧ４１Ａの図中上側に形成され、ＦＤ４２Ａ－２は、ＦＤ４２Ａ－１とは離れた位置であり、ＦＤ４２Ａ－１の右斜め上側の位置に形成されている。後述するように、ＦＤ４２Ａ－１とＦＤ４２Ａ－２は、配線層における配線で接続され、１領域として扱えるように構成されている。
ＦＤ４２Ａ－２の図中上側には、ＦＤＧ４８Ａが形成されている。また、ＦＤＧ４８Ａの図中上側には、付加容量部４９Ａが形成されている。ＦＤＧ４８Ａがオンにされると、ＦＤ４２Ａ－１、ＦＤ４２Ａ－２、および付加容量部４９Ａの３領域が接続された状態となる。
タップ５２Ａに含まれる増幅トランジスタ４５Ａ（のゲート部分）は、図中、ＴＧ４１Ａの左側に形成されている。また、ＴＧ４１Ａの図中上側には、選択トランジスタ４３Ａ（のゲート部分）が形成されている。さらに、タップ５２Ａには、ＦＢＥＮ４６Ａも設けられており、このＦＢＥＮ４６Ａは、リセットトランジスタ４４Ａの図中上側に形成されている。
このように、ＦＤ４２Ａは、ＦＤ４２Ａ－１とＦＤ４２Ａ－２の２つの領域に分散されて形成されている。ＦＤ４２Ａ－１には、ＲＳＴ４４Ａが接続され、このＲＳＴ４４Ａには、ＦＢＥＮ４６Ａが接続されている。またＦＤ４２Ａ－２には、ＦＤＧ４８Ａが接続されている。このように、ＦＤ４２Ａを、ＦＤ４２Ａ－１とＦＤ４２Ａ－２の２領域に分けて配置することで、一方に、ＲＳＴ４４Ａを介してＦＢＥＮ４６Ａを接続し、他方に、ＦＤＧ４８Ａを接続することができる。
タップ５２Ａの図中右側には、タップ５２Ｂを形成する各部が配置されている。タップ５２Ｂも、タップ５２Ａと同様の構成を有している。
タップ５２Ｂに含まれるＴＧ４１Ｂは、ＰＤ５１の図中右上側に形成されている。ＴＧ４１Ｂの図中上側には、ＦＤ４２Ｂ－１が設けられている。タップ５２Ｂに含まれるＦＤ４２Ｂは、ＦＤ４２Ｂ－１とＦＤ４２Ｂ－２から構成されている。ＦＤ４２Ｂ－１は、ＴＧ４１Ｂの図中上側に形成され、ＦＤ４２Ｂ－２は、ＦＤ４２Ｂ－１とは離れた位置であり、ＦＤ４２Ｂ－１の左斜め上側の位置に形成されている。後述するように、ＦＤ４２Ｂ－１とＦＤ４２Ｂ－２は、配線層における配線で接続され１領域として扱えるように構成されている。
ＦＤ４２Ｂ－２の図中上側には、ＦＤＧ４８Ｂが形成されている。また、ＦＤＧ４８Ｂの図中上側には、付加容量部４９Ｂが形成されている。ＦＤＧ４８Ｂがオンにされると、ＦＤ４２Ｂ－１、ＦＤ４２Ｂ－２、および付加容量部４９Ｂの３領域が接続された状態となる。
タップ５２Ｂに含まれる増幅トランジスタ４５Ｂ（のゲート部分）は、図中、ＴＧ４１Ｂの右側に形成されている。また、ＴＧ４１Ｂの図中上側には、選択トランジスタ４３Ｂ（のゲート部分）が形成されている。さらに、タップ５２Ｂには、ＦＢＥＮ４６Ｂも設けられており、このＦＢＥＮ４６Ｂは、リセットトランジスタ４４Ｂの図中上側に形成されている。
ＰＤ５１の上側には、ウェルコンタクト５４が設けられている。ＰＤ５１の下側には、排出トランジスタ（ＯＦＧ）４７（のゲート部分）が設けられている。排出トランジスタ４７は、ブルーミング防止用のオーバーフローゲートであり、タップ５２Ａとタップ５２Ｂで共有された構成のため、図５に示したように画素３１内に、１つのＯＦＤ４７が形成されている。
図５および以下に示す配置は、一例であり、限定を示す記載ではない。また、図５および以下に示す例では、排出トランジスタ４７を設けた構成を示すが、排出トランジスタ４７がない構成とすることもできる。
図５に示した例では、画素３１の中央線Ｌ１（図中点線で示した線Ｌ１）を基準として、タップ５２Ａを構成する各部と、タップ５２Ｂを構成する各部は、線対称に配置されている。
すなわち、タップ５２Ａを構成するＴＧ４１Ａ、ＦＤ４２Ａ－１、ＦＤ４２Ａ－２、リセットトランジスタ４４Ａ、ＦＢＥＮ４６Ａ、増幅トランジスタ４５Ａ、選択トランジスタ４３Ａ、ＦＤＧ４８Ａ、および付加容量部４９Ａと、タップ５２Ｂを構成するＴＧ４１Ｂ、ＦＤ４２Ｂ－１、ＦＤ４２Ｂ－２、リセットトランジスタ４４Ｂ、ＦＢＥＮ４６Ｂ、増幅トランジスタ４５Ｂ、選択トランジスタ４３Ｂ、ＦＤＧ４８Ｂ、および付加容量部４９Ｂは、それぞれ線対称に配置されている。
図５では、配線は図示していないが、ＦＤ４２Ａ－１と増幅トランジスタ４５Ａは接続されており、ＦＤ４２Ａ－１からの信号量が、増幅トランジスタ４５Ａに供給されるように構成されている。また、ＦＤ４２Ｂ－１と増幅トランジスタ４５Ｂも接続されており、ＦＤ４２Ｂ－１からの信号量が、増幅トランジスタ４５Ｂに供給されるように構成されている。
上記したように、線対称に構成することで、ＦＤ４２Ａ－１と増幅トランジスタ４５Ａ間の配線の長さと、ＦＤ４２Ｂ－１と増幅トランジスタ４５Ｂ間の配線の長さを、略同一にすることができる。また、他の配線も、左右対象の配線とすることで、同一の長さとすることができる。
＜画素の断面構成例＞
図６は、図４，図５に示した２つのタップ５２を有する画素３１の断面構成例を示す図である。
画素３１は、半導体基板１４１と、その表面側（図中下側）に形成された多層配線層１４２とを備える。
半導体基板１４１は、例えばシリコン（Si）で構成され、例えば数μｍ程度の厚みを有して形成されている。半導体基板１４１では、例えば、P型（第１導電型）の半導体領域１５１に、N型（第２導電型）の半導体領域１５２が画素単位に形成されることにより、フォトダイオード５１が画素単位に形成されている。半導体基板１４１の表裏両面に設けられているP型の半導体領域１５１は、暗電流抑制のための正孔電荷蓄積領域を兼ねている。
図６において上側となる半導体基板１４１の上面が、半導体基板１４１の裏面であり、光が入射される光入射面となる。半導体基板１４１の裏面側上面には、反射防止膜１４３が形成されている。
反射防止膜１４３は、固定電荷膜および酸化膜が積層された積層構造とされ、例えば、ALD（Atomic Layer Deposition）法による高誘電率（High-k）の絶縁薄膜を用いることができる。具体的には、酸化ハフニウム（ＨｆＯ2）や、酸化アルミニウム（Ａｌ2Ｏ3）、酸化チタン（ＴｉＯ2）、ＳＴＯ（Strontium Titan Oxide）などを用いることができる。図６の例では、反射防止膜１４３は、酸化ハフニウム膜１５３、酸化アルミニウム膜１５４、および酸化シリコン膜１５５が積層されて構成されている。
反射防止膜１４３の上面であって、半導体基板１４１の隣接する画素３１の境界部１４４（以下、画素境界部１４４とも称する。）には、入射光の隣接画素への入射を防止する画素間遮光膜１４５が形成されている。画素間遮光膜１４５の材料は、光を遮光する材料であればよく、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）又は銅（Ｃｕ）などの金属材料を用いることができる。
反射防止膜１４３の上面と、画素間遮光膜１４５の上面には、平坦化膜１４６が、例えば、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）等の絶縁膜、または、樹脂などの有機材料により形成されている。
そして、平坦化膜１４６の上面には、オンチップレンズ１４７が画素単位に形成されている。オンチップレンズ１４７は、例えば、スチレン系樹脂、アクリル系樹脂、スチレン－アクリル共重合系樹脂、またはシロキサン系樹脂等の樹脂系材料で形成される。オンチップレンズ１４７によって集光された光は、ＰＤ５１に効率良く入射される。
また、半導体基板１４１の裏面側の画素境界部１４４には、半導体基板１４１の裏面側（オンチップレンズ１４７側）から基板深さ方向に所定の深さまで、隣接画素どうしを分離する画素間分離部１６１が形成されている。画素間分離部１６１の底面および側壁を含む外周部は、反射防止膜１４３の一部である酸化ハフニウム膜１５３で覆われている。画素間分離部１６１は、入射光が隣の画素３１へ突き抜けることを防止し、自画素内に閉じ込めるとともに、隣接する画素３１からの入射光の漏れ込みを防止する。
図６の例では、反射防止膜１４３の最上層の材料である酸化シリコン膜１５５を、裏面側から掘り込んだトレンチ（溝）に埋め込むことにより酸化シリコン膜１５５と画素間分離部１６１を同時形成するため、反射防止膜１４３としての積層膜の一部である酸化シリコン膜１５５と、画素間分離部１６１とが同一の材料で構成されているが、必ずしも同一である必要はない。画素間分離部１６１として裏面側から掘り込んだトレンチ（溝）に埋め込む材料は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等の金属材料でもよい。
一方、多層配線層１４２が形成された半導体基板１４１の表面側には、各画素３１に形成された１つのＰＤ５１に対して、２つの転送トランジスタTRG１およびTRG２が形成されている。例えば、転送トランジスタTRG１は、ＴＧ４１Ａ（図５）に該当し、転送トランジスタTRG２は、ＴＧ４１Ｂ（図５）に該当する。
また、半導体基板１４１の表面側には、ＰＤ５１から転送された電荷を一時保持する電荷蓄積部としての浮遊拡散領域FD１およびFD２が、高濃度のN型半導体領域（N型拡散領域）により形成されている。例えば、浮遊拡散領域FD１は、ＦＤ４２Ａ（を構成するＦＤ４２Ａ－１またはＦＤ４２Ａ－２（図５））に該当し、浮遊拡散領域FD２は、ＦＤ４２Ｂ（を構成するＦＤ４２Ｂ－１またはＦＤ４２Ｂ－２（図５））に該当する。
多層配線層１４２は、複数の配線層Ｍと、その間の層間絶縁膜１６２とで構成される。図６では、配線層Ｍ１乃至Ｍ４の４層で構成される例が示されている。
多層配線層１４２の複数の配線層Ｍのそれぞれには、配線１７１乃至１７４が形成されている。配線１７１乃至１７４は、例えば、銅（Ｃｕ）やアルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等などの金属膜で形成されている。ここでは、配線層Ｍ１に配置されている配線を配線１７１とし、配線層Ｍ２に配置されている配線を配線１７２とし、配線層Ｍ３に配置されている配線を配線１７３とし、配線層Ｍ４に配置されている配線を配線１７４とする。
配線層Ｍ１乃至Ｍ４に配置されている配線１７１乃至１７４は、縦方向に設けられているビア１６６により、必要な箇所において接続されている。
以上のように、画素３１は、オンチップレンズ１４７と多層配線層１４２との間に半導体層である半導体基板１４１を配置し、オンチップレンズ１４７が形成された裏面側から入射光をＰＤ５１に入射させる裏面照射型の構造を有する。
また、画素３１は、各画素に設けられたＰＤ５１に対して、２つの転送トランジスタTRG１およびTRG２を備え、ＰＤ５１で光電変換されて生成された電荷（電子）を、浮遊拡散領域FD１またはFD２に振り分け可能に構成されている。
＜デプス値を算出する方法について＞
上述した２つのタップを有する画素により得られた信号からデプス値を算出する方法について説明する。デプス値を算出する方式としては、２種類の位相の検出信号を用いる２Phase方式と、４種類の位相の検出信号を用いる４Phase方式とがある。
２Phase方式と、４Phase方式とについて説明する。
４Phase方式では、受光部１５は、図７に示されるように、照射光の照射タイミングを基準に、位相を０°、９０°、１８０°、および、２７０°だけずらした受光タイミングで反射光を受光する。より具体的には、受光部１５は、あるフレーム期間では、照射光の照射タイミングに対して位相を０°にして受光し、次のフレーム期間では、位相を９０°にして受光し、次のフレーム期間では、位相を１８０°にして受光し、次のフレーム期間では、位相を２７０°にして受光する、というように、時分割で位相を変えて反射光を受光する。
なお、０°、９０°、１８０°、または、２７０°の位相とは、特に言及しない限り、画素３１のタップ５２Ａにおける位相を表す。タップ５２Ｂは、タップ５２Ａとは反転した位相となるので、タップ５２Ａが０°、９０°、１８０°、または、２７０°の位相のとき、タップ５２Ｂは、それぞれ、１８０°、２７０°、０°、または、９０°の位相となっている。
図８は、０°、９０°、１８０°、および、２７０°の各位相における画素３１のタップ５２Ａの露光期間を、位相差が分かり易いように並べて示した図である。
図８に示されるように、タップ５２Ａにおいて、照射光と同一の位相（位相０°）で受光して得られる検出信号Aを検出信号A0、照射光と９０度ずらした位相（位相９０°）で受光して得られる検出信号Aを検出信号A90、照射光と１８０度ずらした位相（位相１８０°）で受光して得られる検出信号Aを検出信号A180、照射光と２７０度ずらした位相（位相２７０°）で受光して得られる検出信号Aを検出信号A270、と呼ぶことにする。
また、図示は省略するが、タップ５２Ｂにおいて、照射光と同一の位相（位相０°）で受光して得られる検出信号Bを検出信号B0、照射光と９０度ずらした位相（位相９０°）で受光して得られる検出信号Bを検出信号B90、照射光と１８０度ずらした位相（位相１８０°）で受光して得られる検出信号Bを検出信号B180、照射光と２７０度ずらした位相（位相２７０°）で受光して得られる検出信号Bを検出信号B270、と呼ぶことにする。
図９は、２Phase方式と４Phase方式によるデプス値と信頼度の算出方法を説明する図である。
Indirect ToF方式において、デプス値dは、次式（１）で求めることができる。
式（１）のｃは光速であり、ΔTは遅延時間であり、fは光の変調周波数を表す。また、式（１）のφは、反射光の位相ずれ量[rad]を表し、次式（２）で表される。
４Phase方式では、式（２）のI,Qが、位相を０°、９０°、１８０°、２７０°に設定して得られた検出信号A0乃至A270および検出信号B0乃至B270を用いて、次式（３）で計算される。I,Qは、照射光の輝度変化をsin波と仮定し、sin波の位相を極座標から直交座標系（IQ平面）に変換した信号である。
I＝ｃ0－ｃ180＝（A0－B0）－（A180－B180）
Q＝ｃ90－ｃ270＝（A90－B90）－（A270－B270） ・・・・・（３）
４Phase方式では、例えば、式（３）の“A0－A180”や“A90－A270”のように、同じ画素での逆位相の検出信号の差分を取ることで、各画素に存在するタップ間の特性ばらつき、すなわち、タップ間の感度差を除去することができる。
一方、２Phase方式では、位相０°と位相９０°の２つの位相の検出信号を用いて、式（２）のI,Qが計算できる。すなわち、２Phase方式における式（２）のI,Qは、次式（４）となる。
I＝ｃ0－ｃ180＝（A0－B0）
Q＝ｃ90－ｃ270＝（A90－B90） ・・・・・・・（４）
２Phase方式では、各画素に存在するタップ間の特性ばらつきは除去することができないが、２つの位相の検出信号のみで物体までのデプス値dを求めることができるので、４Phase方式の２倍のフレームレートで測距を行うことができる。タップ間の特性ばらつきは、例えば、ゲインやオフセット等の補正パラメータで調整することができる。
信頼度cnfは、２Phase方式および４Phase方式のいずれにおいても、次式（５）で求めることができる。
式（５）から分かるように、信頼度cnfは、画素３１で受光した反射光の大きさ、即ち輝度情報（輝度値）に相当する。
なお、以下では、画素アレイ部３２の各画素３１が、０°、９０°、１８０°、または、２７０°等の１位相の画素データ（検出信号）を出力する単位を１フレーム（期間）と称する。４Phase方式では、４位相からなる４フレームで１枚のデプスマップが生成され、２Phase方式の場合には、２位相からなる２フレームで１枚のデプスマップが生成される。
＜全画素同時駆動による問題＞
上述した基本画素駆動を、画素アレイ部３２の全ての画素３１に対して同じタイミングで駆動すると、以下のような問題が発生する。
（１）IRドロップの発生
駆動制御回路３３は、フォトダイオード５１で生成された電荷を、振り分け信号DIMIX_AおよびDIMIX_Bにより、タップ５２Ａまたはタップ５２Ｂに振り分ける制御を行う。画素アレイ部３２の画素数が多い場合、画素アレイ部３２の全ての画素３１に対して同じタイミングで駆動すると、駆動電流が集中することで、強烈な充放電電流がIRドロップを引き起こし、振り分け信号DIMIX_AおよびDIMIX_Bがなまった信号となり、電荷の振り分けを正確に制御できない事態が起こり得る。画素アレイ部３２の画素数（解像度）が、例えば、640ｘ480のVGAより大きい場合には、画素アレイ部３２の全画素を同時に駆動すると、IRドロップの影響が大きい。
（２）EMC/EMIの悪化
また、画素アレイ部３２の全ての画素３１に対して同じタイミングで駆動すると、ピーク電流が増大するため、測距センサ１３から発生する電磁波も大きくなり、EMC（Electromagnetic Compatibility）およびEMI（Electromagnetic Interference）が悪化する。
したがって、画素アレイ部３２の全画素の駆動を分散させ、ピーク電流を分散させるような駆動が望ましい。
（３）サイクリックエラーの発生
上述したように、デプス値dは、照射光の輝度変化をsin波と仮定して計算されるが、実際に、発光部１２から出射される光は、図３で示したように矩形波であるため、矩形波をサイン波として処理することにより、デプス値dに周期的な誤差（以下、サイクリックエラーと称する。）が発生する。
本開示の受光部１５は、画素アレイ部３２の全画素の駆動を分散させ、ピーク電流を分散させるとともに、サイクリックエラーを低減させる駆動を実現している。以下、受光部１５の駆動について、詳細に説明する。
＜受光部の詳細構成例＞
＜位相制御分割数２の例＞
図１０は、受光部１５のより詳細な構成例を示すブロック図である。
受光部１５は、図２で説明したように、画素３１が２次元配置された画素アレイ部３２と、駆動制御回路３３とを備える。なお、図１０では、図２に示した画素３１のタップ５２Ａおよびタップ５２Ｂが、“A”および“B”に簡略化されて図示されている。
画素アレイ部３２では、N個（N＞１）の画素列を１つのブロックBLとして、２次元配置された全ての画素３１が複数のブロックBLに分割されている。図１０の例は、N=３とし、３画素列を１つのブロックBLとした例を示している。
画素アレイ部３２の各ブロックBLは、さらに、２種類の位相を制御する単位（位相制御単位ブロック）のいずれかに区分される。２種類の位相制御単位ブロックそれぞれを、ブロックBL_XとブロックBL_Yとすると、ブロックBL_XとブロックBL_Yは、図１０に示されるように、水平方向（行方向）に交互に配置される。
受光部１５は、画素アレイ部３２と、駆動制御回路３３とに加えて、パルス生成回路７１と、コントローラ（制御回路）７２とを、さらに備える。
駆動制御回路３３は、２つの位相シフト回路８１と、２つ以上のブロック駆動部８２とを備える。なお、パルス生成回路７１とコントローラ７２の両方または一方は、駆動制御回路３３の一部として構成されてもよい。
図１０においては、２つの位相シフト回路８１のうち、ブロックBL_Xに対応する位相シフト回路８１を、位相シフト回路８１Xと表し、ブロックBL_Yに対応する位相シフト回路８１を位相シフト回路８１Yと表している。同様に、２つ以上のブロック駆動部８２のうち、ブロックBL_Xに対応するブロック駆動部８２を、ブロック駆動部８２Xと表し、ブロックBL_Yに対応するブロック駆動部８２をブロック駆動部８２Yと表している。
パルス生成回路７１は、発光制御部１４から供給される、所定の周波数（例えば、200MHzなど）の発光制御信号に基づいて、駆動パルス信号を生成し、位相シフト回路８１Xおよび８１Yに供給する。
より具体的には、パルス生成回路７１は、発光制御部１４からの発光制御信号に周波数同期した駆動パルス信号を生成する。また、パルス生成回路７１は、周波数同期した駆動パルス信号を、図１０で説明した、照射光の照射タイミングを基準とした位相のシフトを行い、位相シフト回路８１Xおよび８１Yに供給する。パルス生成回路７１から出力される駆動パルス信号は、図７等で説明した振り分け信号DIMIX_AおよびDIMIX_Bに相当する。
コントローラ７２は、位相シフト回路８１Xおよび８１Yの位相変更のタイミングを制御する。すなわち、コントローラ７２は、位相を変更するタイミングを位相シフト回路８１Xおよび８１Yに指示する。
位相シフト回路８１Xおよび８１Yは、パルス生成回路７１から供給される駆動パルス信号に対して、必要に応じて位相をシフトさせる処理を行い、位相シフト後の駆動パルス信号（位相シフト駆動パルス信号）を、ブロック駆動部８２へ供給する。位相シフト回路８１Xおよび８１Yは、１フレーム期間内に時分割で複数の位相にシフトさせた駆動パルス信号を生成することにより、矩形波で照射された照射光を、sin波に近似させる（擬似sin化する）。
具体的には、位相シフト回路８１Xおよび８１Yは、パルス生成回路７１から供給される駆動パルス信号に対して、１フレーム期間内に、位相を、０°、４５°、または、９０°だけシフトさせる処理を所定の順番で行い、シフト後の駆動パルス信号を、ブロック駆動部８２へ供給する。なお、０°のシフトの場合は、パルス生成回路７１から供給される駆動パルス信号をそのままブロック駆動部８２へ供給してもよい。
シフトさせる位相を変更するタイミングは、コントローラ７２から、位相シフト回路８１Xおよび８１Yへ、個別に指示される。位相シフト回路８１Xおよび８１Yは、コントローラ７２から指示されたタイミングで、シフトさせる位相を変更する。
ブロック駆動部８２Xは、位相シフト回路８１Xから供給される駆動パルス信号、即ち、位相シフト後の振り分け信号DIMIX_AおよびDIMIX_Bを、対応するブロックBL_Xの各画素３１へ供給し、フォトダイオード５１で生成された電荷を、タップ５２Ａまたはタップ５２Ｂに振り分ける制御を行う。
ブロック駆動部８２Yは、位相シフト回路８１Yから供給される駆動パルス信号、即ち、位相シフト後の振り分け信号DIMIX_AおよびDIMIX_Bを、対応するブロックBL_Yの各画素３１へ供給し、フォトダイオード５１で生成された電荷を、タップ５２Ａまたはタップ５２Ｂに振り分ける制御を行う。
図１１は、位相シフト回路８１Xおよび８１Yそれぞれによる位相シフト処理を説明する図である。
図１１のブロックBL_XおよびBL_Y内の縦方向は、１フレーム期間内の時間軸を表している。
位相シフト回路８１Xは、位相０°からスタートして、コントローラ７２から指示されたタイミングに従い、所定時間経過ごとに、４５°、９０°の順番で、位相をシフトして出力する。９０°の位相の次は、０°の位相に戻り、露光終了まで、０°、４５°、９０°の順番で位相シフト処理が繰り返される。
一方、位相シフト回路８１Yは、位相９０°からスタートして、コントローラ７２から指示されたタイミングに従い、所定時間経過ごとに、０°、４５°の順番で、位相をシフトして出力する。４５°の位相の次は、９０°の位相に戻り、露光終了まで、９０°、０°、４５°の順番で位相シフト処理が繰り返される。
図１２は、０°、４５°、９０°それぞれの位相の電荷蓄積時間（積分時間）を示している。
コントローラ７２は、図１２のＡに示されるように、位相シフト回路８１が、０°の位相シフトを行った駆動パルス信号を生成する期間と、４５°の位相シフトを行った駆動パルス信号を生成する期間と、９０°の位相シフトを行った駆動パルス信号を生成する期間との比が、１：√2：１となるようなタイミングで、位相変更を位相シフト回路８１に指示する。これにより、０°、４５°、９０°それぞれの位相の電荷蓄積時間の比が、１：√2：１となる。
０°、４５°、９０°それぞれの位相の電荷蓄積時間の比を、１：√2：１とすることで、図１２のＢに示されるように、変調波の波形を、sin波に近似させることができる。電荷蓄積時間の比を調整することで、sin波の振幅を調整することができる。
発光部１２から出力される矩形波形の光をサイン波に近似させるためには、特許文献１に開示されているように、光源の発光タイミングを位相シフトさせて擬似sin化してもよいが、受光側の受光タイミングを、図１２のように位相シフトさせることでも擬似sin化が可能である。
図１３は、ブロックBL_XとブロックBL_Yそれぞれの位相シフト制御を示している。
駆動制御回路３３は、画素アレイ部３２の全画素を、ブロックBL_XとブロックBL_Yの２つの位相制御単位ブロックに区分し、図１３に示されるように、ブロックBL_XとブロックBL_Yとを異なる位相で電荷を蓄積させる。これにより、画素３１を駆動する電流が画素アレイ部３２全体で分散されるので、IRドロップの低下を抑制し、EMCおよびEMIの悪化も抑制することができる。
また、位相シフト回路８１は、コントローラ７２のタイミング制御に基づいて、０°、４５°、９０°それぞれの位相の電荷蓄積時間の比を、１：√2：１となるように制御することで、受光する光の変調波を、sin波に近似させることができ、サイクリックエラーを低減することができる。
ブロックBL_XとブロックBL_Yのそれぞれに配置された各画素の積分結果は同一となるので、各画素から出力される画素データ（検出信号AおよびB）は、画素アレイ部３２の面内（エリア内）のオフセット等をキャンセルする補正処理等、特段の補正処理を必要としない。
したがって、測距センサ１３によれば、サイクリックエラーの低減と駆動電流の分散を両立した駆動を実現できる。また、位相シフトをしない場合と同様の画素データ（検出信号AおよびB）が取得できる。
＜IQモザイクによる検出＞
上述した複数の位相シフト回路８１と複数のブロック駆動部８２とによる擬似sin化するための位相シフトと、ブロック単位の駆動タイミング分散により、駆動電流の分散や、サイクリックエラー低減の効果が発生する。
しかしながら、測距センサ１３が１枚のデプスマップを出力するためには、上述したように、４Phase方式では４フレームが必要であり、２Phase方式でも２フレームが必要である。測距センサ１３の画素数が多くなると、フレームレートの低下も懸念される。
図１４を参照して、２Phase方式を変形して、１フレームで１枚のデプスマップを出力する駆動について説明する。
２Phase方式では、図１４の左側に示されるように、第１フレームで、各画素３１のタップ５２Ａで位相０°の検出信号が取得され、タップ５２Ｂで位相１８０°の検出信号が取得される。次に、第２フレームで、各画素３１のタップ５２Ａで位相９０°の検出信号が取得され、タップ５２Ｂで位相２７０°の検出信号が取得される。そして、第１フレームと第２フレームの４つの検出信号を用いて、式（４）のI,Qと、式（１）のデプス値dが算出される。
第１フレームで得られる各画素３１の画素データを、光の変調波に対して同相成分のI画素データと称し、第２フレームで得られる各画素３１の画素データを、光の変調波に対して直交位相成分のQ画素データと称することにすると、２Phase方式は、第１フレームでは、全画素でI画素データを取得し、第２フレームでは、全画素でQ画素データを取得する方式である。
これに対して、図１４の右側に示されるように、I画素データを取得する画素３１（以下、I画素と称する。）と、Q画素データを取得する画素３１（以下、Q画素と称する。）とを混在させることで、光の変調波に対して、位相０°、９０°、１８０°、および、２７０°の全ての検出信号を１フレームで取得することができるので、式（４）のI,Qを計算することができ、デプス値ｄを求めることができる。このように、１フレームに、I画素と、Q画素とを混在させる駆動をIQモザイク駆動と称する。
図１４に示したIQモザイク駆動では、図中横方向（行方向）において、Ｉ画素、Ｉ画素、Ｑ画素、Ｑ画素の順で配列されるように駆動が行われる。以下の説明でも、Ｉ画素、Ｉ画素、Ｑ画素、Ｑ画素の順で配列されるように駆動が行われる場合を例に挙げて説明を続けるが、他の配列、例えば、Ｉ画素、Ｑ画素、Ｉ画素、Ｑ画素の順で配列されるように駆動が行われるような場合でも本技術を適用できる。
なお、図１４のIQモザイク駆動では、上述した２Phase方式と同様に、各画素に存在するタップ間の特性ばらつきは除去することができない。
各画素に存在するタップ間の特性ばらつきは除去することを優先する場合には、図１５に示されるように、駆動制御回路３３は、第１フレームにおいて、図１４の１フレームのIQモザイク駆動と同様の駆動を行い、第２フレームにおいて、第１フレームに対して各画素３１のタップ５２Ａとタップ５２Ｂの位相を反転したIQモザイク駆動を行う。この場合、第１フレームと第２フレームの画素データを用いて、同じ画素で逆位相の検出信号の差分を取ることで、上述した４Phase方式と同様に、各画素に存在するタップ間の特性ばらつきを除去することができ、４Phase方式よりも少ないフレーム数（２フレーム）でデプス値ｄを求めることができる。
画素アレイ部３２の画素数増大に伴うフレームレート低下の対策として、上述したIQモザイク駆動を採用することができる。
また、IQモザイク駆動と、複数の位相シフト回路８１と複数のブロック駆動部８２とによる擬似sin化するための位相シフトと、ブロックBL単位の駆動タイミング分散とを組み合わせることにより、フレームレート短縮効果と、駆動電流の分散やサイクリックエラー低減の効果が同時に得られる。
＜位相制御分割数４でIQモザイク駆動の例＞
次に、画素アレイ部３２の全画素を４種類の位相制御単位ブロックに区分し、かつ、図１４のようにI画素とQ画素とを画素列単位で配置したIQモザイク駆動について説明する。
図１６は、画素アレイ部３２を４種類の位相制御単位ブロックに区分し、かつ、IQモザイク駆動を行う場合の画素アレイ部３２と駆動制御回路３３の概略構成例を示す図である。
画素アレイ部３２においてN列単位で分割された各ブロックBLが、ブロックBL_XI、ブロックBL_YI、ブロックBL_XQ、および、ブロックBL_YQの４種類に区分される。ブロックBL_XIとBL_YIは、I画素としての駆動を行う画素３１を有するブロックBLであり、ブロックBL_XQとBL_YQは、Q画素としての駆動を行う画素３１を有するブロックBLである。
駆動制御回路３３は、４つの位相シフト回路８１と、４つ以上のブロック駆動部８２とを備える。
４つの位相シフト回路８１のうち、ブロックBL_XI、BL_YI、BL_XQ、およびBL_YQに対応する位相シフト回路８１を、それぞれ、位相シフト回路８１XI、８１YI、８１XQ、および、８１YQと表す。同様に、４つ以上のブロック駆動部８２のうち、ブロックBL_XI、BL_YI、BL_XQ、およびBL_YQに対応するブロック駆動部８２を、それぞれ、ブロック駆動部８２XI、８２YI、８２XQ、および、８２YQと表す。
図１７は、ブロックBL_XI、BL_YI、BL_XQ、およびBL_YQそれぞれの位相シフト制御を示している。
各画素３１の０°、４５°、および、９０°の位相の電荷蓄積時間の比は、上述した例と同様、１：√2（≒1.4）：１である。I画素の位相が０°、４５°、または、９０°の場合、Q画素の位相は、それぞれ、９０°、１３５°、または、１８０°であり、I画素の位相と、Q画素の位相とは、直交する関係にある。
図１７から分かるように、擬似sin化のための位相シフトの種類を０°、４５°、および、９０°（Q画素では９０°、１３５°、および、１８０°）の３種類とし、０°、４５°、９０°それぞれの位相の電荷蓄積時間の比を、１：√2（≒1.4）：１とすると、破線で示される一部の期間では、２つのブロックBLで位相が同じとなる。換言すれば、各ブロックBLの位相が、破線で示される一部の期間を除いて異なるが、１フレーム期間の全てで、各ブロックBLの位相が異なるように、位相を完全に分散できない。
そこで、駆動制御回路３３は、図１８に示される位相シフト制御を行うことで、１フレーム期間の全てで、各位相制御単位ブロックの位相を完全に異ならせることができる。
図１８は、画素アレイ部３２を４種類の位相制御単位ブロックに区分し、かつ、各位相制御単位ブロックの位相を完全に異ならせるIQモザイク駆動による位相シフト制御例を示す図である。
駆動制御回路３３は、擬似sin化のための位相シフトの種類を、２２．５°刻みの０°、２２．５°、４５°、６７．５°、および、９０°（Q画素では９０°、１１２．５°、１３５°、１５７．５°、および、１８０°）の５種類とし、０°、２２．５°、４５°、６７．５°、および、９０°それぞれの位相の電荷蓄積時間の比を、１：２．６０９２：３．４０７１：２．６０６１：０．９９６４として、位相シフト制御を行う。
このような制御を行うことで、各位相制御単位ブロックの位相が、どの期間においても異なる状態とすることができる。例えば、破線で示される期間１０１では、ブロックBL_XI、BL_YI、BL_XQ、およびBL_YQが、それぞれ、０°、４５°、９０°、および１３５°の位相に制御され、破線で示される期間１０２では、それぞれ、４５°、９０°、１３５°、および１８０°の位相に制御されている。
図１９は、矩形パルスによる露光制御と、図１８に示した擬似sin化による露光制御とのサイクリックエラーの比較結果を示す図である。
図１９のＡは、Highの時間の比率が５０％であるDuty 50%の矩形パルスの露光制御におけるサイクリックエラー（CE）を示すグラフである。
図１９のＢは、Highの時間の比率が３３％であるDuty 33%の矩形パルスの露光制御におけるサイクリックエラー（CE）を示すグラフである。
図１９のＣは、図１８に示した擬似sin化による露光制御におけるサイクリックエラー（CE）を示すグラフである。
図１９のＡ、Ｂ、および、Ｃのいずれも、左側のグラフが、１フレーム期間で積分したときの積分波形を表し、右側のグラフが、FFTによる周波数（横軸）ごとのサイクリックエラー（縦軸）を示している。
擬似sin化による露光制御では、図１９のＣに示されるように、光源の変調周波数である200MHz以外の周波数については、サイクリックエラーがほぼゼロである。FFTの結果を示すグラフでは、横軸の整数値を100倍した値が周波数に対応する。一方、図１９のＡおよびBの矩形パルスの露光制御では、光源の変調周波数である200MHz以外の周波数においてサイクリックエラーが発生し、特に、200MHzの整数倍の周波数でサイクリックエラーが大きくなっている。
以上のように、図１８に示した擬似sin化による露光制御によれば、駆動タイミングを完全に分散させることができ、サイクリックエラーをほぼ完全に削減することができる。
＜配線について＞
図１４に示したように、Ｉ画素、Ｉ画素、Ｑ画素、Ｑ画素の配列となるように、ＩＱモザイク駆動する場合の配線について説明を加える。
図２０は、タップ５２Ａとタップ５２Ｂの接続に関する配線について説明するための図である。より具体的には、タップ５２Ａに含まれる転送トランジスタ４１Ａと、転送トランジスタ４１Ａに振り分け信号DIMIX_Aを供給する信号線との接続に関わる配線と、タップ５２Ｂに含まれる転送トランジスタ４１Ｂと、転送トランジスタ４１Ｂに振り分け信号DIMIX_Bを供給する信号線との接続に関わる配線について説明するための図である。
図２０では、画素アレイ部３２に配置されている４×４の１６画素３１を例示している。また図２０に示した１６画素の配置は、図１４の右図に示した１６画素の配置と同様であるとする。すなわち、図中左から１番目の列に配置されている画素３１－１，３１－５、３１－９，３１－１３は、Ｉ画素である。また、図中左から２番目の列に配置されている画素３１－２，３１－６、３１－１０，３１－１４は、Ｉ画素である。
また図中左から３番目の列に配置されている画素３１－３，３１－７、３１－１１，３１－１５は、Ｑ画素である。また、図中左から４番目の列に配置されている画素３１－４、画素３１－８、３１－１２，３１－１６は、Ｑ画素である。
図中上側に配置されている１行を参照する。Ｉ画素である画素３１－１のタップ５２Ａ－１とＩ画素である画素３１－２のタップ５２Ａ－２は接続されている。また、タップ５２Ａ－１とタップ５２Ａ－２は、信号線２１１－１と接続されている。この信号線２１１－１は、列方向に形成されており、図中左から１番目の列に配置されている画素３１－１，３１－５、３１－９，３１－１３上に形成されている。
タップ５２Ａ－１とタップ５２Ａ－２は、位相０度の検出信号を取得するタップであり、信号線２１１－１は、位相０度でタップ５２Ａ－１とタップ５２Ａ－２にそれぞれ含まれる転送トランジスタ４１Ａを駆動させるための信号を伝送するための信号線である。
Ｉ画素である画素３１－１のタップ５２Ｂ－１とＩ画素である画素３１－２のタップ５２Ｂ－２は接続されている。また、タップ５２Ｂ－１とタップ５２Ｂ－２は、信号線２１１－３と接続されている。この信号線２１１－３は、列方向に形成されており、図中左から３番目の列に配置されている画素３１－３，３１－７、３１－１１，３１－１５上に形成されている。
タップ５２Ｂ－１とタップ５２Ｂ－２は、位相１８０度の検出信号を取得するタップであり、信号線２１１－３は、位相１８０度でタップ５２Ｂ－１とタップ５２Ｂ－２にそれぞれ含まれる転送トランジスタ４１Ｂを駆動させるための信号を伝送するための信号線である。
Ｑ画素である画素３１－３のタップ５２Ａ－３とＱ画素である画素３１－４のタップ５２Ａ－４は接続されている。また、タップ５２Ａ－３とタップ５２Ａ－４は、信号線２１１－２と接続されている。この信号線２１１－２は、列方向に形成されており、図中左から２番目の列に配置されている画素３１－２，３１－６、３１－１０，３１－１４上に形成されている。
タップ５２Ａ－３とタップ５２Ａ－４は、位相９０度の検出信号を取得するタップであり、信号線２１１－２は、位相９０度でタップ５２Ａ－３とタップ５２Ａ－４にそれぞれ含まれる転送トランジスタ４１Ａを駆動させるための信号を伝送するための信号線である。
Ｑ画素である画素３１－３のタップ５２Ｂ－３とＱ画素である画素３１－４のタップ５２Ｂ－４は接続されている。また、タップ５２Ｂ－３とタップ５２Ｂ－４は、信号線２１１－４と接続されている。この信号線２１１－４は、列方向に形成されており、図中左から４番目の列に配置されている画素３１－４、画素３１－８、３１－１２，３１－１６上に形成されている。
タップ５２Ｂ－３とタップ５２Ｂ－４は、位相２７０度の検出信号を取得するタップであり、信号線２１１－４は、位相２７０度でタップ５２Ｂ－３とタップ５２Ｂ－４にそれぞれ含まれる転送トランジスタ４１Ｂを駆動させるための信号を伝送するための信号線である。
２行目以降の画素３１も、１行目の画素３１と同様に接続されている。このような接続に関する配線は、配線層１４２（図６）に形成されている。以下に、配線層１４２の配線について説明を加える。
＜配線について＞
配線は、ＰＤ５１が形成されている半導体基板１４１に積層されている多層配線層１４２（図６）に形成されている。図２１は、図５に示した画素３１の平面図に、配線層Ｍ１の配線を追加した図である。図２２は、図５に示した画素３１の平面図に、配線層Ｍ２の配線を追加した図である。
図２１を参照するに、ＴＧ４１Ａの下側には、ＴＧ２５１Ａと他の配線層に形成された配線と接続するためのビア３１１Ａが形成されている。このビア３１１Ａと接続されるコンタクト（不図示）も、ＴＧ４１Ａの下側に形成されている。
なお、上記した説明および以下の説明において、接続とは、物理的に接続されていることを含むとともに、物理的に接触していなくても、電荷や信号を読み出すことができるように形成されている場合も含まれる。
図２１を参照するに、ＦＤ４２Ａ－２、ＦＤ４２Ａ－１、およびＡＭＰ４５Ａは、配線３３１Ａにより接続されている。ＦＤ４２Ａ－２、ＦＤ４２Ａ－１、およびＡＭＰ４５Ａのそれぞれには、コンタクト３１２Ａ、コンタクト３１３Ａ、およびコンタクト３１５Ａが形成され、これらのコンタクトが、配線３３１Ａに接続されている。
この配線３３１Ａも、ＦＤ４２Ａを構成する領域として用いることができる。この配線３３１Ａの配線長を長くすることで、ＦＤ４２Ａの容量を増すことができる。そこで、図２２に示すように、配線層Ｍ２にも、ＦＤ４２Ａの一部を構成する配線３４１Ａを形成する。配線３４１Ａは、ビア３１４Ａにより配線３３１Ａと接続されている。
ビア３１４Ａは、図２１，図２２では、ＴＧ４１ＡとＡＭＰ４５Ａとの間に形成されている。このビア３１４Ａと接続されるように、配線３３１Ａが配線層Ｍ１に形成され、配線３４１Ａが配線層Ｍ２に形成されている。
なお、配線３４１Ａは、上記したように、ＦＤ４２Ａの容量を増すために形成されており、接続するための配線ではないため、省略することも可能である。また、ここでは、配線層Ｍ２に配線３４１Ａが形成されている例を挙げて説明を続けるが、配線層Ｍ２以外の配線層Ｍ３や配線層Ｍ４に形成されていても良い。
図２１を参照するに、ＡＭＰ４５ＡとＳＥＬ４３Ａの下側に該当する領域には、配線３３２Ａが形成されている。この配線３３２Ａは、ＳＥＬ４３Ａに形成されているビア３１６Ａと、ＲＳＴ４４ＡとＦＢＥＮ４６Ａとの間（リセットトランジスタ４４Ａのドレインに該当する領域）に形成されているコンタクト３１７Ａと接続されている。
配線３３２Ａは、図７に示した回路図において、寄生容量Ｃ_STに該当する部分である。寄生容量Ｃ_STの容量を大きくすることで、KTCノイズをより低減させることができる。そこで、寄生容量Ｃ_STに該当する領域として、図２１に示すように、配線層Ｍ１に配線３３３Ａを設け、図２２に示すように、配線層Ｍ２に配線３４２Ａを設ける。寄生容量Ｃ_STに該当する部分は、配線３３２Ａ、配線３３３Ａ、および配線３４２Ａから構成される。
配線層Ｍ１に形成されている配線３３２Ａは、ビア３１６Ａと接続されている。また配線層Ｍ１に形成されている配線３３３Ａは、ビア３１８Ａと接続されている。配線層Ｍ２に形成されている配線３４２Ａは、ビア３１６Ａとビア３１８Ａに接続されている。よって、配線３３２Ａ、ビア３１６Ａ、配線３４２Ａ、ビア３１８Ａ、配線３３３Ａは、接続された状態で形成されており、寄生容量Ｃ_STを形成している。
図２１を参照するに、配線３３３Ａは、ＦＤ４２Ａ－２の図中右側の領域から、ウェルコンタクト５４とＰＤ５１の下側を通り、ＯＦＤ４７まで伸びている配線として形成されている。
これらタップ５２Ａに関する配線は、タップ５２Ｂに関する配線と線対称の関係をなすように形成されている。タップ５２Ｂに関する配線について、図２１と図２２を参照して説明する。
図２１を参照するに、ＴＧ４１Ｂの下側には、ＴＧ２５１Ｂと他の配線層に形成された配線と接続するためのビア３１１Ｂが形成されている。このビア３１１Ｂと接続されるコンタクト（不図示）も、ＴＧ４１Ｂの下側に形成されている。
図２１を参照するに、ＦＤ４２Ｂ－１、ＦＤ４２Ｂ－２、およびＡＭＰ４５Ｂは、配線３３１Ｂにより接続されている。ＦＤ４２Ｂ－１、ＦＤ４２Ｂ－２、およびＡＭＰ４５Ｂのそれぞれには、コンタクト３１２Ｂ、コンタクト３１３Ｂ、およびコンタクト３１５Ｂが形成され、これらのコンタクトが、配線３３１Ｂに接続されている。
また図２２に示すように、配線層Ｍ２にも、ＦＤ４２Ｂの一部を構成する配線３４１Ｂが形成されている。配線３４１Ｂは、ビア３１４Ｂにより配線３３１Ｂと接続されている。
図２１を参照するに、ＡＭＰ４５ＢとＳＥＬ４３Ｂの下側に該当する領域には、配線３３２Ｂが形成されている。この配線３３２Ｂは、ＳＥＬ４３Ｂに形成されているビア３１６Ｂと、ＲＳＴ４４ＢとＦＢＥＮ４６Ｂとの間（リセットトランジスタ４４Ｂのドレインに該当する領域）に形成されているコンタクト３１７Ｂと接続されている。
配線層Ｍ１に形成されている配線３３２Ｂは、ビア３１６Ｂと接続されている。また配線層Ｍ１に形成されている配線３３３Ｂは、ビア３１８Ｂと接続されている。配線層Ｍ２に形成されている配線３４２Ｂは、ビア３１６Ｂとビア３１８Ｂに接続されている。よって、配線３３２Ｂ、ビア３１６Ｂ、配線３４２Ｂ、ビア３１８Ｂ、配線３３３Ｂは、接続された状態で形成されており、寄生容量Ｃ_STを形成している。
図２１を参照するに、配線３３３Ｂは、ＦＤ４２Ｂ－２の図中左側の領域から、ウェルコンタクト５４とＰＤ５１の下側を通り、ＯＦＤ４７まで伸びている配線として形成されている。
このように、タップ５２Ｂに関する配線は、タップ５２Ａに関する配線と線対称の関係をなすように形成されている。
画素３１に含まれるタップ５２Ａに含まれるトランジスタや配線などと、画素３１に含まれるタップ５２Ｂに含まれるトランジスタや配線などは、画素３１における中央線Ｌ１において線対称となるように配置されている。
よって、例えば、ノイズキャンセルに寄与する配線、例えば、寄生容量Ｃ_STに該当する配線３３２や配線３３３などの長さのばらつきが発生することを抑制することができる。よって、タップ５２Ａとタップ５２Ｂで、ノイズ低減に関わる性能に差が生じるようなことを防ぐことができ、測距制度を向上させることができる。
図２３は、配線層Ｍ３の配線について説明するための図である。図２４は、配線層Ｍ４の配線について説明するための図である。図２５は、配線層Ｍ４に設けられているコンタクトと接続される信号線について説明するための図である。
配線層Ｍ３，Ｍ４の配線は、複数の画素３１に跨がって配置されているため、図２３乃至図２５では、画素３１の構成を簡略化したものとし、説明に必要な箇所のみを図示して説明を行う。
図２３、図２４では、行方向に配置された画素３１-１乃至３１－４を図示している。画素３１－１のＴＧ４５Ａ－１が形成されている領域に該当する配線層Ｍ３内の領域にはコンタクト３６１Ａ－１が形成されている。このコンタクト３６１Ａ－１は、配線層Ｍ１，配線層Ｍ２に形成されているビア３１１Ａと接続されている。
ビア３１１Ａは、ＴＧ４５の直下に設けられ、直線（直線に近い形状）になるように形成され、配線層Ｍ３に形成されているコンタクト３６１Ａに接続されるように構成されている。ＴＧ４５と接続される配線を短くすることで、配線容量がつかない（配線容量が小さくなる）ようにすることができる。
同様に、画素３１－１のＴＧ４５Ｂ－１が形成されている領域に該当する配線層Ｍ３内の領域にはコンタクト３６１Ｂ－１が形成されている。このコンタクト３６１Ｂ－１は、配線層Ｍ１，配線層Ｍ２に形成されているビア３１１Ｂと接続されている。
同様に、画素３１－２のＴＧ４５Ａ－２が形成されている領域に該当する配線層Ｍ３内の領域にはコンタクト３６１Ａ－２が形成され、ＴＧ４５Ｂ－２が形成されている領域に該当する配線層Ｍ３内の領域にはコンタクト３６１Ｂ－２が形成され、コンタクト３６１Ａ－２とコンタクト３６１Ｂ－２は、それぞれ該当するビア３１１Ａ，３１１Ｂと接続されている。
同様に、画素３１－３のＴＧ４５Ａ－３が形成されている領域に該当する配線層Ｍ３内の領域にはコンタクト３６１Ａ－３が形成され、ＴＧ４５Ｂ－３が形成されている領域に該当する配線層Ｍ３内の領域にはコンタクト３６１Ｂ－３が形成され、コンタクト３６１Ａ－３とコンタクト３６１Ｂ－３は、それぞれ該当するビア３１１Ａ，３１１Ｂと接続されている。
同様に、画素３１－４のＴＧ４５Ａ－４が形成されている領域に該当する配線層Ｍ３内の領域にはコンタクト３６１Ａ－４が形成され、ＴＧ４５Ｂ－４が形成されている領域に該当する配線層Ｍ３内の領域にはコンタクト３６１Ｂ－４が形成され、コンタクト３６１Ａ－４とコンタクト３６１Ｂ－４は、それぞれ該当するビア３１１Ａ，３Ｓ１１Ｂと接続されている。
配線Ｍ３に形成されている配線は、図２０を参照して説明したタップ５２間を接続する配線である。図２０を参照して説明したように、画素３１－１のタップ５２Ａ－１と画素３１－２のタップ５２Ａ－２が接続されている。この接続は、図２３に示すように、配線層Ｍ３において、画素３１－１のタップ５２Ａ－１を構成するＴＧ４５Ａ－１のコンタクト３６１Ａ－１と、画素３１－２のタップ５２Ａ－２を構成するＴＧ４５Ａ－２のコンタクト３６１Ａ－２が、配線３７１により接続されることで実現されている。
配線３７１は、ビア３６３－１とも接続されている。ビア３６３－１は、ＰＤ５１－１が形成されている領域に該当する配線層Ｍ３内の領域に形成されている。またビア３６３－１は、図２４に示すコンタクト３８１－１と接続されている。コンタクト３８１－１は、図２５に示したように信号線２１１－１と接続されている。
図２３を参照するに、画素３１－１のタップ５２Ｂ－１を構成するＴＧ４５Ｂ－１のコンタクト３６１Ｂ－１と、画素３１－２のタップ５２Ｂ－２を構成するＴＧ４５Ｂ－２のコンタクト３６１Ｂ－２が、配線３７２により接続されている。配線３７２は、ＰＤ５１－３が形成されている領域に該当する配線層Ｍ３内の領域に形成されているビア３６３－３とも接続されている。
このビア３６３－３は、図２４に示すコンタクト３８１－３と接続されている。コンタクト３８１－３は、図２５に示したように、信号線２１１－３と接続されている。
図２３を参照するに、画素３１－３のタップ５２Ａ－３を構成するＴＧ４５Ａ－３のコンタクト３６１Ａ－３と、画素３１－４のタップ５２Ａ－４を構成するＴＧ４５Ａ－４のコンタクト３６１Ａ－４が、配線３７３により接続されている。配線３７３は、ＰＤ５１－２が形成されている領域に該当する配線層Ｍ３内の領域に形成されているビア３６３－２とも接続されている。
このビア３６３－２は、図２４に示すコンタクト３８１－２と接続されている。コンタクト３８１－２は、図２５に示したように、信号線２１１－２と接続されている。
図２３を参照するに、画素３１－３のタップ５２Ｂ－３を構成するＴＧ４５Ｂ－３のコンタクト３６１Ｂ－３と、画素３１－４のタップ５２Ｂ－４を構成するＴＧ４５Ｂ－４のコンタクト３６１Ｂ－４が、配線３７４により接続されている。配線３７４は、ＰＤ５１－４が形成されている領域に該当する配線層Ｍ３内の領域に形成されているビア３６３－４とも接続されている。
このビア３６３－４は、図２４に示すコンタクト３８１－４と接続されている。コンタクト３８１－４は、図２５に示したように、信号線２１１－４と接続されている。
図２５に示した信号線２１１－１を参照する。信号線２１１－１は、図２０を参照して説明した場合と同じく、列方向に配置されている画素３１－１、画素３１－５、画素３１－９、画素３１－１３に跨がって配置されている信号線である。またこの信号線２１１－１は、位相０度の検出結果を得るために、転送トランジスタ４１Ａを制御する信号を伝送する信号線である。
信号線２１１－１は、図２５に示したように、画素３１－１に該当する領域内に設けられているコンタクト３８１－１と接続されている。このコンタクト３８１－１には、図２４に示したようにビア３６３－１が接続されている。また、ビア３６３－１には、図２３に示したように、配線３７１が接続されている。
配線３７１は、コンタクト３６１Ａ－１と接続され、このコンタクト３６１Ａ－１は、ビア３１１Ａ（図２１，図２２）と接続されている。最終的にビア３１１Ａは、ＴＧ４１Ａ（転送トランジスタ４１Ａのゲート）に形成されているコンタクトと接続されている。よって、ＴＧ４１Ａは、信号線２１１－１と接続され、この信号線２１１－１からの信号により駆動が制御される。
信号線２１１－２乃至２１１－４も、それぞれ該当するＴＧ４１と接続され、駆動を制御する信号が該当するＴＧ４１に伝送されるように構成されている。信号線２１１－１乃至２１１－４とＴＧ４１を接続する配線は、図２３を参照して説明したように配置されている。ここで図２３を再度参照する。
配線３７１は、タップ５２Ａ－１に含まれるコンタクト３６１Ａ－１とタップ５２Ａ－２に含まれるコンタクト３６１Ａ－２を接続している。また配線３７１は、タップ５２Ａ－１内にあるビア３６３－１と接続されている。配線３７１の長さを長さＬ１とする。
配線３７２は、タップ５２Ｂ－１に含まれるコンタクト３６１Ｂ－１とタップ５２Ｂ－２に含まれるコンタクト３６１Ｂ－２を接続している。さらに、配線３７２は、画素３１－３に含まれるビア３６３－３にも接続されている。配線３７２の長さを長さＬ２とする。
配線３７３は、タップ５２Ａ－３に含まれるコンタクト３６１Ａ－３とタップ５２Ａ－４に含まれるコンタクト３６１Ａ－４を接続している。さらに、配線３７３は、画素３１－２に含まれるビア３６３－２にも接続されている。配線３７３の長さを長さＬ３とする。
配線３７４は、タップ５２Ｂ－３に含まれるコンタクト３６１Ｂ－３とタップ５２Ｂ－４に含まれるコンタクト３６１Ｂ－４を接続している。また配線３７１は、タップ５２Ａ－４内にあるビア３６３－４と接続されている。配線３７４の長さを長さＬ４とする。
長さＬ１と長さＬ４は、ほぼ同じ長さである。長さＬ１と長さＬ２は、隣接する画素のタップ同士（ＴＧ４５同士）を接続する配線の長さである。また長さＬ２と長さＬ３は、ほぼ同じ長さである。長さＬ２と長さＬ３は、隣接する画素のタップ同士（ＴＧ４５同士）を接続する配線であり、さらに隣接する画素のビアまで伸ばされている配線の長さである。
しかしながら、長さＬ１（長さＬ４）と、長さＬ２（長さＬ３）は、異なる長さである。配線の長さが異なることにより、寄生容量にばらつきが生じる可能性がある。寄生容量にばらつきが生じないように、長さＬ１乃至Ｌ４の長さを合わせることが考えられる。
配線３７１の長さＬ１は、配線３７３の長さＬ３よりも短いため、配線３７１に冗長配線３７５を追加する。配線３７１と冗長配線３７５を合わせた長さを長さＬ５とした場合、この長さＬ５は、配線３７３の長さＬ３とほぼ同じ長さとなる。
なお、ここでは、配線の長さを合わせることで、寄生容量を合わせる場合を例に挙げて説明している。また、配線の長さが同じであれば、寄生容量も同じであるという前提で説明をしている。しかしながら、寄生容量は、配線の長さのみで決定されるのではなく、例えば、他の配線との距離や、配線の太さなども関係している。
よって、寄生容量をより正確に合わせる場合、配線３７１と冗長配線３７５を合わせた長さＬ５を、長さＬ３と同じ長さにするだけではなく、他の要素も考慮して、冗長配線３７５の長さは設定される。
長さＬ５は、長さＬ３の寄生容量とほぼ同一となる長さに設定される。換言すれば、冗長配線３７５は、例えば、長さＬ３の配線３７３により発生する寄生容量と同一の寄生容量となるように、配線３７１に追加される配線であり、冗長配線３７５の長さは、長さＬ３の配線３７３により発生する寄生容量と同一の寄生容量となる長さに設定される。
なお、ここでは、冗長配線との記載を行うが、上記したように、寄生容量を合わせるための配線であることを意味し、所定の配線に付加された配線である。冗長配線とは、コンタクトやビアなどと接続する目的で形成されている配線とは別に、コンタクトやビアなどと接続する以外の目的で形成されている配線である。
同様に、配線３７４の長さＬ４は、配線３７３の長さＬ２よりも短いため、配線３７４に冗長配線３７６を追加する。冗長配線３７６は、例えば、長さＬ２の配線３７２により発生する寄生容量と同一の寄生容量となるように、配線３７４に追加される配線であり、冗長配線３７６の長さは、長さＬ２の配線３７２により発生する寄生容量と同一の寄生容量となる長さに設定される。
冗長配線３７５や冗長配線３７６は、配線３７１乃至３７４が形成されている層とは異なる層に設けられていても良い。例えば、配線３７１乃至３７４が形成されている配線層Ｍ３とは異なる配線層Ｍ２や配線層Ｍ４に、冗長配線３７５や冗長配線３７６が形成され、ビアで接続されている構成としても良い。
また、冗長配線３７５や冗長配線３７６は、配線３７１乃至３７４とは異なる太さで形成されていても良い。また、冗長配線３７５や冗長配線３７６は、図２３に示したように１本で形成されていても良いし、複数本で形成されていても良い。また、冗長配線３７５や冗長配線３７６は、図２３に示したように直線形状で形成されていても良いし、直線形状以外の形状、例えば、曲線やループを有する形状などで形成されていても良い。
なお、上記した実施の形態では、タップ内の転送トランジスタを接続する場合であり、転送トランジスタに接続されている配線に、冗長配線を設ける場合を例に挙げて説明した。本技術は、タップ内の転送トランジスタ以外のトランジスタを接続する配線に対しても適用できる。
また、２タップ構成以外の撮像素子に対しても適用できる。例えば、１つの画素に１つの転送トランジスタを有する撮像素子に対して適用することもでき、そのような撮像素子に適用した場合、隣接する画素内の所定のトランジスタを接続する配線に対して、冗長配線を設ける構成とすることができる。
このように、寄生容量を合わせるための冗長配線が設けられている。よって、寄生容量にばらつきが発生するようなことを抑制することができる。本技術を適用した画素を、測距を行う画素に適用した場合、精度を高めた測距を行うことが可能となる。
ここでは、実施の形態として、トランジスタの配置や大きさなどを変更した例を挙げたが、これらの配置や大きさは一例であり、ここであげた例以外の配置や大きさであっても、本技術を適用できる。
上記したように、本技術を適用した画素は、ＦＤ（浮遊拡散領域）を構成する領域を２領域に分散配置し、その２領域を接続することで、１つのＦＤとして扱えるように構成されている。ＦＤを２領域に分散配置することで、配置の自由度を増すことが可能となる。また、ＦＤを２領域に分散配置することで、ＦＤを１つの領域で設けた場合よりも大きな領域として形成することも可能となる。
なお、上述した実施の形態では、ＦＤを２領域、ＦＤは２領域以上に分割されて設けられていても良い。
上述したように、本技術を適用した画素は、ＦＤの容量を変換する変換効率切替用トランジスタ（ＦＤＧ）と付加容量部を設けることにより、さらにＦＤの容量を増加することができる構成とされている。また、積層される配線層にも、ＦＤの一部をなす配線を設けることで、よりＦＤの容量を増加することができる構成とされている。これらのことから、本技術を適用した画素によれば、ＦＤの容量を増加させた画素とすることができる。
また上記したように、本技術を適用した画素は、フィードバックイネーブルトランジスタ（ＦＢＥＮ）を設け、寄生容量Ｃ_STや寄生容量Ｃ_FBを配線により確保できる構成としたため、KTCノイズなどのノイズを低減させることができる。
また上記したように、２タップ構成の画素に対して本技術を適用した場合、タップ内のトランジスタや配線は、画素内で、線対称となるように配置されているため、配線の長さのばらつきをなくすことができる。配線の長さにばらつきがあると、配線容量に違いが生じ、ノイズを適切に抑制できなくなるなどの問題が発生する可能性があるが、本技術を適用することで、そのようなことが生じる可能性を低減させることができる。
また寄生容量を合わせるための冗長配線が設けられているため、寄生容量にばらつきが発生するようなことを抑制することができる。本技術を適用した画素を、測距を行う画素に適用した場合、精度を高めた測距を行うことが可能となる。
なお、本技術は、Indirect ToF方式の中でもContinuous-Wave方式と称する、物体へ投射する光を振幅変調する方式に適用することができる。また、受光部１５のフォトダイオード５１の構造としては、CAPD（Current Assisted Photonic Demodulator）構造の測距センサや、フォトダイオードの電荷を２つのゲートに交互にパルスを加えるゲート方式の測距センサなど、２つの電荷蓄積部に電荷を振り分ける構造の測距センサに適用することができる。
また、上述した実施の形態では、画素３１が、フォトダイオード５１で生成された電荷を、タップ５２Ａまたはタップ５２Ｂの２つのタップに振り分ける２タップ構造である場合について説明したが、本技術は、１タップ構造や、４タップ構造など、その他のタップ数の画素構造にも適用することができる。
＜測距センサのチップ構成例＞
図２６は、測距センサ１３のチップ構成例を示す斜視図である。
測距センサ１３は、例えば、図２６のＡに示されるように、複数のダイ（基板）としてのセンサダイ６５１とロジックダイ６５２とが積層された１つのチップで構成することができる。
センサダイ６５１には、センサ部６６１（としての回路）が構成され、ロジックダイ６５２には、ロジック部６６２が構成されている。
センサ部６６１には、例えば、画素アレイ部３２と駆動制御回路３３とが形成されている。ロジック部６６２には、例えば、パルス生成回路７１、コントローラ７２、検出信号をAD変換するAD変換部や、信号処理部１６、入出力端子などが形成されている。
また、測距センサ１３は、センサダイ６５１とロジックダイ６５２とに加えて、もう１つのロジックダイを積層した３層で構成してもよい。勿論、４層以上のダイ（基板）の積層で構成してもよい。
あるいはまた、測距センサ１３は、例えば、図２６のＢに示されるように、第１のチップ６７１および第２のチップ６７２と、それらが搭載された中継基板（インターポーザ基板）６７３とで構成してもよい。
第１のチップ６７１には、例えば、画素アレイ部３２と駆動制御回路３３とが形成されている。第２のチップ６７２には、パルス生成回路７１、コントローラ７２、検出信号をAD変換するAD変換部や、信号処理部１６などが形成されている。
なお、上述した図２６のＡにおけるセンサダイ６５１とロジックダイ６５２との回路配置、および、図２６のＢにおける第１のチップ６７１と第２のチップ６７２との回路配置は、あくまで一例であり、これに限定されない。例えば、デプスマップの生成処理などを行う信号処理部１６が、測距センサ１３の外部（別チップ）に設けられてもよい。
＜電子機器の構成例＞
上述した測距モジュール１１は、例えば、スマートフォン、タブレット型端末、携帯電話機、パーソナルコンピュータ、ゲーム機、テレビ受像機、ウェアラブル端末、デジタルスチルカメラ、デジタルビデオカメラなどの電子機器に搭載することができる。
図２７は、測距モジュールを搭載した電子機器としてのスマートフォンの構成例を示すブロック図である。
図２７に示すように、スマートフォン７０１は、測距モジュール７０２、撮像装置７０３、ディスプレイ７０４、スピーカ７０５、マイクロフォン７０６、通信モジュール７０７、センサユニット７０８、タッチパネル７０９、および制御ユニット７１０が、バス７１１を介して接続されて構成される。また、制御ユニット７１０では、CPUがプログラムを実行することによって、アプリケーション処理部７２１およびオペレーションシステム処理部７２２としての機能を備える。
測距モジュール７０２には、図１の測距モジュール１１が適用される。例えば、測距モジュール７０２は、スマートフォン７０１の前面に配置され、スマートフォン７０１のユーザを対象とした測距を行うことにより、そのユーザの顔や手、指などの表面形状のデプス値を測距結果として出力することができる。
撮像装置７０３は、スマートフォン７０１の前面に配置され、スマートフォン７０１のユーザを被写体とした撮像を行うことにより、そのユーザが写された画像を取得する。なお、図示しないが、スマートフォン７０１の背面にも撮像装置７０３が配置された構成としてもよい。
ディスプレイ７０４は、アプリケーション処理部７２１およびオペレーションシステム処理部７２２による処理を行うための操作画面や、撮像装置７０３が撮像した画像などを表示する。スピーカ７０５およびマイクロフォン７０６は、例えば、スマートフォン７０１により通話を行う際に、相手側の音声の出力、および、ユーザの音声の収音を行う。
通信モジュール７０７は、通信ネットワークを介した通信を行う。センサユニット７０８は、速度や加速度、近接などをセンシングし、タッチパネル７０９は、ディスプレイ７０４に表示されている操作画面に対するユーザによるタッチ操作を取得する。
アプリケーション処理部７２１は、スマートフォン７０１によって様々なサービスを提供するための処理を行う。例えば、アプリケーション処理部７２１は、測距モジュール７０２から供給されるデプスに基づいて、ユーザの表情をバーチャルに再現したコンピュータグラフィックスによる顔を作成し、ディスプレイ７０４に表示する処理を行うことができる。また、アプリケーション処理部７２１は、測距モジュール７０２から供給されるデプスに基づいて、例えば、任意の立体的な物体の三次元形状データを作成する処理を行うことができる。
オペレーションシステム処理部７２２は、スマートフォン７０１の基本的な機能および動作を実現するための処理を行う。例えば、オペレーションシステム処理部７２２は、測距モジュール７０２から供給されるデプス値に基づいて、ユーザの顔を認証し、スマートフォン７０１のロックを解除する処理を行うことができる。また、オペレーションシステム処理部７２２は、測距モジュール７０２から供給されるデプス値に基づいて、例えば、ユーザのジェスチャを認識する処理を行い、そのジェスチャに従った各種の操作を入力する処理を行うことができる。
このように構成されているスマートフォン７０１では、上述した測距モジュール１１を適用することで、例えば、高精度にかつ高速にデプスマップを生成することができる。これにより、スマートフォン７０１は、測距情報をより正確に検出することができる。
＜移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図２８は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２８に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２８の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図２９は、撮像部１２０３１の設置位置の例を示す図である。
図２９では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図２９には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
本明細書において複数説明した本技術は、矛盾が生じない限り、それぞれ独立に単体で実施することができる。もちろん、任意の複数の本技術を併用して実施することもできる。例えば、いずれかの実施の形態において説明した本技術の一部または全部を、他の実施の形態において説明した本技術の一部または全部と組み合わせて実施することもできる。また、上述した任意の本技術の一部または全部を、上述していない他の技術と併用して実施することもできる。
また、例えば、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。
さらに、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、すべての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
なお、本技術は、以下の構成を取ることができる。
（１）
第１の隣接する画素内の所定のトランジスタ同士と、前記第１の隣接する画素の一方の画素に形成され、他の層に形成されている配線と接続されているビアとを接続する第１の配線と、
第２の隣接する画素内の所定のトランジスタ同士と、前記第２の隣接する画素の一方の画素に隣接する画素内に形成され、他の層に形成されている配線と接続されているビアとを接続する第２の配線と
を備え、
前記第１の配線は、冗長配線と接続されている
撮像素子。
（２）
前記所定のトランジスが設けられている層と、前記第１の配線と前記第２の配線が設けられている層は、異なる層である
前記（１）に記載の撮像素子。
（３）
前記ビアは、ほぼ直線形状で形成されている
前記（１）または（２）に記載の撮像素子。
（４）
前記画素は、
光電変換を行う光電変換部と、
前記光電変換部により得られた電荷を蓄積する複数の電荷蓄積部と、
前記光電変換部から前記複数の電荷蓄積部のそれぞれに電荷を転送する複数の転送部と
を備え、
前記所定のトランジスタは、前記転送部である
前記（１）乃至（３）のいずれかに記載の撮像素子。
（５）
前記画素は、
前記複数の電荷蓄積部のそれぞれをリセットする複数のリセット部と、
前記複数のリセット部にそれぞれ印加される電圧の制御を行う複数のリセット電圧制御部と、
前記複数の電荷蓄積部への容量の付加をそれぞれ制御する複数の付加制御部と
をさらに備え、
前記複数の電荷蓄積部のそれぞれの電荷蓄積部は、複数の領域から構成されている
前記（４）に記載の撮像素子。
（６）
前記光電変換部が設けられている基板に前記電荷蓄積部を構成する複数の領域が設けられ、
前記基板に積層されている配線層に、前記複数の領域を接続する配線が設けられ、
前記配線層と異なる配線層に、前記第１の配線と前記第２の配線が設けられている
前記（５）に記載の撮像素子。
（７）
前記複数の電荷蓄積部、前記複数の転送部、前記複数のリセット部、前記複数のリセット電圧制御部、前記複数の付加制御部は、線対称に配置されている
前記（５）または（６）に記載の撮像素子。
（８）
発光源の照射タイミングを示す発光制御信号に対応して生成された駆動パルス信号に対して、１フレーム期間内に時分割で複数の位相にシフトさせた位相シフト駆動パルス信号を生成する位相シフト回路をさらに備え、
前記画素は、
前記発光源から照射された光が所定の物体で反射された反射光が光電変換された電荷を、前記位相シフト駆動パルス信号に基づいて蓄積し、蓄積電荷に応じた検出信号を出力する
前記（１）乃至（７）のいずれかに記載の撮像素子。
（９）
前記複数の電荷蓄積部は、
前記位相シフト駆動パルス信号に基づいて前記電荷を蓄積する第１の電荷蓄積部と、
前記位相シフト駆動パルス信号に対して位相を反転した信号に基づいて前記電荷を蓄積する第２の電荷蓄積部と
を備える
前記（８）に記載の撮像素子。
（１０）
照射光を発光する発光部と、
前記発光部からの光が物体に反射された反射光を受光する受光素子と
を備え、
前記受光素子は、
光電変換を行う光電変換部と、
前記光電変換部により得られた電荷を蓄積する複数の電荷蓄積部と、
前記光電変換部から前記複数の電荷蓄積部のそれぞれに電荷を転送する複数の転送部と、
第１の隣接する画素内の転送部同士と、前記第１の隣接する画素の一方の画素に形成され、他の層に形成されている配線と接続されているビアとを接続する第１の配線と、
第２の隣接する画素内の転送部同士と、前記第２の隣接する画素の一方の画素に隣接する画素内に形成され、他の層に形成されている配線と接続されているビアとを接続する第２の配線と
を備え、
前記第１の配線は、冗長配線と接続されている
測距モジュール。
１１ 測距モジュール， １２ 発光部， １３ 測距センサ， １４ 発光制御部， １５ 受光部， １６ 信号処理部， ２１ 画素アレイ部， ２３ カラム信号処理部， ２６ 画素駆動線， ３１ 画素， ３２ 画素アレイ部， ３３ 駆動制御回路， ４１ 転送トランジスタ， ４２ FD部， ４３ 選択トランジスタ， ４４ リセットトランジスタ， ４５ 増幅トランジスタ， ４７ 排出トランジスタ， ４９ 付加容量部， ５１ フォトダイオード， ５２ タップ， ５３ 垂直信号線， ５４ ウェルコンタクト， ７１ パルス生成回路， ７２ コントローラ， ８１ 位相シフト回路， ８２ ブロック駆動部， １０１ 期間， １０２ 期間， １４１ 半導体基板， １４２ 多層配線層， １４３ 反射防止膜， １４４ 画素境界部， １４５ 画素間遮光膜， １４６ 平坦化膜， １４７ オンチップレンズ， １５１ 半導体領域， １５２ 半導体領域， １５３ 酸化ハフニウム膜， １５４ 酸化アルミニウム膜， １５５ 酸化シリコン膜， １６１ 画素間分離部， １６２ 層間絶縁膜， １６６ ビア， ２１１ ビア， ３１１ ビア， ３１２，３１３ コンタクト， ３１４ ビア， ３１５ コンタクト， ３１６ ビア， ３１７ コンタクト， ３１８ ビア， ３３１乃至３３３，３４１ 配線， ３６１ コンタクト， ３６３ ビア， ３７１乃至３７４ 配線， ３７５，３７６ 冗長配線， ３８１ コンタクト

Claims (10)

  1. 発光源の照射タイミングを示す発光制御信号に対応して生成された駆動パルス信号に対して、１フレーム期間内に時分割で複数の位相にシフトさせた位相シフト駆動パルス信号を生成する位相シフト回路と、
    前記発光源から照射された光が所定の物体で反射された反射光が光電変換された電荷を、前記位相シフト駆動パルス信号に基づいて蓄積し、蓄積電荷に応じた検出信号を出力する画素と、
    第１の隣接する画素内の所定のトランジスタ同士と、前記第１の隣接する画素の一方の画素に形成され、他の層に形成されている配線と接続されているビアとを接続する第１の配線と、
    第２の隣接する画素内の所定のトランジスタ同士と、前記第２の隣接する画素の一方の画素に隣接する画素内に形成され、他の層に形成されている配線と接続されているビアとを接続する第２の配線と
    を備え、
    前記第１の配線は、寄生容量を合わせるために、所定の配線に付加された冗長配線と接続されている
    撮像素子。
  2. 前記所定のトランジスタが設けられている層と、前記第１の配線と前記第２の配線が設けられている層は、異なる層である
    請求項１に記載の撮像素子。
  3. 前記ビアは、ほぼ直線形状で形成されている
    請求項１に記載の撮像素子。
  4. 前記画素は、
    光電変換を行う光電変換部と、
    前記光電変換部により得られた電荷を蓄積する複数の電荷蓄積部と、
    前記光電変換部から前記複数の電荷蓄積部のそれぞれに電荷を転送する複数の転送部と
    を備え、
    前記所定のトランジスタは、前記転送部である
    請求項１に記載の撮像素子。
  5. 前記画素は、
    前記複数の電荷蓄積部のそれぞれをリセットする複数のリセット部と、
    前記複数のリセット部にそれぞれ印加される電圧の制御を行う複数のリセット電圧制御部と、
    前記複数の電荷蓄積部への容量の付加をそれぞれ制御する複数の付加制御部と
    をさらに備え、
    前記複数の電荷蓄積部のそれぞれの電荷蓄積部は、複数の領域から構成されている
    請求項４に記載の撮像素子。
  6. 前記光電変換部が設けられている基板に前記電荷蓄積部を構成する複数の領域が設けられ、
    前記基板に積層されている配線層に、前記複数の領域を接続する配線が設けられ、
    前記配線層と異なる配線層に、前記第１の配線と前記第２の配線が設けられている
    請求項５に記載の撮像素子。
  7. 前記複数の電荷蓄積部、前記複数の転送部、前記複数のリセット部、前記複数のリセット電圧制御部、前記複数の付加制御部は、線対称に配置されている
    請求項５に記載の撮像素子。
  8. 前記位相シフト回路は、１フレーム期間内の第１のタイミングで、前記駆動パルス信号を第１の位相にシフトさせ、第２のタイミングで、前記駆動パルス信号を第２の位相にシフトさせる
    請求項１に記載の撮像素子。
  9. 前記複数の電荷蓄積部は、
    前記位相シフト駆動パルス信号に基づいて前記電荷を蓄積する第１の電荷蓄積部と、
    前記位相シフト駆動パルス信号に対して位相を反転した信号に基づいて前記電荷を蓄積する第２の電荷蓄積部と
    を備える
    請求項４に記載の撮像素子。
  10. 照射光を発光する発光部と、
    前記発光部の照射タイミングを示す発光制御信号に対応して生成された駆動パルス信号に対して、１フレーム期間内に時分割で複数の位相にシフトさせた位相シフト駆動パルス信号を生成する位相シフト回路と、
    前記発光部からの光が物体に反射された反射光を受光する受光素子と
    を備え、
    前記受光素子は、
    前記発光部から照射された光が所定の物体で反射された反射光を光電変換する光電変換部と、
    前記光電変換部により得られた電荷を前記位相シフト駆動パルス信号に基づいて蓄積する複数の電荷蓄積部と、
    前記光電変換部から前記複数の電荷蓄積部のそれぞれに電荷を転送する複数の転送部と、
    第１の隣接する画素内の転送部同士と、前記第１の隣接する画素の一方の画素に形成され、他の層に形成されている配線と接続されているビアとを接続する第１の配線と、
    第２の隣接する画素内の転送部同士と、前記第２の隣接する画素の一方の画素に隣接する画素内に形成され、他の層に形成されている配線と接続されているビアとを接続する第２の配線と
    を備え、
    前記第１の配線は、寄生容量を合わせるために、所定の配線に付加された冗長配線と接続されている
    測距モジュール。
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