JP7746056B2

JP7746056B2 - 電子機器および制御方法

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Publication number: JP7746056B2
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Description

本発明は、電子機器およびその制御方法に関する。

ＳＲＡＭ（ｓｔａｔｉｃｒａｎｄｏｍａｃｃｃｅｓｓｍｅｍｏｒｙ）として、デュアルポートＳＲＡＭ（２ポートＳＲＡＭ）とシングルポートＳＲＡＭ（１ポートＳＲＡＭ）が知られている。デュアルポートＳＲＡＭは、書き込みポートと読み出しポートとを有するため、書き込みアクセスと読み出しアクセスとを同時に行うことができる。シングルポートＳＲＡＭは、書き込みアクセスと読み出しアクセスとを排他的に行う。シングルポートＳＲＡＭは、デュアルポートＳＲＡＭに比べて回路規模が小さいというメリットがあるが、同一サイクル内において書き込みアクセスと読み出しアクセスとを同時に行えないという制限がある。そのため、シングルポートＳＲＡＭのメモリ制御部は、書き込みアクセスと読み出しアクセスとが同時に発生する場合、書き込みアクセスと読み出しアクセスとを調停する。

特許文献１には、シングルポートＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）に対する２つのアクセス元のメモリアクセスを調停する調停回路が記載されている。特許文献１に記載の調停回路は、第１のアクセス元のメモリアクセスが終了した後に第２のアクセス元のメモリアクセスが行われるようにするために、第２のアクセス元のメモリアクセスを遅延させる。

特開２００９－１０４４８６号公報

しかしながら、特許文献１に記載の調停回路は、第２のアクセス元のメモリアクセスを遅延させるため、第２のアクセス元のメモリアクセスを効率的に処理することはできない。例えば、第１のアクセス元が書き込みアクセスを行っている期間に第２のアクセス元が読み出しアクセスを行いたい場合、第２のアクセス元の読み出しアクセスは長く待たされることになる。そのため、特許文献１に記載の調停回路では、第２のアクセス元の読み出しアクセスを効率的に処理することができない。

そこで、本発明は、書き込みアクセスと読み出しアクセスとが競合する場合に、読み出しアクセスを効率的に処理できるようにすることを目的とする。

本発明に係る電子機器は、メモリと、前記メモリに対して、書き込みバースト転送長を含む書き込みトランザクションを発行する第１のバスマスタと、前記メモリに対して、読み出しバースト転送長を含む読み出しトランザクションを発行する第２のバスマスタと、前記第１のバスマスタが発行した書き込みトランザクションと、前記第２のバスマスタが発行した読み出しトランザクションとが競合しない場合、前記第１のバスマスタが発行した前記書き込みトランザクションに応じて、前記書き込みバースト転送長に対応した長さの書き込みデータをバースト転送により前記メモリに書き込む書き込み処理を行い、前記第１のバスマスタが発行した書き込みトランザクションと、前記第２のバスマスタが発行した読み出しトランザクションとが競合しない場合、前記第２のバスマスタからの前記読み出しトランザクションに応じて、前記読み出しバースト転送長に対応した長さの読み出しデータをバースト転送により前記メモリから読み出す読み出し処理を行う調停部とを有し、前記調停部は、前記第１のバスマスタが発行した書き込みトランザクションによる第１の長さの書き込みバースト転送長のデータの書き込み処理と、前記第２のバスマスタが発行した読み出しトランザクションによる、前記第１の長さとは異なる第２の長さの読み出しバースト転送長のデータの読み出し処理とが競合する場合、クロックサイクルごとに、前記書き込みトランザクションに基づく前記メモリへのデータの書き込み処理と、前記読み出しトランザクションに基づく前記メモリからのデータの読み出し処理とが交互に繰り返されるように制御する。

本発明によれば、書き込みアクセスと読み出しアクセスとが競合する場合に、読み出しアクセスを効率的に処理することができる。

電子機器１００の構成要素を説明するためのブロック図である。メモリ制御部１０５の構成要素を説明するためのブロック図である。メモリ制御部１０５の制御方法を説明するためのタイミングチャートである。メモリ制御部１０５の制御方法を説明するためのフローチャートである。メモリ制御部１０５の制御方法を説明するためのタイミングチャートである。電子機器６００の構成要素を説明するためのブロック図である。メモリ制御部６０５の構成要素を説明するためのブロック図である。メモリ制御部６０５の制御方法を説明するためのフローチャートである。メモリ制御部６０５の制御方法を説明するためのタイミングチャートである。メモリ制御部１０５の制御方法を説明するためのフローチャートである。メモリ制御部１０５の制御方法を説明するためのタイミングチャートである。

以下、図面を参照して本発明の実施形態を説明する。ただし、本発明は以下の実施形態に限定されるものではない。

［実施形態１］
図１は、実施形態１における電子機器１００の構成要素を説明するためのブロック図である。

図１に示すように、電子機器１００は、ＣＰＵ（ｃｅｎｔｒａｌｐｒｏｃｅｓｓｉｎｇｕｎｉｔ）１０１、画像処理部１０２、画像処理部１０３、データバス１０４、メモリ制御部１０５、メモリ１０６を有する。電子機器１００の各構成要素は、後述する機能を実現するための電子回路を有する。

ＣＰＵ１０１、画像処理部１０２および画像処理部１０３は、それぞれ、バスマスタである。メモリ制御部１０５は、バススレーブである。データバス１０４は、ＣＰＵ１０１、画像処理部１０２、画像処理部１０３およびメモリ制御部１０５を相互に接続する。

ＣＰＵ１０１は、電子機器１００の構成要素および電子機器１００の動作を制御する制御部として動作する。ＣＰＵ１０１は、データバス１０４に接続される。ＣＰＵ１０１は、データバス１０４およびメモリ制御部１０５を介して、メモリ１０６にデータを書き込んだり、メモリ１０６からデータを読み出したりする。

画像処理部１０２および画像処理部１０３は、それぞれ、データバス１０４に接続され、画像処理を行う。画像処理部１０２は、データバス１０４およびメモリ制御部１０５を介して、メモリ１０６にデータを書き込んだり、メモリ１０６からデータを読み出したりする。画像処理部１０３も、データバス１０４およびメモリ制御部１０５を介して、メモリ１０６にデータを書き込んだり、メモリ１０６からデータを読み出したりする。

メモリ１０６は、例えばＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）である。メモリ１０６は、ＣＰＵ１０１、画像処理部１０２または画像処理部１０３が使用するデータを記憶するメモリである。また、メモリ１０６は、データの書き込みとデータの読み出しとが排他的に行われるシングルポートＳＲＡＭ（１ポートＳＲＡＭ）である。

メモリ制御部１０５は、ＣＰＵ１０１、画像処理部１０２または画像処理部１０３が発行する書き込みトランザクションまたは読み出しトランザクションに基づいて、メモリ１０６に対するメモリアクセスを制御する。また、メモリ制御部１０５は、書き込みトランザクションと読み出しトランザクションとを並行して処理する場合には、複数のメモリアクセスの競合を調停し、データの書き込みおよびデータの読み出しを行う。

図２は、メモリ制御部１０５の構成要素を説明するためのブロック図である。

図２に示すように、メモリ制御部１０５は、書き込みアドレスインタフェース部２０１、書き込みデータインタフェース部２０２、読み出しアドレスインタフェース部２０３、読み出しデータインタフェース部２０４、調停部２０５を有する。メモリ制御部１０５の各構成要素は、後述する機能を実現するための電子回路を有する。

書き込みアドレスインタフェース部２０１は、データバス１０４と調停部２０５との間に接続される。書き込みアドレスインタフェース部２０１は、書き込みアドレス情報を入力可能なことを示すレディ信号ＷＡｒをデータバス１０４に出力する。また、書き込みアドレスインタフェース部２０１は、メモリ１０６の書き込みアドレスＷＡと、書き込みバースト転送長ＷＬと、バリッド信号ＷＡｖとをデータバス１０４から入力する。バリッド信号ＷＡｖは、書き込みアドレスＷＡおよび書き込みバースト転送長ＷＬが有効な情報であることを示す。

書き込みデータインタフェース部２０２は、データバス１０４と調停部２０５との間に接続される。書き込みデータインタフェース部２０２は、書き込みデータ情報を入力可能なことを示すレディ信号ＷＤｒをデータバス１０４に出力する。また、書き込みデータインタフェース部２０２は、メモリ１０６に対する書き込みデータＷＤと、書き込みデータＷＤが有効な情報であることを示すバリッド信号ＷＤｖとをデータバス１０４から入力する。

読み出しアドレスインタフェース部２０３は、データバス１０４と調停部２０５との間に接続される。読み出しアドレスインタフェース部２０３は、読み出しアドレス情報を入力可能なことを示すレディ信号ＲＡｒをデータバス１０４に出力する。また、読み出しアドレスインタフェース部２０３は、メモリ１０６の読み出しアドレスＲＡと、読み出しバースト転送長ＲＬと、バリッド信号ＲＡｖとをデータバス１０４から入力する。バリッド信号ＲＡｖは、読み出しアドレスＲＡおよび読み出しバースト転送長ＲＬが有効な情報であることを示す。

読み出しデータインタフェース部２０４は、データバス１０４と調停部２０５との間に接続される。読み出しデータインタフェース部２０４は、調停部２０５がメモリ１０６から読み出した読み出しデータＲＤと読み出しデータＲＤが有効な情報であることを示すバリッド信号ＲＤｖとをデータバス１０４に出力する。また、読み出しデータインタフェース部２０４は、データバス１０４がデータを入力可能なことを示すレディ信号ＲＤｒを入力する。

調停部２０５は、メモリ１０６へデータの書き込む処理を書き込みアドレス情報に基づいて制御し、メモリ１０６からデータ読み出す処理を読み出しアドレス情報に基づいて制御する。調停部２０５は、複数のメモリアクセスの競合が発生したときに、書き込みトランザクションの方を優先するか否かを判定するための優先フラグを有する。調停部２０５は、チップイネーブル信号ＣＥと、ライトイネーブル信号ＷＥと、メモリアドレスＭＡと、書き込みデータＭＷＤとをメモリ１０６に出力し、読み出しデータＭＲＤをメモリ１０６から入力する。チップイネーブル信号ＣＥは、書き込みまたは読み出しを有効化する信号である。ライトイネーブル信号ＷＥは、データの書き込みを示す信号である。メモリアドレスＭＡは、メモリ１０６上の書き込みアドレスまたは読み出しアドレスを示す。

図３（Ａ）および図３（Ｂ）は、メモリ制御部１０５の制御方法を説明するためのタイミングチャートである。メモリ制御部１０５は、同期クロック信号ＣＫの立ち上がりエッジで動作する同期回路である。

図３（Ａ）は、メモリ制御部１０５が書き込みアドレス情報および書き込みデータ情報を入力したときのメモリ制御部１０５の制御方法を説明するためのタイミングチャートである。例えば、メモリ制御部１０５は、データバス１０４を介して、画像処理部１０２が発行した書き込みトランザクションを入力する。

時刻Ｔ３０１では、書き込みアドレスインタフェース部２０１は、レディ信号ＷＡｒおよびバリッド信号ＷＡｖが１のとき、書き込みアドレスＷＡおよび書き込みバースト転送長ＷＬを画像処理部１０２から入力する。例えば、書き込みバースト転送長ＷＬは１２８である。書き込みアドレスインタフェース部２０１は、書き込みアドレスＷＡおよび書き込みバースト転送長ＷＬを調停部２０５に出力する。

書き込みデータインタフェース部２０２は、レディ信号ＷＤｒおよびバリッド信号ＷＤｖが１のとき、メモリ１０６に対する書き込みデータＷＤを画像処理部１０２から入力する。そして、書き込みデータインタフェース部２０２は、書き込みデータＷＤを調停部２０５に出力する。

時刻Ｔ３０２では、調停部２０５は、書き込みアドレスＷＡ、書き込みバースト転送長ＷＬおよび書き込みデータＷＤに基づいて、チップイネーブル信号ＣＥ、ライトイネーブル信号ＷＥ、メモリアドレスＭＡおよび書き込みデータＭＷＤの出力を開始する。メモリアドレスＭＡは、書き込みアドレスＷＡが示す開始アドレスから、書き込みバースト転送長ＷＬに対応する終了アドレスまで順にインクリメントされる。書き込みデータＭＷＤは、書き込みデータＷＤに対応する。メモリ１０６は、チップイネーブル信号ＣＥおよびライトイネーブル信号ＷＥが１のとき、メモリ１０６上のメモリアドレスＭＡに書き込みデータＭＷＤを書き込む。

時刻Ｔ３０３では、書き込みデータインタフェース部２０２は、書き込みアドレスインタフェース部２０１が時刻Ｔ３０１において入力開始した書き込みバースト転送長ＷＬに対応する長さの最後の書き込みデータＷＡの入力を終了する。そして、次のクロックサイクルにおいて、書き込みデータインタフェース部２０２は、バースト転送の最後の書き込みデータＭＷＤの書き込みを行う。

図３（Ｂ）は、メモリ制御部１０５が読み出しアドレス情報および読み出しデータ情報を入力したときのメモリ制御部１０５の制御方法を説明するためのタイミングチャートである。例えば、メモリ制御部１０５は、データバス１０４を介して、画像処理部１０３が発行した読み出しトランザクションを入力する。

時刻Ｔ３１１では、読み出しアドレスインタフェース部２０３は、レディ信号ＲＡｒおよびバリッド信号ＲＡｖが１のとき、読み出しアドレスＲＡおよび読み出しバースト転送長ＲＬを画像処理部１０３から入力する。例えば、読み出しバースト転送長ＲＬは４である。読み出しアドレスインタフェース部２０３は、読み出しアドレスＲＡおよび読み出しバースト転送長ＲＬを調停部２０５に出力する。

時刻Ｔ３１２では、調停部２０５は、読み出しアドレスＲＡおよび読み出しバースト転送長ＲＬに基づいて、１のチップイネーブル信号ＣＥおよび０のライトイネーブル信号ＷＥの出力を開始する。メモリ１０６は、チップイネーブル信号ＣＥが１であり、ライトイネーブル信号ＷＥが０のとき、メモリ１０６上のメモリアドレスＭＡに記憶されているデータを読み出し、その読み出したデータを読み出しデータＭＲＤとして調停部２０５に出力する。メモリアドレスＭＡは、読み出しアドレスＲＡが示す開始アドレスから、読み出しバースト転送長ＲＬに対応する終了アドレスまで順にインクリメントされる。調停部２０５は、読み出しデータＭＲＤを読み出しデータインタフェース部２０４に出力する。

次のクロックサイクルでは、読み出しデータインタフェース部２０４は、読み出しデータＭＲＤを基に、読み出しデータＲＤおよび１のバリッド信号ＲＤｖを、データバス１０４を介して画像処理部１０３に出力する。１のバリッド信号ＲＤｖは、読み出しデータＭＲＤが有効な情報であることを示す。読み出しデータＲＤは、読み出しデータＭＲＤに対応する。

時刻Ｔ３１３では、読み出しデータインタフェース部２０４は、読み出しバースト転送長ＲＬに対応する長さの読み出しデータＲＤを画像処理部１０３に出力する処理を終了する。

図４は、クロック単位に行われるメモリ制御部１０５の制御方法を説明するためのフローチャートである。以下、図４を参照して、メモリ制御部１０５が複数のメモリアクセスの競合を調停する方法について説明する。メモリ制御部１０５は、書き込みトランザクションまたは読み出しトランザクションが入力されると、メモリ１０６にデータを書き込む書き込み処理とメモリ１０６からデータを読み出す読み出し処理とを制御する。

調停部２０５の優先フラグは、書き込みトランザクションを優先するか否かを示すフラグであり、一例として初期状態では「１」である。優先フラグの「１」は、書き込みトランザクションを優先することを意味する。優先フラグの「０」は、読み出しトランザクションを優先することを意味する。

メモリ制御部１０５は、レディ信号ＷＡｒを１にして、バスマスタから書き込みトランザクションを入力するために待機し、レディ信号ＲＡｒを１にして、読み出しトランザクションを入力するために待機する。バスマスタは、ＣＰＵ１０１、画像処理部１０２または画像処理部１０３である。書き込みトランザクションの入力は、例えば、図３（Ａ）の時刻Ｔ３０１におけるバリッド信号ＷＡｖ、書き込みアドレスＷＡおよび書き込みバースト転送長ＷＬの入力である。読み出しトランザクションの入力は、例えば、図３（Ｂ）の時刻Ｔ３１１におけるバリッド信号ＲＡｖ、読み出しアドレスＲＡおよび読み出しバースト転送長ＲＷＬの入力である。メモリ制御部１０５は、書き込みトランザクションまたは読み出しトランザクションが入力されると、書き込みトランザクションまたは読み出しトランザクションを開始する。

ステップＳ４０１では、メモリ制御部１０５は、書き込みトランザクションおよび読み出しトランザクションの少なくとも一つが処理中であるか否かを判定する。メモリ制御部１０５は、書き込みトランザクションおよび読み出しトランザクションのいずれも処理中でない場合には、ステップＳ４０１を繰り返す（Ｓ４０１でＮＯ）。メモリ制御部１０５は、書き込みトランザクションおよび読み出しトランザクションの少なくとも一つが処理中である場合には、ステップＳ４０２に進む（Ｓ４０１でＹＥＳ）。

ステップＳ４０２では、メモリ制御部１０５は、書き込みトランザクションが処理中であるか否かを判定する。メモリ制御部１０５は、書き込みトランザクションが処理中であると判定した場合には、ステップＳ４０３に進む（Ｓ４０２でＹＥＳ）。メモリ制御部１０５は、書き込みトランザクションが処理中でないと判定した場合には、ステップＳ４０８に進む（Ｓ４０２でＮＯ）。

ステップＳ４０３では、メモリ制御部１０５は、読み出しトランザクションが処理中であるか否かを判定する。メモリ制御部１０５は、読み出しトランザクションが処理中であると判定した場合には、ステップＳ４０４に進む（Ｓ４０３でＹＥＳ）。メモリ制御部１０５は、読み出しトランザクションが処理中でないと判定した場合には、ステップＳ４０７に進む（Ｓ４０３でＮＯ）。

ステップＳ４０４は、書き込みトランザクションと読み出しトランザクションとが競合する場合に行われる処理である。ステップＳ４０４では、調停部２０５は、優先フラグが１であるか否かを判定する。調停部２０５は、優先フラグが１であると判定した場合には、ステップＳ４０５に進み（Ｓ４０４でＹＥＳ）、優先フラグが０であると判定した場合には、ステップＳ４０６に進む（Ｓ４０４でＮＯ）。

ステップＳ４０５では、書き込みデータインタフェース部２０２は、レディ信号ＷＤｒを１にすることにより、書き込みデータＷＤを入力可能な状態にする。調停部２０５は、チップイネーブル信号ＣＥを１にし、ライトイネーブル信号ＷＥを１にする。さらに、調停部２０５は、書き込みデータＭＷＤをメモリ１０６に書き込む処理を制御する。そして、調停部２０５は、優先フラグを０にし、図４のフローチャートが終了する。

ステップＳ４０６では、書き込みデータインタフェース部２０２は、レディ信号ＷＤｒを０にすることにより、書き込みデータＷＤの入力を停止する。調停部２０５は、チップイネーブル信号ＣＥを１にし、ライトイネーブル信号ＷＥを０にする。さらに、調停部２０５は、メモリ１０６から読み出しデータＭＲＤを読み出す処理を制御する。そして、調停部２０５は、優先フラグを１にし、図４のフローチャートが終了する。

ステップＳ４０７では、書き込みデータインタフェース部２０２は、レディ信号ＷＤｒを１にすることにより、書き込みデータＷＤを入力可能な状態にする。調停部２０５は、チップイネーブル信号ＣＥを１にし、ライトイネーブル信号ＷＥを１にする。さらに、調停部２０５は、書き込みデータＭＷＤをメモリ１０６に書き込む処理を制御する。この処理は、図３（Ａ）の処理に対応する。そして、調停部２０５は、優先フラグを０にし、図４のフローチャートが終了する。

ステップＳ４０８では、調停部２０５は、チップイネーブル信号ＣＥを１にし、ライトイネーブル信号ＷＥを０にする。さらに、調停部２０５は、メモリ１０６から読み出しデータＭＲＤを読み出す処理を制御する。この処理は、図３（Ｂ）の処理に対応する。そして、調停部２０５は、優先フラグを１にし、図４のフローチャートが終了する。

図５は、書き込みトランザクションと読み出しトランザクションとが競合した場合のメモリ制御部１０５の制御方法を説明するためのタイミングチャートである。メモリ制御部１０５は、画像処理部１０２が発行した書き込みトランザクションと画像処理部１０３が発行した読み出しトランザクションを入力し、図４のフローチャートに基づく制御を行う。

時刻Ｔ５０１では、書き込みアドレスインタフェース部２０１は、レディ信号ＷＡｒおよびバリッド信号ＷＡｖが１のとき、書き込みアドレスＷＡおよび書き込みバースト転送長ＷＬを画像処理部１０２から入力する。例えば、書き込みバースト転送長ＷＬは１２８である。書き込みアドレスインタフェース部２０１は、書き込みアドレスＷＡおよび書き込みバースト転送長ＷＬを調停部２０５に出力する。書き込みデータインタフェース部２０２は、レディ信号ＷＤｒの１を維持し、書き込みデータＷＤの入力を開始する。メモリ制御部１０５は、書き込みトランザクションが処理中であり、読み出しトランザクションが処理中でないので、ステップＳ４０７に進む（Ｓ４０３でＮＯ）。

時刻Ｔ５０２では、調停部２０５は、ステップＳ４０７の処理を行う。ステップＳ４０７では、調停部２０５は、チップイネーブル信号ＣＥを１にし、ライトイネーブル信号ＷＥを１にする。さらに、調停部２０５は、メモリ１０６のメモリアドレスＭＡに書き込みデータＭＷＤを書き込む処理を制御する。そして、調停部２０５は、優先フラグを０にする。

時刻Ｔ５０３は、バースト転送による書き込み処理の途中の時刻である。時刻Ｔ５０３では、読み出しアドレスインタフェース部２０３は、レディ信号ＲＡｒおよびバリッド信号ＲＡｖが１のとき、読み出しアドレスＲＡおよび読み出しバースト転送長ＲＬを画像処理部１０３から入力し、レディ信号ＲＡｒを０にする。例えば、読み出しバースト転送長ＲＬは４である。読み出しアドレスインタフェース部２０３は、読み出しアドレスＲＡおよび読み出しバースト転送長ＲＬを調停部２０５に出力する。メモリ制御部１０５は、書き込みトランザクションおよび読み出しトランザクションが処理中であるので、ステップＳ４０４に進む（Ｓ４０３でＹＥＳ）。ステップＳ４０４では、調停部２０５は、優先フラグが０であるので、ステップＳ４０６に進む（Ｓ４０４でＮＯ）。

時刻Ｔ５０４では、調停部２０５は、ステップＳ４０６の処理を行う。ステップＳ４０６では、書き込みデータインタフェース部２０２は、レディ信号ＷＤｒを０にすることにより、書き込みデータＷＤの入力を停止する。調停部２０５は、チップイネーブル信号ＣＥを１にし、ライトイネーブル信号ＷＥを０にする。さらに、調停部２０５は、メモリ１０６から読み出しデータＭＲＤを読み出す処理を制御する。そして、調停部２０５は、優先フラグを１にする。

時刻Ｔ５０５では、メモリ制御部１０５は、書き込みトランザクションおよび読み出しトランザクションが処理中であるので、ステップＳ４０４に進む（Ｓ４０３でＹＥＳ）。ステップＳ４０４では、調停部２０５は、優先フラグが１であるので、ステップＳ４０５に進む（Ｓ４０４でＹＥＳ）。ステップＳ４０５では、書き込みデータインタフェース部２０２は、レディ信号ＷＤｒを１にすることにより、書き込みデータＷＤの入力を再開する。調停部２０５は、チップイネーブル信号ＣＥを１にし、ライトイネーブル信号ＷＥを１に。さらに、調停部２０５は、書き込みデータＭＷＤをメモリ１０６に書き込む処理を制御する。そして、調停部２０５は、優先フラグを０にする。

以下、同様に、調停部２０５は、クロック信号ＣＫのサイクル毎に、メモリ１０６にデータを書き込む書き込み処理とメモリ１０６からデータを読み出す読み出し処理とが交互に繰り返されるように制御する。

時刻Ｔ５０６では、調停部２０５は、読み出しトランザクションを完了し、レディ信号ＲＡｒを１にする。メモリ制御部１０５は、書き込みトランザクションが処理中であり、読み出しトランザクションが処理中でないので、ステップＳ４０７に進む（Ｓ４０３でＮＯ）。ステップＳ４０７では、調停部２０５は、チップイネーブル信号ＣＥを１にし、ライトイネーブル信号ＷＥを１にすることにより、書き込みデータＭＷＤをメモリ１０６に書き込む処理を再開する。そして、調停部２０５は、優先フラグを０にする。

時刻Ｔ５０７は、バースト転送による書き込み処理の途中の時刻である。時刻Ｔ５０７では、読み出しアドレスインタフェース部２０３は、レディ信号ＲＡｒおよびバリッド信号ＲＡｖが１のとき、読み出しアドレスＲＡおよび読み出しバースト転送長ＲＬを画像処理部１０３から入力し、レディ信号ＲＡｒを０にする。例えば、読み出しバースト転送長ＲＬは４である。読み出しアドレスインタフェース部２０３は、読み出しアドレスＲＡおよび読み出しバースト転送長ＲＬを調停部２０５に出力する。メモリ制御部１０５は、書き込みトランザクションおよび読み出しトランザクションが処理中であるので、ステップＳ４０４に進む（Ｓ４０３でＹＥＳ）。ステップＳ４０４では、調停部２０５は、優先フラグが０であるので、ステップＳ４０６に進む（Ｓ４０４でＮＯ）。

ステップＳ４０６では、書き込みデータインタフェース部２０２は、レディ信号ＷＤｒを０にすることにより、書き込みデータＷＤの入力を停止する。調停部２０５は、チップイネーブル信号ＣＥを１にし、ライトイネーブル信号ＷＥを０にする。さらに、調停部２０５は、メモリ１０６から読み出しデータＭＲＤを読み出す処理を制御する。そして、調停部２０５は、優先フラグを１にする。以下、時刻Ｔ５０３以降と同様に、調停部２０５は、クロック信号ＣＫのサイクル毎に、メモリ１０６にデータを書き込む書き込み処理とメモリ１０６からデータを読み出す読み出し処理とが交互に繰り返されるように制御する。

例えば、画像処理部１０２は、書き込みトランザクションを発行するバスマスタである。画像処理部１０３は、読み出しトランザクションを発行するバスマスタである。

メモリ制御部１０５は、画像処理部１０２が発行する書き込みトランザクションと、画像処理部１０３が発行する読み出しトランザクションとが競合する場合、ステップＳ４０４に進む（Ｓ４０３でＹＥＳ）。その場合、調停部２０５は、クロックサイクルごとに、メモリ１０６にデータを書き込む書き込み処理と、メモリ１０６からデータを読み出す読み出し処理とが交互に繰り返されるように制御する。

調停部２０５は、上記の競合の場合において、前回の処理が書き込み処理である場合には、読み出し処理を行うように制御し、前回の処理が読み出し処理である場合には、書き込み処理を行うように制御する。また、調停部２０５は、上記の競合の場合、優先フラグに応じて、書き込み処理または読み出し処理を行うように制御する。

以上説明したように、実施形態１によれば、調停部２０５は、書き込み処理を行った後に優先フラグを０にし、読み出し処理を行った後に優先フラグを１にする。これにより、調停部２０５は、書き込み処理と読み出し処理とが競合する場合であっても、読み出し処理を効率的に処理することができる。

なお、実施形態１では、バスマスタは、ＣＰＵ１０１、画像処理部１０２および画像処理部１０３であり、データバス１０４に接続される構成を説明したが、バスマスタの数は限定されない。より多くのバスマスタがデータバス１０４に接続され、それぞれのバスマスタがメモリ１０６に対するメモリアクセスを行う構成であってもよい。図２で説明したデータバス１０４およびメモリ制御部１０５の間で入力または出力される信号の機能および信号数は一例であり、上述した例に限定されない。

さらに、一例として示した図３（Ａ）、図３（Ｂ）および図５で示した信号の波形は、メモリ制御部１０５およびメモリ１０６の回路構成によって、バッファによるクロックサイクルのずれがあってもよい。また、信号の論理の極性の意味が異なるものでもよく、信号の波形は限定されない。

［実施形態２］
図６は、実施形態２における電子機器６００の構成要素を説明するためのブロック図である。実施形態２における電子機器６００の構成要素のうち、実施形態１における電子機器１００の構成要素と同様の構成要素については、同じ符号を付してそれらの説明を省略する。

図６に示すように、電子機器６００は、ＣＰＵ１０１、画像処理部１０２、画像処理部１０３、データバス１０４、メモリ制御部６０５、メモリ６０６を有する。電子機器６００の各構成要素は、後述する機能を実現するための電子回路を有する。

ＣＰＵ１０１、画像処理部１０２および画像処理部１０３は、それぞれ、バスマスタである。メモリ制御部６０５は、バススレーブである。データバス１０４は、ＣＰＵ１０１、画像処理部１０２、画像処理部１０３およびメモリ制御部６０５を相互に接続する。

メモリ６０６は、複数のシングルポートＳＲＡＭ（１ポートＳＲＡＭ）を有する。複数のシングルポートＳＲＡＭはいずれも、データの書き込みとデータの読み出しとが排他的に行われる。また、メモリ６０６は、メモリ６０６上のアドレス領域を分割して、複数のシングルポートＳＲＡＭに連続するアドレス領域を設定する。

メモリ制御部６０５は、データバス１０４に接続され、バスマスタが発行する書き込みトランザクションまたは読み出しトランザクションに基づいて、メモリ６０６に対するメモリアクセスを制御する。メモリ制御部６０５は、書き込みトランザクションと読み出しトランザクションとが競合する場合、複数のメモリアクセスの競合を調停し、メモリ６０６にデータを書き込む書き込み処理とメモリ６０６からデータを読み出す読み出し処理とを制御する。

図７は、メモリ制御部６０５の構成要素を説明するためのブロック図である。

メモリ制御部６０５は、書き込みアドレスインタフェース部２０１、書き込みデータインタフェース部２０２、読み出しアドレスインタフェース部２０３、読み出しデータインタフェース部２０４、調停部７０１、セレクタ７０２を有する。メモリ制御部６０５の各構成要素は、後述する機能を実現するための電子回路を有する。

メモリ６０６は、複数のメモリバンク７１１～７１４を有する。複数のメモリバンク７１１～７１４はいずれも、データの書き込みとデータの読み出しとが排他的に行われるシングルポートＳＲＡＭである。メモリ６０６は、一例として、メモリ６０６上のアドレスを４分割して、メモリバンク７１１、メモリバンク７１２、メモリバンク７１３およびメモリバンク７１４の４個のシングルポートＳＲＡＭ上のアドレスに連続アドレスを設定する。

メモリバンク７１１は、チップイネーブル信号ＣＥ１と、ライトイネーブル信号ＷＥ１と、メモリアドレスＭＡ１と、書き込みデータＭＷＤ１とをセレクタ７０２から入力し、読み出しデータＭＲＤ１をセレクタ７０２に出力する。

メモリバンク７１２は、チップイネーブル信号ＣＥ２と、ライトイネーブル信号ＷＥ２と、メモリアドレスＭＡ２と、書き込みデータＭＷＤ２とをセレクタ７０２から入力し、読み出しデータＭＲＤ２をセレクタ７０２に出力する。

メモリバンク７１３は、チップイネーブル信号ＣＥ３と、ライトイネーブル信号ＷＥ３と、メモリアドレスＭＡ３と、書き込みデータＭＷＤ３とをセレクタ７０２から入力し、読み出しデータＭＲＤ３をセレクタ７０２に出力する。

メモリバンク７１４は、チップイネーブル信号ＣＥ４と、ライトイネーブル信号ＷＥ４と、メモリアドレスＭＡ４と、書き込みデータＭＷＤ４とをセレクタ７０２から入力し、読み出しデータＭＲＤ４をセレクタ７０２に出力する。

チップイネーブル信号ＣＥ１～ＣＥ４は、図２のチップイネーブル信号ＣＥと同様である。ライトイネーブル信号ＷＥ１～ＷＥ４は、図２のライトイネーブル信号ＷＥと同様である。メモリアドレスＭＡ１～ＭＡ４は、図２のメモリアドレスＭＡと同様である。書き込みデータＭＷＤ１～ＭＷＤ４は、図２の書き込みデータＭＷＤと同様である。読み出しデータＭＲＤ１～ＭＲＤ４は、図２の読み出しデータＭＲＤと同様である。

メモリ制御部６０５は、図２のメモリ制御部１０５に対して、調停部７０１の構成が異なり、セレクタ７０２が追加される。調停部７０１は、メモリ６０６にデータを書き込む書き込み処理とメモリ１０６からデータを読み出す読み出し処理とが競合した場合、書き込みアドレス情報および読み出しアドレス情報に基づいて、メモリバンク７１１～７１４のいずれに対する書き込みおよび読み出しかを判別し、メモリバンクを決定する。セレクタ７０２は、調停部７０１の判別結果に基づいて、メモリバンク７１１～７１４のそれぞれに対応するデータの書き込みおよび読み取り制御を、実施形態１におけるメモリ１０６に対する制御と同様に行う。

調停部７０１は、書き込みトランザクションと読み出しトランザクションとが競合した場合、書き込み対象のメモリバンクと読み出し対象のメモリバンクとが同一であるか否かを判定する。調停部７０１は、書き込み対象のメモリバンクと読み出し対象のメモリバンクとが同一である場合には実施形態１と同様に調停する。調停部７０１は、書き込み対象のメモリバンクと読み出し対象のメモリバンクとが同一でない場合には、書き込みおよび読み出しをそれぞれ独立に並列に制御する。メモリ制御部６０５は、より短期間に、多くのトランザクションを処理することができ、データの書き込みおよびデータの読み出し性能が向上する。

図８は、クロック単位に行われるメモリ制御部６０５の制御方法を説明するためのフローチャートである。以下、図８を参照して、メモリ制御部６０５が複数のメモリアクセスの競合を調停する方法について説明する。メモリ制御部６０５は、書き込みトランザクションまたは読み出しトランザクションが入力されると、メモリバンク７１１～７１４にデータを書き込む書き込み処理とメモリバンク７１１～７１４からデータを読み出す読み出し処理とを制御する。

調停部７０１の優先フラグは、書き込みトランザクションを優先するか否かを示すフラグであり、一例として初期状態では「１」である。優先フラグの「１」は、書き込みトランザクションを優先することを意味する。優先フラグの「０」は、読み出しトランザクションを優先することを意味する。

メモリ制御部６０５は、レディ信号ＷＡｒを１にして、書き込みトランザクションを入力するために待機し、レディ信号ＲＡｒを１にして、読み出しトランザクションを入力するために待機する。

ステップＳ８０１では、メモリ制御部６０５は、書き込みトランザクションおよび読み出しトランザクションの少なくとも一つが処理中であるか否かを判定する。メモリ制御部６０５は、書き込みトランザクションおよび読み出しトランザクションのいずれも処理中でない場合には、ステップＳ８０１を繰り返す（Ｓ８０１でＮＯ）。メモリ制御部６０５は、書き込みトランザクションおよび読み出しトランザクションの少なくとも一つが処理中である場合には、ステップＳ８０２に進む（Ｓ８０１でＹＥＳ）。

ステップＳ８０２では、調停部７０１は、入力した書き込みアドレスＷＡまたは読み出しアドレスＲＡに基づいて、書き込み対象または読み出し対象が４つのメモリバンク７１１～７１４のうちのいずれであるのかを決定する。

ステップＳ８０３では、メモリ制御部６０５は、書き込みトランザクションが処理中であるか否かを判定する。メモリ制御部６０５は、書き込みトランザクションが処理中であると判定した場合には、ステップＳ８０４に進む（Ｓ８０３でＹＥＳ）。メモリ制御部６０５は、書き込みトランザクションが処理中でないと判定した場合には、ステップＳ８１１に進む（Ｓ８０３でＮＯ）。

ステップＳ８０４では、メモリ制御部６０５は、読み出しトランザクションが処理中であるか否かを判定する。メモリ制御部６０５は、読み出しトランザクションが処理中であると判定した場合には、ステップＳ８０５に進む（Ｓ８０４でＹＥＳ）。メモリ制御部６０５は、読み出しトランザクションが処理中でないと判定した場合には、ステップＳ８１０に進む（Ｓ８０４でＮＯ）。

ステップＳ８０５は、書き込みトランザクションと読み出しトランザクションとが競合する場合に行われる処理である。ステップＳ８０５では、調停部７０１は、ステップＳ８０２で決定した書き込み対象のメモリバンクと読み出し対象のメモリバンクとが同一であるか否かを判定する。調停部７０１は、同一であると判定した場合には、書き込みトランザクションと読み出しトランザクションとが競合するので、ステップＳ８０６に進む（Ｓ８０５でＹＥＳ）。調停部７０１は、同一でないと判定した場合には、書き込みトランザクションと読み出しトランザクションとが競合しないので、ステップＳ８０９に進む（Ｓ８０５でＮＯ）。

ステップＳ８０６では、調停部７０１は、優先フラグが１であるか否かを判定する。調停部７０１は、優先フラグが１であると判定した場合には、ステップＳ８０７に進み（Ｓ８０６でＹＥＳ）、優先フラグが０であると判定した場合には、ステップＳ８０８に進む（Ｓ８０６でＮＯ）。

ステップＳ８０７では、書き込みデータインタフェース部２０２は、レディ信号ＷＤｒを１にすることにより、書き込みデータＷＤを入力可能な状態にする。調停部７０１は、ステップＳ８０２で決定した書き込み対象のメモリバンクのチップイネーブル信号ＣＥ１～ＣＥ４を１にし、書き込み対象のメモリバンクのライトイネーブル信号ＷＥ１～ＷＥ４を１にする。さらに、調停部７０１は、ステップＳ８０２で決定した書き込み対象のメモリバンクに書き込みデータを書き込む処理を制御する。そして、調停部７０１は、優先フラグを０にし、図８のフローチャートが終了する。

ステップＳ８０８では、書き込みデータインタフェース部２０２は、レディ信号ＷＤｒを０にすることにより、書き込みデータＷＤの入力を停止する。調停部７０１は、ステップＳ８０２で決定した読み出し対象のメモリバンクのチップイネーブル信号ＣＥ１～ＣＥ４を１にし、読み出し対象のメモリバンクのライトイネーブル信号ＷＥ１～ＷＥ４を０にする。さらに、調停部７０１は、ステップＳ８０２で決定した読み出し対象のメモリバンクから読み出しデータＭＲＤ１～ＭＲＤ４を読み出す処理を制御する。そして、調停部７０１は、優先フラグを１にし、図８のフローチャートが終了する。

ステップＳ８０９では、書き込みデータインタフェース部２０２は、レディ信号ＷＤｒを１にすることにより、書き込みデータＷＤを入力可能な状態にする。調停部７０１は、ステップＳ８０２で決定した書き込み対象のメモリバンクのチップイネーブル信号ＣＥ１～ＣＥ４を１にし、書き込み対象のメモリバンクのライトイネーブル信号ＷＥ１～ＷＥ４を１にする。さらに、調停部７０１は、ステップＳ８０２で決定した書き込み対象のメモリバンクに書き込みデータを書き込む処理を制御する。

また、調停部７０１は、ステップＳ８０２で決定した読み出し対象のメモリバンクのチップイネーブル信号ＣＥ１～ＣＥ４を１にし、読み出し対象のメモリバンクのライトイネーブル信号ＷＥ１～ＷＥ４を０にする。さらに、調停部７０１は、ステップＳ８０２で決定した読み出し対象のメモリバンクから読み出しデータＭＲＤ１～ＭＲＤ４を読み出す処理を制御する。そして、図８のフローチャートが終了する。

ステップＳ８１０では、書き込みデータインタフェース部２０２は、レディ信号ＷＤｒを１にすることにより、書き込みデータＷＤを入力可能な状態にする。調停部７０１は、ステップＳ８０２で決定した書き込み対象のメモリバンクのチップイネーブル信号ＣＥ１～ＣＥ４を１にし、書き込み対象のメモリバンクのライトイネーブル信号ＷＥ１～ＷＥ４を１にする。さらに、調停部７０１は、ステップＳ８０２で決定した書き込み対象のメモリバンクに書き込みデータを書き込む処理を制御する。そして、調停部７０１は、優先フラグを０にし、図８のフローチャートが終了する。

ステップＳ８１１では、書き込みデータインタフェース部２０２は、レディ信号ＷＤｒを０にすることにより、書き込みデータＷＤの入力を停止する。調停部７０１は、ステップＳ８０２で決定した読み出し対象のメモリバンクのチップイネーブル信号ＣＥ１～ＣＥ４を１にし、読み出し対象のメモリバンクのライトイネーブル信号ＷＥ１～ＷＥ４を０にする。さらに、調停部７０１は、ステップＳ８０２で決定した読み出し対象のメモリバンクから読み出しデータＭＲＤ１～ＭＲＤ４を読み出す処理を制御する。そして、調停部７０１は、優先フラグを１にし、図８のフローチャートが終了する。

図９は、書き込みトランザクションと読み出しトランザクションとが競合した場合のメモリ制御部６０５の制御方法を説明するためのタイミングチャートである。メモリ制御部６０５は、画像処理部１０２が発行した書き込みトランザクションと画像処理部１０３が発行した読み出しトランザクションを入力し、図９のフローチャートに基づく制御を行う。

時刻Ｔ９０１では、書き込みアドレスインタフェース部２０１は、レディ信号ＷＡｒおよびバリッド信号ＷＡｖが１のとき、書き込みアドレスＷＡおよび書き込みバースト転送長ＷＬを画像処理部１０２から入力する。例えば、書き込みバースト転送長ＷＬは１２８である。書き込みデータインタフェース部２０２は、レディ信号ＷＤｒの１を維持し、書き込みデータＷＤの入力を開始する。ステップＳ８０２では、調停部７０１は、入力した書き込みアドレスＷＡに基づいて、例えば、書き込み対象のメモリバンクがメモリバンク７１１であることを決定する。メモリ制御部６０５は、書き込みトランザクションが処理中であり、読み出しトランザクションが処理中でないので、ステップＳ８１０に進む（Ｓ８０４でＮＯ）。

時刻Ｔ９０２では、調停部７０１は、ステップＳ８１０の処理を行う。ステップＳ８１０では、調停部７０１は、書き込み対象のメモリバンク７１１のチップイネーブル信号ＣＥ１を１にし、ライトイネーブル信号ＷＥ１を１にする。さらに、調停部７０１は、書き込みデータＭＷＤ１をメモリバンク７１１のメモリアドレスＭＡ１に書き込み処理を制御する。そして、調停部７０１は、優先フラグを０にする。

時刻Ｔ９０３は、バースト転送による書き込み処理の途中の時刻である。時刻Ｔ９０３では、読み出しアドレスインタフェース部２０３は、レディ信号ＲＡｒおよびバリッド信号ＲＡｖが１のとき、読み出しアドレスＲＡおよび読み出しバースト転送長ＲＬを画像処理部１０３から入力し、レディ信号ＲＡｒを０にする。例えば、読み出しバースト転送長ＲＬは４である。ステップＳ８０２では、調停部７０１は、入力した読み出しアドレスＲＡに基づいて、例えば、読み出し対象のメモリバンクがメモリバンク７１２であることを決定する。メモリ制御部６０５は、書き込みトランザクションおよび読み出しトランザクションが処理中であるので、ステップＳ８０５に進む（Ｓ８０４でＹＥＳ）。ステップＳ８０５では、調停部７０１は、書き込み対象のメモリバンクと読み出し対象のメモリバンクとが同一でないので、ステップＳ８０９に進む（Ｓ８０５でＮＯ）。

時刻Ｔ９０４では、調停部７０１は、ステップＳ８０９の処理を行う。ステップＳ８０９では、書き込みデータインタフェース部２０２は、レディ信号ＷＤｒを１にすることにより、書き込みデータＷＤを入力可能な状態にする。調停部７０１は、書き込み対象のメモリバンク７１１のチップイネーブル信号ＣＥ１を１にし、ライトイネーブル信号ＷＥ１を１にし、メモリバンク７１１に書き込みデータＭＷＤ１を書き込む処理を継続する。

また、調停部７０１は、読み出し対象のメモリバンク７１２のチップイネーブル信号ＣＥ２を１にし、ライトイネーブル信号ＷＥ２を０にする。これにより、調停部７０１は、メモリバンク７１２から読み出しデータＭＲＤ２を読み出す。調停部７０１は、メモリバンク７１２から読み出しデータＭＲＤ２を読み出す処理を開始する。以上のように、調停部７０１は、メモリバンク７１１に対する書き込み処理と並列に、メモリバンク７１２に対する読み取り処理を行う。

時刻Ｔ９０５は、バースト転送による読み出し処理の終了後の時刻であり、バースト転送による書き込み処理の途中の時刻である。時刻Ｔ９０５では、読み出しアドレスインタフェース部２０３は、レディ信号ＲＡｒおよびバリッド信号ＲＡｖが１のとき、読み出しアドレスＲＡおよび読み出しバースト転送長ＲＬを画像処理部１０３から入力し、レディ信号ＲＡｒを０にする。例えば、読み出しバースト転送長ＲＬは４である。ステップＳ８０２では、調停部７０１は、入力した読み出しアドレスＲＡに基づいて、例えば、読み出し対象のメモリバンクがメモリバンク７１１であることを決定する。メモリ制御部６０５は、書き込みトランザクションおよび読み出しトランザクションが処理中であるので、ステップＳ８０５に進む（Ｓ８０４でＹＥＳ）。ステップＳ８０５では、調停部７０１は、書き込み対象のメモリバンクと読み出し対象のメモリバンクとが同一であるので、ステップＳ８０６に進む（Ｓ８０５でＹＥＳ）。ステップＳ８０６では、調停部７０１は、優先フラグが０であるので、ステップＳ８０８に進む（Ｓ８０６でＮＯ）。

時刻Ｔ９０６では、調停部７０１は、ステップＳ８０８の処理を行う。ステップＳ８０８では、書き込みデータインタフェース部２０２は、レディ信号ＷＤｒを０にすることにより、書き込みデータＷＤの入力を停止する。調停部７０１は、読み出し対象のメモリバンク７１１のチップイネーブル信号ＣＥ１を１にし、ライトイネーブル信号ＷＥ１を０にする。さらに、調停部７０１は、読み出し対象のメモリバンク７１１から読み出しデータＭＲＤ１を読み出す処理を制御する。そして、調停部７０１は、優先フラグを１にする。調停部７０１は、メモリバンク７１１から読み出しデータＭＲＤ１を読み出す処理を開始する。

時刻Ｔ９０７では、メモリ制御部６０５は、書き込みトランザクションおよび読み出しトランザクションが処理中であり、書き込み対象のメモリバンクと読み出し対象のメモリバンクとが同一であるので、ステップＳ８０６に進む（Ｓ８０５でＹＥＳ）。ステップＳ８０６では、調停部７０１は、優先フラグが１であるので、ステップＳ８０７に進む（Ｓ８０６でＹＥＳ）。

時刻Ｔ９０８では、調停部７０１は、ステップＳ８０７の処理を行う。ステップＳ８０７では、書き込みデータインタフェース部２０２は、レディ信号ＷＤｒを１にすることにより、書き込みデータＷＤの入力を再開する。調停部７０１は、書き込み対象のメモリバンク７１１のチップイネーブル信号ＣＥ１を１にし、ライトイネーブル信号ＷＥ１を１にする。さらに、調停部７０１は、書き込み対象のメモリバンク７１１に書き込みデータを書き込む処理を制御する。そして、調停部７０１は、優先フラグを０にする。

以下、同様に、調停部７０１は、クロック信号ＣＫのサイクル毎に、メモリバンク７１１にデータを書き込む書き込み処理とメモリバンク７１１からデータを読み出す読み出し処理とが交互に繰り返されるように制御する。

時刻Ｔ９０８では、調停部７０１は、読み出しトランザクションを完了し、レディ信号ＲＡｒを１にする。メモリ制御部６０５は、書き込みトランザクションが処理中であり、読み出しトランザクションが処理中でないので、ステップＳ８１０に進む（Ｓ８０４でＮＯ）。ステップＳ８１０では、調停部７０１は、メモリバンク７１１のチップイネーブル信号ＣＥ１を１にし、ライトイネーブル信号ＷＥ１を１にする。これにより、調停部７０１は、メモリバンク７１１に書き込みデータＭＷＤ１を書き込む処理を再開する。そして、調停部７０１は、優先フラグを０にする。

メモリ制御部６０５は、画像処理部１０２が発行する書き込みトランザクションと、画像処理部１０３が発行する読み出しトランザクションとが競合する場合、ステップＳ８０５に進む（Ｓ８０４でＮＯ）。メモリ制御部６０５は、画像処理部１０２が発行する書き込みトランザクションの対象であるメモリバンクと、画像処理部１０３が発行する読み出しトランザクションの対象であるメモリバンクとが同じ場合、ステップＳ８０６に進む。その場合、調停部７０１は、クロックサイクルごとに、メモリバンクにデータを書き込む書き込み処理と、メモリバンクからデータを読み出す読み出し処理とが交互に繰り返されるように制御する。

メモリ制御部６０５は、画像処理部１０２が発行する書き込みトランザクションの対象であるメモリバンクと、画像処理部１０３が発行する読み出しトランザクションの対象であるメモリバンクが異なる場合、ステップＳ８０９に進む。ステップＳ８０９では、調停部７０１は、上記の異なるメモリバンクに対して書き込みと読み出しを並列に行うように制御する。

以上説明したように、実施形態２によれば、調停部７０１は、書き込みトランザクションおよび読み出しトランザクションが処理中である場合、書き込み対象のメモリバンクと読み出し対象のメモリバンクとが同一であるか否かを判定する。調停部７０１は、書き込み対象のメモリバンクと読み出し対象のメモリバンクとが同一である場合には、実施形態１と同様の調停を行うことができる。調停部７０１は、書き込み対象のメモリバンクと読み出し対象のメモリバンクとが同一でない場合には、書き込みおよび読み出しをそれぞれ独立に並列に行うことができる。これにより、調停部２０５は、書き込み処理と読み出し処理とが競合する場合であっても、読み出し処理を効率的に処理することができる。

［実施形態３］
実施形態３における電子機器１００の構成は、実施形態１における電子機器１００の構成と同様である。実施形態３が実施形態１と異なる点を説明する。実施形態３では、メモリ制御部１０５は、書き込みトランザクションまたは読み出しトランザクションが継続する場合には、継続するトランザクションを優先して調停を行う。従って、メモリ制御部１０５は、トランザクションを発行したバスマスタのメモリアクセス完了までのレイテンシを効率よく短くし、データ転送性能を向上することができる。特に、書き込みトランザクションおよび読み出しトランザクションが混み合っていないときや、短いバースト転送長のトランザクションが多い状況において、その効果が期待できる。

図１０は、クロック単位に行われるメモリ制御部１０５の制御方法を説明するためのフローチャートである。以下、図１０を参照して、複数のメモリアクセスの競合を調停する方法について説明する。メモリ制御部１０５は、書き込みトランザクションまたは読み出しトランザクションが入力されると、メモリ１０６にデータを書き込む書き込み処理とメモリ１０６からデータを読み出す読み出し処理とを制御する。実施形態３では、調停部２０５の優先フラグの設定条件が実施形態１と異なる。

調停部２０５の優先フラグは、一例として初期状態では「１」である。メモリ制御部１０５は、レディ信号ＷＡｒを１にして、書き込みトランザクションを入力するために待機し、レディ信号ＲＡｒを１にして、読み出しトランザクションを入力するために待機する。

ステップＳ１００１では、メモリ制御部１０５は、書き込みトランザクションおよび読み出しトランザクションの少なくとも一つが処理中であるか否かを判定する。メモリ制御部１０５は、書き込みトランザクションおよび読み出しトランザクションのいずれも処理中でない場合には、ステップＳ１００１を繰り返す（Ｓ１００１でＮＯ）。メモリ制御部１０５は、書き込みトランザクションおよび読み出しトランザクションの少なくとも一つが処理中である場合には、ステップＳ１００２に進む（Ｓ１００１でＹＥＳ）。

ステップＳ１００２では、メモリ制御部１０５は、書き込みトランザクションが処理中であるか否かを判定する。メモリ制御部１０５は、書き込みトランザクションが処理中であると判定した場合には、ステップＳ１００３に進む（Ｓ１００２でＹＥＳ）。メモリ制御部１０５は、書き込みトランザクションが処理中でないと判定した場合には、ステップＳ１００８に進む（Ｓ１００２でＮＯ）。

ステップＳ１００３では、メモリ制御部１０５は、読み出しトランザクションが処理中であるか否かを判定する。メモリ制御部１０５は、読み出しトランザクションが処理中であると判定した場合には、ステップＳ１００４に進む（Ｓ１００３でＹＥＳ）。メモリ制御部１０５は、読み出しトランザクションが処理中でないと判定した場合には、ステップＳ１００７に進む（Ｓ１００３でＮＯ）。

ステップＳ１００４は、書き込みトランザクションと読み出しトランザクションとが競合する場合に行われる処理である。ステップＳ１００４では、調停部２０５は、優先フラグが１であるか否かを判定する。調停部２０５は、優先フラグが１であると判定した場合には、ステップＳ１００５に進み（Ｓ１００４でＹＥＳ）、優先フラグが０であると判定した場合には、ステップＳ１００６に進む（Ｓ１００４でＮＯ）。

ステップＳ１００５では、書き込みデータインタフェース部２０２は、レディ信号ＷＤｒを１にすることにより、書き込みデータＷＤを入力可能な状態にする。調停部２０５は、チップイネーブル信号ＣＥを１にし、ライトイネーブル信号ＷＥを１にする。さらに、調停部２０５は、書き込みデータＭＷＤをメモリ１０６に書き込む処理を制御する。

ステップＳ１００６では、書き込みデータインタフェース部２０２は、レディ信号ＷＤｒを０にすることにより、書き込みデータＷＤの入力を停止する。調停部２０５は、チップイネーブル信号ＣＥを１にし、ライトイネーブル信号ＷＥを０にする。さらに、調停部２０５は、メモリ１０６から読み出しデータＭＲＤを読み出す処理を制御する。

ステップＳ１００７では、書き込みデータインタフェース部２０２は、レディ信号ＷＤｒを１にすることにより、書き込みデータＷＤを入力可能な状態にする。調停部２０５は、チップイネーブル信号ＣＥを１にし、ライトイネーブル信号ＷＥを１にする。そして、調停部２０５は、書き込みデータＭＷＤをメモリ１０６に書き込む処理を制御する。

ステップＳ１００８では、調停部２０５は、チップイネーブル信号ＣＥを１にし、ライトイネーブル信号ＷＥを０にする。さらに、調停部２０５は、メモリ１０６から読み出しデータＭＲＤを読み出す処理を制御する。

ステップＳ１００９では、調停部２０５は、書き込みトランザクションが次のクロック信号ＣＫのサイクルにおいても継続するか否かを判定する。調停部２０５は、書き込みトランザクションが継続すると判定した場合には、ステップＳ１０１１に進む（Ｓ１００９でＹＥＳ）。調停部２０５は、書き込みトランザクションが完了したと判定した場合には、ステップＳ１０１２に進む（Ｓ１００９でＮＯ）。

ステップＳ１０１０では、調停部２０５は、読み出しトランザクションが次のクロック信号ＣＫのサイクルにおいても継続するか否かを判定する。調停部２０５は、読み出しトランザクションが継続すると判定した場合には、ステップＳ１０１３に進む（Ｓ１０１０でＹＥＳ）。調停部２０５は、読み出しトランザクションが完了したと判定した場合には、ステップＳ１０１４に進む（Ｓ１０１０でＮＯ）。

ステップＳ１０１１では、調停部２０５は、優先フラグを１にし、図１０のフローチャートが終了する。

ステップＳ１０１２では、調停部２０５は、優先フラグを０にし、図１０のフローチャートが終了する。

ステップＳ１０１３では、調停部２０５は、優先フラグを０にし、図１０のフローチャートが終了する。

ステップＳ１０１４では、調停部２０５は、優先フラグを１にし、図１０のフローチャートが終了する。

図１１は、書き込みトランザクションと読み出しトランザクションとが競合した場合のメモリ制御部１０５の制御方法を説明するためのタイミングチャートである。メモリ制御部１０５は、画像処理部１０２が発行した書き込みトランザクションと画像処理部１０３が発行した読み出しトランザクションを入力し、図１０のフローチャートに基づく制御を行う。

時刻Ｔ１１０１では、書き込みアドレスインタフェース部２０１は、レディ信号ＷＡｒおよびバリッド信号ＷＡｖが１のとき、書き込みアドレスＷＡおよび書き込みバースト転送長ＷＬを画像処理部１０２から入力する。例えば、書き込みバースト転送長ＷＬは４である。書き込みデータインタフェース部２０２は、レディ信号ＷＤｒの１を維持し、書き込みデータＷＤの入力を開始する。メモリ制御部１０５は、書き込みトランザクションが処理中であり、読み出しトランザクションが処理中でないので、ステップＳ１００７に進む（Ｓ１００３でＮＯ）。

時刻Ｔ１１０２では、調停部２０５は、ステップＳ１００７の処理を行う。ステップＳ１００７では、調停部２０５は、チップイネーブル信号ＣＥを１にし、ライトイネーブル信号ＷＥを１にする。そして、調停部２０５は、メモリ１０６のメモリアドレスＭＡに書き込みデータＭＷＤを書き込む処理を制御する。ステップＳ１００９では、調停部２０５は、書き込みトランザクションが継続すると判定し、ステップＳ１０１１に進む。ステップＳ１０１１では、調停部２０５は、優先フラグを１にし、クロック信号ＣＫのサイクルの処理を終える。調停部２０５は、同様の処理を繰り返し、４サイクルで、４つの書き込みデータＷＤをメモリ１０６に書き込む。

時刻Ｔ１１０３では、調停部２０５は、ステップＳ１００７の処理を行う（Ｓ１００３でＮＯ）。ステップＳ１００７では、調停部２０５は、メモリ１０６のメモリアドレスＭＡに書き込みデータＭＷＤを書き込む処理を制御する。ステップＳ１００９では、調停部２０５は、書き込みトランザクションが完了したと判定し、ステップＳ１０１２に進む。ステップＳ１０１２では、調停部２０５は、優先フラグを０にし、クロック信号ＣＫのサイクルの処理を終える。

時刻Ｔ１１０４では、書き込みアドレスインタフェース部２０１は、レディ信号ＷＡｒおよびバリッド信号ＷＡｖが１のとき、書き込みアドレスＷＡおよび書き込みバースト転送長ＷＬを画像処理部１０２から入力する。例えば、書き込みバースト転送長ＷＬは４である。書き込みデータインタフェース部２０２は、レディ信号ＷＤｒの１を維持し、書き込みデータＷＤの入力を開始する。メモリ制御部１０５は、書き込みトランザクションが処理中であり、読み出しトランザクションが処理中でないので、ステップＳ１００７に進む（Ｓ１００３でＮＯ）。

時刻Ｔ１１０５では、調停部２０５は、ステップＳ１００７の処理を行う。ステップＳ１００７では、調停部２０５は、チップイネーブル信号ＣＥを１にし、ライトイネーブル信号ＷＥを１にする。そして、調停部２０５は、メモリ１０６のメモリアドレスＭＡに書き込みデータＭＷＤを書き込む処理を制御する。ステップＳ１００９では、調停部２０５は、書き込みトランザクションが継続すると判定し、ステップＳ１０１１に進む。ステップＳ１０１１では、調停部２０５は、優先フラグを１にし、クロック信号ＣＫのサイクルの処理を終える。

時刻Ｔ１１０６は、バースト転送による書き込み処理の途中の時刻である。時刻Ｔ１１０６では、読み出しアドレスインタフェース部２０３は、レディ信号ＲＡｒおよびバリッド信号ＲＡｖが１のとき、読み出しアドレスＲＡおよび読み出しバースト転送長ＲＬを画像処理部１０３から入力し、レディ信号ＲＡｒを０にする。例えば、読み出しバースト転送長ＲＬは４である。読み出しアドレスインタフェース部２０３は、読み出しアドレスＲＡおよび読み出しバースト転送長ＲＬを調停部２０５に出力する。メモリ制御部１０５は、書き込みトランザクションおよび読み出しトランザクションが処理中であるので、ステップＳ１００４に進む（Ｓ１００３でＹＥＳ）。ステップＳ１００４では、調停部２０５は、優先フラグが１であるので、ステップＳ１００５に進む（Ｓ１００４でＮＯ）。

ステップＳ１００５では、書き込みデータインタフェース部２０２は、レディ信号ＷＤｒを１にすることにより、書き込みデータＷＤを入力する。調停部２０５は、チップイネーブル信号ＣＥを１にし、ライトイネーブル信号ＷＥを１にする。そして、調停部２０５は、書き込みデータＭＷＤをメモリ１０６に書き込む処理を制御する。ステップＳ１００９では、調停部２０５は、書き込みトランザクションが継続すると判定し、ステップＳ１０１１に進む。ステップＳ１０１１では、調停部２０５は、優先フラグを１にし、クロック信号ＣＫのサイクルの処理を終える。調停部２０５は、同様の処理を繰り返し、４サイクルで、４つの書き込みデータＷＤをメモリ１０６に書き込む。

時刻Ｔ１１０７では、メモリ制御部１０５は、書き込みトランザクションが処理中でなく、読み出しトランザクションが処理中であるので、ステップＳ１００８に進む（Ｓ１００２でＮＯ）。ステップＳ１００８では、調停部２０５は、チップイネーブル信号ＣＥを１にし、ライトイネーブル信号ＷＥを０にする。そして、調停部２０５は、メモリ１０６から読み出しデータＭＲＤを読み出す処理を制御する。ステップＳ１０１０では、調停部２０５は、読み出しトランザクションが継続すると判定し、ステップＳ１０１３に進む。ステップＳ１０１３では、調停部２０５は、優先フラグを０にし、クロック信号ＣＫのサイクルの処理を終える。調停部２０５は、同様の処理を繰り返し、４サイクルで、４つの読み出しデータＭＲＤをメモリ１０６から読み出す。

時刻Ｔ１１０８では、メモリ制御部１０５は、書き込みトランザクションが処理中でなく、読み出しトランザクションが処理中であるので、ステップＳ１００８に進む（Ｓ１００２でＮＯ）。ステップＳ１００８では、調停部２０５は、チップイネーブル信号ＣＥを１にし、ライトイネーブル信号ＷＥを０にする。そして、調停部２０５は、メモリ１０６から読み出しデータＭＲＤを読み出す処理を制御する。ステップＳ１０１０では、調停部２０５は、読み出しトランザクションが完了したと判定し、ステップＳ１０１４に進む。ステップＳ１０１４では、調停部２０５は、優先フラグを１にし、クロック信号ＣＫのサイクルの処理を終える。

時刻Ｔ１１０９では、調停部２０５は、読み出しトランザクションを完了し、レディ信号ＲＡｒを１にする。

時刻Ｔ１１１０では、読み出しアドレスインタフェース部２０３は、レディ信号ＲＡｒおよびバリッド信号ＲＡｖが１のとき、読み出しアドレスＲＡおよび読み出しバースト転送長ＲＬを画像処理部１０３から入力し、レディ信号ＲＡｒを０にする。例えば、読み出しバースト転送長ＲＬは４である。読み出しアドレスインタフェース部２０３は、読み出しアドレスＲＡおよび読み出しバースト転送長ＲＬを調停部２０５に出力する。メモリ制御部１０５は、書き込みトランザクションが処理中でなく、読み出しトランザクションが処理中であるので、ステップＳ１００８に進む（Ｓ１００２でＮＯ）。

時刻Ｔ１１１１では、調停部２０５は、ステップＳ１００８の処理を行う。ステップＳ１００８では、調停部２０５は、チップイネーブル信号ＣＥを１にし、ライトイネーブル信号ＷＥを０にする。そして、調停部２０５は、メモリ１０６から読み出しデータＭＲＤを読み出す処理を制御する。ステップＳ１０１０では、調停部２０５は、読み出しトランザクションが継続すると判定し、ステップＳ１０１３に進む。ステップＳ１０１３では、調停部２０５は、優先フラグを０にし、クロック信号ＣＫのサイクルの処理を終える。

時刻Ｔ１１１２は、バースト転送による読み出し処理の途中の時刻である。時刻Ｔ１１１２では、書き込みアドレスインタフェース部２０１は、レディ信号ＷＡｒおよびバリッド信号ＷＡｖが１のとき、書き込みアドレスＷＡおよび書き込みバースト転送長ＷＬを画像処理部１０２から入力する。例えば、書き込みバースト転送長ＷＬは４である。書き込みデータインタフェース部２０２は、レディ信号ＷＤｒの１を維持し、書き込みデータＷＤの入力を開始する。メモリ制御部１０５は、書き込みトランザクションおよび読み出しトランザクションが処理中であるので、ステップＳ１００４に進む（Ｓ１００３でＹＥＳ）。ステップＳ１００４では、調停部２０５は、優先フラグが０であるので、ステップＳ１００６に進む（Ｓ１００４でＮＯ）。

ステップＳ１００６では、書き込みデータインタフェース部２０２は、レディ信号ＷＤｒを０にすることにより、書き込みデータＷＤの入力を停止する。調停部２０５は、チップイネーブル信号ＣＥを１にし、ライトイネーブル信号ＷＥを０にする。そして、調停部２０５は、メモリ１０６から読み出しデータＭＲＤを読み出す処理を制御する。ステップＳ１０１０では、調停部２０５は、読み出しトランザクションが継続すると判定し、ステップＳ１０１３に進む。ステップＳ１０１３では、調停部２０５は、優先フラグを０にし、クロック信号ＣＫのサイクルの処理を終える。

調停部２０５は、同様の処理を繰り返し、４サイクルで、４つの読み出しデータＭＲＤをメモリ１０６から読み出す。ステップＳ１０１０では、調停部２０５は、読み出しトランザクションが完了したと判定し、ステップＳ１０１４に進む。ステップＳ１０１４では、調停部２０５は、優先フラグを１にする。メモリ制御部１０５は、書き込みトランザクションが処理中であり、読み出しトランザクションが処理中でないので、ステップＳ１００７に進む（Ｓ１００３でＮＯ）。

時刻Ｔ１１１３では、調停部２０５は、ステップＳ１００７の処理を行う。ステップＳ１００７では、書き込みデータインタフェース部２０２は、レディ信号ＷＤｒを１にすることにより、書き込みデータＷＤの入力を再開する。調停部２０５は、チップイネーブル信号ＣＥを１にし、ライトイネーブル信号ＷＥを１にする。そして、調停部２０５は、書き込みデータＭＷＤをメモリ１０６のメモリアドレスＭＡに書き込む処理を制御する。ステップＳ１００９では、調停部２０５は、書き込みトランザクションが継続すると判定し、ステップＳ１０１１に進む。ステップＳ１０１１では、調停部２０５は、優先フラグを１にし、クロック信号ＣＫのサイクルの処理を終える。調停部２０５は、同様の処理を繰り返し、４サイクルで、４つの書き込みデータＷＤをメモリ１０６に書き込む。

時刻Ｔ１１１４では、書き込みデータインタフェース部２０２は、書き込みデータＷＤの入力を完了する。メモリ制御部１０５は、レディ信号ＷＡｒを１にして、書き込みトランザクションを入力するために待機する。ステップＳ１００７では、調停部２０５は、チップイネーブル信号ＣＥを１にし、ライトイネーブル信号ＷＥを１にする。そして、調停部２０５は、書き込みデータＭＷＤをメモリ１０６のメモリアドレスＭＡに書き込む処理を制御する。ステップＳ１００９では、調停部２０５は、書き込みトランザクションが完了したと判定し、ステップＳ１０１２に進む。ステップＳ１０１２では、調停部２０５は、優先フラグを０にし、クロック信号ＣＫのサイクルの処理を終える。

メモリ制御部１０５は、画像処理部１０２が発行する書き込みトランザクションと、画像処理部１０３が発行する読み出しトランザクションとが競合する場合、ステップＳ１００４に進む（Ｓ１００３でＹＥＳ）。

時刻Ｔ１１０４～Ｔ１１０９は、上記の競合の場合において、メモリ制御部１０５が読み出しトランザクションよりも書き込みトランザクションを先に入力した場合である。その場合、調停部２０５は、書き込みトランザクションに基づく書き込みの制御を完了した後、読み出しトランザクションに基づく読み出しを行うように制御する。

時刻Ｔ１１１０～Ｔ１１１４は、上記の競合の場合において、メモリ制御部１０５が書き込みトランザクションよりも読み出しトランザクションを先に入力した場合である。その場合、調停部２０５は、読み出しトランザクションに基づく読み出しの制御を完了した後、書き込みトランザクションに基づく書き込みを行うように制御する。

以上説明したように、実施形態３によれば、調停部２０５は、書き込みトランザクションが継続する場合には、優先フラグを１にし、読み出しトランザクションが継続する場合には、優先フラグを１にする。これにより、調停部２０５は、書き込み処理と読み出し処理とが競合する場合であっても、読み出し処理を効率的に処理することができる。なお、メモリ制御部１０５は、電子機器１００の動作状況によって、図４のフローチャートに基づく制御方法と図１０のフローチャートに基づく制御方法とを選択的に行うこともできる。

１００電子機器、１０１ＣＰＵ、１０２画像処理部、１０３画像処理部、１０４データバス、１０５メモリ制御部、１０６メモリ、２０１書き込みアドレスインタフェース部、２０２書き込みデータインタフェース部、２０３読み出しアドレスインタフェース部、２０４読み出しデータインタフェース部、２０５調停部

Claims

メモリと、
前記メモリに対して、書き込みバースト転送長を含む書き込みトランザクションを発行する第１のバスマスタと、
前記メモリに対して、読み出しバースト転送長を含む読み出しトランザクションを発行する第２のバスマスタと、
前記第１のバスマスタが発行した書き込みトランザクションと、前記第２のバスマスタが発行した読み出しトランザクションとが競合しない場合、前記第１のバスマスタが発行した前記書き込みトランザクションに応じて、前記書き込みバースト転送長に対応した長さの書き込みデータをバースト転送により前記メモリに書き込む書き込み処理を行い、
前記第１のバスマスタが発行した書き込みトランザクションと、前記第２のバスマスタが発行した読み出しトランザクションとが競合しない場合、前記第２のバスマスタからの前記読み出しトランザクションに応じて、前記読み出しバースト転送長に対応した長さの読み出しデータをバースト転送により前記メモリから読み出す読み出し処理を行う調停部とを有し、
前記調停部は、前記第１のバスマスタが発行した書き込みトランザクションによる第１の長さの書き込みバースト転送長のデータの書き込み処理と、前記第２のバスマスタが発行した読み出しトランザクションによる、前記第１の長さとは異なる第２の長さの読み出しバースト転送長のデータの読み出し処理とが競合する場合、クロックサイクルごとに、前記書き込みトランザクションに基づく前記メモリへのデータの書き込み処理と、前記読み出しトランザクションに基づく前記メモリからのデータの読み出し処理とが交互に繰り返されるように制御することを特徴とする電子機器。
前記調停部は、前記第１のバスマスタが発行する書き込みトランザクションと、前記第２のバスマスタが発行する読み出しトランザクションとが競合する場合において、前回の処理が書き込み処理である場合には、読み出し処理を行うように制御し、前回の処理が読み出し処理である場合には、書き込み処理を行うように制御することを特徴とする請求項１に記載の電子機器。
前記調停部は、前記第１のバスマスタが発行する書き込みトランザクションと、前記第２のバスマスタが発行する読み出しトランザクションとが競合する場合、フラグに応じて、書き込み処理または読み出し処理を行うように制御することを特徴とする請求項１または２に記載の電子機器。
前記メモリは、シングルポートＳＲＡＭであることを特徴とする請求項１から３のいずれか１項に記載の電子機器。
前記調停部はクロック信号に同期して動作し、
前記クロックサイクルは、前記クロック信号のクロックサイクルであることを特徴とする請求項１から４のいずれか１項に記載の電子機器。
前記第１のバスマスタは画像処理を行う第１の画像処理部であり、前記第２のバスマスタは画像処理を行う第２の画像処理部であり、
前記第１の画像処理部は前記調停部を介してデータの書き込みとデータの読み出しとを行い、前記第２の画像処理部は前記調停部を介してデータの書き込みとデータの読み出しとを行うことを特徴とする請求項１から５のいずれか１項に記載の電子機器。
前記メモリは、複数のメモリバンクを有し、
前記調停部は、前記第１のバスマスタが発行する書き込みトランザクションと、前記第２のバスマスタが発行する読み出しトランザクションとが競合する場合において、前記第１のバスマスタが発行する書き込みトランザクションの対象であるメモリバンクと、前記第２のバスマスタが発行する読み出しトランザクションの対象であるメモリバンクとが同じ場合には、クロックサイクルごとに、前記メモリバンクにデータを書き込む書き込み処理と、前記メモリバンクからデータを読み出す読み出し処理とが交互に繰り返されるように制御することを特徴とする請求項１または２に記載の電子機器。
前記調停部は、前記第１のバスマスタが発行する書き込みトランザクションと、前記第２のバスマスタが発行する読み出しトランザクションとが競合する場合において、前記第１のバスマスタが発行する書き込みトランザクションの対象であるメモリバンクと、前記第２のバスマスタが発行する読み出しトランザクションの対象であるメモリバンクとが異なる場合には、前記異なるメモリバンクに対して書き込みと読み出しを並列に行うように制御することを特徴とする請求項７に記載の電子機器。
前記複数のメモリバンクは、それぞれ、シングルポートＳＲＡＭであることを特徴とする請求項７または８に記載の電子機器。
前記調停部は、前記第１のバスマスタが発行する書き込みトランザクションと、前記第２のバスマスタが発行する読み出しトランザクションとが競合する場合、前記クロックサイクルごとに、前記メモリにデータを書き込む書き込み処理と、前記メモリからデータを読み出す読み出し処理とが交互に繰り返されるように制御する第１の制御と、
前記第１のバスマスタが発行する書き込みトランザクションと、前記第２のバスマスタが発行する読み出しトランザクションとが競合する場合において、前記読み出しトランザクションよりも前記書き込みトランザクションが先に入力された場合には、前記書き込みトランザクションに基づく書き込みが完了した後に、前記読み出しトランザクションに基づく読み出しが行われるように制御し、前記書き込みトランザクションよりも前記読み出しトランザクションが先に入力された場合には、前記読み出しトランザクションに基づく読み出しが完了した後に、前記書き込みトランザクションに基づく書き込みが行われるように制御する第２の制御の一方を行うことができるように構成されることを特徴とする請求項１から６のいずれか１項に記載の電子機器。
前記調停部は、前記競合していた前記書き込みトランザクションと前記読み出しトランザクションのいずれかが先に完了すると、前記競合していた前記書き込みトランザクションと前記読み出しトランザクションのうちの完了していない方による前記書き込みバースト転送長に対応したデータの書き込み処理または前記読み出しバースト転送長に対応したデータの読み出し処理が行われるように制御することを特徴とする請求項１から１０のいずれか１項に記載の電子機器。
メモリと、前記メモリに対して、書き込みバースト転送長を含む書き込みトランザクションを発行する第１のバスマスタと、前記メモリに対して、読み出しバースト転送長を含む読み出しトランザクションを発行する第２のバスマスタとを有する電子機器の制御方法であって、
前記第１のバスマスタが発行した書き込みトランザクションと、前記第２のバスマスタが発行した読み出しトランザクションとが競合しない場合、前記第１のバスマスタが発行した前記書き込みトランザクションに応じて、前記書き込みバースト転送長に対応した長さの書き込みデータをバースト転送により前記メモリに書き込む書き込み処理を行い、
前記第１のバスマスタが発行した書き込みトランザクションと、前記第２のバスマスタが発行した読み出しトランザクションとが競合しない場合、前記第２のバスマスタからの前記読み出しトランザクションに応じて、前記読み出しバースト転送長に対応した長さの読み出しデータをバースト転送により前記メモリから読み出す読み出し処理を行う調停ステップを有し、
前記調停ステップは、前記第１のバスマスタが発行した書き込みトランザクションによる第１の長さの書き込みバースト転送長のデータの書き込み処理と、前記第２のバスマスタが発行した読み出しトランザクションによる、前記第１の長さとは異なる第２の長さの読み出しバースト転送長のデータの読み出し処理とが競合する場合、クロックサイクルごとに、前記書き込みトランザクションに基づく前記メモリへのデータの書き込み処理と、前記読み出しトランザクションに基づく前記メモリからのデータの読み出し処理とが交互に繰り返されるように制御することを特徴とする制御方法。