JP7750146B2 - 半導体記憶装置及び半導体記憶装置の制御方法 - Google Patents

Description

本発明は、半導体記憶装置及び半導体記憶装置の制御方法に関する。

半導体の微細化に伴いメモリセルの製造ばらつきがノミナル電圧に対して相対的に大きくなっている。この結果、ＤＶＦＳ（Dynamic Voltage and Frequency Scaling）を利用したプロセッサに用いられるメモリセルでは、低電圧の場合に書込みマージンが悪化することで、ライト不良の発生率が高くなる。特に、電源電圧を低く設定する低消費デバイス等においてメモリセルの歩留まりが低下してしまう。

ここで、ＤＶＦＳとは、処理負荷に応じてプロセッサの動作周波数及び電源電圧を動的に変化させる手法である。また、ＤＶＦＳを利用したプロセッサに用いられるメモリセルとしては、例えば、ＳＲＡＭ（Static Random Access Memory）メモリセルがある。

そこで、低電圧におけるマージン悪化の対策として様々なライトアシスト回路が提案されている。ライトアシスト回路には、例えば、ビット線電位を負電位まで下げることでメモリセルへの書込みを補助するネガティブビットライン方式の回路がある。

また近年、プロセッサの電力あたりの性能を上げるため、ＤＶＦＳを採用したプロセッサも増えている。このため、メモリセルに求められる動作電圧はテクノロジの最小電圧から高電圧まで拡大されるようになり、さらに性能競争の観点から、素子の経年劣化が許容される最大電圧においても動作することが求められるようになっている。

ここで、ネガティブビットライン方式のライトアシスト回路について説明する。メモリセルへのデータの書き込みは、Ｈレベルにプリチャージされたビット線対のうちの一方のビット線の電位をＨレベルからＬレベルに変化させる。これにより、セルを構成するラッチの片側のデータ保持ノードを、トランスファーゲートを介して強制的にＬへ引き下げることで、ラッチ全体を反転させて、これにより書き込みが完了する。ただし、メモリセルを構成するトランジスタの製造ばらつきが大きい場合、一方のビット線がＨレベルから完全にＬレベルに変化しても、保持データが反転しないという不良が発生する場合がある。メモリセルにはＣＯＭＳ（Complementary Metal Oxide Semiconductor）が用いられること多く、低電圧でこのような不良の発生率が高くなる。

そこで、ネガティブビットライン方式のライトアシスト回路では、ビット線対からＶｄｄへ延びる経路にライトアシスト回路が接続される。そして、ライトアシスト回路により、ビット線対及びその接続ノードはＶｓｓから切り離されてフローティング状態となる。そして、ライトアシスト回路に搭載されたバッファは、接続ノードとのカップリング容量を駆動して、Ｌレベルに落とされる一方のビット線の電位を、Ｖｓｓからさらに低い負電位に引き下げることで、メモリセルが有する保持データの反転をアシストする。負電位の大きさは、ビット線寄生容量とカップリング容量との容量比で決まる。

ただし、ここで説明した方式では、高電圧化において、メモリセルのトランスファーゲートのゲートとソースと間に負電位の大きさの正の電圧が加えられた電圧がかかる。そのため、トランジスタの信頼性に悪影響を及ぼす可能性がある。特に、ＬＳＩ（Large Scale Integrator）の電力効率を高めるために電源電圧と動作周波数とを動的に変化させるＤＶＦＳ方式を採用する場合、メモリセルには最大定格から負電位分の電圧を減算した電圧までの印加となり、高速で動作させたい場合の制約となってしまう。

そこで、これらの問題への対策として、昇圧回路の容量を電源電圧が高くなるほど小さくなる可変容量に置き換える技術が提案されている。また、Ｖｄｄディテクタが高電圧を感知すると降圧回路と昇圧回路とを同時に動作させてビット線の電位下降を緩和する技術が提案されている。

特開２０１０－２５７５５４号公報

昇圧回路の容量を電源電圧が高くなるほど小さくなる可変容量に置き換える技術では、電圧依存性を持つ可変容量を用いることでビット線の電位降下を緩和できるとして、その可変容量素子として幾つかの構造を提案している。しかしながら、最大定格が印加されたときに容量が０になるような可変容量は実在しない。したがって、ＬＳＩに印加できる電圧の上限が制約され、その分、高電圧を印加して得られる動作周波数も低くなってしまう。また、アシストが不要な高電圧域でもアシスト動作するので無駄な電力が発生する。

また、降圧回路と昇圧回路とを同時に動作させてビット線の電位下降を緩和する技術では、高電圧域ではビット線をＶｓｓより下げない設定が可能である。しかしながら、アシスト回路の多くの面積を占める容量素子を２倍配置しなければならずアシスト回路の面積が大きくなってしまう。また実施形態１と同様にアシスト不要な高電圧域でもアシスト動作する上、更に降圧回路と昇圧回路を同時に動作させることで無駄な電力が非常に大きい。

開示の技術は、上記に鑑みてなされたものであって、信頼性低下を防止し且つ省電力な半導体記憶装置及び半導体記憶装置の制御方法を提供することを目的とする。

本願の開示する半導体記憶装置及び半導体記憶装置の制御方法の一つの態様において、記憶素子は、データを保持する。ビット線は、前記記憶素子に接続され基準電圧に下がることで前記記憶素子が保持するデータを反転させる。第１降圧回路は、前記ビット線に印加する電圧であるビット線電圧を基準電圧以下の第１所定値に下げる。制御部は、発生遅延の電圧依存性を有する第１インバータからの第１出力と、発生遅延の電圧依存性が前記第１インバータよりも大きい第２インバータからの第２出力とを基に、電圧変化を検出し、検出した前記電圧変化の量に応じて前記第１降圧回路による前記ビット線電圧の引き下げ量を制御する。

１つの側面では、本発明は、メモリセルの信頼性低下を防止し且つ電力消費を抑えることができる。

図１は、ＬＳＩの概略構成図である。 図２は、実施例に係るＳＲＡＭの構成図である。 図３は、トランジスタの電圧閾値を変えた場合のゲートディレイの電圧依存性を示す図である。 図４は、Ｖｄｄの高さとネガパルスの幅との関係を示す図である。 図５は、実施例１に係るＳＲＡＭにおける各信号の動作波形を示す図である。 図６は、実施例１に係るＳＲＡＭにおける低電圧域でのデータ書き換え処理のフローチャートである。 図７は、実施例１に係るＳＲＡＭにおける高電圧域でのデータ書き換え処理のフローチャートである。 図８は、実施例２に係るＳＲＡＭの構成図である。 図９は、ダイナミックゲートの一例を示す回路図である。 図１０は、ダイナミックゲートの動作波形を示す図である。 図１１は、実施例２に係るＳＲＡＭにおける各信号の動作波形を示す図である。 図１２は、実施例３に係るＳＲＡＭの構成図である。 図１３は、実施例３に係るＶｄｄ依存発生回路の動作波形を示す図である。 図１４は、実施例３に係るＳＲＡＭの動作波形を示す図である。 図１５は、実施例４に係るＳＲＡＭの構成図である。 図１６は、セレクタの回路図である。 図１７は、実施例５に係るＬＳＩテスタ、試験回路及びパルス幅設定回路を含む構成図である。 図１８は、実施例５に係る試験回路の構成図である。 図１９は、試験回路に搭載されるフリップフロップの回路構成の一例を示す図である。 図２０は、実施例５における試験パタンの一例を示す図である。 図２１は、実施例５における試験パタンのタイミング図である。 図２２は、実施例５における試験結果の一例を示す図である。 図２３は、パルス幅設定回路の一例を示す構成図である。 図２４は、実施例５に係る試験回路及びパルス幅設定回路の運用のフローチャートである。 図２５は、実施例６に係るパルス幅設定回路の構成図である。 図２６は、実施例６に係る試験回路及びパルス幅設定回路の運用のフローチャートである。 図２７は、実施例６で得られる試験結果の一例の図である。 図２８は、実施例７に係るパルス幅設定回路の構成図である。 図２９は、実施例７に係る試験回路及びパルス幅設定回路の運用のフローチャートである。 図３０は、実施例８に係る試験回路及びパルス幅設定回路を含む構成図である。 図３１は、試験及びパルス幅設定回路の構成図である。 図３２は、パルス消失設定検出パタンの一例を示す図である。 図３３は、パルス消失設定パタンのタイミング図である。 図３４は、パルス消失設定検出パタンを走行させたときの内部信号の変化を示す図である。 図３５は、実施例８に係る試験及びパルス幅設定回路の運用のフローチャートである。 図３６は、実施例８におけるＳＲＡＭが搭載されたシステムの動作のフローチャートである。

以下に、本願の開示する半導体記憶装置及び半導体記憶装置の制御方法の実施例を図面に基づいて詳細に説明する。なお、以下の実施例により本願の開示する半導体記憶装置及び半導体記憶装置の制御方法が限定されるものではない。

図１は、ＬＳＩの概略構成図である。ＬＳＩ１は、例えば、プロセッサである。ＬＳＩ１は、複数のコア２及びＬ（Level）２キャッシュ４を有する。コア２には、Ｌ１キャッシュ３が搭載される。Ｌ１キャッシュ３及びＬ２キャッシュ４には、複数のＳＲＡＭ１０が搭載される。ＳＲＡＭ１０は、半導体記憶装置である。ＳＲＡＭ１０は、図１に示すように、メモリセルアレイ５を有する。さらに、ＳＲＡＭ１０は、ワークドライバ、ライト／センスアンプ及びデコーダを有する。

図２は、実施例に係るＳＲＡＭの構成図である。ＳＲＡＭ１０は、メモリセル１００、ライトアンプ１０１、降圧回路１０２及びＶｄｄ依存発生回路１０３を有する。さらに、ＳＲＡＭ１０は、ビット線Ｂｉｔ及びビット線／Ｂｉｔを有する。ビット線Ｂｉｔとビット線／Ｂｉｔとは、それぞれトランジスタＴ３、Ｔ４を介して接続ノードａで繋がる。また、ＳＲＡＭ１０は、ワード線ＷＬ、ライトイネイブル信号ＷＥ及びライトデータ信号ＷＤの入力経路、並びに、ＮＭＯＳトランジスタＴ５を有する。ＮＭＯＳトランジスタＴ５のドレインは接続ノードａに接続され、ソースはＶｓｓに繋がる。

メモリセル１００は、記憶素子であり、図１に示したメモリセルアレイ５に複数搭載される。メモリセル１００は、トランスファＴ１及びＴ２、出力ノードＤを有するＣＭＯＳインバータＩＮＶ２、並びに、出力ノード／Ｄを有するＣＭＯＳインバータＩＮＶ１を有する。

ＣＭＯＳインバータＩＮＶ１は、出力ノード／ＤがトランスファＴ１に接続され、トランスファＴ１を介してビット線Ｂｉｔに接続される。また、ＣＭＯＳインバータＩＮＶ２は、出力ノードＤがトランスファＴ２に接続され、トランスファＴ２を介してビット線／Ｂｉｔに接続される。また、ＣＭＯＳインバータＩＮＶ１の入力ノードは、ＣＭＯＳインバータＩＮＶ２の出力ノードＤに接続される。逆に、ＣＭＯＳインバータＩＮＶ２の入力ノードは、ＣＭＯＳインバータＩＮＶ１の出力ノード／Ｄに接続される。

トランスファＴ１及びＴ２は、それぞれゲートがワード線ＷＬに接続される。さらに、トランスファＴ１におけるＣＭＯＳインバータＩＮＶ１の接続端とは逆の端子はビット線Ｂｉｔに接続される。また、トランスファＴ２におけるＣＭＯＳインバータＩＮＶ２の接続端とは逆の端子はビット線／Ｂｉｔに接続される。

また、ライトアンプ１０１は、ＡＮＤ回路Ｇ１及びＧ３、インバータＧ２、並びに、ＮＭＯＳトランジスタＴ３及びＴ４を有する。

ＮＭＯＳトランジスタＴ３は、ソースがビット線Ｂｉｔに接続され、ドレインが接続ノードａに接続される。また、ＮＭＯＳトランジスタＴ３のゲートは、ＡＮＤ回路Ｇ１の出力ノードに接続される。また、ＮＭＯＳトランジスタＴ４は、ドレインがビット線／Ｂｉｔに接続され、ソースが接続ノードａに接続される。また、ＮＭＯＳトランジスタＴ４のゲートは、ＡＮＤ回路Ｇ３の出力ノードに接続される。

ＡＮＤ回路Ｇ１及びＧ３の一方の入力端子には、ライトイネイブル信号ＷＥが入力される。また、ＡＮＤ回路Ｇ１の他方の入力端子には、ライトイデータ信号ＷＤが入力される。また、ＡＮＤ回路Ｇ３の他方の入力端子にはインバータＧ２の出力端子が接続される。インバータＧ２の入力端子はライトデータ信号ＷＤが接続される。

降圧回路１０２は、バッファＧ４及びカップリング容量Ｃ１を有する。この降圧回路１０２が、「第１降圧回路」の一例にあたる。

バッファＧ４の入力端子は、ビット線Ｂｉｔ及びビット線／Ｂｉｔの電圧を負電位まで落とすためのアシスト信号を出力するＡＳＳＩＳＴ ＥＮＸ端子に接続される。また、バッファＧ４の出力端子は、カップリング容量Ｃ１に接続される。また、ＡＳＳＩＳＴ ＥＮＸ端子は、ＮＭＯＳトランジスタＴ５のゲートに接続される。

カップリング容量Ｃ１は、バッファＧ４の出力端子及び接続ノードａとＮＭＯＳトランジスタＴ５とを繋ぐ経路に接続される。

Ｖｄｄ依存発生回路１０３は、インバータチェーン１３１、インバータチェーン１３２及びＮＡＮＤ回路１３３を有する。インバータチェーン１３１が、「第１インバータ」の一例にあたる。また、インバータチェーン１３２が、「第２インバータ」の一例にあたる。

ＮＡＮＤ回路１３３の一方の入力端子は、インバータチェーン１３１の出力端子であるＥＮ’端子に接続される。また、ＮＡＮＤ回路１３３の他方の入力端子は、インバータチェーン１３２の出力端子であるＥＮＸ’端子に接続される。ＮＡＮＤ回路１３３の出力端子であるＥＮ＿ＮＰＬＳ端子は、ＡＳＳＩＳＴ ＥＮＸ端子に接続される。

インバータチェーン１３１は、ディレイの電圧依存性が小さいゲートが偶数段直列に並ぶ。ディレイの電圧依存性が小さいとは、電圧が上昇するにしたがって減少する遅延量が小さいことを指す。逆に、ディレイの電圧依存性が大きいとは、電圧が上昇するにしたがって減少する遅延量が大きいことを指す。インバータチェーン１３２は、ゲートディレイの電圧依存性が大きいゲートが奇数段直列に並ぶ。

ゲートディレイの電圧依存性は、例えばトランジスタの電圧閾値、トランジスタの多段積みなどの回路構成によるもの、またはそれらの組合せなどで変化させることができる。図３は、トランジスタの電圧閾値を変えた場合のゲートディレイの電圧依存性を示す図である。図３の横軸は電源電圧（Ｖｄｄ）を表し、縦軸はディレイ変動を表す。グラフ１１は、ディレイの電圧閾値が小さいトランジスタのディレイ変動を表す。また、グラフ１３は、ディレイの電圧閾値が大きいトランジスタのディレイ変動を表す。また、グラフ１２は、グラフ１１とグラフ１３との間のディレイの電圧閾値を有するトランジスタのディレイ変動を表す。

グラフ１３に示すように、電圧閾値が大きいトランジスタは、ディレイの変動が大きくなり、電圧依存が大きいといえる。逆に、グラフ１１に示すように、電圧閾値が小さいトランジスタは、ディレイの変動が小さくなり、電圧依存性が小さいといえる。

そこで、例えば、インバータチェーン１３１には、図３の電圧閾値が小さいトランジスタを多数段並べられることで、ディレイの電圧依存性が小さくなる。また、インバータチェーン１３２には、図３の電圧閾値が大きいトランジスタを多数段並べることで、ディレイの電圧依存性が大きくなる。

Ｖｄｄが低電圧域の場合、インバータチェーン１３１のディレイより、インバータチェーン１３２のディレイが大きく、それに対して、Ｖｄｄが高電圧域の場合、インバータチェーン１３２のディレイは、インバータチェーン１３１のディレイと同じもしくは小さくなるようにそれぞれのゲートの段数を設定する。

また、インバータチェーン１３１及びインバータチェーン１３２の入力端子であるＥＮ端子は、ライトイネイブル信号ＷＥが入力される。

Ｖｄｄが低電圧域の場合、インバータチェーン１３１のディレイよりインバータチェーン１３２のディレイが大きくなるため、ＥＮ端子がＶｓｓレベルであるＬからＶｄｄレベルであるＨに変化することで、ＥＮ＿ＮＰＬＳ端子からネガパルスが発生する。逆に、Ｖｄｄが高電圧域の場合、インバータチェーン１３２のディレイは、インバータチェーン１３１のディレイと同じもしくは小さくなるため、ＥＮ端子がＶｓｓレベルであるＬからＶｄｄレベルであるＨに変化しても、ＥＮ＿ＮＰＬＳ端子からネガパルスは発生しない。

図４は、Ｖｄｄの高さとネガパルスの幅との関係を示す図である。グラフ１５１～１５３は、それぞれ縦軸で電圧を表し横軸で時間経過を表す。グラフ１５１は、Ｖｄｄが低電圧域の場合の各信号の動作波形を表す。また、グラフ１５２は、Ｖｄｄが低電圧域と高電圧域との間の中電圧域の場合の各信号の動作波形を表す。また、グラフ１５２は、Ｖｄｄが高電圧域の場合の各信号の動作波形を表す。ここで、図４を参照して、Ｖｄｄの大きさとＥＮ＿ＮＰＬＳ端子で発生するネガパルスの関係について説明する。

波形１６１は、Ｖｄｄ依存発生回路１０３のＥＮ端子の電圧変化を表す。また、波形１６２は、インバータチェーン１３１のＥＮ’端子の電圧変化を表す。また、波形１６３は、インバータチェーン１３２のＥＮＸ’端子の電圧変化を表す。また、波形１６４は、ＮＡＮＤ回路１３３のＥＮ＿ＮＰＬＳ端子の電圧変化を表す。

Ｖｄｄが低電圧領域の場合について説明する。グラフ１５１に示すように、タイミングＴ１１でＥＮ端子がＬからＨに変化する。その後、タイミングＴ１１からインバータチェーン１３１のディレイである期間Ｔ１８の経過後のタイミングＴ１２でＥＮ’端子がＬからＨに変化することで、ＮＡＮＤ回路１３３のＥＮ＿ＮＬＰＳ端子はＨからＬに変化する（ステップＳ１）。詳しくは、タイミングＴ１２以前には、ＥＮ’端子がＬであり、ＥＮＸ’端子がＨであるので、ＮＡＮＤ回路１３３のＥＮ＿ＮＬＰＳ端子はＨとなる。そして、タイミングＴ１２以降、ＥＮ’端子及びＥＮＸ’端子ともにＨであるので、ＮＡＮＤ回路１３３のＥＮ＿ＮＬＰＳ端子はＬとなる。

この場合、電圧依存性が大きいインバータチェーン１３２のタイミングＴ１１からのディレイである期間Ｔ１９は、電圧依存性が小さいインバータチェーン１３２のタイミングＴ１１からのディレイである期間Ｔ１８よりも長い。そこで、タイミングＴ１２より後の、タイミングＴ１１から期間Ｔ１９の経過後のタイミングＴ１３で、ＥＮＸ’端子はＨからＬに変化する（ステップＳ２）。これにより、ＥＮ＿ＮＬＰＳ端子から出力されるネガパルスが生成される。グラフ１５２及び１５３における矢印で表される処理も、グラフ１５１で示した各処理に対応する。

Ｖｄｄが低電圧域から上昇して中電圧域になった場合、グラフ１５２に示すようにインバータチェーン１３１及び１３２のいずれのディレイタイムも短くなる。これにより、タイミングＴ１２より前のタイミングＴ１４でＥＮ’のＬからＨへの変化が発生する。また、タイミングＴ１３より前のタイミングＴ１５でＥＮＸ’のＨからＬへの変化が発生する。ただし、インバータチェーン１３２の方がインバータチェーン１３１よりも電圧依存性が大きいため、インバータチェーン１３２のディレイの方がインバータチェーン１３１のディレイよりも短縮される程度が大きい。そのため、タイミングＴ１４とタイミングＴ１５との間の間隔は、タイミングＴ１２とタイミングＴ１３との間隔よりも短くなる。すなわち、ＥＮ＿ＮＬＰＳ端子から出力されるネガパルスの幅が短くなる。

さらに電圧が上昇して、Ｖｄｄが高電圧域になった場合、グラフ１５３に示すようにインバータチェーン１３１及び１３２のいずれのディレイタイムもさらに短くなる。これにより、タイミングＴ１４より前のタイミングＴ１６でＥＮ’端子のＬからＨへの変化が発生する。また、タイミングＴ１５より前のタイミングＴ１７でＥＮＸ’端子のＨからＬへの変化が発生する。ただし、タイミングＴ１６とタイミングＴ１７との間の間隔は、タイミングＴ１４とタイミングＴ１５との間隔よりもさらに短くなる。この場合、ＥＮ＿ＮＬＰＳ端子は、ＨからＬに落ちきる前にＨに戻ってしまう。このため、グラフ１５３に示すようにネガパルスが発生しなくなる。

図２に戻って説明を続ける。インバータチェーン１３１及び１３２におけるゲートの段数や電圧依存性の組合せを変えることで、ネガパルスが発生しなくなる電圧が調整される。

次に、ＳＲＡＭ１０のデータ書き込み時の動作について説明する。メモリセル１００の書込み前は、ビット線Ｂｉｔ及び／ＢｉｔはＨにプリチャージされる。また、ワード線ＷＬはＬであり、ライトイネイブル信号ＷＥはＬである。また、ＡＳＳＩＳＴ ＥＸＴ端子はＨである。このとき、ＡＮＤ回路Ｇ１及びＧ３の出力はＬであり、ＮＭＯＳトランジスタＴ３及びＴ４はオフであり、ＮＭＯＳトランジスタＴ５はオンである。そして、接続ノードａはＬになる。

メモリセル１００へのデータの書き込みは、ワード線ＷＬをＬからＨに変化させてメモリセル１００のトランスファＴ１及びＴ２をオンさせたうえで、ライトイネイブル信号ＷＥをＬからＨへ遷移させることで行われる。このとき、ライトデータ信号ＷＤにより入力されるデータに応じてＮＭＯＳトランジスタＴ３又はＮＭＯＳトランジスタＴ４がオンになり、ビット線Ｂｉｔ又は/ＢｉｔのどちらかがＶｓｓに引き下げられる。これにより、メモリセル１００の内部ノードは強制的にＬなり通常の書き込みが完了する。例えば、ライトデータ信号ＷＤをＨとすると、ＮＭＯＳトランジスタＴ３がオンとなり、ビット線ＢｉｔがＶｓｓに引き下げられる。

ライトイネイブル信号ＷＥのＬからＨへの遷移により、同時にＶｄｄ依存発生回路１０３のインバータチェーン１３１とインバータチェーン１３２に共通のＥＮ端子が、ＬからＨに遷移する。

Ｖｄｄが低電圧域、例えば０．５Ｖ程度においてはインバータチェーン１３１のＥＮ’端子におけるディレイはインバータチェーン１３２のＥＮＸ’端子におけるディレイより早いため、ＮＡＮＤ回路１３３にディレイの差に応じた逆相の信号が入力される。これにより、ＮＡＮＤ回路１３３のＥＮ＿ＮＰＬＳ端子の出力と等しいＡＳＳＩＳＴ＿ＥＮＸ端子にネガパルスが発生する。このネガパルスはライトイネイブル信号ＷＥに対してインバータチェーン１３１のディレイの時間遅れて発生する。このネガパルスのライトイネイブル信号ＷＥに対する遅延時間の間に、上述したＢｉｔをＶｓｓまで下げることで行われる通常書き込みは完了する。

ＡＳＳＩＳＴ＿ＥＮ端子に発生したネガパルスは、ビット線ＢｉｔをＶｓｓに繋いでいるＮＭＯＳトランジスタＴ５をネガパルスによるＬが連続する期間オフする。これにより、ビット線Ｂｉｔ及び接続ノードａは、ＬのままＶｓｓから切り離されてフローティングとなり初期電位の０Ｖになる。

次いで、ＮＭＯＳトランジスタＴ５をオフした直後に、ネガパルスは、バッファＧ４を通じてカップリング容量Ｃ１をＨからＬに駆動する。これにより、フローティングにより０Ｖであるビット線Ｂｉｔが、さらにＶｓｓより所定電圧であるα（Ｖ）低い負電位にまで下げられる。すなわち、ビット線Ｂｉｔは、ネガパルスのリーディングエッジを受けて、負電位にブートストされ、パルス幅の期間、ビット線Ｂｉｔを負電位まで引き下げるアシストが継続する。このため、メモリセル１００の内部ノードの引き下げがより強力に行われることになり、ＳＲＡＭ１０は、メモリセル１００における書き込みマージンを確保することができる。所定電圧であるαは、ビット線Ｂｉｔ及び／Ｂｉｔの寄生容量とカップリング容量Ｃ１との容量比で決められる。その後、ビット線Ｂｉｔは、ネガパルスのトレーディングエッジによるＬからＨへの変化を受けてＶｓｓにリセットされる。

以上は、例えば０．５Ｖといった低電圧域での動作であるが、次に、低電圧域から電圧が上昇した場合について説明する。インバータチェーン１３１のディレイの電圧依存性に比べてインバータチェーン１３２のディレイの電圧依存性は大きい。そのため、電圧の上昇によってインバータチェーン１３１とインバータチェーン１３２とのディレイ差は縮まる。すなわち、ＡＳＳＩＳＴ ＥＮＸ端子で発生するネガパルスの幅に等しいアシスト期間は短くなる。そして、ある程度の電圧以上になると、ＡＳＳＩＳＴ ＥＮＸ端子においてネガパルスは発生せずＨ固定となり、アシストがなくなる。アシストが無い状態では、Ｖｄｄ依存発生回路１０３及び降圧回路１０２は動作しないので、ビット線Ｂｉｔは、Ｖｓｓより低くなることは無い。したがって、例えば０．９Ｖといったアシストの不要な電圧域ではＡＳＳＩＳＴ ＥＮＸ端子においてネガパルスは発生しない。これにより、メモリセル１００のトランスファＴ１に電源電圧以上のストレスが印可されることを防ぐことができる。また、アシストによる無駄な電力消費を削減することができる。

高電圧の場合は、低電圧の場合と異なり、ＣＭＯＳであっても書き込み動作マージンが不十分になることは少ないため、ビット線Ｂｉｔを負電位まで下げなくてもメモリセル１００の不良の発生確率は低い値を維持できる。

図５は、実施例１に係るＳＲＡＭにおける各信号の動作波形を示す図である。次に、図５を参照して、実施例１に係る半導体記憶装置におけるデータ書き込み時の各信号の電圧変化を説明する。この場合も、例えば、ライトデータ信号ＷＤをＨとして、ＮＭＯＳトランジスタＴ３がオンとなり、ビット線ＢｉｔがＶｓｓに引き下げられることで、データ書き込みが行われる場合を例に説明する。

図５のグラフ２１１～２１３は、それぞれ縦軸で電圧を表し横軸で時間経過を表す。グラフ２１１は、Ｖｄｄが低電圧域の場合の各信号の動作波形を表す。また、グラフ２１２は、Ｖｄｄが低電圧域と高電圧域との間の中電圧域の場合の各信号の動作波形を表す。また、グラフ２１３は、Ｖｄｄが高電圧域の場合の各信号の動作波形を表す。

図５における、波形２０１は、ライトイネイブル信号ＷＥの電圧変化を表す。また、波形２０２は、ＡＳＳＩＳＴ ＥＮＸ端子における電圧変化を表す。また、波形２０３は、ビット線Ｂｉｔの電圧変化を表す。また、波形２０４は、出力ノードＤの電圧変化を表す。また、波形２０５は、出力ノード／Ｄの電圧波形を表す。電位２００は、ビット線Ｂｉｔ、出力ノードＤ及び出力ノード／Ｄの各ノードに対して基準となるＶｓｓを表す。

グラフ２１１で示されるＶｄｄが低電圧域の場合の各信号の動作波形について説明する。データ書き込みを行う場合、ライトイネイブル信号ＷＥは、波形２０１に示すようにＬからＨへ変化する（ステップＳ３）。これを受けて、ビット線Ｂｉｔは、波形２０３に示すようにＨからＬへ変化する（ステップＳ４）。ビット線ＢｉｔがＬに変化すると、波形２０４に示すように、セル内部ノードである出力ノードＤがＬに引き下げられる（ステップＳ５）。

このとき、波形２０２に示すように、ＡＳＳＩＳＴ ＥＮＸ端子がＨからＬに変化する（ステップＳ６）。そして、期間Ｌ１の間では、ＡＳＳＩＳＴ ＥＮＸ端子はＬであり、その後、Ｈに変化する（ステップＳ７）。このＡＳＳＩＳＴ ＥＮＸ端子の電圧変化により、パルス幅が期間Ｌ１となるネガパルスが発生する。ビット線Ｂｉｔは、ネガパルスのリーディングエッジを受けて、波形２０３に示すように負電位αにブートストされる（ステップＳ８）。これにより、メモリセル１００の内部ノードの引き下げがより強力に行われる。パルス幅の期間Ｌ１の間、ビット線Ｂｉｔは、負電位が継続する。その後、ビット線Ｂｉｔは、ネガパルスのトレーディングエッジによるＬからＨへの変化を受けてＶｓｓにリセットされる（ステップＳ９）。その後、Ｄ信号は、負電圧状態からＶｓｓに戻り（ステップＳ１０）、Ｌを維持する。これにより、メモリセル１００へのデータの書き込みが完了する。

また、グラフ２１２で示されるように、Ｖｄｄが低電圧域から電圧が上昇して中電圧域になった場合、インバータチェーン１３１とインバータチェーン１３２とのディレイ差は縮まる。これにより、ＡＳＳＩＳＴ ＥＮＸ端子に発生するネガパルスの幅であるアシスト期間Ｌ１が短くなる。アシスト期間Ｌ１は短くなるが、この場合も、グラフ２１２の波形２０３に示すようにビット線Ｂｉｔが負電位αに引き下げられ、それに応じて、グラフ２１２の波形２０４に示すようにセル内部ノードである出力ノードＤも負電位αに引き下げられる。これにより、メモリセル１００の書込みがより強力に行われる。

これに対して、グラフ２１３で示されるように、Ｖｄｄが高電圧域になった場合、インバータチェーン１３１とインバータチェーン１３２とのディレイ差はより縮まる。これにより、グラフ２１３の波形２０２に示すように、ＡＳＳＩＳＴ ＥＮＸ端子で発生するネガパルスの幅であるアシスト期間Ｌ１がなくなる。さらに、Ｖｄｄが高くなった場合、波形２０２に発生した電圧の低下もなくなり、ＡＳＳＩＳＴ ＥＮＸ端子は、Ｈ固定となる。この場合、グラフ２１３の波形２０３に示すようにビット線ＢｉｔはＶｄｄに落ちるが、それを下回る負電位に引き下げられることはない。

このように、Ｖｄｄ依存発生回路１０３は、「制御部」の一例にあたり、発生遅延の電圧依存性を有する第１インバータからの第１出力と、発生遅延の電圧依存性が前記第１インバータよりも大きい第２インバータからの第２出力とを基に、電源電圧を検出し、検出した前記電源電圧の量に応じて前記第１降圧回路による前記ビット線電圧の引き下げ量を制御する。より詳しくは、Ｖｄｄ依存発生回路１０３は、ＥＮ端子への所定信号の入力に対する第１出力のタイミングと、同じ所定信号の入力に対する第２出力のタイミングとの差分の期間、降圧回路１０２に第１所定値である負電位αへ前記ビット線を引き下げさせる。

図６は、実施例１に係るＳＲＡＭにおける低電圧域でのデータ書き換え処理のフローチャートである。次に、図６を参照して、本実施例に係るＳＲＡＭ１０における低電圧域でのデータ書き換えの処理の流れを説明する。ここでは、ビット線Ｂｉｔの電圧を引き下げることで書き込みが行われる場合で説明する。

ワード線ＷＬがＬからＨに変化して、メモリセル１００のトランスファＴ１及びＴ２がオンになる（ステップＳ１０１）。

そして、ライトイネイブル信号ＷＥがＬからＨへ遷移する（ステップＳ１０２）。

次に、ライトデータ信号ＷＤによりデータが入力される（ステップＳ１０３）。

ライトデータ信号ＷＤによる入力に応じてＮＭＯＳトランジスタＴ３がオンになり、ビット線ＢｉｔがＶｓｓに引き下げられる（ステップＳ１０４）。

ライトイネイブル信号ＷＥのＬからＨへの遷移により、同時にＶｄｄ依存発生回路１０３のインバータチェーン１３１とインバータチェーン１３２に共通のＥＮ端子が、ＬからＨに遷移する（ステップＳ１０５）。

次に、インバータチェーン１３１のＥＮ’端子がＬからＨに遷移する（ステップＳ１０６）。

次に、ＥＮ＿ＮＰＬＳ端子がＨからＬに遷移して、ＡＳＳＩＳＴ＿ＥＮ端子にネガパルスのリーディングエッジが発生する（ステップＳ１０７）。

ＡＳＳＩＳＴ＿ＥＮ端子に発生したネガパルスにより、ビット線ＢｉｔをＶｓｓに繋いでいるＮＭＯＳトランジスタＴ５がオフにされる。さらに、ネガパルスは、バッファＧ４を通じてカップリング容量Ｃ１をＨからＬに駆動する。これにより、フローティングにより０Ｖであるビット線Ｂｉｔが、さらにＶｓｓより所定電圧低い負電位に引き下げられる（ステップＳ１０８）。

その後、インバータチェーン１３１とインバータチェーン１３２とのディレイの差分遅れて、ＥＮＸ’端子がＨからＬに遷移する（ステップＳ１０９）。

次に、ＥＮ＿ＮＰＬＳ端子がＬからＨに遷移して、ＡＳＳＩＳＴ＿ＥＮ端子にネガパルスのトレーディングエッジが発生する（ステップＳ１１０）。

そして、ビット線Ｂｉｔは、ネガパルスのトレーディングエッジによるＬからＨへの変化を受けてＶｓｓにリセットされる（ステップＳ１１１）。

図７は、実施例１に係るＳＲＡＭにおける高電圧域でのデータ書き換え処理のフローチャートである。次に、図７を参照して、本実施例に係るＳＲＡＭ１０における高電圧域でのデータ書き換えの処理の流れを説明する。ここでも、ビット線Ｂｉｔの電圧を引き下げることで書き込みが行われる場合で説明する。

ワード線ＷＬがＬからＨに変化して、メモリセル１００のトランスファＴ１及びＴ２がオンになる（ステップＳ１２１）。

そして、ライトイネイブル信号ＷＥがＬからＨへ遷移する（ステップＳ１２２）。

次に、ライトデータ信号ＷＤによりデータが入力される（ステップＳ１２３）。

ライトデータ信号ＷＤによる入力に応じてＮＭＯＳトランジスタＴ３がオンになり、ビット線ＢｉｔがＶｓｓに引き下げられる（ステップＳ１２４）。

ライトイネイブル信号ＷＥのＬからＨへの遷移により、同時にＶｄｄ依存発生回路１０３のインバータチェーン１３１とインバータチェーン１３２に共通のＥＮ端子が、ＬからＨに遷移する（ステップＳ１２５）。

次に、インバータチェーン１３１のＥＮ’端子がＬからＨに遷移する（ステップＳ１２６）。

高電圧域では、インバータチェーン１３１とインバータチェーン１３２とのディレイの差分が小さいため、ＥＮ＿ＮＰＬＳ端子がＨからＬに遷移する前に、ＥＮＸ’端子がＨからＬに遷移する（ステップＳ１２７）。これにより、ビット線Ｂｉｔは負電位まで下げられずＶｓｓを維持する。

以上に説明したように、本実施例に係る半導体記憶装置は、Ｖｄｄが低電圧の場合、データ書き込みの際にＶｓｓより低い負電位までビット線の電圧を落とし、Ｖｄｄが高電圧の場合、データ書き込みの際にＶｓｓまでビット線の電圧を落とす。

例えば、昇圧回路の容量を電源電圧が高くなるほど小さくなる可変容量に置き換える技術では、アシスト回路がどの電圧域でも動作するのでアシストなしでも不良が発生しない領域においては無駄な電力が発生する。また、メモリセルに最大定格の電圧が印加された場合は、アシスト回路によって、メモリセルに最大定格以上の電圧が印加され、特性劣化や信頼性上の問題が発生する。

これに対して、本実施例に係る半導体記憶装置によれば高電圧では自動でライトアシストが完全に解除されるので、メモリセルの劣化を軽減できる。また、本実施例に係る半導体記憶装置では、最大定格以下であれば自由に動作電圧を設定することができる。したがって、本実施例に係る半導体記憶装置を用いることで、ＤＶＦＳ方式においては動作速度範囲を最大限まで拡大でき、且つ、ＬＳＩの電力効率を向上することができる。また、不要なアシストによる無駄な電力を削減することができる。

また、降圧回路と昇圧回路とを同時に動作させてビット線の電位下降を緩和する技術では、高電圧域でライトアシストを完全に解除することができるが、その実現の為に降圧回路と昇圧回路を同時に動作させている。

これに対して、本実施例に係る半導体記憶装置では降圧回路を停止させることができるので、アシスト回路の面積の多くを占める容量素子を小さく抑えることができ、且つ、高電圧域においてアシストを解除する為の無駄な電力を削減することができる。また、本実施例に係る半導体記憶装置では、アシスト量を自動で段階的に変化させることが可能であり、アシストによる電力増を最小限に抑えることができる。

また、搭載されているメモリのライトアシスト回路の制御をプロセッサなどから行うことは可能であるが、それ用の論理設計、実装、信号分配及びタイミング設計のための開発コストが増大する。これに対して、本実施例に係る半導体記憶装置の場合、ＬＳＩ設計者はライトアシストを内蔵したメモリセルを使用することで開発コストを抑えつつ自由にＤＶＦＳ設定等をすることが可能となる。

図８は、実施例２に係るＳＲＡＭの構成図である。本実施例に係るＳＲＡＭ１０は、ビット線Ｂｉｔを負電位にまで落とすアシストを一定期間維持することが実施例１と異なる。本実施例に係るＳＲＡＭ１０は、インバータＧ５及びダイナミックゲート１０４をさらに有する。以下の説明では、実施例１と同様の各部の機能については説明を省略する。

Ｖｄｄ依存発生回路１０３は、入力端子であるＥＮ端子に対して、ライトイネイブル信号ＷＥが入力される。また、Ｖｄｄ依存発生回路１０３は、ネガパルスの出力端子であるＥＮ＿ＮＰＬＳ端子がインバータＧ５の入力へ接続される。

インバータＧ５は、Ｖｄｄ依存発生回路１０３から出力されたネガパルスをポジパルスに変換したｔｒｇ信号を生成する。そして、インバータＧ５は、ｔｒｇ信号をダイナミックゲート１０４のＥＮ端子に入力する。

ダイナミックゲート１０４は、２つの入力端子であるＰＣ端子及びＥＮ端子、並びに、出力端子であるＯＵＴ端子を有する。ダイナミックゲート１０４のＰＣ端子は、制御命令が出力されるプリチャージラインＰＣに接続される。また、ダイナミックゲート１０４のＯＵＴ端子は、ＡＳＳＩＳＴ ＥＮＸ端子に接続される。

図９は、ダイナミックゲートの一例を示す回路図である。ダイナミックゲート１０４のＰＣ端子は、Ｖｄｄに繋がるＰチャネル型のＦＥＴスイッチのゲートから延びる。また、ダイナミックゲート１０４のＥＮ端子は、ＰＣ端子が繋がるＦＥＴスイッチとＶｓｓとの間に配置されたＮチャネル型のＦＥＴスイッチのゲートから延びる。そして、ＰＣ端子が繋がるＦＥＴスイッチとＥＮ端子が繋がるＦＥＴスイッチとの接続点がＯＵＴ端子へ接続され、その間にＨキーパー１４１が配置される。

図１０は、ダイナミックゲートの動作波形を示す図である。図８の縦軸は電圧を表し、横軸は時間経過を表す。また、グラフ２１はＰＣ端子への入力信号の波形を表し、グラフ２２はＥＮ端子への入力信号の波形を表し、グラフ２３はＯＵＴ端子からの出力信号の波形を表す。

ダイナミックゲート１０４は、グラフ２２で示すように、ＥＮ端子に入力されるｔｒｇ信号がＬの状態で、グラフ２１に示すようにプリチャージラインＰＣから期間Ｔ２１の幅を有するネガパルスがＰＣ端子に対して入力される。これにより、ダイナミックゲート１０４は、グラフ２３に示すように、期間Ｔ２１に対応する期間Ｔ２２の間はＯＵＴ端子からの出力がＨにプリチャージされる。そして、ダイナミックゲート１０４は、期間Ｔ２１が経過してＰＣ端子がＨに戻っても、グラフ２３に示すようにＨキーパー１４１により期間Ｔ２３の間はＯＵＴ端子からの出力をＨに保持し続ける。この後、ＥＮ端子に入力されるｔｒｇ信号がＨに変化することで期間Ｔ２３が終了して、ダイナミックゲート１０４のＯＵＴ端子からの出力がＨからＬへと変化する。そして、ダイナミックゲート１０４は、次サイクルのプリチャージラインＰＣからのネガパルスの入力により、ＯＵＴ端子からの出力がＨにリセットされて、図１０で示した動作を繰り返す。このダイナミックゲート１０４が、「保持回路」の一例にあたる。そして、期間Ｔ２３が「所定期間」の一例にあたる。

図１１は、実施例２に係るＳＲＡＭにおける各信号の動作波形を示す図である。次に、図１１を参照して、本実施例に係るＳＲＡＭ１０の動作について説明する。図１１のグラフ２２１～２２３は、それぞれ縦軸で電圧を表し横軸で時間経過を表す。グラフ２２１は、Ｖｄｄが低電圧域の場合の各信号の動作波形を表す。また、グラフ２２２は、Ｖｄｄが低電圧域と高電圧域との間の中電圧域の場合の各信号の動作波形を表す。また、グラフ２２３は、Ｖｄｄが高電圧域の場合の各信号の動作波形を表す。

ライトイネイブル信号ＷＥのＬからＨへの遷移に先立って、ダイナミックゲート１０４は、ＰＣ端子にネガパルスが印加されて、ＯＵＴ端子からの出力がＨにリセットされ、ＡＳＳＩＳＴ ＥＮＸ端子がＬからＨに変化する（ステップＳ２１）。次に、ライトイネイブル信号ＷＥがＬからＨへ変化すると、ビット線Ｂｉｔは、Ｖｓｓに落とされる。さらに、Ｖｄｄが低電圧の場合、ライトイネイブル信号ＷＥがＬからＨへ変化すると、Ｖｄｄ依存発生回路１０３は、ネガパルスを発生する（ステップＳ２２）。インバータＧ５は、Ｖｄｄ依存発生回路１０３から出力されたネガパルスをポジパルスに変換したｔｒｇ信号を生成して、ダイナミックゲート１０４のＥＮ端子に入力する（ステップＳ２３）。ダイナミックゲート１０４は、ｔｒｇ信号がＥＮ端子に入力されることでＯＵＴ端子からの出力がＨからＬに変化する（ステップＳ２４）。これにより、ＡＳＳＩＳＴ ＥＮＸ端子がＨからＬに変化して、ビット線Ｂｉｔは負電位に駆動される（ステップＳ２５）。グラフ２２２における矢印で示される処理は、グラフ２２１で説明した各処理に対応する。また、グラフ２２３における矢印で示される処理は、グラフ２２１におけるステップＳ２１～Ｓ２３の処理に対応する。

Ｖｄｄが高くなるにつれて、グラフ２２２に示すように、ＥＮ端子に入力されるｔｒｇ信号は細くなる。さらに電圧が上昇してＶｄｄが高電圧域に達すると、Ｖｄｄ依存発生回路１０３においてネガパルスが発生せず、ｔｒｇ信号も小さくなるため、ビット線ＢｉｔはＶｓｓより低い負電位にならない。

以上に説明したように、本実施例に係る半導体記憶装置では、Ｖｄｄが低電圧の場合、ＡＳＳＩＳＴ ＥＮＸ端子は、ＨからＬに遷移した後、次サイクルのプリチャージＰＣからの入力信号でリセットされるまでＬを保持する。そして、ＡＳＳＩＳＴ ＥＮＸ端子がＬに保持されている期間、ビット線は負電位のままとなる。実施例１に係る半導体記憶装置はパルスの幅の期間のみアシストするので、十分なアシストにはある程度ビット線の引下げ量を大きくすることが好ましい。これに対して、本実施例に係る半導体記憶装置は、アシストする期間を延ばすことができるので、アシスト強度を比較的小さくできる。したがってアシスト用の容量を小さくすることができ、アシスト回路の面積と電力を抑えることができる。

また、本実施例に係る半導体記憶装置は、高電圧域ではアシストが完全に解除されるのでメモリセルの耐圧の制約を受けることなくＳＲＡＭに最大定格まで電圧を印加することができる。また、本実施例に係る半導体記憶装置は、アシストの解除により降圧回路の動作自体を抑止する。したがって、電圧域で消費電力を低く抑えることができる。

図１２は、実施例３に係るＳＲＡＭの構成図である。本実施例に係るＳＲＡＭ１０は、ビット線Ｂｉｔの降圧量を電圧によって変化させることが実施例２と異なる。以下の説明では、既に説明した各部の機能については説明を省略する。

本実施例に係るＶｄｄ依存発生回路１０３は、２つの出力を有し、それぞれ出力のパルスが発生しなくなる電圧が異なる。Ｖｄｄ依存発生回路１０３は、インバータチェーン１３１及びインバータチェーン１３２に加えて、インバータチェーン１３４を有する。また、Ｖｄｄ依存発生回路１０３は、ＮＡＮＤ回路１３３に加えて、ＮＡＮＤ回路１３５を有する。

インバータチェーン１３４は、ゲートディレイの電圧依存性が大きいトランジスタを有するゲートが偶数段直列に並ぶ。すなわち、インバータチェーン１３４は、ディレイの電圧依存性が大きい。インバータチェーン１３４の入力端子は、インバータチェーン１３２の出力端子に接続される。また、インバータチェーン１３４の出力端子であるＥＮＸ’’端子は、ＮＡＮＤ回路１３５の一方の入力端子に接続される。このインバータチェーン１３４が、「第３インバータ」の一例にあたる。

ＮＡＮＤ回路１３５は、一方の入力端子が、インバータチェーン１３４の出力端子であるＥＮＸ’’端子に接続される。また、ＮＡＮＤ回路１３５は、他方の入力端子が、インバータチェーン１３１の出力端子であるＥＮ’端子に接続される。

ここでは、ＮＡＮＤ回路１３３の出力端子をＥＮ＿ＮＰＬＳ１端子と呼び、ＮＡＮＤ回路１３５の出力端子をＥＮ＿ＮＰＬＳ２端子と呼ぶ。

インバータＧ５の入力端子は、ＮＡＮＤ回路１３３の出力端子であるＥＮ＿ＮＰＬＳ１端子が接続される。また、インバータＧ７の入力端子は、ＮＡＮＤ回路１３５の出力端子であるＥＮ＿ＮＰＬＳ２端子が接続される。ここでは、インバータＧ５の出力信号をｔｒｇ１信号とよび、インバータＧ７の出力信号をｔｒｇ２信号と呼ぶ。

ダイナミックゲート１０４Ａは、ＥＮ端子にインバータＧ５から出力されたｔｒｇ１信号が入力される。また、ダイナミックゲート１０４Ｂは、ＥＮ端子にインバータＧ７から出力されたｔｒｇ２信号が入力される。また、ダイナミックゲート１０４Ａ及び１０４Ｂのいずれも、ＰＣ端子はプリチャージラインＰＣが接続される。また、ダイナミックゲート１０４Ａの出力端子であるＯＵＴ端子は、ＡＳＳＩＳＴ ＥＮＸ１端子に接続される。また、ダイナミックゲート１０４Ｂの出力端子であるＯＵＴ端子は、ＡＳＳＩＳＴ ＥＮＸ２端子に接続される。

降圧回路１０２Ａは、バッファＧ４及びカップリング容量Ｃ１を有する。バッファＧ４は、入力端子がＡＳＳＩＳＴ ＥＮＸ１端子に接続される。また、バッファＧ４の出力端子は、カップリング容量Ｃ１に接続される。カップリング容量Ｃ１は、接続ノードａとＮＭＯＳトランジスタＴ５との間に接続される。

降圧回路１０２Ｂは、バッファＧ６及びカップリング容量Ｃ２を有する。バッファＧ６は、入力端子がＡＳＳＩＳＴ ＥＮＸ２端子に接続される。また、バッファＧ６の出力端子は、カップリング容量Ｃ２に接続される。カップリング容量Ｃ２は、接続ノードａとＮＭＯＳトランジスタＴ５との間に接続される。ＡＳＳＩＳＴ ＥＮＸ２端子は、ＮＭＯＳトランジスタＴ５のゲートに接続される。この降圧回路１０２Ａ及び１０２Ｂが、「第１降圧回路」及び「第２降圧回路」の一例にあたる。

このように、本実施例に係るＳＲＡＭ１０は、降圧回路１０２Ａ及び１０２Ｂとそれらの制御回路であるダイナミックゲート１０４Ａ及び１０４Ｂとの２組の制御回路が設けられ、それぞれがＶｄｄ依存発生回路１０３の２つの出力端子のそれぞれに接続される。

本実施例に係るＳＲＡＭ１０の動作を説明する。Ｖｄｄが低電圧域の場合、降圧回路１０２Ａ及び１０２Ｂの両方が動作し、Ｖｄｄの電圧が高くなるにつれて降圧回路１０２Ａが停止し、最終的に両方の降圧回路１０２Ａ及び１０２Ｂが動作しなくなる。また、ここでは、２つの組の制御回路を配した場合で説明したが、降圧回路１０２とダイナミックゲート１０４とを含む制御回路の組は３つ以上とすることも可能である。制御回路が複数の場合、Ｖｄｄが低電圧域では全ての降圧回路１０２が動作し、Ｖｄｄが高くなるにつれて動作する降圧回路１０２の数が少なくなり、最終的にすべての降圧回路１０２が動作しなくなる。

図１３は、実施例３に係るＶｄｄ依存発生回路の動作波形を示す図である。図１３のグラフ３０１～３０３は、それぞれ縦軸で電圧を表し横軸で時間経過を表す。グラフ３０１は、Ｖｄｄが低電圧域の場合の各信号の動作波形を表す。また、グラフ３０２は、Ｖｄｄが低電圧域と高電圧域との間の中電圧域の場合の各信号の動作波形を表す。また、グラフ３０３は、Ｖｄｄが高電圧域の場合の各信号の動作波形を表す。

ＮＡＮＤ回路１３５は、ＥＮ’端子からの出力とインバータチェーン１３４のＥＮＸ’’端子からの出力とが入力される。そして、ＮＡＮＤ回路１３５は、ＥＮ＿ＮＰＬＳ２端子から信号を出力する。ＥＮ’端子からの出力がＨに変化したタイミングで、ＥＮ＿ＮＰＳＬ１端子及びＥＮ＿ＮＰＳＬ２端子のいずれも、Ｌに落とされる（ステップＳ３１）。そして、ＥＮＸ’端子がＬに変化するタイミングで、ＥＮ＿ＮＰＳＬ１端子はＨに戻る（ステップＳ３２）。また、ＥＮＸ’’端子がＬに変化するタイミングで、ＥＮ＿ＮＰＳＬ２端子はＨに戻る（ステップＳ３３）。

グラフ３０２における矢印で示される処理は、グラフ３０１における各処理にあたる。また、グラフ３０３における矢印で示される処理は、グラフ３０１におけるステップＳ３１及びＳ３３の処理にあたる。

ＥＮＸ’’端子は、インバータチェーン１３４によるディレイに応じてＥＮＸ’端子よりディレイが大きくなるのでＥＮ＿ＮＰＬＳ２端子に発生するネガパルスはＥＮ＿ＮＰＬＳ１端子に発生するネガパルスより幅が広い。したがって、Ｖｄｄが低電圧域の場合、グラフ３０１に示すように、ＥＮ＿ＮＰＬＳ１端子及びＥＮ＿ＮＰＬＳ２端子の両方にネガパルスが発生する。また、Ｖｄｄの電圧を上げてゆくと、グラフ３０２に示すように、ＥＮ＿ＮＰＬＳ１端子のネガパルスが消え、ＥＮ＿ＮＰＬＳ２端子に発生するネガパルスが残る。更にＶｄｄの電圧を上げ高電圧域に達すると、グラフ３０３に示すように、ＥＮ＿ＮＰＬＳ１端子及びＥＮ＿ＮＰＬＳ２端子のいずれでもネガパルスが発生しなくなる。

ここで、想定する最低電圧で書込みに必要な電位をＶｓｓ－２αとし、その電位を発生させるのに必要な容量をＣとした場合、カップリング容量Ｃ１及びＣ２はその和がＣとなるよう設定される。Ｖｄｄ依存発生回路１０３を構成する各インバータチェーン１３１、１３２及び１３４の段数やディレイの電圧依存性を調整することで、各ネガパルスの幅を調整でき、各ネガパルスが消滅する電圧を調整することができる。例えば、Ｖｓｓ－αで書込みが可能になる電圧になると、ＥＮ＿ＮＰＬＳ１端子でのパルスの発生が止まるように調整することが可能である。

図１４は、実施例３に係るＳＲＡＭの動作波形を示す図である。図１４のグラフ３０１～３０３は、それぞれ縦軸で電圧を表し横軸で時間経過を表す。グラフ３１１は、Ｖｄｄが低電圧域の場合の各信号の動作波形を表す。また、グラフ３１２は、Ｖｄｄが低電圧域と高電圧域との間の中電圧域の場合の各信号の動作波形を表す。また、グラフ３１３は、Ｖｄｄが高電圧域の場合の各信号の動作波形を表す。

Ｖｄｄが低電圧域の場合、グラフ３１１に示すように、プリチャージラインＰＣからダイナミックゲート１０４Ａ及び１０４ＢにＰＣ信号が入力され、ＡＳＳＩＳＴ＿ＥＮＸ１端子及びＡＳＳＩＳＴ＿ＥＮＸ１端子の両方がＨに変化する（ステップＳ３４）。その後、ｔｒｇ１信号がダイナミックゲート１０４Ａに入力され、ＯＵＴ端子がＨに変化することで、ＡＳＳＩＳＴ＿ＥＮＸ１端子はＬからＨに変化する（ステップＳ３５）。同様に、ｔｒｇ２信号がダイナミックゲート１０４Ｂに入力され、ＯＵＴ端子がＨに変化することで、ＡＳＳＩＳＴ＿ＥＮＸ２端子はＬからＨに変化する（ステップＳ３６）。これにより、降圧回路１０２Ａ及び１０２Ｂの双方が動作して、ビット線ＢｉｔをＶｓｓ－２αまで引き下げる（ステップＳ３７）。

グラフ３１２における矢印で示される処理は、グラフ３１１におけるステップＳ３４、Ｓ３６及びＳ３７にあたる。また、グラフ３１３における矢印で示される処理は、グラフ３１１におけるステップＳ３４の処理にあたる。

Ｖｄｄの電圧を上げていき、Ｖｓｓ－αで書込みが可能になる電圧になると、グラフ３１２に示すように、ＥＮ＿ＮＰＬＳ１端子でのネガパルスの発生がなくなり、ｔｒｇ１信号が消える。この場合、降圧回路１０２Ａの動作が停止し、降圧回路１０２Ｂの動作は継続して、ビット線ＢｉｔをＶｓｓ－αまで引き下げる。

Ｖｄｄが高電圧域となりＶｓｓで書込みが可能な電圧になると、グラフ３１３に示すように、ＥＮ＿ＮＰＬＳ２端子でのネガパルスの発生もなくなり、ｔｒｇ２信号が消える。この場合、降圧回路１０２Ａ及び１０２Ｂの両方とも動作が停止して、ビット線Ｂｉｔの引き下げはＶｓｓまでとなる。

以上に説明したように、本実施例に係る半導体記憶装置では、電圧の高さに応じて段階的にビット線の降圧量が変化する。これにより、無駄な電力を減らし、メモリセルに印加させる電圧を低減して劣化を最小限に抑えることができる。さらに、ここではＶｄｄ依存発生回路及び降圧回路が２組の場合について説明したが、この組の数を増やすことによって効果を高めることができる。

また、以上の説明では、ダイナミックゲートを用いる場合で説明したが、同様の構成はダイナミックゲートを用いない実施例１の構成に組み込むことも可能である。

次に、実施例４について説明する。本実施例に係るＳＲＡＭ１０は、降圧回路１０２の駆動パルスが発生しなくなる電圧を調整できることが実施例２と異なる。以下の説明では、既に説明した各部の機能については説明を省略する。

本実施例に係るＶｄｄ依存発生回路１０３は、降圧回路１０２の駆動パルスを発生しなくなる電圧を外部信号によって調整される。Ｖｄｄ依存発生回路１０３は、ネガパルスのリーディングエッジを決める電圧依存の小さいインバータチェーン１３１の段数、ネガパルスのトレーディングエッジを決める電圧依存の大きいインバータチェーン１３２の段数のどちらか又は両方が外部から切り替えらえる。これにより。Ｖｄｄ依存発生回路１０３は、出力するネガパルスの幅が変更され、結果としてパルスが消滅する電圧が調整される。

図１５は、実施例４に係るＳＲＡＭの構成図である。図１５は、電圧依存の大きいインバータチェーン１３２の段数を３段階で調整する場合の例である。本実施例に係るＶｄｄ依存発生回路１０３は、インバータチェーン１３１及びインバータチェーン１３２に加えて、インバータチェーン１３６及び１３７を有する。このインバータチェーン１３６及び１３７が、「第４インバータ」の一例にあたる。また、Ｖｄｄ依存発生回路１０３は、セレクタ４０１～４０３を有する。また、Ｖｄｄ依存発生回路１０３は、ＮＡＮＤ回路１３３を有する。

図１６は、セレクタの回路図である。セレクタ４０１～４０３は、ＳＥＬ端子に入力される信号がＨで導通、Ｌで遮断となる。例えば、セレクタ４０１～４０３のＳＥＬ端子へ入力は、信号として３ビットの信号であるＳＥＬ[０：２]であってもよい。その場合、ＳＥＬ[０：２]のうち選択する段数のセレクタの入力がＨでありそれ以外がＬである信号がセレクタ４０１～４０２に入力されることで、Ｖｄｄ依存発生回路１０３は、ネガパルスの幅、すなわちネガパルスが消滅する電圧が切り替わる。

ネガパルスの幅の設定の一例について説明する。ここでは、３ビットの信号であるＳＥＬ［０：２］のうち、セレクタ４０１に入力される信号をＳＥＬ［０］、セレクタ４０２に入力される信号をＳＥＬ［１］、セレクタ４０１に入力される信号をＳＥＬ［２］として説明する。Ｖｄｄ依存発生回路１０３が出力するネガパルスの幅は、セレクタ４０１～４０３のうちＳＥＬ端子にＨが入力されたものが導通する。そこで、ＳＥＬ[１]をＨとしたときに選択されるインバータチェーン１３２及び１３６を合わせた段数は、製造ばらつき中心値で求めた値になるように設定される。また、ＳＥＬ[０]をＨとしたときに選択されるインバータチェーン１３２の段数は、ＳＥＬ[１]をＨとしたときの段数よりも少なくなる。また、ＳＥＬ[２]をＨとしたときに選択されるインバータチェーン１３７の段数は、ＳＥＬ[１]をＨとしたときの段数よりも多くなる。

この場合、アシストを解除すべき電圧が製造ばらつきによって中心値からずれて、例えばまだアシストすることが好ましい電圧であるにも関わらずアシストが解除されてしまう場合、ＳＥＬ[２]がＨとされることでパルス幅が広がる。アシストしなくてもよいにもかかわらずアシストが解除されない場合、ＳＥＬ[０]がＨとされることでパルス幅が狭くなる。このように、セレクタ４０１～４０３を選択することで、本実施例に係るＳＲＡＭ１０は、製造ばらつきが起きても適切なアシストを実現することができる。

次に、実施例５について説明する。実施例４に示したアシストの解除電圧を調整できるＳＲＡＭ１０を使用するにあたり、製造ばらつきにより解除電圧が中心値からずれてしまった場合にこれを修正することが好ましい。そこで、本実施例では、ＳＲＡＭ１０のレプリカを搭載した試験回路５０を用いて試験を行い、製造ばらつきにより解除電圧が中心値からずれてしまった場合に、これを修正する調整量を決定して、実際のＳＲＡＭ１０に反映させる。以下の説明では、既に説明した各部の機能については説明を省略する。

図１７は、実施例５に係るＬＳＩテスタ、試験回路及びパルス幅設定回路を含む構成図である。本実施例では、ＬＳＩテスタ５３、試験回路５０及びパルス幅設定回路５１が設けられる。ここでは、ＳＲＡＭ１０は、図１５の構成を有する。

ＬＳＩテスタ５３、試験回路５０及びパルス幅設定回路５１は、実施例４で説明したＳＲＡＭ１０を使用するにあたり、製造ばらつきにより解除電圧が中心値からずれてしまった場合にこれを修正するためにアシストのタイミングを調整する。試験回路５０は、ＳＲＡＭ１０に内蔵されたＶｄｄ依存発生回路１０３のパルス消失電圧、即ちアシスト解除電圧の中心値からのずれを調べる。また、パルス幅設定回路５１は、試験回路５０による試験結果から求められた最適なパルス幅の設定を格納し、その値を図１５のＳＲＡＭ１０が有するＶｄｄ依存発生回路１０３のセレクタ４０１～４０３のＳＥＬ端子に分配する。

ＬＳＩテスタ５３は、ＬＳＩ１における各種テストを統括制御する。例えば、ＬＳＩテスタ５３は、試験回路５０及びパルス幅設定回路５１によるＳＲＡＭ１０に関する試験を統括制御する。

図１８は、実施例５に係る試験回路の構成図である。試験回路５０は、図１８に示すように、図１５に示したＳＲＡＭ１０に内蔵されたＶｄｄ依存発生回路１０３に最小限の回路変更とそれに伴う最小限のレイアウト変更を加えたＶｄｄ依存発生回路レプリカ５０１有する。Ｖｄｄ依存発生回路レプリカ５０１を使用することで、試験回路５０とＳＲＡＭ１０のＶｄｄ依存発生回路１０３との特性のずれを最小することができる。また、試験回路５０は、ＮＡＮＤ回路５１１及び５１２、インバータ５１３～５１５、ダイナミックゲート５１６～５１８及びフリップフロップ５２１～５２３を有する。

Ｖｄｄ依存発生回路レプリカ５０１は、ディレイの電圧依存性が小さいインバータチェーン５０２及びディレイの電圧依存性が大きいインバータチェーン５０３～５０５を有する。インバータチェーン５０２、５０４及び５０５は偶数段であり、インバータチェーン５０２は奇数段である。インバータチェーン５０２のＥＮ’端子からの信号により、生成するネガパルスのリーディングエッジが決定される。インバータチェーン５０３～５０５のＥＮＸ’０端子、ＥＮＸ’１端子及びＥＮＸ’端子から出力される信号により、生成するネガパルスのトレーディングエッジが決定される。

さらに、Ｖｄｄ依存発生回路レプリカ５０１は、セレクタ５０６～５０８及びＮＡＮＤ回路５０９を有する。セレクタ５０６～５０８は、例えば図１４で示した回路構成を有する。このＶｄｄ依存発生回路レプリカ５０１を有する試験回路５０が、「試験実行部」の一例にあたる。

ここで、図１５に示したＶｄｄ依存発生回路１０３は、インバータチェーン１３２、１３６及び１３７の出力端子の接続をセレクタ５０６～５０８で切替えて１つのＮＡＮＤ回路１３３に入力することでネガパルス１つを生成する。これに対して、Ｖｄｄ依存発生回路レプリカ５０１は、ＮＡＮＤ回路５０９、５１１及び５１２の一方の入力端子に共通して、ＥＮ’端子が接続される。さらに、ＮＡＮＤ回路５０９の他方の入力端子には、ＥＮＸ’０端子が接続され、ＮＡＮＤ回路５１１の他方の入力端子には、ＥＮＸ’１端子が接続され、ＮＡＮＤ回路５１２の他方の入力端子には、ＥＮＸ’２端子が接続される。これにより、ＮＡＮＤ回路５０９、５１１及び５１２は、幅の異なる三つのネガパルスを生成する。ＮＡＮＤ回路５０９、５１１及び５１２は、同一形状であることが望ましい。ＮＡＮＤ回路５０９、５１１及び５１２の出力はインバータ５１３～５１５のそれぞれでポジパルスに変換され、ダイナミックゲート５１６～５１８に入力される。

ダイナミックゲート５１６～５１８は、例えば、図９に示した回路構成を有する。ダイナミックゲート５１６～５１８から出力される信号Ｓ[２：０]は、スキャン機能が実装されたポジティブエッジトリガのＤ型フリップフロップであるフリップフロップ５２１～５２３のデータ端子に入力される。フリップフロップ５２１は、例えば、図１９に示す回路構成を有する。図１９は、試験回路に搭載されるフリップフロップの回路構成の一例を示す図である。

図２０は、実施例５における試験パタンの一例を示す図である。また、図２１は、実施例５における試験パタンのタイミング図である。図２０及び２１を参照して、試験回路５０の動作を説明する。パタン＃０において、図２０の「Ｎ」で示されるプリチャージラインＰＣにおけるネガパルスで、ダイナミックゲート５１６～５１８のＰＣ端子は図１９に示すように変化する。これにより、ダイナミックゲート５１６～５１８から出力される信号Ｓ[２：０]はＨにプリチャージされる。そして、Ｈにプリチャージされた信号Ｓ[２：０]は、図２０の「Ｐ」で示されるフリップフロップ５２１～５２３のそれぞれのＣＬＫ端子のポジパルスにより、フリップフロップ５２１～５２３のそれぞれのＤ端子から取り込まれてすべてＨに初期化される。次に、試験パタン＃１において、Ｖｄｄ依存発生回路レプリカ５０１のインバータチェーン５０２のＥＮ端子がＬからＨへ変化する。これにより、図１９に示すようにＮＡＮＤ回路５０９、５１１及び５１２の出力に、電圧に応じてネガパルスが発生する。インバータ５１３～５１５によりネガパルスは反転されて、ダイナミックゲート５１６～５１８のＥＮ端子に入力される。このとき、ダイナミックゲート５１６～５１８のうちパルスが発生したものの出力がＨからＬへ変化する。ダイナミックゲート５１６～５１８からのパルス発生の結果は、図２１に示すフリップフロップ５２１～５２３のそれぞれのＣＬＫ端子のポジパルスによりフリップフロップ５２１～５２３のそれぞれに取り込まれる。次に、パタン＃２及び＃３において、フリップフロップ５２１～５２３のそれぞれのＳＭ端子は図２１に示すように１に設定され、フリップフロップ５２１～５２３はスキャンシフトモードになる。そして、フリップフロップ５２１～５２３は、ＣＬＫ端子にポジパルスが入力される度に、取り込んだパルス発生の結果を順次ＳＯ端子から出力する。試験回路５０は、電圧を変化させながら以上の試験を繰り返すことで、Ｖｄｄ依存発生回路レプリカ５０１が出力するネガパルスが消失するインバータチェーン５０３～５０５の段数を得ることができる。すなわち、試験回路５０は、セレクタ５０６～５０８のＳＥＬ[２：０]の設定と電圧の相関を得ることができる。

図２２は、実施例５における試験結果の一例を示す図である。図２２は、測定電圧を最低電圧ＶｍｉｎからＶｍａｘまでをＶ[０：８]の９段階に分割し、各電圧で試験パタン＃１を走行させたときのダイナミックゲート５１６～５１８から出力された信号Ｓ[２：０]の値を低電圧側から順次並べた表を示す。図２０の表において出力Ｌはパルスが発生したことを、出力Ｈはパルスが発生しなかったことを示す。ここで、アシストすることが好ましい最高電圧は搭載するメモリセル１００の数と製造ばらつきに基づいて半導体メーカーが提示する規格値である。ここでは、アシストすることが好ましい最高電圧を、Ｖｍｉｎから２ステップ高い値Ｖ[２]とする。すなわち、範囲５４１が、アシストをすることが好ましい電圧域となる。また、アシストを行わない最低電圧は、半導体メーカーの仕様である最大定格電圧からアシストされることでビット線ＢｉｔがＶｓｓより引き下げられる電位差を減じた値とする。ここでは、アシストを行わない最低電圧を、Ｖｍａｘから２ステップ低い値Ｖ[６]とする。すなわち、範囲５４２が、アシストを行わない電圧域となる。

この場合、アシストを行うための設定は電圧域Ｖ[２：０]で試験結果がＬ、電圧域Ｖ[８：６]でＨとなるものが好ましい。この試験結果の例では、信号Ｓ[０]及びＳ[１]がその条件を満たす。しかし、電圧上昇に伴い、より早くアシストが解除される方が消費電力と素子へのストレスが少ないので、信号Ｓ[０]が最適な条件となる。したがって、この試験結果の例においては、Ｖｄｄ依存発生回路１０３のセレクタ４０１～４０３へ入力する信号はＳＥＬ[０]をＨとする設定が最適となる。

図２３は、パルス幅設定回路の一例を示す構成図である。本実施例に係るパルス幅設定回路５１は、ＦＵＳＥ素子５５１～５５３と読出し回路５５４～５５６とのそれぞれ１つずつを組として、図１５に示すＶｄｄ依存発生回路１０３のセレクタ４０１～４０３の選択信号の数だけ組を有する。図１５に示すＶｄｄ依存発生回路１０３はセレクタ４０１～４０３に入力される信号であるＳＥＬ［２：０］の３ビットで選択を行うため、ここでは３ビットの例について示す。ＦＵＳＥ素子５５１～５５３には試験回路５０により求められたＶｄｄ依存発生回路１０３に入力される信号であるＳＥＬ[２：０]の設定が書き込まれる。読出し回路５５４～５５６は、設定の書き込みにより接続されたＦＵＳＥ素子５５１～５５３が切断されるとＨを出力、未切断の場合はＬを出力する。ＦＵＳＥ素子５５１～５５３は、例えば、レーザーヒューズ、電気ヒューズ等が用いられる。読出し回路５５４～５５６は、例えば、電源投入直後の短時間にＦＵＳＥ素子５５１～５５３に電流を流して切断有無を判定し、ラッチに格納するものなどがある。

図２４は、実施例５に係る試験回路及びパルス幅設定回路の運用のフローチャートである。次に、図２４を参照して、本実施例に係る試験回路５０及びパルス幅設定回路５１の運用の流れについて説明する。ここでは、Ｖｄｄ依存発生回路１０３が、セレクタ４０１～４０３に入力される信号であるＳＥＬ［２：０］の３ビットで選択を行う場合を例に説明する。以下では、それぞれのビットの信号をＳ［ｎ］（ｎ＝０，１，２）と表す。

試験時開始時に、ＬＳＩテスタ５３は、電源の電圧ＶをＶｍｉｎに設定する（ステップＳ２０１）。

そして、試験回路５０は、例えば図１８に示す予め決められた試験パタンを１回走行させる（ステップＳ２０２）。

次に、ＬＳＩテスタ５３は、電源の電圧ＶがＶｍａｘ以上か否かを判定する（ステップＳ２０３）。電圧ＶがＶｍａｘ未満の場合（ステップＳ２０３：否定）、ＬＳＩテスタ５３は、電源の電圧Ｖを予め決められたステップ分だけ昇圧（Ｖ＝Ｖ＋ｓｔｅｐ）する（ステップＳ２０４）。その後、処理は、ステップＳ２０２へ戻る。

これに対して、電圧ＶがＶｍａｘ以上の場合（ステップＳ２０３：肯定）、ＬＳＩテスタ５３は、試験結果を収集して図２０に示すような試験結果を得る（ステップＳ２０５）。

次に、ＬＳＩテスタ５３は、ＳＥＬ[ｎ]のＬの数Ｌ［ｎ］及びＨの数Ｈ［ｎ］を取得する（ステップＳ２０６）。具体的には、ＬＳＩテスタ５３は、全ての電圧Ｖを通じて各出力に発生したパルスの数、すなわち信号Ｓ[ｎ]にＬが出力された数をそれぞれテスタプログラム上の変数Ｌ[ｎ]として格納する。また、ＬＳＩテスタ５３は、発生しなかった、すなわちＨが出力された数をテスタプログラム上の変数Ｈ[ｎ]として格納する。

ここで、図２０の範囲５４１に示すようなアシストをすることが好ましい電圧域のステップ数をＬＰとし、範囲５４２に示すようなアシストを行わない電圧域のステップ数をＨＰとすると適切なパルスの条件はＨ[ｎ]≧ＨＰ且つＬ[ｎ]≧ＬＰとなる。

そこで、ＬＳＩテスタ５３は、ｎ＝０とする（ステップＳ２０７）。次に、ＬＳＩテスタ５３は、ｎが２以下かを判定する（ステップＳ２０８）。ｎが２より大きい場合（ステップＳ２０８：否定）、ＬＳＩテスタ５３は、試験対象のＳＲＡＭ１０が不良であると判定して（ステップＳ２０９）、試験を終了する。

これに対して、ｎが２以下の場合（ステップＳ２０８：肯定）、ＬＳＩテスタ５３は、Ｈ[ｎ]≧ＨＰ且つＬ[ｎ]≧ＬＰであるか否かを判定する（ステップＳ２１０）。Ｈ[ｎ]がＨＰ未満もしくはＬ[ｎ]がＬＰ未満又はその両方の場合（ステップＳ２１０：否定）、ＬＳＩテスタ５３は、ｎを１つインクリメントして（ステップＳ２１１）、ステップＳ２０８へ戻る。

これに対して、Ｈ[ｎ]≧ＨＰ且つＬ[ｎ]≧ＬＰである場合（ステップＳ２１０：肯定）、ＬＳＩテスタ５３は、その時点でのＳ［ｎ］が最適なネガパルスの幅となると判定して、ＨとするＳ［ｋ］をその時点でのＳ［ｎ］として、ｋ＝ｎとする（ステップＳ２１２）。

次に、ＬＳＩテスタ５３は、Ｓ［ｋ］をＨとするようにパルス幅設定回路５１に書き込む（ステップＳ２１３）。これにより、パルス幅設定回路５１のＦＵＳＥ素子５５１～５５３のうちＳ［ｋ］に対応するものが切断される。これによってＳＲＡＭ１０のＶｄｄ依存発生回路１０３に最適なパルス幅が設定される。

その後、ＬＳＩテスタ５３は、通常のＬＳＩ試験を実施する（ステップＳ２１４）。そして、ＬＳＩテスタ５３は、試験結果に基づいて、設定が行われたＳＲＡＭ１０の良否判定を行う（ステップＳ２１５）。

以上に説明したように、本実施例に係る試験回路及びパルス幅設定回路は、ＳＲＡＭに搭載されたＶｄｄ依存発生回路のレプリカを用いて、ＳＲＡＭに最適なパルス幅を特定し、その特定したパルス幅となるようにセレクタへの信号の入力を決定する。これにより、製造ばらつきによるアシストの解除電圧の中心値からのずれを意識することなく自動で最適なアシストの解除電圧に修正することができる。

次に、実施例６について説明する。実施例５ではアシストをすることが好ましい最高電圧は、搭載するメモリセル１００の数と製造ばらつきに基づいて半導体メーカーが提示する規格値を用いた。この規格値はメモリセル１００のでき上がり中心の変動もカバーする為にマージンを含んだものであり、メモリセル１００の実際のでき上がり中心値によってはアシストが過剰になる。そこで、アシストは、メモリセル１００の実際のでき上がりに合わせた設定を用いることがより好ましい。

本実施例に係るパルス幅設定回路５１は、スキャンシフトでＳＲＡＭ１０のＶｄｄ依存発生回路１０３のパルス幅を変えることができることが実施例５と異なる。図２５は、実施例６に係るパルス幅設定回路の構成図である。以下の説明では、既に説明した各部の機能については説明を省略する。

パルス幅設定回路５１は、図１５に示したＶｄｄ依存発生回路１０３のセレクタ４０１～４０３に入力される信号であるＳＥＬ[２：０]に対応するフリップフロップ５２１～５２３の出力が以下のように接続される。フリップフロップ５３２の出力がフリップフロップ５２２の入力に接続され、フリップフロップ５２２の出力がフリップフロップ５２１の入力に接続される。これによってＣＫ端子にポジパルスを入力する度にＳＩ端子から入力されたデータがフリップフロップ５２３、フリップフロップ５２２、フリップフロップ５２１の順番にスキャンシフトで格納される。

図２６は、実施例６に係る試験回路及びパルス幅設定回路の運用のフローチャートである。次に、図２６を参照して、本実施例に係る試験回路５０及びパルス幅設定回路５１の運用の流れについて説明する。ここでは、Ｖｄｄ依存発生回路１０３が、セレクタ４０１～４０３に入力される信号であるＳＥＬ［２：０］の３ビットで選択を行う場合を例に説明する。以下では、それぞれのビットの信号をＳ［ｎ］（ｎ＝０，１，２）と表す。

試験時開始時に、ＬＳＩテスタ５３は、試験回路５０に入力される電源の電圧ＶをＶｍｉｎに設定する（ステップＳ３０１）。

そして、試験回路５０は、例えば図１８に示す予め決められた試験パタンを１回走行させる（ステップＳ３０２）。

次に、パルス幅設定回路５１は、ＳＲＡＭ１０に内蔵されたＶｄｄ依存発生回路１０３のＳＥＬ[２：ｎ]＝０として初期化する（ステップＳ３０３）。

次に、試験回路５０は、ＳＥＬ［ｎ］におけるｎを０に設定する（ステップＳ３０４）。

次に、試験回路５０は、ＳＥＬ［ｎ］をＨに設定する（ステップＳ３０５）。

次に、試験回路５０は、スキャンでパルス幅設定回路５１にＳＥＬ［２：０］を書き込む（ステップＳ３０６）。これにより、ＳＲＡＭ１０に内蔵されたＶｄｄ依存発生回路１０３のＳＥＬ[２：ｎ]にＳＥＬ［ｎ］をＨとした信号が入力される。

その後、ＬＳＩテスタ５３は、ＳＲＡＭ１０のＳＲＡＭファンクション試験を実行する（ステップＳ３０７）。

次に、試験回路５０は、ｎが最大数である２以上かを判定する（ステップＳ３０８）。ｎが２未満の場合（ステップＳ３０８：否定）、パルス幅設定回路５１は、ＳＲＡＭ１０に内蔵されたＶｄｄ依存発生回路１０３のＳＥＬ[２：ｎ]＝０として初期化する（ステップＳ３０９）。

次に、試験回路５０は、ＳＥＬ［ｎ］におけるｎを１つインクリメントする（ステップＳ３１０）。その後、試験回路５０は、ステップＳ３０５へ戻る。

これに対して、ｎが２以上の場合（ステップＳ３０８：肯定）、試験回路５０は、電源の電圧ＶがＶｍａｘ以上か否かを判定する（ステップＳ３１１）。電圧ＶがＶｍａｘ未満の場合（ステップＳ３１１：否定）、ＬＳＩテスタ５３は、電源の電圧Ｖを予め決められたステップ分だけ昇圧（Ｖ＝Ｖ＋ｓｔｅｐ）する（ステップＳ３１２）。その後、処理は、ステップＳ３０２へ戻る。

これに対して、電圧ＶがＶｍａｘ以上の場合（ステップＳ３１１：肯定）、試験回路５０は、試験結果を収集する（ステップＳ３１３）。図２７は、実施例６で得られる試験結果の一例の図である。例えば、試験回路５０は、図２７に示すような、テストパタンを走行させて得た試験結果６０１及びＳＲＡＭファンクション試験結果６０２を得る。図２７に示すように、テストパタンを走行させて得た試験結果６０１は、実施例５と同様の試験結果が得られる。試験結果６０１における範囲６０３は、アシストを行わない電圧域である。これに対して、ＳＲＡＭファンクション試験結果６０２は、各パルス幅設定におけるＳＲＡＭ１０の機能が正常に動作したか否かの結果について正常に動作した場合をＰ（Pass）、失敗した場合をＦ（Fail）として電圧ステップ毎に集計した情報を表す。この場合、ＳＲＡＭファンクション試験結果６０２において、Ｆが登録されたパルス幅は使用に適さない。

ここで、図２７の試験結果から得られる適切なパルス幅の条件は、全電圧でＳＲＡＭ１０の機能が正常に動作し、且つ、アシストを行わない電圧域ではパルスが発生しないことである。そして、図２７の場合、これらの条件を満たす信号は、ｓ[１]、ｓ[２]であるがこのうち、パルス幅の狭いｓ[１]の方が電力とメモリセル１００へのストレス緩和の観点で最適となる。そこで以下に示すように、ＬＳＩテスタ５３は、この最適なパルス幅を求める計算を実行する。

次に、ＬＳＩテスタ５３は、試験回路５０による試験結果から全電圧を通じて各出力に発生したパルスが発生しなかった、すなわち試験結果６０１におけるＳＥＬ[ｎ]のＨの数をカウントしてＨ［ｎ］として格納する（ステップＳ３１４）。

また、ＬＳＩテスタ５３は、ＳＲＡＭファンクション試験結果６０２におけるＳＥＬ[ｎ]のＦの数をカウントしてＦ［ｎ］として格納する（ステップＳ３１５）。

ここで、実施例５と同様にアシストを行わない電圧ステップ数がＨＰである場合、適切なパルスの条件はＨ[ｎ]≧ＨＰ且つＦ[ｎ]＝０である。図２５の場合ＨＰは３である。
この条件を満たすｎが複数ある場合はパルス幅が最も狭いものが最適であるが、これはｎ＝０から判定して最初に条件を満たしたｎを選択すれば良い。

ＬＳＩテスタ５３は、ｎ＝０とする（ステップＳ３１６）。

次に、ＬＳＩテスタ５３は、ｎが２以下か否かを判定する（ステップＳ３１７）。ｎが２より大きい場合（ステップＳ３１７：否定）、ＬＳＩテスタ５３は、試験対象のＳＲＡＭ１０が不良であると判定して（ステップＳ３１８）、試験を終了する。

これに対して、ｎが２以下の場合（ステップＳ３１７：肯定）、ＬＳＩテスタ５３は、Ｈ[ｎ]≧ＨＰ且つＦ[ｎ]≧０であるか否かを判定する（ステップＳ３１９）。Ｈ[ｎ]がＨＰ未満もしくはＦ[ｎ]が０未満又はその両方の場合（ステップＳ３１９：否定）、ＬＳＩテスタ５３は、ｎを１つインクリメントして（ステップＳ３２０）、ステップＳ３１７へ戻る。

これに対して、Ｈ[ｎ]≧ＨＰ且つＦ[ｎ]≧０である場合（ステップＳ３１９：肯定）、ＬＳＩテスタ５３は、その時点でのＳ［ｎ］が最適なネガパルスの幅となると判定して、ＨとするＳ［ｋ］をその時点でのＳ［ｎ］として、ｋ＝ｎとする（ステップＳ３２１）。

そして、ＬＳＩ１の起動時に、パルス幅設定回路５１は、ＳＥＬ［ｋ］＝ＨをスキャンでＳＲＡＭ１０のＶｄｄ電圧依存回路１０３にスキャンで設定する（ステップＳ３２２）。例えば、得られた最適なパルス幅を与えるＳＥＬ[２：０]の値を、ＬＳＩ１外部のＲＯＭ（Read Only Memory）などに記憶させ、パワーオン時にＪＴＡＧ（Joint Test Action Group）等でパルス幅設定回路５１へ送り込むことで設定が行われる。

以上に説明したように、本実施例６に係る方法によればアシストを行うことが好ましい電圧を半導体メーカーが提示するマージンを含んだ規格値ではなく、実際のメモリセルの実力に合わせること可能となる。したがって、結果としてアシストによる電力とメモリセルへのストレスを最小に抑えることが可能になる。

また、本実施例に係る方法によれば、アシストを解除する電圧を変えながらＳＲＡＭの試験が可能となる。したがって、メモリセルの実際のできあがりに合わせた設定が可能になる。その結果として、アシストを解除する電圧として、最も省電力且つメモリセルに印加されるストレスを最小にする電圧を設定することが可能となる。

次に、実施例７について説明する。図２８は、実施例７に係るパルス幅設定回路の構成図である。本実施例に係る試験回路５０は、図１８に示した試験回路５０と同様である。

パルス幅設定回路５１は、ＦＵＳＥ素子５５１～５５３と読出し回路５５４～５５６と、フリップフロップ５２１～５２３とのそれぞれ１つずつを組として、図１３に示すＶｄｄ依存発生回路１０３のセレクタ４０１～４０３の選択信号の数だけ組を有する。

フリップフロップ５２１～５２３は、スキャン機能が実装されたポジティブエッジトリガのＤ型フリップフロップである。フリップフロップ５２１～５２３は、データ入力端子に読出し回路５５４～５５６の出力端子が接続される。

フリップフロップ５２１～５２３は、ＳＭ端子がＬのときは、ＦＵＳＥ素子５５１～５５３から読み出されたデータを取得する。また、フリップフロップ５２１及び５２２は、ＳＭ端子がＨのときは、スキャンシフトで前段のフリップフロップ５２２又は５２３の出力を取り込む。

図２９は、実施例７に係る試験回路及びパルス幅設定回路の運用のフローチャートである。次に、図２９を参照して、本実施例に係る試験回路５０及びパルス幅設定回路５１の運用の流れについて説明する。

ＬＳＩテスタ５３、試験回路５０及びパルス幅設定回路５１は、電源電圧とパルス消失及びＳＲＡＭファンクション試験との相関取得処理を実行する（ステップＳ４０１）。例えば、ＬＳＩテスタ５３、試験回路５０及びパルス幅設定回路５１は、この処理にあたる具体的な処理として、図２６に示したフローにおけるステップＳ３０１～Ｓ３１１の処理を実行する。

次に、ＬＳＩテスタ５３、試験回路５０及びパルス幅設定回路５１は、Ｖｄｄ依存発生回路１０３のセレクタ４０１～４０３の選択信号であるＳＥＬ［２：０］の決定処理を実行する（ステップＳ４０２）。例えば、ＬＳＩテスタ５３、試験回路５０及びパルス幅設定回路５１は、この処理にあたる具体的な処理として、図２６に示したフローにおけるステップＳ３１３～Ｓ３２１の処理を実行する。

その後、パルス幅設定回路５１は、ＦＵＳＥ素子５５１～５５３のうち、Ｈと決定されたＳＥＬ［ｋ］に対応するＦＵＳＥ素子［ｋ］を切断する（ステップＳ４０３）。

本実施例に係る方法によれば、全てのパルス幅設定についてＳＲＡＭファンクション試験を行った結果を反映し、製造ばらつきに応じた最適なパルス幅を決定することができる。さらに、本実施例に係る方法によれば、最適なパルス幅の決定結果をＦＵＳＥ素子に書込むことでシステム運用時には外部ＲＯＭなどから設定をロードしなくてもよく、運用コストを抑えることができる。

次に、実施例８について説明する。図３０は、実施例８に係る試験回路及びパルス幅設定回路を含む構成図である。本実施例では、図１５に示したアシストを解除する電圧を調整可能なＳＲＡＭ１０を使用するにあたり、アシストを解除する電圧を、ＳＲＡＭファンクション試験の結果を基に設定する。本実施例では、試験及びパルス幅設定回路８０１が設けられる。

図３１は、試験及びパルス幅設定回路の構成図である。試験及びパルス幅設定回路８０１は、各電圧においてＳＲＡＭ１０に内蔵されたＶｄｄ依存発生回路１０３で発生するネガパルスが消失する設定を検出しその設定を保持する。さらに、試験及びパルス幅設定回路８０１は、保持した設定を各ＳＲＡＭ１０に内蔵されたＶｄｄ依存発生回路１０３のセレクタ４０１～４０３を選択する信号であるＳＥＬ[２：０]として設定する。

試験及びパルス幅設定回路８０１は、Ｖｄｄ依存発生回路レプリカ５０１、ＮＡＮＤ回路５１１～５１２、インバータ５１３～５１５、ダイナミックゲート５１６～５１８、ＸＯＲ回路８１１～８１３及びフリップフロップ５２１～５２３を有する。Ｖｄｄ依存発生回路レプリカ５０１、ＮＡＮＤ回路５１１～５１２、インバータ５１３～５１５及びダイナミックゲート５１６～５１８は、実施例５と同様の動作を行う。

ＸＯＲ回路８１１～８１３は、一方の入力端子がそれぞれ、ダイナミックゲート５１６～５１８の出力端子に接続される。また、ＸＯＲ回路８１１の他方の入力端子は、ダイナミックゲート５１７の出力端子に接続される。また、ＸＯＲ回路８１２の他方の入力端子は、ダイナミックゲート５１８の出力端子に接続される。また、ＸＯＲ回路８１３の他方の入力端子は、Ｖｓｓに接続される。

ＸＯＲ回路８１１は、ダイナミックゲート５１６及び５１７から出力される信号Ｐ［０］及びＰ［１］の排他的論理和である信号Ｓ[０]を出力する。また、ＸＯＲ回路８１２は、ダイナミックゲート５１７及び５１８から出力される信号Ｐ［１］及びＰ［２］の排他的論理和であるＳ［１］を出力する。また、ＸＯＲ回路８１３は、ダイナミックゲート５１８から出力される信号Ｐ［２］とＶｓｓとの排他的論理和である信号Ｓ[２]出力する。

フリップフロップ５２１～５２３は、各ＸＯＲ回路８１１～８１３から出力されたそれぞれの信号Ｓ[２：０]を取り込む。

図３２は、パルス消失設定検出パタンの一例を示す図である。また、図３３は、パルス消失設定パタンのタイミング図である。

試験及びパルス幅設定回路８０１は、パルス消失設定検出パタン８２０におけるパタン＃００を走行させることで、フリップフロップ５２１～５２３を１にクリアする。次に、試験及びパルス幅設定回路８０１は、パルス消失設定検出パタン８２０におけるパタン＃０１を走行させることで、フリップフロップ５２１～５２３に取り込まれるパルスが発生する。各パタン＃００及び＃０１を走行させる場合に、試験及びパルス幅設定回路８０１は、実際には図３１に示すタイミングで各信号を変化させる。

図３４は、パルス消失設定検出パタンを走行させたときの内部信号の変化を示す図である。ここで、内部信号は、ダイナミックゲート５１６～５１８から出力される信号Ｐ[２：０]及び、ＸＯＲ回路８１１～８１３から出力される信号Ｓ[２：０]である。

電源電圧を変化させながらパルス消失設定検出パタン８２０を走行させると、信号Ｐ[２：０]及びＳ[２：０]は、図３２に示すように変化する。このように各電圧においてＰ[２]からＰ［０]へとパルス幅を狭くしていったとき、パルスが消失する変化ポイントで、パルスの消失に対応するＸＯＲ回路８１１～８１３からＨが出力され、それ以外はＬとなる。すなわち、試験及びパルス幅設定回路８０１は、アシストを行わない電圧より低い電圧でパルス消失設定検出パタン８２０を走行させることで、パルスが消失する電圧に応じた、アシストを解除する電圧をＶｄｄ依存発生回路１０３に設定することができる。この後、ＬＳＩテスタ５３によるＳＲＡＭファンクション試験をパスすれば、ＳＲＡＭ１０は、設定された電圧でアシスト解除しても問題ないことが確認される。

図３５は、実施例８に係る試験及びパルス幅設定回路の運用のフローチャートである。次に、図３５を参照して、本実施例に係る試験及びパルス幅設定回路８０１の運用の流れについて説明する。

試験時開始時に、ＬＳＩテスタ５３は、電源の電圧ＶをＶｍｉｎに設定する（ステップＳ５０１）。

そして、試験及びパルス幅設定回路８０１は、例えば図３０に示す予め決められたパルス消失設定検出パタン８２０を１回走行させる（ステップＳ５０２）。これにより、試験及びパルス幅設定回路８０１は、ＳＲＡＭ１０のＶｄｄ依存発生回路１０３に電圧Ｖでアシストが解除される設定を行う。

電圧Ｖでのアシストの解除が設定された状態で、ＬＳＩテスタ５３は、ＳＲＡＭ１０に対してＳＲＡＭファンクション試験を実行する。そして、ＬＳＩテスタ５３は、ＳＲＡＭ１０がＳＲＡＭファンクション試験をパスしたか否かを判定する（ステップＳ５０３）。

ＳＲＡＭファンクション試験をパスした場合（ステップＳ５０３：肯定）、ＬＳＩテスタ５３は、電圧Ｖを予め決められたステップ分の電圧下げる（ステップＳ５０４）。その後、処理は、ステップＳ５０２へ戻る。

これに対して、ＳＲＡＭファンクション試験がフェイルした場合（ステップＳ５０３：否定）、ＬＳＩテスタ５３は、その時点での電圧Ｖよりも１ステップ高い電圧を、最適なアシストを解除する電圧であるＶｐｓｅｔとする。すなわち、ＬＳＩテスタ５３は、Ｖｐｓｅｔ＝Ｖ＋ｓｔｅｐとする（ステップＳ５０５）。次に、ＬＳＩテスタ５３は、Ｖｐｓｅｔを試験及びパルス幅設定回路８０１に通知する。

試験及びパルス幅設定回路８０１は、電圧ＶをＶｐｓｅｔとする（ステップＳ５０６）。

そして、試験及びパルス幅設定回路８０１は、パルス消失設定検出パタン８２０を再走行させて（ステップＳ５０７）、ＳＲＡＭ１０のアシストを解除する電圧をＶｐｓｅｔに設定し直す。

その後、ＬＳＩテスタ５３は、ＳＲＡＭ１０に対して通常のＬＳＩ試験を実行する（ステップＳ５０８）。そして、ＬＳＩテスタ５３は、ＬＳＩ試験の結果を基に良否判定を行う（ステップＳ５０９）。

図３６は、実施例８におけるＳＲＡＭが搭載されたシステムの動作のフローチャートである。次に、図３６を参照して、本実施例に係る試験及びパルス幅設定回路８０１により設定が行われたＳＲＡＭ１０が搭載されたシステムの動作の流れについて説明する。試験及びパルス幅設定回路８０１は、図３５のフローのステップＳ５０６において決定したＶｐｓｅｔを例えばＬＳＩ１の外部のＲＯＭに書き込む。

ＬＳＩ１は、パワーオンされて起動する（ステップＳ５１１）。

ＬＳＩ１は、ＬＳＩ起動プログラムで外部のＲＯＭからＶｐｓｅｔを読み出して電圧ＶをＶｐｓｅｔに設定する（ステップＳ５１２）。

次に、ＬＳＩ１は、パルス消失設定検出パタン８２０を走行させて、ＬＳＩ１内のＳＲＡＭ１０のＶｄｄ依存発生回路１０３にアシストを解除する電圧を設定する（ステップＳ５１３）。

その後、ＬＳＩ１は、電源オフさせずに、電圧Ｖを通常設定に戻す（ステップＳ５１４）。そして、ＬＳＩ１は、通常運用に移行する（ステップＳ５１５）。

以上に説明したように、本実施例に係る試験及びパルス幅設定回路は、ＳＲＡＭファンクション試験を行いながらアシスト解除電圧を徐々に下げていきながらアシスト解除電圧の下限を特定する。これにより、試験及びパルス幅設定回路は、半導体メーカーが提示する規格値に制約されることなく、そのときのメモリセルのできあがりに合ったアシストを解除する電圧の下限を設定することができる。したがって、アシストによる電力増とメモリセルへのストレスを最小限に抑えることができる。

１ ＬＳＩ
２ コア
３ Ｌ１キャッシュ
４ Ｌ２キャッシュ
５ メモリセルアレイ
５０ 試験回路
５１ パルス幅設定回路
５３ ＬＳＩテスタ
１０ ＳＲＡＭ
１００ メモリセル
１０１ ビット選択回路
１０２ 降圧回路
１０３ Ｖｄｄ依存発生回路
１０４、１０４Ａ、１０４Ｂ ダイナミックゲート
１３１、１３２、１３４、１３６、１３７ インバータチェーン
１３３、１３５ ＮＡＮＤ回路
１４１ Ｈキーパー
４０１～４０３ セレクタ
５０１ Ｖｄｄ依存発生回路レプリカ
５０２～５０５ インバータチェーン
５０６～５０８ セレクタ
５０９、５１１、５１２ ＮＡＮＤ回路
５１３～５１５ インバータ
５１６～５１８ ダイナミックゲート
５２１～５２３ フリップフロップ
５５１～５５３ ＦＵＳＥ素子
５５４～５５６ 読出し回路
８０１ 試験及びパルス幅設定回路
８１１～８１３ ＸＯＲ回路

Claims (7)

1. データを保持する記憶素子と、
   前記記憶素子に接続され基準電圧に下がることで前記記憶素子が保持するデータを反転させるビット線と、
   前記ビット線に印加する電圧であるビット線電圧を基準電圧以下の第１所定値に下げる第１降圧回路と、
   発生遅延の電圧依存性を有する第１インバータからの第１出力と、発生遅延の電圧依存性が前記第１インバータよりも大きい第２インバータからの第２出力とを基に、第１電圧変化を検出し、検出した前記第１電圧変化の量に応じて前記第１降圧回路による前記ビット線電圧の引き下げ量を制御する制御部と
   を備えたことを特徴とする半導体記憶装置。
2. 前記制御部は、
   前記第１インバータ及び前記第２インバータにそれぞれに特定のタイミングの電圧変化を有する所定信号が入力され、
   前記所定信号の前記電圧変化に対する前記第１出力のタイミングと、前記所定信号の前記電圧変化に対する前記第２出力のタイミングとの差分を検出した前記第１電圧変化の量として算出し、前記差分の期間、前記第１降圧回路に前記第１所定値へ前記ビット線を引き下げさせる
   ことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１降圧回路による前記第１所定値への前記ビット線の引き下げを所定期間維持させる保持回路をさらに備えたことを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記ビット線の電圧を前記第１所定値から更に第２所定値引き下げる第２降圧回路をさらに有し、
   前記制御部は、
   前記第２インバータに直列に繋がる、発生遅延の電圧依存性が前記第１インバータよりも大きい第３インバータをさらに有し、
   前記第１出力及び前記第２出力を基に、前記第１降圧回路による前記ビット線電圧の引き下げ量を制御し、
   前記第１出力及び前記第３インバータからの第３出力を基に、第２電圧変化を検出し、検出した前記第２電圧変化の量に応じて前前記第２降圧回路による前記ビット線電圧の引き下げ量を制御する
   ことを特徴とする請求項１～３のいずれか一つに記載の半導体記憶装置。
5. 前記制御部は、
   前記第２インバータに直列に繋がる、発生遅延の電圧依存性が前記第１インバータよりも大きい第４インバータをさらに有し、
   前記第２出力又は前記第４インバータからの第４出力のいずれかを選択し、
   前記第２出力を選択した場合、前記第１電圧変化の量に応じて前記第１降圧回路による前記ビット線電圧の引き下げ量を制御し、
   前記第４出力を選択した場合、前記第１出力及び前記第４出力を基に、第３電圧変化を検出し、検出した前記第３電圧変化の量に応じて前記第１降圧回路による前記ビット線電圧の引き下げ量を制御する
   ことを特徴とする請求項１～３のいずれか一つに記載の半導体記憶装置。
6. 発生遅延の電圧依存性を有する第５インバータからの第５出力と、発生遅延の電圧依存性が前記第５インバータよりも大きい第６インバータからの第６出力とを基に、第４電圧変化を検出し、検出した前記第４電圧変化の量に応じて前記第１降圧回路による前記ビット線電圧の引き下げ量を決定する試験実行部をさらに備え、
   前記制御部は、前記試験実行部で決定された前記ビット線電圧の引き下げ量を基に、前記第１降圧回路による前記ビット線電圧の引き下げ量を制御する
   ことを特徴とする請求項１～５のいずれか一つに記載の半導体記憶装置。
7. データを保持する記憶素子、前記記憶素子に接続され基準電圧に下がることで前記記憶素子が保持するデータを反転させるビット線及び前記ビット線に印加する電圧であるビット線電圧を基準電圧以下の第１所定値に下げる第１降圧回路を有する半導体記憶装置の制御方法であって、
   発生遅延の電圧依存性を有する第１インバータからの第１出力と、発生遅延の電圧依存性が前記第１インバータよりも大きい第２インバータからの第２出力とを基に、電圧変化を検出し、
   検出した前記電圧変化の量に応じて、前記第１降圧回路による前記ビット線電圧の引き下げ量を制御する
   ことを特徴とする半導体記憶装置の制御方法。