Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP7752003B2 - Ceramic electronic components and circuit boards - Google Patents
[go: Go Back, main page]

JP7752003B2 - Ceramic electronic components and circuit boards - Google Patents

Ceramic electronic components and circuit boards

Info

Publication number
JP7752003B2
JP7752003B2 JP2021131503A JP2021131503A JP7752003B2 JP 7752003 B2 JP7752003 B2 JP 7752003B2 JP 2021131503 A JP2021131503 A JP 2021131503A JP 2021131503 A JP2021131503 A JP 2021131503A JP 7752003 B2 JP7752003 B2 JP 7752003B2
Authority
JP
Japan
Prior art keywords
terminal electrode
auxiliary electrodes
pair
axis
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021131503A
Other languages
Japanese (ja)
Other versions
JP2023025982A (en
Inventor
卓也 榎本
雄斗 大和
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiyo Yuden Co Ltd
Original Assignee
Taiyo Yuden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiyo Yuden Co Ltd filed Critical Taiyo Yuden Co Ltd
Priority to JP2021131503A priority Critical patent/JP7752003B2/en
Publication of JP2023025982A publication Critical patent/JP2023025982A/en
Application granted granted Critical
Publication of JP7752003B2 publication Critical patent/JP7752003B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Ceramic Capacitors (AREA)
  • Details Of Resistors (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Description

本発明は、一対の端子電極を備えるセラミック電子部品及び回路基板に関する。 The present invention relates to a ceramic electronic component and a circuit board having a pair of terminal electrodes.

積層セラミックコンデンサは、積層された複数の内部電極を含むセラミック素体と、セラミック素体の端部を覆う一対の外部電極と、を備える。積層セラミックコンデンサは、一対の外部電極がそれぞれ実装基板の一対の端子に半田付けされることで実装される。積層セラミックコンデンサの実装には、例えばリフロー法が用いられる。 A multilayer ceramic capacitor comprises a ceramic body containing multiple stacked internal electrodes, and a pair of external electrodes covering the ends of the ceramic body. Multilayer ceramic capacitors are mounted by soldering the pair of external electrodes to a pair of terminals on a mounting substrate. Multilayer ceramic capacitors are mounted, for example, using the reflow method.

積層セラミックコンデンサの実装時には、一対の外部電極のうちの一方への半田の濡れ広がりが先行することで、当該一方の外部電極に作用する半田の表面張力により積層セラミックコンデンサが立ち上がることがある(例えば、特許文献1の段落0008及び図3参照)。この現象は、ツームストーン現象と呼ばれる。 When mounting a multilayer ceramic capacitor, if the solder spreads onto one of the pair of external electrodes first, the multilayer ceramic capacitor may stand up due to the surface tension of the solder acting on that external electrode (see, for example, paragraph 0008 and Figure 3 of Patent Document 1). This phenomenon is known as tombstoning.

これに対し、特許文献1に記載の積層セラミックコンデンサでは、外部電極の端面が外向きに膨出しにくい構成とすることで、実装時におけるツームストーン現象の発生が抑制されている。具体的に、この積層セラミックコンデンサでは、セラミック素体の端面を凹状面とすることで、外部電極の端面が平坦になりやすくなる。 In contrast, the multilayer ceramic capacitor described in Patent Document 1 is designed so that the end faces of the external electrodes are less likely to bulge outward, thereby suppressing the occurrence of tombstoning during mounting. Specifically, in this multilayer ceramic capacitor, the end faces of the ceramic body are made concave, which makes it easier for the end faces of the external electrodes to be flat.

特開2000-49032号公報Japanese Patent Application Laid-Open No. 2000-49032

近年、積層セラミックコンデンサでは、スマートフォンやウェアラブル機器などにおける薄型化、多機能化、バッテリーの大容量化などに伴って、小型化及び低背化の進行とともに軽量化が進行している。これに対し、軽量な積層セラミックコンデンサほど実装時にツームストーン現象が発生しやすい傾向が確認されている。 In recent years, multilayer ceramic capacitors have become smaller and thinner, along with their height reduction, in response to trends such as thinner smartphones and wearable devices, increased functionality, and larger battery capacities. However, it has been confirmed that lighter multilayer ceramic capacitors tend to be more susceptible to tombstoning during mounting.

積層セラミックコンデンサでは、軽量化が進むにつれて、実装時におけるツームストーン現象の発生を充分に防ぐことがますます難しくなるものと考えられる。このため、積層セラミックコンデンサには、実装時におけるツームストーン現象の発生を更に効果的に抑制可能な技術が求められる。 As multilayer ceramic capacitors become increasingly lightweight, it is expected to become increasingly difficult to fully prevent tombstoning during mounting. For this reason, there is a demand for technology that can more effectively suppress tombstoning during mounting of multilayer ceramic capacitors.

以上のような事情に鑑み、本発明の目的は、実装不良が発生しにくいセラミック電子部品及び回路基板を提供することにある。 In light of the above circumstances, the object of the present invention is to provide ceramic electronic components and circuit boards that are less likely to cause mounting defects.

上記目的を達成するため、本発明の一形態に係るセラミック電子部品は、セラミック素体と、第1外部電極ユニットと、第2外部電極ユニットと、を具備する。
上記セラミック素体は、第1軸に垂直な第1及び第2主面と、上記第1軸と直交する第2軸に垂直な第1及び第2端面と、上記第1及び第2軸と直交する第3軸に垂直な第1及び第2側面と、上記第1及び第2側面をそれぞれ上記第1主面に接続する第1及び第2稜部と、を有する。
上記第1外部電極ユニットは、上記セラミック素体の上記第1端面側に設けられている。上記第1外部電極ユニットは、上記第1端面を被覆し、上記第1端面から上記第1主面に延出する第1端子電極と、上記第1端子電極から離間し、かつ相互に離間して設けられ、上記第1及び第2稜部からそれぞれ上記第1主面に沿って上記第3軸方向に延びる一対の第1補助電極と、を含む。
上記第2外部電極ユニットは、上記セラミック素体の上記第2端面側に設けられている。上記第2外部電極ユニットは、上記第2端面を被覆し、上記第2端面から上記第1主面に延出する第2端子電極と、上記第2端子電極から離間し、かつ相互に離間して設けられ、上記第1及び第2稜部からそれぞれ上記第1主面に沿って上記第3軸方向に延びる一対の第2補助電極と、を含む。
前記第1主面を正面視したとき、前記第3軸の方向における前記第1及び第2端子電極の略中央部分は、前記第2軸の方向における前記セラミック素体の中心に向かってそれぞれ膨らんでいる。
前記一対の第1補助電極の各々の前記第1端面側の縁は、前記第2軸の方向において、前記第1端子電極の前記略中央部分の膨らみの頂点よりも前記第1端面に近い。
前記一対の第2補助電極の各々の前記第2端面側の縁は、前記第2軸の方向において、前記第2端子電極の前記略中央部分の膨らみの頂点よりも前記第2端面に近い。
To achieve the above object, a ceramic electronic component according to one aspect of the present invention includes a ceramic body, a first external electrode unit, and a second external electrode unit.
The ceramic body has first and second main surfaces perpendicular to a first axis, first and second end surfaces perpendicular to a second axis perpendicular to the first axis, first and second side surfaces perpendicular to a third axis perpendicular to the first and second axes, and first and second ridge portions connecting the first and second side surfaces to the first main surface, respectively.
The first external electrode unit is provided on the first end face side of the ceramic body and includes: a first terminal electrode covering the first end face and extending from the first end face to the first main surface, and a pair of first auxiliary electrodes spaced apart from the first terminal electrode and spaced apart from each other, and extending from the first and second edge portions along the first main surface in the third axis direction.
The second external electrode unit is provided on the second end face side of the ceramic body and includes: a second terminal electrode covering the second end face and extending from the second end face to the first main surface, and a pair of second auxiliary electrodes spaced apart from the second terminal electrode and spaced apart from each other, and extending from the first and second ridge portions along the first main surface in the third axis direction.
When the first main surface is viewed from the front, approximately central portions of the first and second terminal electrodes in the direction of the third axis bulge toward the center of the ceramic body in the direction of the second axis.
The edge of each of the pair of first auxiliary electrodes on the first end face side is closer to the first end face in the direction of the second axis than the apex of the bulge at the approximately central portion of the first terminal electrode.
The edge of each of the pair of second auxiliary electrodes on the second end face side is closer to the second end face in the second axis direction than the apex of the bulge at the approximately central portion of the second terminal electrode.

このセラミック電子部品の実装時には、第1外部電極ユニットが実装基板の第1端子に半田付けされ、第2外部電極ユニットが実装基板の第2端子に半田付けされる。実装の過程におけるセラミック電子部品では、溶融状態の半田の表面張力が、第1端子上において第1外部電極ユニットに作用し、第2端子上において第2外部電極ユニットに作用する。
第1外部電極ユニットでは、第1端子電極に作用するセラミック電子部品を第1端子上で立ち上がらせようとする力とは反対向きの力が第1補助電極に作用する。また、第2外部電極ユニットでは、第2端子電極に作用するセラミック電子部品を第2端子上で立ち上がらせようとする力とは反対向きの力が第2補助電極に作用する。
これにより、このセラミック電子部品では、実装の過程において、溶融状態の半田が第1及び第2外部電極ユニットのいずれか一方に先行して濡れ広がる場合にも、セラミック電子部品が立ち上がるツームストーン現象が発生しにくくなる。したがって、このセラミック電子部品では、実装不良の発生を効果的に抑制することができる。
When mounting this ceramic electronic component, the first external electrode unit is soldered to the first terminal of the mounting substrate, and the second external electrode unit is soldered to the second terminal of the mounting substrate. During the mounting process, the surface tension of the molten solder acts on the first external electrode unit on the first terminal and on the second external electrode unit on the second terminal.
In the first external electrode unit, a force acts on the first auxiliary electrode in a direction opposite to a force acting on the first terminal electrode to make the ceramic electronic component stand up on the first terminal, and in the second external electrode unit, a force acts on the second auxiliary electrode in a direction opposite to a force acting on the second terminal electrode to make the ceramic electronic component stand up on the second terminal.
As a result, even if the molten solder spreads over one of the first and second external electrode units first during the mounting process, the ceramic electronic component is less likely to become tombstoned, meaning that the ceramic electronic component stands up. Therefore, the ceramic electronic component can effectively prevent mounting defects.

上記第1端子電極、上記一対の第1補助電極、上記第2端子電極、及び上記一対の第2補助電極は、導電体の焼結膜を含んでもよい。 The first terminal electrode, the pair of first auxiliary electrodes, the second terminal electrode, and the pair of second auxiliary electrodes may include a sintered film of a conductive material.

上記一対の第1補助電極は、上記第1及び第2稜部からそれぞれ上記第1及び第2側面に沿って上記第1軸方向に延びていてもよい。
上記一対の第2補助電極は、上記第1及び第2稜部からそれぞれ上記第1及び第2側面に沿って上記第1軸方向に延びていてもよい。
The pair of first auxiliary electrodes may extend in the first axis direction from the first and second ridge portions along the first and second side surfaces, respectively.
The pair of second auxiliary electrodes may extend in the first axis direction from the first and second ridge portions along the first and second side surfaces, respectively.

上記一対の第1補助電極の上記第2軸方向の寸法は、上記第1端子電極の上記第2軸方向の寸法の2%以上10%以下であってもよい。
上記一対の第2補助電極の上記第2軸方向の寸法は、上記第2端子電極の上記第2軸方向の寸法の2%以上10%以下であってもよい。
The dimension of the pair of first auxiliary electrodes in the second axis direction may be 2% to 10% of the dimension of the first terminal electrode in the second axis direction.
The dimension of the pair of second auxiliary electrodes in the second axis direction may be 2% to 10% of the dimension of the second terminal electrode in the second axis direction.

上記第1端子電極と上記一対の第1補助電極との間隔は、上記第1端子電極の上記第2軸方向の寸法の2%以上10%以下であってもよい。
上記第2端子電極と上記一対の第2補助電極との間隔は、上記第2端子電極の上記第2軸方向の寸法の2%以上10%以下であってもよい。
A distance between the first terminal electrode and the pair of first auxiliary electrodes may be 2% to 10% of a dimension of the first terminal electrode in the second axis direction.
The distance between the second terminal electrode and the pair of second auxiliary electrodes may be 2% to 10% of the dimension of the second terminal electrode in the second axis direction.

本発明の一形態に係る回路基板は、セラミック電子部品と、実装基板と、を具備する。
上記セラミック電子部品は、セラミック素体と、第1外部電極ユニットと、第2外部電極ユニットと、を備える。
上記セラミック素体は、第1軸に垂直な第1及び第2主面と、上記第1軸と直交する第2軸に垂直な第1及び第2端面と、上記第1及び第2軸と直交する第3軸に垂直な第1及び第2側面と、上記第1及び第2側面をそれぞれ上記第1主面に接続する第1及び第2稜部と、を有する。
上記第1外部電極ユニットは、上記セラミック素体の上記第1端面側に設けられている。上記第1外部電極ユニットは、上記第1端面を被覆し、上記第1端面から上記第1主面に延出する第1端子電極と、上記第1端子電極から離間し、かつ相互に離間して設けられ、上記第1及び第2稜部からそれぞれ上記第1主面に沿って上記第3軸方向に延びる一対の第1補助電極と、を含む。
上記第2外部電極ユニットは、上記セラミック素体の上記第2端面側に設けられている。上記第2外部電極ユニットは、上記第2端面を被覆し、上記第2端面から上記第1主面に延出する第2端子電極と、上記第2端子電極から離間し、かつ相互に離間して設けられ、上記第1及び第2稜部からそれぞれ上記第1主面に沿って上記第3軸方向に延びる一対の第2補助電極と、を含む。
上記実装基板は、基板本体と、上記基板本体上に設けられ、上記第1端子電極及び上記第1補助電極が半田付けされた第1端子と、上記基板本体上に設けられ、上記第2端子電極及び上記第2補助電極が半田付けされた第2端子と、を有する。
前記第1主面を正面視したとき、前記第3軸の方向における前記第1及び第2端子電極の略中央部分は、前記第2軸の方向における前記セラミック素体の中心に向かってそれぞれ膨らんでいる。
前記一対の第1補助電極の各々の前記第1端面側の縁は、前記第2軸の方向において、前記第1端子電極の前記略中央部分の膨らみの頂点よりも前記第1端面に近い。
前記一対の第2補助電極の各々の前記第2端面側の縁は、前記第2軸の方向において、前記第2端子電極の前記略中央部分の膨らみの頂点よりも前記第2端面に近い。
A circuit board according to one embodiment of the present invention includes a ceramic electronic component and a mounting substrate.
The ceramic electronic component includes a ceramic body, a first external electrode unit, and a second external electrode unit.
The ceramic body has first and second main surfaces perpendicular to a first axis, first and second end surfaces perpendicular to a second axis perpendicular to the first axis, first and second side surfaces perpendicular to a third axis perpendicular to the first and second axes, and first and second ridge portions connecting the first and second side surfaces to the first main surface, respectively.
The first external electrode unit is provided on the first end face side of the ceramic body and includes: a first terminal electrode covering the first end face and extending from the first end face to the first main surface, and a pair of first auxiliary electrodes spaced apart from the first terminal electrode and spaced apart from each other, and extending from the first and second edge portions along the first main surface in the third axis direction.
The second external electrode unit is provided on the second end face side of the ceramic body and includes: a second terminal electrode covering the second end face and extending from the second end face to the first main surface, and a pair of second auxiliary electrodes spaced apart from the second terminal electrode and spaced apart from each other, and extending from the first and second ridge portions along the first main surface in the third axis direction.
The mounting board has a substrate main body, a first terminal provided on the substrate main body and having the first terminal electrode and the first auxiliary electrode soldered thereto, and a second terminal provided on the substrate main body and having the second terminal electrode and the second auxiliary electrode soldered thereto.
When the first main surface is viewed from the front, approximately central portions of the first and second terminal electrodes in the direction of the third axis bulge toward the center of the ceramic body in the direction of the second axis.
The edge of each of the pair of first auxiliary electrodes on the first end face side is closer to the first end face in the direction of the second axis than the apex of the bulge at the approximately central portion of the first terminal electrode.
The edge of each of the pair of second auxiliary electrodes on the second end face side is closer to the second end face in the second axis direction than the apex of the bulge at the approximately central portion of the second terminal electrode.

本発明によれば、実装不良が発生しにくいセラミック電子部品及び回路基板を提供することができる。 The present invention provides ceramic electronic components and circuit boards that are less likely to cause mounting defects.

本発明の一実施形態に係る積層セラミックコンデンサの斜視図である。1 is a perspective view of a multilayer ceramic capacitor according to an embodiment of the present invention; 上記積層セラミックコンデンサの図1のA-A'線に沿った断面図である。2 is a cross-sectional view of the multilayer ceramic capacitor taken along line AA' in FIG. 1. 上記積層セラミックコンデンサの図1のB-B'線に沿った断面図である。2 is a cross-sectional view of the multilayer ceramic capacitor taken along line BB' in FIG. 1. 上記積層セラミックコンデンサの平面図である。FIG. 2 is a plan view of the multilayer ceramic capacitor. 上記積層セラミックコンデンサの図1のC-C'線に沿った断面図である。2 is a cross-sectional view of the multilayer ceramic capacitor taken along line CC' in FIG. 1. 上記積層セラミックコンデンサが実装された回路基板の側面図である。FIG. 2 is a side view of a circuit board on which the multilayer ceramic capacitor is mounted. 上記積層セラミックコンデンサの比較例の実装の過程を示す側面図である。10A to 10C are side views showing a mounting process of the comparative example of the multilayer ceramic capacitor. 上記積層セラミックコンデンサの平面図である。FIG. 2 is a plan view of the multilayer ceramic capacitor.

以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、相互に直交するX軸、Y軸、及びZ軸が示されている。X軸、Y軸、及びZ軸は全図において共通である。
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
The drawings show mutually orthogonal X-axis, Y-axis, and Z-axis, which are common to all the drawings.

[積層セラミックコンデンサ10の全体構成]
図1~3は、本発明の一実施形態に係る積層セラミックコンデンサ10を示す図である。図1は、積層セラミックコンデンサ10の斜視図である。図2は、積層セラミックコンデンサ10の図1のA-A'線に沿った断面図である。図3は、積層セラミックコンデンサ10の図1のB-B'線に沿った断面図である。
[Overall Configuration of Multilayer Ceramic Capacitor 10]
1 to 3 are diagrams showing a multilayer ceramic capacitor 10 according to one embodiment of the present invention. Fig. 1 is a perspective view of the multilayer ceramic capacitor 10. Fig. 2 is a cross-sectional view of the multilayer ceramic capacitor 10 taken along line AA' in Fig. 1. Fig. 3 is a cross-sectional view of the multilayer ceramic capacitor 10 taken along line BB' in Fig. 1.

積層セラミックコンデンサ10は、セラミック素体11と、第1端子電極14aと、第2端子電極15aと、を備える。セラミック素体11は、積層セラミックコンデンサ10の本体として構成される。端子電極14a,15aは、積層セラミックコンデンサ10における電気的な接続を受けるための一対の端子を構成する。 The multilayer ceramic capacitor 10 comprises a ceramic body 11, a first terminal electrode 14a, and a second terminal electrode 15a. The ceramic body 11 constitutes the main body of the multilayer ceramic capacitor 10. The terminal electrodes 14a, 15a constitute a pair of terminals for receiving electrical connections in the multilayer ceramic capacitor 10.

セラミック素体11は、X軸に垂直な第1及び第2端面E1,E2と、Y軸に垂直な第1及び第2側面S1,S2と、Z軸に垂直な第1及び第2主面M1,M2と、を含む外面を有する六面体として構成される。セラミック素体11の端面E1,E2、側面S1,S2、及び主面M1,M2はいずれも、平坦面として構成される。 The ceramic body 11 is configured as a hexahedron with outer surfaces including first and second end faces E1, E2 perpendicular to the X axis, first and second side faces S1, S2 perpendicular to the Y axis, and first and second main faces M1, M2 perpendicular to the Z axis. The end faces E1, E2, side faces S1, S2, and main faces M1, M2 of the ceramic body 11 are all configured as flat surfaces.

本実施形態に係る平坦面とは、全体的に見たときに平坦と認識される面であれば厳密に平面でなくてもよく、例えば、表面の微小な凹凸形状や、所定の範囲に存在する緩やかな湾曲形状などを有する面も含まれる。端面E1,E2、側面S1,S2、及び主面M1,M2はそれぞれ、その一部においてX軸、Y軸、及びZ軸と垂直であればよい。 In this embodiment, the flat surface does not have to be strictly planar, as long as it is recognized as flat when viewed overall. For example, it may include surfaces with minute irregularities or gently curved shapes within a specified range. The end faces E1, E2, side faces S1, S2, and main faces M1, M2 may each have portions perpendicular to the X-axis, Y-axis, and Z-axis, respectively.

セラミック素体11は、X軸に沿って延びる第1及び第2稜部R1,R2を有する。第1稜部R1は第1側面S1と第1主面M1とを接続し、第2稜部R2は第2側面S2と第1主面M1とを接続している。セラミック素体11は、稜部R1,R2が丸みを帯びた曲面となるように面取りされていることが好ましい。 The ceramic body 11 has first and second ridges R1, R2 extending along the X-axis. The first ridge R1 connects the first side surface S1 to the first main surface M1, and the second ridge R2 connects the second side surface S2 to the first main surface M1. It is preferable that the ceramic body 11 be chamfered so that the ridges R1, R2 form rounded curved surfaces.

セラミック素体11では、第1主面M1が実装時に実装基板と対向させられるZ軸方向下面を構成する。また、セラミック素体11では、第2主面M2がZ軸方向上面を構成し、つまり実装時に第2主面M2が吸着保持される。なお、図1は、セラミック素体11の第1主面M1側から積層セラミックコンデンサ10を示している。 The first principal surface M1 of the ceramic body 11 forms the lower surface in the Z-axis direction that faces the mounting substrate during mounting. The second principal surface M2 of the ceramic body 11 forms the upper surface in the Z-axis direction; that is, the second principal surface M2 is held by suction during mounting. Note that Figure 1 shows the multilayer ceramic capacitor 10 from the side of the first principal surface M1 of the ceramic body 11.

第1及び第2端子電極14a,15aは、セラミック素体11の第1及び第2端面E1,E2を覆い、セラミック素体11を挟んでX軸方向に対向している。端子電極14a,15aは、セラミック素体11の各端面E1,E2から主面M1,M2及び側面S1,S2に延出し、主面M1,M2及び側面S1,S2上においてX軸方向に離間している。 The first and second terminal electrodes 14a, 15a cover the first and second end faces E1, E2 of the ceramic body 11 and face each other in the X-axis direction with the ceramic body 11 in between. The terminal electrodes 14a, 15a extend from each end face E1, E2 of the ceramic body 11 to the main faces M1, M2 and side faces S1, S2, and are spaced apart in the X-axis direction on the main faces M1, M2 and side faces S1, S2.

セラミック素体11は、誘電体セラミックスで形成されている。セラミック素体11は、誘電体セラミックスに覆われた複数の第1内部電極12及び第2内部電極13を有する。複数の内部電極12,13は、いずれもX-Y平面に沿って延びるシート状であり、Z軸方向に沿って交互に配置されている。 The ceramic body 11 is made of dielectric ceramic. The ceramic body 11 has a plurality of first internal electrodes 12 and second internal electrodes 13 covered with dielectric ceramic. The multiple internal electrodes 12, 13 are each sheet-shaped extending along the X-Y plane and arranged alternately along the Z-axis direction.

つまり、セラミック素体11には、内部電極12,13がセラミック層を挟んでZ軸方向に対向する対向領域が形成されている。第1内部電極12は、対向領域から第1端面E1に引き出され、第1端子電極14aに接続されている。第2内部電極13は、対向領域から第2端面E2に引き出され、第2端子電極15aに接続されている。 In other words, the ceramic body 11 has an opposing region where the internal electrodes 12, 13 face each other in the Z-axis direction, sandwiching the ceramic layer therebetween. The first internal electrode 12 extends from the opposing region to the first end face E1 and is connected to the first terminal electrode 14a. The second internal electrode 13 extends from the opposing region to the second end face E2 and is connected to the second terminal electrode 15a.

このような構成により、積層セラミックコンデンサ10では、第1端子電極14aと第2端子電極15aとの間に電圧が印加されると、内部電極12,13の対向領域において複数のセラミック層に電圧が加わる。これにより、積層セラミックコンデンサ10では、第1端子電極14aと第2端子電極15aとの間の電圧に応じた電荷が蓄えられる。 With this configuration, when a voltage is applied between the first terminal electrode 14a and the second terminal electrode 15a in the multilayer ceramic capacitor 10, the voltage is applied to the multiple ceramic layers in the opposing regions of the internal electrodes 12 and 13. As a result, a charge corresponding to the voltage between the first terminal electrode 14a and the second terminal electrode 15a is stored in the multilayer ceramic capacitor 10.

セラミック素体11では、内部電極12,13間の各セラミック層の容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム(BaTiO)に代表される、バリウム(Ba)及びチタン(Ti)を含むペロブスカイト構造の材料が挙げられる。 The ceramic body 11 uses a dielectric ceramic with a high dielectric constant to increase the capacitance of each ceramic layer between the internal electrodes 12 and 13. Examples of the dielectric ceramic with a high dielectric constant include materials with a perovskite structure containing barium (Ba) and titanium (Ti), such as barium titanate (BaTiO 3 ).

なお、誘電体セラミックスは、チタン酸ストロンチウム(SrTiO)、チタン酸カルシウム(CaTiO)、チタン酸マグネシウム(MgTiO)、ジルコン酸カルシウム(CaZrO3)、チタン酸ジルコン酸カルシウム(Ca(Zr,Ti)O)、ジルコン酸バリウム(BaZrO)、酸化チタン(TiO)、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸バリウム、チタン酸ジルコン酸バリウム、チタン酸ジルコン酸カルシウム、及びチタン酸ジルコン酸バリウムカルシウム(Ba1-x-yCaSrTi1-zZr)などの組成系であってもよい。 The dielectric ceramic may also have a composition such as strontium titanate (SrTiO 3 ), calcium titanate (CaTiO 3 ), magnesium titanate (MgTiO 3 ), calcium zirconate (CaZrO 3 ), calcium titanate zirconate (Ca(Zr,Ti)O 3 ), barium zirconate (BaZrO 3 ), titanium oxide (TiO 2 ), barium strontium titanate, barium calcium titanate, barium zirconate, barium titanate zirconate, calcium titanate zirconate, and barium calcium titanate zirconate (Ba 1-x-y Ca x Sr y Ti 1-z Zr z O 3 ).

積層セラミックコンデンサ10では、第1端子電極14aが、セラミック素体11の外面における第1端面E1側に設けられた第1外部電極ユニット14の一部として構成される。また、第2端子電極15aは、セラミック素体11の外面における第2端面E2側に設けられた第2外部電極ユニット15の一部として構成される。 In the multilayer ceramic capacitor 10, the first terminal electrode 14a is configured as part of the first external electrode unit 14 provided on the first end face E1 side of the outer surface of the ceramic body 11. The second terminal electrode 15a is configured as part of the second external electrode unit 15 provided on the second end face E2 side of the outer surface of the ceramic body 11.

第1外部電極ユニット14は、第1端子電極14aに加えて、一対の第1補助電極14bを含む。第2外部電極ユニット15は、第2端子電極15aに加えて、一対の第2補助電極15bを含む。補助電極14b,15bは、端子電極14a,15aとは異なり、積層セラミックコンデンサ10の端子として機能しない電極である。 The first external electrode unit 14 includes a pair of first auxiliary electrodes 14b in addition to the first terminal electrode 14a. The second external electrode unit 15 includes a pair of second auxiliary electrodes 15b in addition to the second terminal electrode 15a. Unlike the terminal electrodes 14a and 15a, the auxiliary electrodes 14b and 15b are electrodes that do not function as terminals of the multilayer ceramic capacitor 10.

外部電極ユニット14,15は、導電体の焼結膜として構成することができる。外部電極ユニット14,15を構成する導電体の焼結膜は、セラミック素体11の外面における端子電極14a,15a及び補助電極14b,15bに対応する位置に塗布した導電性ペーストを焼き付けることで形成することができる。 The external electrode units 14, 15 can be configured as sintered films of conductive material. The sintered films of conductive material that make up the external electrode units 14, 15 can be formed by applying a conductive paste to the outer surface of the ceramic body 11 in positions corresponding to the terminal electrodes 14a, 15a and auxiliary electrodes 14b, 15b and then baking the paste.

焼結膜を構成する導電体は、典型的には、Ni(ニッケル)を主成分として構成される。しかし、焼結膜を構成する導電体の主成分は、これ以外にも、例えば、Cu(銅)、Pd(パラジウム)、及びAg(銀)などであってもよい。なお、本実施形態では、主成分とは最も含有比率の高い成分のことを言うものとする。 The conductor that makes up the sintered film is typically composed primarily of Ni (nickel). However, the main component of the conductor that makes up the sintered film may also be other elements, such as Cu (copper), Pd (palladium), and Ag (silver). In this embodiment, the term "main component" refers to the component with the highest content.

外部電極ユニット14,15は、単一の層で構成された単層構造であっても、複数の層で構成された複層構造であってもよい。例えば、外部電極ユニット14,15には、導電体の焼結膜で構成された下地層の上に、湿式メッキ法で形成された導電性のメッキ層が設けられていてもよい。 The external electrode units 14, 15 may have a single-layer structure consisting of a single layer, or a multi-layer structure consisting of multiple layers. For example, the external electrode units 14, 15 may have a conductive plating layer formed by a wet plating method on a base layer consisting of a sintered film of a conductive material.

外部電極ユニット14,15を構成するメッキ層は、単一のメッキ膜で構成された単層構造であっても、複数のメッキ膜で構成された積層構造であってもよい。一例として、メッキ層は、Cu(銅)膜、Ni(ニッケル)膜、及びSn(錫)膜が、下地層上にこの順番で積層された積層構造とすることができる。 The plating layers that make up the external electrode units 14, 15 may have a single-layer structure made up of a single plating film, or a laminated structure made up of multiple plating films. As an example, the plating layer may have a laminated structure in which a Cu (copper) film, a Ni (nickel) film, and a Sn (tin) film are laminated in that order on a base layer.

積層セラミックコンデンサ10は、補助電極14b,15bの作用によって、ツームストーン現象による実装不良の発生を効果的に抑制可能である。特に、積層セラミックコンデンサ10では、実装時にツームストーン現象がより発生しやすくなる小型で軽量の構成においても、実装不良の発生をより効果的に防止することができる。 The multilayer ceramic capacitor 10 can effectively prevent mounting defects caused by the tombstoning phenomenon through the action of the auxiliary electrodes 14b and 15b. In particular, the multilayer ceramic capacitor 10 can more effectively prevent mounting defects even in small, lightweight configurations where the tombstoning phenomenon is more likely to occur during mounting.

具体的に、積層セラミックコンデンサ10では、2.0±0.15mm×1.2±0.15mm×1.2±0.15mm以下のサイズにおいて実装不良の発生を抑制する効果がより有効に得られやすい。つまり、実装不良を抑制する効果は、X軸方向の寸法が2.0mm以下で、Y軸及びZ軸方向の寸法が1.2mm以下である場合により有効に得られやすくなる。 Specifically, the effect of suppressing mounting defects is more likely to be achieved effectively when the multilayer ceramic capacitor 10 is sized at or below 2.0±0.15 mm x 1.2±0.15 mm x 1.2±0.15 mm. In other words, the effect of suppressing mounting defects is more likely to be achieved effectively when the dimension in the X-axis direction is 2.0 mm or less and the dimensions in the Y-axis and Z-axis directions are 1.2 mm or less.

積層セラミックコンデンサ10のサイズは、例えば、1.0±0.10mm×0.5±0.10mm×0.5±0.10mm、0.6±0.05mm×0.3±0.05mm×0.3±0.05mm、0.2±0.015mm×0.1±0.015mm×0.1±0.015mmなどとすることができる。なお、積層セラミックコンデンサ10は、これらのサイズに限定されず、用途などに応じて様々なサイズとすることができる。 The size of the multilayer ceramic capacitor 10 can be, for example, 1.0±0.10 mm x 0.5±0.10 mm x 0.5±0.10 mm, 0.6±0.05 mm x 0.3±0.05 mm x 0.3±0.05 mm, or 0.2±0.015 mm x 0.1±0.015 mm x 0.1±0.015 mm. However, the multilayer ceramic capacitor 10 is not limited to these sizes and can be made in a variety of sizes depending on the application, etc.

[補助電極14b,15b]
図4は、積層セラミックコンデンサ10をセラミック素体11の第1主面M1側から示す平面図である。図5は、積層セラミックコンデンサ10の図1のC-C'線に沿った断面図である。つまり、図5は、積層セラミックコンデンサ10における一方の補助電極14b,15bを通る断面を示している。
[Auxiliary electrodes 14b, 15b]
Fig. 4 is a plan view showing the multilayer ceramic capacitor 10 from the first main surface M1 side of the ceramic body 11. Fig. 5 is a cross-sectional view of the multilayer ceramic capacitor 10 taken along line CC' in Fig. 1. That is, Fig. 5 shows a cross section passing through one auxiliary electrode 14b, 15b of the multilayer ceramic capacitor 10.

第1外部電極ユニット14では、一対の第1補助電極14bがそれぞれ、稜部R1,R2上における第1端子電極14aに隣接する位置に設けられている。一対の第1補助電極14bはいずれも、第1端子電極14aからX軸方向に離間している。また、一対の第1補助電極14bは、相互にY軸方向に間隔をあけて対向している。 In the first external electrode unit 14, a pair of first auxiliary electrodes 14b are provided adjacent to the first terminal electrode 14a on the edges R1 and R2. Each of the pair of first auxiliary electrodes 14b is spaced apart from the first terminal electrode 14a in the X-axis direction. The pair of first auxiliary electrodes 14b also face each other with a gap in the Y-axis direction.

一対の第1補助電極14bはそれぞれ、稜部R1,R2から第1主面M1に沿ってY軸方向中央部に向けて延出している。また、一対の第1補助電極14bはそれぞれ、稜部R1,R2から側面S1,S2に沿ってZ軸方向上方に向けて延出している。これにより、各第1補助電極14bでは、Y-Z平面に平行な断面がL字状となっている。 The pair of first auxiliary electrodes 14b each extend from edge portions R1, R2 along the first major surface M1 toward the center in the Y-axis direction. Furthermore, the pair of first auxiliary electrodes 14b each extend from edge portions R1, R2 upward in the Z-axis direction along side surfaces S1, S2. As a result, the cross section of each first auxiliary electrode 14b parallel to the Y-Z plane is L-shaped.

第2外部電極ユニット15では、一対の第2補助電極15bがそれぞれ、稜部R1,R2上における第2端子電極15aに隣接する位置に設けられている。一対の第2補助電極15bはいずれも、第2端子電極15aからX軸方向に離間している。また、一対の第2補助電極15bは、相互にY軸方向に間隔をあけて対向している。 In the second external electrode unit 15, a pair of second auxiliary electrodes 15b are provided at positions adjacent to the second terminal electrode 15a on the edges R1 and R2. Each of the pair of second auxiliary electrodes 15b is spaced apart from the second terminal electrode 15a in the X-axis direction. The pair of second auxiliary electrodes 15b also face each other with a gap in the Y-axis direction.

一対の第2補助電極15bはそれぞれ、稜部R1,R2から第1主面M1に沿ってY軸方向の中央部に向けて延出している。また、一対の第2補助電極15bはそれぞれ、稜部R1,R2から側面S1,S2に沿ってZ軸方向上方に向けて延出している。これにより、各第2補助電極15bでは、Y-Z平面に平行な断面がL字状となっている。 The pair of second auxiliary electrodes 15b each extend from the ridges R1 and R2 along the first major surface M1 toward the center in the Y-axis direction. The pair of second auxiliary electrodes 15b also extend from the ridges R1 and R2 upward in the Z-axis direction along the side surfaces S1 and S2. This results in each second auxiliary electrode 15b having an L-shaped cross section parallel to the Y-Z plane.

図6は、積層セラミックコンデンサ10が実装された回路基板100を示す側面図である。回路基板100は、基板本体21と、第1端子22と、第2端子23と、を有する実装基板20を備える。端子22,23は、実装基板20の一対の端子を構成し、基板本体21におけるZ軸方向上方を向いた実装面上に設けられている。 Figure 6 is a side view showing a circuit board 100 on which a multilayer ceramic capacitor 10 is mounted. The circuit board 100 includes a mounting substrate 20 having a substrate main body 21, a first terminal 22, and a second terminal 23. The terminals 22 and 23 form a pair of terminals of the mounting substrate 20 and are provided on the mounting surface of the substrate main body 21 facing upward in the Z-axis direction.

回路基板100では、積層セラミックコンデンサ10の外部電極ユニット14,15がそれぞれ、実装基板20の端子22,23に半田付けされている。これにより、回路基板100では、積層セラミックコンデンサ10が実装基板20に対して電気的に接続されるとともに物理的に固定されている。 On the circuit board 100, the external electrode units 14, 15 of the multilayer ceramic capacitor 10 are soldered to the terminals 22, 23 of the mounting substrate 20, respectively. As a result, on the circuit board 100, the multilayer ceramic capacitor 10 is electrically connected to and physically fixed to the mounting substrate 20.

積層セラミックコンデンサ10の実装基板20への実装には、一般的なリフロー法を用いることができる。リフロー法では、半田Hが配置された実装基板20の端子22,23上に積層セラミックコンデンサ10の外部電極ユニット14,15を載置した状態で、リフロー炉を通過させる過程で半田Hを溶融させた後に凝固させる。 A typical reflow method can be used to mount the multilayer ceramic capacitor 10 on the mounting substrate 20. In the reflow method, the external electrode units 14, 15 of the multilayer ceramic capacitor 10 are placed on the terminals 22, 23 of the mounting substrate 20, on which solder H is arranged, and the solder H is melted and then solidified during the process of passing through a reflow furnace.

これにより、実装基板20の第1端子22上では、溶融状態の半田Hが、相互に近接する第1端子電極14a及び第1補助電極14bに実質的に同時に濡れ広がる。また、実装基板20の第2端子23上では、溶融状態の半田Hが、相互に近接する第2端子電極15a及び第2補助電極15bに実質的に同時に濡れ広がる。 As a result, on the first terminal 22 of the mounting substrate 20, the molten solder H spreads substantially simultaneously to the adjacent first terminal electrode 14a and first auxiliary electrode 14b. Furthermore, on the second terminal 23 of the mounting substrate 20, the molten solder H spreads substantially simultaneously to the adjacent second terminal electrode 15a and second auxiliary electrode 15b.

このように、積層セラミックコンデンサ10では、端子電極14a,15aと補助電極14b,15bとを一括して端子22,23に半田付けすることができる。このため、積層セラミックコンデンサ10では、補助電極14b,15bを実装基板20の端子22,23に半田付けするために追加の手間がかからない。 In this way, in the multilayer ceramic capacitor 10, the terminal electrodes 14a, 15a and the auxiliary electrodes 14b, 15b can be soldered to the terminals 22, 23 together. Therefore, in the multilayer ceramic capacitor 10, no additional work is required to solder the auxiliary electrodes 14b, 15b to the terminals 22, 23 of the mounting substrate 20.

積層セラミックコンデンサ10では、補助電極14b,15bを設けることで、溶融状態の半田Hの表面張力の作用によって端子22,23の一方において立ち上がるツームストーン現象の発生を抑制することができる。以下、積層セラミックコンデンサ10における補助電極14b,15bの作用について説明する。 By providing auxiliary electrodes 14b and 15b in the multilayer ceramic capacitor 10, it is possible to prevent the occurrence of tombstone formation, which occurs on one of the terminals 22 and 23 due to the surface tension of the molten solder H. The function of the auxiliary electrodes 14b and 15b in the multilayer ceramic capacitor 10 is explained below.

図7は、本実施形態の比較例に係る積層セラミックコンデンサ10aを実装する過程を示す側面図である。比較例に係る積層セラミックコンデンサ10aは、端子電極14a,15aが設けられているものの、補助電極14b,15bが設けられていない点で本実施形態に係る積層セラミックコンデンサ10と異なる。 Figure 7 is a side view showing the process of mounting a multilayer ceramic capacitor 10a according to a comparative example of this embodiment. The multilayer ceramic capacitor 10a according to the comparative example is provided with terminal electrodes 14a and 15a, but differs from the multilayer ceramic capacitor 10 according to this embodiment in that it does not have auxiliary electrodes 14b and 15b.

図7に示す積層セラミックコンデンサ10aには、実装基板20の第2端子23上で立ち上がるツームストーン現象が発生している。このツームストーン現象は、第1端子電極14aよりも先行して第2端子電極15aに濡れ広がった半田Hの表面張力の作用によって、図7に矢印で示す方向のモーメントが発生することに起因する。 The multilayer ceramic capacitor 10a shown in Figure 7 exhibits a tombstone phenomenon in which a rising edge occurs on the second terminal 23 of the mounting substrate 20. This tombstone phenomenon occurs because a moment is generated in the direction indicated by the arrow in Figure 7 due to the surface tension of the solder H, which has spread to the second terminal electrode 15a before spreading to the first terminal electrode 14a.

図7に示す積層セラミックコンデンサ10aでは、ツームストーン現象の発生によって、第1端子電極14aが実装基板20の第1端子22から浮き上がることで、第1端子電極14aにおける実装基板20の第1端子22に対する導通が得られなくなる。したがって、図7に示す積層セラミックコンデンサ10aは実装不良となる。 In the multilayer ceramic capacitor 10a shown in Figure 7, the tombstoning phenomenon causes the first terminal electrode 14a to lift off the first terminal 22 of the mounting substrate 20, resulting in a loss of electrical continuity between the first terminal electrode 14a and the first terminal 22 of the mounting substrate 20. Therefore, the multilayer ceramic capacitor 10a shown in Figure 7 is defective in mounting.

また、積層セラミックコンデンサ10aでは、第2端子電極15aよりも先行して第1端子電極14aに半田Hが濡れ広がる場合にも、実装基板20の第1端子22上で立ち上がるツームストーン現象が発生する。このように、比較例に係る積層セラミックコンデンサ10aでは、ツームストーン現象による実装不良が発生しやすい。 Furthermore, in the multilayer ceramic capacitor 10a, even if the solder H spreads to the first terminal electrode 14a before spreading to the second terminal electrode 15a, a tombstone phenomenon occurs in which the solder H rises up on the first terminal 22 of the mounting substrate 20. As such, the multilayer ceramic capacitor 10a according to the comparative example is prone to mounting defects due to the tombstone phenomenon.

これに対し、本実施形態に係る積層セラミックコンデンサ10では、半田Hの表面張力が、補助電極14b,15bに対して、実装基板20の端子22,23上で立ち上がることを阻止するように作用する。これにより、積層セラミックコンデンサ10では、ツームストーン現象の発生を抑制することができる。 In contrast, in the multilayer ceramic capacitor 10 according to this embodiment, the surface tension of the solder H acts on the auxiliary electrodes 14b and 15b to prevent them from rising up on the terminals 22 and 23 of the mounting substrate 20. This makes it possible to suppress the occurrence of tombstoning in the multilayer ceramic capacitor 10.

つまり、第1外部電極ユニット14では、半田Hの表面張力が、第1補助電極14bに対して、第1端子電極14aに作用する積層セラミックコンデンサ10を第1端子22上で立ち上がらせようとする力とは反対向きに作用する。これにより、積層セラミックコンデンサ10が第1端子22上で立ち上がりにくくなる。 In other words, in the first external electrode unit 14, the surface tension of the solder H acts on the first auxiliary electrode 14b in the opposite direction to the force acting on the first terminal electrode 14a to cause the multilayer ceramic capacitor 10 to stand up on the first terminal 22. This makes it difficult for the multilayer ceramic capacitor 10 to stand up on the first terminal 22.

また、第2外部電極ユニット15では、半田Hの表面張力が、第2補助電極15bに対して、第2端子電極15aに作用する積層セラミックコンデンサ10を第2端子23上で立ち上がらせようとする力とは反対向きに作用する。これにより、積層セラミックコンデンサ10が第2端子23上で立ち上がりにくくなる。 Furthermore, in the second external electrode unit 15, the surface tension of the solder H acts on the second auxiliary electrode 15b in the opposite direction to the force acting on the second terminal electrode 15a that tends to cause the multilayer ceramic capacitor 10 to stand up on the second terminal 23. This makes it difficult for the multilayer ceramic capacitor 10 to stand up on the second terminal 23.

このため、積層セラミックコンデンサ10では、外部電極ユニット14,15のいずれか一方に先行して半田Hが濡れ広がる場合にもツームストーン現象が発生しにくく、実装の過程において実装基板20上において正常な姿勢に維持されやすい。したがって、積層セラミックコンデンサ10では、実装不良の発生を抑制することができる。 For this reason, in the multilayer ceramic capacitor 10, even if the solder H spreads before one of the external electrode units 14, 15, the tombstone phenomenon is unlikely to occur, and the multilayer ceramic capacitor 10 is likely to maintain a normal posture on the mounting substrate 20 during the mounting process. Therefore, the occurrence of mounting defects can be reduced in the multilayer ceramic capacitor 10.

積層セラミックコンデンサ10では、補助電極14b,15bをそれぞれ端子電極14a,15aから離して設けることで、補助電極14b,15bに対して加わる半田Hの表面張力の作用が安定して得られやすくなる。これにより、積層セラミックコンデンサ10では、ツームストーン現象の発生をより効果的に抑制可能となる。 In the multilayer ceramic capacitor 10, by locating the auxiliary electrodes 14b, 15b away from the terminal electrodes 14a, 15a, respectively, the effect of the surface tension of the solder H acting on the auxiliary electrodes 14b, 15b is more likely to be stable. This makes it possible to more effectively suppress the occurrence of tombstoning in the multilayer ceramic capacitor 10.

また、図8に示すように、積層セラミックコンデンサ10では、端子電極14a,15aにおける第1主面M1上に延出する部分が、Y軸方向中央部においてX軸方向内側に膨出した形状になりやすい。これは、端子電極14a,15aを形成するための導電性ペーストのセラミック素体11上における流動性に起因する。 Furthermore, as shown in Figure 8, in the multilayer ceramic capacitor 10, the portions of the terminal electrodes 14a, 15a that extend onto the first principal surface M1 tend to bulge inward in the X-axis direction at the center in the Y-axis direction. This is due to the fluidity of the conductive paste on the ceramic body 11 that is used to form the terminal electrodes 14a, 15a.

つまり、セラミック素体11の外面において、第1主面M1のY軸方向中央部において稜部R1,R2よりも導電性ペーストのX軸方向の流動性が高くなる。これにより、端子電極14a,15aは、第1主面M1のY軸方向中央部において稜部R1,R2よりも大きく延出することで、上記のような膨出した形状となりやすい。 In other words, on the outer surface of the ceramic body 11, the fluidity of the conductive paste in the X-axis direction is higher at the center of the first main surface M1 in the Y-axis direction than at the ridges R1 and R2. As a result, the terminal electrodes 14a and 15a extend further at the center of the first main surface M1 in the Y-axis direction than at the ridges R1 and R2, making it easier for them to have the bulging shape described above.

この点、積層セラミックコンデンサ10では、セラミック素体11の外面における端子電極14a,15aのX軸方向内側への延出量が小さい各稜部R1,R2付近の4ヶ所のみに補助電極14b,15bを設ける。このため、積層セラミックコンデンサ10では、補助電極14b,15bをより端面E1,E2側に寄せて配置することができる。 In this regard, in the multilayer ceramic capacitor 10, auxiliary electrodes 14b, 15b are provided only at four locations near the edges R1, R2 of the terminal electrodes 14a, 15a on the outer surface of the ceramic body 11, where the extension inward in the X-axis direction is small. Therefore, in the multilayer ceramic capacitor 10, the auxiliary electrodes 14b, 15b can be positioned closer to the end faces E1, E2.

したがって、積層セラミックコンデンサ10では、補助電極14b,15bを端面E1,E2側に寄せた分だけ、補助電極14b,15bのX軸方向の間隔を拡張することができる。これにより、積層セラミックコンデンサ10では、補助電極14b,15b間におけるマイグレーションによる耐湿不良の発生を抑制することができる。 Therefore, in the multilayer ceramic capacitor 10, the spacing between the auxiliary electrodes 14b, 15b in the X-axis direction can be increased by the amount that the auxiliary electrodes 14b, 15b are moved closer to the end faces E1, E2. This makes it possible to prevent poor moisture resistance due to migration between the auxiliary electrodes 14b, 15b in the multilayer ceramic capacitor 10.

また、積層セラミックコンデンサ10では、補助電極14b,15bを各稜部R1,R2付近の4ヶ所のみに設ける構成によって、補助電極14b,15bを小型化することができる。したがって、セラミック素体11の外面において外部電極ユニット14,15を形成する際に導電性ペーストを塗布する領域を縮小することができる。 Furthermore, in the multilayer ceramic capacitor 10, the auxiliary electrodes 14b, 15b are provided only in four locations near the edges R1, R2, which allows the auxiliary electrodes 14b, 15b to be made smaller. This allows the area on the outer surface of the ceramic body 11 where conductive paste is applied to form the external electrode units 14, 15 to be reduced.

このため、導電性ペーストの焼き付けのための焼成などの複数のセラミック素体11を同時に取り扱う工程でも、隣接するセラミック素体11の導電性ペースト同士が接触する確率を低減することができる。これにより、複数の積層セラミックコンデンサ10の外部電極ユニット14,15同士が固着する固着不良の発生を抑制することができる。 As a result, even in processes where multiple ceramic bodies 11 are handled simultaneously, such as firing to bake the conductive paste, the probability of the conductive paste on adjacent ceramic bodies 11 coming into contact with each other can be reduced. This makes it possible to prevent adhesion problems, such as the external electrode units 14, 15 of multiple multilayer ceramic capacitors 10 adhering to each other.

なお、積層セラミックコンデンサ10では、補助電極14b,15bが小さい構成においても、補助電極14b,15bを稜部R1,R2から第1主面M1及び側面S1,S2に延出させることで、半田Hの表面張力による補助電極14b,15bに対する上記の作用を充分かつ的確に得ることが可能である。 In addition, even in a multilayer ceramic capacitor 10 in which the auxiliary electrodes 14b, 15b are small, by extending the auxiliary electrodes 14b, 15b from the ridges R1, R2 to the first principal surface M1 and side surfaces S1, S2, it is possible to fully and accurately obtain the above-described effect of the surface tension of the solder H on the auxiliary electrodes 14b, 15b.

[外部電極ユニット14,15の寸法]
図4,5には、外部電極ユニット14,15における下記の寸法が示されている。「L0」は、各端子電極14a,15aのX軸方向の長さを示す。「W0」は、各端子電極14a,15aのY軸方向の幅を示す。「T0」は、各端子電極14a,15aの第1主面M1上におけるZ軸方向の厚みを示す。
[Dimensions of external electrode units 14, 15]
4 and 5 show the following dimensions of the external electrode units 14, 15. "L0" indicates the length of each terminal electrode 14a, 15a in the X-axis direction. "W0" indicates the width of each terminal electrode 14a, 15a in the Y-axis direction. "T0" indicates the thickness of each terminal electrode 14a, 15a in the Z-axis direction on the first main surface M1.

また、「L」は、各外部電極ユニット14,15における各補助電極14b,15bのX軸方向の長さを示す。「W」は、各外部電極ユニット14,15における各補助電極14b,15bのY軸方向の幅を示す。「T」は、各外部電極ユニット14,15における各補助電極14b,15bの第1主面M1上におけるZ軸方向の厚みを示す。 Furthermore, "L" indicates the length in the X-axis direction of each auxiliary electrode 14b, 15b in each external electrode unit 14, 15. "W" indicates the width in the Y-axis direction of each auxiliary electrode 14b, 15b in each external electrode unit 14, 15. "T" indicates the thickness in the Z-axis direction of each auxiliary electrode 14b, 15b on the first main surface M1 in each external electrode unit 14, 15.

更に、「D1」は、第1補助電極14bと第2補助電極15bとのX軸方向の間隔を示す。「D2」は、各外部電極ユニット14,15における端子電極14a,15aと補助電極14b,15bとのX軸方向の間隔を示す。「D3」は、第1補助電極14b同士、及び第2補助電極15b同士のY軸方向の間隔を示す。 Furthermore, "D1" indicates the distance in the X-axis direction between the first auxiliary electrode 14b and the second auxiliary electrode 15b. "D2" indicates the distance in the X-axis direction between the terminal electrodes 14a, 15a and the auxiliary electrodes 14b, 15b in each external electrode unit 14, 15. "D3" indicates the distance in the Y-axis direction between the first auxiliary electrodes 14b and between the second auxiliary electrodes 15b.

なお、積層セラミックコンデンサ10では、上記の寸法が全範囲にわたって一定でない場合も想定される。この場合、長さL0,L、幅W0,W、及び厚みT0,Tについては、各寸法の最大値として規定するものとする。また、間隔D1,D2,D3については、各寸法の最小値として規定するものとする。 It is anticipated that the above dimensions of the multilayer ceramic capacitor 10 may not be constant across the entire range. In such cases, the lengths L0 and L, widths W0 and W, and thicknesses T0 and T will be defined as the maximum values of each dimension. Furthermore, the spacings D1, D2, and D3 will be defined as the minimum values of each dimension.

補助電極14b,15bのX軸方向の間隔D1は、端子電極14a,15aのX軸方向の寸法L0の160%以上とすることが好ましい。これにより、積層セラミックコンデンサ10では、補助電極14b,15b間におけるマイグレーションによる耐湿不良の発生をより効果的に防止可能である。 The distance D1 between the auxiliary electrodes 14b and 15b in the X-axis direction is preferably 160% or more of the dimension L0 of the terminal electrodes 14a and 15a in the X-axis direction. This makes it possible to more effectively prevent poor moisture resistance due to migration between the auxiliary electrodes 14b and 15b in the multilayer ceramic capacitor 10.

各外部電極ユニット14,15における端子電極14a,15aと補助電極14b,15bとのX軸方向の間隔D2は、端子電極14a,15aのX軸方向の寸法L0の2%以上とすることが好ましい。これにより、補助電極14b,15bにおいて半田Hの表面張力の作用をより安定して受けることが可能となる。 The distance D2 in the X-axis direction between the terminal electrode 14a, 15a and the auxiliary electrode 14b, 15b in each external electrode unit 14, 15 is preferably 2% or more of the dimension L0 in the X-axis direction of the terminal electrode 14a, 15a. This allows the auxiliary electrodes 14b, 15b to be more stably affected by the surface tension of the solder H.

また、各外部電極ユニット14,15における端子電極14a,15aと補助電極14b,15bとのX軸方向の間隔D2は、端子電極14a,15aのX軸方向の寸法L0の10%以下とすることが好ましい。これにより、端子電極14a,15a及び補助電極14b,15bを実装基板20の端子22,23に一括して半田付けしやすくなる。 Furthermore, it is preferable that the distance D2 in the X-axis direction between the terminal electrode 14a, 15a and the auxiliary electrode 14b, 15b in each external electrode unit 14, 15 be 10% or less of the dimension L0 in the X-axis direction of the terminal electrode 14a, 15a. This makes it easier to collectively solder the terminal electrodes 14a, 15a and auxiliary electrodes 14b, 15b to the terminals 22, 23 of the mounting substrate 20.

各外部電極ユニット14,15における補助電極14b,15b同士のY軸方向の間隔D3は、端子電極14a,15aのY軸方向の寸法W0の40%以上とすることが好ましい。これにより、補助電極14b,15bをより端面E1,E2側に寄せて配置することが可能となる。 The distance D3 in the Y-axis direction between the auxiliary electrodes 14b, 15b in each external electrode unit 14, 15 is preferably 40% or more of the dimension W0 in the Y-axis direction of the terminal electrodes 14a, 15a. This allows the auxiliary electrodes 14b, 15b to be positioned closer to the end faces E1, E2.

各外部電極ユニット14,15において、各補助電極14b,15bのX軸方向の長さLは、端子電極14a,15aのX軸方向の長さL0の2%以上であることが好ましい。これにより、補助電極14b,15bにおいて半田Hの表面張力の作用をより有効に受けることが可能となる。 In each external electrode unit 14, 15, the length L in the X-axis direction of each auxiliary electrode 14b, 15b is preferably 2% or more of the length L0 in the X-axis direction of the terminal electrode 14a, 15a. This allows the auxiliary electrodes 14b, 15b to be more effectively affected by the surface tension of the solder H.

また、各外部電極ユニット14,15において、各補助電極14b,15bのX軸方向の長さLは、端子電極14a,15aのX軸方向の長さL0の10%以下であることが好ましい。これにより、補助電極14b,15bのX軸方向の間隔D1を大きく確保しやすくなり、また補助電極14b,15bを小型化することができる。 Furthermore, in each external electrode unit 14, 15, the length L in the X-axis direction of each auxiliary electrode 14b, 15b is preferably 10% or less of the length L0 in the X-axis direction of the terminal electrode 14a, 15a. This makes it easier to ensure a large distance D1 in the X-axis direction between the auxiliary electrodes 14b, 15b, and also enables the auxiliary electrodes 14b, 15b to be made smaller.

各外部電極ユニット14,15において、各補助電極14b,15bのY軸方向の幅Wは、また端子電極14a,15aのY軸方向の幅W0の1%以上であることが好ましい。これにより、補助電極14b,15bにおいて半田Hの表面張力の作用をより有効に受けることが可能となる。 In each external electrode unit 14, 15, the width W in the Y-axis direction of each auxiliary electrode 14b, 15b is preferably 1% or more of the width W0 in the Y-axis direction of the terminal electrode 14a, 15a. This allows the auxiliary electrodes 14b, 15b to be more effectively affected by the surface tension of the solder H.

また、各外部電極ユニット14,15において、各補助電極14b,15bのY軸方向の幅Wは、100μm以下で、かつ端子電極14a,15aのY軸方向の幅W0の10%以下であることが好ましい。これにより、補助電極14b,15bをより端面E1,E2側に寄せて配置することができ、また補助電極14b,15bを小型化することができる。 Furthermore, in each external electrode unit 14, 15, the width W in the Y-axis direction of each auxiliary electrode 14b, 15b is preferably 100 μm or less and 10% or less of the width W0 in the Y-axis direction of the terminal electrode 14a, 15a. This allows the auxiliary electrodes 14b, 15b to be positioned closer to the end faces E1, E2, and also allows the auxiliary electrodes 14b, 15b to be made smaller.

各外部電極ユニット14,15において、補助電極14b,15bのZ軸方向の厚みTは、端子電極14a,15aのZ軸方向の厚みT0の10%以上100%以下であることが好ましい。これにより、端子電極14a,15a及び補助電極14b,15bを実装基板20の端子22,23に一括して半田付けしやすくなる。 In each external electrode unit 14, 15, the thickness T in the Z-axis direction of the auxiliary electrodes 14b, 15b is preferably 10% to 100% of the thickness T0 in the Z-axis direction of the terminal electrodes 14a, 15a. This makes it easier to collectively solder the terminal electrodes 14a, 15a and auxiliary electrodes 14b, 15b to the terminals 22, 23 of the mounting substrate 20.

[実施例及び比較例]
上記実施形態の実施例として、外部電極ユニット14,15の各寸法を様々に変化させた積層セラミックコンデンサ10のサンプルを作製した。また、上記実施形態の比較例として、上記実施形態に係る積層セラミックコンデンサ10から補助電極14b,15bを排除した構成のサンプルを作製した。
[Examples and Comparative Examples]
As examples of the above embodiment, samples of the multilayer ceramic capacitor 10 were fabricated in which the dimensions of the external electrode units 14, 15 were variously changed. Furthermore, as comparative examples of the above embodiment, samples were fabricated in which the auxiliary electrodes 14b, 15b were eliminated from the multilayer ceramic capacitor 10 according to the above embodiment.

実施例及び比較例に係るサンプルではいずれも、X軸方向の寸法を2.0mmとし、Y軸及びZ軸方向の寸法を1.2mmとした。また、実施例及び比較例に係るサンプルではいずれも、端子電極14a,15aのX軸方向の長さL0を0.52mmとし、端子電極14a,15aのY軸方向の幅W0を1.2mmとした。 In both the samples according to the example and the comparative example, the dimension in the X-axis direction was 2.0 mm, and the dimensions in the Y-axis and Z-axis directions were 1.2 mm. In addition, in both the samples according to the example and the comparative example, the length L0 of the terminal electrodes 14a, 15a in the X-axis direction was 0.52 mm, and the width W0 of the terminal electrodes 14a, 15a in the Y-axis direction was 1.2 mm.

各実施例及び比較例では、複数のセラミック素体11に一括して導電性ペーストを焼き付けることによって、外部電極ユニット14,15同士が固着した固着不良のサンプルが発生する比率である固着不良率を求めた。各実施例及び比較例ではそれぞれ10,000個のサンプルを一括して焼成することで固着不良率を求めた。 In each example and comparative example, the conductive paste was baked onto multiple ceramic bodies 11 at once, and the adhesion failure rate, which is the proportion of samples with poor adhesion where the external electrode units 14, 15 were stuck to each other, was determined. In each example and comparative example, 10,000 samples were baked at once to determine the adhesion failure rate.

また、各実施例及び比較例では、正常に作製された複数のサンプルをリフロー法によって実装基板20に実装した際に、ツームストーン現象が発生したサンプルの比率である実装不良率を求めた。各実施例及び比較例ではそれぞれ800個のサンプルを実装基板20に実装することによって実装不良率を求めた。 In addition, for each example and comparative example, a number of properly manufactured samples were mounted on a mounting substrate 20 by the reflow method, and the mounting defect rate, which is the percentage of samples in which the tombstone phenomenon occurred, was determined. For each example and comparative example, the mounting defect rate was determined by mounting 800 samples on a mounting substrate 20.

更に、各実施例及び比較例では、サンプルが正常に実装された複数の回路基板のうち温度60℃、湿度95%、10Vの定格電圧を印加した状態で保持した後の電気抵抗値が1MΩ未満となる回路基板の比率である耐湿不良率を求めた。各実施例及び比較例ではそれぞれ800個の回路基板によって耐湿不良率を求めた。 Furthermore, for each example and comparative example, the moisture resistance defect rate was determined, which is the percentage of circuit boards on which samples were properly mounted that had an electrical resistance of less than 1 MΩ after being held at a temperature of 60°C, humidity of 95%, and a rated voltage of 10 V applied. For each example and comparative example, the moisture resistance defect rate was determined using 800 circuit boards.

表1には、実施例1~5及び比較例について、外部電極ユニット14,15の各寸法、固着不良率、実装不良率、及び耐湿不良率が示されている。実施例1~5に係るサンプルでは、補助電極14b,15bのX軸方向の長さLを様々に変化させ、つまり長さL1の長さL0に対する比率が相互に異なる。 Table 1 shows the dimensions of the external electrode units 14, 15, the adhesion defect rate, the mounting defect rate, and the moisture resistance defect rate for Examples 1 to 5 and the comparative example. For the samples of Examples 1 to 5, the length L of the auxiliary electrodes 14b, 15b in the X-axis direction was varied, meaning that the ratio of length L1 to length L0 was different.

実施例1~5及び比較例のいずれにも固着不良は発生しなかった。また、実施例1~5ではいずれも実装不良が発生しなかったのに対し、比較例では実装不良が発生した。更に、実施例1~3及び比較例では耐湿不良が発生しなかったのに対し、実施例4,5では耐湿不良が発生した。 No adhesion failures occurred in any of Examples 1 to 5 or the Comparative Example. Furthermore, no mounting failures occurred in any of Examples 1 to 5, whereas mounting failures occurred in the Comparative Example. Furthermore, no moisture resistance failures occurred in Examples 1 to 3 and the Comparative Example, whereas moisture resistance failures occurred in Examples 4 and 5.

実装不良率の結果から、補助電極14b,15bを設けた実施例1~5では比較例よりもツームストーン現象の発生が抑制されたことがわかる。また、耐湿不良率の結果から、長さL1の長さL0に対する比率が10%以下の実施例1~3において長さL1の長さL0に対する比率が10%を超える実施例4,5よりも耐湿性が高いことがわかる。 The results of the mounting defect rate show that the occurrence of tombstoning was suppressed more in Examples 1 to 5, which included auxiliary electrodes 14b and 15b, than in the comparative example. Furthermore, the results of the moisture resistance defect rate show that Examples 1 to 3, in which the ratio of length L1 to length L0 was 10% or less, had higher moisture resistance than Examples 4 and 5, in which the ratio of length L1 to length L0 exceeded 10%.

表2には、実施例2,6,7について、外部電極ユニット14,15の各寸法、固着不良率、実装不良率、及び耐湿不良率が示されている。実施例2,6,7では、サンプルにおける補助電極14b,15bのY軸方向の幅Wを様々に変化させたが、いずれにおいても固着不良、実装不良、及び耐湿不良が発生しなかった。 Table 2 shows the dimensions of the external electrode units 14, 15, the adhesion failure rate, the mounting failure rate, and the moisture resistance failure rate for Examples 2, 6, and 7. In Examples 2, 6, and 7, the width W of the auxiliary electrodes 14b, 15b in the Y-axis direction in the samples was varied, but no adhesion failure, mounting failure, or moisture resistance failure occurred in any of the samples.

[その他の実施形態]
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
[Other embodiments]
Although the embodiments of the present invention have been described above, it goes without saying that the present invention is not limited to the above-described embodiments and that various modifications can be made.

例えば、積層セラミックコンデンサ10では、補助電極14b,15bが第1主面M1のみに設けられている構成に限らず、主面M1,M2の両方に設けられていてもよい。これにより、積層セラミックコンデンサ10を実装基板20に実装する際に、積層セラミックコンデンサ10のZ軸方向の向きを考慮する必要がなくなる。 For example, the multilayer ceramic capacitor 10 is not limited to a configuration in which the auxiliary electrodes 14b, 15b are provided only on the first principal surface M1, but may also be provided on both principal surfaces M1 and M2. This eliminates the need to consider the orientation of the multilayer ceramic capacitor 10 in the Z-axis direction when mounting the multilayer ceramic capacitor 10 on the mounting substrate 20.

また、積層セラミックコンデンサ10では、端子電極14a,15aが第1主面M1に延出していればよく、補助電極14b,15bが第2主面M2に設けられない場合には、端子電極14a,15aが第2主面M2に延出していなくてもよい。また、端子電極14a,15aは、側面S1,S2に延出していなくてもよい。 Furthermore, in the multilayer ceramic capacitor 10, it is sufficient that the terminal electrodes 14a, 15a extend onto the first main surface M1; if the auxiliary electrodes 14b, 15b are not provided on the second main surface M2, the terminal electrodes 14a, 15a do not have to extend onto the second main surface M2. Furthermore, the terminal electrodes 14a, 15a do not have to extend onto the side surfaces S1, S2.

更に、外部電極ユニット14,15は、導電体の焼結膜を含まなくてもよく、例えば、金属材料のスパッタリングによって形成されるスパッタ膜を下地膜として含む構成であってもよい。この場合にも、積層セラミックコンデンサ10では、補助電極14b,15bによるツームストーン現象の発生を抑制する効果が得られる。 Furthermore, the external electrode units 14, 15 do not have to include a sintered film of a conductive material, and may instead include, for example, a sputtered film formed by sputtering a metal material as a base film. Even in this case, the multilayer ceramic capacitor 10 still achieves the effect of suppressing the occurrence of tombstoning due to the auxiliary electrodes 14b, 15b.

加えて、本発明は、積層セラミックコンデンサのみならず、一対の端子電極を備えた構成を有するセラミック電子部品全般に適用可能である。本発明を適用可能なセラミック電子部品としては、積層セラミックコンデンサ以外に、例えば、チップバリスタ、チップサーミスタ、積層インダクタなどが挙げられる。 In addition, the present invention is applicable not only to multilayer ceramic capacitors, but also to ceramic electronic components in general that have a pair of terminal electrodes. In addition to multilayer ceramic capacitors, examples of ceramic electronic components to which the present invention can be applied include chip varistors, chip thermistors, and multilayer inductors.

10…積層セラミックコンデンサ
11…セラミック素体
12,13…内部電極
14,15…外部電極ユニット
14a,15a…端子電極
14b,15b…補助電極
E1,E2…端面
S1,S2…側面
M1,M2…主面
R1,R2…稜部
10... Multilayer ceramic capacitor 11... Ceramic body 12, 13... Internal electrodes 14, 15... External electrode units 14a, 15a... Terminal electrodes 14b, 15b... Auxiliary electrodes E1, E2... End surfaces S1, S2... Side surfaces M1, M2... Main surfaces R1, R2... Ridge portions

Claims (6)

第1軸に垂直な第1及び第2主面と、前記第1軸と直交する第2軸に垂直な第1及び第2端面と、前記第1及び第2軸と直交する第3軸に垂直な第1及び第2側面と、前記第1及び第2側面をそれぞれ前記第1主面に接続する第1及び第2稜部と、を有するセラミック素体と、
前記セラミック素体の前記第1端面側に設けられた第1外部電極ユニットと、
前記セラミック素体の前記第2端面側に設けられた第2外部電極ユニットと、
を具備し、
前記第1外部電極ユニットは、前記第1端面を被覆し、前記第1端面から前記第1主面に延出する第1端子電極と、前記第1端子電極から離間し、かつ相互に離間して設けられ、前記第1及び第2稜部からそれぞれ前記第1主面に沿って前記第3軸方向に延びる一対の第1補助電極と、を含み
前記第2外部電極ユニットは、前記第2端面を被覆し、前記第2端面から前記第1主面に延出する第2端子電極と、前記第2端子電極から離間し、かつ相互に離間して設けられ、前記第1及び第2稜部からそれぞれ前記第1主面に沿って前記第3軸方向に延びる一対の第2補助電極と、を含み、
前記第1主面を正面視したとき、前記第3軸の方向における前記第1及び第2端子電極の略中央部分は、前記第2軸の方向における前記セラミック素体の中心に向かってそれぞれ膨らんでおり、
前記一対の第1補助電極の各々の前記第1端面側の縁は、前記第2軸の方向において、前記第1端子電極の前記略中央部分の膨らみの頂点よりも前記第1端面に近く、
前記一対の第2補助電極の各々の前記第2端面側の縁は、前記第2軸の方向において、前記第2端子電極の前記略中央部分の膨らみの頂点よりも前記第2端面に近い、
セラミック電子部品。
a ceramic body having first and second main surfaces perpendicular to a first axis, first and second end surfaces perpendicular to a second axis orthogonal to the first axis, first and second side surfaces perpendicular to a third axis orthogonal to the first and second axes, and first and second ridge portions connecting the first and second side surfaces to the first main surfaces, respectively;
a first external electrode unit provided on the first end surface side of the ceramic body;
a second external electrode unit provided on the second end surface side of the ceramic body;
Equipped with
the first external electrode unit includes a first terminal electrode covering the first end surface and extending from the first end surface to the first main surface, and a pair of first auxiliary electrodes spaced apart from the first terminal electrode and spaced apart from each other, extending from the first and second ridge portions along the first main surface in the third axis direction; the second external electrode unit includes a second terminal electrode covering the second end surface and extending from the second end surface to the first main surface, and a pair of second auxiliary electrodes spaced apart from the second terminal electrode and spaced apart from each other, extending from the first and second ridge portions along the first main surface in the third axis direction ;
when the first main surface is viewed from the front, approximately central portions of the first and second terminal electrodes in the direction of the third axis bulge toward a center of the ceramic body in the direction of the second axis,
an edge of each of the pair of first auxiliary electrodes on the first end surface side is closer to the first end surface in the direction of the second axis than an apex of the bulge at the approximately central portion of the first terminal electrode;
an edge of each of the pair of second auxiliary electrodes on the second end surface side is closer to the second end surface in the second axis direction than an apex of the bulge at the approximately central portion of the second terminal electrode;
Ceramic electronic components.
請求項1に記載のセラミック電子部品であって、
前記第1端子電極、前記一対の第1補助電極、前記第2端子電極、及び前記一対の第2補助電極は、導電体の焼結膜を含む
セラミック電子部品。
2. The ceramic electronic component according to claim 1,
The ceramic electronic component, wherein the first terminal electrode, the pair of first auxiliary electrodes, the second terminal electrode, and the pair of second auxiliary electrodes include sintered films of a conductor.
請求項1又は2に記載のセラミック電子部品であって、
前記一対の第1補助電極は、前記第1及び第2稜部からそれぞれ前記第1及び第2側面に沿って前記第1軸方向に延び、
前記一対の第2補助電極は、前記第1及び第2稜部からそれぞれ前記第1及び第2側面に沿って前記第1軸方向に延びる
セラミック電子部品。
3. The ceramic electronic component according to claim 1,
the pair of first auxiliary electrodes extend in the first axis direction from the first and second edge portions along the first and second side surfaces, respectively;
The pair of second auxiliary electrodes extend in the first axial direction from the first and second edge portions along the first and second side surfaces, respectively.
請求項1から3のいずれか1項に記載のセラミック電子部品であって、
前記一対の第1補助電極の前記第2軸方向の寸法は、前記第1端子電極の前記第2軸方向の寸法の2%以上10%以下であり、
前記一対の第2補助電極の前記第2軸方向の寸法は、前記第2端子電極の前記第2軸方向の寸法の2%以上10%以下である
セラミック電子部品。
4. The ceramic electronic component according to claim 1,
a dimension of the pair of first auxiliary electrodes in the second axis direction is 2% to 10% of a dimension of the first terminal electrode in the second axis direction,
The ceramic electronic component, wherein the dimension of the pair of second auxiliary electrodes in the second axial direction is 2% to 10% of the dimension of the second terminal electrode in the second axial direction.
請求項1から3のいずれか1項に記載のセラミック電子部品であって、
前記第1端子電極と前記一対の第1補助電極との間隔は、前記第1端子電極の前記第2軸方向の寸法の2%以上10%以下であり、
前記第2端子電極と前記一対の第2補助電極との間隔は、前記第2端子電極の前記第2軸方向の寸法の2%以上10%以下である
セラミック電子部品。
4. The ceramic electronic component according to claim 1,
a distance between the first terminal electrode and the pair of first auxiliary electrodes is 2% or more and 10% or less of a dimension of the first terminal electrode in the second axis direction,
a distance between the second terminal electrode and the pair of second auxiliary electrodes that is equal to or greater than 2% and equal to or less than 10% of a dimension of the second terminal electrode in the second axis direction;
第1軸に垂直な第1及び第2主面と、前記第1軸と直交する第2軸に垂直な第1及び第2端面と、前記第1及び第2軸と直交する第3軸に垂直な第1及び第2側面と、前記第1及び第2側面をそれぞれ前記第1主面に接続する第1及び第2稜部と、を有するセラミック素体と、
前記セラミック素体の前記第1端面側に設けられた第1外部電極ユニットと、
前記セラミック素体の前記第2端面側に設けられた第2外部電極ユニットと、
を備え、
前記第1外部電極ユニットは、前記第1端面を被覆し、前記第1端面から前記第1主面に延出する第1端子電極と、前記第1端子電極から離間し、かつ相互に離間して設けられ、前記第1及び第2稜部からそれぞれ前記第1主面に沿って前記第3軸方向に延びる一対の第1補助電極と、を含み
前記第2外部電極ユニットは、前記第2端面を被覆し、前記第2端面から前記第1主面に延出する第2端子電極と、前記第2端子電極から離間し、かつ相互に離間して設けられ、前記第1及び第2稜部からそれぞれ前記第1主面に沿って前記第3軸方向に延びる一対の第2補助電極と、を含む
セラミック電子部品と、
基板本体と、前記基板本体上に設けられ、前記第1端子電極及び前記第1補助電極が半田付けされた第1端子と、前記基板本体上に設けられ、前記第2端子電極及び前記第2補助電極が半田付けされた第2端子と、を有する実装基板と、
を具備し、
前記第1主面を正面視したとき、前記第3軸の方向における前記第1及び第2端子電極の略中央部分は、前記第2軸の方向における前記セラミック素体の中心に向かってそれぞれ膨らんでおり、
前記一対の第1補助電極の各々の前記第1端面側の縁は、前記第2軸の方向において、前記第1端子電極の前記略中央部分の膨らみの頂点よりも前記第1端面に近く、
前記一対の第2補助電極の各々の前記第2端面側の縁は、前記第2軸の方向において、前記第2端子電極の前記略中央部分の膨らみの頂点よりも前記第2端面に近い、
回路基板。
a ceramic body having first and second main surfaces perpendicular to a first axis, first and second end surfaces perpendicular to a second axis orthogonal to the first axis, first and second side surfaces perpendicular to a third axis orthogonal to the first and second axes, and first and second ridge portions connecting the first and second side surfaces to the first main surfaces, respectively;
a first external electrode unit provided on the first end surface side of the ceramic body;
a second external electrode unit provided on the second end surface side of the ceramic body;
Equipped with
a ceramic electronic component in which the first external electrode unit includes: a first terminal electrode covering the first end surface and extending from the first end surface to the first main surface; and a pair of first auxiliary electrodes spaced apart from the first terminal electrode and spaced apart from each other, extending from the first and second ridge portions along the first main surface in the third axis direction; and the second external electrode unit includes: a second terminal electrode covering the second end surface and extending from the second end surface to the first main surface; and a pair of second auxiliary electrodes spaced apart from the second terminal electrode and spaced apart from each other, extending from the first and second ridge portions along the first main surface in the third axis direction.
a mounting substrate including: a substrate body; a first terminal provided on the substrate body and having the first terminal electrode and the first auxiliary electrode soldered thereto; and a second terminal provided on the substrate body and having the second terminal electrode and the second auxiliary electrode soldered thereto;
Equipped with
when the first main surface is viewed from the front, approximately central portions of the first and second terminal electrodes in the direction of the third axis bulge toward a center of the ceramic body in the direction of the second axis,
an edge of each of the pair of first auxiliary electrodes on the first end surface side is closer to the first end surface in the direction of the second axis than an apex of the bulge at the approximately central portion of the first terminal electrode;
an edge of each of the pair of second auxiliary electrodes on the second end surface side is closer to the second end surface in the second axis direction than an apex of the bulge at the approximately central portion of the second terminal electrode;
Circuit board.
JP2021131503A 2021-08-12 2021-08-12 Ceramic electronic components and circuit boards Active JP7752003B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2021131503A JP7752003B2 (en) 2021-08-12 2021-08-12 Ceramic electronic components and circuit boards

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021131503A JP7752003B2 (en) 2021-08-12 2021-08-12 Ceramic electronic components and circuit boards

Publications (2)

Publication Number Publication Date
JP2023025982A JP2023025982A (en) 2023-02-24
JP7752003B2 true JP7752003B2 (en) 2025-10-09

Family

ID=85252093

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021131503A Active JP7752003B2 (en) 2021-08-12 2021-08-12 Ceramic electronic components and circuit boards

Country Status (1)

Country Link
JP (1) JP7752003B2 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2024190120A1 (en) * 2023-03-10 2024-09-19
WO2026079337A1 (en) * 2024-10-10 2026-04-16 株式会社村田製作所 Multilayer ceramic capacitor

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000173857A (en) 1998-12-04 2000-06-23 Hitachi Metals Ltd Electronic part, terminal electrode structure thereof and noise filter
JP2010186902A (en) 2009-02-13 2010-08-26 Murata Mfg Co Ltd Ceramic electronic component
JP2017005104A (en) 2015-06-10 2017-01-05 Tdk株式会社 Multilayer coil parts
JP2017103321A (en) 2015-12-01 2017-06-08 太陽誘電株式会社 Electronic component, manufacturing method thereof, and circuit board
JP2020141059A (en) 2019-02-28 2020-09-03 株式会社村田製作所 Electrolytic capacitor and mounting structure of electrolytic capacitor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000173857A (en) 1998-12-04 2000-06-23 Hitachi Metals Ltd Electronic part, terminal electrode structure thereof and noise filter
JP2010186902A (en) 2009-02-13 2010-08-26 Murata Mfg Co Ltd Ceramic electronic component
JP2017005104A (en) 2015-06-10 2017-01-05 Tdk株式会社 Multilayer coil parts
JP2017103321A (en) 2015-12-01 2017-06-08 太陽誘電株式会社 Electronic component, manufacturing method thereof, and circuit board
JP2020141059A (en) 2019-02-28 2020-09-03 株式会社村田製作所 Electrolytic capacitor and mounting structure of electrolytic capacitor

Also Published As

Publication number Publication date
JP2023025982A (en) 2023-02-24

Similar Documents

Publication Publication Date Title
TWI739987B (en) Multilayer ceramic electronic parts
JP7182926B2 (en) multilayer ceramic electronic components
JP7274282B2 (en) Laminated ceramic electronic component and manufacturing method thereof
JP7302940B2 (en) multilayer ceramic electronic components
JP2021141191A (en) Laminated ceramic electronic component, manufacturing method thereof, and circuit board
KR20230087092A (en) Ceramic electronic component
JP7799756B2 (en) electronic equipment
JP2022067608A (en) Multilayer electronic component
JP2023122205A (en) Multilayer ceramic capacitors and circuit boards
JP7752003B2 (en) Ceramic electronic components and circuit boards
US11024461B2 (en) Multi-layer ceramic electronic component having external electrode with base film and electrically conductive thin film
JP2020174110A (en) Multilayer ceramic electronic component and circuit board
CN110895992B (en) Laminated Ceramic Capacitors and Circuit Boards
JP7307547B2 (en) Laminated ceramic electronic components and circuit boards
JP2022008696A (en) Multilayer ceramic electronic component and mounting substrate thereof
WO2023038032A1 (en) Electronic component, and mounting method and mounting structure therefor
US12327690B2 (en) Ceramic electronic component and circuit board
JP2025171964A (en) Laminate type electronic component
JP2025026789A (en) Multilayer Electronic Components
US12176153B2 (en) Multilayer electronic component
JP7231703B2 (en) Multilayer ceramic capacitor
JP2024132785A (en) Multilayer Electronic Components
JP7359595B2 (en) Multilayer ceramic capacitor, circuit board, and method for manufacturing multilayer ceramic capacitor
CN115966406A (en) Multilayer ceramic electronic component and circuit board
KR20230121320A (en) Multilayered electronic component

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20220707

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240711

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20250310

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20250415

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20250612

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20250612

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20250612

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20250909

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20250929

R150 Certificate of patent or registration of utility model

Ref document number: 7752003

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150