JP7764240B2 - 半導体記憶装置、半導体記憶装置を作製する方法、半導体集積回路、半導体記憶集積回路 - Google Patents

Description

本発明は、半導体記憶装置、半導体記憶装置を作製する方法、半導体集積回路、及び半導体記憶集積回路に関する。

特許文献１は、マスクＲＯＭを開示する。このマスクＲＯＭでは、基板内部に発生する格子欠陥を抑えると共にコーディングを容易に行うために、ＲＯＭのコーディングのためにイオン注入されるメモリトランジスタの数を減らす。

特開平７－２４９６９６号公報

マスクＲＯＭは、大まかには、ＮＡＮＤ型及びＮＯＲ型を有する。ＮＡＮＤ型マスクＲＯＭでは、イオン注入により特定のトランジスタの閾値を下げてディプリーショントランジスタを作製する。ＮＯＲ型マスクＲＯＭでは、イオン注入により特定のトランジスタの閾値を上げて高閾値のエンハンスメントトランジスタを作製する。ＮＯＲ型マスクＲＯＭでは、選択されたワード線は、メモリトランジスタのゲート電極に電圧を与える。読出回路は、該メモリトランジスタが２つの状態（高い閾値又は低い閾値）のうちのいずれかであるか、を検知する。

これらのプログラム方式は、注入されたドーパント濃度に応じてトランジスタの電流特性を変化させる。しかしながら、注入されたドーパントは、イオン注入プロセスに引き続く製造プロセスにおいて加えられる熱によるドーパントの拡散によって再配置されることがある。このドーパント再配置は、ＮＯＲ型マスクＲＯＭでは、基板の内部から表面への方向に生じて、トランジスタの電流特性を変化させる。この特性変化は、メモリトランジスタのコーディング内容を読出回路に誤らせる可能性がある。この可能性は、イオン注入プロセスによる閾値のシフトをメモリトランジスタのコーディングに採用する場合に避けられない。

本発明は、トランジスタ幅を変更することなく複数の電流特性のいずれか１つを提供できる構造を有する半導体記憶装置、半導体記憶装置を作製する方法、電流源回路及びバイアス源を含む半導体集積回路、並びに半導体集積回路及び半導体記憶装置を含む半導体記憶集積回路を提供することを目的とする。

本発明の第１態様に係る半導体記憶装置は、第１メモリトランジスタのための第１アクティブ領域、及びトレンチアイソレーションのための複数の窪みを有する半導体領域と、前記半導体領域の前記窪みのそれぞれに設けられた複数の絶縁領域と、前記絶縁領域のうちの互いに隣り合う第１絶縁領域及び第２絶縁領域の一方から他方への第１方向に延在して前記第１アクティブ領域の上を通過する第１ゲート電極と、前記第１ゲート電極と前記第１アクティブ領域との間に設けられた第１ゲート絶縁膜と、を含み、前記半導体領域の前記第１アクティブ領域は、前記第１絶縁領域と前記第２絶縁領域との間に設けられ、前記第１絶縁領域及び前記第２絶縁領域の少なくとも一方は、隣接部分及び遠隔部分を有し、前記隣接部分は、前記第１ゲート電極の下において前記第１アクティブ領域に隣接し、前記遠隔部分は、前記第１ゲート電極の下において前記隣接部分に隣接し、前記隣接部分は、前記遠隔部分と前記第１アクティブ領域との間に設けられ、前記隣接部分は、前記遠隔部分の厚さより小さい厚さを有し、前記半導体領域は、前記第１絶縁領域と前記第２絶縁領域との間に設けられた第１導電領域及び第２導電領域を有し、前記第１導電領域、前記第１アクティブ領域及び前記第２導電領域は、前記第１方向に交差する第２方向に配列される。

第１態様に係る半導体記憶装置によれば、第１ゲート電極の下において隣接部分が遠隔部分の厚さより小さい厚さを有するので、ゲート絶縁膜及びゲート電極が、第１アクティブ領域の上面だけでなく第１アクティブ領域の側面にも沿って設けられる。第１アクティブ領域の側面の上のゲート絶縁膜及びゲート電極は、ＲＯＭのコーディングのためにイオン注入を行うことなく、第１アクティブ領域の側面が付加トランジスタとして動作することを可能にする。トランジスタの幅を変更することなく、複数の電流駆動能力を有するトランジスタそれぞれの構造を提供できる。

本発明の第２態様に係る半導体記憶装置では、前記半導体領域は、前記第１絶縁領域と前記第２絶縁領域との間に設けられた、第２メモリトランジスタのための第２アクティブ領域を更に含み、当該半導体記憶装置は、前記第２アクティブ領域の上において前記第１方向に延在して前記第２アクティブ領域の上を通過する第２ゲート電極と、前記第２ゲート電極と前記第２アクティブ領域との間に設けられた第２ゲート絶縁膜と、を含み、前記半導体領域は、前記第１絶縁領域と前記第２絶縁領域との間に設けられた第３導電領域を有し、前記第１導電領域、前記第２導電領域、及び前記第３導電領域は、前記第１アクティブ領域の導電型とは異なる導電型を有し、前記第２導電領域、前記第１アクティブ領域、前記第１導電領域、前記第２アクティブ領域、及び前記第３導電領域は、前記第２方向に順に配列され、前記第２導電領域及び前記第３導電領域は、基準電位線に接続され、前記第１導電領域は、前記第１メモリトランジスタ及び前記第２メモリトランジスタによって共有され、また金属配線層に接続される。

第２態様に係る半導体記憶装置によれば、第１メモリトランジスタ及び第２メモリトランジスタは、隣接部分の有無に応じて以下の三種類の電流特性、具体的には片側に付加トランジスタ、両側に付加トランジスタ、又は付加トランジスタ無しに基づく電流特性を示すことができる。

本発明の第３態様に係る半導体記憶装置では、前記第１絶縁領域において、前記隣接部分は、前記遠隔部分の厚さより小さい厚さを有し、前記第２絶縁領域は、前記第１ゲート電極の下において前記第１絶縁領域の前記隣接部分より厚い。

第３態様に係る半導体記憶装置によれば、第１絶縁領域に付加トランジスタが提供されると共に、第２絶縁領域は、第１絶縁領域の隣接部分より大きな厚さを有する。

本発明の第４態様に係る半導体記憶装置では、前記第１絶縁領域及び前記第２絶縁領域の各々において、前記隣接部分は、前記遠隔部分の厚さより小さい厚さを有する。

第４態様に係る半導体記憶装置によれば、第１絶縁領域及び第２絶縁領域に、共に、付加トランジスタが提供される。

本発明の第５態様に係る半導体記憶装置では、前記絶縁領域は、前記第２絶縁領域の隣の第３絶縁領域を含み、前記第１絶縁領域、前記第２絶縁領域、及び前記第３絶縁領域は、順に、前記第１方向に配列され、前記半導体領域は、第３メモリトランジスタのための第３アクティブ領域を更に含み、前記第１ゲート電極は、前記第１方向に延在して前記第３アクティブ領域の上を通過し、当該半導体記憶装置は、前記第１ゲート電極と前記第３アクティブ領域との間に設けられた第３ゲート絶縁膜を更に含み、前記第３絶縁領域は、隣接部分及び遠隔部分を有し、前記第３絶縁領域において、前記隣接部分は、前記第１ゲート電極の下において前記第１アクティブ領域に隣接し、前記遠隔部分は、前記第１ゲート電極の下において前記隣接部分に隣接し、前記隣接部分は、前記遠隔部分と前記第１アクティブ領域との間に設けられ、前記第１ゲート電極の下において、前記第３絶縁領域の前記隣接部分は、前記第３絶縁領域の前記遠隔部分の厚さより小さい厚さを有し、前記第２絶縁領域は、前記第１ゲート電極の下において前記第３絶縁領域の前記隣接部分より厚い。

第５態様に係る半導体記憶装置によれば、第３メモリトランジスタは、第２絶縁領域ではなく第３絶縁領域に付加トランジスタを設ける構造を有する。この構造によれば、第２メモリトランジスタと第３メモリトランジスタとの間に隣接部分を設けない構造を提供できる。

本発明の第６態様に係る半導体記憶装置では、前記絶縁領域は、前記第１絶縁領域の隣の第４絶縁領域を含み、前記半導体領域は、前記第１絶縁領域と前記第４絶縁領域との間に設けられた第４メモリトランジスタのための第４アクティブ領域を更に含み、前記第１ゲート電極は、前記第１方向に延在して前記第４アクティブ領域の上を通過し、当該半導体記憶装置は、前記第１ゲート電極と前記第４アクティブ領域との間に設けられた第４ゲート絶縁膜を更に含み、前記第１絶縁領域は、前記第１ゲート電極の下において前記第４アクティブ領域に隣接する更なる隣接部分を有し、前記第１絶縁領域の前記遠隔部分は、前記第１ゲート電極の下において前記第１絶縁領域の前記隣接部分と前記更なる隣接部分との間に設けられ、前記更なる隣接部分は、前記遠隔部分と前記第４アクティブ領域との間に設けられ、前記第１ゲート電極の下において、前記更なる隣接部分は、前記第１絶縁領域の前記遠隔部分の厚さより小さい厚さを有する。

第６態様に係る半導体記憶装置によれば、第１メモリトランジスタの隣の第４メモリトランジスタは、ゲート電極に接続されるワード選択線を第１メモリトランジスタと共有する。第１メモリトランジスタが第１絶縁領域に係る付加トランジスタを有するか否かに関係なく、第４メモリトランジスタには、第１絶縁領域に付加トランジスタが提供されることができる。

本発明の第７態様に係る半導体記憶装置では、前記隣接部分は、前記第１導電領域及び前記第２導電領域のいずれか一方から他方への方向に前記第１ゲート電極を横切る構造、又は前記第１導電領域及び前記第２導電領域のいずれか一方から延在して前記第１ゲート電極の直下において終端する構造のいずれかである。

第７態様に係る半導体記憶装置よれば、隣接部分は、第１ゲート電極の直下における少なくとも一部分に設けられることができる。隣接部分は、第１メモリトランジスタのソース領域からドレイン領域への方向に第１ゲート電極を横切る構造、又は第１メモリトランジスタのソース領域から延在して第１ゲート電極の直下において終端する構造のいずれかである。

本発明の第８態様に係る半導体記憶装置を製造する方法は、トレンチアイソレーションのための複数の窪みを有する半導体領域、及び前記半導体領域の前記窪みにそれぞれ設けられた複数の絶縁領域を有する基板生産物を準備することであって、前記半導体領域は、前記絶縁領域のうちの互いに隣り合う第１絶縁領域と第２絶縁領域との間に設けられたアクティブ領域を有する、基板生産物を準備することと、開口を有するマスクを前記基板生産物の主面の上に形成することと、前記マスクを用いて前記基板生産物の前記絶縁領域の絶縁体を除去することと、前記絶縁体を除去した後に、前記アクティブ領域にゲート絶縁膜を形成することと、前記ゲート絶縁膜を形成した後に、前記絶縁領域及び前記アクティブ領域の上にゲート電極を形成することと、を含み、前記開口は、前記アクティブ領域と前記第１絶縁領域との第１境界及び前記アクティブ領域と前記第２絶縁領域との第２境界の少なくともいずれか一方の上に位置し、前記基板生産物の前記絶縁体を除去することは、前記マスクの前記開口において前記絶縁領域を部分的に除去して、前記アクティブ領域の側面を部分的に露出させ、前記ゲート絶縁膜は、前記側面の上に設けられ、前記ゲート電極は、前記第１絶縁領域及び前記第２絶縁領域の一方から他方への方向に前記アクティブ領域を横切ると共に前記側面の上の前記ゲート絶縁膜の上を延在する。

第８態様に係る製造方法によれば、開口を用いて除去された絶縁領域の部分は、開口から外れた絶縁領域の厚さより小さい厚さを有するので、ゲート絶縁膜及びゲート電極が、アクティブ領域の上面だけでなくアクティブ領域の側面にも沿って延在して、第１アクティブ領域の側面が、付加トランジスタとして動作可能になる。閾値の変更のためのイオン注入をトランジスタに適用することなく、複数の電流駆動能力を有するトランジスタの構造を提供できる。

本発明の第９態様に係る半導体記憶装置を製造する方法では、前記マスクは、前記第２境界を覆う。

第９態様に係る製造方法によれば、アクティブ領域の片側に付加トランジスタが設けられる。

本発明の第１０態様に係る製造方法では、前記マスクの前記開口は、前記第１境界及び前記第２境界の上に位置する。

第１０態様に係る製造方法によれば、アクティブ領域の両側にそれぞれの付加トランジスタが設けられる。

本発明の第１１態様に係る半導体集積回路は、電流源回路及びバイアス源を含む半導体集積回路であって、前記電流源回路は、少なくとも１つのトランジスタを含み、前記トランジスタは、トレンチアイソレーションのための複数の窪みを有する半導体領域と、前記半導体領域の前記窪みのそれぞれに設けられ、互いに隣り合う第１絶縁領域及び第２絶縁領域を含む複数の絶縁領域と、前記第１絶縁領域と前記第２絶縁領域との間に設けられた、前記トランジスタのためのアクティブ領域と、前記第１絶縁領域及び前記第２絶縁領域に一方から他方への第１方向に延在して前記アクティブ領域の上を通過するゲート電極と、前記ゲート電極と前記アクティブ領域との間に設けられたゲート絶縁膜と、を含み、前記第１絶縁領域及び前記第２絶縁領域の少なくとも一方は、隣接部分及び遠隔部分を有し、前記隣接部分は、前記ゲート電極の下において前記アクティブ領域に隣接し、前記隣接部分は、前記ゲート電極の下において前記遠隔部分に隣接し、前記隣接部分は、前記ゲート電極の下において前記遠隔部分と前記アクティブ領域との間に設けられ、前記隣接部分は、前記遠隔部分の厚さより小さい厚さを有し、前記半導体領域は、前記第１絶縁領域と前記第２絶縁領域との間に設けられた第１導電領域、及び前記第１絶縁領域と前記第２絶縁領域との間に設けられた第２導電領域を有し、前記第１導電領域、前記アクティブ領域及び前記第２導電領域は、前記第１方向に交差する第２方向に配列され、前記バイアス源は、前記ゲート電極に接続されると共に前記ゲート電極に電圧を与えるように構成される。

第１１態様に係る半導体集積回路によれば、トランジスタは、隣接部分の有無に応じて以下の複数の電流特性のいずれか、具体的には片側に付加トランジスタ又は両側に付加トランジスタの電流特性を示すことができる。

第１２態様に係る半導体記憶集積回路は、第１１態様に記載された半導体集積回路と、
第１態様から第７態様のいずれか一態様に記載された半導体記憶装置と、前記半導体記憶装置の前記第１メモリトランジスタを読み出すように構成された読出回路と、を含み、前記読出回路は、前記半導体記憶装置に接続されており、また前記第１メモリトランジスタからの電流を前記半導体集積回路の前記電流源回路からの電流と比較するように構成される。

本発明の第１２態様に係る半導体記憶集積回路によれば、半導体記憶装置の読出回路は、電流源回路を含む半導体集積回路を用いて、第１メモリトランジスタの電流特性の差を判定できる。

上記の態様によれば、トランジスタ幅を変更することなく複数の電流特性のいずれか１つを提供できる構造を有する半導体記憶装置、半導体記憶装置を作製する方法、電流源回路及びバイアス源を含む半導体集積回路、並びに半導体集積回路及び半導体記憶装置を含む半導体記憶集積回路を提供することを目的とする。

図１は、本実施の形態に係る半導体記憶集積回路を概略的に示す図面である。 図２は、本発明の一実施の形態に係る半導体記憶装置の一部分を示す図面である。 図３（ａ）は、図２におけるＴ３のエリア（Ｔ３Ｒのエリア）に位置するトランジスタを示す平面図である。図３（ｂ）は、図３（ａ）に示されたＩＩＩｂ－ＩＩＩｂ線に沿ってとられた断面を示す図面であり、図３（ｃ）は、図３（ａ）に示されたＩＩＩｃ－ＩＩＩｃ線に沿ってとられた断面を示す図面である。 図４（ａ）は、図２におけるＴ４のエリアに位置するトランジスタを示す平面図であり、図４（ｂ）は、図４（ａ）に示されたＩＶｂ－ＩＶｂ線に沿ってとられた断面を示す図面である。図４（ｃ）は、付加トランジスタのための段差を示す拡大図である。 図５（ａ）は、図２におけるＴ５のエリアに位置するトランジスタを示す平面図であり、図５（ｂ）は、図５（ａ）に示されたＶｂ－Ｖｂ線に沿ってとられた断面を示す図面である。 図６は、トランジスタの３種類の飽和電流特性（ＩＤＳ１、ＩＤＳ２、ＩＤＳ３）を示す図面である。 図７（ａ）は、本発明の一実施の形態に係る半導体記憶装置のアレイ内における３種のメモリトランジスタの配置を示す図面である。図７（ｂ）は、本発明の一実施の形態に係る半導体記憶装置のアレイ内における３種のメモリトランジスタ「Ｎｏｎｅ」、「Ｅｉｔｈｅｒ」及び「Ｂｏｔｈ」の電流特性分布を模式的に示す図面である。 図８は、本実施の形態に係る半導体記憶集積回路の読出回路の一例を示す回路図である。 図９は、本実施の形態に係る電流源のための半導体集積回路の一例を示す回路図である。 図１０は、本実施の形態に係る電流源のための半導体集積回路の一例を示す回路図である。 図１１（ａ）、図１１（ｂ）、及び図１１（ｃ）は、本発明の一実施の形態に係る半導体集積回路を作製する方法における主要な工程の断面を示す図面である。 図１２（ａ）、図１２（ｂ）、及び図１２（ｃ）は、本発明の一実施の形態に係る半導体集積回路を作製する方法における主要な工程の断面を示す図面である。 図１３（ａ）、図１３（ｂ）、及び図１３（ｃ）は、本発明の別の実施の形態に係る半導体集積回路を作製する方法における主要な工程の断面を示す図面である。 図１４（ａ）、図１４（ｂ）、及び図１４（ｃ）は、本発明の一実施の形態に係る半導体集積回路を作製する方法における主要な工程の断面を示す図面である。 図１５は、本発明の一実施の形態に係る半導体集積回路を作製する方法における主要な工程を示す平面図である。 図１６（ａ）、図１６（ｂ）、及び図１６（ｃ）は、本発明の一実施の形態に係る半導体集積回路を作製する方法における主要な工程の断面を示す図面である。

以下、図面を参照して本発明を実施するための各実施の形態について説明する。引き続く説明において、同一又は類似の部分には、同一又は類似の符号を付して重複する説明を回避する。

図１は、本実施の形態に係る半導体記憶集積回路を概略的に示す図面である。半導体記憶集積回路１１は、半導体記憶装置１３、読出回路１５、参照回路１６、電流源回路１７、ワードデコーダ回路１９、ビットデコーダ回路２１、及びビット選択回路２３を含む。

半導体記憶装置１３は、複数のメモリトランジスタを含み、これらのメモリトランジスタは、一般には、一次元又は二次元のアレイを構成するように配置される。例えば、二次元のトランジスタアレイでは、複数のメモリトランジスタが、図１に示された座標系ＣＳのＸ方向に配置されると共に個々のゲート電極がワード線ＷＬに接続されて、一次元のサブアレイを構成する。複数のサブアレイは、図１に示された座標系ＣＳのＹ方向に配置されと共に、個々のサブアレイ内の対応するドレイン電極が、それぞれのビット線ＢＬに接続されて、二次元アレイを形成する。半導体記憶装置１３は、例えばＮＯＲ型マスクＲＯＭとして参照されることができる。

半導体記憶装置１３では、ワードデコーダ回路１９が、複数のワード線ＷＬに接続されて、メモリアドレス（具体的には、ＸアドレスＸＡＤ）に応じて複数のワード線ＷＬから一のワード線ＷＬＳを選択する。あるワード線ＷＬＳが選択されると、該ワード線ＷＬＳに接続された全てのメモリトランジスタを導通させる。

ビット選択回路２３内のビット選択トランジスタＢＬＴは、複数のビット線ＢＬに接続される。ビットデコーダ回路２１が、ビット選択回路２３内のビット選択トランジスタＢＬＴを選択する。結果として、メモリアドレス（具体的には、ＹアドレスＹＡＤ）に応じて複数のビット線ＢＬから１又は複数のビット線ＢＴＳ（例えば、８本（１バイト）又は１６本（１ワード））を選択する。あるビット線ＢＴＳが選択されると、該ビット線ＢＴＳに接続されたいずれか１つのメモリトランジスタは、選択されたワード線ＷＬに接続される。このような仕組みにより選択されたトランジスタＭＴは、選択された単一のワード線ＷＬＳと選択されたビット線ＢＴＳとの交差点に位置する。

全てのビット線ＢＬは、ビット選択回路２３内のビット選択トランジスタＢＬＴを介して１又は複数の読出回路１５に接続されており、読出回路１５は、半導体記憶装置１３のメモリトランジスタを読み出すように構成される。具体的には、読出回路１５は、選択されたメモリトランジスタの記憶内容を検知して、検知結果を出力する。本実施例では、読出回路１５は、半導体集積回路の参照回路１６内の電流源回路１７に接続される。読出回路１５は、選択されたメモリトランジスタの記憶内容を検知するために電流源回路１７を用いて、メモリトランジスタからの電流を電流源回路１７からの電流と比較してメモリトランジスタの電流特性の差を判定するように構成される。しかしながら、本開示の半導体記憶集積回路１１は、これに限定されない。

引き続く説明から理解されるように、選択されたメモリトランジスタＭＴは、その構造に応じて３種類の電流特性を示す。

図２は、半導体記憶装置１３の一部分を示す平面図である。図２を参照すると、半導体記憶装置１３の向きを示すために、図１の座標系ＣＳが示される。図２では、ゲート電極３７、素子分離の絶縁領域３３が実線で描かれており、また、導電性の半導体領域３１へのコンタクトプラグ４１ａ（コンタクト孔）、付加トランジスタのための凹部３０、及びビット線ＢＬのための金属層が、破線で描かれている。この金属層は、図面の煩雑を避けるために、部分的に描かれている。図２に示されたトランジスタアレイでは、具体的には、３種類の電流特性を示すトランジスタのためのＴ３（Ｔ３Ｒ）構造、Ｔ４構造、Ｔ５構造のいずれか１種類の構造のトランジスタが、図１に示されたビット線ＢＬ及びワード線ＷＬの個々の交差点に位置する。

図３（ａ）は、図２におけるＴ３構造（Ｔ３Ｒ構造はＴ３構造の左右反転である）に位置するトランジスタを示す平面図である。図３（ｂ）は、図３（ａ）に示されたＩＩＩｂ－ＩＩＩｂ線に沿ってとられた断面を示す図面であり、図３（ｃ）は、図３（ａ）に示されたＩＩＩｃ－ＩＩＩｃ線に沿ってとられた断面を示す図面である。図４（ａ）は、図２におけるＴ４構造に位置するトランジスタを示す平面図であり、図４（ｂ）は、図４（ａ）に示されたＩＶｂ－ＩＶｂ線に沿ってとられた断面を示す図面である。図５（ａ）は、図２におけるＴ５構造に位置するトランジスタを示す平面図であり、図５（ｂ）は、図５（ａ）に示されたＶｂ－Ｖｂ線に沿ってとられた断面を示す図面である。

図２、図３（ａ）～図３（ｃ）、図４（ａ）、図４（ｂ）、図５（ａ）、及び図５（ｂ）を参照すると、半導体記憶装置１３は、半導体領域３１（例えば、シリコン領域）、複数の絶縁領域３３、メモリトランジスタのための複数のゲート電極３７、及びメモリトランジスタのためのゲート絶縁膜３９を含む。半導体領域３１は、メモリトランジスタのための複数のアクティブ領域３５を含む。半導体領域３１は、例えばシリコン、シリコンゲルマニウム、又は炭化シリコンといったシリコン系半導体を含むことはでき、例えば半導体基板又は半導体ウエハによって提供される。絶縁領域３３は、例えばシリコン酸化物、シリコン窒化物、シリコン酸窒化物といったシリコン系無機絶縁体を含むことができる。ゲート絶縁膜３９は、例えばシリコン酸化物を含み、またシリコン酸窒化物といった高誘電率絶縁膜を含むことができる。

図３（ａ）～図３（ｃ）、図４（ａ）～図４（ｂ）、及び図５（ａ）～図５（ｂ）に示されるように、半導体領域３１は、メモリトランジスタのためのアクティブ領域３５、及びシャロートレンチアイソレーションのための複数の窪み２８を有する。複数の絶縁領域３３は、半導体領域３１の窪み２８のそれぞれに設けられる。アクティブ領域３５の各々は、絶縁領域３３のうちの互いに隣り合う２つの絶縁領域３３の間に設けられる。ゲート電極３７は、隣り合う２つの絶縁領域３３に一方から他方への第１方向Ａｘ１に延在して、アクティブ領域３５の上を通過する。ゲート絶縁膜３９は、ゲート電極３７の各々とアクティブ領域３５の各々との間に設けられる。

半導体領域３１は、第１導電領域４０ａ及び第２導電領域４０ｂを有し、第１導電領域４０ａ及び第２導電領域４０ｂは、隣り合う２つの絶縁領域３３の間に設けられる。第１導電領域４０ａ及び第２導電領域４０ｂは、アクティブ領域３５の導電型（例えば、ｐ型）と異なる導電型（例えば、ｎ型）を有する。第１導電領域４０ａ、アクティブ領域３５及び第２導電領域４０ｂは、第１方向Ａｘ１に交差する（例えば、直交する）第２方向Ａｘ２に配列される。アクティブ領域３５は、第１導電領域４０ａと第２導電領域４０ｂとの間にあり、第１導電領域４０ａ及び第２導電領域４０ｂに隣接している。

図３（ｃ）を参照すると、半導体記憶装置１３は、ゲート電極３７及び絶縁領域３３上に設けられた層間絶縁膜４１と、層間絶縁膜４１上を延在する金属配線層４３とを含む。金属配線層４３は、層間絶縁膜４１のコンタクトプラグ４１ａ（コンタクト孔）を介して第２導電領域４０ｂに接続される。層間絶縁膜４１及び金属配線層４３は、保護絶縁膜４５によって覆われる。層間絶縁膜４１は、シリコン系無機絶縁体（例えば、シリコン酸化物、シリコン窒化物、若しくはシリコン酸窒化物）を含み、保護絶縁膜４５は、シリコン系無機絶縁体を含むことができる。

図３（ａ）～図３（ｃ）を参照すると、アクティブ領域３５は、絶縁領域３３のうちの互いに隣り合う第１絶縁領域３２と第２絶縁領域３４との間に設けられる。半導体領域３１の第１導電領域４０ａ及び第２導電領域４０ｂは、第１絶縁領域３２と第２絶縁領域３４との間に設けられる。第１絶縁領域３２及び第２絶縁領域３４の一方（本実施例では、第１絶縁領域３２）は、隣接部分３２ａ及び遠隔部分３２ｂを有する。第１絶縁領域３２では、隣接部分３２ａは、ゲート電極３７下においてアクティブ領域３５に隣接し、遠隔部分３２ｂは、ゲート電極３７下において隣接部分３２ａに隣接する。隣接部分３２ａは、遠隔部分３２ｂとアクティブ領域３５との間に設けられる。隣接部分３２ａは、部分的に、遠隔部分３２ｂの厚さＴｂより小さい厚さＴａを有する。隣接部分３２ａの一部は、遠隔部分３２ｂ及びアクティブ領域３５に比べて奥まって、凹部３０を形成する。第２絶縁領域３４の厚さは、当該トランジスタのゲート電極３７下においてゲート電極３７の底面にわたって隣接部分３２ａの厚さＴａより大きく、また遠隔部分３２ｂの厚さＴｂに実質的に同じである。

図３（ｂ）を参照すると、アクティブ領域３５は、上面３５ａ及び第１側面３５ｂを有する。上面３５ａは、ゲート絶縁膜３９ａに沿って延在する。第１側面３５ｂは、ゲート電極３７の直下において第１方向Ａｘ１及び第２方向Ａｘ３に交差する第３方向Ａｘ３に延在する。ゲート絶縁膜３９は、上面３５ａ上のゲート絶縁膜３９ａに加えて第１側面３５ｂの上に設けられたゲート絶縁膜３９ｂを含む。

この半導体記憶装置１３によれば、ゲート電極３７下において隣接部分３２ａが遠隔部分３２ｂの厚さＴｂより小さい厚さを有する。これ故に、ゲート絶縁膜３９及びゲート電極３７が、アクティブ領域３５の上面３５ａだけでなくアクティブ領域３５の側面３５ｂにも沿って設けられる。ゲート電極３７はアクティブ領域３５の上面３５ａのゲート絶縁膜３９ａ上に設けられて、これよって、アクティブ領域３５の上面３５ａが主トランジスタのためのチャネルとして動作することを可能にする。また、アクティブ領域３５の側面３５ｂ上のゲート絶縁膜３９ｂ及びゲート電極３７は、アクティブ領域３５の側面３５ｂが付加トランジスタのためのチャネルとして動作することを可能にする。この構造は、トランジスタの幅を変更することなく、主トランジスタ及び１つの付加トランジスタからの電流駆動能力をトランジスタに提供できる。

また、この半導体記憶装置１３によれば、第１絶縁領域３２に付加トランジスタが提供されると共に、第２絶縁領域３４には付加トランジスタは提供されない。第２絶縁領域３４には、第１絶縁領域３２の隣接部分３２ａより大きな厚さＴｂが提供されるので、第２絶縁領域３４は、ゲート電極３７の直下においてアクティブ領域３５及びゲート電極に沿って延在し、素子分離を可能にする。

この半導体記憶装置１３よれば、半導体領域３１の窪み２８の下部分にトレンチアイソレーションのための絶縁体のギャップフィルが提供されると共に、半導体領域３１の窪み２８の上部分に係る第１側面３５ｂ上にゲート電極３７の導電体が設けられる。この導電体は、ゲート絶縁膜３９ａ及びゲート絶縁膜３９ｂによってアクティブ領域３５から隔てられる。

図４（ａ）及び図４（ｂ）を参照すると、アクティブ領域３５は、絶縁領域３３のうちの互いに隣り合う第３絶縁領域４２と第４絶縁領域４４との間に設けられる。半導体領域３１の第１導電領域４０ａ及び第２導電領域４０ｂは、第３絶縁領域４２と第４絶縁領域４４との間に設けられる。

第３絶縁領域４２は、隣接部分４２ａ及び遠隔部分４２ｂを有する。隣接部分４２ａは、ゲート電極３７下においてアクティブ領域３５に隣接し、遠隔部分４２ｂは、ゲート電極３７下において隣接部分４２ａに隣接する。隣接部分４２ａは、遠隔部分４２ｂとアクティブ領域３５との間に設けられる。隣接部分４２ａは、部分的に、遠隔部分４２ｂの厚さＴｂより小さい厚さＴａを有する。隣接部分４２ａの一部は、遠隔部分４２ｂ及びアクティブ領域３５に比べて奥まって凹部３０を形成する。

また、第４絶縁領域４４は、隣接部分４４ａ及び遠隔部分４４ｂを有する。隣接部分４４ａは、ゲート電極３７下においてアクティブ領域３５に隣接し、遠隔部分４４ｂは、ゲート電極３７下において隣接部分４４ａに隣接する。隣接部分４４ａは、遠隔部分４４ｂとアクティブ領域３５との間に設けられる。隣接部分４４ａは、部分的に、遠隔部分４４ｂの厚さＴｂより小さい厚さＴａを有する。隣接部分４４ａの一部は、遠隔部分４４ｂ及びアクティブ領域３５に比べて奥まって凹部３０を形成する。

この半導体記憶装置１３によれば、ゲート電極３７の下において隣接部分４２ａ、４４ａが遠隔部分４２ｂ、４４ｂの厚さＴｂより小さい厚さＴａを有する。これ故に、ゲート絶縁膜３９及びゲート電極３７が、アクティブ領域３５の上面３５ａだけでなくアクティブ領域３５の両方の側面３５ｂ、３５ｃにも沿って設けられる。ゲート電極３７はアクティブ領域３５の上面３５ａのゲート絶縁膜３９ａ上に設けられて、これによって、アクティブ領域３５の上面３５ａが主トランジスタのためのチャネルとして動作する。また、ゲート電極３７は、アクティブ領域３５の側面３５ｂ、３５ｃ上において、ゲート絶縁膜３９ｂ、３９ｃを延在する。この延在により、アクティブ領域３５の側面３５ｂ、３５ｃの各々が付加トランジスタのためのチャネルとして動作することが可能になる。

また、この半導体記憶装置１３によれば、第３絶縁領域４２に付加トランジスタが提供されると共に、第４絶縁領域４２にも付加トランジスタは提供される。トランジスタの幅を変更することなく、主トランジスタ及び２つの付加トランジスタからの電流駆動能力をトランジスタに提供できる。第３絶縁領域４２及び第４絶縁領域３４の遠隔部分４２ｂ、４４ｂには大きな厚さＴｂが提供されるので、遠隔部分４２ｂ、４４ｂが、ゲート電極３７の直下においてゲート電極３７に沿って延在し、素子分離を可能にする。

図４（ｂ）を参照すると、アクティブ領域３５は、上面３５ａに加えて、ゲート電極３７の直下において第３方向Ａｘ３に延在する第１側面３５ｂ及び第２側面３５ｃを有する。ゲート絶縁膜３９は、上面３５ａ上のゲート絶縁膜３９ａに加えて、第１側面３５ｂ及び第２側面３５ｃの上にそれぞれ設けられたゲート絶縁膜３９ｂ及びゲート絶縁膜３９ｃを含む。

この半導体記憶装置１３によれば、半導体領域３１の窪み２８の下部分にトレンチアイソレーションのための絶縁体のギャップフィルが提供される。また、半導体領域３１の窪み２８の上部分には、第１側面３５ｂ及び第２側面３５ｃ上にゲート電極３７のための導電体が設けられる。この導電体は、ゲート絶縁膜３９ａ、ゲート絶縁膜３９ｂ及びゲート絶縁膜３９ｃによってアクティブ領域３５から隔てられる。

図３（ａ）及び図４（ａ）を参照すると、絶縁領域３３の隣接部分（３２ａ、４２ａ、４４ａ）は、第１導電領域４０ａ及び第２導電領域４０ｂのいずれか一方から他方への方向にゲート電極３７を横切る構造を有することができる。この構造では、ゲート電極３７が選択されると、アクティブ領域３５におけるこれらの側面３５ｂ、３５ｃとゲート絶縁膜（３９ｂ、３９ｃ）との界面に反転層が生成される。これらの反転層は、メモリトランジスタがＩ－Ｖ特性の飽和領域及び非飽和領域のいずれで動作する場合でも、アクティブ領域３５のソース領域の近傍に常に生成される。

可能な場合には、絶縁領域３３の隣接部分（３２ａ、４２ａ、４４ａ）は、第１導電領域４０ａ及び第２導電領域４０ｂのいずれか一方から延在してゲート電極３７の直下において終端する構造、又はドレイン領域に到達する前に終端する構造を有することができる。この半導体記憶装置１３によれば、上記のように、隣接部分（３２ａ、４２ａ、４４ａ）は、ゲート電極３７の直下における少なくとも一部分に設けられることができる。

例えば、隣接部分（３２ａ、４２ａ、４４ａ）は、当該メモリトランジスタのソース領域から延在して、ドレイン領域に到達する前に終端することができる。この構造は、付加トランジスタを良好に動作させる。

図４（ｃ）は、付加トランジスタのための段差を示す拡大図である。段差ＳＴの大きさは、例えば１０から１００nmであることができる。アクティブ領域３５の側面３５ｂ上のゲート絶縁膜３９ｂは、ゲート絶縁膜３９ａ比べて、ゲート絶縁膜３９ｂとゲート絶縁膜３９ａとの境界辺り（角部ＣＮの辺り）において薄くなる。ゲート絶縁膜３９ｂが部分的に薄くなると、付加トランジスタの電流特性を変化させる。また凹部３０の底辺りＢＴの深さにおいては、アクティブ領域３５のｐ型ドーパント濃度が低くなる。ドーパント濃度が減少すると、付加トランジスタの閾値が下がって電流特性を変化させる。さらに、ＣＮ部を囲うようにゲート電極３７が形成されるため、ＣＮ部分にゲート電極からの電界が集中し、付加トランジスタの閾値が下がって電流特性を変化させる。これら３つがＣＮ部分では発生し、窪み３０を有するトランジスタの閾値は下がり、飽和電流は上がる。

図５（ａ）及び図５（ｂ）を参照すると、メモリトランジスタのための２つのＴ５エリアが示されている。エリアＴ５の各々のためのアクティブ領域３５は、絶縁領域３３のうちの互いに隣り合う第５絶縁領域５２と第６絶縁領域５４との間に設けられる。半導体領域３１の第１導電領域４０ａ、第２導電領域４０ｂ及び第３導電領域４０ｃは、第５絶縁領域５２と第６絶縁領域５４との間に設けられる。

第５絶縁領域５２及び第６絶縁領域５４には、第３絶縁領域４２及び第４絶縁領域３４の隣接部分４２ａ、４４ａのような隣接部分が設けらない。第５絶縁領域５２及び第６絶縁領域５４には、ゲート電極３７の直下において隣接部分４２ａ、４４ａより大きな厚さ、例えば第３絶縁領域４２及び第４絶縁領域３４の遠隔部分４２ｂ、４４ｂと同じ大きな厚さＴｂが提供される。

第３導電領域４０ｃは、第１導電領域４０ａ及び第２導電領域４０ｂと同様に、アクティブ領域３５の導電型と異なる導電型を有する。また、第１導電領域４０ａ、第２導電領域４０ｂ及び第３導電領域４０ｃは、アクティブ領域３５の電気導電度より大きな電気導電度を有する。

第２導電領域４０ｂ、一方のメモリトランジスタのためのアクティブ領域３５、第１導電領域４０ａ、他方のメモリトランジスタのためのアクティブ領域３５、及び第３導電領域４０ｃは、第２方向Ａｘ２に順に配列される。本実施例は、第２導電領域４０ｂ及び第３導電領域４０ｃは、基準電位線（例えば、接地線）に接続される。第１導電領域４０ａは、２つのメモリトランジスタによって共有され、またコンタクトプラグ４１ａ（コンタクト孔）を介して金属配線層４３（ビット線）に接続される。

図３（ａ）～図３（ｃ）、図４（ａ）～図４（ｂ）、及び図５（ａ）～図５（ｂ）に示されるように、半導体記憶装置１３によれば、メモリトランジスタは、アクティブ領域３５の幅を規定する互いに隣り合う絶縁領域３３における隣接部分（３２ａ、４２ａ、４４ｂ）の有無に応じての三種類の電流特性、具体的には片側に付加トランジスタ、両側に付加トランジスタ、付加トランジスタ無しに基づく電流特性を示すことができる。

これまでのＲＯＭのメモリアレイでは、付加トランジスタ無しの隣接トランジスタがドレイン領域を共有するように配置されてきた。図５を参照すると、ドレイン領域を共有する隣接トランジスタの組み合わせが示されており、図５の組み合わせをＤ（Ｔ５、Ｔ５）として参照する。この記法、Ｄ（Ｔ５、Ｔ５）は、Ｄ（上側Ｔｒ、下側Ｔｒ）を示す配置として、他の組み合わせにも適用される。ここで、Ｄ（上側Ｔｒ、下側Ｔｒ）の「上側Ｔｒ」及び「下側Ｔｒ」は可換である。再び図２を参照すると、３種類のメモリトランジスタは、二次元メモリアレイにおいて、様々な配置が可能である。

ドレイン領域を共有する隣接トランジスタの組み合わせを以下に示す。
Ｄ（Ｔ３、Ｔ３）
Ｄ（Ｔ３、Ｔ３Ｒ）
Ｄ（Ｔ３、Ｔ４）
Ｄ（Ｔ３、Ｔ５）
Ｄ（Ｔ３Ｒ、Ｔ３Ｒ）
Ｄ（Ｔ３Ｒ、Ｔ４）
Ｄ（Ｔ３Ｒ、Ｔ５）
Ｄ（Ｔ４、Ｔ４）
Ｄ（Ｔ４、Ｔ５）
また、これまでのＲＯＭのメモリアレイでは、付加トランジスタ無しの隣接トランジスタがワード線を共有するように配置されてきた。この組み合わせは、上記の記法に倣って、Ｗ（Ｔ５、Ｔ５）として参照される。この記法、Ｗ（Ｔ５、Ｔ５）は、Ｗ（左側Ｔｒ、右側Ｔｒ）を示す配置として、他の組み合わせにも適用される。ここで、Ｗ（左側Ｔｒ、右側Ｔｒ）における「左側Ｔｒ」及び「右側Ｔｒ」は可換でない。

ワード線を共有する隣接トランジスタの組み合わせを以下に示す。
Ｗ（Ｔ３、Ｔ３）
Ｗ（Ｔ３、Ｔ４）
Ｗ（Ｔ３、Ｔ５）
Ｗ（Ｔ３Ｒ、Ｔ３）
Ｗ（Ｔ３Ｒ、Ｔ３Ｒ）
Ｗ（Ｔ３Ｒ、Ｔ４）
Ｗ（Ｔ３Ｒ、Ｔ５）
Ｗ（Ｔ４、Ｔ３）
Ｗ（Ｔ４、Ｔ３Ｒ）
Ｗ（Ｔ４、Ｔ５）
Ｗ（Ｔ５、Ｔ３）
Ｗ（Ｔ５、Ｔ３Ｒ）
Ｗ（Ｔ５、Ｔ４）
必要な場合には、以下の組み合わせを採用できる。
Ｗ（Ｔ３、Ｔ３Ｒ）
Ｗ（Ｔ４、Ｔ４）
この構造では、２つのトランジスタのアクティブ領域３５の間に位置する絶縁領域３３は、ゲート電極３７直下において隣接部分、遠隔部分及び更なる隣接部分の順に配置される。

これらの組み合わせは、ゲート電極３７を共有する隣接する２つのトランジスタの間の絶縁領域３３に、隣接する２つのトランジスタに属する付加トランジスタが設けられる。絶縁領域３３は、ゲート電極３７の直下において、隣接する２つのトランジスタの一方から他方へ、隣接部分（３２ａ、４２ａ、４４ａ）、遠隔部分（３２ｂ、４２ｂ、４４ｂ）、及び隣接部分（３２ａ、４２ａ、４４ａ）の順に配置される素子分離構造を有する。

図６は、トランジスタの３種類の電流特性（ＩＤＳ１，ＩＤＳ２、ＩＤＳ３）を示す図面である。電流特性のグラフにおいて、縦軸は、アクティブ領域の単位幅（１μｍ）当たりのドレイン飽和電流（規格化値）を示し、横軸は、ログ目盛りでアクティブ領域の幅を示す。

電流特性（ＩＤＳ１～ＩＤＳ３）の各々は、付加トランジスタの構造に基づく電流特性を示す。電流特性（ＩＤＳ１）は、両側に付加トランジスタ、電流特性（ＩＤＳ２）は片側に付加トランジスタ、電流特性（ＩＤＳ３）は付加トランジスタを有さない構造に基づく電流特性を示す。横軸の目盛り０．３μｍにおいて、電流特性（ＩＤＳ３）の電流値（規格化値）は、約６５０μＡ／μｍであり、電流特性（ＩＤＳ２）の電流値（規格化値）は、約６８０μＡ／μｍ、電流特性（ＩＤＳ１）の電流値（規格値）は、約７２０μＡ／μｍ。電流特性（ＩＤＳ１）と電流特性（ＩＤＳ２）との電流差（規格化値の差）は、４０μＡ／μｍ、電流特性（ＩＤＳ２）と電流特性（ＩＤＳ３）との電流差（規格化値の差）は３０μＡ／μｍである。

アクティブ領域の幅０．３μｍのトランジスタでは、両側付加トランジスタのドレイン飽和電流の差は、約１０μＡである。片側付加トランジスタの電流差は、約１０μＡである。

図７（ａ）は、半導体記憶装置１３のアレイ内における３種のメモリトランジスタの例示的な配置を示す。ゲート電極３７上に付された「Ｎｏｎｅ」、「Ｅｉｔｈｅｒ」及び「Ｂｏｔｈ」は、該ゲート電極３７のトランジスタが付加トランジスタを有するか否かを表す。「Ｎｏｎｅ」は、付加トランジスタを持たないトランジスタを示し、「Ｅｉｔｈｅｒ」は、付加トランジスタを片側に持つトランジスタを示し、「Ｂｏｔｈ」は、付加トランジスタを両側に持つトランジスタを示す。

図７（ｂ）は、半導体記憶装置１３のアレイ内における３種のメモリトランジスタ「Ｎｏｎｅ」、「Ｅｉｔｈｅｒ」及び「Ｂｏｔｈ」の特性分布を模式的に示す。図７（ｂ）では、縦軸は、アクティブ領域の幅０．３μｍのメモリトランジスタの導通時の典型的な電流を示し、横軸は、個々のトランジスタの頻度を示す。

半導体記憶装置１３のメモリトランジスタの記憶内容を読み出す（又は判定する）方法の一例を説明する。メモリトランジスタの３値の記憶内容を読み出すためには、図１に示された読出回路１５が用いられる。図７（ｂ）において、メモリトランジスタ「Ｎｏｎｅ」をメモリトランジスタ「Ｅｉｔｈｅｒ」から区別するためには、ある検知レベル（例えば、ＤＥＴ１）を用いる。メモリトランジスタ「Ｅｉｔｈｅｒ」をメモリトランジスタ「Ｂｏｔｈ」から区別するためには、ある検知レベル（例えば、ＤＥＴ２）を用いることができる。

図８は、本実施の形態に係る半導体記憶集積回路の読出回路１５の一例を示す回路である。読出回路１５は、検知回路５１及び一又は複数の参照回路５３を含む。検知回路５１は、ビット選択回路２３内のビット選択トランジスタＢＬＴを介して半導体記憶装置１３のビット線ＢＬに接続される。検知回路５１は、参照回路５３に接続される。参照回路５３は、選択されたメモリトランジスタの電流特性が「Ｎｏｎｅ」、「Ｅｉｔｈｅｒ」及び「Ｂｏｔｈ」のいずれであるかを判定する２つの基準レベル（ＤＥＴ１、ＤＥＴ２）を生成して、基準レベル（ＤＥＴ１、ＤＥＴ２）を表す信号を検知回路５１に与える。

検知回路５１は、ビット線ＢＬの電位レベルを規定すると共に該電位レベルの変化を検知してビット線ＢＬを制御する帰還回路５５ａと、選択されたメモリトランジスタＭＴからの電流を受ける負荷回路５５ｂと、負荷回路５５ｂと電流ミラー回路を構成して該電流ミラー回路ＣＭ１からの受けたミラー電流を参照回路５３からの基準電流（基準レベルＤＥＴ１及びＤＥＴ２）と比較する比較回路５５ｃ、５５ｄと、を有する。読出回路１５は、論理ゲート５５ｅ、５５ｆをさらに有し、論理ゲート５５ｅ、５５ｆは、それぞれ、検知回路５１の比較回路５５ｃ、５５ｄの出力に接続される。論理ゲート５５ｅ、５５ｆは、それぞれ、比較回路５５ｃ、５５ｄの出力からのそれぞれの信号を受けて、検知回路５１の検知結果をディジタル信号の論理レベルに変換する。論理ゲート５５ｅ、５５ｆは、例えばＣＭＯＳインバータであることができる。

具体的には、帰還回路５５ａは、ビット線の電位レベルの変化を検知してビット線ＢＬを負荷回路５５ｂに接続する。負荷回路５５ｂは、選択されたメモリトランジスタ（図１のメモリアレイ内の「ＭＴ」）からの電流を受ける。比較回路５５ｃは、負荷回路５５ｂと電流ミラー回路ＣＭ１を構成して、電流ミラー回路ＣＭ１を介して受けたミラー電流を参照回路５３からの基準電流（基準レベルＤＥＴ１）と比較する。また、比較回路５５ｄは、電流ミラー回路ＣＭ２を負荷回路５５ｂと構成して、電流ミラー回路ＣＭ２を介して受けたミラー電流を参照回路５３からの基準電流（基準レベルＤＥＴ２）と比較する。

本実施例に係る半導体記憶集積回路１１は、２つの基準レベル（ＤＥＴ１及びＤＥＴ２）を生成するそれぞれのＤＥＴ１参照回路５７ａ及びＤＥＴ２参照回路５７ｂを含む。ＤＥＴ１参照回路５７ａ及びＤＥＴ２参照回路５７ｂの各々は、電流源回路５７ｃと、検知回路５１の帰還回路５５ａ及び電流ミラー回路ＣＭ１と同等の帰還回路５７ｄ及び電流ミラー回路５７ｅを含む。

ＤＥＴ１参照回路５７ａでは、電流源回路５７ｃは、図７に示された基準電流（基準レベルＤＥＴ１）を生成するように設定される。電流源回路５７ｃからの基準電流は、帰還回路５７ｄを介して電流ミラー回路５７ｅ（ＣＭ３）に与えられる。ＤＥＴ１参照回路５７ａは、比較回路５５ｃ内のトランジスタと電流ミラー回路ＣＭ４を構成して、比較回路５５ｃにおける判定のために基準電流（基準レベルＤＥＴ１）に係る電流を比較回路５５ｃにミラーする。比較回路５５ｃは、このミラー電流をメモリトランジスタからのミラー電流と比較する。

同様に、ＤＥＴ２参照回路５７ｂでは、電流源回路５７ｃは、図７に示された基準電流（基準レベルＤＥＴ２）を生成するように設定される。電流源回路５７ｃからの基準電流は、帰還回路５７ｄを介して電流ミラー回路５７ｅ（ＣＭ５）に与えられる。ＤＥＴ２参照回路５７ｂは、比較回路５５ｄ内のトランジスタと電流ミラー回路ＣＭ６を構成して、比較回路５５ｄにおける判定のために基準電流（基準レベルＤＥＴ２）に係る電流を比較回路５５ｄにミラーする。比較回路５５ｄは、このミラー電流をメモリトランジスタからのミラー電流と比較する。

読出回路１５は、メモリトランジスタの読み出し結果を以下のように提供する。
メモリトランジスタの種類、論理ゲート５５ｅの出力値、論理ゲート５５ｆの出力値。
「Ｂｏｔｈ」： Ｈレベル、 Ｈレベル。
「Ｅｉｔｈｅｒ」： Ｈレベル、 Ｌレベル。
「Ｎｏｎｅ」： Ｌレベル、 Ｌレベル。
０．３５μｍ以下のアクティブ領域幅においては、付加トランジスタ無しの「Ｎｏｎｅ」型トランジスタの飽和電流が最も少ない。

図９は、本実施の形態に係る電流源のための半導体集積回路の回路図の一例を示す。電流源回路６１は、電流源回路５７ｃのために用いることができる。電流源回路６１は、「Ｂｏｔｈ」型及び「Ｅｉｔｈｅｒ」型のトランジスタの少なくとも一方を含み、必要な場合には、一又は複数の「Ｎｏｎｅ」型のトランジスタを更に含むことができる。電流源回路６１が「Ｂｏｔｈ」型のトランジスタを含む場合、電流源回路６１には、１つ以上の「Ｂｏｔｈ」型のトランジスタが提供されることができる。電流源回路６１が「Ｅｉｔｈｅｒ」型のトランジスタを含む場合、電流源回路６１には、１つ以上の「Ｅｉｔｈｅｒ」型のトランジスタが提供されることができる。

図９を参照すると、具体的には、電流源回路６１は、１つの「Ｂｏｔｈ」型の電流源トランジスタ６５ａ、１つの「Ｅｉｔｈｅｒ」型の電流源トランジスタ６５ｂ、及び１つの「Ｎｏｎｅ」型の電流源トランジスタ６５ｃを含む。

電流源回路６１では、電流源トランジスタ（６５ａ、６５ｂ、６５ｃ）のうちの互いに隣接するトランジスタのドレイン領域又はソース領域は、共用される。電流源トランジスタ（６５ａ、６５ｂ、６５ｃ）のソース領域は、例えば金属配線層６７ａを介して接地線に接続され、また電流源トランジスタ（６５ａ、６５ｂ、６５ｃ）のドレイン領域は、金属配線層６７ｂに接続される。

電流源回路６１は、複数のスイッチを含むスイッチ群６３を含み、スイッチ群６３は、電流源トランジスタ６５ａ、電流源トランジスタ６５ｂ、及び電流源トランジスタ６５ｃのうちの一又は複数を選択する信号を生成して、電流源回路６１は、選択された電流源トランジスタ（６５ａ、６５ｂ、６５ｃ）からの電流を生成する。具体的には、スイッチ群６３のスイッチは、電流源トランジスタ（６５ａ、６５ｂ、６５ｃ）のそれぞれのゲート電極に接続されており、スイッチ群６３のスイッチは、電流源トランジスタ（６５ａ、６５ｂ、６５ｃ）のうち導通させる電流源トランジスタ及び非道通にさせる電流源トランジスタを規定する。スイッチ群６３内の個々のスイッチは、製造工程において作り込まれる金属配線を利用する固定スイッチであることができ、或いはスイッチ群６３への外部制御信号ＣＮＴＬ１に応答して動作可能な選択可能なスイッチであることができる。このようなスイッチは、トランジスタにより構成されることができる。

本実施例では、金属配線層６７ｂは、電流源回路６１の外側の負荷回路６８を介して電源線ＶＤに接続される。負荷回路６８は、電流源回路６１に流れる電流に応じた電圧値を生成するように作用する。この電圧値は、増幅器６９に与えられる。増幅器６９は、例えば演算増幅器であることができ、演算増幅器は、例えば電圧緩衝回路（ボルテージフォロアー）を構成するように接続される。

図１０は、本実施の形態に係る電流源のための半導体集積回路の回路図の別の例を示す。電流源回路７１は、電流源回路５７ｃのために用いることができる。電流源回路７１は、「Ｂｏｔｈ」型及び「Ｅｉｔｈｅｒ」型のトランジスタの少なくとも一方を含み、必要な場合には、一又は複数の「Ｎｏｎｅ」型のトランジスタを更に含むことができる。電流源回路７１が「Ｂｏｔｈ」型のトランジスタを含む場合、電流源回路６１には、１つ以上の「Ｂｏｔｈ」型のトランジスタが提供されることができる。電流源回路６１が「Ｅｉｔｈｅｒ」型のトランジスタを含む場合、電流源回路６１には、１つ以上の「Ｅｉｔｈｅｒ」型のトランジスタが提供されることができる。

図１０を参照すると、例示的な回路では、１つの「Ｂｏｔｈ」型の電流源トランジスタ７５ａ、「Ｅｉｔｈｅｒ」型の電流源トランジスタ７５ｂ、及び１つの「Ｎｏｎｅ」型の電流源トランジスタ７５ｃを含む。

電流源回路７１は、電流源トランジスタ（７５ａ、７５ｂ、７５ｃ）のゲート電極は、共用される。電流源トランジスタ（７５ａ、７５ｂ、７５ｃ）のソース領域は、例えば金属配線層７７ａを介して接地線に接続され、また電流源トランジスタ（７５ａ、７５ｂ、７５ｃ）のドレイン領域は、それぞれの金属配線層７７ｂ、７７ｃ、７７ｄ及びセレクタ７９ｂ、７９ｃ、７９ｄを介して共通の金属配線層７７ｅに接続される。電流源トランジスタ（７５ａ、７５ｂ、７５ｃ）のゲート電極３７は、バイアス源７８に接続されており、バイアス源７８は、電流源トランジスタ（７５ａ、７５ｂ、７５ｃ）のゲート電極３７に適切な電圧を印加し、必要な場合には、電流源トランジスタ（７５ａ、７５ｂ、７５ｃ）の導通及び非道通を制御することができる。セレクタ７９ｂ、７９ｃ、７９ｄの各々は、例えばトランジスタであることができる。電流源回路７１は、セレクタ７９ｂ、７９ｃ、７９ｄを選択するための複数のスイッチを含むスイッチ群７３を含み、スイッチ群７３は、電流源トランジスタ７５ａ、電流源トランジスタ７５ｂ、及び電流源トランジスタ７５ｃのうちの一又は複数を選択する信号を、これらの電流源トランジスタ（７５ａ、７５ｂ、７５ｃ）のに提供する。具体的には、スイッチ群７３のスイッチは、電流源トランジスタ７５ａ、７５ｂ、７５ｃにそれぞれ接続されたセレクタ７９ｂ、７９ｃ、７９ｄのトランジスタのゲートに接続されている。

スイッチ群７３のスイッチは、セレクタ７９ｂ、７９ｃ、７９ｄを介して、電流源トランジスタ（７５ａ、７５ｂ、７５ｃ）のうち選択にする電流源トランジスタ及び非選択にする電流源トランジスタを規定する。スイッチ群７３内の個々のスイッチは、製造工程において作り込まれる金属配線を利用する固定スイッチであることができ、或いはスイッチ群７３への外部制御信号ＣＮＴＬ１に応答して選択可能である。

本実施例では、金属配線層７７ｅは、電流源回路７１の外側の負荷回路６８を介して電源線ＶＤに接続される。負荷回路６８は、電流源回路７１に流れる電流に応じた電圧値を生成するように作用する。この電圧値は、増幅器６９に与えられる。

図９及び図１０に示される電流源回路６１、７１は、アナログ回路の電流源及び電圧源のために利用可能である。そのようなアナログ回路は、例えばＡ／Ｄ変換器及びＤ／Ａ変換器を含むことができる。半導体記憶集積回路１１の読出回路１５は、電流源回路６１、７１を利用することができる。

引き続き、図１１（ａ）、図１１（ｂ）、図１１（ｃ）、図１２（ａ）、図１２（ｂ）、図１２（ｃ）、図１３（ａ）、図１３（ｂ）、図１３（ｃ）、図１４（ａ）、図１４（ｂ）、図１４（ｃ）、図１５、図１６（ａ）、図１６（ｂ）、及び図１６（ｃ）を参照しながら、半導体記憶装置１３を作製する方法における主要な工程を説明する。引き続く説明において、理解を容易にするために、既に為された記述における参照符号を用いることがある。

図１１（ａ）に示されるように、シリコンウエハといった半導体基板８１を準備する。シリコンウエハは、例えばｐ型導電性の半導体領域８０を有することができる。半導体基板８１に、シリコン酸化膜８２ａ、シリコン窒化膜８２ｂといった絶縁膜、及びレジスト膜８２ｃを順に形成する。シリコン酸化膜８２ａ、例えば半導体基板８１の酸化によって生成されることができる。シリコン窒化膜８２ｂは、気相成長法によって堆積されることができる。レジスト膜８２ｃは、塗布されることができる。シリコン酸化膜８２ａは、例えば１０ｎｍであることができ、シリコン窒化膜８２ｂは、例えば１００ｎｍであることができ、レジスト膜８２ｃは、例えば７００ｎｍであることができる。

図１１（ｂ）に示されるように、パターン形成するためにレジスト膜８２ｃに露光を行ってマスク８３を形成する。マスク８３は、トレンチのための窪み２８を形成するべき位置に開口８３ａを有する。次いで、マスク８３を用いてシリコン酸化膜８２ａ、シリコン窒化膜８２ｂ及び半導体基板８１をエッチングして、半導体基板８１に窪み２８を形成する。エッチングは、異方性のドライエッチングにより行われることができる。窪み２８の深さは、例えば０．２μｍであることができる。窪み２８の開口の幅は、例えば０．３μｍであることができる。エッチングの後に、マスク８３を除去する。

必要な場合には、図１１（ｃ）に示されるように、マスク８３を除去した後に、フッ化水素酸により処理を行って、半導体基板８１を清浄化する。シリコン酸化膜８２ａには、庇８２ｄが形成される。

必要な場合には、図１２（ａ）に示されるように、マスク８３を除去した後に、窪み２８に露出された半導体基板８１を熱酸化して、窪み２８の表面をシリコン酸化膜８４によって覆う。

図１２（ｂ）に示されるように、窪み２８の表面を熱酸化した後に、化学的気相成長法によりシリコン酸化物８５を窪み２８内及びシリコン窒化膜８２ｂ上に堆積して、窪み２８をシリコン酸化物８５で埋める。堆積されたシリコン酸化物８５は、シリコン窒化膜８２ｂから窪み２８を埋め込む一体のシリコン酸化膜になる。

図１２（ｃ）に示されるように、シリコン酸化物８５を堆積した後に、化学的機械的研磨（ＣＭＰ）法によって、堆積されたシリコン酸化物８５及び（必要な場合には）シリコン窒化膜８２ｂの上側部を研磨により除去して、基板生産物ＳＰ１を作製する。この除去により、堆積されたシリコン酸化物８５の表面の凹凸が平坦化されて、基板生産物ＳＰ１の表面はほぼ平坦である。

図１３（ａ）に示されるように、研磨の後に、シリコン窒化膜８２ｂが半導体基板８１上に残されており、研磨されたシリコン酸化物８５の上面は、シリコン窒化膜８２ｂの上面に同じレベルを有する。シリコン窒化膜８２ｂは、後の工程において除去される。シリコン窒化膜８２ｂの除去の後に、研磨されたシリコン酸化物８５の突出部が残されることを避けるために、シリコン窒化膜８２ｂを除去する前に、シリコン窒化膜８２ｂの開口に現れた研磨されたシリコン酸化物８５を予めエッチングする。

図１３（ｂ）に示されるように、窪み２８のシリコン酸化物８５の予備エッチングの後に、絶縁領域３３（３２、３４）のための絶縁部分が形成される。この後に、エッチングにより、シリコン窒化膜８２ｂを除去する。

これらの工程により、基板生産物ＳＰ０が準備された。本実施例では、この準備は、半導体基板８１から基板生産物ＳＰ０を作製することによって行われた。基板生産物ＳＰ０は、シャロートレンチアイソレーション（ＳＴＩ）のための複数の窪み２８を有する半導体領域３１、及び半導体領域３１の窪み２８にそれぞれ設けられた複数の絶縁領域３３を有する。半導体領域３１は、アクティブ領域３５を有しており、アクティブ領域３５は、絶縁領域３３のうちの互いに隣り合う第１絶縁領域３２と第２絶縁領域３４との間に設けられる。

図１３（ｃ）に示されるように、基板生産物ＳＰ０のアクティブ領域３５に、メモリトランジスタの閾値を調整するためのドーパントを導入する。ドーパントは、例えばｐ型ドーパント、具体的にはボロンであることができる。ドーパントの導入は、例えばイオン注入（Ｉ／Ｉ）法により行われることができる。具体的には、基板生産物ＳＰ０の表面を熱酸化により薄い酸化膜を生成した後に、フォトリソグラフィによりレジストのマスク８６を基板生産物ＳＰ０上に形成する。ドーパントの導入エリアは、形成されたマスク８６により規定される。マスク８６の開口８６ａにｐ型ドーパントのイオン注入が行われる。イオン注入の後に、マスク８６は除去される。本実施例では、全てのメモリトランジスタのアクティブ領域３５に行われる。

図１４（ａ）に示されるように、イオン注入の後に、フォトリソグラフィによりレジストのマスク８７を基板生産物ＳＰ０の主面の上に形成する。マスク８７は、開口８７ａを有し、開口８７ａは、あるアクティブ領域３５において付加トランジスタが形成されるべき絶縁領域３３とアクティブ領域３５との境界（ＢＤＹ１及びＢＤＹ２のいずれか一方）上に位置する。

図１５は、基板生産物ＳＰ０の主面の上に形成されたマスク８７を示す平面図である。マスク８７は、三種類の開口８７ａ、８７ｂ、８７ｃを有する。開口８７ａは、第１絶縁領域３２のための絶縁領域とアクティブ領域３５との境界ＢＤＹ１上に位置する。開口８７ｂは、第２絶縁領域３４のための絶縁領域とアクティブ領域３５との境界ＢＤＹ２上に位置する。開口８７ｃは、境界ＢＤＹ１及び境界ＢＤＹ２上に位置する。これ故に、マスク８７の開口（８７ａ、８７ｂ、８７ｃ）は、境界ＢＤＹ１及び境界ＢＤＹ２の少なくともいずれか一方の上に位置することができる。

図１４（ｂ）に示されるように、マスク８７を用いて、開口（８７ａ、８７ｂ、８７ｃ）に現れた絶縁領域３３（３２）、例えばシリコン酸化物を、半導体領域３１（アクティブ領域３５）に対して選択的に除去する。この除去は、例えば反応性イオンエッチングにより行われることができる。このエッチングにより、開口（８７ａ、８７ｂ、８７ｃ）に現れた絶縁領域３３が除去されて、凹部３０が形成される。この結果、エッチングされた絶縁領域３３には、隣接部分３２ａ及び遠隔部分３２ｂが提供される。凹部３０は、アクティブ領域３５の側面３５ｂを部分的に露出させる。

絶縁領域３３の絶縁体を部分的に除去して基板生産物ＳＰ０に凹部３０を形成した後に、図１４（ｃ）に示されるように、アクティブ領域３５にゲート絶縁膜３９を形成する。ゲート絶縁膜３９は、例えばシリコン酸化物であって、具体的には、このシリコン酸化物は、アクティブ領域３５の上面３５ａ及びアクティブ領域３５の全ての側面３５ｂ（３５ｃ）を熱酸化することによって形成される。

図１６（ａ）に示されるように、ゲート絶縁膜３９を形成した後にポリシリコンの堆積、フォトリソグラフィ、及びエッチングにより、アクティブ領域３５及び絶縁領域３３（３２、３４）上にゲート電極３７を形成する。形成されたゲート電極３７は、アクティブ領域３５の上面上を延在すると共に、アクティブ領域３５の全ての側面３５ｂ（３５ｃ）上にも設けられる。ゲート電極３７は、第１絶縁領域３２及び第２絶縁領域３４の一方から他方への方向にアクティブ領域３５を横切ると共に、形成された全ての側面３５ｂ（３５ｃ）の上のゲート絶縁膜３９の上を延在する。

この製造方法によれば、マスク８７の開口（８７ａ、８７ｂ、８７ｃ）を用いて除去された絶縁領域３３のエリアは、開口（８７ａ、８７ｂ、８７ｃ）から外れた絶縁領域３３の厚さより小さい厚さを有するので、ゲート電極３７及びゲート絶縁膜３９が、アクティブ領域３５の上面３５ａだけでなくアクティブ領域３５の形成された側面３５ｂ及び／又は側面３５ｃの少なくとも一方にも沿って延在して、形成された側面３５ｂ及び／又は側面３５ｃが、付加トランジスタとして動作可能になる。この製造方法によれば、フォトリソグラフィ及び異方性エッチングを用いて、アクティブ領域３５の片側及び／又は両側に付加トランジスタを作製できる。

図１６（ｂ）に示されるように、ゲート電極３７を形成した後に、基板生産物上に層間絶縁膜４１を化学的気相成長法により成長する。層間絶縁膜４１は、例えばシリコン系無機絶縁体からなることができる。

図１６（ｃ）に示されるように、層間絶縁膜４１を形成した後に、フォトリソグラフィ及びエッチングを用いて層間絶縁膜４１にコンタクト開口を形成する。次いで、メタライズ工程を行って金属配線層４３を形成する。

以上説明したように、実施の形態によれば、トランジスタ幅を変更することなく複数の電流特性のいずれか１つを提供できる構造を有する半導体記憶装置、半導体記憶装置を製造する方法、電流源回路及びバイアス源を含む半導体集積回路、並びに半導体集積回路及び半導体記憶装置を含む半導体記憶集積回路を提供することを目的とする。

本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。そして、それらはすべて、本発明の技術思想に含まれるものである。

１１・・・半導体記憶集積回路、１３・・・半導体記憶装置、１５・・・読出回路、１６・・・半導体集積回路、１７・・・電流源回路、１９・・・ワードデコーダ回路、２１・・・ビットデコーダ回路、２３・・・ビット選択回路、２８・・・窪み、３０・・・凹部、３１・・・半導体領域、３２、３３、３４、４２、４４、５２、５４・・・絶縁領域、３２ａ、３４ａ、４２ａ・・・隣接部分、３２ｂ、３４ｂ、４４ｂ・・・遠隔部分、３５・・・アクティブ領域、３５ａ・・・上面、３５ｂ、３５ｃ・・・側面、３７・・・ゲート電極、３９、３９ａ、３９ｂ、３９ｃ・・・ゲート絶縁膜、４０ａ、４０ｂ、４０ｃ・・・導電領域、４１・・・層間絶縁膜、４１ａ・・・コンタクトプラグ、４３・・・金属配線層、４５・・・保護絶縁膜、５１・・・検知回路、５３・・・参照回路、５５ａ、５７ｄ・・・帰還回路、５５ｂ・・・負荷回路、５５ｃ、５５ｄ・・・比較回路、５５ｅ、５５ｆ・・・論理ゲート、５７ａ、５７ｂ・・・参照回路、５７ｃ・・・電流源回路、５７ｅ・・・電流ミラー回路、６１、７１・・・電流源回路、６３、７３・・・スイッチ群、６５ａ、６５ｂ、６５ｃ、７５ａ、７５ｂ、７５ｃ・・・電流源トランジスタ、６７ａ、６７ｂ、７７ａ、７７ｂ、７７ｅ・・・金属配線層、６８・・・負荷回路、６９・・・増幅器、７８・・・バイアス源、７９ｂ・・・セレクタ、８０・・・半導体領域、８１・・・半導体基板、８２ａ・・・シリコン酸化膜、８２ｂ・・・シリコン窒化膜、８２ｃ・・・レジスト膜、８２ｄ・・・庇、８３・・・マスク、８３ａ・・・開口、８４・・・シリコン酸化膜、８５・・・シリコン酸化物、８６・・・マスク、８６ａ・・・開口、８７・・・マスク、８７ａ、８７ｂ、８７ｃ・・・開口、Ａｘ１、Ａｘ２、Ａｘ３・・・方向、ＢＤＹ１、ＢＤＹ２・・・境界、ＢＬ・・・ビット線、ＢＴＳ・・・選択されたビット線、ＢＬＴ・・・ビット選択トランジスタ、ＣＭ１、ＣＭ２、ＣＭ３、ＣＭ４、ＣＭ５、ＣＭ６・・・電流ミラー回路、ＣＮＴＬ１・・・外部制御信号、ＣＳ・・・座標系、ＤＥＴ１、ＤＥＴ２・・・基準レベル、ＭＴ・・・トランジスタ、ＳＰ０・・・基板生産物、ＳＰ１・・・基板生産物、ＶＤ・・・電源線、ＷＬ・・・ワード線、ＷＬＳ・・・選択されたワード線、ＸＡＤ・・・Ｘアドレス、ＹＡＤ・・・Ｙアドレス。

Claims (12)

1. 第１メモリトランジスタのための第１アクティブ領域、及びトレンチアイソレーションのための複数の窪みを有する半導体領域と、
   前記半導体領域の前記窪みのそれぞれに設けられた複数の絶縁領域と、
   前記絶縁領域のうちの互いに隣り合う第１絶縁領域及び第２絶縁領域の一方から他方への第１方向に延在して前記第１アクティブ領域の上を通過する第１ゲート電極と、
   前記第１ゲート電極と前記第１アクティブ領域との間に設けられた第１ゲート絶縁膜と、
   を含み、
   前記半導体領域の前記第１アクティブ領域は、前記第１絶縁領域と前記第２絶縁領域との間に設けられ、
   前記第１絶縁領域及び前記第２絶縁領域の一方は、隣接部分及び遠隔部分を有し、前記第１絶縁領域及び前記第２絶縁領域の他方は、前記第１ゲート電極の下において前記隣接部分より厚く、
   前記隣接部分は、前記第１ゲート電極の下において前記第１アクティブ領域に隣接し、
   前記遠隔部分は、前記第１ゲート電極の下において前記隣接部分に隣接し、
   前記隣接部分は、前記遠隔部分と前記第１アクティブ領域との間に設けられ、
   前記隣接部分は、前記遠隔部分の厚さより小さい厚さを有し、
   前記第１ゲート絶縁膜は、前記第１アクティブ領域の上面に沿って延在する上面部分、前記第１アクティブ領域の側面に沿って延在する側面部分、及び前記上面部分と前記側面部分との境界に角部を有し、
   前記半導体領域は、前記第１絶縁領域と前記第２絶縁領域との間に設けられた第１導電領域及び第２導電領域を有し、
   前記第１導電領域、前記第１アクティブ領域及び前記第２導電領域は、前記第１方向に交差する第２方向に配列される、
   半導体記憶装置。
2. 前記半導体領域は、前記第１絶縁領域と前記第２絶縁領域との間に設けられた、第２メモリトランジスタのための第２アクティブ領域を更に含み、
   当該半導体記憶装置は、
   前記第２アクティブ領域の上において前記第１方向に延在して前記第２アクティブ領域の上を通過する第２ゲート電極と、
   前記第２ゲート電極と前記第２アクティブ領域との間に設けられた第２ゲート絶縁膜と、
   を含み、
   前記半導体領域は、前記第１絶縁領域と前記第２絶縁領域との間に設けられた第３導電領域を有し、
   前記第１導電領域、前記第２導電領域、及び前記第３導電領域は、前記第１アクティブ領域の導電型とは異なる導電型を有し、
   前記第２導電領域、前記第１アクティブ領域、前記第１導電領域、前記第２アクティブ領域、及び前記第３導電領域は、前記第２方向に順に配列され、
   前記第２導電領域及び前記第３導電領域は、基準電位線に接続され、
   前記第１導電領域は、前記第１メモリトランジスタ及び前記第２メモリトランジスタによって共有され、また金属配線層に接続される、
   請求項１に記載された半導体記憶装置。
3. 前記第１絶縁領域において、前記隣接部分は、前記遠隔部分の厚さより小さい厚さを有し、
   前記第２絶縁領域は、前記第１ゲート電極の下において前記第１絶縁領域の前記隣接部分より厚い、
   請求項１又は請求項２に記載された半導体記憶装置。
4. 前記第１絶縁領域及び前記第２絶縁領域において、前記隣接部分が前記第２アクティブ領域を挟むように設けられると共に前記遠隔部分が前記隣接部分及び前記第２アクティブ領域を挟むように設けられ、
   前記第２アクティブ領域の両側において、前記隣接部分は、前記遠隔部分の厚さより小さい厚さを有する、
   請求項２に記載された半導体記憶装置。
5. 前記絶縁領域は、前記第２絶縁領域の隣の第３絶縁領域を含み、
   前記第１絶縁領域、前記第２絶縁領域、及び前記第３絶縁領域は、順に、前記第１方向に配列され、
   前記半導体領域は、第３メモリトランジスタのための第３アクティブ領域を更に含み、
   前記第１ゲート電極は、前記第１方向に延在して前記第３アクティブ領域の上を通過し、
   当該半導体記憶装置は、
   前記第１ゲート電極と前記第３アクティブ領域との間に設けられた第３ゲート絶縁膜を更に含み、
   前記第３絶縁領域は、隣接部分及び遠隔部分を有し、
   前記第３絶縁領域において、前記隣接部分は、前記第１ゲート電極の下において前記第３アクティブ領域に隣接し、前記遠隔部分は、前記第１ゲート電極の下において前記隣接部分に隣接し、前記隣接部分は、前記遠隔部分と前記第３アクティブ領域との間に設けられ、
   前記第１ゲート電極の下において、前記第３絶縁領域の前記隣接部分は、前記第３絶縁領域の前記遠隔部分の厚さより小さい厚さを有し、
   前記第２絶縁領域は、前記第１ゲート電極の下において前記第３絶縁領域の前記隣接部分より厚い、
   請求項１～請求項４のいずれか一項に記載された半導体記憶装置。
6. 前記絶縁領域は、前記第１絶縁領域の隣の第４絶縁領域を含み、
   前記半導体領域は、前記第１絶縁領域と前記第４絶縁領域との間に設けられた第４メモリトランジスタのための第４アクティブ領域を更に含み、
   前記第１ゲート電極は、前記第１方向に延在して前記第４アクティブ領域の上を通過し、
   当該半導体記憶装置は、前記第１ゲート電極と前記第４アクティブ領域との間に設けられた第４ゲート絶縁膜を更に含み、
   前記第１絶縁領域は、前記第１ゲート電極の下において前記第４アクティブ領域に隣接する更なる隣接部分を有し、
   前記第１絶縁領域の前記遠隔部分は、前記第１ゲート電極の下において前記第１絶縁領域の前記隣接部分と前記更なる隣接部分との間に設けられ、
   前記更なる隣接部分は、前記遠隔部分と前記第４アクティブ領域との間に設けられ、
   前記第１ゲート電極の下において、前記更なる隣接部分は、前記第１絶縁領域の前記遠隔部分の厚さより小さい厚さを有する、
   請求項４又は請求項５に記載された半導体記憶装置。
7. 前記隣接部分は、前記第１導電領域及び前記第２導電領域のいずれか一方から他方への方向に前記第１ゲート電極を横切る構造、又は前記第１導電領域及び前記第２導電領域のいずれか一方から延在して前記第１ゲート電極の直下において終端する構造のいずれかである、
   請求項１から請求項６のいずれか一項に記載された半導体記憶装置。
8. トレンチアイソレーションのための複数の窪みを有する半導体領域、及び前記半導体領域の前記窪みにそれぞれ設けられた複数の絶縁領域を有する基板生産物を準備することであって、前記半導体領域は、前記絶縁領域のうちの互いに隣り合う第１絶縁領域と第２絶縁領域との間に設けられたアクティブ領域を有する、基板生産物を準備することと、
   開口を有するマスクを前記基板生産物の主面の上に形成することと、
   前記マスクを用いて前記基板生産物の前記絶縁領域の絶縁体を除去することと、
   前記絶縁体を除去した後に、前記アクティブ領域にゲート絶縁膜を形成することと、
   前記ゲート絶縁膜を形成した後に、前記絶縁領域及び前記アクティブ領域の上にゲート電極を形成することと、
   を含み、
   前記開口は、前記アクティブ領域と前記第１絶縁領域との第１境界及び前記アクティブ領域と前記第２絶縁領域との第２境界のいずれか一方の上に位置し、
   前記基板生産物の前記絶縁体を除去することは、前記マスクの前記開口において前記絶縁領域を部分的に除去して、前記アクティブ領域の側面を部分的に露出させ、
   前記マスクの前記開口に従って、前記第１絶縁領域及び前記第２絶縁領域の一方は、隣接部分及び遠隔部分を有し、前記第１絶縁領域及び前記第２絶縁領域の他方は、前記ゲート電極の下において前記隣接部分より厚く、
   前記ゲート絶縁膜は、前記アクティブ領域の上面に沿って延在する上面部分、前記アクティブ領域の前記側面に沿って延在する側面部分、及び前記上面部分と前記側面部分との境界に角部を有し、
   前記ゲート電極は、前記第１絶縁領域及び前記第２絶縁領域の一方から他方への方向に前記アクティブ領域を横切ると共に前記側面の上の前記ゲート絶縁膜の上を延在する、
   半導体記憶装置を製造する方法。
9. 前記マスクは、前記第２境界を覆う、
   請求項８に記載された半導体記憶装置を製造する方法。
10. 前記マスクの前記開口は、前記第１境界及び前記第２境界の上に位置する、
    請求項８に記載された半導体記憶装置を製造する方法。
11. 電流源回路及びバイアス源を含む半導体集積回路であって、
    前記電流源回路は、少なくとも１つのトランジスタを含み、
    前記トランジスタは、
    トレンチアイソレーションのための複数の窪みを有する半導体領域と、
    前記半導体領域の前記窪みのそれぞれに設けられ、互いに隣り合う第１絶縁領域及び第２絶縁領域を含む複数の絶縁領域と、
    前記第１絶縁領域と前記第２絶縁領域との間に設けられた、前記トランジスタのためのアクティブ領域と、
    前記第１絶縁領域及び前記第２絶縁領域に一方から他方への第１方向に延在して前記アクティブ領域の上を通過するゲート電極と、
    前記ゲート電極と前記アクティブ領域との間に設けられたゲート絶縁膜と、
    を含み、
    前記第１絶縁領域及び前記第２絶縁領域の一方は、隣接部分及び遠隔部分を有し、
    前記ゲート絶縁膜は、前記アクティブ領域の上面に沿って延在する上面部分、前記アクティブ領域の側面に沿って延在する側面部分、及び前記上面部分と前記側面部分との境界に角部を有し、
    前記第１絶縁領域及び前記第２絶縁領域の一方は、隣接部分及び遠隔部分を有し、
    前記第１絶縁領域及び前記第２絶縁領域の他方は、前記ゲート電極の下において前記隣接部分より厚く、
    前記隣接部分は、前記ゲート電極の下において前記アクティブ領域に隣接し、
    前記隣接部分は、前記ゲート電極の下において前記遠隔部分に隣接し、
    前記隣接部分は、前記ゲート電極の下において前記遠隔部分と前記アクティブ領域との間に設けられ、
    前記隣接部分は、前記遠隔部分の厚さより小さい厚さを有し、
    前記半導体領域は、前記第１絶縁領域と前記第２絶縁領域との間に設けられた第１導電領域、及び前記第１絶縁領域と前記第２絶縁領域との間に設けられた第２導電領域を有し、
    前記第１導電領域、前記アクティブ領域及び前記第２導電領域は、前記第１方向に交差する第２方向に配列され、
    前記バイアス源は、前記ゲート電極に接続されると共に前記ゲート電極に電圧を与えるように構成される、
    半導体集積回路。
12. 半導体記憶集積回路であって、
    請求項１１に記載された半導体集積回路と、
    請求項１から請求項７のいずれか一項に記載された半導体記憶装置と、
    前記半導体記憶装置の前記第１メモリトランジスタを読み出すように構成された読出回路と、
    を含み、
    前記読出回路は、前記半導体記憶装置に接続されており、また前記第１メモリトランジスタからの電流を前記半導体集積回路の前記電流源回路からの電流と比較するように構成される、
    半導体記憶集積回路。