JP7779052B2 - 制御装置及び制御プログラム - Google Patents

Description

本発明は、制御装置及び制御プログラムに関する。

特許文献１には、ブートコードを記憶する処理装置であるコード記憶装置と、前記コード記憶装置から取得した前記ブートコードに基づいてブートを実行する処理装置であるコード実行装置と、前記コード記憶装置および前記コード実行装置を接続する通信手段と、前記コード記憶装置および前記コード実行装置を接続し通信速度が前記通信手段より高速である高速通信手段とを備えており、 前記コード記憶装置は、前記コード実行装置が前記高速通信手段を利用可能になるための前記ブートコードである高速利用化コードと、前記高速通信手段経由で前記コード実行装置に送信される前記ブートコードである高速経由コードとを記憶するコード記憶手段と、前記高速利用化コードを前記通信手段経由で前記コード実行装置に送信した後で、前記高速経由コードを前記高速通信手段経由で前記コード実行装置に送信するコード送信手段とを備えていることを特徴とする画像形成装置が開示されている。

特許文献２には、機器全体の制御を行うメイン制御手段と、操作部のキー入力及び表示制御を行う操作部用制御手段とを備える分散制御型の画像形成装置であって、 前記メイン制御手段と前記操作部用制御手段とは、調歩同期シリアル通信ラインと、前記調歩同期通信ラインによる通信よりも高速通信が可能なクロック同期シリアル通信ラインとの双方により接続したことを特徴とする画像形成装置が開示されている。

特開２０１２－１５８１２号公報 特開２００６－２１５９１４号公報

本発明は、２つの制御基板間を接続する通信インターフェイスによるデータ通信にエラーが発生した場合であっても、自装置を継続的に使用可能とすることができる制御装置及び制御プログラムを提供することを目的とする。

第１態様に係る制御装置は、各々がプロセッサ及び通信インターフェイスを備え、かつ、前記通信インターフェイスを介して接続された第１制御基板及び第２制御基板を含み、前記第１制御基板のプロセッサ及び前記第２制御基板のプロセッサの少なくとも一方のプロセッサは、前記通信インターフェイスによるデータ通信にエラーの発生を検知した場合、前記通信インターフェイスが備える信号線のうち未使用の信号線を用いて、前記データ通信を実行する。

第２態様に係る制御装置は、第１態様に係る制御装置において、前記未使用の信号線が、電源を入れたまま前記通信インターフェイスの接続及び非接続を制御するための２本の信号線である。

第３態様に係る制御装置は、第２態様に係る制御装置において、前記通信インターフェイスが、ＰＣＩｅであり、前記２本の信号線が、前記ＰＣＩｅの規格で定められたＰＲＳＮＴ１信号及びＰＲＳＮＴ２信号の２本の信号線である。

第４態様に係る制御装置は、第１態様に係る制御装置において、前記未使用の信号線が、前記第１制御基板又は前記第２制御基板の起動及びリセットを制御するための２本の信号線である。

第５態様に係る制御装置は、第４態様に係る制御装置において、前記通信インターフェイスが、ＰＣＩｅであり、前記２本の信号線が、前記ＰＣＩｅの規格で定められたＷＡＫＥ信号及びＰＥＲＳＴ信号の２本の信号線である。

第６態様に係る制御装置は、第２態様～第５態様の何れか１の態様に係る制御装置において、前記プロセッサは、シリアル通信により前記データ通信を実行する。

第７態様に係る制御装置は、第６態様に係る制御装置において、前記シリアル通信は、ＵＡＲＴ通信又はＩ２Ｃ通信である。

第８態様に係る制御装置は、第１態様に係る制御装置において、前記未使用の信号線が、電源を入れたまま前記通信インターフェイスの接続及び非接続を制御するための２本の信号線と、前記第１制御基板又は前記第２制御基板の起動及びリセットを制御するための２本の信号線と、を含む４本の信号線であり、前記４本の信号線をＳＰＩ規格のＳＣＬＫ信号、ＳＩＭＯ信号、ＳＯＭＩ信号、及びＳＳ信号の４本の信号線として用いて、前記データ通信を行う。

第９態様に係る制御装置は、第８態様に係る制御装置において、前記通信インターフェイスが、ＰＣＩｅであり、前記４本の信号線が、前記ＰＣＩｅの規格で定められたＰＲＳＮＴ１信号、ＰＲＳＮＴ２信号、ＷＡＫＥ信号、及びＰＥＲＳＴ信号の４本の信号線である。

第１０態様に係る制御装置は、第１態様～第９態様の何れか１の態様に係る制御装置において、前記プロセッサは、前記未使用の信号線を用いて前記データ通信の実行が可能な場合、限定動作モードで実行可能なサービス処理を実行する。

第１１態様に係る制御装置は、第１０態様に係る制御装置において、前記プロセッサは、前記限定動作モードで実行可能なサービス処理の一覧を表示部に表示させる。

第１２態様に係る制御プログラムは、各々がプロセッサ及び通信インターフェイスを備え、かつ、前記通信インターフェイスを介して接続された第１制御基板及び第２制御基板を含む制御装置の制御プログラムであって、前記第１制御基板のプロセッサ及び前記第２制御基板のプロセッサの少なくとも一方のプロセッサは、前記通信インターフェイスによるデータ通信にエラーの発生を検知した場合、前記通信インターフェイスが備える信号線のうち未使用の信号線を用いて、前記データ通信を実行することを、コンピュータに実行させる。

第１態様及び第１２態様によれば、２つの制御基板間を接続する通信インターフェイスによるデータ通信にエラーが発生した場合であっても、自装置を継続的に使用可能とすることができる、という効果を有する。

第２態様によれば、電源を入れたまま通信インターフェイスの接続及び非接続を制御するための２本の信号線を、データ通信にエラーが発生した場合に有効活用できる、という効果を有する。

第３態様によれば、ＰＣＩｅの規格で定められたＰＲＳＮＴ１信号及びＰＲＳＮＴ２信号の２本の信号線を、データ通信にエラーが発生した場合に有効活用できる、という効果を有する。

第４態様によれば、第１制御基板又は第２制御基板の起動及びリセットを制御するための２本の信号線を、データ通信にエラーが発生した場合に有効活用できる、という効果を有する。

第５態様によれば、ＰＣＩｅの規格で定められたＷＡＫＥ信号及びＰＥＲＳＴ信号の２本の信号線を、データ通信にエラーが発生した場合に有効活用できる、という効果を有する。

第６態様によれば、パラレル通信を行う場合と比較して、未使用の信号線が少ない場合でもデータ通信を実行することができる、という効果を有する。

第７態様によれば、ＵＡＲＴ通信及びＩ２Ｃ通信以外のシリアル通信を行う場合と比較して、汎用性が高いデータ通信を行うことができる、という効果を有する。

第８態様によれば、未使用の信号線が、電源を入れたまま通信インターフェイスの接続及び非接続を制御するための２本の信号線と、第１制御基板又は第２制御基板の起動及びリセットを制御するための２本の信号線と、を含む４本の信号線を、データ通信にエラーが発生した場合に有効活用できる、という効果を有する。

第９態様によれば、ＰＣＩｅの規格で定められたＰＲＳＮＴ１信号、ＰＲＳＮＴ２信号、ＷＡＫＥ信号、及びＰＥＲＳＴ信号の４本の信号線を、データ通信にエラーが発生した場合に有効活用できる、という効果を有する。

第１０態様によれば、データ通信にエラーが発生した場合でも、限定動作モードでの動作を継続できる、という効果を有する。

第１１態様によれば、データ通信にエラーが発生した場合に実行可能なサービス処理を容易に把握することができる、という効果を有する。

画像形成装置の電気的な構成の一例を示すブロック図である。 制御装置の構成の一例を示すブロック図である。 制御プログラムによる処理の流れの一例を示すフローチャートである。

以下、図面を参照して、本開示の技術を実施するための形態の一例について詳細に説明する。

図１は、第１の実施形態に係る画像形成装置１０の電気的な構成の一例を示すブロック図である。

図１に示すように、本実施形態に係る画像形成装置１０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１１と、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）１２と、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１３と、不揮発性メモリ１４と、入出力インターフェイス（Ｉ／Ｏ）１５と、ＡＩＳＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）１６と、通信インターフェイス（Ｉ／Ｆ）１７と、記憶部１８と、表示部１９と、操作部２０と、通信部２１と、原稿読取部２２と、画像形成部２３と、を備えている。

ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３、不揮発性メモリ１４、及びＩ／Ｏ１５は、バスを介して各々接続されている。Ｉ／Ｏ１５には、記憶部１８と、表示部１９と、操作部２０と、通信部２１と、原稿読取部２２と、画像形成部２３と、を含む各機能部が接続されている。記憶部１８と、表示部１９と、操作部２０と、通信部２１と、は、Ｉ／Ｏ１５を介して、ＣＰＵ１１と相互に通信可能とされる。また、原稿読取部２２及び画像形成部２３は、ＡＳＩＣ１６と接続されている。ＡＳＩＣ１６は、通信Ｉ／Ｆ１７を介してＣＰＵ１１と相互に通信可能とされる。

ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３、不揮発性メモリ１４、Ｉ／Ｏ１５、ＡＳＩＣ１６、及び通信Ｉ／Ｆ１７によって制御装置４０が構成される。制御装置４０は、画像形成装置１０の一部の動作を制御するサブ制御部として構成されてもよいし、画像形成装置１０の全体の動作を制御するメイン制御部の一部として構成されてもよい。制御装置４０の各ブロックの一部又は全部には、例えば、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）等の集積回路又はＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップセットが用いられる。上記各ブロックに個別の回路を用いてもよいし、一部又は全部を集積した回路を用いてもよい。上記各ブロック同士が一体として設けられてもよいし、一部のブロックが別に設けられてもよい。また、上記各ブロックのそれぞれにおいて、その一部が別に設けられてもよい。制御の集積化には、ＬＳＩに限らず、専用回路又は汎用プロセッサを用いてもよい。

不揮発性メモリ１４は、データを書き換え可能なメモリで構成され、本実施形態に係る制御装置４０の制御プログラム１４Ａが記憶される。制御プログラム１４Ａは、例えば、制御装置４０に予めインストールされていてもよい。また、制御プログラム１４Ａは、ＣＤ-ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等の不揮発性の記憶媒体により提供されてもよいし、ネットワークを介してダウンロードされることにより提供されてもよい。

記憶部１８としては、例えば、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、フラッシュメモリ等が用いられる。記憶部１８には、画像形成装置１０の各種機能に係るプログラム、データ等が記憶される。

表示部１９には、例えば、液晶ディスプレイ（ＬＣＤ:Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイ等が用いられる。表示部１９は、タッチパネルを一体的に有していてもよい。

操作部２０には、例えば、テンキー、スタートキー等の各種の操作キーが設けられている。表示部１９及び操作部２０は、操作パネルとして、画像形成装置１０のユーザから各種の指示を受け付ける。この各種の指示には、例えば、原稿の読み取りを開始させる指示や、原稿のコピーを開始させる指示等が含まれる。表示部１９は、ユーザから受け付けた指示に応じて実行された処理の結果や、処理に対する通知等の各種の情報を表示する。

通信部２１は、インターネット、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）等のネットワークに接続されており、パーソナルコンピュータ（ＰＣ）等の外部機器との間でネットワークを介して通信が可能とされる。

原稿読取部２２は、画像形成装置１０の上部に設けられた自動原稿送り装置（図示省略）の給紙台に置かれた原稿を１枚ずつ取り込み、取り込んだ原稿を光学的に読み取って画像情報を得る。あるいは、原稿読取部２２は、プラテンガラス等の原稿台に置かれた原稿を光学的に読み取って画像情報を得る。

画像形成部２３は、原稿読取部２２による読み取りによって得られた画像情報に基づく画像を、記録媒体の一例である用紙に形成する。なお、以下では、画像を形成する方式として、電子写真方式を例示して説明するが、インクジェット方式等の他の方式を採用してもよい。

画像を形成する方式が電子写真方式の場合、画像形成部２３は、感光体ドラム、帯電装置、露光装置、現像装置、転写装置、及び定着装置を含んでいる。帯電装置は、感光体ドラムに電圧を印加して感光体ドラムの表面を帯電させる。露光装置は、帯電装置で帯電された感光体ドラムを画像情報に応じた光で露光することにより感光体ドラムに静電潜像を形成する。現像装置は、感光体ドラムに形成された静電潜像をトナーにより現像することで感光体ドラムにトナー像を形成する。転写装置は、感光体ドラムに形成されたトナー像を用紙に転写する。定着装置は、用紙に転写されたトナー像を加熱及び加圧により定着させる。

図２は、本実施形態に係る制御装置４０の構成の一例を示すブロック図である。

図２に示すように、本実施形態に係る制御装置４０は、コントローラ基板５０と、エンジン制御基板６０と、を備えている。エンジン部７０は、エンジン制御基板６０、原稿読取部２２、及び画像形成部２３を備えている。コントローラ基板５０は、第１制御基板の一例であり、エンジン制御基板６０は、第２制御基板の一例である。なお、ＲＯＭ１２、ＲＡＭ１３、不揮発性メモリ１４、及びＩ／Ｏ１５は、コントローラ基板５０に含まれるが、説明を簡単にするため、その記載は省略する。

コントローラ基板５０は、ＣＰＵ１１、通信Ｉ／Ｆ１７Ａを備える。ＣＰＵ１１は、第１制御基板のプロセッサの一例であり、画像形成装置１０の全体的な動作を制御する。

エンジン制御基板６０は、ＡＳＩＣ１６及び通信Ｉ／Ｆ１７Ｂを備える。ＡＳＩＣ１６は、第２制御基板のプロセッサの一例であり、画像形成装置１０が実行する特定の処理、本実施形態では画像処理を制御する。原稿読取部２２は、画像データをＡＳＩＣ１６に入力し、画像形成部２３は、ＡＳＩＣ１６から受け付けた画像処理後の画像データを出力する。なお、通信Ｉ／Ｆ１７Ａ、１７Ｂを区別しない場合には、単に通信Ｉ／Ｆ１７と称する。

コントローラ基板５０とエンジン制御基板６０とは別々の基板とされ、両者が通信Ｉ／Ｆ１７を介して接続されることにより、ＣＰＵ１１とＡＳＩＣ１６とが通信可能とされる。通信Ｉ／Ｆ１７には、本実施形態では一例としてＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ－Ｅｘｐｅｓｓ）が適用される。

ところで、コントローラ基板５０及びエンジン制御基板６０が別々の基板とされるのは、コントローラ基板５０及びエンジン制御基板６０の設計者が別々となることがあるためである。この場合、１つの基板にＣＰＵ１１及びＡＳＩＣ１６を設けて単一の設計者設計する場合と比較して、データ通信のエラーが発生し易くなる場合がある。この場合、データ通信のエラーが解消されるまで、画像形成装置１０を使用することができない。

このため、本実施形態に係る制御装置４０のＣＰＵ１１は、不揮発性メモリ１４に記憶されている制御プログラム１４ＡをＲＡＭ１３に書き込んで実行することにより、コントローラ基板５０とエンジン制御基板６０との間を接続する通信Ｉ／Ｆ１７によるデータ通信にエラーの発生を検知した場合、通信Ｉ／Ｆ１７が備える信号線のうち未使用の信号線を用いて、データ通信を実行する。未使用の信号線とは、データ通信にエラーが発生していない通常動作中は使用されることがない信号線である。このように、通常動作中は未使用の信号線を、データ通信でエラーが発生した場合は予備通信を行う信号線として使用する。これにより、画像形成装置１０を基板交換等の修理をするまでの間、画像形成装置１０を継続的に使用することが可能とされる。

ここで、通信Ｉ／Ｆ１７が備える信号線のうち未使用の信号線としては、一例として電源を入れたまま通信Ｉ／Ｆ１７Ａ、１７Ｂの接続及び非接続を制御するための２本の信号線、すなわちホットプラグ用の２本の信号線が挙げられる。コントローラ基板５０及びエンジン制御基板６０は、製造時に通信Ｉ／Ｆ１７によって接続されたままであり、画像形成装置１０の動作中に非接続とされることはないため、ホットプラグ用の２本の信号線は未使用となる。具体的には、通信Ｉ／Ｆ１７はＰＣＩｅであるため、ＰＣＩｅの規格で定められたＰＲＳＮＴ１信号及びＰＲＳＮＴ２信号の２本の信号線が未使用の信号線である。本実施形態では、データ通信でエラーが発生した場合は、ＰＲＳＮＴ１信号及びＰＲＳＮＴ２信号の２本の未使用の信号線を用いて予備通信を行う場合について説明する。

また、未使用の信号線の他の例として、コントローラ基板５０及びエンジン制御基板６０の起動及びリセットを制御するための２本の信号線が挙げられる。前述したように、コントローラ基板５０及びエンジン制御基板６０は、製造時に通信Ｉ／Ｆ１７によって接続されたままであり、画像形成装置１０の動作中に非接続とされることはないため、コントローラ基板５０及びエンジン制御基板６０の起動及びリセットを制御するための２本の信号線は未使用となる。具体的には、通信Ｉ／Ｆ１７はＰＣＩｅであるため、ＰＣＩｅの規格で定められたＷＡＫＥ信号及びＰＥＲＳＴ信号の２本の信号線が未使用の信号線である。

未使用の２本の信号線を用いたデータ通信の方式としては、例えばシリアル通信が適用される。具体的には、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）通信又はＩ２Ｃ（Ｉｎｔｅｒ－Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）通信が適用されるが、これらに限られるものではない。なお、シリアル通信であるため、ＰＣＩｅ規格による通常のバス通信と比べてデータの転送速度は低速となる。

また、未使用の信号線が、電源を入れたまま通信Ｉ／Ｆ１７の接続及び非接続を制御するための２本の信号線と、コントローラ基板５０及びエンジン制御基板６０の起動及びリセットを制御するための２本の信号線と、を含む４本の信号線であり、これら４本の信号線をＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）規格のＳＣＬＫ信号、ＳＩＭＯ信号、ＳＯＭＩ信号、及びＳＳ信号の４本の信号線として用いて、データ通信を行うようにしてもよい。

具体的には、通信Ｉ／Ｆ１７はＰＣＩｅであるため、ＰＣＩｅの規格で定められたＰＲＳＮＴ１信号、ＰＲＳＮＴ２信号、ＷＡＫＥ信号、及びＰＥＲＳＴ信号の４本の信号線を、ＳＰＩ規格のＳＣＬＫ信号、ＳＩＭＯ信号、ＳＯＭＩ信号、及びＳＳ信号の４本の信号線として用いて、データ通信を行うようにしてもよい。

なお、上記では、ＣＰＵ１１がエラー発生を検知したが、ＡＳＩＣ１６がエラー発生を検知してもよい。つまり、ＡＳＩＣ１６側のエンジン制御基板６０のデータを書き換え可能な不揮発性メモリに制御プログラムを格納しておき、ＡＳＩＣ１６が当該制御プログラムを実行する形態としてもよい。この場合、ＣＰＵ１１と同様に、ＡＳＩＣ１６は、制御プログラムを実行することにより、コントローラ基板５０とエンジン制御基板６０との間を接続する通信Ｉ／Ｆ１７によるデータ通信にエラーの発生を検知した場合、通信Ｉ／Ｆ１７が備える信号線のうち未使用の信号線を用いて、データ通信を実行する。また、ＣＰＵ１１及びＡＳＩＣ１６の両方とも制御プログラムを実行可能な形態としてもよい。

次に、図３を参照して、本実施形態に係る制御装置４０のＣＰＵ１１で実行される制御処理について説明する。

図３は、本実施形態に係る制御プログラムによる処理の流れの一例を示すフローチャートである。まず、制御装置４０の電源がオンされると、ＣＰＵ１１により制御プログラムが起動され、以下の各ステップを実行する。なお、ここでは、ＣＰＵ１１が制御プログラムを実行する場合について説明するが、ＡＳＩＣ１６が制御プログラムを実行する場合も同様である。

ステップＳ１００では、ＣＰＵ１１が、コントローラ基板５０とエンジン制御基板６０との間を接続する通信Ｉ／Ｆ１７によるデータ通信にエラーの発生を検知したか否かを判定する。データ通信にエラーが発生したか否かは、例えばＡＳＩＣ１６にデータを送信してＡＳＩＣ１６からの応答が必要であるデータ通信を行った場合に、予め定めた時間以内にＡＳＩＣ１６から応答があったか否かによって判定する。また、ＡＳＩＣ１６から受信したデータに誤り検出符号が付加されている場合は、誤り検出符号によりデータに誤りがあることが検出されたか否かを判定することでデータ通信にエラーが発生したか否かを検知してもよい。なお、エラーが発生したか否かの判定方法はこれに限られるものではない。

そして、エラーの発生を検知したと判定した場合はステップＳ１０２に移行し、エラーの発生を検知していない場合は、引き続きデータ通信にエラーが発生したか否かを判定する。

ステップＳ１０２では、ＣＰＵ１１は、ログ情報を生成する。ログ情報は、例えばＣＰＵ１１が実行中の処理内容等、データ通信にエラーが発生したときの状況を表す情報等を含む。

ステップＳ１０４では、ＣＰＵ１１は、未使用の信号線を用いた予備通信が可能であるか否かを判定する。具体的には、予備通信を行う場合の手順を予め定めておき、ＰＲＳＮＴ１信号及びＰＲＳＮＴ２信号の２本の未使用の信号線を用いてＡＳＩＣ１６に接続確認のための接続確認信号をＵＡＲＴ等のシリアル通信により送信する。ＡＳＩＣ１６は、接続確認信号を受信した場合は、応答信号をＣＰＵ１１に送信する。ＣＰＵ１１は、応答信号を受信した場合は予備通信可能と判定し、応答信号を予め定めた時間以内に受信できなかった場合は予備通信不可能と判定する。

ステップＳ１０４の判定が肯定された場合はステップＳ１０６へ移行し、ステップＳ１０４の判定が否定された場合はステップＳ１１４へ移行する。

ステップＳ１０６では、ＣＰＵ１１は、ステップＳ１０２で生成したログ情報をＡＳＩＣ１６に予備通信により送信する。これにより、ＡＳＩＣ１６は、ＣＰＵ１１側においてエラーが発生したときの状況を把握することが可能となる。

ステップＳ１０８では、ＣＰＵ１１は、限定動作モードへ移行し、限定動作モードでのみ実行可能な処理を実行する。ここで、限定動作モードとは、未使用の２本の信号線を用いた低速のシリアル通信でも提供可能なサービス処理のみ実行するモードである。

ステップＳ１１０では、ＣＰＵ１１は、限定動作モードによる動作中であること、及び、限定動作モードで実行可能なサービス処理の一覧を表示部１９に表示させる。

ステップＳ１１２では、ＣＰＵ１１は、通信部２１に接続された通信回線を介して外部の修理業者の端末装置に対して修理を依頼する修理依頼情報を送信する。なお、修理業者を呼ぶように指示する情報、例えば「基板交換が必要なため、修理作業員を呼んで下さい！」等のメッセージを表示部１９に表示させてもよい。

一方、ステップＳ１０４の判定が否定された場合は、予備通信も実行できず、サービスを一切提供できないため、動作を停止する。なお、サービスを提供できない旨のメッセージを表示部１６に表示させてもよい。

このように本実施形態によれば、コントローラ基板５０とエンジン制御基板６０との間を接続する通信Ｉ／Ｆ１７によるデータ通信にエラーの発生を検知した場合、通信Ｉ／Ｆ１７が備える信号線のうち未使用の信号線を用いて、データ通信を実行する。これにより、画像形成装置１０を基板交換等の修理をするまでの間、画像形成装置１０を継続的に使用することが可能となる。

なお、図３と同様の処理をＡＳＩＣ１６が実行してもよい。この場合、図３の処理の説明において、ＣＰＵ１１をＡＳＩＣ１６に、ＡＳＩＣ１６をＣＰＵ１１に各々読み替えればよい。ただし、ステップＳ１１０の処理では、表示部１６はコントローラ基板５０側に設けられているので、ＡＳＩＣ１６は、ステップＳ１１０の処理を実行するようＣＰＵ１１に予備通信により依頼する。同様に、ステップＳ１１２の処理についても、通信部２１はコントローラ基板５０側に設けられているので、ＡＳＩＣ１６は、ステップＳ１１２の処理を実行するようＣＰＵ１１に予備通信により依頼する。

上記各実施形態では、実施形態に係る制御装置を画像形成装置に適用する場合について説明したが、画像形成装置に限定されるものではなく、例えば、サーバコンピュータ、パーソナルコンピュータ等の他の情報処理装置に適用することができるのは言うまでもない。

なお、上記各実施形態において、プロセッサとは広義的なプロセッサを指し、汎用的なプロセッサ（例えば、ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、等）や、専用のプロセッサ（例えば、ＧＰＵ：Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、ＡＳＩＣ： Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、ＦＰＧＡ：Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ、プログラマブル論理デバイス、等）を含むものである。

また、上記各実施形態におけるプロセッサの動作は、１つのプロセッサによって成すのみでなく、物理的に離れた位置に存在する複数のプロセッサが協働して成すものであってもよい。また、プロセッサの各動作の順序は、上記各実施形態において記載した順序のみに限定されるものではなく、適宜変更してもよい。

以上、実施形態に係る制御装置及び制御装置を備えた画像形成装置を例示して説明した。実施形態は、制御装置の機能をコンピュータに実行させるためのプログラムの形態としてもよい。実施形態は、これらのプログラムを記憶したコンピュータが読み取り可能な非一時的記憶媒体の形態としてもよい。

その他、上記実施形態で説明した制御装置の構成は、一例であり、主旨を逸脱しない範囲内において状況に応じて変更してもよい。

また、上記実施形態で説明したプログラムの処理の流れも、一例であり、主旨を逸脱しない範囲内において不要なステップを削除したり、新たなステップを追加したり、処理順序を入れ替えたりしてもよい。

また、上記実施形態では、プログラムを実行することにより、実施形態に係る処理がコンピュータを利用してソフトウェア構成により実現される場合について説明したが、これに限らない。実施形態は、例えば、ハードウェア構成や、ハードウェア構成とソフトウェア構成との組み合わせによって実現してもよい。

１０ 画像形成装置
１４ 不揮発性メモリ
１４Ａ 制御プログラム
１６ ＡＳＩＣ
１７ 通信Ｉ／Ｆ
１８ 記憶部
１９ 表示部
２０ 操作部
２１ 通信部
２２ 原稿読取部
２３ 画像形成部
４０ 制御装置
５０ コントローラ基板
６０ エンジン制御基板

Claims (12)

1. 各々がプロセッサ及び通信インターフェイスを備え、かつ、前記通信インターフェイスを介して接続された第１制御基板及び第２制御基板を含み、
   前記第１制御基板のプロセッサ及び前記第２制御基板のプロセッサの少なくとも一方のプロセッサは、
   前記通信インターフェイスによるデータ通信にエラーの発生を検知した場合、前記通信インターフェイスが備える信号線のうち、前記データ通信にエラーが発生していない通常動作中は使用されることがない未使用の信号線を用いて、前記データ通信を実行する
   制御装置。
2. 前記未使用の信号線が、電源を入れたまま前記通信インターフェイスの接続及び非接続を制御するための２本の信号線である
   請求項１記載の制御装置。
3. 前記通信インターフェイスが、ＰＣＩｅであり、前記２本の信号線が、前記ＰＣＩｅの規格で定められたＰＲＳＮＴ１信号及びＰＲＳＮＴ２信号の２本の信号線である
   請求項２記載の制御装置。
4. 前記未使用の信号線が、前記第１制御基板又は前記第２制御基板の起動及びリセットを制御するための２本の信号線である
   請求項１記載の制御装置。
5. 前記通信インターフェイスが、ＰＣＩｅであり、前記２本の信号線が、前記ＰＣＩｅの規格で定められたＷＡＫＥ信号及びＰＥＲＳＴ信号の２本の信号線である
   請求項４記載の制御装置。
6. 前記プロセッサは、シリアル通信により前記データ通信を実行する
   請求項２～５の何れか１項に記載の制御装置。
7. 前記シリアル通信は、ＵＡＲＴ通信又はＩ２Ｃ通信である
   請求項６記載の制御装置。
8. 前記未使用の信号線が、電源を入れたまま前記通信インターフェイスの接続及び非接続を制御するための２本の信号線と、前記第１制御基板又は前記第２制御基板の起動及びリセットを制御するための２本の信号線と、を含む４本の信号線であり、
   前記４本の信号線をＳＰＩ規格のＳＣＬＫ信号、ＳＩＭＯ信号、ＳＯＭＩ信号、及びＳＳ信号の４本の信号線として用いて、前記データ通信を行う
   請求項１記載の制御装置。
9. 前記通信インターフェイスが、ＰＣＩｅであり、前記４本の信号線が、前記ＰＣＩｅの規格で定められたＰＲＳＮＴ１信号、ＰＲＳＮＴ２信号、ＷＡＫＥ信号、及びＰＥＲＳＴ信号の４本の信号線である
   請求項８記載の制御装置。
10. 前記プロセッサは、
    前記未使用の信号線を用いて前記データ通信の実行が可能な場合、限定動作モードで実行可能なサービス処理を実行する
    請求項１～９の何れか１項に記載の制御装置。
11. 前記プロセッサは、
    前記限定動作モードで実行可能なサービス処理の一覧を表示部に表示させる
    請求項１０記載の制御装置。
12. 各々がプロセッサ及び通信インターフェイスを備え、かつ、前記通信インターフェイスを介して接続された第１制御基板及び第２制御基板を含む制御装置の制御プログラムであって、
    前記第１制御基板のプロセッサ及び前記第２制御基板のプロセッサの少なくとも一方のプロセッサに、
    前記通信インターフェイスによるデータ通信にエラーの発生を検知した場合、前記通信インターフェイスが備える信号線のうち、前記データ通信にエラーが発生していない通常動作中は使用されることがない未使用の信号線を用いて、前記データ通信を実行する
    ことを含む処理を実行させるための制御プログラム。