JP7779076B2 - Nitride semiconductor device manufacturing method and nitride semiconductor device - Google Patents
Nitride semiconductor device manufacturing method and nitride semiconductor deviceInfo
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Description
本発明は、窒化物半導体装置の製造方法及び窒化物半導体装置に関する。 The present invention relates to a method for manufacturing a nitride semiconductor device and a nitride semiconductor device.
縦型のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する窒化物半導体装置が知られている（例えば、特許文献１参照）。また、窒化物半導体装置では、マグネシウム（Ｍｇ）をドーパントとして用いることによりＰ型の伝導度制御が可能である（例えば、特許文献２参照）。 Nitride semiconductor devices with a vertical MOS (Metal Oxide Semiconductor) structure are known (see, for example, Patent Document 1). Furthermore, in nitride semiconductor devices, it is possible to control the P-type conductivity by using magnesium (Mg) as a dopant (see, for example, Patent Document 2).
窒化物半導体装置において、良好なオーミック接触を実現するためには、高濃度のＰ型領域を窒化物半導体に選択的に形成する必要がある。Ｐ型領域を選択形成する手法としては、コスト、生産性、信頼性の観点でイオン注入が望ましい。しかし、窒化物半導体に対してＭｇを高濃度にイオン注入し、Ｍｇを活性化させるために１３００℃を超える高温度で熱処理を施すと、Ｍｇがロッド状に高密度に偏析する。Ｍｇがロッド状に高密度に偏析すると、偏析が生じている領域以外の領域でＭｇ濃度は低下する（例えば、非特許文献１参照）。また、超高圧雰囲気下でさらに１４００℃を超える高温度で熱処理を行うと、Ｍｇが深く拡散し、濃度が低下する（例えば、非特許文献２参照）。このため、高濃度のＰ型領域を形成することは難しかった。 To achieve good ohmic contact in nitride semiconductor devices, it is necessary to selectively form a high-concentration P-type region in the nitride semiconductor. Ion implantation is a desirable method for selectively forming a P-type region from the standpoints of cost, productivity, and reliability. However, when high-concentration Mg ions are implanted into a nitride semiconductor and heat treatment is performed at temperatures exceeding 1300°C to activate the Mg, the Mg segregates into rod-like structures at high density. When Mg segregates into rod-like structures at high density, the Mg concentration decreases in regions other than the segregated regions (see, for example, Non-Patent Document 1). Furthermore, when heat treatment is performed at temperatures exceeding 1400°C under an ultra-high pressure atmosphere, the Mg diffuses deeply, resulting in a decrease in concentration (see, for example, Non-Patent Document 2). This has made it difficult to form a high-concentration P-type region.
熱処理によりＭｇが活性化されてＰ型領域になると、Ｐ型領域のフェルミ準位が価電子帯に近づく。フェルミ準位が価電子帯に近づくと、Ｍｇアクセプタの形成エネルギー（すなわち、ＧａＮのＧａサイトにＭｇを入れるために要するエネルギー）が増加し、Ｍｇの活性化が不安定となる（例えば、非特許文献３参照）。上記したＭｇの高密度の偏析は、Ｍｇの活性化が不安定となり、欠陥を介してＭｇが偏析しやすくなることで生じる、と考えられる。 When Mg is activated by heat treatment to form a P-type region, the Fermi level of the P-type region approaches the valence band. As the Fermi level approaches the valence band, the energy required to form Mg acceptors (i.e., the energy required to insert Mg into the Ga site of GaN) increases, making Mg activation unstable (see, for example, Non-Patent Document 3). The high-density segregation of Mg mentioned above is thought to occur when Mg activation becomes unstable, making it easier for Mg to segregate through defects.
本発明は、このような考えに基づいて本発明者が鋭意検討してなされたものであって、高濃度のＰ型領域を形成可能な窒化物半導体装置の製造方法及び窒化物半導体装置を提供することを目的とする。 The present invention was developed through extensive research by the inventors based on this idea, and aims to provide a method for manufacturing a nitride semiconductor device that allows for the formation of a highly-doped P-type region, and a nitride semiconductor device.
上記課題を解決するために、本発明の一態様に係る窒化物半導体装置の製造方法は、窒化物半導体層にＮ型領域を形成する工程と、前記窒化物半導体層において前記Ｎ型領域下に位置する領域にアクセプタ元素をイオン注入する工程と、前記Ｎ型領域が形成され、かつ前記アクセプタ元素がイオン注入された前記窒化物半導体層に熱処理を施して前記アクセプタ元素を活性化することによって、前記Ｎ型領域下に位置する第１Ｐ型領域を形成する工程と、を含む。前記Ｎ型領域を形成する工程では、前記Ｎ型領域におけるドナー元素の濃度が前記第１Ｐ型領域における前記アクセプタ元素の濃度以上の値となるように前記窒化物半導体層へ前記ドナー元素を高濃度にイオン注入する。前記Ｎ型領域下に位置する領域に前記アクセプタ元素をイオン注入する工程では、前記第１Ｐ型領域における前記アクセプタ元素の濃度が１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下となるように前記アクセプタ元素をイオン注入する。 In order to solve the above-mentioned problems, a method for manufacturing a nitride semiconductor device according to one aspect of the present invention includes the steps of: forming an N-type region in a nitride semiconductor layer; ion-implanting an acceptor element into a region of the nitride semiconductor layer located below the N-type region; and forming a first P-type region located below the N-type region by performing a heat treatment on the nitride semiconductor layer in which the N-type region is formed and into which the acceptor element has been ion-implanted to activate the acceptor element. In the step of forming the N-type region, the donor element is ion-implanted into the nitride semiconductor layer at a high concentration so that the concentration of the donor element in the N-type region is equal to or greater than the concentration of the acceptor element in the first P-type region. In the step of ion-implanting the acceptor element into the region located below the N-type region, the acceptor element is ion-implanted so that the concentration of the acceptor element in the first P-type region is 1× 10 cm −3 or more and 1× 10 cm −3 or less.
本発明の一態様に係る窒化物半導体装置は、窒化物半導体層と、前記窒化物半導体層の一方の面側に設けられたＮ型領域と、前記窒化物半導体層の前記一方の面側に設けられ、前記Ｎ型領域下に位置する第１Ｐ型領域と、を備える。前記Ｎ型領域におけるドナー元素の濃度は、前記第１Ｐ型領域におけるアクセプタ元素の濃度以上の値である。前記第１Ｐ型領域における前記アクセプタ元素の濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。 A nitride semiconductor device according to one aspect of the present invention includes a nitride semiconductor layer, an N-type region provided on one surface of the nitride semiconductor layer, and a first P-type region provided on the one surface of the nitride semiconductor layer and located below the N-type region. The concentration of a donor element in the N-type region is equal to or greater than the concentration of an acceptor element in the first P-type region. The concentration of the acceptor element in the first P-type region is 1×10 19 cm −3 or more and 1×10 21 cm −3 or less.
本発明によれば、高濃度のＰ型領域を形成可能な窒化物半導体装置の製造方法及び窒化物半導体装置を提供することができる。 The present invention provides a method for manufacturing a nitride semiconductor device that allows for the formation of a highly doped P-type region, and a nitride semiconductor device.
以下に本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。 Embodiments of the present invention are described below. In the following drawings, identical or similar parts are designated by identical or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between thickness and planar dimensions, the thickness ratios of each device and component, etc., may differ from the actual ones. Therefore, specific thicknesses and dimensions should be determined with reference to the following explanation. Furthermore, it goes without saying that the drawings may include parts with different dimensional relationships and ratios.
また、以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。例えば、Ｘ軸方向及びＹ軸方向は、後述のＧａＮ基板１０の表面１０ａに平行な方向である。Ｘ軸方向及びＹ軸方向を水平方向ともいう。また、Ｚ軸方向は、ＧａＮ基板１０の表面１０ａと垂直に交わる方向（すなわち、ＧａＮ基板１０の厚さ方向）である。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。
また、以下の説明において、「平面視」とは、例えば、後述のＧａＮ基板１０の表面１０ａと垂直に交わる方向（例えば、Ｚ軸方向）から見ることを意味する。
In the following description, directions may be described using the terms X-axis, Y-axis, and Z-axis. For example, the X-axis and Y-axis directions are parallel to the surface 10a of the GaN substrate 10, which will be described later. The X-axis and Y-axis directions are also referred to as horizontal directions. The Z-axis direction is a direction that perpendicularly intersects with the surface 10a of the GaN substrate 10 (i.e., the thickness direction of the GaN substrate 10). The X-axis, Y-axis, and Z-axis directions are orthogonal to one another.
In the following description, the term "planar view" means, for example, a view from a direction (for example, the Z-axis direction) perpendicular to a surface 10a of a GaN substrate 10 described below.
また、以下の説明では、Ｚ軸の正方向を「上」と称し、Ｚ軸の負方向を「下」と称する場合がある。「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。「上」及び「下」は、領域、層、膜及び基板等における相対的な位置関係を特定する便宜的な表現に過ぎず、本発明の技術的思想を限定するものではない。例えば、紙面を１８０度回転すれば「上」が「下」に、「下」が「上」になることは勿論である。
また以下の説明において、導電型を示すＰやＮに付す＋や－は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じＰとＰ（または、ＮとＮ）とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
In the following description, the positive direction of the Z axis may be referred to as "up" and the negative direction of the Z axis may be referred to as "down.""Up" and "down" do not necessarily refer to the vertical direction relative to the ground. In other words, the "up" and "down" directions are not limited to the direction of gravity. "Up" and "down" are merely convenient expressions for specifying the relative positional relationship in regions, layers, films, substrates, etc., and do not limit the technical concept of the present invention. For example, if the paper is rotated 180 degrees, "up" will of course become "down" and "down" will become "up."
In the following description, the + or - attached to the P or N indicating the conductivity type means that the semiconductor region has a relatively high or low impurity concentration, respectively, compared to a semiconductor region without the + or - attached. However, even if the same P and P (or N and N) are attached to semiconductor regions, this does not mean that the impurity concentrations of the respective semiconductor regions are strictly the same.
＜実施形態１＞
（構成例）
図１は、本発明の実施形態１に係る窒化ガリウム半導体装置（本発明の「窒化物半導体装置」の一例；以下、ＧａＮ半導体装置）１００の構成例を示す平面図である。図１は、Ｘ－Ｙ平面図である。図１に示すように、ＧａＮ半導体装置１００は、活性領域１１０とエッジ終端領域１３０とを有する。活性領域１１０は、ゲートパッド１１２及びソースパッド１１４を有する。ゲートパッド１１２及びソースパッド１１４は、後述のゲート電極２３及びソース電極２５にそれぞれ電気的に接続された電極パッドである。
<Embodiment 1>
(Configuration example)
FIG. 1 is a plan view showing an example configuration of a gallium nitride semiconductor device 100 according to a first embodiment of the present invention (an example of a "nitride semiconductor device" of the present invention; hereinafter, referred to as a GaN semiconductor device). FIG. 1 is an X-Y plan view. As shown in FIG. 1, the GaN semiconductor device 100 has an active region 110 and an edge termination region 130. The active region 110 has a gate pad 112 and a source pad 114. The gate pad 112 and the source pad 114 are electrode pads electrically connected to a gate electrode 23 and a source electrode 25, respectively, which will be described later.
Ｚ軸方向からの平面視で、エッジ終端領域１３０は、活性領域１１０の周囲を囲んでいる。エッジ終端領域１３０は、ガードリング構造、ＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造の一以上を有してよい。エッジ終端領域１３０は、活性領域１１０で発生した空乏層をエッジ終端領域１３０まで広げることにより、活性領域１１０での電界集中を防ぐ機能を有してよい。 In a plan view from the Z-axis direction, the edge termination region 130 surrounds the active region 110. The edge termination region 130 may have one or more of a guard ring structure and a JTE (Junction Termination Extension) structure. The edge termination region 130 may have the function of preventing electric field concentration in the active region 110 by extending the depletion layer generated in the active region 110 to the edge termination region 130.
図２は、本発明の実施形態１に係る縦型ＭＯＳＦＥＴ１の構成例を示す平面図である。図２は、図１に示した活性領域１１０の一部を拡大して示すとともに、Ｎ＋型ソース領域１８等のＺ軸方向からの平面視による形状を示すため、ゲートパッド１１２、ソースパッド１１４、ゲート電極２３及びソース電極２５の図示は省略している。 Figure 2 is a plan view showing an example configuration of a vertical MOSFET 1 according to embodiment 1 of the present invention. Figure 2 shows an enlarged view of a portion of the active region 110 shown in Figure 1, and omits the gate pad 112, source pad 114, gate electrode 23, and source electrode 25 in order to show the shape of the N+ type source region 18 and other elements as viewed in a plan view from the Z-axis direction.
図３Ａは、本発明の実施形態１に係る縦型ＭＯＳＦＥＴ１の構成例を示す断面図である。図３Ａは、図２の平面図をＸ１－Ｘ´１線で切断した断面を示している。図３Ｂは、図３Ａの断面図において第１Ｐ＋型領域とその周辺領域を拡大して示す断面図である。図３Ｂは、図２Ｂの平面図をＸ２－Ｘ´２線で切断した断面を示している。 Figure 3A is a cross-sectional view showing an example of the configuration of a vertical MOSFET 1 according to embodiment 1 of the present invention. Figure 3A shows a cross-section of the plan view of Figure 2 taken along line X1-X'1. Figure 3B is a cross-sectional view showing an enlarged view of the first P+ type region and its surrounding region in the cross-sectional view of Figure 3A. Figure 3B shows a cross-section of the plan view of Figure 2B taken along line X2-X'2.
図２及び図３Ａに示すＧａＮ半導体装置１００は、窒化ガリウム基板（本発明の「窒化物半導体層」の一例；以下、ＧａＮ基板）１０と、ＧａＮ基板１０に設けられた複数の縦型ＭＯＳＦＥＴ１（本発明の「電界効果トランジスタ」の一例）と、を備える。ＧａＮ半導体装置１００では、縦型ＭＯＳＦＥＴ１が一方向（例えば、Ｘ軸方向）に繰り返し設けられている。１つの縦型ＭＯＳＦＥＴ１が繰り返しの単位構造であり、この単位構造が一方向（例えば、Ｘ軸方向）に並んで配置されている。 The GaN semiconductor device 100 shown in Figures 2 and 3A comprises a gallium nitride substrate 10 (an example of a "nitride semiconductor layer" in the present invention; hereinafter, referred to as a GaN substrate) and multiple vertical MOSFETs 1 (an example of a "field-effect transistor" in the present invention) provided on the GaN substrate 10. In the GaN semiconductor device 100, the vertical MOSFETs 1 are repeatedly provided in one direction (e.g., the X-axis direction). Each vertical MOSFET 1 is a repeating unit structure, and these unit structures are arranged side by side in one direction (e.g., the X-axis direction).
図２及び図３Ａに示すように、縦型ＭＯＳＦＥＴ１は、ＧａＮ基板１０に設けられたＮ－型のドリフト領域１２、Ｐ型のウェル領域１４、Ｎ＋型ソース領域１８（本発明の「Ｎ型領域」の一例）及び第１Ｐ＋型領域３０（本発明の「第１Ｐ型領域」の一例）と、ＧａＮ基板１０の表面１０ａ（本発明の「一方の面」の一例）上に設けられたゲート絶縁膜２１と、ゲート絶縁膜２１上に設けられたゲート電極２３と、ＧａＮ基板１０の表面１０ａ側に設けられてＮ＋型ソース領域１８と電気的に接続するソース電極２５（本発明の「電極」の一例）と、ＧａＮ基板１０の裏面１０ｂ側に設けられてドリフト領域１２に電気的に接続するドレイン電極２７と、を有する。 As shown in Figures 2 and 3A, the vertical MOSFET 1 includes an N-type drift region 12, a P-type well region 14, an N+ type source region 18 (an example of an "N-type region" in the present invention), and a first P+ type region 30 (an example of a "first P-type region" in the present invention) provided in a GaN substrate 10, a gate insulating film 21 provided on the front surface 10a (an example of a "one surface" in the present invention) of the GaN substrate 10, a gate electrode 23 provided on the gate insulating film 21, a source electrode 25 (an example of an "electrode" in the present invention) provided on the front surface 10a of the GaN substrate 10 and electrically connected to the N+ type source region 18, and a drain electrode 27 provided on the back surface 10b of the GaN substrate 10 and electrically connected to the drift region 12.
ＧａＮ基板１０は、ＧａＮ単結晶基板である。ＧａＮ基板１０は、例えばＮ－型の基板である。ＧａＮ基板１０は、表面１０ａと、表面１０ａの反対側に位置する裏面１０ｂとを有する。例えば、ＧａＮ基板１０は、貫通転位密度が１×１０７ｃｍ－２未満である低転位自立ＧａＮ基板である。
ＧａＮ基板１０に含まれるドナー元素（Ｎ型不純物）は、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、及びＯ（酸素）の一種類以上の元素であってよい。また、ＧａＮ基板１０に含まれるアクセプタ元素（Ｐ型不純物）は、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｂｅ（ベリリウム）及びＺｎ（亜鉛）の一種類以上の元素であってよい。
The GaN substrate 10 is a GaN single crystal substrate. The GaN substrate 10 is, for example, an N-type substrate. The GaN substrate 10 has a front surface 10a and a back surface 10b located opposite the front surface 10a. For example, the GaN substrate 10 is a low-dislocation free-standing GaN substrate with a threading dislocation density of less than 1×10 7 cm −2 .
The donor element (N-type impurity) contained in the GaN substrate 10 may be one or more of Si (silicon), Ge (germanium), and O (oxygen). The acceptor element (P-type impurity) contained in the GaN substrate 10 may be one or more of Mg (magnesium), Ca (calcium), Be (beryllium), and Zn (zinc).
ＧａＮ基板１０が低転位自立ＧａＮ基板であることにより、ＧａＮ基板１０に大面積のパワーデバイスが形成される場合でも、パワーデバイスにおけるリーク電流を少なくすることができる。これにより、パワーデバイスを高い良品率で製造することが可能となる。また、縦型ＭＯＳＦＥＴ１の製造工程に含まれる熱処理において、イオン注入された不純物が転位に沿って深く拡散することを防止することができる。
なお、ＧａＮ基板１０は、Ｎ－型ではなく、Ｎ型であってもよい。また、ＧａＮ基板１０は、ＧａＮ単結晶基板と、ＧａＮ単結晶基板上にエピタキシャル成長された単結晶のＧａＮ層とを含んでもよい。この場合、ＧａＮ単結晶基板はＮ＋型又はＮ型であってもよく、ＧａＮ層はＮ型又はＮ－型であってもよい。また、ＧａＮ単結晶基板が低転位自立ＧａＮ基板であってもよい。
Because the GaN substrate 10 is a low-dislocation freestanding GaN substrate, leakage current in the power device can be reduced even when a large-area power device is formed on the GaN substrate 10. This makes it possible to manufacture power devices with a high yield rate. Furthermore, during heat treatment included in the manufacturing process of the vertical MOSFET 1, it is possible to prevent ion-implanted impurities from diffusing deeply along dislocations.
The GaN substrate 10 may be N-type instead of N-type. The GaN substrate 10 may also include a GaN single crystal substrate and a single crystal GaN layer epitaxially grown on the GaN single crystal substrate. In this case, the GaN single crystal substrate may be N+ type or N-type, and the GaN layer may be N type or N-type. The GaN single crystal substrate may also be a low-dislocation freestanding GaN substrate.
縦型ＭＯＳＦＥＴ１において、ＧａＮ基板１０は、アルミニウム（Ａｌ）及びインジウム（Ｉｎ）の一以上の元素を含んでもよい。ＧａＮ基板１０は、ＧａＮにＡｌ及びＩｎを微量に含んだ混晶半導体、即ちＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（０≦ｘ＜１、０≦ｙ＜１）であってもよい。なお、ＧａＮは、ＡｌｘＩｎｙＧａ１－ｘ－ｙＮにおいてｘ＝ｙ＝０とした場合である。
ＧａＮ基板１０に、ドリフト領域１２、Ｐ型のウェル領域１４、Ｎ＋型ソース領域１８及び第１Ｐ＋型領域３０がそれぞれ設けられている。ウェル領域１４、Ｎ＋型ソース領域１８及び第１Ｐ＋型領域３０は、それぞれ、ＧａＮ基板１０の表面１０ａから所定の深さに不純物がイオン注入され、熱処理により不純物が活性化された領域である。
In the vertical MOSFET 1, the GaN substrate 10 may contain one or more elements of aluminum (Al) and indium (In). The GaN substrate 10 may be an alloy semiconductor containing trace amounts of Al and In in GaN, that is, AlxInyGa1-x-yN (0≦x<1, 0≦y<1). Note that GaN is the case where x=y=0 in AlxInyGa1-x-yN.
A drift region 12, a P-type well region 14, an N+ type source region 18, and a first P+ type region 30 are provided on the GaN substrate 10. The well region 14, the N+ type source region 18, and the first P+ type region 30 are each formed by ion-implanting impurities to a predetermined depth from the surface 10a of the GaN substrate 10 and activating the impurities by heat treatment.
例えば、Ｐ型のウェル領域１４内であって、Ｎ＋型ソース領域１８下に第１Ｐ＋型領域３０が設けられている。図３Ａ及び図３Ｂに示すように、第１Ｐ＋型領域３０は、Ｎ＋型ソース領域１８及びＰ型のウェル領域１４に上下から挟まれており、Ｎ＋型ソース領域１８及びウェル領域１４とそれぞれ接している。ウェル領域１４よりも第１Ｐ＋型領域３０の方が、Ｐ型の不純物濃度が高い。ウェル領域１４及び第１Ｐ＋型領域３０は、アクセプタ元素として、Ｍｇ及びＢｅの少なくとも一方を含む。
一例を挙げると、ウェル領域１４及び第１Ｐ＋型領域３０は、アクセプタ元素としてＭｇを含む。ウェル領域１４におけるＭｇ濃度は、１×１０１６ｃｍ－３以上３×１０１８ｃｍ－３以下である。第１Ｐ＋型領域３０におけるＭｇ濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
For example, a first P+ type region 30 is provided in the P-type well region 14 below the N+ type source region 18. As shown in Figures 3A and 3B, the first P+ type region 30 is sandwiched between the N+ type source region 18 and the P-type well region 14 from above and below, and is in contact with the N+ type source region 18 and the well region 14, respectively. The first P+ type region 30 has a higher P-type impurity concentration than the well region 14. The well region 14 and the first P+ type region 30 contain at least one of Mg and Be as an acceptor element.
As an example, the well region 14 and the first P+ type region 30 contain Mg as an acceptor element. The Mg concentration in the well region 14 is not less than 1×10 16 cm −3 and not more than 3×10 18 cm −3 . The Mg concentration in the first P+ type region 30 is not less than 1×10 19 cm −3 and not more than 1×10 21 cm −3 .
ドリフト領域１２はＮ－型の領域である。Ｎ－型のドリフト領域１２よりもＮ＋型ソース領域１８の方が、Ｎ型の不純物濃度が高い。ドリフト領域１２及びＮ＋型ソース領域１８は、Ｎ型の不純物として、例えばＳｉを含む。例えば、ドリフト領域１２のＮ型の不純物濃度は、ＧａＮ基板１０のＮ型の不純物濃度と同じである。この場合、ドリフト領域１２には、Ｎ型の不純物がイオン注入されていなくてもよい。ドリフト領域１２におけるＳｉの濃度は、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下である。 The drift region 12 is an N- type region. The N+ type source region 18 has a higher N- type impurity concentration than the N- type drift region 12. The drift region 12 and the N+ type source region 18 contain, for example, Si as an N- type impurity. For example, the N- type impurity concentration in the drift region 12 is the same as the N- type impurity concentration in the GaN substrate 10. In this case, the drift region 12 does not need to be ion-implanted with N- type impurities. The Si concentration in the drift region 12 is 1×10 15 cm -3 or more and 1×10 17 cm -3 or less.
Ｎ＋型ソース領域１８は、ウェル領域１４の表面（すなわち、ウェル領域１４内であって、ＧａＮ基板１０の表面１０ａ）側に設けられている。Ｎ＋型ソース領域１８は、ウェル領域１４の表面側にＳｉがイオン注入され、熱処理によりＳｉが活性化されることにより形成される。Ｎ＋型ソース領域１８におけるＳｉの濃度は、１×１０１９ｃｍ－３以上１×１０２２ｃｍ－３以下である。 The N+ type source region 18 is provided on the surface side of the well region 14 (i.e., on the surface 10a of the GaN substrate 10 within the well region 14). The N+ type source region 18 is formed by implanting Si ions into the surface side of the well region 14 and activating the Si by heat treatment. The Si concentration in the N+ type source region 18 is 1×10 19 cm −3 or more and 1×10 22 cm −3 or less.
Ｎ＋型ソース領域１８の上部は、ＧａＮ基板１０の表面１０ａに露出している。Ｎ＋型ソース領域１８は、Ｘ軸方向における一方の側部と、Ｘ軸方向において一方の反対側に位置する他方の側部とを有する。Ｎ＋型ソース領域１８の一方の側部と他方の側部はウェル領域１４にそれぞれ接している。また、Ｎ＋型ソース領域１８の底部の一部又は全部は、第１Ｐ＋型領域３０に接している。縦型ＭＯＳＦＥＴ１のチャネルは、ウェル領域１４であって、Ｎ＋型ソース領域１８の一方の側部又は他方の側部と隣接する領域に形成される。以下の説明では、ウェル領域１４であって、縦型ＭＯＳＦＥＴ１のチャネルが形成される領域をチャネル領域という。 The upper portion of the N+ type source region 18 is exposed on the surface 10a of the GaN substrate 10. The N+ type source region 18 has one side in the X-axis direction and the other side located opposite the one in the X-axis direction. One side and the other side of the N+ type source region 18 are in contact with the well region 14. In addition, part or all of the bottom of the N+ type source region 18 is in contact with the first P+ type region 30. The channel of the vertical MOSFET 1 is formed in the well region 14, in a region adjacent to one side or the other side of the N+ type source region 18. In the following description, the region of the well region 14 in which the channel of the vertical MOSFET 1 is formed is referred to as the channel region.
図２に示すように、ウェル領域１４、第１Ｐ＋型領域３０及びＮ＋型ソース領域１８は、例えば、Ｙ軸方向に延伸するストライプ形状を有する。
ドリフト領域１２の上部（以下、上部領域）１２１は、ＧａＮ基板１０の表面１０ａに露出している。上部領域１２１は、表面１０ａにおいてゲート絶縁膜２１と接している。上部領域１２１は、Ｙ軸方向で向かい合う一対のウェル領域１４間に位置する。上部領域１２１はＪＦＥＴ領域と呼んでもよい。上部領域１２１は、Ｎ－型ではなく、Ｎ型であってもよい。これにより、縦型ＭＯＳＦＥＴ１のオン抵抗を低減することができる。
As shown in FIG. 2, the well region 14, the first P+ type region 30, and the N+ type source region 18 have, for example, a stripe shape extending in the Y-axis direction.
An upper portion (hereinafter referred to as the upper region) 121 of the drift region 12 is exposed on the surface 10a of the GaN substrate 10. The upper region 121 is in contact with the gate insulating film 21 on the surface 10a. The upper region 121 is located between a pair of well regions 14 facing each other in the Y-axis direction. The upper region 121 may also be called a JFET region. The upper region 121 may be N-type instead of N-type. This allows the on-resistance of the vertical MOSFET 1 to be reduced.
ドリフト領域１２の下部（以下、下部領域）１２２は、ウェル領域１４の底部と接している。下部領域１２２は、上部領域１２１とドレイン電極２７との間、及び、ウェル領域１４とドレイン電極２７との間にそれぞれ位置する。下部領域１２２は、Ｘ軸方向で繰り返される複数の縦型ＭＯＳＦＥＴ１（すなわち、複数の単位構造）間で、Ｘ軸方向に連続して設けられている。
ドリフト領域１２は、ドレイン電極２７とチャネル領域との間の電流経路として機能する。第１Ｐ＋型領域３０は、ソース電極２５とＰ型のウェル領域１４との間でオーミック性に優れたオーミック接続を取るための領域である。
A lower portion 122 of the drift region 12 (hereinafter referred to as the lower portion) is in contact with the bottom of the well region 14. The lower portion 122 is located between the upper portion 121 and the drain electrode 27, and between the well region 14 and the drain electrode 27. The lower portion 122 is provided continuously in the X-axis direction between a plurality of vertical MOSFETs 1 (i.e., a plurality of unit structures) repeated in the X-axis direction.
The drift region 12 functions as a current path between the drain electrode 27 and the channel region. The first P+ type region 30 is a region for establishing an ohmic connection with excellent ohmic properties between the source electrode 25 and the P type well region 14.
すなわち、第１Ｐ＋型領域３０は、トンネル接合により、Ｎ＋型ソース領域１８とＰ型のウェル領域１４との間でオーミック接続を実現させる。ソース電極２５とＮ＋型ソース領域１８との間、及び、Ｎ＋型ソース領域１８とＰ型のウェル領域１４との間がそれぞれオーミック接触であるため、ソース電極２５とＰ型のウェル領域１４との間がオーミック接続となる。ソース電極２５は、Ｎ＋型ソース領域１８と第１Ｐ＋型領域３０とを介して、Ｐ型のウェル領域１４とオーミック接続を取ることができる。なお、Ｎ＋型ソース領域１８と第１Ｐ＋型領域３０は、ゲートオフ時の正孔引き抜き経路としても機能する。 In other words, the first P+ type region 30 establishes an ohmic connection between the N+ type source region 18 and the P type well region 14 through a tunnel junction. Because there is ohmic contact between the source electrode 25 and the N+ type source region 18, and between the N+ type source region 18 and the P type well region 14, there is also an ohmic connection between the source electrode 25 and the P type well region 14. The source electrode 25 can establish an ohmic connection with the P type well region 14 via the N+ type source region 18 and the first P+ type region 30. The N+ type source region 18 and the first P+ type region 30 also function as a hole extraction path when the gate is off.
ゲート絶縁膜２１は、例えばシリコン酸化膜（ＳｉＯ２膜）である。ゲート絶縁膜２１は、例えば平坦な表面１０ａ上に設けられる。
ゲート電極２３は、ゲート絶縁膜２１を介してチャネル領域の上方に設けられている。例えば、ゲート電極２３は、平坦なゲート絶縁膜２１上に設けられたプレーナ型である。ゲート電極２３は、ゲートパッド１１２と異なる材料で形成されている。ゲート電極２３は不純物をドープしたポリシリコンで形成され、ゲートパッド１１２はＡｌまたはＡｌ‐Ｓｉの合金で形成されている。
The gate insulating film 21 is, for example, a silicon oxide film (SiO 2 film) and is provided on, for example, the flat surface 10a.
The gate electrode 23 is provided above the channel region via the gate insulating film 21. For example, the gate electrode 23 is a planar type provided on the flat gate insulating film 21. The gate electrode 23 is formed of a material different from that of the gate pad 112. The gate electrode 23 is formed of polysilicon doped with impurities, and the gate pad 112 is formed of Al or an Al-Si alloy.
ソース電極２５は、ＧａＮ基板１０の表面１０ａ上に設けられている。ソース電極２５は、Ｎ＋型ソース領域１８の一部と接している。ソース電極２５は、図示しない層間絶縁膜を介してゲート電極２３上にも設けられてもよい。層間絶縁膜は、ゲート電極２３とソース電極２５とが電気的に接続しないように、ゲート電極２３の上部及び側部を覆ってもよい。 The source electrode 25 is provided on the surface 10a of the GaN substrate 10. The source electrode 25 is in contact with a portion of the N+ type source region 18. The source electrode 25 may also be provided on the gate electrode 23 via an interlayer insulating film (not shown). The interlayer insulating film may cover the top and sides of the gate electrode 23 so that the gate electrode 23 and source electrode 25 are not electrically connected.
ソース電極２５は、Ｎ＋型ソース領域１８とオーミック接触することができる材料で構成されており、例えばソースパッド１１４と同一の材料で構成されている。一例を示すと、ソース電極２５は、ＡｌまたはＡｌ－Ｓｉの合金で構成されており、ソースパッド１１４を兼ねている。ソース電極２５は、ＧａＮ基板１０の表面１０ａとＡｌ（または、Ａｌ－Ｓｉ）との間にバリアメタル層を有してもよい。バリアメタル層の材料としてチタン（Ｔｉ）を使用してもよい。
ドレイン電極２７は、ＧａＮ基板１０の裏面１０ｂ側に設けられており、裏面１０ｂに接している。ドレイン電極２７は、ＧａＮ基板１０の裏面１０ｂとオーミック接触することができる材料で構成されており、例えばソース電極２５と同様の材料で構成されている。
The source electrode 25 is made of a material that can make ohmic contact with the N+ type source region 18, and is made of, for example, the same material as the source pad 114. As an example, the source electrode 25 is made of Al or an Al-Si alloy, and also serves as the source pad 114. The source electrode 25 may have a barrier metal layer between the surface 10a of the GaN substrate 10 and the Al (or Al-Si). Titanium (Ti) may be used as the material for the barrier metal layer.
The drain electrode 27 is provided on the rear surface 10b side of the GaN substrate 10 and is in contact with the rear surface 10b. The drain electrode 27 is made of a material that can make ohmic contact with the rear surface 10b of the GaN substrate 10, and is made of, for example, the same material as the source electrode 25.
図３Ａにおいて、ゲート端子、ソース端子及びドレイン端子を、それぞれＧ、Ｄ及びＳで示す。例えば、ゲート端子Ｇを介してゲート電極２３に閾値電圧以上の電位が与えられると、チャネル領域に反転層が形成される。チャネル領域に反転層が形成されている状態で、ドレイン電極２７に所定の高電位が与えられ、かつ、ソース電極２５に低電位（例えば、接地電位）が与えられると、ドレイン端子Ｄからソース端子Ｓへ電流が流れる。また、ゲート電極２３に閾値電圧よりも低い電位が与えられるとチャネル領域に反転層は形成されず、電流は遮断される。これにより、縦型ＭＯＳＦＥＴ１は、ソース端子Ｓ及びドレイン端子Ｄ間における電流をスイッチングすることができる。 In Figure 3A, the gate terminal, source terminal, and drain terminal are indicated by G, D, and S, respectively. For example, when a potential equal to or greater than the threshold voltage is applied to the gate electrode 23 via the gate terminal G, an inversion layer is formed in the channel region. With the inversion layer formed in the channel region, when a predetermined high potential is applied to the drain electrode 27 and a low potential (e.g., ground potential) is applied to the source electrode 25, current flows from the drain terminal D to the source terminal S. Furthermore, when a potential lower than the threshold voltage is applied to the gate electrode 23, no inversion layer is formed in the channel region and the current is blocked. This allows the vertical MOSFET 1 to switch current between the source terminal S and the drain terminal D.
第１Ｐ＋型領域３０では、Ｍｇの偏析が抑制されている。例えば、Ｍｇ偏析を、ロッド状Ｍｇ偏析と非ロッド状Ｍｇ偏析とに分類する。ロッド状Ｍｇ偏析は、一方向への長さが３０ｎｍ以上で、Ｍｇ濃度が５×１０２０ｃｍ－３以上の偏析である。非ロッド状Ｍｇ偏析は、一方向への長さが３０ｎｍ未満で、Ｍｇ濃度が５×１０２０ｃｍ－３以上の偏析である。第１Ｐ＋型領域３０におけるロッド状アクセプタ偏析の密度は１×１０１４ｃｍ－３以下であり、非ロッド状アクセプタ偏析の密度は１×１０１５ｃｍ－３未満となっている。 In the first P+ type region 30, Mg segregation is suppressed. For example, Mg segregation is classified into rod-shaped Mg segregation and non-rod-shaped Mg segregation. Rod-shaped Mg segregation is segregation with a length in one direction of 30 nm or more and a Mg concentration of 5×10 20 cm −3 or more. Non-rod-shaped Mg segregation is segregation with a length in one direction of less than 30 nm and a Mg concentration of 5×10 20 cm −3 or more. The density of the rod-shaped acceptor segregation in the first P+ type region 30 is 1×10 14 cm −3 or less, and the density of the non-rod-shaped acceptor segregation is less than 1×10 15 cm −3 .
これは、後述するように、第１Ｐ＋型形成領域３０´（図４Ｄ参照参照）にイオン注入されたＭｇを熱処理で活性化する際に、予め、Ｎ＋型ソース領域１８を第１Ｐ＋型形成領域３０´に隣接して形成しておくことで実現される。第１Ｐ＋型形成領域３０´にＮ＋型ソース領域１８を接触させることで、第１Ｐ＋型形成領域３０´に空乏層を生じさせ、空乏層におけるフェルミ準位が価電子帯に近づくことを抑制している（より好ましくは、伝導帯に近づけている）。これにより、第１Ｐ＋型領域３０のＭｇ偏析を抑制している。Ｍｇの偏析が抑制されることによって、高濃度で、濃度のばらつきが小さいＰ＋型化が実現される。 As described below, this is achieved by forming an N+ type source region 18 adjacent to the first P+ type formation region 30' beforehand when activating the Mg ions implanted into the first P+ type formation region 30' (see Figure 4D) by heat treatment. By contacting the N+ type source region 18 with the first P+ type formation region 30', a depletion layer is generated in the first P+ type formation region 30', preventing the Fermi level in the depletion layer from approaching the valence band (more preferably, the conduction band). This prevents Mg segregation in the first P+ type region 30. By suppressing Mg segregation, a high concentration of P+ type with small concentration variation is achieved.
また、Ｎ＋型ソース領域１８におけるドナー元素（例えば、Ｓｉ）の濃度は、第１Ｐ＋型領域３０におけるＭｇ濃度以上の値となっている。これにより、Ｎ＋型ソース領域１８から第１Ｐ＋型領域３０側へ空乏層は広く拡がり易く、Ｍｇ濃度が高い第１Ｐ＋型領域３０が広く形成され易くなっている。
第１Ｐ＋型領域３０は、Ｍｇ濃度が高く、Ｍｇ濃度のばらつきも小さいため、Ｎ＋型ソース領域１８とＰ型のウェル領域１４との間をトンネル接合することができ、ソース電極とウェル領域１４との間でオーミック接続を実現することができる。
なお、図３Ｂにおいて、Ｎ＋型ソース領域１８の深さｄ１８は、例えば１ｎｍ以上５００ｎｍ以下であり、一例を示すと数ｎｍから数十ｎｍの範囲である。第１Ｐ＋型領域３０の厚さｔ３０は、例えば、１ｎｍ以上２５ｎｍ以下である。
Furthermore, the concentration of the donor element (e.g., Si) in the N+ type source region 18 is equal to or greater than the Mg concentration in the first P+ type region 30. This makes it easier for the depletion layer to spread widely from the N+ type source region 18 toward the first P+ type region 30, and makes it easier for the first P+ type region 30 with a high Mg concentration to be formed widely.
Since the first P+ type region 30 has a high Mg concentration and small variation in the Mg concentration, a tunnel junction can be formed between the N+ type source region 18 and the P type well region 14, and an ohmic connection can be realized between the source electrode and the well region 14.
3B , the depth d18 of the N+ type source region 18 is, for example, 1 nm or more and 500 nm or less, for example, in the range of several nm to several tens of nm. The thickness t30 of the first P+ type region 30 is, for example, 1 nm or more and 25 nm or less.
（製造方法）
次に、本発明の実施形態１に係るＧａＮ半導体装置１００の製造方法について説明する。図４Ａから図４Ｆは、本発明の実施形態１に係るＧａＮ半導体装置１００の製造方法を工程順に示す断面図である。ＧａＮ半導体装置１００は、成膜装置、露光装置、エッチング装置、イオン注入装置、熱処理装置など、各種の装置によって製造される。以下、これらの装置を、製造装置と総称する。
(Manufacturing method)
Next, a method for manufacturing the GaN semiconductor device 100 according to the first embodiment of the present invention will be described. Figures 4A to 4F are cross-sectional views showing the manufacturing method for the GaN semiconductor device 100 according to the first embodiment of the present invention in the order of steps. The GaN semiconductor device 100 is manufactured using various types of equipment, such as a film formation apparatus, an exposure apparatus, an etching apparatus, an ion implantation apparatus, and a heat treatment apparatus. Hereinafter, these apparatuses will be collectively referred to as manufacturing equipment.
まず、製造装置は、ウェル領域１４（図３Ａ参照）を形成するためのイオン注入を行う。例えば、製造装置は、ウェル領域１４が形成される領域（以下、ウェル形成領域）１４´の上方を開口し、その他の領域の上方を覆うマスク（図示せず）をＧａＮ基板１０上に形成し、このマスクが形成されたＧａＮ基板１０にアクセプタ元素としてＭｇをイオン注入する。マスクは、例えばレジストパターンである。イオン注入後、製造装置は、ＧａＮ基板１０上からマスクを除去する。 First, the manufacturing equipment performs ion implantation to form the well region 14 (see Figure 3A). For example, the manufacturing equipment forms a mask (not shown) on the GaN substrate 10 that opens above the region where the well region 14 will be formed (hereinafter referred to as the well formation region) 14' and covers the tops of the other regions, and then ions of Mg as an acceptor element are implanted into the GaN substrate 10 with this mask formed. The mask is, for example, a resist pattern. After the ion implantation, the manufacturing equipment removes the mask from the GaN substrate 10.
ウェル領域１４を形成するためのイオン注入工程では、Ｎ＋型ソース領域１８及び第１Ｐ＋型領域３０（図３Ａ参照）の各々よりもウェル領域１４の方が、ＧａＮ基板１０の表面１０ａから深く形成されるように、Ｍｇの注入エネルギー（加速電圧）が設定される。このイオン注入工程は、加速エネルギーが１条件である一段イオン注入で行ってもよいし、加速エネルギーが複数条件ある多段イオン注入で行ってもよい。また、このイオン注入工程では、ウェル領域１４におけるＭｇ濃度が１×１０１６ｃｍ－３以上３×１０１８ｃｍ－３以下となるように、Ｍｇのドーズ量が設定される。 In the ion implantation step for forming the well region 14, the Mg implantation energy (acceleration voltage) is set so that the well region 14 is formed deeper from the surface 10a of the GaN substrate 10 than the N+ type source region 18 and the first P+ type region 30 (see FIG. 3A ). This ion implantation step may be performed as a single-stage ion implantation with one acceleration energy condition, or as a multi-stage ion implantation with multiple acceleration energy conditions. Furthermore, in this ion implantation step, the Mg dose is set so that the Mg concentration in the well region 14 is 1×10 16 cm −3 or more and 3×10 18 cm −3 or less.
次に、製造装置は、Ｎ＋型ソース領域１８（図３Ａ参照）を形成するためのイオン注入を行う。例えば、製造装置は、Ｎ＋型ソース領域１８が形成される領域（以下、ソース形成領域１８´）の上方を開口し、その他の領域の上方を覆うマスク（図示せず）をＧａＮ基板１０上に形成し、このマスクが形成されたＧａＮ基板１０にドナー元素としてＳｉをイオン注入する。マスクは、例えばレジストパターンである。イオン注入後、製造装置は、ＧａＮ基板１０上からマスクを除去する。 Next, the manufacturing equipment performs ion implantation to form the N+ type source region 18 (see Figure 3A). For example, the manufacturing equipment forms a mask (not shown) on the GaN substrate 10 that opens above the region where the N+ type source region 18 will be formed (hereinafter referred to as the source formation region 18') and covers the tops of the other regions, and then ions of Si as a donor element are implanted into the GaN substrate 10 with this mask formed. The mask is, for example, a resist pattern. After the ion implantation, the manufacturing equipment removes the mask from the GaN substrate 10.
Ｎ＋型ソース領域１８を形成するためのイオン注入工程では、Ｎ＋型ソース領域１８の深さｄ１８（図３Ｂ参照）が１ｎｍ以上５００ｎｍ以下となるように、Ｓｉの注入エネルギー（加速電圧）が設定される。
また、Ｎ＋型ソース領域１８を形成するためのイオン注入工程では、Ｎ＋型ソース領域１８におけるＳｉ濃度が、第１Ｐ＋型領域３０におけるＭｇ濃度以上の値となるように、Ｓｉのドーズ量が設定される。例えば、Ｎ＋型ソース領域１８におけるＳｉ濃度が１×１０１９ｃｍ－３以上１×１０２２ｃｍ－３以下となるように、Ｓｉのドーズ量が設定される。
In the ion implantation process for forming the N+ type source region 18, the Si implantation energy (acceleration voltage) is set so that the depth d18 (see FIG. 3B) of the N+ type source region 18 is 1 nm or more and 500 nm or less.
Furthermore, in the ion implantation step for forming the N+ type source region 18, the dose of Si is set so that the Si concentration in the N+ type source region 18 is equal to or greater than the Mg concentration in the first P+ type region 30. For example, the dose of Si is set so that the Si concentration in the N+ type source region 18 is equal to or greater than 1×10 19 cm −3 and equal to or less than 1×10 22 cm −3 .
次に、製造装置は、ＧａＮ基板１０に最大温度が１２００℃以下の熱処理を施す。この熱処理は、例えば急速加熱処理である。この熱処理によりＧａＮ基板１０にイオン注入されたＭｇとＳｉとが活性化され、図４Ｂに示すように、ＧａＮ基板１０にＰ型のウェル領域１４とＮ＋型ソース領域１８とが形成されるとともに、ドリフト領域１２が画定される。また、この熱処理により、ＧａＮ基板１０において、Ｍｇ及びＳｉのイオン注入により生じた欠陥をある程度回復することができる。なお、この熱処理は、ＧａＮ基板１０上に保護膜（図示せず）を形成した状態で行ってもよい。保護膜として、例えば窒化アルミニウム（ＡｌＮ）又は窒化シリコン（ＳｉＮ）を用いてよい。この保護膜は、熱処理後に除去する。 Next, the manufacturing equipment subjects the GaN substrate 10 to a heat treatment at a maximum temperature of 1200°C or less. This heat treatment is, for example, a rapid thermal treatment. This heat treatment activates the Mg and Si ions implanted into the GaN substrate 10, forming a P-type well region 14 and an N+ source region 18 in the GaN substrate 10 and defining the drift region 12, as shown in FIG. 4B. This heat treatment also allows defects in the GaN substrate 10 caused by the Mg and Si ion implantation to be repaired to some extent. Note that this heat treatment may be performed with a protective film (not shown) formed on the GaN substrate 10. The protective film may be made of, for example, aluminum nitride (AlN) or silicon nitride (SiN). This protective film is removed after the heat treatment.
次に、図４Ｃに示すように、製造装置は、第１Ｐ＋型領域３０（図３Ａ参照）が形成される領域（以下、第１Ｐ＋型形成領域）３０´の上方を開口し、その他の領域の上方を覆うマスク５２をＧａＮ基板１０上に形成する。マスク５２は、例えばレジストパターンである。
図４Ｃに示すように、第１Ｐ＋型形成領域３０´は、Ｎ＋型ソース領域１８と一部が重なるように設定されてもよい。この場合、第１Ｐ＋型形成領域３０´であってＮ＋型ソース領域１８下に位置する領域（すなわち、Ｎ＋型ソース領域１８と重ならない領域）に空乏層が形成され、この空乏層が形成された領域に第１Ｐ＋型領域３０が形成される。
4C , the manufacturing equipment forms a mask 52 on the GaN substrate 10. The mask 52 opens above a region 30′ where the first P+ region 30 (see FIG. 3A ) will be formed (hereinafter referred to as the first P+ type formation region) and covers the tops of the other regions. The mask 52 is, for example, a resist pattern.
4C , the first P+ type formation region 30′ may be set to partially overlap with the N+ type source region 18. In this case, a depletion layer is formed in a region of the first P+ type formation region 30′ located below the N+ type source region 18 (i.e., a region that does not overlap with the N+ type source region 18), and the first P+ type region 30 is formed in the region where this depletion layer is formed.
次に、製造装置は、マスク５２が形成されたＧａＮ基板１０にアクセプタ元素としてＭｇをイオン注入する。イオン注入後、製造装置は、ＧａＮ基板１０上からマスク５２を除去する。
第１Ｐ＋型領域３０を形成するためのイオン注入工程では、第１Ｐ＋型領域３０がＮ＋型ソース領域１８下に形成されるように、Ｍｇの注入エネルギー（加速電圧）が設定される。すなわち、第１Ｐ＋型領域３０を形成するためのイオン注入工程では、ＧａＮ基板１０の表面１０ａからの深さがＮ＋型ソース領域１８の底部よりも深い位置であり、かつＮ＋型ソース領域１８との接触により空乏層が形成される領域にＭｇが注入されるように、Ｍｇの注入エネルギー（加速電圧）が設定される。
Next, the manufacturing equipment ions-implants Mg as an acceptor element into the GaN substrate 10 on which the mask 52 has been formed. After the ion implantation, the manufacturing equipment removes the mask 52 from the GaN substrate 10.
In the ion implantation step for forming the first P+ type region 30, the implantation energy (acceleration voltage) of Mg is set so that the first P+ type region 30 is formed below the N+ type source region 18. That is, in the ion implantation step for forming the first P+ type region 30, the implantation energy (acceleration voltage) of Mg is set so that the depth from the surface 10a of the GaN substrate 10 is deeper than the bottom of the N+ type source region 18 and that Mg is implanted into a region where a depletion layer is formed by contact with the N+ type source region 18.
また、第１Ｐ＋型領域３０を形成するためのイオン注入工程では、第１Ｐ＋型領域３０におけるＭｇ濃度が、Ｎ＋型ソース領域１８におけるＳｉ濃度以下の値となるように、Ｍｇのドーズ量が設定される。例えば、第１Ｐ＋型領域３０におけるＭｇ濃度が１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下となるように、Ｍｇのドーズ量が設定される。 Furthermore, in the ion implantation step for forming the first P+ type region 30, the dose of Mg is set so that the Mg concentration in the first P+ type region 30 is equal to or lower than the Si concentration in the N+ type source region 18. For example, the dose of Mg is set so that the Mg concentration in the first P+ type region 30 is equal to or higher than 1×10 19 cm −3 and equal to or lower than 1×10 21 cm −3 .
次に、図４Ｄに示すように、製造装置は、ＧａＮ基板１０上に保護膜５３を形成する。保護膜５３は、例えば、ＡｌＮ又はＳｉＮである。
次に、製造装置は、保護膜５３で覆われたＧａＮ基板１０に、最大温度が１３００℃以上２０００℃以下の熱処理を施す。この熱処理は、例えば急速加熱処理である。この熱処理によりＧａＮ基板１０にイオン注入されたＭｇが活性化され、図４Ｅに示すように、ＧａＮ基板１０に、第１Ｐ＋型領域３０が形成される。また、この熱処理により、ＧａＮ基板１０において、Ｍｇのイオン注入により生じた欠陥をある程度回復することができる。熱処理後、製造装置は、ＧａＮ基板１０の表面１０ａ上から保護膜５３を除去する。
4D, the manufacturing equipment then forms a protective film 53 on the GaN substrate 10. The protective film 53 is, for example, AlN or SiN.
Next, the manufacturing equipment subjects the GaN substrate 10 covered with the protective film 53 to a heat treatment at a maximum temperature of 1300°C or higher and 2000°C or lower. This heat treatment is, for example, a rapid thermal treatment. This heat treatment activates the Mg ions implanted into the GaN substrate 10, and as shown in FIG. 4E, a first P+ type region 30 is formed in the GaN substrate 10. This heat treatment also allows defects in the GaN substrate 10 caused by the Mg ion implantation to be repaired to some extent. After the heat treatment, the manufacturing equipment removes the protective film 53 from the surface 10a of the GaN substrate 10.
次に、図４Ｆに示すように、製造装置は、ＧａＮ基板１０上にゲート絶縁膜２１を形成する。次に、製造装置は、ゲート電極２３とソース電極２５とを形成する。次に、製造装置は、ゲート電極２３とソース電極２５とが覆わるようにＧａＮ基板１０の表面１０ａ上に層間絶縁膜（図示せず）を形成する。次に、製造装置は、ゲート電極２３に電気的に接続するゲートパッド１１２（図１参照）と、ソース電極２５に電気的に接続するソースパッド１１４（図１参照）とを形成する。その後、製造装置は、ＧａＮ基板１０の裏面１０ｂにドレイン電極２７を形成する。このような工程を経て、縦型ＭＯＳＦＥＴ１を備えるＧａＮ半導体装置１００（図３Ａ参照）が完成する。 Next, as shown in FIG. 4F, the manufacturing equipment forms a gate insulating film 21 on the GaN substrate 10. Next, the manufacturing equipment forms a gate electrode 23 and a source electrode 25. Next, the manufacturing equipment forms an interlayer insulating film (not shown) on the front surface 10a of the GaN substrate 10 so as to cover the gate electrode 23 and the source electrode 25. Next, the manufacturing equipment forms a gate pad 112 (see FIG. 1) electrically connected to the gate electrode 23 and a source pad 114 (see FIG. 1) electrically connected to the source electrode 25. After that, the manufacturing equipment forms a drain electrode 27 on the back surface 10b of the GaN substrate 10. Through these processes, a GaN semiconductor device 100 (see FIG. 3A) including a vertical MOSFET 1 is completed.
（ＧａＮに生じる空乏層のフェルミ準位）
図５は、Ｎ型ＧａＮとＰ型ＧａＮとの接触部及びその近傍のバンド図であって、Ｐ型ＧａＮにイオン注入されたアクセプタ元素（例えば、Ｍｇ）を活性化するための熱処理前と熱処理後の、価電子帯Ｅｖ、伝導帯Ｅｃ、フェルミ準位Ｅｆを示す図である。なお、図５の熱処理前及び熱処理後のＮ型ＧａＮは、本実施形態のＮ＋型ソース領域１８に相当する。また、図５の熱処理前のＰ型ＧａＮは本実施形態の第１Ｐ＋型形成領域３０´に相当し、熱処理後のＰ型ＧａＮは本実施形態の第１Ｐ＋型領域３０に相当する。
(Fermi level of the depletion layer occurring in GaN)
5 is a band diagram of the contact portion between N-type GaN and P-type GaN and its vicinity, showing the valence band Ev, the conduction band Ec, and the Fermi level Ef before and after heat treatment for activating an acceptor element (e.g., Mg) ion-implanted into the P-type GaN. The N-type GaN before and after heat treatment in FIG. 5 corresponds to the N+ type source region 18 in this embodiment. The P-type GaN before heat treatment in FIG. 5 corresponds to the first P+ type formation region 30' in this embodiment, and the P-type GaN after heat treatment corresponds to the first P+ type region 30 in this embodiment.
図５に示すように、Ｎ型ＧａＮとＰ型ＧａＮとの接触部には空乏層が生じる。空乏層でバンド構造は曲がり、Ｎ型ＧａＮのフェルミ準位ＥｆとＰ型ＧａＮのフェルミ準位Ｅｆとが一致している。この状態で熱処理を施すと、Ｐ型ＧａＮではＭｇが活性化されてフェルミ準位が価電子帯に近づくが、空乏層ではバンド構造が曲がっている。このため、Ｐ型ＧａＮにおいて空乏層が生じている領域では、空乏層が生じていない領域と比べて、フェルミ準位Ｅｆの価電子帯への接近が抑制される。 As shown in Figure 5, a depletion layer occurs at the contact point between N-type GaN and P-type GaN. The depletion layer bends the band structure, and the Fermi level Ef of N-type GaN coincides with the Fermi level Ef of P-type GaN. When heat treatment is performed in this state, Mg is activated in the P-type GaN, causing the Fermi level to approach the valence band, but the band structure is bent in the depletion layer. Therefore, in areas where a depletion layer occurs in P-type GaN, the Fermi level Ef is prevented from approaching the valence band compared to areas where a depletion layer does not occur.
図６は、Ｎ型ＧａＮが周囲に無い場合のＰ型ＧａＮのバンド図であって、アクセプタ元素を活性化するための熱処理前と熱処理後の、価電子帯Ｅｖ、伝導帯Ｅｃ、フェルミ準位Ｅｆを示す図である。Ｎ型ＧａＮが周囲に無い場合は、図６に示すようにＰ型ＧａＮに空乏層は生じず、空乏層におけるバンド構造の曲がりも生じない。絶縁膜で覆われたＰ型ＧａＮに熱処理を施すと、Ｐ型ＧａＮにイオン注入されたアクセプタ元素（例えば、Ｍｇ）は活性化され、Ｐ型ＧａＮのフェルミ準位は価電子帯に近づく。 Figure 6 is a band diagram of p-type GaN without surrounding n-type GaN, showing the valence band Ev, conduction band Ec, and Fermi level Ef before and after heat treatment to activate the acceptor element. When there is no surrounding n-type GaN, no depletion layer is formed in the p-type GaN, as shown in Figure 6, and no bending of the band structure occurs in the depletion layer. When p-type GaN covered with an insulating film is subjected to heat treatment, the acceptor element (e.g., Mg) ion-implanted into the p-type GaN is activated, and the Fermi level of the p-type GaN approaches the valence band.
（フェルミ準位の制御によるＭｇ偏析の抑制）
図７は、ＧａＮにおけるＭｇアクセプタの形成エネルギー等とＧａＮのフェルミ準位との関係を示すグラフである。このグラフは、第一原理計算で算出されたデータである。図７の横軸はフェルミ準位Ｅｆ（ｅＶ）を示し、図７の縦軸はエネルギー（ｅＶ）を示す。図７の実線（ａ）は、Ｍｇアクセプタの形成エネルギー（すなわち、ＧａＮのＧａサイトにＭｇを入れるために要するエネルギー）と、ＧａＮのフェルミ準位Ｅｆとの関係を示している。図７の破線（ｂ）は、ＧａＮの格子間にＧａが入るのに要するエネルギーと、ＧａＮのフェルミ準位Ｅｆとの関係を示す。
(Suppression of Mg segregation by controlling the Fermi level)
Fig. 7 is a graph showing the relationship between the formation energy of Mg acceptors in GaN and the Fermi level of GaN. This graph is data calculated using first-principles calculations. The horizontal axis of Fig. 7 represents the Fermi level Ef (eV), and the vertical axis of Fig. 7 represents energy (eV). The solid line (a) in Fig. 7 shows the relationship between the formation energy of Mg acceptors (i.e., the energy required to insert Mg into the Ga site of GaN) and the Fermi level Ef of GaN. The dashed line (b) in Fig. 7 shows the relationship between the energy required to insert Ga into the lattice of GaN and the Fermi level Ef of GaN.
図７において、フェルミ準位Ｅｆが０（ｅＶ）に近づくほど（すなわち、フェルミ準位Ｅｆが価電子帯に近づき、ＧａＮの導電型がＰ型に近づくほど）、Ｍｇアクセプタの形成エネルギーは大きくなる。また、フェルミ準位が０（ｅＶ）に近づくほど、ＧａＮの格子間にＧａが入るのに要するエネルギーは小さくなる。
図７のグラフから、ＧａＮのフェルミ準位が価電子帯に近づき、ＧａＮの導電型がＰ型に近づくほど、Ｍｇは活性化され難くなり、アクセプタとして機能し難くなることがわかる。換言すると、ＧａＮのフェルミ準位が伝導帯に近づき、ＧａＮの導電型がＮ型に近づくほど、Ｍｇは活性化され易くなり、アクセプタとして機能し易くなることがわかる。
7, the closer the Fermi level E is to 0 (eV) (i.e., the closer the Fermi level E is to the valence band and the closer the conductivity type of GaN is to P-type), the greater the energy required to form Mg acceptors. Also, the closer the Fermi level is to 0 (eV), the smaller the energy required for Ga to enter the interstitial spaces of GaN.
7, it can be seen that the closer the Fermi level of GaN is to the valence band and the closer the conductivity type of GaN is to P-type, the more difficult it is for Mg to be activated and the more difficult it is for Mg to function as an acceptor. In other words, the closer the Fermi level of GaN is to the conduction band and the closer the conductivity type of GaN is to N-type, the more easily Mg is activated and the more easily it functions as an acceptor.
本発明の実施形態では、第１Ｐ＋型形成領域３０´であってＮ＋型ソース領域１８下に位置する領域（すなわち、Ｎ＋型ソース領域１８と重ならない領域）は、Ｎ＋型ソース領域１８との接触により空乏層が形成され、空乏層のフェルミ準位Ｅｆは価電子帯Ｅｖへの接近が抑制される。第１Ｐ＋型形成領域３０´であってＮ＋型ソース領域１８下に位置する領域のフェルミ準位Ｅｆは価電子帯に接近しないように制御されるため、この領域では、Ｍｇは活性化され易く、アクセプタとして機能し易くなっている。 In an embodiment of the present invention, a depletion layer is formed in the first P+ type formation region 30' located below the N+ type source region 18 (i.e., the region that does not overlap with the N+ type source region 18) due to contact with the N+ type source region 18, and the Fermi level Ef of the depletion layer is prevented from approaching the valence band Ev. Because the Fermi level Ef of the first P+ type formation region 30' located below the N+ type source region 18 is controlled so that it does not approach the valence band, Mg is easily activated in this region and easily functions as an acceptor.
（空乏層の幅）
図８は、Ｐ型ＧａＮのアクセプタ濃度と、Ｎ型ＧａＮとの接触によりＰ型ＧａＮに形成される空乏層の幅との関係を示すグラフである。図８の横軸はＰ型ＧａＮのアクセプタ濃度（ｃｍ－３）を示し、図８の縦軸はＰ型ＧａＮに形成される空乏層の幅（ｎｍ）を示している。
図８に示すように、Ｐ型ＧａＮにおけるアクセプタ濃度が１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下で、Ｎ型ＧａＮにおけるドナー濃度が１×１０１９ｃｍ－３以上１×１０２２ｃｍ－３以下の場合、Ｎ型ＧａＮとの接触によりＰ型ＧａＮに形成される空乏層の幅（深さ）は、およそ数ｎｍ以上６０ｎｍ以下となる。Ｎ型ＧａＮにおけるドナー濃度が高濃度になるほど、Ｐ型ＧａＮに形成される空乏層の幅は大きくなる傾向がある。また、Ｐ型ＧａＮにおけるアクセプタ濃度が高濃度になるほど、Ｐ型ＧａＮに形成される空乏層の幅は小さくなる傾向がある。
(depletion layer width)
8 is a graph showing the relationship between the acceptor concentration of P-type GaN and the width of the depletion layer formed in P-type GaN upon contact with N-type GaN. The horizontal axis of Fig. 8 represents the acceptor concentration (cm -3 ) of P-type GaN, and the vertical axis of Fig. 8 represents the width (nm) of the depletion layer formed in P-type GaN.
8, when the acceptor concentration in P-type GaN is 1×10 18 cm -3 or more and 1×10 21 cm -3 or less and the donor concentration in N-type GaN is 1×10 19 cm -3 or more and 1×10 22 cm -3 or less, the width (depth) of the depletion layer formed in P-type GaN by contact with N-type GaN is approximately several nm or more and 60 nm or less. The higher the donor concentration in N-type GaN, the larger the width of the depletion layer formed in P-type GaN tends to be. Furthermore, the higher the acceptor concentration in P-type GaN, the smaller the width of the depletion layer formed in P-type GaN tends to be.
例えば、Ｐ型ＧａＮにおけるアクセプタ濃度が１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下で、Ｎ型ＧａＮにおけるドナー濃度が１×１０１９ｃｍ－３以上１×１０２２ｃｍ－３以下の場合、Ｎ型ＧａＮとの接触によりＰ型ＧａＮに形成される空乏層の幅（深さ）は、１ｎｍ以上２５ｎｍ以下となる。Ｐ型ＧａＮにおけるアクセプタ濃度が１×１０１９ｃｍ－３台のとき、ドナー濃度が１×１０１９ｃｍ－３以上１×１０２２ｃｍ－３以下のＮ型ＧａＮとの接触によりＰ型ＧａＮに形成される空乏層の幅は、実質２５ｎｍ程度である。
図４Ｄに示したように、第１Ｐ＋型形成領域３０´の少なくとも一部は、Ｎ＋型ソース領域１８下に位置する。このため、第１Ｐ＋型形成領域３０´のアクセプタ濃度（例えば、Ｍｇ濃度）が１×１０１９ｃｍ－３台のとき、第１Ｐ＋型形成領域３０´であってＮ＋型ソース領域１８下に位置する領域には、２５ｎｍ程の空乏層が形成される。
For example, when the acceptor concentration in P-type GaN is 1×10 19 cm -3 or more and 1×10 21 cm -3 or less and the donor concentration in N-type GaN is 1×10 19 cm -3 or more and 1×10 22 cm -3 or less, the width (depth) of the depletion layer formed in P-type GaN upon contact with N-type GaN is 1 nm or more and 25 nm or less. When the acceptor concentration in P-type GaN is in the 1×10 19 cm -3 range, the width of the depletion layer formed in P-type GaN upon contact with N-type GaN with a donor concentration of 1×10 19 cm -3 or more and 1×10 22 cm -3 or less is substantially about 25 nm.
4D , at least a portion of the first P+ type formation region 30′ is located below the N+ type source region 18. Therefore, when the acceptor concentration (e.g., Mg concentration) of the first P+ type formation region 30′ is on the order of 1×10 19 cm −3 , a depletion layer of about 25 nm is formed in the region of the first P+ type formation region 30′ located below the N+ type source region 18.
（Ｍｇ、Ｓｉのプロファイル）
図９は、ＧａＮの深さ方向におけるＭｇ、Ｓｉのプロファイル例を示すグラフである。図９の横軸はＧａＮの深さ方向を示し、図９の縦軸はＭｇ又はＳｉの濃度を示す。図９において、例えば、Ｎ＋注入領域はソース形成領域１８´（図４Ａ参照）に相当し、Ｐ＋注入領域は第１Ｐ＋型形成領域３０´（図４Ｃ参照）に相当する。また、Ｎ＋、Ｐ＋重なり領域は、ソース形成領域１８´と第１Ｐ＋型形成領域３０´との重複領域に相当する。Ｎ＋注入領域に注入されるＳｉはＰ＋注入領域に注入されるＭｇよりも高濃度であるため、ソース形成領域１８´と第１Ｐ＋型形成領域３０´との重複領域の導電型はＮ型となる。
Ｍｇ濃度維持領域は、活性化されたＮ＋注入領域（例えば、Ｎ＋型ソース領域１８）との接触により空乏化され、フェルミ準位Ｅｆが価電子帯に接近しないように制御される。これにより、Ｍｇ濃度維持領域では、Ｍｇの活性化が安定化し、Ｍｇの偏析が抑制されるので、活性化後のＭｇ濃度が高く維持される。
(Mg, Si profile)
FIG. 9 is a graph showing an example of Mg and Si profiles in the depth direction of GaN. The horizontal axis of FIG. 9 indicates the depth direction of GaN, and the vertical axis of FIG. 9 indicates the Mg or Si concentration. In FIG. 9, for example, the N+ implanted region corresponds to the source formation region 18′ (see FIG. 4A), and the P+ implanted region corresponds to the first P+ type formation region 30′ (see FIG. 4C). The N+, P+ overlap region corresponds to the overlapping region between the source formation region 18′ and the first P+ type formation region 30′. Since the Si implanted into the N+ implanted region has a higher concentration than the Mg implanted into the P+ implanted region, the conductivity type of the overlapping region between the source formation region 18′ and the first P+ type formation region 30′ is N-type.
The Mg concentration maintaining region is depleted by contact with an activated N+ implantation region (e.g., N+ type source region 18), and the Fermi level Ef is controlled so as not to approach the valence band. As a result, in the Mg concentration maintaining region, Mg activation is stabilized and Mg segregation is suppressed, so that a high Mg concentration is maintained after activation.
第１Ｐ＋型領域３０（図３Ａ、３Ｂ参照）は、Ｍｇ濃度維持領域のみで構成されていることが好ましい。Ｍｇ濃度維持領域の厚さ（図９では、横軸方向の長さ）は、１ｎｍ以上２５ｎｍ以下であり、好ましくは１ｎｍ以上２０ｎｍ以下であり、より好ましくは１ｎｍ以上１０ｎｍ以下である。第１Ｐ＋型領域３０を介したＮ＋型ソース領域１８（図３Ａ、図３Ｂ参照）とＰ型のウェル領域１４（図３Ａ、図３Ｂ参照）とのトンネル接合を実現するために、第１Ｐ＋型領域３０は、Ｍｇ濃度が高く、かつ薄いことが好ましい。第１Ｐ＋型領域３０をＭｇ濃度維持領域のみで構成し、Ｍｇ濃度低下領域は形成されないようにすることで、第１Ｐ＋型領域３０のさらなる高濃度化が容易となる。 The first P+ type region 30 (see Figures 3A and 3B) is preferably composed only of an Mg concentration maintaining region. The thickness of the Mg concentration maintaining region (the length in the horizontal direction in Figure 9) is 1 nm to 25 nm, preferably 1 nm to 20 nm, and more preferably 1 nm to 10 nm. To achieve a tunnel junction between the N+ type source region 18 (see Figures 3A and 3B) and the P type well region 14 (see Figures 3A and 3B) via the first P+ type region 30, the first P+ type region 30 preferably has a high Mg concentration and is thin. By constituting the first P+ type region 30 only from an Mg concentration maintaining region and avoiding the formation of a reduced Mg concentration region, it becomes easier to further increase the concentration of the first P+ type region 30.
なお、Ｍｇ濃度低下領域は、Ｎ＋注入領域（例えば、Ｎ＋型ソース領域１８）から距離が離れているために空乏化されず、フェルミ準位Ｅｆが価電子帯に接近する領域である。Ｍｇ濃度低下領域では、Ｍｇ濃度維持領域と比べて、Ｍｇの活性化が安定せず、Ｍｇが偏析し易くなるので、Ｍｇ濃度が低下する。例えば、Ｍｇ濃度低下領域では、Ｍｇ濃度維持領域と同じ濃度でＭｇがイオン注入された場合でも、Ｍｇの析出により、活性化後のＭｇ濃度は３×１０１８ｃｍ－３付近まで低下する。 The Mg concentration reduced region is not depleted because it is far from the N+ implanted region (e.g., N+ type source region 18), and the Fermi level Ef approaches the valence band. In the Mg concentration reduced region, Mg activation is less stable than in the Mg concentration maintained region, and Mg is more likely to segregate, resulting in a reduced Mg concentration. For example, in the Mg concentration reduced region, even if Mg ions are implanted at the same concentration as in the Mg concentration maintained region, the Mg concentration after activation will decrease to around 3×10 18 cm -3 due to Mg precipitation.
Ｍｇ濃度低下領域を形成しないようにするには、Ｍｇの注入領域がＮ＋型ソース領域１８下の空乏層内に収まるようにＭｇのイオン注入エネルギーを設定すればよい。例えば、Ｎ＋型ソース領域１８とＰ型のウェル領域１４との接合界面から深さ方向へ２５ｎｍまでの範囲に空乏層が形成される場合は、イオン注入されるＭｇがこの範囲内で止まるように、Ｍｇのイオン注入エネルギーを設定すればよい。これにより、Ｎ＋型ソース領域１８下にイオン注入されるＭｇのほぼ全てが空乏層内で活性化される。Ｎ＋型ソース領域１８下には、第１Ｐ＋型領域３０として、厚さが１ｎｍ以上２５ｎｍ以下のＭｇ濃度維持領域が形成され、Ｍｇ濃度低下領域の形成は抑制される。 To prevent the formation of a low-Mg concentration region, the Mg ion implantation energy can be set so that the Mg implanted region is contained within the depletion layer below the N+ source region 18. For example, if a depletion layer is formed within a depth range of 25 nm from the junction interface between the N+ source region 18 and the P-type well region 14, the Mg ion implantation energy can be set so that the implanted Mg ions remain within this range. This ensures that almost all of the Mg ions implanted below the N+ source region 18 are activated within the depletion layer. A first P+ region 30 with a thickness of 1 nm to 25 nm is formed below the N+ source region 18 to prevent the formation of a low-Mg concentration region.
（実施形態１の効果）
以上説明したように、本発明の実施形態１に係るＧａＮ半導体装置１００の製造方法は、ＧａＮ基板１０にＮ＋型ソース領域１８を形成する工程と、ＧａＮ基板１０においてＮ＋型ソース領域１８下に位置する領域にアクセプタ元素（例えば、Ｍｇ）をイオン注入する工程と、Ｎ＋型ソース領域１８が形成され、かつＭｇがイオン注入されたＧａＮ基板１０に熱処理を施してＭｇを活性化することによって、Ｎ＋型ソース領域１８下に位置する第１Ｐ＋型領域３０を形成する工程と、を含む。Ｎ＋型ソース領域１８を形成する工程では、Ｎ＋型ソース領域１８におけるドナー元素（例えば、Ｓｉ）の濃度が第１Ｐ＋型領域３０におけるＭｇの濃度以上の値となるようにＧａＮ基板１０へＳｉを高濃度にイオン注入する。Ｎ＋型ソース領域１８下に位置する領域にＭｇをイオン注入する工程では、第１Ｐ＋型領域３０におけるＭｇ濃度が１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下となるようにＭｇをイオン注入する。
(Effects of the First Embodiment)
As described above, the method for manufacturing the GaN semiconductor device 100 according to the first embodiment of the present invention includes the steps of forming the N+ type source region 18 in the GaN substrate 10, ion-implanting an acceptor element (e.g., Mg) into a region of the GaN substrate 10 located below the N+ type source region 18, and activating the Mg by heat-treating the GaN substrate 10 in which the N+ type source region 18 has been formed and into which the Mg has been ion-implanted, thereby forming the first P+ type region 30 located below the N+ type source region 18. In the step of forming the N+ type source region 18, Si is ion-implanted into the GaN substrate 10 at a high concentration so that the concentration of the donor element (e.g., Si) in the N+ type source region 18 is equal to or greater than the concentration of Mg in the first P+ type region 30. In the step of ion-implanting Mg into the region located below the N+ type source region 18, Mg ions are implanted so that the Mg concentration in the first P+ type region 30 is 1×10 19 cm −3 or more and 1×10 21 cm −3 or less.
これによれば、Ｎ＋型ソース領域１８と第１Ｐ＋型形成領域３０´とが接触することにより、第１Ｐ＋型形成領域３０´には空乏層が生じ、空乏層のフェルミ準位はＮ＋型ソース領域１８のフェルミ準位と一致する。Ｎ＋型ソース領域１８はＮ＋型であるため、第１Ｐ＋型形成領域３０´に生じた空乏層のフェルミ準位が価電子帯に接近することを抑制することができる。これにより、第１Ｐ＋型形成領域３０´では、Ｍｇアクセプタの形成エネルギーを低い状態で維持することができ、Ｍｇを活性化し易くすることができるので、熱処理によるＭｇの偏析を抑制し、Ｍｇ偏析によるＭｇ濃度の低下を抑制することができる。 As a result, contact between the N+ type source region 18 and the first P+ type formation region 30' creates a depletion layer in the first P+ type formation region 30', and the Fermi level of the depletion layer coincides with the Fermi level of the N+ type source region 18. Because the N+ type source region 18 is N+ type, the Fermi level of the depletion layer created in the first P+ type formation region 30' can be prevented from approaching the valence band. This allows the formation energy of Mg acceptors to be maintained low in the first P+ type formation region 30', making it easier to activate Mg, thereby suppressing Mg segregation due to heat treatment and preventing a decrease in Mg concentration due to Mg segregation.
また、Ｎ＋型ソース領域１８におけるＳｉ濃度は、第１Ｐ＋型形成領域３０´におけるＭｇ濃度以上の値となる。これにより、第１Ｐ＋型形成領域３０´に空乏層が広く形成され、Ｍｇ偏析によるＭｇ濃度の低下が抑制された、高濃度の第１Ｐ＋型領域３０を形成することができる。高濃度の第１Ｐ＋型領域３０は、トンネル接合により、Ｎ＋型ソース領域１８とＰ型のウェル領域１４との間でオーミック接続を実現させる。 In addition, the Si concentration in the N+ type source region 18 is equal to or greater than the Mg concentration in the first P+ type formation region 30'. This allows a wide depletion layer to be formed in the first P+ type formation region 30', suppressing the decrease in Mg concentration due to Mg segregation and forming a high-concentration first P+ type region 30. The high-concentration first P+ type region 30 establishes an ohmic connection between the N+ type source region 18 and the P type well region 14 via a tunnel junction.
本発明の実施形態１に係るＧａＮ半導体装置１００は、ＧａＮ基板１０と、ＧａＮ基板１０の表面１０ａ側に設けられたＮ＋型ソース領域１８と、ＧａＮ基板１０の表面１０ａ側に設けられ、Ｎ＋型ソース領域１８下に位置する第１Ｐ＋型領域３０と、を備える。Ｎ＋型ソース領域１８におけるＳｉ濃度は、第１Ｐ＋型領域３０におけるＭｇ濃度以上の値である。第１Ｐ＋型領域３０におけるＭｇ濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。このような構成を有するＧａＮ半導体装置１００は、実施形態１で説明した上記の製造方法で製造することができる。 A GaN semiconductor device 100 according to a first embodiment of the present invention comprises a GaN substrate 10, an N+ type source region 18 provided on the surface 10a side of the GaN substrate 10, and a first P+ type region 30 provided on the surface 10a side of the GaN substrate 10 and located below the N+ type source region 18. The Si concentration in the N+ type source region 18 is equal to or greater than the Mg concentration in the first P+ type region 30. The Mg concentration in the first P+ type region 30 is 1×10 19 cm −3 or more and 1×10 21 cm −3 or less. A GaN semiconductor device 100 having such a configuration can be manufactured by the manufacturing method described in the first embodiment.
＜実施形態２＞
（構成例）
図１０Ａは、本発明の実施形態２に係るＧａＮ半導体装置１００Ａの構成例を示す平面図である。図１０Ａでは、実施形態１で説明した図２と同様に、Ｎ＋型ソース領域１８等のＺ軸方向からの平面視による形状を示すため、ゲートパッド１１２、ソースパッド１１４（図１参照）、ゲート電極２３及びソース電極２５（図１１Ａ参照）の図示は省略している。図１０Ｂは、図１０Ａの平面図において２点鎖線で囲む領域をさらに拡大して示す平面図である。
図１１Ａは、本発明の実施形態２に係るＧａＮ半導体装置１００Ａの構成例を示す断面図である。図１１Ａは、図１０Ａの平面図をＸ１－Ｘ´１線で切断した断面を示している。図１１Ｂは、図１１Ａの断面図において第２Ｐ＋型領域２０とその周辺領域を拡大して示す断面図である。図１１Ｂは、図１０Ｂの平面図をＸ３－Ｘ´３線で切断した断面を示している。
<Embodiment 2>
(Configuration example)
Fig. 10A is a plan view showing a configuration example of a GaN semiconductor device 100A according to embodiment 2 of the present invention. Similar to Fig. 2 described in embodiment 1, Fig. 10A shows the shape of the N+ type source region 18 and the like in a plan view from the Z-axis direction, and therefore does not show the gate pad 112, source pad 114 (see Fig. 1), gate electrode 23, and source electrode 25 (see Fig. 11A). Fig. 10B is a plan view showing a further enlarged view of the area surrounded by the two-dot chain line in the plan view of Fig. 10A.
Figure 11A is a cross-sectional view showing an example of the configuration of a GaN semiconductor device 100A according to embodiment 2 of the present invention. Figure 11A shows a cross-section taken along line X1-X'1 of the plan view of Figure 10A. Figure 11B is a cross-sectional view showing an enlarged view of the second P+ type region 20 and its surrounding region in the cross-sectional view of Figure 11A. Figure 11B shows a cross-section taken along line X3-X'3 of the plan view of Figure 10B.
図１０Ａ及び図１１Ａに示すように、ＧａＮ半導体装置１００Ａは、縦型ＭＯＳＦＥＴの構成部として、ＧａＮ基板１０に設けられたＮ－型のドリフト領域１２、Ｐ型のウェル領域１４、Ｎ＋型ソース領域１８、第１Ｐ＋型領域３０及び第２Ｐ＋型領域２０（本発明の「第２Ｐ型領域」の一例）と、ＧａＮ基板１０の表面１０ａ上に設けられたゲート絶縁膜２１と、ゲート絶縁膜２１上に設けられたゲート電極２３と、ＧａＮ基板１０の表面１０ａ側に設けられてＮ＋型ソース領域１８及びＰ＋型領域２０と電気的に接続するソース電極２５と、ＧａＮ基板１０の裏面１０ｂ側に設けられてドリフト領域１２に電気的に接続するドレイン電極２７と、を有する。 As shown in Figures 10A and 11A, the GaN semiconductor device 100A has, as components of a vertical MOSFET, an N-type drift region 12, a P-type well region 14, an N+ type source region 18, a first P+ type region 30, and a second P+ type region 20 (an example of a "second P-type region" in the present invention) provided in a GaN substrate 10, a gate insulating film 21 provided on the front surface 10a of the GaN substrate 10, a gate electrode 23 provided on the gate insulating film 21, a source electrode 25 provided on the front surface 10a of the GaN substrate 10 and electrically connected to the N+ type source region 18 and the P+ type region 20, and a drain electrode 27 provided on the back surface 10b of the GaN substrate 10 and electrically connected to the drift region 12.
Ｎ－型のドリフト領域１２、Ｐ型のウェル領域１４、Ｎ＋型ソース領域１８、第１Ｐ＋型領域３０、ゲート絶縁膜２１、ゲート電極２３、ソース電極２５及びドレイン電極２７の各構成は、実施形態１と同様である。
第２Ｐ＋型領域２０は、ＧａＮ基板１０に設けられている。第２Ｐ＋型領域２０は、ＧａＮ基板１０の表面１０ａから所定の深さに不純物がイオン注入され、熱処理により不純物が活性化された領域である。
The configurations of the N- type drift region 12, P-type well region 14, N+ type source region 18, first P+ type region 30, gate insulating film 21, gate electrode 23, source electrode 25 and drain electrode 27 are the same as those in the first embodiment.
The second P+ type region 20 is provided in the GaN substrate 10. The second P+ type region 20 is a region in which impurities are ion-implanted to a predetermined depth from the surface 10a of the GaN substrate 10 and the impurities are activated by heat treatment.
例えば、第２Ｐ＋型領域２０は、Ｐ型のウェル領域１４の表面側に設けられており、ウェル領域１４と接している。第２Ｐ＋型領域２０は、アクセプタ元素として、Ｍｇ及びＢｅの少なくとも一方を含む。第２Ｐ＋型領域２０は、ウェル領域１４よりもＰ型の不純物濃度が高い。
一例を挙げると、第２Ｐ＋型領域２０は、アクセプタ元素としてＭｇを含む。ウェル領域１４におけるＭｇ濃度は、１×１０１６ｃｍ－３以上３×１０１８ｃｍ－３以下である。第２Ｐ＋型領域２０の少なくとも一部（例えば、後述の第２領域２０２）におけるＭｇ濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
For example, the second P+ type region 20 is provided on the surface side of the P-type well region 14 and is in contact with the well region 14. The second P+ type region 20 contains at least one of Mg and Be as an acceptor element. The second P+ type region 20 has a higher P-type impurity concentration than the well region 14.
For example, the second P+ type region 20 contains Mg as an acceptor element. The Mg concentration in the well region 14 is 1×10 16 cm −3 or more and 3×10 18 cm −3 or less. The Mg concentration in at least a portion of the second P+ type region 20 (for example, a second region 202 described below) is 1×10 19 cm −3 or more and 1×10 21 cm −3 or less.
Ｎ＋型ソース領域１８は、Ｘ軸方向における一方の側部と、Ｘ軸方向において一方の反対側に位置する他方の側部とを有する。Ｎ＋型ソース領域１８の一方の側部はウェル領域１４に接し、Ｎ＋型ソース領域１８の他方の側部は第２Ｐ＋型領域２０に接している。Ｎ＋型ソース領域１８の一方の側部は、チャネル領域側に位置する。また、Ｎ＋型ソース領域１８の底部の一部は、第１Ｐ＋型領域３０に接している。 The N+ type source region 18 has one side in the X-axis direction and another side located opposite the one in the X-axis direction. One side of the N+ type source region 18 contacts the well region 14, and the other side of the N+ type source region 18 contacts the second P+ type region 20. One side of the N+ type source region 18 is located on the channel region side. In addition, a portion of the bottom of the N+ type source region 18 contacts the first P+ type region 30.
第２Ｐ＋型領域２０は、ＧａＮ基板１０の表面１０ａに露出している。第２Ｐ＋型領域２０は、Ｘ軸方向における両側部がＮ＋型ソース領域１８に接し、底部がウェル領域１４に接している。ウェル領域１４、Ｎ＋型ソース領域１８、第１Ｐ＋型領域３０及び第２Ｐ＋型領域２０は、例えば、Ｙ軸方向に延伸するストライプ形状を有する。
第２Ｐ＋型領域２０は、ウェル領域１４と電極（例えば、ソース電極２５）とのコンタクトを取るための領域である。第２Ｐ＋型領域２０は、ゲートオフ時の正孔引き抜き経路としても機能する。
The second P+ type region 20 is exposed on the surface 10a of the GaN substrate 10. Both sides of the second P+ type region 20 in the X-axis direction are in contact with the N+ type source region 18, and the bottom is in contact with the well region 14. The well region 14, the N+ type source region 18, the first P+ type region 30, and the second P+ type region 20 have, for example, a stripe shape extending in the Y-axis direction.
The second P+ type region 20 is a region for making contact between the well region 14 and an electrode (for example, a source electrode 25). The second P+ type region 20 also functions as a hole extraction path when the gate is turned off.
図１０Ｂ及び図１１Ｂに示すように、第２Ｐ＋型領域２０は、第１領域２０１と、Ｘ軸方向において第１領域２０１の両側に位置する第２領域２０２とを有する。第２領域２０２は、第１領域２０１とＮ＋型ソース領域１８との間に位置し、第１領域２０１及びＮ＋型ソース領域１８とそれぞれ接している。第２Ｐ＋型領域２０のうち、第２領域２０２がＮ＋型ソース領域１８と接している。第２Ｐ＋型領域２０のＸ軸方向の長さ（すなわち、幅）をＷとし、第１領域２０１の幅をＷ１とし、第２領域２０２の幅をＷ２とすると、Ｗ＝Ｗ１＋Ｗ２×２、の関係が成り立つ。Ｗは、例えば５０ｎｍ以上５００ｎｍ以下である。Ｗ１は、０ｎｍ以上４９８ｎｍ以下である。Ｗ２は、例えば１ｎｍ以上２５ｎｍ以下である。 As shown in Figures 10B and 11B, the second P+ type region 20 has a first region 201 and a second region 202 located on both sides of the first region 201 in the X-axis direction. The second region 202 is located between the first region 201 and the N+ type source region 18 and is in contact with both the first region 201 and the N+ type source region 18. Of the second P+ type region 20, the second region 202 is in contact with the N+ type source region 18. If the length (i.e., width) of the second P+ type region 20 in the X-axis direction is W, the width of the first region 201 is W1, and the width of the second region 202 is W2, then the relationship W = W1 + W2 x 2 holds. W is, for example, 50 nm or more and 500 nm or less. W1 is 0 nm or more and 498 nm or less. W2 is, for example, 1 nm or more and 25 nm or less.
第２Ｐ＋型領域２０はＮ＋型ソース領域１８に両側から挟まれているため、第２Ｐ＋型領域２０の幅ＷはＮ＋型ソース領域１８の間隔と言い換えてもよい。すなわち、上記の幅Ｗは、Ｎ＋型ソース領域１８のうち、第２Ｐ＋型領域２０を両側から挟む部位の間隔、と言い換えてもよい。
第２Ｐ＋型領域２０において、第２領域２０２におけるＭｇ偏析の密度は、第１領域２０１におけるＭｇ偏析の密度よりも低い。例えば、第２領域２０２におけるロッド状アクセプタ偏析の密度は１×１０１４ｃｍ－３以下であり、非ロッド状アクセプタ偏析の密度は１×１０１５ｃｍ－３未満となっている。第１領域２０１におけるロッド状アクセプタ偏析の密度及び非ロッド状アクセプタ偏析の密度は、第２領域２０２における各密度よりも高い値となっている。
Since the second P+ type region 20 is sandwiched between the N+ type source regions 18 on both sides, the width W of the second P+ type region 20 can also be rephrased as the spacing between the N+ type source regions 18. In other words, the width W can also be rephrased as the spacing between the portions of the N+ type source region 18 that sandwich the second P+ type region 20 on both sides.
In the second P+ type region 20, the density of Mg segregation in the second region 202 is lower than the density of Mg segregation in the first region 201. For example, the density of rod-shaped acceptor segregation in the second region 202 is 1×10 14 cm −3 or less, and the density of non-rod-shaped acceptor segregation is less than 1×10 15 cm −3 . The density of rod-shaped acceptor segregation and the density of non-rod-shaped acceptor segregation in the first region 201 are higher than the respective densities in the second region 202.
これは、後述するように、Ｐ＋型形成領域２０´（図１２Ｄ参照）にイオン注入されたＭｇを熱処理で活性化する際に、予め、Ｎ＋型ソース領域１８をＰ＋型形成領域２０´に隣接して形成しておくことで実現される。Ｐ＋型形成領域２０´にＮ＋型ソース領域１８を接触させることで、Ｐ＋型形成領域２０´の側部（第２領域２０２に相当する領域）に空乏層を生じさせ、空乏層におけるフェルミ準位が価電子帯に近づくことを抑制している（より好ましくは、伝導帯に近づけている）。これにより、第２領域２０２のＭｇ偏析を抑制している。 As described below, this is achieved by forming an N+ type source region 18 adjacent to the P+ type formation region 20' beforehand when activating the Mg ions implanted into the P+ type formation region 20' (see Figure 12D) by heat treatment. By bringing the N+ type source region 18 into contact with the P+ type formation region 20', a depletion layer is generated on the side of the P+ type formation region 20' (the region corresponding to the second region 202), preventing the Fermi level in the depletion layer from approaching the valence band (more preferably, closer to the conduction band). This prevents Mg segregation in the second region 202.
Ｍｇの偏析が抑制されることによって、高濃度で、濃度のばらつきが小さいＰ＋型化が実現される。第２Ｐ＋型領域２０では、Ｎ＋型ソース領域１８から空乏層が伸びることにより、第１領域２０１よりも第２領域２０２の方がＭｇの偏析が抑制されており、Ｍｇ濃度が高くなっている。例えば、第２領域２０２におけるＭｇ濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。第１領域２０１におけるＭｇ濃度は、第２領域２０２におけるＭｇ濃度よりも低く、３×１０１８ｃｍ－３付近まで低下している。 By suppressing Mg segregation, a P+ type with a high concentration and small concentration variation is achieved. In the second P+ type region 20, the depletion layer extends from the N+ type source region 18, so that Mg segregation is suppressed in the second region 202 compared to the first region 201, resulting in a higher Mg concentration. For example, the Mg concentration in the second region 202 is 1×10 19 cm −3 or more and 1×10 21 cm −3 or less. The Mg concentration in the first region 201 is lower than the Mg concentration in the second region 202, dropping to around 3×10 18 cm −3 .
また、Ｎ＋型ソース領域１８におけるドナー元素（例えば、Ｓｉ）の濃度は、第２領域２０２におけるＭｇ濃度以上の値となっている。これにより、Ｎ＋型ソース領域１８から第２領域２０２側へ空乏層は広く拡がり易く、Ｍｇ濃度が高い第２領域２０２が広く形成され易くなっている。
第２領域２０２は、Ｍｇ濃度が高く、Ｍｇ濃度のばらつきも小さいため、第２Ｐ＋型領域２０とソース電極２５との間でオーミック接触を実現することができる。
Furthermore, the concentration of the donor element (e.g., Si) in the N+ type source region 18 is equal to or greater than the Mg concentration in the second region 202. This makes it easier for the depletion layer to spread widely from the N+ type source region 18 toward the second region 202, and makes it easier for the second region 202 with a high Mg concentration to be formed widely.
The second region 202 has a high Mg concentration and small variations in the Mg concentration, so that ohmic contact can be achieved between the second P+ type region 20 and the source electrode 25 .
なお、図１１Ｂに示すように、Ｎ＋型ソース領域１８の表面１０ａからの深さｄ１８と、第２Ｐ＋型領域２０の表面１０ａからの深さｄ２０は、互いに同じ深さであることが好ましい。例えば、Ｎ＋型ソース領域１８の深さｄ１８と、第２Ｐ＋型領域２０の深さｄ２０はそれぞれ、１ｎｍ以上５００ｎｍ以下であり、一例を示すと数ｎｍから数十ｎｍの範囲である。Ｎ＋型ソース領域１８の深さｄ１８と、第２Ｐ＋型領域２０の深さｄ２０は、その差が５０ｎｍ以下であることが好ましい（｜ｄ１８－ｄ２０｜≦５０ｎｍ）。その理由は、第２Ｐ＋型領域２０がＮ＋型ソース領域１８よりも浅いと、第２Ｐ＋型領域２０の下部が空乏化して、第２Ｐ＋型領域２０とＰ型のウェル領域１４との接続抵抗が増えてしまうからである。また、第２Ｐ＋型領域２０がＮ＋型ソース領域１８よりも深いと、この深い部分はＮ＋型ソース領域１８から離れるため空乏層は拡がり難く、深い部分のＭｇは活性化しにくくなるからである。 11B, it is preferable that the depth d18 of the N+ type source region 18 from the surface 10a and the depth d20 of the second P+ type region 20 from the surface 10a are the same. For example, the depth d18 of the N+ type source region 18 and the depth d20 of the second P+ type region 20 are each 1 nm or more and 500 nm or less, e.g., in the range of several nm to several tens of nm. It is preferable that the difference between the depth d18 of the N+ type source region 18 and the depth d20 of the second P+ type region 20 be 50 nm or less (|d18-d20|≦50 nm). The reason for this is that if the second P+ type region 20 is shallower than the N+ type source region 18, the lower part of the second P+ type region 20 will be depleted, increasing the connection resistance between the second P+ type region 20 and the P-type well region 14. Furthermore, if the second P+ type region 20 is deeper than the N+ type source region 18, this deeper portion will be farther away from the N+ type source region 18, making it difficult for the depletion layer to expand and for the Mg in the deeper portion to be activated.
（製造方法）
次に、本発明の実施形態２に係るＧａＮ半導体装置１００Ａの製造方法について説明する。図１２Ａから図１２Ｆは、本発明の実施形態２に係るＧａＮ半導体装置１００Ａの製造方法を工程順に示す断面図である。実施形態２に係るＧａＮ半導体装置１００Ａは、実施形態１に係るＧａＮ半導体装置１００と同様に、成膜装置、露光装置、エッチング装置、イオン注入装置、熱処理装置など、各種の製造装置によって製造される。
(Manufacturing method)
Next, a method for manufacturing the GaN semiconductor device 100A according to embodiment 2 of the present invention will be described. Figures 12A to 12F are cross-sectional views showing the manufacturing method of the GaN semiconductor device 100A according to embodiment 2 of the present invention in the order of steps. The GaN semiconductor device 100A according to embodiment 2 is manufactured using various manufacturing equipment such as a film formation equipment, an exposure equipment, an etching equipment, an ion implantation equipment, and a heat treatment equipment, just like the GaN semiconductor device 100 according to embodiment 1.
まず、製造装置は、ウェル領域１４（図１１Ａ参照）を形成するためのイオン注入を行う。例えば、図１２Ａに示すように、製造装置は、ウェル形成領域１４´の上方を開口し、その他の領域の上方を覆うマスク（図示せず）をＧａＮ基板１０上に形成し、このマスクが形成されたＧａＮ基板１０にアクセプタ元素としてＭｇをイオン注入する。マスクは、例えばレジストパターンである。イオン注入後、製造装置は、ＧａＮ基板１０上からマスクを除去する。 First, the manufacturing equipment performs ion implantation to form the well region 14 (see FIG. 11A). For example, as shown in FIG. 12A, the manufacturing equipment forms a mask (not shown) on the GaN substrate 10 that opens above the well formation region 14' and covers the tops of the other regions, and then ions of Mg as an acceptor element are implanted into the GaN substrate 10 with this mask formed. The mask is, for example, a resist pattern. After the ion implantation, the manufacturing equipment removes the mask from the GaN substrate 10.
ウェル領域１４を形成するためのイオン注入工程では、図１１Ａに示したＮ＋型ソース領域１８、第１Ｐ＋型領域３０及び第２Ｐ＋型領域２０の各々よりもウェル領域１４の方が、ＧａＮ基板１０の表面１０ａから深い位置まで形成されるように、Ｍｇの注入エネルギー（加速電圧）が設定される。このイオン注入工程は、加速エネルギーが１条件である一段イオン注入で行ってもよいし、加速エネルギーが複数条件ある多段イオン注入で行ってもよい。また、このイオン注入工程では、ウェル領域１４におけるＭｇ濃度が１×１０１６ｃｍ－３以上３×１０１８ｃｍ－３以下となるように、Ｍｇのドーズ量が設定される。 In the ion implantation step for forming the well region 14, the Mg implantation energy (acceleration voltage) is set so that the well region 14 is formed deeper from the surface 10a of the GaN substrate 10 than the N+ type source region 18, the first P+ type region 30, and the second P+ type region 20 shown in Figure 11A. This ion implantation step may be performed as a single-stage ion implantation with one acceleration energy condition, or as a multi-stage ion implantation with multiple acceleration energy conditions. Furthermore, in this ion implantation step, the Mg dose is set so that the Mg concentration in the well region 14 is 1 x 1016 cm -3 or more and 3 x 1018 cm -3 or less.
次に、製造装置は、Ｎ＋型ソース領域１８を形成するためのイオン注入を行う。例えば、製造装置は、ソース形成領域１８´の上方を開口し、その他の領域の上方を覆うマスク（図示せず）をＧａＮ基板１０上に形成し、このマスクが形成されたＧａＮ基板１０にドナー元素としてＳｉをイオン注入する。マスクは、例えばレジストパターンである。イオン注入後、製造装置は、ＧａＮ基板１０上からマスクを除去する。 Next, the manufacturing equipment performs ion implantation to form the N+ type source region 18. For example, the manufacturing equipment forms a mask (not shown) on the GaN substrate 10 that opens above the source formation region 18' and covers the tops of the other regions, and then ions of Si as a donor element are implanted into the GaN substrate 10 with this mask formed. The mask is, for example, a resist pattern. After the ion implantation, the manufacturing equipment removes the mask from the GaN substrate 10.
Ｎ＋型ソース領域１８を形成するためのイオン注入工程では、Ｎ＋型ソース領域１８の深さｄ１８（図１１Ｂ参照）が１ｎｍ以上５００ｎｍ以下となるように、Ｓｉの注入エネルギー（加速電圧）が設定される。このイオン注入工程では、Ｎ＋型ソース領域１８の深さｄ１８が第２Ｐ＋型領域２０の深さｄ２０と同じ深さとなるように、Ｓｉの注入エネルギー（加速電圧）が設定されることが好ましい。 In the ion implantation process for forming the N+ type source region 18, the Si implantation energy (acceleration voltage) is set so that the depth d18 (see Figure 11B) of the N+ type source region 18 is 1 nm or more and 500 nm or less. In this ion implantation process, it is preferable to set the Si implantation energy (acceleration voltage) so that the depth d18 of the N+ type source region 18 is the same as the depth d20 of the second P+ type region 20.
また、Ｎ＋型ソース領域１８を形成するためのイオン注入工程では、Ｎ＋型ソース領域１８におけるＳｉ濃度が、第１Ｐ＋型領域３０及び第２Ｐ＋型領域２０の各々におけるＭｇ濃度以上の値となるように、Ｓｉのドーズ量が設定される。例えば、Ｎ＋型ソース領域１８におけるＳｉ濃度が１×１０１９ｃｍ－３以上１×１０２２ｃｍ－３以下となるように、Ｓｉのドーズ量が設定される。 Furthermore, in the ion implantation step for forming the N+ type source region 18, the dose of Si is set so that the Si concentration in the N+ type source region 18 is equal to or greater than the Mg concentration in each of the first P+ type region 30 and the second P+ type region 20. For example, the dose of Si is set so that the Si concentration in the N+ type source region 18 is equal to or greater than 1×10 19 cm −3 and equal to or less than 1×10 22 cm −3 .
次に、製造装置は、ＧａＮ基板１０に最大温度が１２００℃以下の熱処理を施す。この熱処理は、例えば急速加熱処理である。この熱処理によりＧａＮ基板１０にイオン注入されたＭｇとＳｉとが活性化され、図１２Ｂに示すように、ＧａＮ基板１０にＰ型のウェル領域１４とＮ＋型ソース領域１８とが形成されるとともに、ドリフト領域１２が画定される。また、この熱処理により、ＧａＮ基板１０において、Ｍｇ及びＳｉのイオン注入により生じた欠陥をある程度回復することができる。なお、この熱処理は、ＧａＮ基板１０上に保護膜を形成した状態で行ってもよい。保護膜として、例えば窒化アルミニウム（ＡｌＮ）又は窒化シリコン（ＳｉＮ）を用いてよい。この保護膜は、熱処理後に除去する。 Next, the manufacturing equipment subjects the GaN substrate 10 to a heat treatment at a maximum temperature of 1200°C or less. This heat treatment is, for example, a rapid thermal treatment. This heat treatment activates the Mg and Si ions implanted into the GaN substrate 10, forming a P-type well region 14 and an N+ source region 18 in the GaN substrate 10 and defining the drift region 12, as shown in FIG. 12B. This heat treatment also allows defects in the GaN substrate 10 caused by the Mg and Si ion implantation to be repaired to some extent. This heat treatment may be performed with a protective film formed on the GaN substrate 10. The protective film may be made of, for example, aluminum nitride (AlN) or silicon nitride (SiN). This protective film is removed after the heat treatment.
次に、図１２Ｃに示すように、製造装置は、第２Ｐ＋型領域２０（図１１Ａ参照）が形成される領域（以下、第２Ｐ＋型形成領域）２０´の上方を開口し、その他の領域の上方を覆うマスク５１をＧａＮ基板１０上に形成する。マスク５１は、例えばレジストパターンである。図１２Ｃに示すように、第２Ｐ＋型形成領域２０´は、Ｎ＋型ソース領域１８と一部が重なるように設定されてもよい。次に、製造装置は、マスク５１が形成されたＧａＮ基板１０にアクセプタ元素としてＭｇをイオン注入する。イオン注入後、製造装置は、ＧａＮ基板１０上からマスク５１を除去する。 Next, as shown in FIG. 12C, the manufacturing equipment forms a mask 51 on the GaN substrate 10, which opens the area (hereinafter, the second P+ type formation area) 20' where the second P+ type area 20 (see FIG. 11A) will be formed, and covers the area above the other areas. The mask 51 is, for example, a resist pattern. As shown in FIG. 12C, the second P+ type formation area 20' may be set to partially overlap the N+ type source area 18. Next, the manufacturing equipment ions implants Mg as an acceptor element into the GaN substrate 10 on which the mask 51 has been formed. After the ion implantation, the manufacturing equipment removes the mask 51 from the GaN substrate 10.
第２Ｐ＋型領域２０を形成するためのイオン注入工程では、第２Ｐ＋型領域２０の深さｄ２０（図１１Ｂ参照）が１ｎｍ以上５００ｎｍ以下となるように、Ｍｇの注入エネルギー（加速電圧）が設定される。このイオン注入工程では、第２Ｐ＋型領域２０の深さｄ２０がＮ＋型ソース領域１８（図１１Ｂ参照）の深さｄ１８と同じ深さとなるように、Ｍｇの注入エネルギー（加速電圧）が設定されることが好ましい。
また、第２Ｐ＋型領域２０を形成するためのイオン注入工程では、第２Ｐ＋型領域２０におけるＭｇ濃度が、Ｎ＋型ソース領域１８におけるＳｉ濃度以下の値となるように、Ｍｇのドーズ量が設定される。例えば、第２Ｐ＋型領域２０におけるＭｇ濃度が１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下となるように、Ｍｇのドーズ量が設定される。
In the ion implantation step for forming the second P+ type region 20, the implantation energy (acceleration voltage) of Mg is set so that the depth d20 (see FIG. 11B) of the second P+ type region 20 is 1 nm or more and 500 nm or less. In this ion implantation step, it is preferable to set the implantation energy (acceleration voltage) of Mg so that the depth d20 of the second P+ type region 20 is the same as the depth d18 of the N+ type source region 18 (see FIG. 11B).
Furthermore, in the ion implantation step for forming the second P+ type region 20, the dose of Mg is set so that the Mg concentration in the second P+ type region 20 is equal to or lower than the Si concentration in the N+ type source region 18. For example, the dose of Mg is set so that the Mg concentration in the second P+ type region 20 is equal to or higher than 1×10 19 cm −3 and equal to or lower than 1×10 21 cm −3 .
次に、図１２Ｄに示すように、製造装置は、第１Ｐ＋型領域３０（図１１Ａ参照）が形成される領域（以下、第１Ｐ＋型形成領域）３０´の上方を開口し、その他の領域の上方を覆うマスク５２をＧａＮ基板１０上に形成する。マスク５２は、例えばレジストパターンである。
図４Ｂに示すように、第１Ｐ＋型形成領域３０´は、Ｎ＋型ソース領域１８と一部が重なるように設定されてもよい。この場合、第１Ｐ＋型形成領域３０´であってＮ＋型ソース領域１８下に位置する領域（すなわち、Ｎ＋型ソース領域１８と重ならない領域）に空乏層が形成され、この空乏層が形成された領域に第１Ｐ＋型領域３０が形成される。
12D, the manufacturing equipment forms a mask 52 on the GaN substrate 10. The mask 52 opens above a region 30′ where the first P+ region 30 (see FIG. 11A) will be formed (hereinafter referred to as a first P+ type formation region) and covers the tops of the other regions. The mask 52 is, for example, a resist pattern.
4B , the first P+ type formation region 30′ may be set to partially overlap with the N+ type source region 18. In this case, a depletion layer is formed in a region of the first P+ type formation region 30′ located below the N+ type source region 18 (i.e., a region that does not overlap with the N+ type source region 18), and the first P+ type region 30 is formed in the region where this depletion layer is formed.
次に、製造装置は、マスク５２が形成されたＧａＮ基板１０にアクセプタ元素としてＭｇをイオン注入する。イオン注入後、製造装置は、ＧａＮ基板１０上からマスク５２を除去する。
第１Ｐ＋型領域３０を形成するためのイオン注入工程では、第１Ｐ＋型領域３０がＮ＋型ソース領域１８下に形成されるように、Ｍｇの注入エネルギー（加速電圧）が設定される。すなわち、第１Ｐ＋型領域３０を形成するためのイオン注入工程では、ＧａＮ基板１０の表面１０ａからの深さがＮ＋型ソース領域１８の底部よりも深い位置であり、かつＮ＋型ソース領域１８との接触により空乏層が形成される領域にＭｇが注入されるように、Ｍｇの注入エネルギー（加速電圧）が設定される。
Next, the manufacturing equipment ions-implants Mg as an acceptor element into the GaN substrate 10 on which the mask 52 has been formed. After the ion implantation, the manufacturing equipment removes the mask 52 from the GaN substrate 10.
In the ion implantation step for forming the first P+ type region 30, the implantation energy (acceleration voltage) of Mg is set so that the first P+ type region 30 is formed below the N+ type source region 18. That is, in the ion implantation step for forming the first P+ type region 30, the implantation energy (acceleration voltage) of Mg is set so that the depth from the surface 10a of the GaN substrate 10 is deeper than the bottom of the N+ type source region 18 and that Mg is implanted into a region where a depletion layer is formed by contact with the N+ type source region 18.
また、第１Ｐ＋型領域３０を形成するためのイオン注入工程では、第１Ｐ＋型領域３０におけるＭｇ濃度が、Ｎ＋型ソース領域１８におけるＳｉ濃度以下の値となるように、Ｍｇのドーズ量が設定される。例えば、第１Ｐ＋型領域３０におけるＭｇ濃度が１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下となるように、Ｍｇのドーズ量が設定される。
なお、実施形態２では、図１２Ｃに示したイオン注入工程と、図１２Ｄに示したイオン注入工程との実行順を入れ替えてもよい。すなわち、第１Ｐ＋型領域３０を形成するためのイオン注入工程を先に行い、その後で、第２Ｐ＋型領域２０を形成するためのイオン注入工程を行ってもよい。
Furthermore, in the ion implantation step for forming the first P+ type region 30, the dose of Mg is set so that the Mg concentration in the first P+ type region 30 is equal to or lower than the Si concentration in the N+ type source region 18. For example, the dose of Mg is set so that the Mg concentration in the first P+ type region 30 is equal to or higher than 1×10 19 cm −3 and equal to or lower than 1×10 21 cm −3 .
12C and 12D may be performed in reverse order. That is, the ion implantation step for forming the first P+ type region 30 may be performed first, and then the ion implantation step for forming the second P+ type region 20 may be performed.
次に、図１２Ｄに示すように、製造装置は、ＧａＮ基板１０上に保護膜５３を形成する。保護膜５３は、例えば、ＡｌＮ又はＳｉＮである。
次に、製造装置は、保護膜５３で覆われたＧａＮ基板１０に、最大温度が１３００℃以上２０００℃以下の熱処理を施す。この熱処理は、例えば急速加熱処理である。この熱処理によりＧａＮ基板１０にイオン注入されたＭｇが活性化され、図１２Ｅに示すように、ＧａＮ基板１０に、第１Ｐ＋型領域３０及び第２Ｐ＋型領域２０が形成される。また、この熱処理により、ＧａＮ基板１０において、Ｍｇのイオン注入により生じた欠陥をある程度回復することができる。熱処理後、製造装置は、ＧａＮ基板１０の表面１０ａ上から保護膜５３を除去する。
12D, the manufacturing equipment then forms a protective film 53 on the GaN substrate 10. The protective film 53 is, for example, AlN or SiN.
Next, the manufacturing equipment subjects the GaN substrate 10 covered with the protective film 53 to a heat treatment at a maximum temperature of 1300°C or higher and 2000°C or lower. This heat treatment is, for example, a rapid thermal treatment. This heat treatment activates the Mg ions implanted into the GaN substrate 10, and as shown in FIG. 12E, a first P+ type region 30 and a second P+ type region 20 are formed in the GaN substrate 10. This heat treatment also allows defects in the GaN substrate 10 caused by the Mg ion implantation to be repaired to some extent. After the heat treatment, the manufacturing equipment removes the protective film 53 from the surface 10a of the GaN substrate 10.
次に、図１２Ｆに示すように、製造装置は、ＧａＮ基板１０上にゲート絶縁膜２１を形成する。次に、製造装置は、ゲート電極２３とソース電極２５とを形成する。次に、製造装置は、ゲート電極２３とソース電極２５とが覆わるようにＧａＮ基板１０の表面１０ａ上に層間絶縁膜（図示せず）を形成する。次に、製造装置は、ゲート電極２３に電気的に接続するゲートパッド１１２（図１参照）と、ソース電極２５に電気的に接続するソースパッド１１４（図１参照）とを形成する。その後、製造装置は、ＧａＮ基板１０の裏面１０ｂにドレイン電極２７を形成する。このような工程を経て、縦型ＭＯＳＦＥＴを備えるＧａＮ半導体装置１００Ａ（図１１Ａ参照）が完成する。 Next, as shown in FIG. 12F, the manufacturing equipment forms a gate insulating film 21 on the GaN substrate 10. Next, the manufacturing equipment forms a gate electrode 23 and a source electrode 25. Next, the manufacturing equipment forms an interlayer insulating film (not shown) on the front surface 10a of the GaN substrate 10 so as to cover the gate electrode 23 and the source electrode 25. Next, the manufacturing equipment forms a gate pad 112 (see FIG. 1) electrically connected to the gate electrode 23 and a source pad 114 (see FIG. 1) electrically connected to the source electrode 25. After that, the manufacturing equipment forms a drain electrode 27 on the back surface 10b of the GaN substrate 10. Through these processes, a GaN semiconductor device 100A (see FIG. 11A) equipped with a vertical MOSFET is completed.
（Ｍｇ、Ｓｉのプロファイル）
図１３は、ＧａＮのＸ軸方向におけるＭｇ、Ｓｉのプロファイル例を示すグラフである。図１３の横軸はＸ軸方向を示し、図１３の縦軸はＭｇ又はＳｉの濃度を示す。図１３において、例えば、Ｎ＋注入領域はソース形成領域１８´（図１２Ａ参照）に相当し、Ｐ＋注入領域は第２Ｐ＋型形成領域２０´（図１２Ｃ参照）に相当する。また、Ｎ＋、Ｐ＋重なり領域は、ソース形成領域１８´と第２Ｐ＋型形成領域２０´との重複領域に相当する。Ｎ＋注入領域に注入されるＳｉはＰ＋注入領域に注入されるＭｇよりも高濃度であるため、ソース形成領域１８´と第２Ｐ＋型形成領域２０´との重複領域の導電型はＮ型となる。また、図１３において、例えば、Ｍｇ濃度低下領域は第１領域２０１（図１１Ｂ参照）に相当し、Ｍｇ濃度維持領域は第２領域２０２（図１１Ｂ参照）に相当する。Ｍｇ濃度低下領域の両側にＭｇ濃度維持領域が位置する。
(Mg, Si profile)
FIG. 13 is a graph showing an example of Mg and Si profiles in the X-axis direction of GaN. The horizontal axis of FIG. 13 represents the X-axis direction, and the vertical axis of FIG. 13 represents the Mg or Si concentration. In FIG. 13, for example, the N+ implanted region corresponds to the source formation region 18' (see FIG. 12A), and the P+ implanted region corresponds to the second P+ type formation region 20' (see FIG. 12C). The N+, P+ overlap region corresponds to the overlapping region between the source formation region 18' and the second P+ type formation region 20'. Since the Si implanted into the N+ implanted region has a higher concentration than the Mg implanted into the P+ implanted region, the conductivity type of the overlapping region between the source formation region 18' and the second P+ type formation region 20' is N-type. In FIG. 13, for example, the Mg concentration reduction region corresponds to the first region 201 (see FIG. 11B), and the Mg concentration maintenance region corresponds to the second region 202 (see FIG. 11B). The Mg concentration maintaining region is located on both sides of the Mg concentration decreasing region.
Ｍｇ濃度維持領域は、活性化されたＮ＋注入領域（例えば、Ｎ＋型ソース領域１８）との接触により空乏化され、フェルミ準位Ｅｆが価電子帯に接近しないように制御される。これにより、Ｍｇ濃度維持領域では、Ｍｇの活性化が安定化し、Ｍｇの偏析が抑制されるので、Ｍｇ濃度が高く維持される。
Ｍｇ濃度維持領域の幅は、上記のように１ｎｍ以上２５ｎｍ以下であり、一例を示すと、２５ｎｍである。また、Ｎ＋注入領域の間隔（すなわち、Ｐ＋領域）の幅は、例えば５０ｎｍ以上５００ｎｍ以下であり、好ましくは１００ｎｍ以下である。Ｎ＋注入領域の間隔を狭くすると、Ｐ＋領域におけるＭｇ濃度維持領域の面積の割合を増やすことができる。
The Mg concentration maintaining region is depleted by contact with an activated N+ implantation region (e.g., N+ type source region 18), and the Fermi level Ef is controlled so as not to approach the valence band. As a result, in the Mg concentration maintaining region, Mg activation is stabilized and Mg segregation is suppressed, so that a high Mg concentration is maintained.
As described above, the width of the Mg concentration maintaining region is 1 nm or more and 25 nm or less, for example, 25 nm. The width of the spacing between the N+ implanted regions (i.e., the P+ regions) is, for example, 50 nm or more and 500 nm or less, preferably 100 nm or less. Narrowing the spacing between the N+ implanted regions allows the area ratio of the Mg concentration maintaining region to the P+ region to be increased.
（実施形態２の効果）
以上説明したように、本発明の実施形態２に係るＧａＮ半導体装置１００Ａの製造方法は、Ｎ＋型ソース領域１８に両側から挟まれる領域にＭｇをイオン注入する工程、をさらに含む。第１Ｐ＋型領域３０を形成する工程では、Ｎ＋型ソース領域１８が形成され、かつＮ＋型ソース領域１８下に位置する領域とＮ＋型ソース領域１８に両側から挟まれる領域とにＭｇがイオン注入されたＧａＮ基板１０に熱処理を施してＭｇを活性化することによって、Ｎ＋型ソース領域１８下に位置する第１Ｐ＋型領域３０と、Ｎ＋型ソース領域１８に両側から挟まれる第２Ｐ＋型領域２０とを形成する。Ｎ＋型ソース領域１８を形成する工程では、Ｎ＋型ソース領域１８におけるドナー元素の濃度が、第１Ｐ＋型領域３０及び第２Ｐ＋型領域２０の各々におけるＭｇの濃度以上の値となるようにＧａＮ基板１０へドナー元素を高濃度にイオン注入する。Ｎ＋型ソース領域１８に両側から挟まれる領域にＭｇをイオン注入する工程では、第２Ｐ＋型領域２０におけるＭｇの濃度が１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下となるようにＭｇをイオン注入する。
(Effects of the Second Embodiment)
As described above, the manufacturing method of the GaN semiconductor device 100A according to the second embodiment of the present invention further includes the step of ion-implanting Mg into regions sandwiched between the N+ type source regions 18. In the step of forming the first P+ type region 30, the GaN substrate 10, in which the N+ type source regions 18 have been formed and in which Mg has been ion-implanted into regions located below the N+ type source regions 18 and regions sandwiched between the N+ type source regions 18, is subjected to a heat treatment to activate the Mg, thereby forming the first P+ type region 30 located below the N+ type source region 18 and the second P+ type region 20 sandwiched between the N+ type source regions 18. In the step of forming the N+ type source region 18, a donor element is ion-implanted at a high concentration into the GaN substrate 10 so that the concentration of the donor element in the N+ type source region 18 is equal to or greater than the concentration of Mg in each of the first P+ type region 30 and the second P+ type region 20. In the step of ion-implanting Mg into the regions sandwiched by the N+ type source regions 18, Mg ions are implanted so that the Mg concentration in the second P+ type region 20 is 1×10 19 cm −3 or more and 1×10 21 cm −3 or less.
これによれば、実施形態１と同様に、Ｍｇ偏析によるＭｇ濃度の低下が抑制された、高濃度の第１Ｐ＋型領域３０を形成することができる。高濃度の第１Ｐ＋型領域３０は、トンネル接合により、Ｎ＋型ソース領域１８とＰ型のウェル領域１４との間でオーミック接続を実現させる。 As in embodiment 1, this allows for the formation of a high-concentration first P+ type region 30 in which the decrease in Mg concentration due to Mg segregation is suppressed. The high-concentration first P+ type region 30 establishes an ohmic connection between the N+ type source region 18 and the P type well region 14 through a tunnel junction.
また、Ｎ＋型ソース領域１８と第２Ｐ＋型形成領域２０´とが接触することにより、第２Ｐ＋型形成領域２０´の両側部には空乏層が生じ、この両側部のフェルミ準位はＮ＋型ソース領域１８のフェルミ準位と一致する。Ｎ＋型ソース領域１８はＮ＋型であるため、第２Ｐ＋型形成領域２０´の両側部に生じた空乏層のフェルミ準位が価電子帯に接近することを抑制することができる。これにより、第２Ｐ＋型形成領域２０´の両側部では、Ｍｇアクセプタの形成エネルギーを低い状態で維持することができ、Ｍｇを活性化し易くすることができるので、熱処理によるＭｇの偏析を抑制し、Ｍｇ偏析によるＭｇ濃度の低下を抑制することができる。 In addition, contact between the N+ type source region 18 and the second P+ type formation region 20' creates depletion layers on both sides of the second P+ type formation region 20', and the Fermi levels of these sides match the Fermi level of the N+ type source region 18. Because the N+ type source region 18 is N+ type, the Fermi levels of the depletion layers created on both sides of the second P+ type formation region 20' can be prevented from approaching the valence band. This allows the formation energy of Mg acceptors to be maintained low on both sides of the second P+ type formation region 20', making it easier to activate Mg. This suppresses Mg segregation due to heat treatment and the reduction in Mg concentration due to Mg segregation.
また、Ｎ＋型ソース領域１８におけるＳｉ濃度は、第２Ｐ＋型形成領域２０´におけるＭｇ濃度以上の値となる。これにより、第２Ｐ＋型形成領域２０´の両側部には空乏層が広く形成され、Ｍｇ偏析によるＭｇ濃度の低下が抑制された第２領域２０２が広く形成される。第２領域２０２を含む高濃度のＰ＋型領域２０を形成することができる。
また、このような第２Ｐ＋型領域２０にソース電極２５を接合することによって、オーミック性に優れたソースコンタクトを実現することができる。高濃度の第１Ｐ＋型領域３０と第２Ｐ＋型領域２０とにより、ソース電極２５とＰ型のウェル領域１４との間の接続のオーミック性をさらに高めることができる。
Furthermore, the Si concentration in the N+ type source region 18 is equal to or greater than the Mg concentration in the second P+ type formation region 20'. As a result, a wide depletion layer is formed on both sides of the second P+ type formation region 20', and a wide second region 202 is formed in which a decrease in the Mg concentration due to Mg segregation is suppressed. A high-concentration P+ type region 20 including the second region 202 can be formed.
Furthermore, a source contact with excellent ohmic properties can be achieved by joining the source electrode 25 to such second P+ type region 20. The high-concentration first P+ type region 30 and second P+ type region 20 can further improve the ohmic properties of the connection between the source electrode 25 and the P-type well region 14.
本発明の実施形態２に係るＧａＮ半導体装置１００Ａは、ＧａＮ基板１０の表面１０ａ側に設けられ、Ｎ＋型ソース領域１８に両側から挟まれる第２Ｐ＋型領域２０、をさらに備える。
第２Ｐ＋型領域２０の少なくとも一部（例えば、第２領域２０２）におけるＭｇ濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。このような構成を有するＧａＮ半導体装置１００Ａは、実施形態２で説明した上記の製造方法で製造することができる。
The GaN semiconductor device 100A according to the second embodiment of the present invention further comprises a second P+ type region 20 provided on the surface 10a side of the GaN substrate 10 and sandwiched between the N+ type source regions 18 on both sides.
The Mg concentration in at least a portion of the second P+ type region 20 (for example, the second region 202) is 1×10 19 cm −3 or more and 1×10 21 cm −3 or less. The GaN semiconductor device 100A having such a configuration can be manufactured by the manufacturing method described in the second embodiment.
＜実施形態３＞
上記の実施形態２では、第１Ｐ＋型領域３０は、Ｎ＋型ソース領域１８下に配置され、第２Ｐ＋型領域２０下には配置されていない構成を示した。しかしながら、本発明の実施形態において、第１Ｐ＋型領域３０はＮ＋型ソース領域１８下だけでなく、第２Ｐ＋型領域２０下にも配置されていてもよい。
<Embodiment 3>
In the second embodiment described above, the first P+ type region 30 is disposed below the N+ type source region 18, but is not disposed below the second P+ type region 20. However, in the embodiment of the present invention, the first P+ type region 30 may be disposed not only below the N+ type source region 18, but also below the second P+ type region 20.
図１４は、本発明の実施形態３に係るＧａＮ半導体装置１００Ｂの構成例を示す平面図である。図１５は、本発明の実施形態３に係るＧａＮ半導体装置１００Ｂの構成例を示す断面図である。図１５は、図１４の平面図をＸ４－Ｘ´４線で切断した断面を示している。
図１４及び１５に示すように、実施形態３に係るＧａＮ半導体装置１００Ｂにおいて、第１Ｐ＋型領域３０はＮ＋型ソース領域１８下だけでなく、第２Ｐ＋型領域２０下にも配置されている。第１Ｐ＋型領域３０は、Ｐ型のウェル領域１４内で一方のＮ＋型ソース領域１８下から他方のＮ＋型ソース領域１８下にかけて連続して設けられている。
Fig. 14 is a plan view showing a configuration example of a GaN semiconductor device 100B according to embodiment 3 of the present invention. Fig. 15 is a cross-sectional view showing a configuration example of a GaN semiconductor device 100B according to embodiment 3 of the present invention. Fig. 15 shows a cross section taken along line X4-X'4 in the plan view of Fig. 14.
14 and 15 , in the GaN semiconductor device 100B according to the third embodiment, the first P+ type region 30 is disposed not only below the N+ type source region 18 but also below the second P+ type region 20. The first P+ type region 30 is provided continuously within the P-type well region 14, extending from below one N+ type source region 18 to below the other N+ type source region 18.
図１６Ａから図１６Ｄは、本発明の実施形態３に係るＧａＮ半導体装置１００Ｂの製造方法を工程順に示す断面図である。図１６Ａに示すように、製造装置は、実施形態２と同様の方法で、ＧａＮ基板１０にＰ型のウェル領域１４と、Ｎ＋型ソース領域１８とを形成する。
次に、図１６Ｂに示すように、製造装置は、第１Ｐ＋型形成領域３０´の上方を開口し、その他の領域の上方を覆うマスク５２をＧａＮ基板１０上に形成する。実施形態２では、Ｎ＋型ソース領域１８下だけでなく、第２Ｐ＋型領域２０下にも第１Ｐ＋型領域３０を形成するため、第１Ｐ＋型形成領域３０´は、第２Ｐ＋型形成領域２０´と重複するように広く設定される。
次に、図１６Ｃに示すように、製造装置は、マスク５２が形成されたＧａＮ基板１０にアクセプタ元素としてＭｇをイオン注入する。イオン注入後、製造装置は、ＧａＮ基板１０上からマスク５２を除去する。
16A to 16D are cross-sectional views showing the process steps of a manufacturing method for a GaN semiconductor device 100B according to embodiment 3 of the present invention. As shown in Fig. 16A, the manufacturing equipment forms a P-type well region 14 and an N+-type source region 18 in a GaN substrate 10 using a method similar to that of embodiment 2.
16B , the manufacturing equipment forms a mask 52 on the GaN substrate 10, which opens above the first P+ type formation region 30′ and covers above the other regions. In the second embodiment, the first P+ type region 30 is formed not only below the N+ type source region 18 but also below the second P+ type region 20, so the first P+ type formation region 30′ is set wide so as to overlap with the second P+ type formation region 20′.
16C, the manufacturing equipment ions-implants Mg as an acceptor element into the GaN substrate 10 on which the mask 52 has been formed. After the ion implantation, the manufacturing equipment removes the mask 52 from the GaN substrate 10.
実施形態３では、ＧａＮ基板１０の表面１０ａから第１Ｐ＋型領域３０の底部が形成される位置（すなわち、ＧａＮ基板１０の表面１０ａからの深さがＮ＋型ソース領域１８よりも深い位置であって、Ｎ＋型ソース領域１８との接触により空乏層が形成される位置）まで、Ｍｇ濃度が１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下となるように、Ｍｇのドーズ量と注入エネルギー（加速電圧）とが設定される。
このＭｇのイオン注入工程は、加速エネルギーが１条件である一段イオン注入で行ってもよいし、加速エネルギーが複数条件ある多段イオン注入で行ってもよい。多段イオン注入で行う場合は、ＧａＮ基板１０の表面１０ａから深い位置までＭｇをイオン注入する場合でも、深さ方向におけるＭｇ濃度を一定値にすることが容易となる。
In the third embodiment, the dose of Mg and the implantation energy (acceleration voltage) are set so that the Mg concentration is 1×10 19 cm −3 or more and 1×10 21 cm −3 or less from the surface 10 a of the GaN substrate 10 to the position where the bottom of the first P+ type region 30 is formed (i.e., the position from the surface 10 a of the GaN substrate 10 deeper than the N+ type source region 18 and where a depletion layer is formed by contact with the N+ type source region 18 ).
This Mg ion implantation process may be performed as a single-stage ion implantation with one acceleration energy condition, or as a multi-stage ion implantation with multiple acceleration energy conditions. When using multi-stage ion implantation, it is easy to maintain a constant Mg concentration in the depth direction even when Mg ions are implanted deep from the surface 10a of the GaN substrate 10.
次に、図１６Ｃに示すように、製造装置は、ＧａＮ基板１０上に保護膜５３を形成する。保護膜５３は、例えば、ＡｌＮ又はＳｉＮである。
次に、製造装置は、保護膜５３で覆われたＧａＮ基板１０に、最大温度が１３００℃以上２０００℃以下の熱処理を施す。この熱処理は、例えば急速加熱処理である。この熱処理によりＧａＮ基板１０にイオン注入されたＭｇが活性化され、図１６Ｄに示すように、ＧａＮ基板１０に、第１Ｐ＋型領域３０と第２Ｐ＋型領域２０とが形成される。熱処理後、製造装置は、ＧａＮ基板１０の表面１０ａ上から保護膜５３を除去する。
これ以降の工程は、実施形態１、２と同じである。製造装置は、ゲート絶縁膜２１、ゲート電極２３、ソース電極２５及びドレイン電極２７等を形成する。このような工程を経て、縦型ＭＯＳＦＥＴ１を備えるＧａＮ半導体装置１００Ｂ（図１５参照）が完成する。
16C, the manufacturing equipment then forms a protective film 53 on the GaN substrate 10. The protective film 53 is, for example, AlN or SiN.
Next, the manufacturing equipment subjects the GaN substrate 10 covered with the protective film 53 to a heat treatment at a maximum temperature of 1300°C or higher and 2000°C or lower. This heat treatment is, for example, a rapid thermal treatment. This heat treatment activates the Mg ions implanted into the GaN substrate 10, and as shown in Figure 16D, a first P+ type region 30 and a second P+ type region 20 are formed in the GaN substrate 10. After the heat treatment, the manufacturing equipment removes the protective film 53 from the surface 10a of the GaN substrate 10.
The subsequent steps are the same as those in embodiments 1 and 2. The manufacturing equipment forms the gate insulating film 21, the gate electrode 23, the source electrode 25, the drain electrode 27, etc. Through these steps, a GaN semiconductor device 100B (see FIG. 15) including the vertical MOSFET 1 is completed.
本発明の実施形態３に係るＧａＮ半導体装置１００Ｂは、実施形態２に係るＧａＮ半導体装置１００Ａと同様に、高濃度の第１Ｐ＋型領域３０と第２Ｐ＋型領域２０とを備える。高濃度の第１Ｐ＋型領域３０と第２Ｐ＋型領域２０とにより、ソース電極２５とＰ型のウェル領域１４との間の接続のオーミック性をさらに高めることができる。
また、実施形態３では、同一のマスク５２を用いて第１Ｐ＋型領域３０と第２Ｐ＋型領域２０とを同時に形成することができるので、製造工程の短縮や製造コストの低減が可能である。
なお、実施形態３の方法では、Ｎ＋型ソース領域１８の表面付近にもアクセプタ元素（例えば、Ｍｇ）がイオン注入されるが、Ｎ＋型ソース領域１８におけるドナー元素（例えば、Ｓｉ）の濃度は、イオン注入されるＭｇの濃度よりも高濃度である。このため、実施形態３においても、Ｎ＋型ソース領域１８は高濃度のＮ型に維持される。
Similar to the GaN semiconductor device 100A according to the second embodiment, the GaN semiconductor device 100B according to the third embodiment of the present invention includes a high-concentration first P+ type region 30 and a second P+ type region 20. The high-concentration first P+ type region 30 and the second P+ type region 20 can further improve the ohmic connection between the source electrode 25 and the P-type well region 14.
Furthermore, in the third embodiment, the first P+ type region 30 and the second P+ type region 20 can be formed simultaneously using the same mask 52, which makes it possible to shorten the manufacturing process and reduce manufacturing costs.
In the method of the third embodiment, the acceptor element (e.g., Mg) is also ion-implanted near the surface of the N+ type source region 18, but the concentration of the donor element (e.g., Si) in the N+ type source region 18 is higher than the concentration of the ion-implanted Mg. Therefore, in the third embodiment as well, the N+ type source region 18 is maintained as a highly concentrated N type.
＜実施形態４＞
上記の実施形態２では、第２Ｐ＋型領域２０は、平面視で、Ｙ軸方向に延伸するストライプ形状を有することを説明した。しかしながら、本発明において、第２Ｐ＋型領域２０の平面視による形状はこれに限定されない。第２Ｐ＋型領域２０は、Ｘ軸方向に延伸する部分を有してもよい。
<Fourth Embodiment>
In the second embodiment, the second P+ type region 20 has a stripe shape extending in the Y-axis direction in plan view. However, in the present invention, the shape of the second P+ type region 20 in plan view is not limited to this. The second P+ type region 20 may have a portion extending in the X-axis direction.
図１７は、本発明の実施形態４に係るＧａＮ半導体装置１００Ｃの構成例を示す平面図である。図１８Ａ及び図１８Ｂは、本発明の実施形態４に係るＧａＮ半導体装置１００Ｃの構成例を示す断面図である。図１８Ａは、図１７の平面図をＸ５ －Ｘ´５線で切断した断面を示している。図１８Ｂは、図１７の平面図をＸ６－Ｘ´６線で切断した断面を示している。
図１７から図１８Ｂに示すように、実施形態４に係るＧａＮ半導体装置１００Ｃにおいて、第２Ｐ＋型領域２０は、平面視で、Ｙ軸方向に延伸する第１部位２０Ｙと、Ｘ軸方向に延伸する第２部位２０Ｘとを有し、第１部位２０Ｙと第２部位２０Ｘとが互いに接続して櫛歯状を成している。平面視で、第１部位２０Ｙと第２部位２０Ｘは、それぞれＮ＋型ソース領域１８に両側から挟まれており、第１領域２０１と、第１領域２０１の両側に位置する第２領域２０２とを有する。
Fig. 17 is a plan view showing a configuration example of a GaN semiconductor device 100C according to embodiment 4 of the present invention. Figs. 18A and 18B are cross-sectional views showing a configuration example of a GaN semiconductor device 100C according to embodiment 4 of the present invention. Fig. 18A shows a cross section of the plan view of Fig. 17 taken along line X5-X'5. Fig. 18B shows a cross section of the plan view of Fig. 17 taken along line X6-X'6.
17 to 18B , in the GaN semiconductor device 100C according to the fourth embodiment, the second P+ type region 20 has a first portion 20Y extending in the Y-axis direction and a second portion 20X extending in the X-axis direction in a plan view, and the first portion 20Y and the second portion 20X are connected to each other to form a comb-like shape. In a plan view, the first portion 20Y and the second portion 20X are each sandwiched by an N+ type source region 18 on both sides, and each has a first region 201 and second regions 202 located on both sides of the first region 201.
実施形態４に係るＧａＮ半導体装置１００Ｃは、実施形態２に係るＧａＮ半導体装置１００Ａと同様に、高濃度の第１Ｐ＋型領域３０と第２Ｐ＋型領域２０とを備える。高濃度の第１Ｐ＋型領域３０と第２Ｐ＋型領域２０とにより、ソース電極２５とＰ型のウェル領域１４との間の接続のオーミック性をさらに高めることができる。
また、ＧａＮ半導体装置１００Ｃでは、第１部位２０Ｙだけでなく、第２部位２０Ｘにおいても、Ｍｇ偏析が抑制されＭｇ濃度の低下が抑制された第２領域２０２が形成される。これにより、高濃度の第２Ｐ＋型領域２０をより面積広く形成することが可能となる。
The GaN semiconductor device 100C according to the fourth embodiment, like the GaN semiconductor device 100A according to the second embodiment, includes a high-concentration first P+ type region 30 and a second P+ type region 20. The high-concentration first P+ type region 30 and the second P+ type region 20 can further improve the ohmic connection between the source electrode 25 and the P-type well region 14.
Furthermore, in the GaN semiconductor device 100C, the second region 202 in which Mg segregation is suppressed and a decrease in the Mg concentration is suppressed is formed not only in the first portion 20Y but also in the second portion 20X, thereby making it possible to form the high-concentration second P+ type region 20 over a larger area.
＜実施形態５＞
本発明の実施形態において、第２Ｐ＋型領域２０は、平面視でドット状に配置されていてもよい。図１９は、本発明の実施形態５に係るＧａＮ半導体装置１００Ｄの構成例を示す平面図である。図２０Ａ及び図２０Ｂは、本発明の実施形態５に係るＧａＮ半導体装置１００Ｄの構成例を示す断面図である。図２０Ａは、図１９の平面図をＸ７－Ｘ´７線で切断した断面を示している。図２０Ｂは、図１９の平面図をＸ８－Ｘ´８線で切断した断面を示している。
<Embodiment 5>
In an embodiment of the present invention, the second P+ type regions 20 may be arranged in a dot pattern in a plan view. Fig. 19 is a plan view showing a configuration example of a GaN semiconductor device 100D according to a fifth embodiment of the present invention. Figs. 20A and 20B are cross-sectional views showing a configuration example of a GaN semiconductor device 100D according to the fifth embodiment of the present invention. Fig. 20A shows a cross section of the plan view of Fig. 19 taken along line X7-X'7. Fig. 20B shows a cross section of the plan view of Fig. 19 taken along line X8-X'8.
図１９から図２０Ｂに示すように、実施形態５に係るＧａＮ半導体装置１００Ｄにおいて、第２Ｐ＋型領域２０は、平面視でドット状に配置されている。ドット状に配置された第２Ｐ＋型領域２０では、平面視で全方向からＮ＋型ソース領域１８で囲まれているため、１つの第２Ｐ＋型領域２０における活性化範囲の割合（すなわち、第２領域２０２の面積の割合）を増やすことができる。
実施形態５に係るＧａＮ半導体装置１００Ｄは、実施形態２に係るＧａＮ半導体装置１００Ａと同様に、高濃度の第１Ｐ＋型領域３０と第２Ｐ＋型領域２０とを備える。高濃度の第１Ｐ＋型領域３０と第２Ｐ＋型領域２０とにより、ソース電極２５とＰ型のウェル領域１４との間の接続のオーミック性をさらに高めることができる。
19 to 20B , in the GaN semiconductor device 100D according to embodiment 5, the second P+ type regions 20 are arranged in a dotted pattern in a plan view. The dotted second P+ type regions 20 are surrounded by the N+ type source regions 18 from all directions in a plan view, which allows the proportion of the activation range in one second P+ type region 20 (i.e., the proportion of the area of the second region 202) to be increased.
Similar to the GaN semiconductor device 100A according to the second embodiment, the GaN semiconductor device 100D according to the fifth embodiment includes a high-concentration first P+ type region 30 and a second P+ type region 20. The high-concentration first P+ type region 30 and the second P+ type region 20 can further improve the ohmic connection between the source electrode 25 and the P-type well region 14.
また、ＧａＮ半導体装置１００Ｄでは、第２Ｐ＋型領域２０における活性化範囲の割合（すなわち、第２領域２０２の面積の割合）を増やすことができるので、第２Ｐ＋型領域２０をより高濃度化することが可能となる。
なお、ドット状の第２Ｐ＋型領域２０は平面視でＮ＋型ソース領域１８に囲まれていればよく、その配置は任意である。また、図１９では、ドット状の第２Ｐ＋型領域２０が平面視で正方形の場合を示しているが、これはあくまで一例である。ドット状の第２Ｐ＋型領域２０は、平面視で長方形でもよいし、円形でもよい。
Furthermore, in the GaN semiconductor device 100D, the proportion of the activated range in the second P+ type region 20 (i.e., the proportion of the area of the second region 202) can be increased, making it possible to further increase the concentration of the second P+ type region 20.
The dot-shaped second P+ type regions 20 may be arranged arbitrarily as long as they are surrounded by the N+ type source regions 18 in a plan view. While Fig. 19 shows the case where the dot-shaped second P+ type regions 20 are square in a plan view, this is merely an example. The dot-shaped second P+ type regions 20 may be rectangular or circular in a plan view.
＜実施形態６＞
図２１は、本発明の実施形態６に係るＧａＮ半導体装置１００Ｅの構成例を示す平面図である。図２２は、本発明の実施形態６に係るＧａＮ半導体装置１００Ｅの構成例を示す断面図である。図２２は、図２１の平面図をＸ９－Ｘ´９線で切断した断面を示している。
<Embodiment 6>
Fig. 21 is a plan view showing a configuration example of a GaN semiconductor device 100E according to embodiment 6 of the present invention. Fig. 22 is a cross-sectional view showing the configuration example of a GaN semiconductor device 100E according to embodiment 6 of the present invention. Fig. 22 shows a cross section taken along line X9-X'9 in the plan view of Fig. 21.
図２１及び図２２に示すように、実施形態６に係るＧａＮ半導体装置１００Ｅでは、１つのソース電極２５下に、Ｙ軸方向に延伸する２つの第２Ｐ＋型領域２０が配置されている。そして、２つの第２Ｐ＋型領域２０の間にＮ＋型領域２８が配置されている。Ｘ軸方向において、Ｎ＋型ソース領域１８、第１の第２Ｐ＋型領域２０、Ｎ＋型領域２８、第２の第２Ｐ＋型領域２０、Ｎ＋型ソース領域１８、の順で並んで配置されている。２つの第２Ｐ＋型領域２０の各々は、Ｎ＋型ソース領域１８及びＮ＋型領域２８に両側から挟まれている。実施形態６では、Ｎ＋型ソース領域１８及びＮ＋型領域２８が本発明の「Ｎ型領域」の一例となる。 As shown in Figures 21 and 22, in the GaN semiconductor device 100E of embodiment 6, two second P+ type regions 20 extending in the Y-axis direction are arranged below one source electrode 25. An N+ type region 28 is arranged between the two second P+ type regions 20. In the X-axis direction, the N+ type source region 18, the first second P+ type region 20, the N+ type region 28, the second second P+ type region 20, and the N+ type source region 18 are arranged in this order. Each of the two second P+ type regions 20 is sandwiched on both sides by an N+ type source region 18 and an N+ type region 28. In embodiment 6, the N+ type source region 18 and the N+ type region 28 are examples of the "N-type region" of the present invention.
Ｎ＋型領域２８におけるドーパント元素の濃度（例えば、Ｓｉ濃度）は、Ｎ＋型ソース領域１８におけるドーパント元素の濃度（例えば、Ｓｉ濃度）と同じでもよいし、異なっていてもよいが、第２Ｐ＋型領域２０のアクセプタ元素の濃度（例えば、Ｍｇ濃度）以上の値となっている。また、図２２に示すように、Ｎ＋型領域２８の表面１０ａからの深さは、第２Ｐ＋型領域２０の表面１０ａからの深さと同じ深さとなっている。 The concentration of the dopant element (e.g., Si concentration) in the N+ type region 28 may be the same as or different from the concentration of the dopant element (e.g., Si concentration) in the N+ type source region 18, but is equal to or greater than the concentration of the acceptor element (e.g., Mg concentration) in the second P+ type region 20. Also, as shown in FIG. 22, the depth of the N+ type region 28 from the surface 10a is the same as the depth of the second P+ type region 20 from the surface 10a.
実施形態６に係るＧａＮ半導体装置１００Ｅは、実施形態２に係るＧａＮ半導体装置１００Ａと同様に、高濃度の第１Ｐ＋型領域３０と第２Ｐ＋型領域２０とを備える。高濃度の第１Ｐ＋型領域３０と第２Ｐ＋型領域２０とにより、ソース電極２５とＰ型のウェル領域１４との間の接続のオーミック性をさらに高めることができる。
また、ＧａＮ半導体装置１００Ｅでは、Ｎ＋型ソース領域１８ではなく、Ｎ＋型領域２８と隣接する第２領域２０２においても、Ｍｇの偏析が抑制されＭｇ濃度の低下が抑制される。これにより、ソース電極２５下に複数の第２Ｐ＋型領域２０が配置される場合でも、複数の第２Ｐ＋型領域２０の各々の両側部に第２領域２０２を形成することができ、複数の第２Ｐ＋型領域２０の各々を高濃度化することが可能となる。
The GaN semiconductor device 100E according to the sixth embodiment, like the GaN semiconductor device 100A according to the second embodiment, includes a high-concentration first P+ type region 30 and a second P+ type region 20. The high-concentration first P+ type region 30 and the second P+ type region 20 can further improve the ohmic connection between the source electrode 25 and the P-type well region 14.
Furthermore, in the GaN semiconductor device 100E, Mg segregation and a decrease in the Mg concentration are suppressed not only in the N+ type source region 18 but also in the second region 202 adjacent to the N+ type region 28. As a result, even when a plurality of second P+ type regions 20 are disposed below the source electrode 25, the second region 202 can be formed on both sides of each of the plurality of second P+ type regions 20, and it becomes possible to increase the concentration of each of the plurality of second P+ type regions 20.
なお、図２１では、Ｎ＋型ソース領域１８とＮ＋型領域２８とが平面視で接続していない例を示しているが、これはあくまで一例である。本発明の実施形態６において、Ｎ＋型ソース領域１８とＮ＋型領域２８は平面視で接続していてもよい。
また、実施形態６では、１つのソース電極２５下に、Ｙ軸方向に延伸する２つの第２Ｐ＋型領域２０が配置されている態様を例示したが、これはあくまで一例である。実施形態６では、１つのソース電極２５下に、Ｙ軸方向に延伸する３つ以上の第２Ｐ＋型領域２０が配置されていてもよい。このような場合も、Ｘ軸方向で隣り合う一方の第２Ｐ＋型領域２０と他方の第２Ｐ＋型領域２０との間にＮ＋型領域２８が配置されることによって、３つ以上の第２Ｐ＋型領域２０の各々を高濃度化することが可能となる。
21 shows an example in which the N+ type source region 18 and the N+ type region 28 are not connected in plan view, but this is merely an example. In the sixth embodiment of the present invention, the N+ type source region 18 and the N+ type region 28 may be connected in plan view.
Furthermore, in the sixth embodiment, an example has been given in which two second P+ type regions 20 extending in the Y-axis direction are disposed under one source electrode 25, but this is merely one example. In the sixth embodiment, three or more second P+ type regions 20 extending in the Y-axis direction may be disposed under one source electrode 25. In such a case, too, by disposing an N+ type region 28 between one second P+ type region 20 and the other second P+ type region 20 adjacent to each other in the X-axis direction, it is possible to increase the concentration of each of the three or more second P+ type regions 20.
＜実施形態７＞
図２３は、本発明の実施形態７に係るＧａＮ半導体装置１００Ｆの構成例を示す平面図である。図２４Ａ及び図２４Ｂは、本発明の実施形態７に係るＧａＮ半導体装置１００Ｆの構成例を示す断面図である。図２４Ａは、図２３の平面図をＸ１０－Ｘ´１０線で切断した断面を示している。図２４Ｂは、図２３の平面図をＸ１１－Ｘ´１１線で切断した断面を示している。
Seventh Embodiment
Fig. 23 is a plan view showing a configuration example of a GaN semiconductor device 100F according to embodiment 7 of the present invention. Figs. 24A and 24B are cross-sectional views showing a configuration example of a GaN semiconductor device 100F according to embodiment 7 of the present invention. Fig. 24A shows a cross section of the plan view of Fig. 23 taken along line X10-X'10. Fig. 24B shows a cross section of the plan view of Fig. 23 taken along line X11-X'11.
図２３に示すように、実施形態７に係るＧａＮ半導体装置１００Ｆでは、平面視で、第２Ｐ＋型領域２０中にＮ＋型領域２８が点在している。図２３から図２４Ｂに示すように、Ｘ軸方向において、第２Ｐ＋型領域２０は、Ｎ＋型ソース領域１８に両側から挟まれている。また、第２Ｐ＋型領域２０の一部は、第２Ｐ＋型領域２０内に点在するＮ＋型領域２８と接しており、Ｎ＋型領域２８（または、Ｎ＋型領域２８とＮ＋型ソース領域１８）とに両側から挟まれている。Ｘ軸方向において、Ｎ＋型ソース領域１８とＮ＋型領域２８との間隔は、図１０Ｂに示した間隔Ｗと同じであり、例えば５０ｎｍ以上５００ｎｍ以下である。 As shown in FIG. 23 , in the GaN semiconductor device 100F according to embodiment 7, N+ type regions 28 are interspersed in the second P+ type region 20 in a planar view. As shown in FIGS. 23 to 24B , the second P+ type region 20 is sandwiched between N+ type source regions 18 on both sides in the X-axis direction. Furthermore, a portion of the second P+ type region 20 is in contact with the N+ type regions 28 interspersed within the second P+ type region 20, and is sandwiched between the N+ type regions 28 (or the N+ type regions 28 and the N+ type source regions 18) on both sides. In the X-axis direction, the distance between the N+ type source region 18 and the N+ type region 28 is the same as the distance W shown in FIG. 10B , and is, for example, 50 nm or more and 500 nm or less.
実施形態７においても、実施形態６と同様に、Ｎ＋型領域２８におけるドーパント元素の濃度（例えば、Ｓｉ濃度）は、Ｎ＋型ソース領域１８におけるドーパント元素の濃度（例えば、Ｓｉ濃度）と同じでもよいし、異なっていてもよいが、第２Ｐ＋型領域２０のアクセプタ元素の濃度（例えば、Ｍｇ濃度）以上の値となっている。また、図２３に示すように、Ｎ＋型領域２８の表面１０ａからの深さは、第２Ｐ＋型領域２０の表面１０ａからの深さと同じ深さとなっている。 In the seventh embodiment, as in the sixth embodiment, the concentration of the dopant element (e.g., Si concentration) in the N+ type region 28 may be the same as or different from the concentration of the dopant element (e.g., Si concentration) in the N+ type source region 18, but is equal to or greater than the concentration of the acceptor element (e.g., Mg concentration) in the second P+ type region 20. Also, as shown in FIG. 23, the depth of the N+ type region 28 from the surface 10a is the same as the depth of the second P+ type region 20 from the surface 10a.
Ｎ＋型領域２８から第２Ｐ＋型領域２０へ空乏層が伸びる。これにより、第２Ｐ＋型領域２０において、Ｎ＋型ソース領域１８と隣接する領域だけでなく、Ｎ＋型領域２８と隣接する領域においても、第１領域２０１よりもアクセプタの濃度（例えば、Ｍｇ濃度）が高い第２領域２０２が形成される。 A depletion layer extends from the N+ type region 28 to the second P+ type region 20. As a result, a second region 202 with a higher acceptor concentration (e.g., Mg concentration) than the first region 201 is formed in the second P+ type region 20 not only in the region adjacent to the N+ type source region 18 but also in the region adjacent to the N+ type region 28.
実施形態７に係るＧａＮ半導体装置１００Ｆは、実施形態２に係るＧａＮ半導体装置１００Ａと同様に、高濃度の第１Ｐ＋型領域３０と第２Ｐ＋型領域２０とを備える。高濃度の第１Ｐ＋型領域３０と第２Ｐ＋型領域２０とにより、ソース電極２５とＰ型のウェル領域１４との間の接続のオーミック性をさらに高めることができる。
また、ＧａＮ半導体装置１００Ｆでは、Ｎ＋型ソース領域１８ではなく、Ｎ＋型領域２８と隣接する第２領域２０２においても、Ｍｇの偏析が抑制されＭｇ濃度の低下が抑制される。これにより、ＧａＮ半導体装置１００Ｆでは、第２Ｐ＋型領域２０における活性化範囲の割合（すなわち、第２領域２０２の面積の割合）を増やすことができるので、第２Ｐ＋型領域２０をより高濃度化することが可能となる。
The GaN semiconductor device 100F according to the seventh embodiment, like the GaN semiconductor device 100A according to the second embodiment, includes a high-concentration first P+ type region 30 and a second P+ type region 20. The high-concentration first P+ type region 30 and the second P+ type region 20 can further improve the ohmic connection between the source electrode 25 and the P-type well region 14.
Furthermore, in the GaN semiconductor device 100F, Mg segregation and a decrease in the Mg concentration are suppressed not only in the N+ type source region 18 but also in the second region 202 adjacent to the N+ type region 28. This allows the GaN semiconductor device 100F to increase the proportion of the activated range in the second P+ type region 20 (i.e., the proportion of the area of the second region 202), thereby enabling the second P+ type region 20 to have a higher concentration.
なお、図２３では、Ｎ＋型ソース領域１８とＮ＋型領域２８とが平面視で接続していない例を示しているが、これはあくまで一例である。本発明の実施形態７においても、Ｎ＋型ソース領域１８とＮ＋型領域２８は平面視で接続していてもよい。
また、ドット状のＮ＋型領域２８は平面視で第２Ｐ＋型領域２０に囲まれていればよく、その配置は任意である。また、図２３ では、ドット状のＮ＋型領域２８が平面視で正方形の場合を示しているが、これはあくまで一例である。ドット状のＮ＋型領域２８は、平面視で長方形でもよいし、円形でもよい。
23 shows an example in which the N+ type source region 18 and the N+ type region 28 are not connected in plan view, but this is merely an example. In the seventh embodiment of the present invention, the N+ type source region 18 and the N+ type region 28 may also be connected in plan view.
Furthermore, the dot-shaped N+ type regions 28 may be arranged arbitrarily as long as they are surrounded by the second P+ type regions 20 in a plan view. Also, while Figure 23 shows a case where the dot-shaped N+ type regions 28 are square in a plan view, this is merely an example. The dot-shaped N+ type regions 28 may be rectangular or circular in a plan view.
＜実施形態８＞
上記の実施形態１から７では、ＧａＮ半導体装置が備える縦型ＭＯＳＦＥＴがプレーナである場合を示した。しかしながら、本発明の実施形態において、ＧａＮ半導体装置が備える縦型ＭＯＳＦＥＴは、プレーナ型に限定されず、トレンチゲート型であってもよい。
<Embodiment 8>
In the above-described first to seventh embodiments, the vertical MOSFET included in the GaN semiconductor device is a planar type. However, in the embodiments of the present invention, the vertical MOSFET included in the GaN semiconductor device is not limited to a planar type, and may be a trench gate type.
図２５は、本発明の実施形態８に係るＧａＮ半導体装置１００Ｇの構成例を示す断面図である。図２５に示すように、実施形態８に係るＧａＮ半導体装置１００Ｇは、ＧａＮ基板１０に設けられたトレンチＨを有する。トレンチＨは、ＧａＮ基板１０の表面１０ａ側に開口している。トレンチＨはＰ型のウェル領域１４よりも深く形成されており、トレンチＨの底部はＮ－型のドリフト領域１２まで達している。
トレンチＨの内側に、ゲート絶縁膜２１とゲート電極２３とが配置されている。トレンチＨの内側の側面と底面とがゲート絶縁膜２１で覆われている。また、ゲート電極２３は、ゲート絶縁膜２１を介してトレンチＨに埋め込まれている。トレンチゲート構造では、ウェル領域１４であって、トレンチＨの側面に設けられたゲート絶縁膜２１を介してゲート電極２３と向かい合う領域が、縦型ＭＯＳＦＥＴのチャネル領域となる。
25 is a cross-sectional view showing a configuration example of a GaN semiconductor device 100G according to embodiment 8 of the present invention. As shown in Fig. 25, the GaN semiconductor device 100G according to embodiment 8 has a trench H provided in the GaN substrate 10. The trench H opens on the front surface 10a side of the GaN substrate 10. The trench H is formed deeper than the P-type well region 14, and the bottom of the trench H reaches the N-type drift region 12.
A gate insulating film 21 and a gate electrode 23 are disposed inside the trench H. The inner side and bottom surfaces of the trench H are covered with the gate insulating film 21. The gate electrode 23 is buried in the trench H via the gate insulating film 21. In the trench gate structure, the region of the well region 14 that faces the gate electrode 23 via the gate insulating film 21 provided on the side surface of the trench H becomes the channel region of the vertical MOSFET.
実施形態８に係るＧａＮ半導体装置１００Ｇは、実施形態２に係るＧａＮ半導体装置１００と同様に、高濃度の第１Ｐ＋型領域３０と第２Ｐ＋型領域２０とを備える。高濃度の第１Ｐ＋型領域３０と第２Ｐ＋型領域２０とにより、ソース電極２５とＰ型のウェル領域１４との間の接続のオーミック性をさらに高めることができる。また、縦型ＭＯＳＦＥＴがトレンチゲート構造を採用することにより、チャネル領域をより密に配置することが可能となるので、素子の微細化が容易となる。 The GaN semiconductor device 100G according to embodiment 8, like the GaN semiconductor device 100 according to embodiment 2, includes a highly doped first P+ type region 30 and a second P+ type region 20. The highly doped first P+ type region 30 and second P+ type region 20 can further improve the ohmic connection between the source electrode 25 and the P-type well region 14. Furthermore, the vertical MOSFET employs a trench gate structure, which allows for more densely packed channel regions, facilitating element miniaturization.
＜実施形態９＞
本発明は、ダイオードに適用してもよい。図２６は、本発明の実施形態９に係るＧａＮ半導体装置２００の構成例を示す断面図である。図２６に示すように、実施形態９に係るＧａＮ半導体装置２００は、ＧａＮ基板１０と、ＧａＮ基板１０に設けられた１つ以上のＰＮダイオード２と、を備える。
<Embodiment 9>
The present invention may be applied to diodes. Fig. 26 is a cross-sectional view showing a configuration example of a GaN semiconductor device 200 according to a ninth embodiment of the present invention. As shown in Fig. 26, the GaN semiconductor device 200 according to the ninth embodiment includes a GaN substrate 10 and one or more PN diodes 2 provided on the GaN substrate 10.
ＰＮダイオード２は、ＧａＮ基板１０に設けられたＮ－型領域１３と、ＧａＮ基板１０に設けられてＮ－型領域１３と接するＰ型領域１５と、ＧａＮ基板１０に設けられてＰ型領域１５と接する第１Ｐ＋型領域３０と、ＧａＮ基板１０に設けられてＰ型領域１５及び第１Ｐ＋型領域３０と接するＮ＋型領域２８（本発明の「Ｎ型領域」の一例）と、ＧａＮ基板１０の表面１０ａ側に設けられてＮ＋型領域２８と接するアノード電極３５（本発明の「電極」の一例）と、ＧａＮ基板１０の裏面１０ｂ側に設けられてＮ－型領域１３と接するカソード電極３７と、を有する。Ｐ型領域１５は、ＰＮダイオード２のアノード領域である。Ｎ－型領域１３は、ＰＮダイオード２のカソード領域である。 The PN diode 2 has an N-type region 13 provided in the GaN substrate 10, a P-type region 15 provided in the GaN substrate 10 and in contact with the N-type region 13, a first P+ type region 30 provided in the GaN substrate 10 and in contact with the P-type region 15, an N+ type region 28 (an example of an "N-type region" in the present invention) provided in the GaN substrate 10 and in contact with the P-type region 15 and the first P+ type region 30, an anode electrode 35 (an example of an "electrode" in the present invention) provided on the front surface 10a of the GaN substrate 10 and in contact with the N+ type region 28, and a cathode electrode 37 provided on the back surface 10b of the GaN substrate 10 and in contact with the N- type region 13. The P-type region 15 is the anode region of the PN diode 2. The N- type region 13 is the cathode region of the PN diode 2.
Ｐ型領域１５は、Ｎ型のＧａＮ基板１０にアクセプタ元素がイオン注入され、熱処理されることにより形成される。アクセプタ元素は、例えばＭｇである。
アノード電極３５及びカソード電極３７は、例えば、ＡｌまたはＡｌ－Ｓｉの合金で構成されている。アノード電極３５及びカソード電極３７は、ＧａＮ基板１０との間にバリアメタル層を有してもよい。バリアメタル層の材料としてＴｉを使用してもよい。
The P-type region 15 is formed by ion-implanting an acceptor element into the N-type GaN substrate 10 and then heat-treating the substrate 10. The acceptor element is, for example, Mg.
The anode electrode 35 and the cathode electrode 37 are made of, for example, Al or an Al-Si alloy. The anode electrode 35 and the cathode electrode 37 may have a barrier metal layer between them and the GaN substrate 10. Ti may be used as the material for the barrier metal layer.
図２６に示すように、第１Ｐ＋型領域３０は、ＧａＮ基板１０の厚さ方向（例えば、Ｚ軸方向）において、Ｐ型領域１５とＮ＋型領域２８とに挟まれている。Ｎ＋型領域２８におけるドナー元素（例えば、Ｓｉ）の濃度は、第１Ｐ＋型領域３０におけるアクセプタ元素（例えば、Ｍｇ）の濃度よりも高い値である。 As shown in FIG. 26 , the first P+ type region 30 is sandwiched between the P type region 15 and the N+ type region 28 in the thickness direction (e.g., the Z-axis direction) of the GaN substrate 10. The concentration of the donor element (e.g., Si) in the N+ type region 28 is higher than the concentration of the acceptor element (e.g., Mg) in the first P+ type region 30.
第１Ｐ＋型領域３０を形成する工程では、Ｐ型領域１５であってＮ＋型領域２８の直下に位置する領域（第１Ｐ＋型形成領域）に空乏層が形成される。第１Ｐ＋型形成領域に予めイオン注入されたＭｇは、空乏層内で活性化される。これにより、Ｍｇ濃度が高く、厚さが１ｎｍ以上２５ｎｍ以下の第１Ｐ＋型領域３０が形成される。
第１Ｐ＋型領域３０は、Ｍｇ濃度が高くて薄いため、トンネル接合により、Ｎ＋型領域２８とＰ型領域１５との間でオーミック性に優れたオーミック接続を実現させる。アノード電極３５とＮ＋型領域２８との間、及び、Ｎ＋型領域２８とＰ型領域１５との間がそれぞれオーミック接触であるため、アノード電極３５とＰ型領域１５との間がオーミック接続となる。アノード電極３５は、Ｎ＋型領域２８と第１Ｐ＋型領域３０とを介して、Ｐ型領域１５とオーミック接続を取ることができる。
In the step of forming the first P+ type region 30, a depletion layer is formed in a region (first P+ type formation region) of the P type region 15 located directly below the N+ type region 28. The Mg ions previously implanted into the first P+ type formation region are activated within the depletion layer. This forms the first P+ type region 30 with a high Mg concentration and a thickness of 1 nm to 25 nm.
Because the first P+ type region 30 has a high Mg concentration and is thin, a tunnel junction is formed to realize an ohmic connection with excellent ohmic properties between the N+ type region 28 and the P type region 15. Because there is ohmic contact between the anode electrode 35 and the N+ type region 28, and between the N+ type region 28 and the P type region 15, there is also an ohmic connection between the anode electrode 35 and the P type region 15. The anode electrode 35 can be connected to the P type region 15 via the N+ type region 28 and the first P+ type region 30.
＜実施形態１０＞
図２７は、本発明の実施形態１０に係るＧａＮ半導体装置２００Ａの構成例を示す断面図である。図２７に示すように、実施形態１０に係るＧａＮ半導体装置２００Ａは、ＧａＮ基板１０と、ＧａＮ基板１０に設けられた１つ以上のＰＮダイオード２と、を備える。
<Embodiment 10>
27 is a cross-sectional view showing a configuration example of a GaN semiconductor device 200A according to embodiment 10 of the present invention. As shown in Fig. 27, the GaN semiconductor device 200A according to embodiment 10 includes a GaN substrate 10 and one or more PN diodes 2 provided on the GaN substrate 10.
ＧａＮ半導体装置２００Ａにおいて、ＰＮダイオード２は、Ｎ－型領域１３と、Ｐ型領域１５と、第１Ｐ＋型領域３０と、ＧａＮ基板１０に設けられて第１Ｐ＋型領域３０と接する第２Ｐ＋型領域２０と、第２Ｐ＋型領域２０と接するＮ＋型領域２８と、第２Ｐ＋型領域２０及びＮ＋型領域２８と接するアノード電極３５と、カソード電極３７と、を有する。Ｐ型領域１５、第１Ｐ＋型領域３０及び第２Ｐ＋型領域２０は、ＰＮダイオード２のアノード領域である。Ｎ－型領域１３は、ＰＮダイオード２のカソード領域である。 In the GaN semiconductor device 200A, the PN diode 2 has an N-type region 13, a P-type region 15, a first P+ type region 30, a second P+ type region 20 provided in the GaN substrate 10 and in contact with the first P+ type region 30, an N+ type region 28 in contact with the second P+ type region 20, an anode electrode 35 in contact with the second P+ type region 20 and the N+ type region 28, and a cathode electrode 37. The P-type region 15, the first P+ type region 30, and the second P+ type region 20 form the anode region of the PN diode 2. The N- type region 13 is the cathode region of the PN diode 2.
図２７に示すように、第２Ｐ＋型領域２０とＮ＋型領域２８はＸ軸方向に向かって交互に並んで配置されている。これにより、第２Ｐ＋型領域２０では、Ｎ＋型領域２８から空乏層が伸び、第１領域２０１よりもアクセプタ元素の濃度（例えば、Ｍｇ濃度）が高い第２領域２０２が形成される。 As shown in Figure 27, the second P+ type regions 20 and N+ type regions 28 are arranged alternately in the X-axis direction. As a result, in the second P+ type region 20, a depletion layer extends from the N+ type region 28, forming a second region 202 with a higher concentration of acceptor elements (e.g., Mg concentration) than the first region 201.
実施形態１０に係るＧａＮ半導体装置２００Ａは、高濃度の第１Ｐ＋型領域３０と第２Ｐ＋型領域２０とを備える。アノード電極３５は、Ｎ＋型領域２８と第１Ｐ＋型領域３０とを介して、Ｐ型領域１５とオーミック接続を取ることができる。また、第２Ｐ＋型領域２０にアノード電極３５を接合することによって、第２Ｐ＋型領域２０とアノード電極３５との間でオーミック性に優れたアノードコンタクトを実現することができる。これにより、アノード電極３５とＰ型領域１５との間の接続のオーミック性をさらに高めることができる。 The GaN semiconductor device 200A according to embodiment 10 comprises a highly doped first P+ region 30 and a second P+ region 20. The anode electrode 35 can be in ohmic contact with the P-type region 15 via the N+ region 28 and the first P+ region 30. Furthermore, by joining the anode electrode 35 to the second P+ region 20, an anode contact with excellent ohmic properties can be achieved between the second P+ region 20 and the anode electrode 35. This further improves the ohmic properties of the connection between the anode electrode 35 and the P-type region 15.
＜実施形態１１＞
図２８は、本発明の実施形態１１に係るＧａＮ半導体装置２００Ｂの構成例を示す断面図である。図２８に示すように、実施形態１１に係るＧａＮ半導体装置２００Ｂは、ＧａＮ基板１０と、ＧａＮ基板１０に設けられたＭＰＳ（Ｍｅｒｇｅｄ ＰｉＮ Ｓｃｈｏｔｔｋｙ）ダイオード２Ａと、を備える。ＭＰＳダイオード２Ａは、ＰＮダイオードと、ショットキーダイオードとを組み合わせた素子である。
<Embodiment 11>
28 is a cross-sectional view showing a configuration example of a GaN semiconductor device 200B according to embodiment 11 of the present invention. As shown in Fig. 28, the GaN semiconductor device 200B according to embodiment 11 includes a GaN substrate 10 and an MPS (Merged PiN Schottky) diode 2A provided on the GaN substrate 10. The MPS diode 2A is an element that combines a PN diode and a Schottky diode.
ＭＰＳダイオード２Ａは、ＧａＮ基板１０に設けられたＮ－型領域１３と、ＧａＮ基板１０に設けられてＮ－型領域１３と接する複数のＰ型領域１５と、ＧａＮ基板１０に設けられてＰ型領域１５と接する第１Ｐ＋型領域３０と、ＧａＮ基板１０に設けられてＰ型領域１５及び第１Ｐ＋型領域３０と接するＮ＋型領域２８と、ＧａＮ基板１０の表面１０ａ側に設けられてＮ－型領域１３、Ｐ型領域１５、第１Ｐ＋型領域３０及びＮ＋型領域２８と接するアノード電極３５と、ＧａＮ基板１０の裏面１０ｂ側に設けられてＮ－型領域１３と接するカソード電極３７と、を有する。 The MPS diode 2A has an N-type region 13 provided in the GaN substrate 10, multiple P-type regions 15 provided in the GaN substrate 10 and in contact with the N-type region 13, a first P+ type region 30 provided in the GaN substrate 10 and in contact with the P-type region 15, an N+ type region 28 provided in the GaN substrate 10 and in contact with the P-type region 15 and the first P+ type region 30, an anode electrode 35 provided on the front surface 10a of the GaN substrate 10 and in contact with the N- type region 13, the P-type region 15, the first P+ type region 30, and the N+ type region 28, and a cathode electrode 37 provided on the back surface 10b of the GaN substrate 10 and in contact with the N- type region 13.
図２８に示すように、複数のＰ型領域１５は互いに離して配置されている。隣り合うＰ型領域１５の一方と他方との間には、Ｎ－型領域１３が配置されている。第１Ｐ＋型領域３０は、Ｍｇ濃度が高くて薄いため、トンネル接合により、Ｎ＋型領域２８とＰ型領域１５との間でオーミック接続を実現させる。また、アノード電極３５とＮ＋型領域２８との間はオーミック接触である。 As shown in Figure 28, multiple P-type regions 15 are arranged at a distance from one another. An N-type region 13 is arranged between adjacent P-type regions 15. The first P+ type region 30 has a high Mg concentration and is thin, so an ohmic connection is established between the N+ type region 28 and the P-type region 15 via a tunnel junction. There is also an ohmic contact between the anode electrode 35 and the N+ type region 28.
アノード電極３５、Ｎ＋型領域２８、第１Ｐ＋型領域３０、Ｐ型領域１５、Ｎ－型領域１３及びカソード電極３７により、ＰＮダイオードが構成されている。Ｐ型領域１５は、ＰＮダイオードのアノード領域である。Ｎ－型領域１３は、ＰＮダイオードのカソード領域である。
また、アノード電極３５とＮ－型領域１３との間の接続はショットキー接続となっている。アノード電極３５、Ｎ－型領域１３及びカソード電極３７により、ショットキーダイオードが構成されている。
A PN diode is formed by the anode electrode 35, the N+ type region 28, the first P+ type region 30, the P type region 15, the N- type region 13, and the cathode electrode 37. The P type region 15 is the anode region of the PN diode. The N- type region 13 is the cathode region of the PN diode.
The anode electrode 35 and the N-type region 13 are connected by a Schottky junction. The anode electrode 35, the N-type region 13, and the cathode electrode 37 form a Schottky diode.
アノード電極３５を構成する材料と、カソード電極３７を構成する材料は、互いに同一の材料で構成されていてもよいし、互いに異なる材料で構成されていてもよい。例えば、アノード電極３５は、ニッケル（Ｎｉ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）のいずれか１つの材料で構成されている。カソード電極３７は、Ａｌ、Ａｌ－Ｓｉの合金、又は、チタン（Ｔｉ）で構成されている。 The anode electrode 35 and the cathode electrode 37 may be made of the same material or different materials. For example, the anode electrode 35 is made of one of nickel (Ni), platinum (Pt), and palladium (Pd). The cathode electrode 37 is made of Al, an Al-Si alloy, or titanium (Ti).
図２８に示すように、ＭＰＳダイオード２Ａにおいて、第２Ｐ＋型領域２０とＮ＋型領域２８はＸ軸方向に向かって交互に並んで配置されている。これにより、第２Ｐ＋型領域２０では、Ｎ＋型領域２８から空乏層が伸び、第１領域２０１よりもアクセプタ元素の濃度（例えば、Ｍｇ濃度）が高い第２領域２０２が形成される。 As shown in FIG. 28, in the MPS diode 2A, the second P+ type regions 20 and the N+ type regions 28 are arranged alternately in the X-axis direction. As a result, in the second P+ type region 20, a depletion layer extends from the N+ type region 28, forming a second region 202 having a higher concentration of acceptor elements (e.g., Mg concentration) than the first region 201.
実施形態１１に係るＧａＮ半導体装置２００Ｂは、実施形態９に係るＧａＮ半導体装置２００と同様に、Ｍｇの偏析が抑制された高濃度の第１Ｐ＋型領域３０を備える。アノード電極３５は、Ｎ＋型領域２８と第１Ｐ＋型領域３０とを介して、Ｐ型領域１５とオーミック接続を取ることができる。 The GaN semiconductor device 200B of embodiment 11, like the GaN semiconductor device 200 of embodiment 9, includes a high-concentration first P+ region 30 in which Mg segregation is suppressed. The anode electrode 35 can be in ohmic contact with the P-type region 15 via the N+ region 28 and the first P+ region 30.
＜実施形態１２＞
図２９は、本発明の実施形態１２に係るＧａＮ半導体装置２００Ｃの構成例を示す断面図である。図２９に示すように、実施形態１２に係るＧａＮ半導体装置２００Ｃは、ＧａＮ基板１０と、ＧａＮ基板１０に設けられたＭＰＳダイオード２Ａと、を備える。
<Embodiment 12>
29 is a cross-sectional view showing a configuration example of a GaN semiconductor device 200C according to embodiment 12 of the present invention. As shown in Fig. 29, the GaN semiconductor device 200C according to embodiment 12 includes a GaN substrate 10 and an MPS diode 2A provided on the GaN substrate 10.
ＧａＮ半導体装置２００Ｃにおいて、ＭＰＳダイオード２Ａは、Ｎ－型領域１３と、複数のＰ型領域１５と、第１Ｐ＋型領域３０と、ＧａＮ基板１０に設けられて第１Ｐ＋型領域３０と接する第２Ｐ＋型領域２０と、第２Ｐ＋型領域２０と接するＮ＋型領域２８と、Ｎ－型領域１３、Ｎ＋型領域２８及び第２Ｐ＋型領域２０と接するアノード電極３５と、カソード電極３７と、を有する。 In the GaN semiconductor device 200C, the MPS diode 2A has an N-type region 13, multiple P-type regions 15, a first P+ type region 30, a second P+ type region 20 provided in the GaN substrate 10 and in contact with the first P+ type region 30, an N+ type region 28 in contact with the second P+ type region 20, an anode electrode 35 in contact with the N- type region 13, the N+ type region 28, and the second P+ type region 20, and a cathode electrode 37.
図２９に示すように、複数のＰ型領域１５は互いに離して配置されている。隣り合うＰ型領域１５の一方と他方との間には、Ｎ－型領域１３が配置されている。アノード電極３５と第２Ｐ＋型領域２０との間、及び、Ｎ－型領域１３とカソード電極３７との間は、それぞれオーミック接触である。また、第１Ｐ＋型領域３０は、Ｍｇ濃度が高く、Ｍｇ濃度のばらつきも小さいため、Ｎ＋型領域２８とＰ型領域１５との間をトンネル接合することができる。これにより、アノード電極３５とＰ型領域１５との間でオーミック接続を実現することができる。 As shown in Figure 29, multiple P-type regions 15 are arranged at a distance from one another. An N-type region 13 is arranged between adjacent P-type regions 15. Ohmic contact is made between the anode electrode 35 and the second P+ type region 20, and between the N- type region 13 and the cathode electrode 37. Furthermore, because the first P+ type region 30 has a high Mg concentration and little variation in Mg concentration, a tunnel junction can be formed between the N+ type region 28 and the P-type region 15. This allows for an ohmic connection to be made between the anode electrode 35 and the P-type region 15.
アノード電極３５、第１Ｐ＋型領域３０、第２Ｐ＋型領域２０、Ｐ型領域１５と、Ｎ－型領域１３及びカソード電極３７により、ＰＮダイオードが構成されている。Ｐ型領域１５、第１Ｐ＋型領域３０、第２Ｐ＋型領域２０は、ＰＮダイオードのアノード領域である。Ｎ－型領域１３は、ＰＮダイオードのカソード領域である。
また、アノード電極３５とＮ－型領域１３との間の接続はショットキー接続となっている。アノード電極３５、Ｎ－型領域１３及びカソード電極３７により、ショットキーダイオードが構成されている。
A PN diode is formed by the anode electrode 35, the first P+ type region 30, the second P+ type region 20, the P type region 15, the N- type region 13, and the cathode electrode 37. The P type region 15, the first P+ type region 30, and the second P+ type region 20 form the anode region of the PN diode. The N- type region 13 is the cathode region of the PN diode.
The anode electrode 35 and the N-type region 13 are connected by a Schottky junction. The anode electrode 35, the N-type region 13, and the cathode electrode 37 form a Schottky diode.
図２９に示すように、ＭＰＳダイオード２Ａにおいても、第２Ｐ＋型領域２０とＮ＋型領域２８はＸ軸方向に向かって交互に並んで配置されている。これにより、第２Ｐ＋型領域２０では、Ｎ＋型領域２８から空乏層が伸び、第１領域２０１よりもアクセプタ元素の濃度（例えば、Ｍｇ濃度）が高い第２領域２０２が形成される。 As shown in FIG. 29, in the MPS diode 2A, the second P+ type regions 20 and N+ type regions 28 are also arranged alternately in the X-axis direction. As a result, in the second P+ type region 20, a depletion layer extends from the N+ type region 28, forming a second region 202 having a higher concentration of acceptor elements (e.g., Mg concentration) than the first region 201.
実施形態１２に係るＧａＮ半導体装置２００Ｃは、実施形態１０に係るＧａＮ半導体装置２００Ａと同様に、高濃度の第１Ｐ＋型領域３０と第２Ｐ＋型領域２０とを備える。アノード電極３５は、Ｎ＋型領域２８と第１Ｐ＋型領域３０とを介して、Ｐ型領域１５とオーミック接続を取ることができる。また、第２Ｐ＋型領域２０にアノード電極３５を接合することによって、第２Ｐ＋型領域２０とアノード電極３５との間でオーミック性に優れたアノードコンタクトを実現することができる。これにより、アノード電極３５とＰ型領域１５との間の接続のオーミック性をさらに高めることができる。 The GaN semiconductor device 200C according to embodiment 12, like the GaN semiconductor device 200A according to embodiment 10, comprises a highly doped first P+ type region 30 and a second P+ type region 20. The anode electrode 35 can be in ohmic contact with the P type region 15 via the N+ type region 28 and the first P+ type region 30. Furthermore, by joining the anode electrode 35 to the second P+ type region 20, an anode contact with excellent ohmic properties can be achieved between the second P+ type region 20 and the anode electrode 35. This further improves the ohmic properties of the connection between the anode electrode 35 and the P type region 15.
＜実施形態１３＞
上記の実施形態では、本発明の電極（例えば、ソース電極２５又はアノード電極３５）がＮ型領域（例えば、Ｎ＋型ソース領域１８又はＮ＋型領域２８）上に設けられていることを説明した。しかしながら、本発明の電極の配置はこれに限定されない。本発明の電極は、Ｎ型領域を貫通して第１Ｐ型領域（例えば、第１Ｐ＋型領域３０）に接触していてもよい。このような態様は、ＭＯＳＦＥＴ、ダイオードのいずれにおいても可能である。
<Embodiment 13>
In the above embodiment, the electrode of the present invention (e.g., the source electrode 25 or the anode electrode 35) is provided on an N-type region (e.g., the N+ type source region 18 or the N+ type region 28). However, the arrangement of the electrode of the present invention is not limited to this. The electrode of the present invention may penetrate the N-type region and contact the first P-type region (e.g., the first P+ type region 30). This embodiment is possible in both a MOSFET and a diode.
図３０は、本発明の実施形態１３に係るＧａＮ半導体装置３００の構成例を示す平面図である。図３１は、本発明の実施形態１３に係るＧａＮ半導体装置３００の構成例を示す断面図である。図３１は、図３０の平面図をＸ１２－Ｘ´１２線で切断した断面を示している。なお、図３０では、実施形態１で説明した図２と同様に、Ｎ＋型ソース領域１８等のＺ軸方向からの平面視による形状を示すため、ゲートパッド１１２、ソースパッド１１４（図１参照）、ゲート電極２３及びソース電極２５（図３１参照）の図示は省略している。 Figure 30 is a plan view showing an example of the configuration of a GaN semiconductor device 300 according to embodiment 13 of the present invention. Figure 31 is a cross-sectional view showing an example of the configuration of a GaN semiconductor device 300 according to embodiment 13 of the present invention. Figure 31 shows a cross-section of the plan view of Figure 30 taken along line X12-X'12. Note that, as with Figure 2 described in embodiment 1, Figure 30 omits the illustration of the gate pad 112, source pad 114 (see Figure 1), gate electrode 23, and source electrode 25 (see Figure 31) in order to show the shape of the N+ type source region 18 and the like as viewed from a plane in the Z-axis direction.
図３０及び図３１に示すように、ＧａＮ半導体装置３００は、縦型ＭＯＳＦＥＴの構成部として、ＧａＮ基板１０に設けられたＮ－型のドリフト領域１２、Ｐ型のウェル領域１４、Ｎ＋型ソース領域１８、第１Ｐ＋型領域３０と、ＧａＮ基板１０の表面１０ａ上に設けられたゲート絶縁膜２１と、ゲート絶縁膜２１上に設けられたゲート電極２３と、ＧａＮ基板１０の表面１０ａ側に設けられてＮ＋型ソース領域１８及びＰ＋型領域２０と電気的に接続するソース電極２５と、ＧａＮ基板１０の裏面１０ｂ側に設けられてドリフト領域１２に電気的に接続するドレイン電極２７と、を有する。 As shown in Figures 30 and 31, the GaN semiconductor device 300 has, as components of a vertical MOSFET, an N- type drift region 12, a P- type well region 14, an N+ type source region 18, and a first P+ type region 30 provided in a GaN substrate 10; a gate insulating film 21 provided on the front surface 10a of the GaN substrate 10; a gate electrode 23 provided on the gate insulating film 21; a source electrode 25 provided on the front surface 10a of the GaN substrate 10 and electrically connected to the N+ type source region 18 and the P+ type region 20; and a drain electrode 27 provided on the back surface 10b of the GaN substrate 10 and electrically connected to the drift region 12.
図３１に示すように、ＧａＮ半導体装置３００において、ソース電極２５は、Ｎ＋型ソース領域１８上に設けられており、Ｎ＋型ソース領域１８の一部を貫通して第１Ｐ＋型領域３０に接触している。例えば、第１Ｐ＋型領域３０上には、Ｎ＋型ソース領域１８を厚さ方向（例えば、Ｚ軸方向）に貫通する貫通穴Ｈ１が設けられている。ソース電極２５は、貫通穴Ｈ１内に配置され、貫通穴Ｈ１の底面で第１Ｐ＋型領域３０に接触する第１部位２５１と、ＧａＮ基板１０の表面１０ａ上に配置され、Ｎ＋型ソース領域１８と接触する第２部位２５２とを有する。第１部位２５１と第２部位２５２は互いに接している。 As shown in FIG. 31 , in the GaN semiconductor device 300, the source electrode 25 is provided on the N+ type source region 18 and penetrates a portion of the N+ type source region 18 to contact the first P+ type region 30. For example, a through-hole H1 is provided on the first P+ type region 30, penetrating the N+ type source region 18 in the thickness direction (e.g., the Z-axis direction). The source electrode 25 has a first portion 251 disposed within the through-hole H1 and contacting the first P+ type region 30 at the bottom surface of the through-hole H1, and a second portion 252 disposed on the surface 10a of the GaN substrate 10 and contacting the N+ type source region 18. The first portion 251 and the second portion 252 are in contact with each other.
第１部位２５１と第２部位２５２は、第１Ｐ＋型領域３０及びＮ＋型ソース領域１８とオーミック接触することができる材料で構成されており、例えばＡｌまたはＡｌ－Ｓｉの合金で構成されている。第１部位２５１と第２部位２５２は、互いに同一の材料で構成されていてもよいし、互いに異なる種類の材料で構成されていてもよい。第１部位２５１と第２部位２５２は一体に形成されていてもよい。すなわち、第１部位２５１と第２部位２５２は、同一プロセスで同時に形成されていてもよい。 The first portion 251 and the second portion 252 are made of a material that can make ohmic contact with the first P+ type region 30 and the N+ type source region 18, and are made of, for example, Al or an Al-Si alloy. The first portion 251 and the second portion 252 may be made of the same material, or may be made of different types of materials. The first portion 251 and the second portion 252 may be formed integrally. In other words, the first portion 251 and the second portion 252 may be formed simultaneously in the same process.
図３２Ａから図３２Ｃは、本発明の実施形態１３に係るＧａＮ半導体装置３００の製造方法を工程順に示す断面図である。図３３は、図３２ＡにおけるＮ＋型ソース領域１８、第１Ｐ＋型領域３０及びＰ型のウェル領域１４を拡大して示す断面図である。図３４は、Ｍｇを活性化するための熱処理を行った後の、Ｎ＋型ソース領域１８、第１Ｐ＋型領域３０及びＰ型のウェル領域１４の深さ方向における不純物濃度分布を模式的に示すグラフである。
図３２Ａに示すように、製造装置は、実施形態１と同様の方法で、ＧａＮ基板１０にＰ型のウェル領域１４と、Ｎ＋型ソース領域１８と、第１Ｐ＋型領域３０とを形成する。
32A to 32C are cross-sectional views showing, in the order of steps, a manufacturing method for a GaN semiconductor device 300 according to embodiment 13 of the present invention. Fig. 33 is an enlarged cross-sectional view showing the N+ type source region 18, the first P+ type region 30, and the P type well region 14 in Fig. 32A. Fig. 34 is a graph schematically showing the impurity concentration distribution in the depth direction of the N+ type source region 18, the first P+ type region 30, and the P type well region 14 after heat treatment for activating Mg.
As shown in FIG. 32A, the manufacturing equipment forms a P-type well region 14, an N+ type source region 18, and a first P+ type region 30 in the GaN substrate 10 in the same manner as in the first embodiment.
すなわち、第１Ｐ＋型領域３０を形成する工程では、Ｐ型のウェル領域１４であって、Ｎ＋型ソース領域１８下に位置する領域に空乏層が形成される。製造装置は、この空乏層が形成された領域の一部にアクセプタ元素としてＭｇをイオン注入する。このイオン注入工程では、第１Ｐ＋型領域３０がＮ＋型ソース領域１８下に形成されるように、Ｍｇの注入エネルギー（加速電圧）が設定される。また、このイオン注入工程では、第１Ｐ＋型領域３０におけるＭｇ濃度が、Ｎ＋型ソース領域１８におけるＳｉ濃度以下の値となるように、Ｍｇのドーズ量が設定される。例えば、第１Ｐ＋型領域３０におけるＭｇ濃度が１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下となるように、Ｍｇのドーズ量が設定される。 That is, in the step of forming the first P+ type region 30, a depletion layer is formed in a region of the P-type well region 14 located below the N+ type source region 18. The manufacturing equipment ions implants Mg as an acceptor element into a portion of the region where this depletion layer is formed. In this ion implantation step, the Mg implantation energy (acceleration voltage) is set so that the first P+ type region 30 is formed below the N+ type source region 18. In addition, in this ion implantation step, the Mg dose is set so that the Mg concentration in the first P+ type region 30 is equal to or lower than the Si concentration in the N+ type source region 18. For example, the Mg dose is set so that the Mg concentration in the first P+ type region 30 is equal to or higher than 1×10 19 cm −3 and equal to or lower than 1×10 21 cm −3 .
次に、製造装置は、保護膜５３（図４Ｄ参照）を形成し、保護膜５３で覆われたＧａＮ基板１０に、最大温度が１３００℃以上２０００℃以下の熱処理を施す。Ｎ＋型ソース領域１８下に位置する領域のフェルミ準位Ｅｆは、空乏層が形成されることにより、価電子帯に接近しないように制御されるため、この領域では、Ｍｇは活性化され易く、アクセプタとして機能し易くなっている。これにより、熱処理によるＭｇの偏析を抑制し、Ｍｇ偏析によるＭｇ濃度の低下とＭｇ濃度のばらつきとを抑制することができるので、高濃度の第１Ｐ＋型領域３０を形成することができる。第１Ｐ＋型領域３０を形成した後、製造装置は、ＧａＮ基板１０の表面１０ａ上から保護膜５３を除去する。 Next, the manufacturing equipment forms a protective film 53 (see Figure 4D) and performs heat treatment on the GaN substrate 10 covered with the protective film 53 at a maximum temperature of 1300°C to 2000°C. The Fermi level Ef in the region below the N+ type source region 18 is controlled so as not to approach the valence band due to the formation of a depletion layer, making Mg in this region more likely to be activated and function as an acceptor. This suppresses Mg segregation due to the heat treatment and reduces the decrease and variation in Mg concentration due to Mg segregation, thereby forming a highly concentrated first P+ type region 30. After forming the first P+ type region 30, the manufacturing equipment removes the protective film 53 from the surface 10a of the GaN substrate 10.
なお、図３３に示すように、第１Ｐ＋型領域３０において、Ｎ＋型ソース領域１８と接することにより生じる空乏層は、第１Ｐ＋型領域３０の厚さ方向の全体に及んでいることが好ましい。これにより、第１Ｐ＋型領域３０の厚さ方向の全体において、Ｍｇ偏析によるＭｇ濃度の低下を抑制することができる。 As shown in FIG. 33, it is preferable that the depletion layer generated in the first P+ type region 30 by contact with the N+ type source region 18 extends throughout the entire thickness of the first P+ type region 30. This makes it possible to suppress a decrease in the Mg concentration due to Mg segregation throughout the entire thickness of the first P+ type region 30.
次に、図３２Ｂに示すように、製造装置は、ＧａＮ基板１０の表面１０ａ上にマスク（図示せず）を形成し、Ｎ＋型ソース領域１８においてマスクから露出している領域をエッチングして除去する。マスクは、例えばレジストパターン、又は、ＳｉＯ２膜等の絶縁膜で構成されるハードマスクである。これにより、図３２Ｂに示すように、製造装置は、Ｎ＋型ソース領域１８に貫通穴Ｈ１を形成する。貫通穴Ｈ１を形成した後、製造装置は、マスクを除去する。 Next, as shown in FIG. 32B , the manufacturing equipment forms a mask (not shown) on the surface 10a of the GaN substrate 10 and etches and removes the region of the N+ type source region 18 that is exposed from the mask. The mask is, for example, a resist pattern or a hard mask made of an insulating film such as a SiO2 film. As a result, as shown in FIG. 32B , the manufacturing equipment forms a through hole H1 in the N+ type source region 18. After forming the through hole H1, the manufacturing equipment removes the mask.
図３４に示すように、Ｎ＋型ソース領域１８ではアクセプタ元素よりもドナー元素の方が高濃度であり、第１Ｐ＋型領域３０ではドナー元素よりもアクセプタ元素（例えば、Ｍｇ）の方が高濃度となっている。Ｍｇを活性化するための熱処理後にＮ＋型ソース領域１８をエッチングし除去する（例えば、貫通穴Ｈ１を形成する）ことで、Ｍｇの偏析が抑制され、Ｍｇ偏析によるＭｇ濃度の低下とＭｇ濃度のばらつきとが抑制された、高濃度（例えば、Ｍｇ濃度が１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下）の第１Ｐ＋型領域３０の表面を露出させることができる。 34, the N+ type source region 18 has a higher concentration of donor elements than acceptor elements, and the first P+ type region 30 has a higher concentration of acceptor elements (e.g., Mg) than donor elements. By etching and removing the N+ type source region 18 (e.g., by forming a through hole H1) after the heat treatment for activating Mg, Mg segregation is suppressed, and it is possible to expose the surface of the first P+ type region 30 having a high concentration (e.g., Mg concentration of 1×10 19 cm −3 or more and 1×10 21 cm −3 or less) in which the decrease in Mg concentration and the variation in Mg concentration due to Mg segregation are suppressed.
次に、製造装置は、ＧａＮ基板１０の表面１０ａ上にゲート絶縁膜を形成する。例えば、製造装置は、ＧａＮ基板１０の表面１０ａ上にゲート絶縁膜となる材料膜（例えば、ＳｉＯ２膜）を形成し、この材料膜上にマスク（図示せず）を形成し、この材料膜においてマスクから露出している部分をエッチングして除去する。このマスクは、ゲート絶縁膜の形成領域を覆い、それ以外の領域（例えば、貫通穴Ｈ１と、貫通穴Ｈ１の周囲に位置するＮ＋型ソース領域１８）を露出する形状を有する。このマスクは、例えばレジストパターン、又は、ゲート絶縁膜と異なる材料で構成されるハードマスクである。これにより、図３２Ｃに示すように、製造装置は、ＧａＮ基板１０の表面１０ａ上にゲート絶縁膜２１を形成する。 Next, the manufacturing equipment forms a gate insulating film on the surface 10a of the GaN substrate 10. For example, the manufacturing equipment forms a material film (e.g., a SiO2 film) that will become the gate insulating film on the surface 10a of the GaN substrate 10, forms a mask (not shown) on this material film, and etches and removes the portion of this material film that is exposed through the mask. This mask has a shape that covers the region where the gate insulating film will be formed and exposes other regions (e.g., the through-hole H1 and the N+ type source region 18 located around the through-hole H1). This mask is, for example, a resist pattern or a hard mask made of a material different from the gate insulating film. As a result, as shown in FIG. 32C, the manufacturing equipment forms a gate insulating film 21 on the surface 10a of the GaN substrate 10.
次に、図３２Ｃにおいて、製造装置は、ＧａＮ基板１０の表面１０ａ上に導電膜（図示せず）を形成して、導電膜で貫通穴Ｈ１を埋め込む。この導電膜は、第１Ｐ＋型領域３０及びＮ＋型ソース領域１８とオーミック接触することができる材料膜であり、例えばＡｌ膜またはＡｌ－Ｓｉの合金膜である。次に、製造装置は、この導電膜上にマスク（図示せず）を形成し、導電膜においてマスクから露出している部分をエッチングして除去する。これにより、ＧａＮ基板１０の表面１０ａ上にゲート電極２３とソース電極２５（図３１参照）とを形成する。このような工程を経て、縦型ＭＯＳＦＥＴを備えるＧａＮ半導体装置３００（図３１参照）が完成する。 Next, in FIG. 32C, the manufacturing equipment forms a conductive film (not shown) on the surface 10a of the GaN substrate 10 and fills the through-hole H1 with the conductive film. This conductive film is a material film that can make ohmic contact with the first P+ type region 30 and the N+ type source region 18, such as an Al film or an Al-Si alloy film. Next, the manufacturing equipment forms a mask (not shown) on this conductive film and etches away the portions of the conductive film exposed by the mask. This forms a gate electrode 23 and a source electrode 25 (see FIG. 31) on the surface 10a of the GaN substrate 10. Through these steps, a GaN semiconductor device 300 (see FIG. 31) equipped with a vertical MOSFET is completed.
以上説明したように、実施形態１３に係るＧａＮ半導体装置３００の製造方法によれば、Ｎ＋型ソース領域１８を利用して第１Ｐ＋型領域３０が形成される領域（すなわち、第１Ｐ＋型形成領域）のフェルミ準位Ｅｆを伝導帯Ｅｃ側へ近づくように制御し、この状態で熱処理を行うことによって、高濃度の第１Ｐ＋型領域３０を形成する。次に、Ｎ＋型ソース領域１８の一部を除去して第１Ｐ＋型領域３０の表面を露出させ、露出した表面に接触するようにソース電極２５の第１部位２５１を形成する。 As described above, according to the method for manufacturing the GaN semiconductor device 300 of embodiment 13, the Fermi level Ef of the region where the first P+ type region 30 is formed (i.e., the first P+ type formation region) is controlled to approach the conduction band Ec by utilizing the N+ type source region 18, and heat treatment is performed in this state to form a highly concentrated first P+ type region 30. Next, a portion of the N+ type source region 18 is removed to expose the surface of the first P+ type region 30, and the first portion 251 of the source electrode 25 is formed so as to contact the exposed surface.
第１Ｐ＋型領域３０は、高濃度（例えば、Ｍｇ濃度が１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下）であり、ソース電極２５の第１部位２５１と接触している。これにより、ソース電極２５の第１部位２５１と第１Ｐ＋型領域３０との間でオーミック接続を実現することができ、第１Ｐ＋型領域３０を介して、ソース電極２５の第１部位２５１とＰ型のウェル領域１４との間でオーミック接続を実現することができる。 The first P+ type region 30 has a high concentration (for example, an Mg concentration of 1×10 19 cm −3 or more and 1×10 21 cm −3 or less) and is in contact with the first portion 251 of the source electrode 25. This allows an ohmic connection to be established between the first portion 251 of the source electrode 25 and the first P+ type region 30, and an ohmic connection to be established between the first portion 251 of the source electrode 25 and the P-type well region 14 via the first P+ type region 30.
＜実施形態１４＞
図３５は、本発明の実施形態１４に係るＧａＮ半導体装置３００Ａの構成例を示す平面図である。図３６は、本発明の実施形態１４に係るＧａＮ半導体装置３００Ａの構成例を示す断面図である。図３６は、図３５の平面図をＸ１３－Ｘ´１３線で切断した断面を示している。なお、図３５では、実施形態１３で説明した図３０と同様に、ゲートパッド１１２、ソースパッド１１４（図１参照）、ゲート電極２３及びソース電極２５（図３６参照）の図示は省略している。
<Embodiment 14>
Fig. 35 is a plan view showing a configuration example of a GaN semiconductor device 300A according to embodiment 14 of the present invention. Fig. 36 is a cross-sectional view showing a configuration example of a GaN semiconductor device 300A according to embodiment 14 of the present invention. Fig. 36 shows a cross-section taken along line X13-X'13 in the plan view of Fig. 35. Note that, as with Fig. 30 described in relation to embodiment 13, Fig. 35 omits illustration of the gate pad 112, source pad 114 (see Fig. 1), gate electrode 23, and source electrode 25 (see Fig. 36).
図３５及び図３６に示すように、実施形態１４に係るＧａＮ半導体装置３００Ａにおいて、実施形態１３に係るＧａＮ半導体装置３００（図３０及び図３１参照）との違いは、第１Ｐ＋型領域３０の配置にある。図３５及び図３６に示すように、ＧａＮ半導体装置３００Ａにおいて、高濃度（例えば、Ｍｇ濃度が１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下）の第１Ｐ＋型領域３０は、ソース電極２５の第１部位２５１下からＮ＋型ソース領域１８下まで延設されている。第１Ｐ＋型領域３０は、ソース電極２５の第１部位２５１とＰ型のウェル領域１４との間、及び、Ｎ＋型ソース領域１８とＰ型のウェル領域１４との間にそれぞれ設けられている。 35 and 36 , the GaN semiconductor device 300A according to embodiment 14 differs from the GaN semiconductor device 300 according to embodiment 13 (see FIGS. 30 and 31 ) in the arrangement of the first P+ type region 30. As shown in FIGS. 35 and 36 , in the GaN semiconductor device 300A, the first P+ type region 30 having a high concentration (for example, an Mg concentration of 1×10 19 cm −3 or more and 1×10 21 cm −3 or less) extends from below the first portion 251 of the source electrode 25 to below the N+ type source region 18. The first P+ type region 30 is provided between the first portion 251 of the source electrode 25 and the P type well region 14, and between the N+ type source region 18 and the P type well region 14, respectively.
実施形態１４に係るＧａＮ半導体装置３００Ａによれば、実施形態１３と同様に、ソース電極２５の第１部位２５１と高濃度の第１Ｐ＋型領域３０とが接触しているため、ソース電極２５の第１部位２５１と第１Ｐ＋型領域３０との間でオーミック接続を実現することができる。第１Ｐ＋型領域３０を介して、ソース電極２５の第１部位２５１とＰ型のウェル領域１４との間でオーミック接続を実現することができる。 In the GaN semiconductor device 300A according to embodiment 14, similar to embodiment 13, the first portion 251 of the source electrode 25 is in contact with the high-concentration first P+ type region 30, thereby achieving an ohmic connection between the first portion 251 of the source electrode 25 and the first P+ type region 30. An ohmic connection can be achieved between the first portion 251 of the source electrode 25 and the P-type well region 14 via the first P+ type region 30.
また、ＧａＮ半導体装置３００Ａによれば、実施形態１と同様に、高濃度の第１Ｐ＋型領域３０を介して、Ｎ＋型ソース領域１８とＰ型のウェル領域１４との間をトンネル接合することができる。このトンネル接合により、ソース電極２５とウェル領域１４との間でオーミック接続を実現することができる。
ＧａＮ半導体装置３００Ａによれば、実施形態１３の構成に、トンネル接合によるオーミック接続の構成が加わるので、ソース電極２５とＰ型のウェル領域１４との間の接続のオーミック性をさらに高めることができる。
Furthermore, according to the GaN semiconductor device 300A, similarly to the first embodiment, a tunnel junction can be formed between the N+ type source region 18 and the P type well region 14 via the heavily doped first P+ type region 30. This tunnel junction can realize an ohmic connection between the source electrode 25 and the well region 14.
According to the GaN semiconductor device 300A, an ohmic connection configuration using a tunnel junction is added to the configuration of the thirteenth embodiment, so that the ohmic connection between the source electrode 25 and the P-type well region 14 can be further improved.
＜実施形態１５＞
図３７は、本発明の実施形態１５に係るＧａＮ半導体装置３００Ｂの構成例を示す平面図である。図３８は、本発明の実施形態１５に係るＧａＮ半導体装置３００Ｂの構成例を示す断面図である。図３８は、図３７の平面図をＸ１４－Ｘ´１４線で切断した断面を示している。なお、図３７では、実施形態１３で説明した図３０と同様に、ゲートパッド１１２、ソースパッド１１４（図１参照）、ゲート電極２３及びソース電極２５（図３８参照）の図示は省略している。
<Embodiment 15>
Fig. 37 is a plan view showing a configuration example of a GaN semiconductor device 300B according to embodiment 15 of the present invention. Fig. 38 is a cross-sectional view showing a configuration example of a GaN semiconductor device 300B according to embodiment 15 of the present invention. Fig. 38 shows a cross-section taken along line X14-X'14 of the plan view of Fig. 37. Note that, as with Fig. 30 described in relation to embodiment 13, Fig. 37 omits illustration of the gate pad 112, source pad 114 (see Fig. 1), gate electrode 23, and source electrode 25 (see Fig. 38).
図３７及び図３８に示すように、実施形態１５に係るＧａＮ半導体装置３００Ｂにおいて、実施形態１３に係るＧａＮ半導体装置３００（図３０及び図３１参照）との違いは、縦型ＭＯＳＦＥＴのゲート構造にある。実施形態１３では縦型ＭＯＳＦＥＴがプレーナである場合を示した。実施形態１５では、縦型ＭＯＳＦＥＴはトレンチゲート型である場合を示す。
図３８に示すように、実施形態１５に係るＧａＮ半導体装置３００Ｂは、ＧａＮ基板１０に設けられたトレンチＨを有する。トレンチＨは、ＧａＮ基板１０の表面１０ａ側に開口している。トレンチＨはＰ型のウェル領域１４よりも深く形成されており、トレンチＨの底部はＮ－型のドリフト領域１２まで達している。
As shown in Figures 37 and 38, the GaN semiconductor device 300B according to embodiment 15 differs from the GaN semiconductor device 300 according to embodiment 13 (see Figures 30 and 31) in the gate structure of the vertical MOSFET. In embodiment 13, the vertical MOSFET is a planar type. In embodiment 15, the vertical MOSFET is a trench gate type.
38 , a GaN semiconductor device 300B according to the fifteenth embodiment has a trench H provided in a GaN substrate 10. The trench H opens on the surface 10a side of the GaN substrate 10. The trench H is formed deeper than the P-type well region 14, and the bottom of the trench H reaches the N− type drift region 12.
トレンチＨの内側に、ゲート絶縁膜２１とゲート電極２３とが配置されている。トレンチＨの内側の側面と底面とがゲート絶縁膜２１で覆われている。また、ゲート電極２３は、ゲート絶縁膜２１を介してトレンチＨに埋め込まれている。トレンチゲート構造では、ウェル領域１４であって、トレンチＨの側面に設けられたゲート絶縁膜２１を介してゲート電極２３と向かい合う領域が、縦型ＭＯＳＦＥＴのチャネル領域となる。 A gate insulating film 21 and a gate electrode 23 are arranged inside the trench H. The inner side and bottom surfaces of the trench H are covered with the gate insulating film 21. The gate electrode 23 is embedded in the trench H via the gate insulating film 21. In the trench gate structure, the well region 14, which faces the gate electrode 23 via the gate insulating film 21 provided on the side surface of the trench H, becomes the channel region of the vertical MOSFET.
実施形態１５に係るＧａＮ半導体装置３００Ｂは、実施形態１３と同様に、ソース電極２５の第１部位２５１と高濃度の第１Ｐ＋型領域３０とが接触しているため、ソース電極２５の第１部位２５１と第１Ｐ＋型領域３０との間でオーミック接続を実現することができる。第１Ｐ＋型領域３０を介して、ソース電極２５の第１部位２５１とＰ型のウェル領域１４との間でオーミック接続を実現することができる。また、縦型ＭＯＳＦＥＴがトレンチゲート構造を採用することにより、チャネル領域をより密に配置することが可能となるので、素子の微細化が容易となる。 In the GaN semiconductor device 300B according to embodiment 15, as in embodiment 13, the first portion 251 of the source electrode 25 is in contact with the high-concentration first P+ region 30, thereby achieving an ohmic connection between the first portion 251 of the source electrode 25 and the first P+ region 30. An ohmic connection can be achieved between the first portion 251 of the source electrode 25 and the P-type well region 14 via the first P+ region 30. Furthermore, by adopting a trench gate structure for the vertical MOSFET, it is possible to arrange the channel regions more densely, facilitating the miniaturization of the device.
なお、ＧａＮ半導体装置３００Ｂは、その変形例として、実施形態１４の構成が加えられてもよい。すなわち、図３７及び図３８に示すＧａＮ半導体装置３００Ｂにおいて、高濃度の第１Ｐ＋型領域３０は、ソース電極２５の第１部位２５１下からＮ＋型ソース領域１８下まで延設されていてもよい。第１Ｐ＋型領域３０は、ソース電極２５の第１部位２５１とＰ型のウェル領域１４との間、及び、Ｎ＋型ソース領域１８とＰ型のウェル領域１４との間にそれぞれ設けられていてもよい。
この変形例によれば、Ｎ＋型ソース領域１８とＰ型のウェル領域１４との間がトンネル接合によりオーミック接続される。これにより、実施形態１４と同様に、ソース電極２５とＰ型のウェル領域１４との間の接続のオーミック性をさらに高めることができる。
As a modification, the GaN semiconductor device 300B may have the configuration of embodiment 14 added thereto. That is, in the GaN semiconductor device 300B shown in Figures 37 and 38, the heavily doped first P+ type region 30 may extend from below the first portion 251 of the source electrode 25 to below the N+ type source region 18. The first P+ type region 30 may be provided between the first portion 251 of the source electrode 25 and the P type well region 14, and between the N+ type source region 18 and the P type well region 14.
According to this modification, an ohmic connection is formed between the N+ type source region 18 and the P type well region 14 by a tunnel junction. This makes it possible to further improve the ohmic connection between the source electrode 25 and the P type well region 14, similar to the fourteenth embodiment.
＜実施形態１６＞
図３９は、本発明の実施形態１６に係るＧａＮ半導体装置４００の構成例を示す断面図である。図３９に示すように、実施形態１６に係るＧａＮ半導体装置４００は、ＧａＮ基板１０と、ＧａＮ基板１０に設けられた１つ以上のＰＮダイオード４と、を備える。
<Embodiment 16>
39 is a cross-sectional view showing a configuration example of a GaN semiconductor device 400 according to embodiment 16 of the present invention. As shown in Fig. 39, the GaN semiconductor device 400 according to embodiment 16 includes a GaN substrate 10 and one or more PN diodes 4 provided on the GaN substrate 10.
ＰＮダイオード４は、ＧａＮ基板１０に設けられたＮ－型領域１３と、ＧａＮ基板１０に設けられてＮ－型領域１３と接するＰ型領域１５と、ＧａＮ基板１０に設けられてＰ型領域１５と接する第１Ｐ＋型領域３０と、ＧａＮ基板１０に設けられてＰ型領域１５及び第１Ｐ＋型領域３０と接するＮ＋型領域２８と、ＧａＮ基板１０の表面１０ａ側に設けられてＮ＋型領域２８と接するアノード電極３５と、Ｎ－型領域１３と接するカソード電極３７と、を有する。 The PN diode 4 has an N-type region 13 provided in the GaN substrate 10, a P-type region 15 provided in the GaN substrate 10 and in contact with the N-type region 13, a first P+ type region 30 provided in the GaN substrate 10 and in contact with the P-type region 15, an N+ type region 28 provided in the GaN substrate 10 and in contact with the P-type region 15 and the first P+ type region 30, an anode electrode 35 provided on the surface 10a of the GaN substrate 10 and in contact with the N+ type region 28, and a cathode electrode 37 in contact with the N- type region 13.
ＰＮダイオード４では、アノード電極３５がＮ＋型領域２８を貫通して第１Ｐ＋型領域３０に接触している。例えば、ＧａＮ基板１０の表面１０ａ側には、Ｎ＋型領域２８を貫通する貫通穴Ｈ２が設けられている。貫通穴Ｈ２の底面は第１Ｐ＋型領域３０である。アノード電極３５は、貫通穴Ｈ２内に配置され、貫通穴Ｈ２の底面で第１Ｐ＋型領域３０に接触する第１部位３５１と、ＧａＮ基板１０の表面１０ａ上に配置され、Ｎ＋型領域２８に接触する第２部位３５２とを有する。第１部位３５１と第２部位３５２は一体に形成されている。 In the PN diode 4, the anode electrode 35 penetrates the N+ region 28 and contacts the first P+ region 30. For example, a through-hole H2 that penetrates the N+ region 28 is provided on the surface 10a side of the GaN substrate 10. The bottom surface of the through-hole H2 is the first P+ region 30. The anode electrode 35 has a first portion 351 that is disposed within the through-hole H2 and contacts the first P+ region 30 at the bottom surface of the through-hole H2, and a second portion 352 that is disposed on the surface 10a of the GaN substrate 10 and contacts the N+ region 28. The first portion 351 and second portion 352 are integrally formed.
ＰＮダイオード４においても、実施形態９に係るＰＮダイオード２（図２６参照）と同様に、第１Ｐ＋型領域３０は、Ｎ＋型領域２８直下に生じる空乏層を利用したフェルミ準位制御により、Ｍｇ濃度が高く形成される。例えば、第１Ｐ＋型領域３０を形成する工程では、Ｐ型領域１５であってＮ＋型領域２８の直下に位置する領域（第１Ｐ＋型形成領域）に空乏層が形成される。第１Ｐ＋型形成領域に予めイオン注入されたＭｇは、熱処理時に空乏層内で活性化される。これにより、Ｍｇ濃度は１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下と高く、厚さは１ｎｍ以上２５ｎｍ以下と薄い、第１Ｐ＋型領域３０が形成される。 In the PN diode 4, as in the PN diode 2 according to the ninth embodiment (see FIG. 26 ), the first P+ type region 30 is formed with a high Mg concentration by Fermi level control utilizing a depletion layer formed directly below the N+ type region 28. For example, in the process of forming the first P+ type region 30, a depletion layer is formed in a region of the P type region 15 located directly below the N+ type region 28 (first P+ type formation region). The Mg ions previously implanted into the first P+ type formation region are activated in the depletion layer during heat treatment. As a result, the first P+ type region 30 is formed with a high Mg concentration of 1×10 19 cm −3 or more and 1×10 21 cm −3 or less and a thin thickness of 1 nm or more and 25 nm or less.
第１Ｐ＋型領域３０はＭｇ濃度が高くて厚さが薄い。これにより、ＰＮダイオード４は、実施形態９と同様に、第１Ｐ＋型領域３０を介したトンネル接合により、Ｎ＋型領域２８とＰ型領域１５との間でオーミック接続を実現することができる。
また、アノード電極３５の第１部位３５１と高濃度の第１Ｐ＋型領域３０とが接触しているため、アノード電極３５の第１部位３５１と第１Ｐ＋型領域３０との間でオーミック接続を実現することができる。第１Ｐ＋型領域３０を介して、アノード電極３５の第１部位３５１とＰ型領域１５との間でオーミック接続を実現することができる。
The first P+ type region 30 has a high Mg concentration and a small thickness, which allows the PN diode 4 to achieve an ohmic connection between the N+ type region 28 and the P type region 15 by a tunnel junction via the first P+ type region 30, as in the ninth embodiment.
Furthermore, since the first portion 351 of the anode electrode 35 and the high-concentration first P+ type region 30 are in contact with each other, an ohmic connection can be achieved between the first portion 351 of the anode electrode 35 and the first P+ type region 30. An ohmic connection can be achieved between the first portion 351 of the anode electrode 35 and the P type region 15 via the first P+ type region 30.
ＰＮダイオード４によれば、実施形態９の構成に、アノード電極３５の第１部位３５１とＰ型領域１５とのオーミック接続の構成が加わるので、アノード電極３５とＰ型領域１５との間の接続のオーミック性をさらに高めることができる。
なお、実施形態１６に係るＧａＮ半導体装置４００は、その変形例として、アノード電極３５の第２部位３５２が第１部位３５１上からＮ－型領域１３上まで延設されていてもよい。この変形例では、アノード電極３５、Ｎ－型領域１３及びカソード電極３７により、ショットキーダイオードが構成されていてもよい。ＧａＮ半導体装置４００は、実施形態１１に係るＧａＮ半導体装置２００Ｂ（図２８参照）と同様に、ＰＮダイオード４とショットキーダイオードとを組み合わせたＭＰＳダイオードを備えてもよい。
According to the PN diode 4, the configuration of the ninth embodiment is supplemented by a configuration of ohmic connection between the first portion 351 of the anode electrode 35 and the P-type region 15, thereby further improving the ohmic connection between the anode electrode 35 and the P-type region 15.
As a modification of the GaN semiconductor device 400 according to the sixteenth embodiment, the second portion 352 of the anode electrode 35 may extend from above the first portion 351 to above the N-type region 13. In this modification, the anode electrode 35, the N-type region 13, and the cathode electrode 37 may form a Schottky diode. The GaN semiconductor device 400 may include an MPS diode that combines a PN diode 4 and a Schottky diode, similar to the GaN semiconductor device 200B according to the eleventh embodiment (see FIG. 28 ).
＜実施形態１７＞
図４０は、本発明の実施形態１７に係るＧａＮ半導体装置４００Ａの構成例を示す断面図である。図４０に示すように、実施形態１７に係るＧａＮ半導体装置４００Ａは、ＧａＮ基板１０と、ＧａＮ基板１０に設けられた１つ以上のＰＮダイオード４Ａと、を備える。
<Embodiment 17>
40 is a cross-sectional view showing a configuration example of a GaN semiconductor device 400A according to embodiment 17 of the present invention. As shown in Fig. 40, the GaN semiconductor device 400A according to embodiment 17 includes a GaN substrate 10 and one or more PN diodes 4A provided on the GaN substrate 10.
図４０に示すＰＮダイオード４Ａにおいて、図３９に示したＰＮダイオード４との違いは、貫通穴Ｈ２の形成範囲がＮ＋型領域２８の全域に及んでいる点である。ＰＮダイオード４Ａの形成工程では、第１Ｐ＋型領域３０の形成後に、Ｎ＋型領域２８の全部を除去して貫通穴Ｈ２を形成し、形成された貫通穴Ｈ２内にアノード電極３５の第１部位３５１を形成して、第１部位３５１を第１Ｐ＋型領域３０に接触させる。 The PN diode 4A shown in Figure 40 differs from the PN diode 4 shown in Figure 39 in that the through-hole H2 extends over the entire N+ region 28. In the process of forming the PN diode 4A, after the first P+ region 30 is formed, the entire N+ region 28 is removed to form the through-hole H2, and the first portion 351 of the anode electrode 35 is formed in the formed through-hole H2, with the first portion 351 coming into contact with the first P+ region 30.
このような構成であっても、アノード電極３５の第１部位３５１と高濃度の第１Ｐ＋型領域３０とが接触しているため、アノード電極３５の第１部位３５１と第１Ｐ＋型領域３０との間でオーミック接続を実現することができる。第１Ｐ＋型領域３０を介して、アノード電極３５の第１部位３５１とＰ型領域１５との間でオーミック接続を実現することができる。 Even with this configuration, because the first portion 351 of the anode electrode 35 and the high-concentration first P+ type region 30 are in contact, an ohmic connection can be achieved between the first portion 351 of the anode electrode 35 and the first P+ type region 30. An ohmic connection can be achieved between the first portion 351 of the anode electrode 35 and the P type region 15 via the first P+ type region 30.
なお、実施形態１７に係るＧａＮ半導体装置４００Ａは、その変形例として、アノード電極３５の第２部位３５２が第１部位３５１上からＮ－型領域１３上まで延設されていてもよい。この変形例では、アノード電極３５、Ｎ－型領域１３及びカソード電極３７により、ショットキーダイオードが構成されていてもよい。ＧａＮ半導体装置４００Ａは、実施形態１１に係るＧａＮ半導体装置２００Ｂ（図２８参照）と同様に、ＰＮダイオード４Ａとショットキーダイオードとを組み合わせたＭＰＳダイオードを備えてもよい。 As a modification of the GaN semiconductor device 400A according to embodiment 17, the second portion 352 of the anode electrode 35 may extend from above the first portion 351 to above the N-type region 13. In this modification, the anode electrode 35, the N-type region 13, and the cathode electrode 37 may form a Schottky diode. The GaN semiconductor device 400A may also include an MPS diode that combines a PN diode 4A and a Schottky diode, similar to the GaN semiconductor device 200B according to embodiment 11 (see FIG. 28).
＜その他の実施形態＞
上記のように、本発明は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、変形例が明らかとなろう。
例えば、本発明では、実施形態１、２、４から７で示したＧａＮ半導体装置１００、１００Ａ、１００Ｃから１００Ｄの縦型ＭＯＳＦＥＴは、プレーナ型ではなく、実施形態８で示したようなトレンチゲート型の構造を有してもよい。
<Other embodiments>
As described above, the present invention has been described by the embodiments and modifications, but the descriptions and drawings that form part of this disclosure should not be understood to limit the present invention. Various alternative embodiments and modifications will become apparent to those skilled in the art from this disclosure.
For example, in the present invention, the vertical MOSFETs of the GaN semiconductor devices 100, 100A, 100C to 100D shown in the first, second, fourth to seventh embodiments may have a trench gate structure as shown in the eighth embodiment, instead of a planar type.
また、第１Ｐ＋型領域３０は、ＧａＮ基板１０の垂直方向に電流が流れる縦型ＭＯＳＦＥＴではなく、ＧａＮ基板１０の水平方向に電流が流れる横型ＭＯＳＦＥＴに含まれていてもよい。同様に、第２Ｐ＋型領域２０も横型ＭＯＳＦＥＴに含まれていてもよい。
また、ゲート絶縁膜２１は、ＳｉＯ２膜に限定されるものではなく、他の絶縁膜であってもよい。ゲート絶縁膜２１には、シリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜も使用可能である。また、ゲート絶縁膜２１には、単層の絶縁膜をいくつか積層した複合膜等も使用可能である。ゲート絶縁膜２１としてＳｉＯ２膜以外の絶縁膜を用いた縦型ＭＯＳＦＥＴは、縦型ＭＩＳＦＥＴと呼んでもよい。ＭＩＳＦＥＴは、ＭＯＳＦＥＴを含む、より包括的な絶縁ゲート型トランジスタを意味する。
Furthermore, the first P+ type region 30 may be included in a lateral MOSFET in which a current flows in the horizontal direction of the GaN substrate 10, rather than in a vertical MOSFET in which a current flows in the vertical direction of the GaN substrate 10. Similarly, the second P+ type region 20 may also be included in a lateral MOSFET.
Furthermore, the gate insulating film 21 is not limited to a SiO2 film, and may be another insulating film. A silicon oxynitride (SiON) film, a strontium oxide (SrO) film, a silicon nitride ( Si3N4 ) film, or an aluminum oxide ( Al2O3 ) film may also be used as the gate insulating film 21. A composite film formed by stacking several single-layer insulating films may also be used as the gate insulating film 21. A vertical MOSFET using an insulating film other than a SiO2 film as the gate insulating film 21 may be called a vertical MISFET. MISFET refers to a more comprehensive insulated gate transistor that includes a MOSFET.
また、上記の実施形態２から８、１３から１５では、第１Ｐ＋型領域３０を介してＰ型のウェル領域１４とオーミック接続する電極がソース電極２５であることを説明した。上記の実施形態９から１２、１６、１７では、第１Ｐ＋型領域３０を介してＰ型領域１５とオーミック接続する電極がアノード電極３５であることを説明した。しかしながら、本発明の実施形態はこれに限定されない。第１Ｐ＋型領域３０を介してＰ型のウェル領域１４とオーミック接続する電極は、ソース電極以外の電極でもよい。第１Ｐ＋型領域３０を介してＰ型領域１５とオーミック接続する電極は、アノード電極以外の他の電極であってもよい。また、第１Ｐ＋型領域３０に例示される第１Ｐ型領域は、ＭＩＳＦＥＴ、ＰＮダイオード以外の他の素子に含まれていてもよく、例えば、バイポーラトランジスタ、容量素子又は抵抗素子等に含まれていてもよい。 Furthermore, in the above-described embodiments 2 to 8 and 13 to 15, it was described that the electrode that makes ohmic contact with the P-type well region 14 via the first P+ type region 30 is the source electrode 25. In the above-described embodiments 9 to 12, 16, and 17, it was described that the electrode that makes ohmic contact with the P-type region 15 via the first P+ type region 30 is the anode electrode 35. However, embodiments of the present invention are not limited to this. The electrode that makes ohmic contact with the P-type well region 14 via the first P+ type region 30 may be an electrode other than a source electrode. The electrode that makes ohmic contact with the P-type region 15 via the first P+ type region 30 may be an electrode other than an anode electrode. Furthermore, the first P-type region exemplified as the first P+ type region 30 may be included in an element other than a MISFET or a PN diode, such as a bipolar transistor, a capacitance element, or a resistance element.
このように、本技術はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。 As such, the present technology naturally includes various embodiments not described herein. Various omissions, substitutions, and/or modifications of components may be made without departing from the spirit of the above-described embodiments and variations. Furthermore, the effects described in this specification are merely examples and are not limiting, and other effects may also be present.
１ 縦型ＭＯＳＦＥＴ
２、４、４Ａ ＰＮダイオード
２Ａ ＭＰＳダイオード
１０ ＧａＮ基板
１０ａ 表面
１０ｂ 裏面
１２ ドリフト領域
１３ Ｎ－型領域
１４ ウェル領域
１４´ ウェル形成領域
１５ Ｐ型領域
１８ Ｎ＋型ソース領域
１８´ソース形成領域
２０ 第２Ｐ＋型領域
２０´第２Ｐ＋型形成領域
２０Ｘ 第２部位
２０Ｙ 第１部位
２１ ゲート絶縁膜
２３ ゲート電極
２５ ソース電極
２７ ドレイン電極
２８ Ｎ＋型領域
３０ 第１Ｐ＋型領域（以下、Ｐ＋型形成領域）
３０´ 第１Ｐ＋型形成領域
３５ アノード電極
３７ カソード電極
５１、５２ マスク
５３ 保護膜
１００、１００Ａ、１００Ｂ，１００Ｃ、１００Ｄ，１００Ｅ、１００Ｆ、１００Ｇ、２００、２００Ａ、２００Ｂ、２００Ｃ、３００、３００Ａ、３００Ｂ、４００、４００Ａ ＧａＮ半導体装置
１１０ 活性領域
１１２ ゲートパッド
１１４ ソースパッド
１２１ 上部領域
１２２ 下部領域
１３０ エッジ終端領域
２０１ 第１領域
２０２ 第２領域
２５１、３５１ 第１部位
２５２、３５２ 第２部位
Ｄ ドレイン端子
Ｇ ゲート端子
Ｈ トレンチ
Ｈ１、Ｈ２ 貫通穴
Ｓ ソース端子
1. Vertical MOSFET
2, 4, 4A PN diode 2A MPS diode 10 GaN substrate 10a Front surface 10b Back surface 12 Drift region 13 N- type region 14 Well region 14' Well formation region 15 P type region 18 N+ type source region 18' Source formation region 20 Second P+ type region 20' Second P+ type formation region 20X Second portion 20Y First portion 21 Gate insulating film 23 Gate electrode 25 Source electrode 27 Drain electrode 28 N+ type region 30 First P+ type region (hereinafter referred to as P+ type formation region)
30' First P+ type formation region 35 Anode electrode 37 Cathode electrodes 51, 52 Mask 53 Protective film 100, 100A, 100B, 100C, 100D, 100E, 100F, 100G, 200, 200A, 200B, 200C, 300, 300A, 300B, 400, 400A GaN semiconductor device 110 Active region 112 Gate pad 114 Source pad 121 Upper region 122 Lower region 130 Edge termination region 201 First region 202 Second region 251, 351 First portion 252, 352 Second portion D Drain terminal G Gate terminal H Trench H1, H2 Through hole S Source terminal
Claims (24)
前記窒化物半導体層の前記ウェル領域内であって前記Ｎ型領域下に位置する領域にアクセプタ元素をイオン注入する工程と、
前記ウェル領域と前記Ｎ型領域とが形成され、かつ前記アクセプタ元素がイオン注入された前記窒化物半導体層に熱処理を施して前記アクセプタ元素を活性化することによって、前記ウェル領域内であって前記Ｎ型領域下に位置し、上面は前記Ｎ型領域と接し、かつ下面は前記ウェル領域と接する第１Ｐ型領域を形成する工程と、を含み、
前記窒化物半導体層の一方の面からの深さについて、前記第１Ｐ型領域の最上面は前記Ｎ型領域の最上面よりも深く、
前記第１Ｐ型領域の最上面は前記窒化物半導体層の前記一方の面から離間しており、
前記Ｎ型領域を形成する工程では、
前記Ｎ型領域におけるドナー元素の濃度が前記第１Ｐ型領域における前記アクセプタ元素の濃度以上の値となるように前記窒化物半導体層へ前記ドナー元素を高濃度にイオン注入し、
前記ウェル領域内であって前記Ｎ型領域下に位置する領域に前記アクセプタ元素をイオン注入する工程では、
前記第１Ｐ型領域における前記アクセプタ元素の濃度が１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下となるように前記アクセプタ元素をイオン注入する、窒化物半導体装置の製造方法。 forming a P-type well region in the nitride semiconductor layer and an N-type region located within the well region ;
ion-implanting an acceptor element into a region located below the N-type region in the well region of the nitride semiconductor layer;
and performing a heat treatment on the nitride semiconductor layer in which the well region and the N-type region are formed and into which the acceptor element has been ion-implanted to activate the acceptor element, thereby forming a first P-type region located in the well region and below the N-type region , the first P-type region having an upper surface in contact with the N-type region and a lower surface in contact with the well region ,
a top surface of the first P-type region is deeper than a top surface of the N-type region with respect to a depth from one surface of the nitride semiconductor layer;
a top surface of the first P-type region is spaced apart from the one surface of the nitride semiconductor layer;
In the step of forming the N-type region,
ion-implanting the donor element into the nitride semiconductor layer at a high concentration so that the concentration of the donor element in the N-type region is equal to or greater than the concentration of the acceptor element in the first P-type region;
In the step of ion-implanting the acceptor element into a region located in the well region below the N-type region,
a nitride semiconductor device manufacturing method, wherein the acceptor element is ion-implanted so that the concentration of the acceptor element in the first P-type region is 1×10 19 cm −3 or more and 1×10 21 cm −3 or less;
前記第１Ｐ型領域を形成する工程では、
前記Ｎ型領域が形成され、かつ前記Ｎ型領域下に位置する領域と前記Ｎ型領域に両側から挟まれる領域とに前記アクセプタ元素がイオン注入された前記窒化物半導体層に前記熱処理を施して前記アクセプタ元素を活性化することによって、前記Ｎ型領域下に位置する前記第１Ｐ型領域と、前記Ｎ型領域に両側から挟まれる第２Ｐ型領域とを形成し、
前記Ｎ型領域を形成する工程では、
前記Ｎ型領域における前記ドナー元素の濃度が、前記第１Ｐ型領域及び前記第２Ｐ型領域の各々における前記アクセプタ元素の濃度以上の値となるように前記窒化物半導体層へ前記ドナー元素を高濃度にイオン注入し、
前記Ｎ型領域に両側から挟まれる領域に前記アクセプタ元素をイオン注入する工程では、
前記第２Ｐ型領域における前記アクセプタ元素の濃度が１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下となるように前記アクセプタ元素をイオン注入する、請求項１又は２に記載の窒化物半導体装置の製造方法。 ion-implanting the acceptor element into regions sandwiched between the N-type regions,
In the step of forming the first P-type region,
the nitride semiconductor layer in which the N-type region is formed and the acceptor element is ion-implanted into a region located below the N-type region and a region sandwiched between the N-type regions, is subjected to the heat treatment to activate the acceptor element, thereby forming the first P-type region located below the N-type region and the second P-type region sandwiched between the N-type regions;
In the step of forming the N-type region,
ion-implanting the donor element into the nitride semiconductor layer at a high concentration so that the concentration of the donor element in the N-type region is equal to or greater than the concentration of the acceptor element in each of the first P-type region and the second P-type region;
In the step of ion-implanting the acceptor element into the region sandwiched between the N-type regions,
3. The method for manufacturing a nitride semiconductor device according to claim 1, wherein the acceptor element is ion-implanted so that the concentration of the acceptor element in the second P-type region is 1×10 19 cm −3 or more and 1× 10 21 cm −3 or less.
前記窒化物半導体層の前記一方の面側に配置されるマスクを用いて同時に行う、請求項３に記載の窒化物半導体装置の製造方法。 a step of ion-implanting the acceptor element into a region located below the N-type region; and a step of ion-implanting the acceptor element into regions sandwiched by the N-type regions on both sides,
The method for manufacturing a nitride semiconductor device according to claim 3 , wherein the steps are performed simultaneously using a mask disposed on the one surface side of the nitride semiconductor layer.
前記貫通穴内に電極を形成して、前記電極を前記第１Ｐ型領域に接触させる工程と、をさらに含む請求項１又は２に記載の窒化物半導体装置の製造方法。 removing at least a portion of the N-type region from the one surface side of the nitride semiconductor layer to form a through hole exposing the first P-type region at a bottom surface;
3. The method for manufacturing a nitride semiconductor device according to claim 1, further comprising the step of forming an electrode in the through hole and bringing the electrode into contact with the first P-type region.
前記Ｎ型領域の一部を除去して前記貫通穴を形成するとともに、前記Ｎ型領域の他の一部は前記窒化物半導体層に残しておき、
前記電極を形成する工程は、
前記貫通穴内に前記電極の第１部位を形成して、前記第１部位を前記第１Ｐ型領域に接触させる工程と、
前記窒化物半導体層の前記一方の面上に前記電極の第２部位を形成して、前記第２部位を前記Ｎ型領域の前記他の一部に接触させる工程と、を含む請求項５に記載の窒化物半導体装置の製造方法。 In the step of forming the through hole,
a portion of the N-type region is removed to form the through-hole, and another portion of the N-type region is left in the nitride semiconductor layer;
The step of forming the electrode includes:
forming a first portion of the electrode in the through hole so that the first portion contacts the first P-type region;
forming a second portion of the electrode on the one surface of the nitride semiconductor layer and bringing the second portion into contact with the other part of the N-type region.
前記第１部位と前記第２部位とを一体に形成する請求項６に記載の窒化物半導体装置の製造方法。 In the step of forming the electrode,
The method for manufacturing a nitride semiconductor device according to claim 6 , wherein the first portion and the second portion are integrally formed.
前記窒化物半導体層の一方の面側に設けられたＰ型のウェル領域と、
前記窒化物半導体層の前記一方の面側の前記ウェル領域内に設けられたＮ型領域と、
前記窒化物半導体層の前記一方の面側の前記ウェル領域内に設けられ、前記Ｎ型領域下に位置し、上面は前記Ｎ型領域と接し、かつ下面は前記ウェル領域と接する第１Ｐ型領域と、を備え、
前記窒化物半導体層の前記一方の面からの深さについて、前記第１Ｐ型領域の最上面は前記Ｎ型領域の最上面よりも深く、
前記第１Ｐ型領域の最上面は前記窒化物半導体層の前記一方の面から離間しており、
前記Ｎ型領域におけるドナー元素の濃度は、前記第１Ｐ型領域におけるアクセプタ元素の濃度以上の値であり、
前記第１Ｐ型領域における前記アクセプタ元素の濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である、窒化物半導体装置。 a nitride semiconductor layer;
a P-type well region provided on one surface side of the nitride semiconductor layer;
an N-type region provided in the well region on the one surface side of the nitride semiconductor layer;
a first P-type region provided in the well region on the one surface side of the nitride semiconductor layer, located below the N-type region, with an upper surface in contact with the N-type region and a lower surface in contact with the well region;
a top surface of the first P-type region is deeper than a top surface of the N-type region with respect to a depth from the one surface of the nitride semiconductor layer;
a top surface of the first P-type region is spaced apart from the one surface of the nitride semiconductor layer;
a concentration of the donor element in the N-type region is equal to or greater than a concentration of the acceptor element in the first P-type region;
A nitride semiconductor device, wherein a concentration of the acceptor element in the first P-type region is not less than 1×10 19 cm −3 and not more than 1×10 21 cm −3 .
前記窒化物半導体層の一方の面側に設けられたＮ型領域と、
前記窒化物半導体層の前記一方の面側に設けられ、前記Ｎ型領域下に位置する第１Ｐ型領域と、を備え、
前記Ｎ型領域におけるドナー元素の濃度は、前記第１Ｐ型領域におけるアクセプタ元素の濃度以上の値であり、
前記第１Ｐ型領域における前記アクセプタ元素の濃度は、１×１０ １９ ｃｍ －３ 以上１×１０ ２１ ｃｍ －３ 以下であり、
前記第１Ｐ型領域の厚さは、１ｎｍ以上２５ｎｍ以下である、窒化物半導体装置。 a nitride semiconductor layer;
an N-type region provided on one surface side of the nitride semiconductor layer;
a first P-type region provided on the one surface side of the nitride semiconductor layer and located below the N-type region,
a concentration of the donor element in the N-type region is equal to or greater than a concentration of the acceptor element in the first P-type region;
the concentration of the acceptor element in the first P-type region is equal to or greater than 1×10 19 cm −3 and equal to or less than 1×10 21 cm −3 ;
The nitride semiconductor device, wherein the first P-type region has a thickness of 1 nm or more and 25 nm or less.
前記第２Ｐ型領域の少なくとも一部における前記アクセプタ元素の濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である、請求項８又は９に記載の窒化物半導体装置。 a second P-type region provided on the one surface side of the nitride semiconductor layer and sandwiched between the N-type region on both sides,
10. The nitride semiconductor device according to claim 8, wherein a concentration of said acceptor element in at least a portion of said second P-type region is not less than 1×10 19 cm −3 and not more than 1×10 21 cm −3 .
前記窒化物半導体層の一方の面側に設けられたＮ型領域と、
前記窒化物半導体層の前記一方の面側に設けられ、前記Ｎ型領域下に位置する第１Ｐ型領域と、を備え、
前記Ｎ型領域におけるドナー元素の濃度は、前記第１Ｐ型領域におけるアクセプタ元素の濃度以上の値であり、
前記第１Ｐ型領域における前記アクセプタ元素の濃度は、１×１０ １９ ｃｍ －３ 以上１×１０ ２１ ｃｍ －３ 以下であり、
前記窒化物半導体層の前記一方の面側に設けられ、前記Ｎ型領域に両側から挟まれる第２Ｐ型領域、をさらに備え、
前記第２Ｐ型領域の少なくとも一部における前記アクセプタ元素の濃度は、１×１０ １９ ｃｍ －３ 以上１×１０ ２１ ｃｍ －３ 以下であり、
前記Ｎ型領域のうち、前記第２Ｐ型領域を両側から挟む部位の間隔は、５０ｎｍ以上５００ｎｍ以下である、窒化物半導体装置。 a nitride semiconductor layer;
an N-type region provided on one surface side of the nitride semiconductor layer;
a first P-type region provided on the one surface side of the nitride semiconductor layer and located below the N-type region,
a concentration of the donor element in the N-type region is equal to or greater than a concentration of the acceptor element in the first P-type region;
the concentration of the acceptor element in the first P-type region is equal to or greater than 1×10 19 cm −3 and equal to or less than 1×10 21 cm −3 ;
a second P-type region provided on the one surface side of the nitride semiconductor layer and sandwiched between the N-type region on both sides,
a concentration of the acceptor element in at least a portion of the second P-type region is equal to or greater than 1×10 19 cm −3 and equal to or less than 1×10 21 cm −3 ;
a distance between the N-type regions at portions thereof sandwiching the second P-type region from both sides thereof being equal to or greater than 50 nm and equal to or less than 500 nm;
前記窒化物半導体層の一方の面側に設けられたＮ型領域と、
前記窒化物半導体層の前記一方の面側に設けられ、前記Ｎ型領域下に位置する第１Ｐ型領域と、を備え、
前記Ｎ型領域におけるドナー元素の濃度は、前記第１Ｐ型領域におけるアクセプタ元素の濃度以上の値であり、
前記第１Ｐ型領域における前記アクセプタ元素の濃度は、１×１０ １９ ｃｍ －３ 以上１×１０ ２１ ｃｍ －３ 以下であり、
前記窒化物半導体層の前記一方の面側に設けられ、前記Ｎ型領域に両側から挟まれる第２Ｐ型領域、をさらに備え、
前記第２Ｐ型領域の少なくとも一部における前記アクセプタ元素の濃度は、１×１０ １９ ｃｍ －３ 以上１×１０ ２１ ｃｍ －３ 以下であり、
前記Ｎ型領域の前記一方の面からの深さと、前記第２Ｐ型領域の前記一方の面からの深さは、互いに同じ深さである、窒化物半導体装置。 a nitride semiconductor layer;
an N-type region provided on one surface side of the nitride semiconductor layer;
a first P-type region provided on the one surface side of the nitride semiconductor layer and located below the N-type region,
a concentration of the donor element in the N-type region is equal to or greater than a concentration of the acceptor element in the first P-type region;
the concentration of the acceptor element in the first P-type region is equal to or greater than 1×10 19 cm −3 and equal to or less than 1×10 21 cm −3 ;
a second P-type region provided on the one surface side of the nitride semiconductor layer and sandwiched between the N-type region on both sides,
a concentration of the acceptor element in at least a portion of the second P-type region is equal to or greater than 1×10 19 cm −3 and equal to or less than 1×10 21 cm −3 ;
a depth of the N-type region from the one surface and a depth of the second P-type region from the one surface are the same.
前記窒化物半導体層の一方の面側に設けられたＮ型領域と、
前記窒化物半導体層の前記一方の面側に設けられ、前記Ｎ型領域下に位置する第１Ｐ型領域と、を備え、
前記Ｎ型領域におけるドナー元素の濃度は、前記第１Ｐ型領域におけるアクセプタ元素の濃度以上の値であり、
前記第１Ｐ型領域における前記アクセプタ元素の濃度は、１×１０ １９ ｃｍ －３ 以上１×１０ ２１ ｃｍ －３ 以下であり、
前記窒化物半導体層の前記一方の面側に設けられ、前記Ｎ型領域に両側から挟まれる第２Ｐ型領域、をさらに備え、
前記第２Ｐ型領域の少なくとも一部における前記アクセプタ元素の濃度は、１×１０ １９ ｃｍ －３ 以上１×１０ ２１ ｃｍ －３ 以下であり、
前記第２Ｐ型領域は、
第１領域と、
前記第１領域と前記Ｎ型領域との間に位置し、前記第１領域及び前記Ｎ型領域とそれぞれ接する第２領域と、を有し、
前記第１領域よりも前記第２領域の方が前記アクセプタ元素の濃度が高く、
前記第２領域における前記アクセプタ元素の濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である、窒化物半導体装置。 a nitride semiconductor layer;
an N-type region provided on one surface side of the nitride semiconductor layer;
a first P-type region provided on the one surface side of the nitride semiconductor layer and located below the N-type region,
a concentration of the donor element in the N-type region is equal to or greater than a concentration of the acceptor element in the first P-type region;
the concentration of the acceptor element in the first P-type region is equal to or greater than 1×10 19 cm −3 and equal to or less than 1×10 21 cm −3 ;
a second P-type region provided on the one surface side of the nitride semiconductor layer and sandwiched between the N-type region on both sides,
a concentration of the acceptor element in at least a portion of the second P-type region is equal to or greater than 1×10 19 cm −3 and equal to or less than 1×10 21 cm −3 ;
The second P-type region is
A first region;
a second region located between the first region and the N-type region and in contact with the first region and the N-type region,
the second region has a higher concentration of the acceptor element than the first region;
A nitride semiconductor device, wherein the concentration of the acceptor element in the second region is not less than 1×10 19 cm −3 and not more than 1×10 21 cm −3 .
一方向への長さが３０ｎｍ以上で、前記アクセプタ元素の濃度が５×１０２０ｃｍ－３以上であるロッド状アクセプタ偏析と、
一方向への長さが３０ｎｍ未満で、前記アクセプタ元素の濃度が５×１０２０ｃｍ－３以上である非ロッド状アクセプタ偏析と、に分類すると、
前記第２領域において、前記ロッド状アクセプタ偏析の密度は１×１０１４ｃｍ－３以下であり、前記非ロッド状アクセプタ偏析の密度は１×１０１５ｃｍ－３未満である、請求項１４に記載の窒化物半導体装置。 The acceptor segregation is
rod-shaped acceptor segregations having a length in one direction of 30 nm or more and a concentration of the acceptor element of 5×10 20 cm −3 or more;
non-rod-shaped acceptor segregation having a length in one direction of less than 30 nm and a concentration of the acceptor element of 5×10 20 cm −3 or more;
15. The nitride semiconductor device according to claim 14, wherein in said second region, the density of said rod-shaped acceptor segregations is 1×10 14 cm −3 or less, and the density of said non-rod-shaped acceptor segregations is less than 1×10 15 cm −3 .
前記Ｎ型領域を貫通する貫通穴内に配置され、前記貫通穴の底面で前記第１Ｐ型領域に接触する第１部位と、
前記窒化物半導体層の前記一方の面上に配置され、前記Ｎ型領域に接触する第２部位と、を有する請求項１８に記載の窒化物半導体装置。 The electrode is
a first portion disposed in a through hole penetrating the N-type region and in contact with the first P-type region at a bottom surface of the through hole;
The nitride semiconductor device according to claim 18 , further comprising: a second portion disposed on said one surface of said nitride semiconductor layer and in contact with said N-type region.
前記窒化物半導体層に設けられ、前記ウェル領域にチャネルが形成される電界効果トランジスタと、を備え、
前記第１Ｐ型領域は、前記ウェル領域よりも前記アクセプタ元素の濃度が高く、かつ前記ウェル領域と接する、請求項８から２２のいずれか１項に記載の窒化物半導体装置。 a P-type well region provided in the nitride semiconductor layer;
a field effect transistor provided in the nitride semiconductor layer, the field effect transistor having a channel formed in the well region;
23. The nitride semiconductor device according to claim 8, wherein said first P-type region has a higher concentration of said acceptor element than said well region and is in contact with said well region.
前記第１Ｐ型領域は前記ダイオードに含まれる、請求項８から２２のいずれか１項に記載の窒化物半導体装置。 a diode provided in the nitride semiconductor layer,
The nitride semiconductor device according to claim 8 , wherein said first P-type region is included in said diode.
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