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JP7780561B2 - 表示装置 - Google Patents
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JP7780561B2 - 表示装置 - Google Patents

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Description

本発明の一態様は、表示装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明
の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、
電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、またはそれらの製造方
法、を一例として挙げることができる。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指す。トランジスタ、半導体回路、演算装置、記憶装置等は半導体装置の一態様
である。また、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等
を含む）、および電子機器は半導体装置を有している場合がある。
近年、高解像度の表示装置が求められている。例えば家庭用のテレビジョン装置（テレビ
、またはテレビジョン受信機ともいう）では、解像度がフルハイビジョン（画素数１９２
０×１０８０）であるものが主流となっているが、４Ｋ（画素数３８４０×２１６０）や
、８Ｋ（画素数７６８０×４３２０）のように、高解像度な表示装置の開発が進められて
いる。
また、表示装置の一つに、液晶表示装置が知られている。透過型の液晶表示装置は、液晶
の光学変調作用を利用してバックライトからの光の透過量を制御することでコントラスト
を表現し、画像表示を行うものである。
また、電界効果トランジスタの一種として、絶縁表面を有する基板上に形成された半導体
膜を用いてチャネル形成領域が形成される薄膜トランジスタが知られている。特許文献１
には、薄膜トランジスタのチャネル形成領域に用いられる半導体膜に、非晶質シリコンを
用いる技術が開示されている。例えば液晶表示装置の場合、薄膜トランジスタは各画素の
スイッチングトランジスタとして用いられる。
特開２００１－０５３２８３号公報
テレビジョン装置やモニタ装置等の表示装置の場合、解像度が高いほど、または画面サイ
ズが大きいほど、当該表示装置が有するトランジスタ等の負荷の増大が顕著となる。これ
により、特にトランジスタの電界効果移動度が低い場合は、高い駆動周波数で動作させる
ことが難しくなる場合がある。
本発明の一態様は、高解像度な表示装置およびその作製方法を提供することを課題の一と
する。または、大型化に適した表示装置およびその作製方法を実現することを課題の一と
する。または、低価格の表示装置およびその作製方法を提供することを課題の一とする。
または、信頼性の高い表示装置およびその作製方法を提供することを課題の一とする。ま
たは、金属酸化物等を用いた表示装置およびその作製方法を提供することを課題の一とす
る。または、新規な表示装置およびその作製方法を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項等の記載から抽出することが可能である。
本発明の一態様は、複数のゲート線と、複数のソース線と、表示部と、を有する表示装置
であって、表示部は、ｍ行ｎ列（ｍおよびｎは、それぞれ２以上の整数）に配置された複
数の画素を有し、複数の画素のそれぞれは、トランジスタと、表示素子と、を有し、ｉ行
目に配置された複数の画素は、ｉ本目（ｉは１以上ｍ以下の整数）のゲート線と電気的に
接続され、表示装置は、１列あたりｇ本のソース線を有し、ｊ列目（ｊは１以上ｎ以下の
整数）に配置されたｇ本のソース線、およびｊ＋１列目（ｊは１以上ｎ以下の整数）に配
置されたｇ本のソース線のうち、同じ極性の信号を供給するソース線がｇ本隣接して設け
られていることを特徴とする表示装置である。なお、ｇは３以上が好ましい。
上記において、隣接して設けられたｇ本のソース線のうち、少なくとも一はｊ列目の複数
の画素の一部と電気的に接続され、少なくとも他の一はｊ＋１列目の複数の画素の一部と
電気的に接続される。また、１フレーム期間中、隣接して設けられたｇ本のソース線に同
じ極性の信号が供給される。また、複数のゲート線は、ｆ本毎に、ｆ本同時に信号が供給
される。なお、ｆは３以上が好ましい。
上記表示装置は、ドット反転駆動で動作することが好ましい。
トランジスタの半導体層は、非晶質シリコンを含んでもよいし、金属酸化物を含んでもよ
い。
本発明の一態様によれば、大型化に適した表示装置およびその作製方法を提供できる。ま
たは、高解像度な表示装置およびその作製方法を提供できる。または、低価格の表示装置
およびその作製方法を提供できる。または、信頼性の高い表示装置およびその作製方法を
提供できる。または、金属酸化物等を用いた表示装置およびその作製方法を提供できる。
または、新規な表示装置およびその作製方法を提供できる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は
、明細書、図面、請求項等の記載から抽出することが可能である。
表示装置の構成例を説明する図。 表示装置の構成例を説明する図。 表示装置の構成例を説明する図。 表示装置の構成例を説明する図。 表示装置の構成例を説明する図。 表示装置の構成例を説明する図。 表示装置の構成例を説明する図。 表示装置の構成例を説明する図。 表示装置の構成例を説明する図。 表示装置の構成例を説明する図。 表示装置の構成例を説明する図。 表示装置の構成例を説明する図。 表示装置の構成例を説明する図。 表示装置の構成例を説明する図。 表示装置の構成例を説明する図。 表示装置の構成例を説明する図。 表示装置の構成例を説明する図。 表示装置の構成例を説明する図。 表示装置の作製方法の一例を説明する図。 表示装置の作製方法の一例を説明する図。 表示装置の作製方法の一例を説明する図。 表示装置の構成例を説明する図。 表示部の構成例を説明する図。 表示部の構成例を説明する図。 表示部の構成例を説明する図。 表示部の構成例を説明する図。 表示部の構成例を説明する図。 表示部の構成例を説明する図。 表示部の構成例を説明する図。 表示部の構成例を説明する図。 表示部の構成例を説明する図。 駆動回路の構成例を説明する図。 駆動回路の構成例を説明する図。 デマルチプレクサと表示部の接続例を説明する図。 デマルチプレクサと表示部の接続例を説明する図。 デマルチプレクサと表示部の接続例を説明する図。 デマルチプレクサと表示部の接続例を説明する図。 記憶回路の一例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 表示パネルの構成例を説明する図。 レーザ照射方法およびレーザ結晶化装置を説明する図。 レーザ照射方法を説明する図。 電子機器の構成例を説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変
更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形
態の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には
同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様
の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明
瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない
。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるた
めに付すものであり、数的に限定するものではない。
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御
するスイッチング動作等を実現することができる。本明細書におけるトランジスタは、Ｉ
ＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓ
ｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を
含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合等には入れ替わることがある。このため、
本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができ
るものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
等のスイッチング素子、抵抗素子、コイル、容量素子、その他の各種機能を有する素子等
が含まれる。
本明細書等において、表示装置の一態様である表示パネルは表示面に画像等を表示（出力
）する機能を有するものである。したがって表示パネルは出力装置の一態様である。
また、本明細書等では、表示パネルの基板に、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉ
ｎｔｅｄ Ｃｉｒｃｕｉｔ）もしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇ
ｅ）等のコネクターが取り付けられたもの、または基板にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌ
ａｓｓ）方式等によりＩＣが実装されたものを、表示パネルモジュール、表示モジュール
、または単に表示パネル等と呼ぶ場合がある。
また、本明細書等において、タッチセンサは指やスタイラス等の被検知体が触れる、押圧
する、または近づくこと等を検出する機能を有するものである。またその位置情報を検知
する機能を有していてもよい。したがってタッチセンサは入力装置の一態様である。例え
ばタッチセンサは１以上のセンサ素子を有する構成とすることができる。
また、本明細書等では、タッチセンサを有する基板を、タッチセンサパネル、または単に
タッチセンサ等と呼ぶ場合がある。また、本明細書等では、タッチセンサパネルの基板に
、例えばＦＰＣもしくはＴＣＰ等のコネクターが取り付けられたもの、または基板にＣＯ
Ｇ方式等によりＩＣが実装されたものを、タッチセンサパネルモジュール、タッチセンサ
モジュール、センサモジュール、または単にタッチセンサ等と呼ぶ場合がある。
なお、本明細書等において、表示装置の一態様であるタッチパネルは表示面に画像等を表
示（出力）する機能と、表示面に指やスタイラス等の被検知体が触れる、押圧する、また
は近づくこと等を検出するタッチセンサとしての機能と、を有する。したがってタッチパ
ネルは入出力装置の一態様である。
タッチパネルは、例えばタッチセンサ付き表示パネル（または表示装置）、タッチセンサ
機能つき表示パネル（または表示装置）とも呼ぶことができる。
タッチパネルは、表示パネルとタッチセンサパネルとを有する構成とすることもできる。
または、表示パネルの内部または表面にタッチセンサとしての機能を有する構成とするこ
ともできる。
また、本明細書等では、タッチパネルの基板に、例えばもしくはＴＣＰ等のコネクターが
取り付けられたもの、または基板にＣＯＧ方式等によりＩＣが実装されたものを、タッチ
パネルモジュール、表示モジュール、または単にタッチパネル等と呼ぶ場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様の表示装置について説明する。
本発明の一態様は、複数の画素がマトリクス状に設けられた表示部を有する表示装置であ
る。表示部には、選択信号が供給される複数の配線（ゲート線、または走査線ともいう）
と、画素に書き込む信号（ビデオ信号等ともいう）が供給される複数の配線（ソース線、
信号線、データ線等ともいう）が設けられる。
複数のゲート線は行方向（「第１の方向」ともいう。）に沿って延在し、複数のソース線
は列方向（「第２の方向」ともいう。）に沿って延在する。表示部１７において、複数の
ゲート線の少なくとも一つと、複数のソース線の少なくとも一つは、互いに重なる領域を
有する。
１つの画素は、少なくとも１つのトランジスタと、１つの表示素子と、を有する。表示素
子は画素電極としての機能を有する導電層を有し、当該導電層は、トランジスタのソース
またはドレインの一方と電気的に接続する。また、トランジスタは、ゲートがゲート線と
電気的に接続し、ソースまたはドレインの他方がソース線と電気的に接続する。
ここで、隣接する２本以上のゲート線には、同じ選択信号が供給されることが好ましい。
すなわち、これらゲート線の選択期間が同一となることが好ましい。特に３本のゲート線
を一組とすると、駆動回路の構成を簡略化できるため好ましい。
２本のゲート線に同じ選択信号が供給される場合、列方向に隣接する２つの画素が同時に
選択される。そのため、これら２つの画素には、それぞれ異なるソース線を接続する構成
とする。すなわち、列ごとに２本のソース線が設けられた構成とする。
列ごとに２本のソース線を設けた構成とすることで、一水平期間を従来よりも長くするこ
とができる。例えば２本のゲート線に同じ選択信号が供給される場合では、一水平期間の
長さを２倍にすることができる。また、３本のゲート線に同じ選択信号が供給される場合
では、一水平期間の長さを３倍にすることができる。さらに、１本のソース線と電気的に
接続する画素１１の数が低減されるため、ソースドライバの出力負荷を低減することがで
きる。
これにより、解像度が４Ｋや８Ｋ等といった極めて高解像度の表示装置であっても、電界
効果移動度の低いトランジスタを用いて動作させることが可能となる。もちろん、８Ｋを
超える解像度（例えば、１０Ｋ、１２Ｋまたは１６Ｋ等）の表示装置であっても、本発明
の一態様を用いることで、動作させることが可能となる。また、本発明の一態様は、画面
サイズが対角５０インチ以上、対角６０インチ以上、または対角７０インチ以上の大型の
表示装置を実現し易くなる。
列ごとに４本のソース線を設ける構成とする場合、画素の左側に２本のソース線を設け、
画素の右側に２本のソース線を設けることができる。つまり、画素の左外側、左内側、右
内側、右外側にそれぞれソース線を設けることができる。当該構成では、画素の左外側の
ソース線と電気的に接続されるトランジスタのソースが、画素の左内側のソース線と交差
する。また、当該構成では、画素の右外側のソース線と電気的に接続されるトランジスタ
のソースが、画素の右内側のソース線と交差する。本発明の一態様では、画素電極と同一
の工程で形成することができる導電層と、トランジスタのゲートと同一の工程で形成する
ことができる導電層と、を用いて、画素の左外側のソース線と電気的に接続されるトラン
ジスタのソースと、画素の左内側のソース線と、を短絡しない構成とする。また、本発明
の一態様では、画素電極と同一の工程で形成することができる導電層と、トランジスタの
ゲートと同一の工程で形成することができる導電層と、を用いて、画素の右外側のソース
線と電気的に接続されるトランジスタのソースと、画素の右内側のソース線と、を短絡し
ない構成とする。これにより、列ごとに４本のソース線を設けた構成とした場合であって
も、列ごとに１本または２本のソース線を設けた構成とした場合と同様の工程数、具体的
にはフォトリソグラフィ工程の工程数を増やすことなく４本のソース線を設けることがで
きる。つまり、フォトマスクの数を増やすことなく４本のソース線を設けることができる
。これにより、表示装置の作製コストの増加を抑制することができる。
以下では、表示装置のより具体的な例について、図面を参照して説明する。
＜表示装置の構成例＞
図１（Ａ）に、本発明の一態様の表示装置１０のブロック図を示している。表示装置１０
は、表示部１７と、ゲートドライバ１２ａと、ゲートドライバ１２ｂと、ソースドライバ
１３ａと、ソースドライバ１３ｂと、を有する。表示部１７には、複数の画素１１がｍ行
ｎ列のマトリクス状に設けられる。ｍおよびｎは、それぞれ２以上の整数である。なお、
本明細書等において、ｉ行ｊ列目の画素１１を画素１１（ｉ，ｊ）と記載する。ｉは２以
上ｍ以下の整数である。ｊは２以上ｎ以下の整数である。なお、ゲートドライバおよびソ
ースドライバの一方または双方を「駆動回路」という場合がある。
図１（Ａ）では、ゲートドライバ１２ａと、ゲートドライバ１２ｂと、が表示部１７を挟
んで対向する位置に設けられる例を示している。ゲートドライバ１２ａおよびゲートドラ
イバ１２ｂには、複数の配線ＧＬ０が接続される。本明細書等では、ｋ本目の配線ＧＬ０
を配線ＧＬ０（ｋ）と示す。ｋは１以上の整数である。
図１（Ａ）では、配線ＧＬ０（ｋ）は、２本の配線ＧＬ（配線ＧＬ（ｉ）、配線ＧＬ（ｉ
＋１））と電気的に接続されている。したがって、これら２本の配線ＧＬには同じ選択信
号が与えられる。なお、配線ＧＬ０および配線ＧＬは、ゲート線としての機能を有する。
本明細書等では、ｉ本目の配線ＧＬを配線ＧＬ（ｉ）と示す。
ゲートドライバ１２ａおよびゲートドライバ１２ｂは、同一の配線ＧＬ０に同一の選択信
号を供給する機能を有する。これにより、表示装置１０がゲートドライバを１個だけ有す
る場合より、配線ＧＬ０の充放電時間を短くすることができる。これにより、解像度が４
Ｋや８Ｋ等といった極めて高解像度の表示装置であっても、電界効果移動度の低いトラン
ジスタを用いて動作させることが可能となる。また、画面サイズが対角５０インチ以上、
対角６０インチ以上、または対角７０インチ以上の大型の表示装置を実現し易くなる。
図１（Ａ）では、ソースドライバ１３ａとソースドライバ１３ｂが表示部１７を挟んで設
けられる例を示している。ソースドライバ１３ａおよびソースドライバ１３ｂには、２×
ｎ本の配線ＳＬが接続される。図１（Ａ）では、配線ＳＬは１つの画素列に対して２本設
けられている。また、１つの画素列に対してｇ本（ｇは２以上の整数）の配線ＳＬを設け
る場合、ソースドライバ１３ａおよびソースドライバ１３ｂには、ｇ×ｎ本の配線ＳＬが
接続される。
図１（Ａ）では、ｊ列目の画素列に対応する２本の配線ＳＬを配線ＳＬ１（ｊ）、配線Ｓ
Ｌ２（ｊ）と示している。異なる配線ＳＬには、それぞれ異なる信号を供給することがで
きる。例えば、配線ＳＬ１（ｊ）、および配線ＳＬ２（ｊ）には、それぞれ異なる信号を
供給することができる。なお、配線ＳＬは、ソース線としての機能を有する。
ソースドライバ１３ａおよびソースドライバ１３ｂは、同一の配線ＳＬに同一の信号を供
給する機能を有する。これにより、表示装置１０がソースドライバを１個だけ有する場合
より、配線ＳＬの充放電時間を短くすることができる。これにより、解像度が４Ｋや８Ｋ
等といった極めて高解像度の表示装置であっても、電界効果移動度の低いトランジスタを
用いて動作させることが可能となる。また、画面サイズが対角５０インチ以上、対角６０
インチ以上、または対角７０インチ以上の大型の表示装置を実現し易くなる。
図１（Ａ）では、ゲートドライバとソースドライバをそれぞれ２つずつ配置した例を示し
たが、ゲートドライバとソースドライバの一方または両方を１つだけ配置する構成として
もよい。
１つの画素１１は１つの色に対応する画素である。したがって、複数の画素が呈する光の
混色を利用してカラー表示を行う場合には、画素１１を副画素とも呼ぶことができる。
また、赤色光を制御する画素１１、緑色光を制御する画素１１、および青色光を制御する
画素１１をまとめて１つの画素として機能させ、それぞれの画素１１の発光量（発光輝度
）を制御することで、フルカラー表示を実現することができる。よって、当該３つの画素
１１はそれぞれが副画素として機能する。すなわち、３つの副画素は、それぞれが赤色光
、緑色光、または青色光の、光量などを制御する。なお、３つの副画素それぞれが制御す
る光の色は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の組み合わせに限らず、シアン（Ｃ）、マゼ
ンタ（Ｍ）、黄（Ｙ）であってもよい。
また、４つの副画素をまとめて１つの画素として機能させてもよい。例えば、赤色光、緑
色光、青色光をそれぞれ制御する３つの副画素に、白色光を制御する副画素を加えてもよ
い。白色光を制御する副画素を加えることで、表示領域の輝度を高めることができる。ま
た、赤色光、緑色光、青色光をそれぞれ制御する３つの副画素に、黄色光を制御する副画
素を加えてもよい。また、シアン色光、マゼンタ色光、黄色光をそれぞれ制御する３つの
副画素に、白色光を制御する副画素を加えてもよい。
１つの画素として機能させる副画素の数を増やし、赤、緑、青、シアン、マゼンタ、およ
び黄などの光を制御する副画素を適宜組み合わせて用いることにより、中間調の再現性を
高めることができる。よって、表示品位を高めることができる。
また、画素を１９２０×１０８０のマトリクス状に配置すると、いわゆるフルハイビジョ
ン（「２Ｋ解像度」、「２Ｋ１Ｋ」、または「２Ｋ」などとも言われる。）の解像度でフ
ルカラー表示可能な表示装置１０を実現することができる。また、例えば、画素を３８４
０×２１６０のマトリクス状に配置すると、いわゆるウルトラハイビジョン（「４Ｋ解像
度」、「４Ｋ２Ｋ」、または「４Ｋ」などとも言われる。）の解像度でフルカラー表示可
能な表示装置１０を実現することができる。また、例えば、画素を７６８０×４３２０の
マトリクス状に配置すると、いわゆるスーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４
Ｋ」、または「８Ｋ」などとも言われる。）の解像度でフルカラー表示可能な表示装置１
０を実現することができる。画素を増やすことで、１６Ｋや３２Ｋの解像度でフルカラー
表示可能な表示装置１０を実現することも可能である。
また、列方向に配置する複数の画素は、それぞれ同じ色を呈する画素であることが好まし
い。表示素子として液晶素子を用いる場合には、列方向に配置する画素には、液晶素子と
重ねて同じ色の光を透過する着色層を設けることが好ましい。
ここで、電界効果移動度の低いトランジスタを適用する際、表示装置の表示部を複数の表
示領域に分割して駆動する方法が挙げられる。しかし上記方法の場合、駆動回路の特性ば
らつき等により、分割された表示領域の境界部が視認されてしまい、視認性が低下してし
まう場合がある。また、入力される画像データをあらかじめ分割するための画像処理等が
必要となり、高速かつ大規模な画像処理装置が必要になる。
一方、本発明の一態様の表示装置は、電界効果移動度が比較的低いトランジスタを用いた
場合であっても、表示を複数の表示領域に分割することなく駆動することが可能となる。
また、図１（Ｂ）に示すように、配線ＧＬ０を設けずに、ゲートドライバ１２ａおよびゲ
ートドライバ１２ｂ、と配線ＧＬと、を接続してもよい。
表示装置１０には、保護回路を設けてもよい。図２は、図１（Ａ）に示す構成の表示装置
１０に、保護回路１８ａ、保護回路１８ｂ、保護回路１９ａ、および保護回路１９ｂを設
けた場合のブロック図を示す。配線ＧＬ０は、保護回路１８ａまたは保護回路１８ｂと電
気的に接続されている。保護回路１９ａおよび保護回路１９ｂは、配線ＳＬ（配線ＳＬ１
、配線ＳＬ２）と電気的に接続されている。
保護回路１８ａは、ゲートドライバ１２ａ側に設けることができ、保護回路１８ｂは、ゲ
ートドライバ１２ｂ側に設けることができる。つまり、保護回路１８ａと、保護回路１８
ｂは、表示部１７を挟んで対向する位置に設けることができる。また、保護回路１９ａは
、ソースドライバ１３ａ側に設けることができ、保護回路１９ｂは、ソースドライバ１３
ｂ側に設けることができる。つまり、保護回路１９ａと、保護回路１９ｂは、表示部１７
を挟んで対向する位置に設けることができる。
表示装置１０に保護回路を設けることにより、ノイズ、サージまたは静電気放電等から画
素１１を保護することができる。これにより、表示装置１０の信頼性を高めることができ
る。
図１（Ａ）では、１つの画素列あたりソース線を２本設ける例を示したが、本発明の一態
様はこれに限らない。図３に、１つの画素列あたりソース線を３本（配線ＳＬ１、配線Ｓ
Ｌ２、配線ＳＬ３）設ける構成を示す。図３に示す表示装置１０において、配線ＧＬ０（
ｋ）は、３本の配線ＧＬ（配線ＧＬ（ｉ）、配線ＧＬ（ｉ＋１）、配線ＧＬ（ｉ＋２））
と電気的に接続され、これら３本の配線には同じ選択信号が与えられる。
図４に、１つの画素列あたりソース線を４本（配線ＳＬ１、配線ＳＬ２、配線ＳＬ３、配
線ＳＬ４）設ける構成を示す。図４に示す表示装置１０において、配線ＧＬ０（ｋ）は、
４本の配線ＧＬ（配線ＧＬ（ｉ）、配線ＧＬ（ｉ＋１）、配線ＧＬ（ｉ＋２）、配線ＧＬ
（ｉ＋３））と電気的に接続され、これら４本の配線には同じ選択信号が与えられる。な
お、本発明の一態様において、１つの画素列あたりソース線を５本以上設けてもよいこと
は言うまでもない。
図５では、ソースドライバ１３ａとソースドライバ１３ｂを、それぞれ１つの画素列あた
り１個ずつ配置した例を示している。つまり、画素列と同数のソースドライバ１３ａが、
矩形の表示部１７の一辺に沿って設けられ、ソースドライバ１３ａと表示部１７を挟んで
対向した位置に、画素列と同数のソースドライバ１３ｂが設けられる。図５では、ゲート
ドライバ１２ａとゲートドライバ１２ｂを、それぞれ１本の配線ＧＬ０あたり１個ずつ配
置した例を示している。図５は、１つの画素列あたりソース線を４本設ける表示装置１０
において、画素行を４で割った数のゲートドライバ１２ａを矩形の表示部１７の一辺に沿
って設け、ゲートドライバ１２ａと表示部１７を挟んで対向した位置に、画素行を４で割
った数のゲートドライバ１２ｂを設ける例を示している。図５に示す構成とすることでゲ
ートドライバの負荷を軽減し、大型の表示装置であっても配線抵抗に起因した電位降下に
伴う表示ムラを軽減することができる。
表示装置１０には、基準電圧生成回路を設けることができる。基準電圧生成回路は、ソー
スドライバが供給する信号の基準電圧を生成する機能を有する。基準電圧生成回路として
、例えばガンマリファレンス生成回路とすることができる。
図６は、図５に示す構成の表示装置１０に、ソースドライバ１３ａに基準電圧を供給する
機能を有する基準電圧生成回路１６ａと、ソースドライバ１３ｂに基準電圧を供給する機
能を有する基準電圧生成回路１６ｂと、が設けられた場合を示している。表示装置１０を
図６に示す構成とすることにより、各ソースドライバ１３ａから生成される信号の電圧の
精度、および各ソースドライバ１３ｂから生成される信号の電圧の精度を高めることがで
きる。
図７は、図５に示す構成の表示装置１０に、ソースドライバ１３ａおよびソースドライバ
１３ｂに基準電圧を供給する機能を有する基準電圧生成回路１６を設ける例を示している
。表示装置１０を図７に示す構成とした場合であっても、各ソースドライバ１３ａから生
成される信号の電圧の精度、および各ソースドライバ１３ｂから生成される信号の電圧の
精度を高めることができる。
表示装置の画面サイズの大型化ならびに高精細化は、配線抵抗の増大および寄生容量の増
大を生じやすい。配線抵抗の増大は、配線終端への信号伝達の遅れ、信号波形のなまりな
どを引き起こし、結果として、表示ムラや階調不良などの表示品位の低下、消費電力の増
加などが生じてしまう。また、配線に生じる寄生容量の増大も、表示品位の低下、消費電
力の増加などの一因となる。
配線抵抗および寄生容量を低減するため、配線ＳＬを配線ＳＬａと配線ＳＬｂのように半
分にわけてもよい（図８（Ａ）参照。）。図８（Ａ）に示すブロック図では、表示部１７
のうち、配線ＳＬａを含む領域を表示部１７＿１と示し、配線ＳＬｂを含む領域を表示部
１７＿２と示している。
また、配線ＳＬａはソースドライバ１３ａと電気的に接続され、配線ＳＬｂはソースドラ
イバ１３ｂと電気的に接続される。ソースドライバ１３ａは、配線ＳＬａへ信号を供給し
、ソースドライバ１３ｂは、配線ＳＬｂへ信号を供給する。
配線ＳＬを半分に分けることで、配線抵抗と寄生容量をそれぞれ１／２とすることができ
る。よって、信号の遅延やなまりに与える影響を１／４に低減することができる。よって
、表示装置の表示品位を高めることができる。また、ソースドライバへの負荷を軽減する
ことができるため、表示装置の消費電力を低減することができる。
さらに、配線ＧＬを配線ＧＬａと配線ＧＬｂのように半分にわけてもよい（図８Ｂ）参照
。）。図８（Ｂ）に示すブロック図では、表示部１７のうち、配線ＳＬａおよび配線ＧＬ
ａを含む領域を表示部１７＿１と示し、配線ＳＬｂおよび配線ＧＬａを含む領域を表示部
１７＿２と示し、配線ＳＬａおよび配線ＧＬｂを含む領域を表示部１７＿３と示し、配線
ＳＬｂおよび配線ＧＬｂを含む領域を表示部１７＿４と示している。
また、配線ＧＬａはゲートドライバ１２ａと電気的に接続され、配線ＧＬｂはゲートドラ
イバ１２ｂと電気的に接続される。ゲートドライバ１２ａは、配線ＧＬａへ信号を供給し
、ゲートドライバ１２ｂは、配線ＧＬｂへ信号を供給する。
また、図８（Ａ）および図８（Ｂ）に示したように表示部１７を分割すると、境界部分が
分割縞として観察者に認識される場合がある。そこで、図９（Ａ）に示すように、配線Ｓ
Ｌと接続するソースドライバ１３ａとソースドライバ１３ｂを、１列おき、または複数列
おきに変えてもよい。例えば、奇数列の画素１１と電気的に接続する配線ＳＬはソースド
ライバ１３ａと電気的に接続し、偶数列の画素１１と電気的に接続する配線ＳＬはソース
ドライバ１３ｂと電気的に接続させればよい。
図９（Ａ）に示す構成とすることで、分割縞を無くし、かつ、配線終端への信号伝達の遅
れ、信号波形のなまりなどに起因する表示品位の低下を軽減することができる。
さらに、図９（Ｂ）に示すように、配線ＧＬと接続するゲートドライバ１２ａとゲートド
ライバ１２ｂを、１行おき、または複数行おきに変えてもよい。例えば、奇数行の画素１
１と電気的に接続する配線ＧＬはゲートドライバ１２ａと電気的に接続し、偶数行の画素
１１と電気的に接続する配線ＧＬはゲートドライバ１２ｂと電気的に接続させればよい。
〔画素の平面構成例〕
以下では、図５に示す表示装置１０の表示部１７に配置される画素の平面構成例について
説明する。
図１０には、列方向に配置する４つの画素である画素１１（ｉ，ｊ）、画素１１（ｉ＋１
，ｊ）、画素１１（ｉ＋２，ｊ）、および画素１１（ｉ＋３，ｊ）を含む回路図を示して
いる。
１つの画素１１は、トランジスタ３０と、液晶素子２０と、容量素子６０と、を有する。
配線Ｓ１乃至配線Ｓ４は、それぞれソース線に対応し、配線Ｇ１乃至配線Ｇ４は、それぞ
れゲート線に対応する。例えば、図１０に示す場合では、配線Ｓ１は配線ＳＬ１（ｊ）に
対応し、配線Ｓ２は配線ＳＬ２（ｊ）に対応し、配線Ｓ３は配線ＳＬ３（ｊ）に対応し、
配線Ｓ４は配線ＳＬ４（ｊ）に対応する。また、図１０に示す場合では、配線Ｇ１は配線
ＧＬ（ｉ）に対応し、配線Ｇ２は配線ＧＬ（ｉ＋１）に対応し、配線Ｇ３は配線ＧＬ（ｉ
＋２）に対応し、配線Ｇ４は配線ＧＬ（ｉ＋３）に対応する。また、配線ＣＳは容量素子
６０の一方の電極と電気的に接続され、所定の電位が与えられる。
画素１１（ｉ，ｊ）が有するトランジスタ３０のソースまたはドレインの一方には、配線
Ｓ１が電気的に接続され、画素１１（ｉ，ｊ）が有するトランジスタ３０のゲートには、
配線Ｇ１が電気的に接続される。画素１１（ｉ＋１，ｊ）が有するトランジスタ３０のソ
ースまたはドレインの一方には、配線Ｓ３が電気的に接続され、画素１１（ｉ＋１，ｊ）
が有するトランジスタ３０のゲートには、配線Ｇ２が電気的に接続される。画素１１（ｉ
＋２，ｊ）が有するトランジスタ３０のソースまたはドレインの一方には、配線Ｓ２が電
気的に接続され、画素１１（ｉ＋２，ｊ）が有するトランジスタ３０のゲートには、配線
Ｇ３が電気的に接続される。画素１１（ｉ＋３，ｊ）が有するトランジスタ３０のソース
またはドレインの一方には、配線Ｓ４が電気的に接続され、画素１１（ｉ＋３，ｊ）が有
するトランジスタ３０のゲートには、配線Ｇ４が電気的に接続される。
また、トランジスタ３０のソースまたはドレインの他方は、容量素子６０の一方の電極、
および液晶素子２０の一方の電極（画素電極）と電気的に接続される。容量素子６０の他
方の電極には、共通電位が供給される。
トランジスタ３０は、オン状態とオフ状態とを切り替えることにより、ソース線から供給
された信号の画素１１への書き込みを制御する機能を有する。具体的には、トランジスタ
３０をオン状態とすることにより、ソース線から供給された信号に対応する電荷を、当該
トランジスタ３０と電気的に接続された容量素子６０に書き込むことができる。また、ト
ランジスタ３０をオフ状態とすることにより、容量素子６０に書き込まれた電荷を保持す
ることができる。
図１１（Ａ）には、画素１１（ｉ＋２，ｊ）および画素１１（ｉ＋３，ｊ）のレイアウト
例を示している。
図１１（Ａ）等において、同一のレイヤーに設けられた構成要素には、同一のハッチング
を付している。なお、以降の図でも、同一のレイヤーに設けられた構成要素には、同一の
ハッチングを付す場合がある。
図１１（Ａ）に示すように、行方向（横方向）に配線Ｇ３、配線Ｇ４、および配線ＣＳが
延在し、列方向（縦方向）に配線Ｓ１乃至配線Ｓ４が延在している。
画素１１（ｉ＋２，ｊ）の構成例について説明する。画素１１（ｉ＋２，ｊ）が有するト
ランジスタ３０において、配線Ｇ３上に半導体層３２が設けられ、配線Ｇ３の一部がゲー
トとしての機能を有する。また、配線Ｓ２の一部がソースまたはドレインの一方としての
機能を有する。半導体層３２は、配線Ｓ２と配線Ｓ３の間に位置する領域を有する。
また、トランジスタ３０のソースまたはドレインの他方、および容量素子６０の一方の電
極としての機能を有する導電層３３ａが、半導体層３２と電気的に接続されるように設け
られる。また、画素電極としての機能を有する導電層２１が設けられ、開口部３８におい
て導電層３３ａと導電層２１が電気的に接続されている。
画素１１（ｉ＋３，ｊ）の構成例について説明する。画素１１（ｉ＋３，ｊ）が有するト
ランジスタ３０において、配線Ｇ４上に半導体層３２が設けられ、配線Ｇ４の一部がゲー
トとしての機能を有する。半導体層３２は、配線Ｓ２と配線Ｓ３の間に位置する領域を有
する。
また、トランジスタ３０のソースまたはドレインの一方としての機能を有する導電層５１
が、半導体層３２と電気的に接続されるように設けられる。導電層５１は、導電層２１と
同一のレイヤーに形成される導電層５２と、開口部７１において電気的に接続されている
。導電層５２は、配線Ｇ４と同一のレイヤーに形成される導電層５３と、開口部７２にお
いて電気的に接続されている。導電層５３は、導電層２１と同一のレイヤーに形成される
導電層５４と、開口部７３において電気的に接続されている。導電層５４は、配線Ｓ４と
、開口部７４において電気的に接続されている。
つまり、画素１１（ｉ＋３，ｊ）において、トランジスタ３０のソースまたはドレインの
一方としての機能を有する導電層５１は、導電層５２、導電層５３、および導電層５４を
介して配線Ｓ４と電気的に接続されている。画素１１（ｉ＋３，ｊ）を図１１（Ａ）に示
す構成とする場合、導電層５１、配線Ｓ３、および配線Ｓ４は同一のレイヤーに設けられ
、導電層５３は配線Ｓ３と重なる領域を有するが、トランジスタ３０のソースまたはドレ
インの一方が配線Ｓ３と短絡することを抑制することができる。また、導電層５２および
導電層５４は、画素電極としての機能を有する導電層２１と同一の工程で形成することが
でき、導電層５３は、配線Ｇ４と同一の工程で形成することができる。これにより、列ご
とに４本のソース線を設けた構成とした場合であっても、列ごとに１本または２本のソー
ス線を設けた構成とした場合と同様の工程数、具体的にはフォトリソグラフィ工程の工程
数を増やすことなく４本のソース線を設けることができる。つまり、フォトマスクの数を
増やすことなく４本のソース線を設けることができる。これにより、表示装置の作製コス
トの増加を抑制することができる。
図１１（Ｂ）には、画素１１（ｉ，ｊ）および画素１１（ｉ＋１，ｊ）のレイアウトの例
を示している。図１１（Ｂ）に示すように、配線Ｇ１および配線Ｇ２が行方向に延在して
いる。
画素１１（ｉ，ｊ）において、トランジスタ３０のソースまたはドレインの一方としての
機能を有する導電層５１は、導電層５２、導電層５３、および導電層５４を介して配線Ｓ
１と電気的に接続されている。それ以外の点は、画素１１（ｉ，ｊ）の構成と画素１１（
ｉ＋３，ｊ）の構成は同様である。
画素１１（ｉ＋１，ｊ）において、配線Ｓ３の一部が、トランジスタ３０のソースまたは
ドレインの一方としての機能を有する。それ以外の点は、画素１１（ｉ＋１，ｊ）の構成
と画素１１（ｉ＋２，ｊ）の構成は同様である。
以上が画素の平面構成例についての説明である。
〔画素の断面構成例〕
以下では、図５に示す表示装置１０の表示部１７に配置される画素の断面構成の一例につ
いて説明する。
［断面構成例１］
図１２に、図１１（Ａ）中の切断線Ａ１－Ａ２に対応する断面の一例を示す。ここでは、
表示素子として透過型の液晶素子２０を適用した場合の例を示している。図１２において
、基板１５側が表示面側となる。
表示装置１０は、基板１４と基板１５との間に液晶２２が挟持された構成を有している。
液晶素子２０は、基板１４側に設けられた導電層２１と、基板１５側に設けられた導電層
２３と、これらに挟持された液晶２２と、を有する。また、液晶２２と導電層２１との間
に配向膜２４ａが設けられ、液晶２２と導電層２３との間に配向膜２４ｂが設けられてい
る。
導電層２１は、画素電極としての機能を有する。また導電層２３は、共通電極等としての
機能を有する。また導電層２１と導電層２３は、いずれも可視光を透過する機能を有する
。したがって、液晶素子２０は、透過型の液晶素子である。
基板１５の基板１４側の面には、着色層４１と、遮光層４２が設けられている。着色層４
１と遮光層４２を覆って絶縁層２６が設けられ、絶縁層２６を覆って導電層２３が設けら
れている。また着色層４１は、導電層２１と重なる領域に設けられている。遮光層４２は
、トランジスタ３０および開口部３８等を覆って設けられている。
基板１４よりも外側には偏光板３９ａが配置され、基板１５よりも外側には偏光板３９ｂ
が配置されている。さらに、偏光板３９ａよりも外側に、バックライトユニット９０が設
けられている。図１２に示す表示装置１０は、基板１５側が表示面側となる。
基板１４上にトランジスタ３０、容量素子６０等が設けられている。トランジスタ３０は
、画素１１の選択トランジスタとしての機能を有する。トランジスタ３０は、開口部３８
において液晶素子２０と電気的に接続されている。
図１２に示すトランジスタ３０は、いわゆるボトムゲート型チャネルエッチ構造のトラン
ジスタである。トランジスタ３０は、ゲートとしての機能を有する導電層３１と、ゲート
絶縁層としての機能を有する絶縁層３４と、半導体層３２と、ソースおよびドレインとし
ての機能を有する一対の導電層３３ａおよび導電層３３ｂと、を有する。半導体層３２の
、導電層３１と重畳する部分は、チャネル形成領域としての機能を有する。
なお、導電層３１は、図１１（Ａ）における配線Ｇ３の一部に対応し、導電層３３ｂは、
配線Ｓ３の一部に対応する。また、後述する導電層３１ａ、導電層３３ｃはそれぞれ、配
線ＣＳの一部、配線Ｓ４の一部に対応する。
半導体層３２に用いることができる材料については、追って説明する。例えば、半導体層
３２に金属酸化物を含む半導体を用いる、つまり、トランジスタ３０を後述するＯＳトラ
ンジスタとすることで、前述のように、ソース線から供給された信号に対応する電荷を、
容量素子６０に長期間保持することができる。これにより、容量素子６０への電荷の書き
込みの頻度、つまりリフレッシュ動作の頻度を減らすことができ、表示装置１０の消費電
力を低減することができる。
容量素子６０は、導電層３１ａと、絶縁層３４と、導電層３３ａにより構成されている。
また、導電層３１上には、絶縁層３４を介して導電層３３ｃが設けられている。
また、トランジスタ３０等を覆って、絶縁層８２と絶縁層８１が積層して設けられている
。画素電極としての機能を有する導電層２１は絶縁層８１上に設けられている。また、絶
縁層８１および絶縁層８２に設けられた開口部３８において、導電層２１と導電層３３ａ
が電気的に接続されている。絶縁層８１は、平坦化層としての機能を有することが好まし
い。また絶縁層８２は、トランジスタ３０等へ不純物等が拡散することを抑制する保護膜
としての機能を有することが好ましい。例えば、絶縁層８２に無機絶縁材料を用い、絶縁
層８１に有機絶縁材料を用いることができる。
本明細書等において、絶縁層８２および絶縁層８１をまとめて１つの絶縁層とする場合が
ある。
［断面構成例２］
図１３に、図１１（Ａ）中の切断線Ｂ１－Ｂ２に対応する断面の一例を示す。図１３に示
すトランジスタ３０は、ゲートとしての機能を有する導電層３１と、ゲート絶縁層として
の機能を有する絶縁層３４と、半導体層３２と、ソースおよびドレインとしての機能を有
する一対の導電層３３ａおよび導電層５１と、を有する。半導体層３２の、導電層３１と
重畳する部分は、チャネル形成領域としての機能を有する。
なお、導電層３１は、図１１（Ａ）における配線Ｇ４の一部に対応する。また、図１２に
示す場合と同様に、導電層３１ａ、導電層３３ｂ、導電層３３ｃはそれぞれ、配線ＣＳの
一部、配線Ｓ３の一部、および配線Ｓ４の一部に対応する。また、導電層３３ｂは、絶縁
層３４を介して導電層５３と重なる領域を有するように設けられている。
また、前述のように、絶縁層８１および絶縁層８２に設けられた開口部７１において、導
電層５１と導電層５２が電気的に接続されている。絶縁層８１、絶縁層８２、および絶縁
層３４に設けられた開口部７２において、導電層５２と導電層５３が電気的に接続されて
いる。絶縁層８１、絶縁層８２、および絶縁層３４に設けられた開口部７３において、導
電層５３と導電層５４が電気的に接続されている。絶縁層８１および絶縁層８２に設けら
れた開口部７４において、導電層５４と導電層３３ｃが電気的に接続されている。つまり
、前述のように、導電層５２、導電層５３、および導電層５４を介して、トランジスタ３
０のソースまたはドレインの一方としての機能を有する導電層５１と、配線Ｓ４の一部に
対応する導電層３３ｃと、が電気的に接続されている。また、開口部７２と開口部７３は
、導電層３３ｂを挟んで形成されている。以上により、トランジスタ３０のソースまたは
ドレインの一方としての機能を有する導電層５１が、配線Ｓ３の一部に対応する導電層３
３ｂと短絡することが抑制されている。なお、図１３に示すように、導電層５２および導
電層５４は、導電層２１と同一のレイヤーに形成されており、導電層５３は、導電層３１
および導電層３１ａと同一のレイヤーに形成されている。
なお、同一のレイヤーに形成された構成要素は、同一の材料を有することができる。つま
り、例えば導電層２１、導電層５２、および導電層５４は、それぞれ同一の材料を有する
ことができる。また、例えば導電層３１、導電層３１ａ、および導電層５３は、それぞれ
同一の材料を有することができる。
［断面構成例３］
図１４に、図１３に示す構成の変形例を示す。図１４では、着色層４１を基板１４側に設
けた場合の例を示している。これにより、基板１５側の構成を簡略化することができる。
なお、着色層４１を平坦化膜として用いる場合には、絶縁層８１を設けない構成としても
よい。これにより、表示装置１０の作製工程数を低減することができ、表示装置１０の作
製コストを低減することができる。
［断面構成例４］
図１５に、図１４に示す構成の変形例を示す。図１５では、導電層５２、導電層５３、導
電層５４、開口部７２、および開口部７３を省略した場合の例を示している。この場合、
導電層５１と導電層３３ｃは、導電層２１と同一のレイヤーに形成された導電層５５を介
して電気的に接続されている。具体的には、開口部７１において導電層５１と導電層５５
が電気的に接続され、開口部７４において導電層３３ｃと導電層５５が電気的に接続され
ている。図１５に示す構成であっても、導電層５１と導電層３３ｂが短絡することを抑制
することができる。
［断面構成例５］
図１６に、図１５に示す構成の変形例を示す。図１６では、導電層５５に換えて導電層５
５ａを設けている。導電層５５ａは、導電層３１および導電層３１ａと同一のレイヤーで
形成されている。導電層５１と導電層５５ａは、絶縁層３４に設けられた開口部７１にお
いて電気的に接続されている。また、導電層３３ｃと導電層５５ａは、絶縁層３４に設け
られた開口部７４において電気的に接続されている。
［断面構成例６］
図１７および図１８に、トランジスタ３０としてトップゲート型のトランジスタを用いた
場合の構成例を示す。図１７は、図１１（Ａ）に相当する平面図である。図１８は、図１
７中の切断線Ｃ１－Ｃ２に対応する断面の一例である。また、図１８に示す断面は、図１
５に示す断面に相当する。
図１８において、トランジスタ３０は、基板１４の上に設けられている。また、図１８に
示すトランジスタ３０が有する半導体層３２は基板１４上に設けられている。半導体層３
２は、ソース領域３２ｓ、ドレイン領域３２ｄ、およびチャネル形成領域３２ｃを有する
。また、半導体層３２のチャネル形成領域３２ｃ上に絶縁層３４を介して導電層３１が設
けられている。チャネル形成領域３２ｃと導電層３１は、絶縁層３４を介して互いに重な
る領域を有する。導電層３１はゲートとして機能できる。絶縁層３４は、ゲート絶縁層と
して機能できる。
図１８に示す断面構成では、絶縁層８２上に導電層３３ａ、導電層５１、導電層３３ｂ、
および導電層３３ｃが設けられている。導電層５１はトランジスタ３０のソースまたはド
レインの一方として機能し、導電層３３ａはトランジスタ３０のソースまたはドレインの
他方、および容量素子６０の一方の電極としての機能を有する。図１８に示す断面構成で
は、導電層３１ａと導電層３３ａが絶縁層８２を介して互いに重なる領域が容量素子６０
として機能する。
絶縁層８１の一部に開口部３８が設けられている。開口部３８において、導電層３３ａと
導電層２１が電気的に接続されている。また、絶縁層８２の一部に開口部７２と開口部７
４が設けられている。開口部７２において、導電層５３と導電層５１が電気的に接続され
ている。開口部７４において、導電層５３と導電層３３ｃが電気的に接続されている。導
電層５１と導電層３３ｃは、導電層５３を介して電気的に接続される。
以上が画素の断面構成例についての説明である。
〔各構成要素について〕
以下では、上記に示す各構成要素について説明する。
［基板］
表示パネルが有する基板には、平坦面を有する材料を用いることができる。表示素子から
の光を取り出す基板には、該光を透過する材料を用いる。例えば、ガラス、石英、セラミ
ック、サファイヤ、有機樹脂等の材料を用いることができる。
厚さの薄い基板を用いることで、表示パネルの軽量化、薄型化を図ることができる。さら
に、可撓性を有する程度の厚さの基板を用いることで、可撓性を有する表示パネルを実現
できる。または、可撓性を有する程度に薄いガラス等を基板に用いることもできる。また
は、ガラスと樹脂材料とが接着層により貼り合わされた複合材料を用いてもよい。
［トランジスタ］
トランジスタは、ゲートとしての機能を有する導電層と、半導体層と、ソースとしての機
能を有する導電層と、ドレインとしての機能を有する導電層と、ゲート絶縁層としての機
能を有する絶縁層と、を有する。
なお、本発明の一態様の表示装置が有するトランジスタの構造は特に限定されない。例え
ば、プレーナ型のトランジスタとしてもよいし、スタガ型のトランジスタとしてもよいし
、逆スタガ型のトランジスタとしてもよい。また、トップゲート型またはボトムゲート型
のいずれのトランジスタ構造としてもよい。または、チャネルの上下にゲートが設けられ
ていてもよい。
［半導体層］
トランジスタに用いる半導体層の結晶性は特に限定されず、非晶質半導体、結晶性を有す
る半導体（微結晶半導体、多結晶半導体、単結晶半導体、または一部に結晶領域を有する
半導体）のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタ特性
の劣化を抑制できるため好ましい。
トランジスタに用いる半導体材料として、例えば、第１４族の元素（シリコン、ゲルマニ
ウム等）、または炭化シリコン、ガリウム砒素、金属酸化物、窒化物半導体などの化合物
半導体や、有機半導体などを用いることができる。
例えば、トランジスタに用いる半導体材料として、非晶質シリコン（アモルファスシリコ
ン）を用いることができる。特に、非晶質シリコンは、量産性に優れ、大きな面積の基板
に設けることも容易である。なお、一般に、トランジスタに用いる非晶質シリコンは水素
を多く含む。このため、水素を多く含む非晶質シリコンを「水素化アモルファスシリコン
」または「ａ－Ｓｉ：Ｈ」と言う場合がある。また、アモルファスシリコンは、多結晶シ
リコンよりも低温で形成できるため、作製工程中の最高温度を下げることができる。よっ
て、基板、導電層、および絶縁層などに、耐熱性の低い材料を用いることができる。
また、トランジスタに用いる半導体材料として、微結晶シリコン、多結晶シリコン、単結
晶シリコンなどの結晶性を有するシリコンを用いることもできる。特に、多結晶シリコン
は、単結晶シリコンに比べて低温で形成でき、且つアモルファスシリコンに比べて高い電
界効果移動度と高い信頼性を備える。
また、トランジスタに用いる半導体材料として、金属酸化物の一種である酸化物半導体を
用いることができる。代表的には、インジウムを含む酸化物半導体などを用いることがで
きる。酸化物半導体は、アモルファスシリコンよりも高い電界効果移動度と高い信頼性が
実現できる。また、酸化物半導体は量産性に優れ、大きな面積の基板に設けることも容易
である。
また、金属酸化物の一種である酸化物半導体はシリコンよりもバンドギャップが広く、キ
ャリア密度が低いため、トランジスタの半導体層に用いることが好ましい。トランジスタ
の半導体層に酸化物半導体を用いると、トランジスタのオフ状態におけるソースとドレイ
ンの間に流れる電流を低減できるため好ましい。
金属酸化物の一種である酸化物半導体は、エネルギーギャップが２ｅＶ以上であることが
好ましく、２．５ｅＶ以上であることがより好ましく、３ｅＶ以上であることがさらに好
ましい。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジ
スタのオフ電流を低減することができる。チャネルが形成される半導体層に金属酸化物の
一種である酸化物半導体を用いたトランジスタを「ＯＳトランジスタ」ともいう。
ＯＳトランジスタは、その低いオフ電流により、トランジスタと直列に接続された容量に
蓄積した電荷を長期間に亘って保持することが可能である。このようなトランジスタを画
素に適用することで、各表示部に表示した画像の階調を維持しつつ、駆動回路を停止する
ことも可能となる。その結果、極めて消費電力の低減された表示装置を実現できる。
金属酸化物の一種である酸化物半導体は、例えば少なくともインジウム、亜鉛およびＭ（
アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタ
ン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ－Ｍ－Ｚｎ系酸化
物で表記される材料を含むことが好ましい。また、該半導体層を用いたトランジスタの電
気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、上記Ｍで記載の金属を含め、例えば、ガリウム、スズ、ハフニ
ウム、アルミニウム、またはジルコニウム等がある。また、他のスタビライザーとしては
、ランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユ
ウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツ
リウム、イッテルビウム、ルテチウム等がある。
半導体層を構成する金属酸化物として、例えば、Ｉｎ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ａｌ
－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ｚｎ系酸化物、Ｉｎ－Ｌａ－
Ｚｎ系酸化物、Ｉｎ－Ｃｅ－Ｚｎ系酸化物、Ｉｎ－Ｐｒ－Ｚｎ系酸化物、Ｉｎ－Ｎｄ－Ｚ
ｎ系酸化物、Ｉｎ－Ｓｍ－Ｚｎ系酸化物、Ｉｎ－Ｅｕ－Ｚｎ系酸化物、Ｉｎ－Ｇｄ－Ｚｎ
系酸化物、Ｉｎ－Ｔｂ－Ｚｎ系酸化物、Ｉｎ－Ｄｙ－Ｚｎ系酸化物、Ｉｎ－Ｈｏ－Ｚｎ系
酸化物、Ｉｎ－Ｅｒ－Ｚｎ系酸化物、Ｉｎ－Ｔｍ－Ｚｎ系酸化物、Ｉｎ－Ｙｂ－Ｚｎ系酸
化物、Ｉｎ－Ｌｕ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ｇａ
－Ｚｎ系酸化物、Ｉｎ－Ａｌ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ａｌ－Ｚｎ系酸化物、
Ｉｎ－Ｓｎ－Ｈｆ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ａｌ－Ｚｎ系酸化物を用いることができ
る。
なお、ここで、例えばＩｎ－Ｇａ－Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として
有する酸化物という意味であり、ＩｎとＧａとＺｎの原子数比は問わない。例えば、Ｉｎ
：Ｇａ：Ｚｎ＝１：１：１としてもよいし、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１としてもよい
し、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２としてもよいし、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３とし
てもよいし、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６としてもよいし、これらの組成の近傍として
もよい。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、半導体層と導電層は、上記酸化物のうち同一の金属元素を有していてもよい。半導
体層と導電層を同一の金属元素とすることで、製造コストを低減させることができる。例
えば、同一の金属組成の金属酸化物ターゲットを用いることで、製造コストを低減させる
ことができる。また半導体層と導電層を加工する際のエッチングガスまたはエッチング液
を共通して用いることができる。ただし、半導体層と導電層は、同一の金属元素を有して
いても、組成が異なる場合がある。例えば、トランジスタおよび容量素子の作製工程中に
、膜中の金属元素が脱離し、異なる金属組成となる場合がある。
半導体層を構成する金属酸化物がＩｎ－Ｍ－Ｚｎ酸化物の場合、Ｉｎ－Ｍ－Ｚｎ酸化物を
成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍを満
たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として
、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３
：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：
Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：
Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：２：５等が
好ましい。なお、成膜される半導体層の原子数比はそれぞれ、誤差として上記のスパッタ
リングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
半導体層を構成する金属酸化物は、後述するＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏ
ｘｉｄｅであることが好ましい。これにより、トランジスタの電界効果移動度を高めるこ
とができる。
半導体層には、キャリア密度の低い金属酸化物を用いることが好ましい。例えば、半導体
層は、キャリア密度が１×１０１７／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下
、さらに好ましくは１×１０１３／ｃｍ３以下、より好ましくは１×１０１１／ｃｍ３以
下、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０－９／ｃｍ３以上のキ
ャリア密度の金属酸化物を用いることができる。このような半導体層は、不純物濃度が低
く、欠陥準位密度が低いため、安定な特性を有する。なお、半導体層が金属酸化物である
場合、不純物として、例えば水または水素等が挙げられる。
本明細書等において、不純物濃度が低く、欠陥準位密度が低い金属酸化物を、高純度真性
な金属酸化物、または実質的に高純度真性な金属酸化物と呼ぶ場合がある。
高純度真性または実質的に高純度真性な金属酸化物は、キャリア発生源が少ないため、キ
ャリア密度を低くすることができる。したがって、該金属酸化物を有するトランジスタは
、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう）になることが少な
い。また、高純度真性または実質的に高純度真性である金属酸化物は、欠陥準位密度が低
いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純
度真性である金属酸化物は、オフ電流が著しく小さく、チャネル幅が１×１０６μｍでチ
ャネル長Ｌが１０μｍの素子であっても、ソースとドレイン間の電圧（ドレイン電圧）が
１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以
下、すなわち１×１０－１３Ａ以下という特性を得ることができる。
なお、本発明の一態様に適用可能な半導体層は上記に限られず、必要とするトランジスタ
の半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成の
ものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体
層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密
度等を適切なものとすることが好ましい。
半導体層を構成する金属酸化物において、第１４族元素の一つであるシリコンや炭素が含
まれると、半導体層において酸素欠損が増加し、ｎ型化してしまう場合がある。このため
、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）
を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３
以下とすることが好ましい。
また、アルカリ金属およびアルカリ土類金属は、金属酸化物と結合するとキャリアを生成
する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため半導体
層における二次イオン質量分析法により得られるアルカリ金属またはアルカリ土類金属の
濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃ
ｍ３以下にすることが好ましい。
また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、多結晶構造
、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥
準位密度が高い。
非晶質構造の金属酸化物は、例えば、原子配列が無秩序であり、結晶成分を有さない。ま
たは、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、単結晶構
造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領
域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある
。
［導電層］
トランジスタのゲート、ソースおよびドレインのほか、表示装置を構成する各種配線およ
び電極等の導電層に用いることのできる材料としては、アルミニウム、チタン、クロム、
ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタング
ステン等の金属、またはこれを主成分とする合金等が挙げられる。またこれらの材料を含
む膜を単層で、または積層構造として用いることができる。例えば、シリコンを含むアル
ミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン
膜上にアルミニウム膜を積層する二層構造、銅－マグネシウム－アルミニウム合金膜上に
銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅
膜を積層する二層構造、チタン膜または窒化チタン膜と、その上に重ねてアルミニウム膜
または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、
モリブデン膜または窒化モリブデン膜と、その上に重ねてアルミニウム膜または銅膜を積
層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある
。なお、酸化インジウム、酸化錫または酸化亜鉛等の酸化物を用いてもよい。また、マン
ガンを含む銅を用いると、エッチングによる形状の制御性が高まるため好ましい。
また、トランジスタのゲート、ソースおよびドレインのほか、表示装置を構成する各種配
線および電極等の導電層に用いることのできる、透光性を有する導電性材料としては、酸
化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加
した酸化亜鉛等の導電性酸化物またはグラフェンを用いることができる。または、金、銀
、白金、マグネシウム、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、
銅、パラジウム、またはチタン等の金属材料や、該金属材料を含む合金材料を用いること
ができる。または、該金属材料の窒化物（例えば、窒化チタン）等を用いてもよい。なお
、金属材料、合金材料（またはそれらの窒化物）を用いる場合には、透光性を有する程度
に薄くすればよい。また、上記材料の積層膜を導電層として用いることができる。例えば
、銀とマグネシウムの合金とインジウムスズ酸化物の積層膜等を用いると、導電性を高め
ることができるため好ましい。これらは、表示装置を構成する各種配線および電極等の導
電層や、表示素子が有する導電層（画素電極や共通電極としての機能を有する導電層）に
も用いることができる。
［絶縁層］
各絶縁層に用いることのできる絶縁材料としては、例えば、アクリル、エポキシ等の樹脂
、シロキサン結合を有する樹脂の他、酸化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を用いることもできる。
透水性の低い絶縁膜としては、窒化シリコン膜、窒化酸化シリコン膜等の窒素と珪素を含
む膜や、窒化アルミニウム膜等の窒素とアルミニウムを含む膜等が挙げられる。また、酸
化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜等を用いてもよい。
また、半導体層が金属酸化物を含む場合、当該半導体層と接する領域を有する絶縁層は、
化学量論的組成よりも過剰に酸素を含有する領域（過剰酸素領域）を有することが好まし
い。例えば、半導体層３２と接する領域を有する絶縁層３４および絶縁層８２は、過剰酸
素領域を有することが好ましい。これにより、絶縁層から半導体層に酸素を供給すること
ができる。半導体層３２が金属酸化物を含む場合、当該金属酸化物中に酸素欠損が形成さ
れると、当該酸素欠損に水素等の不純物が入ることにより、キャリアである電子が生成さ
れる場合がある。これにより、トランジスタの電気特性が劣化する場合がある。半導体層
と接する領域を有する絶縁層が過剰酸素領域を有する場合、絶縁層から半導体層へ酸素を
供給することができ、酸素欠損を補填することができる。これにより、トランジスタの電
気特性の劣化を抑制することができる。なお、絶縁層に過剰酸素領域を設けるには、例え
ば、酸素雰囲気下で絶縁層を形成すればよい。または、成膜後の絶縁層を酸素雰囲気下で
熱処理すればよい。
［表示素子］
本発明の一態様の表示装置は、様々な形態を用いること、または様々な表示素子を有する
ことが出来る。表示素子は、例えば、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青
色ＬＥＤなど）などを含むＥＬ（エレクトロルミネッセンス）素子（有機物および無機物
を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、トランジスタ（電流に応じて発光する
トランジスタ）、プラズマディスプレイパネル（ＰＤＰ）、電子放出素子、液晶素子、電
気泳動素子、グレーティングライトバルブ（ＧＬＶ）やデジタルマイクロミラーデバイス
（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）素子、ＭＩＲＡＳＯＬ（登録商
標）ディスプレイ、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、圧
電セラミックディスプレイなどのＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システ
ム）を用いた表示素子、エレクトロウェッティング素子などが挙げられる。これらの他に
も、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化す
る表示媒体を有していても良い。また、表示素子として量子ドットを用いてもよい。
ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子
を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）また
はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ－ｃｏｎｄｕｃｔｉｏｎ Ｅ
ｌｅｃｔｒｏｎ－ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示
装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディス
プレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）
などがある。電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。
量子ドットを用いた表示装置の一例としては、量子ドットディスプレイなどがある。
なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電
極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、
画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。
さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である
。これにより、さらに、消費電力を低減することができる。
［液晶素子］
液晶素子としては、例えば垂直配向（ＶＡ：Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モ
ードが適用された液晶素子を用いることができる。垂直配向モードとしては、ＭＶＡ（Ｍ
ｕｌｔｉ－Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐ
ａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａ
ｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モード等を用いることができる。
また、液晶素子には、様々なモードが適用された液晶素子を用いることができる。例えば
ＶＡモードのほかに、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ－
Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＶＡ－ＩＰＳモード、ＦＦＳ（Ｆｒｉｎｇｅ
Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒ
ｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ
Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅ
ｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒ
ｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉ
ｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ゲストホス
トモード等が適用された液晶素子を用いることができる。
なお、液晶素子は、液晶の光学的変調作用によって光の透過または非透過を制御する素子
である。なお、液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電
界または斜め方向の電界を含む）によって制御される。なお、液晶素子に用いる液晶とし
ては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ：
Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）、高分子ネット
ワーク型液晶（ＰＮＬＣ：Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔ
ａｌ）、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、
条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック
相、等方相等を示す。
また、液晶材料としては、ポジ型の液晶、またはネガ型の液晶のいずれを用いてもよく、
適用するモードや設計に応じて最適な液晶材料を用いればよい。
また、液晶の配向を制御するため、配向膜を設けることができる。なお、横電界方式を採
用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の
一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移
する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲
を改善するために数重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。
ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性
である。また、ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、配向処理が不要
であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要
となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製
工程中の液晶表示装置の不良や破損を軽減することができる。
なお、液晶素子にゲスト－ホストモードで動作する液晶材料を用いることにより、光拡散
層や偏光板などの機能性部材を省略することができる。よって、表示装置の生産性を高め
ることができる。また、偏光板などの機能性部材を設けないことにより、液晶素子の反射
輝度を高めることができる。よって、表示装置の視認性を高めることができる。
また、円偏光板を用いる反射型の液晶表示装置のオン状態とオフ状態の切り替え（明状態
と暗状態の切り替え）は、液晶分子の長軸を基板と略垂直な方向にそろえるか、基板と略
水平な方向にそろえるか、によって行なわれる。一般に、ＩＰＳモードなどの横電界方式
で動作する液晶素子は、オン状態およびオフ状態ともに液晶分子の長軸が基板と略水平な
方向にそろうため、反射型の液晶表示装置に用いることが難しい。
ＶＡ－ＩＰＳモードで動作する液晶素子は、横電界方式で動作し、かつ、オン状態とオフ
状態の切り替えを、液晶分子の長軸を基板と略垂直な方向にそろえるか、基板と略水平な
方向にそろえるか、によって行なわれる。このため、反射型の液晶表示装置に横電界方式
で動作する液晶素子を用いる場合は、ＶＡ－ＩＰＳモードで動作する液晶素子を用いるこ
とが好ましい。
本発明の一態様では、特に透過型の液晶素子を好適に用いることができる。
透過型または半透過型の液晶素子を用いる場合、一対の基板を挟むように、２つの偏光板
を設ける。また偏光板よりも外側に、バックライトを設ける。バックライトとしては、直
下型のバックライトであってもよいし、エッジライト型のバックライトであってもよい。
ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を有する直下型のバックライトを
用いると、ローカルディミングが容易となり、コントラストを高めることができるため好
ましい。また、エッジライト型のバックライトを用いると、バックライトを含めたモジュ
ールの厚さを低減できるため好ましい。
なお、エッジライト型のバックライトをオフ状態とすることで、シースルー表示を行うこ
とができる。
［着色層］
着色層に用いることのできる材料としては、金属材料、樹脂材料、顔料または染料が含ま
れた樹脂材料等が挙げられる。
［遮光層］
遮光層として用いることのできる材料としては、カーボンブラック、チタンブラック、金
属、金属酸化物、複数の金属酸化物の固溶体を含む複合酸化物等が挙げられる。遮光層は
、樹脂材料を含む膜であってもよいし、金属等の無機材料の薄膜であってもよい。また、
遮光層に、着色層の材料を含む膜の積層膜を用いることもできる。例えば、ある色の光を
透過する着色層に用いる材料を含む膜と、他の色の光を透過する着色層に用いる材料を含
む膜との積層構造を用いることができる。着色層と遮光層の材料を共通化することで、装
置を共通化できるほか工程を簡略化できるため好ましい。
以上が各構成要素についての説明である。
〔画素等の作製方法の一例〕
以下では、図１３に示す構成の、画素１１（ｉ＋３，ｊ）等の作製方法例について説明す
る。
表示装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、それぞれ、スパッタリング
法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法
、真空蒸着法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅ Ｌａｓｅｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法、原子層成膜（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）
法等を用いて形成することができる。ＣＶＤ法の例として、プラズマ化学気相堆積（ＰＥ
ＣＶＤ）法および熱ＣＶＤ法等が挙げられる。熱ＣＶＤ法の例として、有機金属化学気相
堆積（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法が挙げられる。
表示装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、それぞれ、スピンコート、
ディップ、スプレー塗布、インクジェット印刷、ディスペンス、スクリーン印刷、オフセ
ット印刷、ドクターナイフ、スリットコート、ロールコート、カーテンコート、ナイフコ
ート等の方法により形成することができる。
表示装置を構成する薄膜は、リソグラフィ法等を用いて加工することができる。または、
遮蔽マスクを用いた成膜方法により、島状の薄膜を形成してもよい。または、ナノインプ
リント法、サンドブラスト法、もしくはリフトオフ法等により薄膜を加工してもよい。
フォトリソグラフィ法を用いて加工する場合、露光に用いる光としては、例えばｉ線（波
長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、およびこれらを混
合させた光が挙げられる。そのほか、紫外線、ＫｒＦレーザ光、またはＡｒＦレーザ光等
を用いることもできる。また、液浸露光技術により露光を行ってもよい。露光に用いる光
としては、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ－ｖｉｏｌｅｔ）およびＸ
線等が挙げられる。また、露光に用いる光に換えて、電子ビームを用いることもできる。
極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ま
しい。なお、電子ビーム等のビームを走査することにより露光を行う場合には、フォトマ
スクは不要である。
薄膜のエッチングには、ドライエッチング法、ウエットエッチング法、サンドブラスト法
等を用いることができる。
表示装置１０の作製の際は、まず、基板１４上に導電層を成膜する。次に、フォトリソグ
ラフィ法等によりパターニングを行い、エッチング法等により当該導電層を加工すること
により、導電層３１、導電層３１ａ、および導電層５３を形成する（図１９（Ａ））。前
述のように、導電層３１は配線Ｇ３の一部に対応し、導電層３１ａは配線ＣＳの一部に対
応する。
次に、絶縁層３４を形成する。前述の通り、絶縁層３４は、表示装置１０に設けられたト
ランジスタのゲート絶縁層としての機能を有する。
その後、絶縁層３４上に半導体層を成膜する。半導体層として例えば金属酸化物を用いる
場合、スパッタリング法により成膜することができる。半導体層として例えばＩｎ－Ｇａ
－Ｚｎ系酸化物を用いる場合、Ｉｎ－Ｇａ－Ｚｎ系酸化物をターゲットに用いたスパッタ
リング法により成膜することができる。
その後、フォトリソグラフィ法等によりパターニングを行い、成膜した半導体層をエッチ
ング法等により加工することにより、半導体層３２を形成する（図１９（Ｂ））。
次に、絶縁層３４上および半導体層３２上に導電層を成膜する。その後、フォトリソグラ
フィ法等によりパターニングを行い、エッチング法等により当該導電層を加工することに
より、導電層５１、導電層３３ａ、導電層３３ｂ、および導電層３３ｃを形成する（図１
９（Ｃ））。前述のように、導電層５１はトランジスタ３０のソースまたはドレインの一
方として機能し、導電層３３ａはトランジスタ３０のソースまたはドレインの他方、およ
び容量素子６０の一方の電極としての機能を有する。また、導電層３３ｂは配線Ｓ３の一
部に対応し、導電層３３ｃは配線Ｓ４の一部に対応する。また、導電層３３ｂは、導電層
５３と重なる領域を有するように形成される。
次に、絶縁層８２を成膜し、その後、絶縁層８１を成膜する。絶縁層８１の成膜後、化学
機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｍｅｎｔ）
法等により、絶縁層８１に対して平坦化処理を行う。
次に、フォトリソグラフィ法等によりパターニングを行う。その後、エッチング法等によ
り絶縁層８１および絶縁層８２を加工することにより、導電層５１に達する開口部７１、
導電層３３ａに達する開口部３８、および導電層３３ｃに達する開口部７４を形成する。
また、エッチング法等により絶縁層８１、絶縁層８２、および絶縁層３４を加工すること
により、導電層５３に達する開口部７２および開口部７３を、導電層３３ｂを挟むように
形成する（図２０（Ａ））。以上により、開口部３８、および開口部７１乃至開口部７４
が形成される。
次に、絶縁層８１上、開口部３８、および開口部７１乃至開口部７４に導電層を成膜する
。その後、フォトリソグラフィ法等によりパターニングを行い、エッチング法等により当
該導電層を加工することにより、導電層２１、導電層５２、および導電層５４を形成する
（図２０（Ｂ））。導電層２１は、開口部３８をにおいて導電層３３ａと電気的に接続さ
れる。導電層５２は、開口部７１において導電層５１と電気的に接続され、開口部７２に
おいて導電層５３と電気的に接続される。導電層５４は、開口部７３において導電層５３
と電気的に接続され、開口部７４において導電層３３ｃと電気的に接続される。前述のよ
うに、導電層２１は、表示装置１０に設けられた液晶素子の画素電極としての機能を有す
る。また、トランジスタ３０のソースまたはドレインの一方としての機能を有する導電層
５１は、配線Ｓ４の一部に対応する導電層３３ｃと、導電層５２、導電層５３、および導
電層５４を介して電気的に接続されている。
次に、配向膜２４ａを形成する（図２１（Ａ））。その後、基板１５上に、遮光層４２、
着色層４１、絶縁層２６、導電層２３、および配向膜２４ｂを形成する（図２１（Ｂ））
。着色層４１は、フォトリソグラフィ法、印刷法、またはインクジェット法を用いて形成
することができる。例えばインクジェット法を用いることにより、室温で製造、低真空度
で製造、または大型基板上に作製することができる。これにより、解像度が４Ｋや８Ｋ等
といった極めて高解像度の表示装置であっても、着色層４１を形成することができる。ま
た、画面サイズが対角５０インチ以上、対角６０インチ以上、または対角７０インチ以上
の大型の表示装置にも着色層４１を形成することができる。また、レジストマスクを用い
なくても着色層４１を形成することができるため、表示装置１０の作製工程数を低減する
ことができ、作製コストを低減することができる。
次に、図２１（Ａ）に示す基板１４と、図２１（Ｂ）に示す基板１５との間に、接着層（
図示せず）を用いて液晶２２を封止する。その後、偏光板３９ａ、偏光板３９ｂ、および
バックライトユニット９０を形成する。以上により、図１３に示す構成の表示装置１０を
作製することができる。
ここで、表示装置を作製する際、作製工程におけるフォトリソグラフィ工程が少ないほど
、すなわちフォトマスクのマスク枚数が少ないほど、作製コストを低くすることができる
。
例えば、図１９および図２０に示す工程（基板１４側の工程）のうち、導電層３１等の形
成工程（図１９（（Ａ））、半導体層３２の形成工程（図１９（Ｂ））、導電層３３ａ等
の形成工程（図１９（Ｃ））、開口部３８等の形成工程（図２０（Ａ））、および導電層
２１等の形成工程（図２０（Ｂ））の、計５つのフォトリソグラフィ工程を経ることで作
製できる。すなわち、５枚のフォトマスクにより、バックプレーン基板を作製することが
できる。
表示装置を、１つの画素列あたりソース線を１本または２本設ける構成とする場合、図１
３に示す構成の画素１１を設けなくてもよく、例えばすべての画素１１の構成を図１２に
示す構成とすることができる。この場合であっても、バックプレーン基板を作製する際に
は、計５つのフォトリソグラフィ工程を経る必要がある。つまり、フォトマスクは５枚必
要となる。以上より、１つの画素列あたりソース線を４本設ける構成とする場合であって
も、１つの画素列あたりソース線を１本または２本設ける場合と同様の枚数のフォトマス
クで表示装置を作製することができる。これにより、１つの画素列あたりソース線を４本
設ける構成の表示装置の作製コストが、１つの画素列あたりソース線を１本または２本設
ける構成の表示装置の作製コストより増加することを抑制することができる。
以上が画素等の作製方法の一例についての説明である。
［導電層の形状について］
ゲート線やソース線等の配線に用いることのできる導電膜は、金属や合金等の低抵抗な材
料を用いると、配線抵抗を低減することができるため好ましい。また、大画面の表示装置
とする場合には、配線の幅を大きくすることも有効である。しかしながら、このような導
電膜は可視光を透過しないため、透過型の液晶表示装置においては、配線自体の幅が大き
くなることや、配線数の増加に伴い、開口率の低下を招く場合がある。
そこで、導電膜の端部の形状を工夫することで、バックライトユニットからの光を効率的
に取り出すことができる。
図２２（Ａ）には、ソース線等を構成する導電層３３とその近傍の断面図を示している。
導電層３３は、その端部が逆テーパ形状を有している。導電層３３は、例えば導電層３３
ａ、導電層３３ｂ、導電層３３ｃとすることができる。また、導電層３３は、例えば導電
層５１とすることができる。
ここで、テーパ角とは薄膜の端部における、その底面（被形成面と接する面）と、その側
面とがなす角度を言う。テーパ角は、０度より大きく、１８０度未満である。また、テー
パ角が９０度よりも小さい場合を順テーパ、９０度よりも大きい場合を逆テーパと呼ぶ。
図２２（Ａ）に示すように、導電層３３が逆テーパ形状を有することで、バックライトユ
ニットから入射される光５０の一部は、導電層３３の側面で反射し、液晶２２に到達する
。その結果、導電層３３の側面が垂直である場合、および順テーパ形状である場合に比べ
て、光取り出し効率を高めることができる。
ここで、導電層３３のテーパ角は、９０度より大きく１３５度未満、好ましくは９１度以
上１２０度以下、より好ましくは９５度以上１１０度以下とすることが好ましい。
また、図２２（Ｂ）では、ゲート線等を構成する導電層３１が、逆テーパ形状を有する場
合の例を示している。導電層３３に加えて導電層３１も逆テーパ形状とすることで、より
効果的に光取り出し効率を高めることができる。
以上が配線の形状についての説明である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
（実施の形態２）
本実施の形態では、表示部１７における配線ＳＬと画素１１の接続関係について説明する
。一例として、表示素子として液晶素子を用いる場合について説明する。図２３乃至図２
５、および図２７乃至図２９は、それぞれ表示部１７の一部を示すブロック図である。ま
た、図２３乃至図２５、および図２７乃至図２９は、画素１１に供給される信号の極性を
「＋」と「－」の記号で示している。
＜駆動方式について＞
一般に、液晶素子は、直流電圧を印加し続けると劣化しやすくなる傾向がある。このため
、表示素子として液晶素子を用いた表示装置では、１フレーム毎に液晶素子に印加する信
号の極性を反転させる駆動方式（「フレーム反転駆動」ともいう。）が用いられる。例え
ば、奇数フレームでは全ての画素に正極性の信号を供給し、偶数フレームでは全ての画素
に負極性の信号を供給する。なお、極性の反転は１フレーム毎に限らず、用いる液晶素子
によって、特定のフレーム数毎に行なってもよい。
また、全ての画素に同じ極性の電位を供給するフレーム反転駆動では、画像表示時にフリ
ッカ、クロストークなどの現象が生じ易く、表示装置の表示品位が低下する場合がある。
このような現象を抑えるために、ソースライン反転駆動、ゲートライン反転駆動、および
ドット反転駆動などの駆動方式が考案されている。
〔ソースライン反転駆動〕
ソースライン反転駆動（「列反転駆動」、「カラム反転駆動」などともいう。）とは、特
定のフレーム数毎かつ特定本数の信号線（ソース線）毎に、画素に供給する信号の極性を
反転させる駆動方法である。
〔ゲートライン反転駆動〕
ゲートライン反転駆動（「行反転駆動」、「ロウ反転駆動」などともいう。）とは、特定
のフレーム数毎かつ特定本数の走査線（ゲート線）毎に、画素に供給する信号の極性を反
転させる駆動方法である。
〔ドット反転駆動〕
ドット反転駆動（「行反転駆動」、「ロウ反転駆動」などともいう。）とは、特定のフレ
ーム数毎かつ、行方向および列方向に隣り合う画素に供給する信号の極性を反転させる駆
動方法である。ドット反転駆動における信号極性の反転は、特定画素数毎に行なうことが
できる。例えば、１画素毎に供給する信号の極性を反転させてもよいし、複数画素毎に供
給する信号の極性を反転させてもよい。
ドット反転駆動は、ソースライン反転駆動およびゲートライン反転駆動よりもフリッカ、
クロストークなどの現象を抑える効果が高い。よって、液晶表示装置の駆動方式としてド
ット反転駆動を用いることが多い。
＜配線ＳＬと画素１１の接続関係＞
次に、表示部１７における配線ＳＬと画素１１の接続関係について説明する。まず、１画
素ごとにドット反転駆動を行なう場合の接続関係について説明する。
〔ドット反転駆動を行なう場合の接続関係〕
［１列あたりのソース線が２本の表示部］
図２３（Ａ）および図２３（Ｂ）は、１列あたり２本のソース線を設けた表示部１７の一
部を示している。図２３（Ａ）において、ｊ列の画素１１とｊ＋１列の画素１１の間に、
配線ＳＬ１（ｊ）と配線ＳＬ２（ｊ）が設けられている。
また、図２３（Ａ）では、画素１１（ｉ，ｊ）と画素１１（ｉ＋２，ｊ）が配線ＳＬ１（
ｊ）と電気的に接続され、画素１１（ｉ＋１，ｊ）と画素１１（ｉ＋３，ｊ）が配線ＳＬ
２（ｊ）と電気的に接続されている。
すなわち、図２３（Ａ）において、ｊ列のｉ＋２ｘ行目（ｘは０以上の整数）に設けられ
た画素１１は、配線ＳＬ１（ｊ）と電気的に接続されている。また、ｊ列のｉ＋２ｘ＋１
行目に設けられた画素１１は、配線ＳＬ２（ｊ）と電気的に接続されている。
図２３（Ａ）に示す接続でドット反転駆動を行なう場合は、隣り合う配線ＳＬ１（ｊ）と
配線ＳＬ２（ｊ）に異なる極性の信号を供給する必要がある。配線ＳＬ１（ｊ）と配線Ｓ
Ｌ２（ｊ）の間には寄生容量Ｃｓｔが生じているため、配線ＳＬ１（ｊ）と配線ＳＬ２（
ｊ）の間の電位差が大きいと、ソースドライバの負荷が大きくなり、消費電力が増加し易
い。
そこで、図２３（Ｂ）に示すように配線ＳＬと画素１１を配置することが好ましい。図２
３（Ｂ）では、ｊ列の画素１１が、配線ＳＬ１（ｊ）と配線ＳＬ２（ｊ）の間に設けられ
ている。また、図２３（Ｂ）では、ｊ列の画素１１とｊ＋１列の画素１１の間に、配線Ｓ
Ｌ２（ｊ）と配線ＳＬ１（ｊ＋１）が設けられている。
なお、ｊ列のｉ＋２ｘ行目に設けられた画素１１は、配線ＳＬ１（ｊ）と電気的に接続さ
れている。また、ｊ列のｉ＋２ｘ＋１行目に設けられた画素１１は、配線ＳＬ２（ｊ）と
電気的に接続されている。
図２３（Ｂ）に示す接続でドット反転駆動を行なう場合は、隣接する配線ＳＬ２（ｊ）と
配線ＳＬ１（ｊ＋１）に同じ極性の信号が供給される。同様に、隣接する配線ＳＬ２（ｊ
＋１）と配線ＳＬ１（ｊ＋２）に同じ極性の信号が供給される。隣接する配線ＳＬに供給
される信号の極性を同じにすることで、両配線間の電位差を小さくすることができる。よ
って、信号書き換え時のソースドライバの負荷が軽減され、消費電力を低減することがで
きる。
［１列あたりのソース線が３本の表示部］
図２４および図２５は、１列あたり３本のソース線を設けた表示部１７の一部を示してい
る。図２４および図２５では、ｊ列の画素１１が、配線ＳＬ２（ｊ）と配線ＳＬ３（ｊ）
の間に設けられている。配線ＳＬ１（ｊ）は、配線ＳＬ２（ｊ）に隣接して設けられてい
る。
また、図２４では、画素１１（ｉ，ｊ）が配線ＳＬ１（ｊ）と電気的に接続され、画素１
１（ｉ＋１，ｊ）、および画素１１（ｉ＋５，ｊ）が配線ＳＬ３（ｊ）と電気的に接続さ
れ、画素１１（ｉ＋２，ｊ）、および画素１１（ｉ＋４，ｊ）が配線ＳＬ２（ｊ）と電気
的に接続され、画素１１（ｉ＋３，ｊ）が配線ＳＬ１（ｊ＋１）と電気的に接続されてい
る。
すなわち、図２４において、ｊ列のｉ＋６ｘ行目（ｘは０以上の整数）に設けられた画素
１１は、配線ＳＬ１（ｊ）と電気的に接続されている。また、ｊ列のｉ＋６ｘ＋１行目に
設けられた画素１１とｊ列のｉ＋６ｘ＋５行目に設けられた画素１１は、配線ＳＬ３（ｊ
）と電気的に接続されている。また、ｊ列のｉ＋６ｘ＋２行目に設けられた画素１１とｊ
列のｉ＋６ｘ＋４行目に設けられた画素１１は、配線ＳＬ２（ｊ）と電気的に接続されて
いる。また、ｊ列のｉ＋６ｘ＋３行目に設けられた画素１１は、配線ＳＬ１（ｊ＋１）と
電気的に接続されている。
また、図２５に示すように配線ＳＬと画素１１を接続してもよい。図２５では、画素１１
（ｉ，ｊ）と画素１１（ｉ＋４，ｊ）が配線ＳＬ２（ｊ）と電気的に接続され、画素１１
（ｉ＋１，ｊ）、および画素１１（ｉ＋３，ｊ）が配線ＳＬ３（ｊ）と電気的に接続され
、画素１１（ｉ＋２，ｊ）が配線ＳＬ１（ｊ）と電気的に接続され、画素１１（ｉ＋５，
ｊ）が配線ＳＬ１（ｊ＋１）と電気的に接続されている。
すなわち、図２５において、ｊ列のｉ＋６ｘ行目（ｘは０以上の整数）に設けられた画素
１１とｊ列のｉ＋６ｘ＋４行目に設けられた画素１１は、配線ＳＬ２（ｊ）と電気的に接
続されている。また、ｊ列のｉ＋６ｘ＋１行目に設けられた画素１１とｊ列のｉ＋６ｘ＋
３行目に設けられた画素１１は、配線ＳＬ３（ｊ）と電気的に接続されている。また、ｊ
列のｉ＋６ｘ＋２行目に設けられた画素１１は、配線ＳＬ１（ｊ）と電気的に接続されて
いる。また、ｊ列のｉ＋６ｘ＋５行目に設けられた画素１１は、配線ＳＬ１（ｊ＋１）と
電気的に接続されている。
図２４および図２５では、ｊ列の画素１１とｊ＋１列の画素１１の間に、配線ＳＬ３（ｊ
）、配線ＳＬ１（ｊ＋１）、および配線ＳＬ２（ｊ＋１）が設けられている。また、配線
ＳＬ３（ｊ）、配線ＳＬ１（ｊ＋１）、および配線ＳＬ２（ｊ＋１）のそれぞれの間に寄
生容量Ｃｓｔが生じる。
特に、配線ＳＬ３（ｊ）と配線ＳＬ２（ｊ＋１）に挟まれた配線ＳＬ１（ｊ＋１）には、
配線ＳＬ３（ｊ）間に生じる寄生容量Ｃｓｔと、配線ＳＬ２（ｊ＋１）間に生じる寄生容
量Ｃｓｔが加わるため、ソースドライバの負荷が多くなりやすい。よって、配線ＳＬ３（
ｊ）、配線ＳＬ１（ｊ＋１）、および配線ＳＬ２（ｊ＋１）には、同じ極性の信号が供給
されることが好ましい。
このように、本発明の一態様は、１列あたりのソース線が３本以上である場合に特に有効
である。言い換えると、１つの画素列に対してｇ本の配線ＧＬを設ける場合、ｇは３以上
が好ましい。同様に、配線ＧＬ０がｆ本の配線ＧＬと電気的に接続する場合、ｆは３以上
が好ましい。
図２４および図２５に示す接続でドット反転駆動を行なう場合は、配線ＳＬ３（ｊ）、配
線ＳＬ１（ｊ＋１）、および配線ＳＬ２（ｊ＋１）に同じ極性の信号が供給される。同様
に、配線ＳＬ３（ｊ＋１）、配線ＳＬ１（ｊ＋２）、および配線ＳＬ２（ｊ＋２）に同じ
極性の信号が供給される。隣接する配線ＳＬの極性を同じにすることで、両配線間の電位
差を小さくすることができる。よって、信号書き換え時のソースドライバの負荷が軽減さ
れ、消費電力を低減することができる。
［駆動波形］
図２６に、図２４に示した表示部１７でドット反転駆動を行なうための駆動波形の一例を
示す。ある１つのフレーム期間中、配線ＳＬ１（ｊ）および配線ＳＬ２（ｊ）には正極性
の信号が供給され、配線ＳＬ３（ｊ）には負極性の信号が供給される。
また、当該フレーム期間中、全ての配線ＧＬ０に、順次パルス状の選択信号が供給される
。例えば、配線ＧＬ０（ｋ）に選択信号が供給されると、３つの配線ＧＬ（配線ＧＬ（ｉ
）、配線ＧＬ（ｉ＋１）、配線ＧＬ（ｉ＋２））に同時に選択信号が供給される。そして
、配線ＧＬ（ｉ）が接続された画素に、配線ＳＬ１（ｊ）を介して正極性の信号が供給さ
れる。また、配線ＧＬ（ｉ＋１）が接続された画素に、配線ＳＬ３（ｊ）を介して負極性
の信号が供給される。また、配線ＧＬ（ｉ＋２）が接続された画素に、配線ＳＬ２（ｊ）
を介して正極性の信号が供給される。
全ての配線ＧＬ０を順次選択して、すべての画素１１に信号を供給することができる。次
のフレーム期間では、配線ＳＬ１（ｊ）および配線ＳＬ２（ｊ）には負極性の信号が供給
され、配線ＳＬ３（ｊ）には正極性の信号が供給される。このようにして、１フレーム毎
かつ、行方向および列方向に隣り合う画素に異なる極性の信号を供給することができる。
例えば、ドット反転駆動において、配線ＳＬに供給する信号の極性を一行毎に反転させる
方式では、配線ＳＬに供給する電圧振幅が大きくなるため、ソースドライバへの負荷が大
きくなり消費電力が増加する。本発明の一態様の表示装置では、ドット反転駆動において
も、１つのフレーム期間中、配線ＳＬに同じ極性の信号を供給することができる。よって
、配線ＳＬに供給する電圧振幅を小さくすることができ、信号書き換え時のソースドライ
バへの負荷を軽減し、消費電力を低減することができる。
また、図２４に示した構成であれば、１度の行選択で３行分の画素１１に信号を供給する
ことができる。よって、１行当たりの選択期間を長くすることができる。本発明の一態様
によれば、画素１１への信号の書き込みを確実に行なうことができるため、表示装置の表
示品位を高めることができる。
［１列あたりのソース線が４本の表示部］
図２７および図２８は、１列あたり４本のソース線を設けた表示部１７の一部を示してい
る。図２７および図２８では、ｊ列の画素１１が、配線ＳＬ１（ｊ）および配線ＳＬ２（
ｊ）と、配線ＳＬ３（ｊ）および配線ＳＬ４（ｊ）と、の間に設けられている。
また、図２７では、画素１１（ｉ，ｊ）と画素１１（ｉ＋４，ｊ）が配線ＳＬ１（ｊ）と
電気的に接続され、画素１１（ｉ＋１，ｊ）、画素１１（ｉ＋５，ｊ）が配線ＳＬ３（ｊ
）と電気的に接続され、画素１１（ｉ＋２，ｊ）と画素１１（ｉ＋６，ｊ）が配線ＳＬ２
（ｊ）と電気的に接続され、画素１１（ｉ＋３，ｊ）と画素１１（ｉ＋７，ｊ）が配線Ｓ
Ｌ４（ｊ）と電気的に接続されている。
すなわち、図２７において、ｊ列のｉ＋４ｘ行目（ｘは０以上の整数）に設けられた画素
１１は、配線ＳＬ１（ｊ）と電気的に接続されている。また、ｊ列のｉ＋４ｘ＋１行目に
設けられた画素１１は、配線ＳＬ３（ｊ）と電気的に接続されている。また、ｊ列のｉ＋
４ｘ＋２行目に設けられた画素１１は、配線ＳＬ２（ｊ）と電気的に接続されている。ま
た、ｊ列のｉ＋４ｘ＋３行目に設けられた画素１１は、配線ＳＬ４（ｊ）と電気的に接続
されている。
また、図２８では、画素１１（ｉ，ｊ）と画素１１（ｉ＋４，ｊ）が配線ＳＬ２（ｊ）と
電気的に接続され、画素１１（ｉ＋１，ｊ）、画素１１（ｉ＋５，ｊ）が配線ＳＬ３（ｊ
）と電気的に接続され、画素１１（ｉ＋２，ｊ）と画素１１（ｉ＋６，ｊ）が配線ＳＬ１
（ｊ）と電気的に接続され、画素１１（ｉ＋３，ｊ）と画素１１（ｉ＋７，ｊ）が配線Ｓ
Ｌ４（ｊ）と電気的に接続されている。
図２７および図２８では、ｊ列の画素１１とｊ＋１列の画素１１の間に、配線ＳＬ３（ｊ
）、配線ＳＬ４（ｊ）、配線ＳＬ１（ｊ＋１）、および配線ＳＬ２（ｊ＋１）が設けられ
ている。また、配線ＳＬ３（ｊ）、配線ＳＬ４（ｊ）、配線ＳＬ１（ｊ＋１）、および配
線ＳＬ２（ｊ＋１）のそれぞれの間に寄生容量Ｃｓｔが生じる。
図２７および図２８に示す接続でドット反転駆動を行なう場合は、配線ＳＬ３（ｊ）、配
線ＳＬ４（ｊ）、配線ＳＬ１（ｊ＋１）、および配線ＳＬ２（ｊ＋１）に同じ極性の信号
が供給される。同様に、配線ＳＬ３（ｊ＋１）、配線ＳＬ４（ｊ＋１）、配線ＳＬ１（ｊ
＋２）、および配線ＳＬ２（ｊ＋２）に同じ極性の信号が供給される。隣接する配線ＳＬ
の極性を同じにすることで、両配線間の電位差を小さくすることができる。よって、信号
書き換え時のソースドライバの負荷が軽減され、消費電力を低減することができる。
［１列あたりのソース線が５本の表示部］
図２９は、１列あたり５本のソース線を設けた表示部１７の一部を示している。図２９で
は、ｊ列の画素１１が、配線ＳＬ１（ｊ）、配線ＳＬ２（ｊ）、および配線ＳＬ３（ｊ）
と、配線ＳＬ４（ｊ）および配線ＳＬ５（ｊ）と、の間に設けられている。
また、図２９では、画素１１（ｉ，ｊ）が配線ＳＬ１（ｊ）と電気的に接続され、画素１
１（ｉ＋１，ｊ）、画素１１（ｉ＋５，ｊ）が配線ＳＬ４（ｊ）と電気的に接続され、画
素１１（ｉ＋２，ｊ）と画素１１（ｉ＋６，ｊ）が配線ＳＬ２（ｊ）と電気的に接続され
、画素１１（ｉ＋３，ｊ）と画素１１（ｉ＋７，ｊ）が配線ＳＬ５（ｊ）と電気的に接続
され、画素１１（ｉ＋４，ｊ）、および画素１１（ｉ＋８，ｊ）が配線ＳＬ３（ｊ）と電
気的に接続され、画素１１（ｉ＋９，ｊ）が配線ＳＬ１（ｊ＋１）と電気的に接続されて
いる。
すなわち、図２９において、ｊ列のｉ＋１０ｘ行目（ｘは０以上の整数）に設けられた画
素１１は、配線ＳＬ１（ｊ）と電気的に接続されている。また、ｊ列のｉ＋１０ｘ＋１行
目に設けられた画素１１とｊ列のｉ＋１０ｘ＋５行目に設けられた画素１１は、配線ＳＬ
４（ｊ）と電気的に接続されている。
また、ｊ列のｉ＋６ｘ＋２行目に設けられた画素１１とｊ列のｉ＋６ｘ＋６行目に設けら
れた画素１１は、配線ＳＬ２（ｊ）と電気的に接続されている。また、ｊ列のｉ＋６ｘ＋
３行目に設けられた画素１１とｊ列のｉ＋６ｘ＋７行目に設けられた画素１１は、配線Ｓ
Ｌ５（ｊ）と電気的に接続されている。また、ｊ列のｉ＋６ｘ＋４行目に設けられた画素
１１とｊ列のｉ＋６ｘ＋８行目に設けられた画素１１は、配線ＳＬ３（ｊ）と電気的に接
続されている。また、ｊ列のｉ＋６ｘ＋９行目に設けられた画素１１は、配線ＳＬ１（ｊ
＋１）と電気的に接続されている。
図２９では、ｊ列の画素１１とｊ＋１列の画素１１の間に、配線ＳＬ４（ｊ）、配線ＳＬ
５（ｊ）、配線ＳＬ１（ｊ＋１）、配線ＳＬ２（ｊ＋１）、および配線ＳＬ３（ｊ＋１）
が設けられている。
図２９に示す接続でドット反転駆動を行なう場合は、配線ＳＬ４（ｊ）、配線ＳＬ５（ｊ
）、配線ＳＬ１（ｊ＋１）、配線ＳＬ２（ｊ＋１）、および配線ＳＬ３（ｊ＋１）に同じ
極性の信号が供給される。同様に、配線ＳＬ４（ｊ＋１）、配線ＳＬ５（ｊ＋１）、配線
ＳＬ１（ｊ＋２）、配線ＳＬ２（ｊ＋２）、および配線ＳＬ３（ｊ＋２）に同じ極性の信
号が供給される。隣接する配線ＳＬの極性を同じにすることで、両配線間の電位差を小さ
くすることができる。よって、信号書き換え時のソースドライバの負荷が軽減され、消費
電力を低減することができる。
［１列あたりのソース線が６本の表示部］
図３０は、１列あたり６本のソース線を設けた表示部１７の一部を示している。図３０で
は、ｊ列の画素１１が、配線ＳＬ１（ｊ）、配線ＳＬ２（ｊ）、および配線ＳＬ３（ｊ）
と、配線ＳＬ４（ｊ）、配線ＳＬ５（ｊ）、および配線ＳＬ６（ｊ）と、の間に設けられ
ている。
また、図３０では、画素１１（ｉ，ｊ）と画素１１（ｉ＋６，ｊ）が配線ＳＬ１（ｊ）と
電気的に接続され、画素１１（ｉ＋１，ｊ）、画素１１（ｉ＋７，ｊ）が配線ＳＬ４（ｊ
）と電気的に接続され、画素１１（ｉ＋２，ｊ）と画素１１（ｉ＋８，ｊ）が配線ＳＬ２
（ｊ）と電気的に接続され、画素１１（ｉ＋３，ｊ）と画素１１（ｉ＋９，ｊ）が配線Ｓ
Ｌ５（ｊ）と電気的に接続され、画素１１（ｉ＋４，ｊ）と画素１１（ｉ＋１０，ｊ）が
配線ＳＬ３（ｊ）と電気的に接続され、画素１１（ｉ＋５，ｊ）と画素１１（ｉ＋１１，
ｊ）が配線ＳＬ６（ｊ）と電気的に接続されている。
すなわち、図３０において、ｊ列のｉ＋６ｘ行目（ｘは０以上の整数）に設けられた画素
１１は、配線ＳＬ１（ｊ）と電気的に接続されている。また、ｊ列のｉ＋６ｘ＋１行目に
設けられた画素１１は、配線ＳＬ４（ｊ）と電気的に接続されている。また、ｊ列のｉ＋
６ｘ＋２行目に設けられた画素１１は、配線ＳＬ２（ｊ）と電気的に接続されている。ま
た、ｊ列のｉ＋６ｘ＋３行目に設けられた画素１１は、配線ＳＬ５（ｊ）と電気的に接続
されている。また、ｊ列のｉ＋６ｘ＋４行目に設けられた画素１１は、配線ＳＬ３（ｊ）
と電気的に接続されている。また、ｊ列のｉ＋６ｘ＋５行目に設けられた画素１１は、配
線ＳＬ６（ｊ）と電気的に接続されている。
図３０では、ｊ列の画素１１とｊ＋１列の画素１１の間に、配線ＳＬ４（ｊ）、配線ＳＬ
５（ｊ）、配線ＳＬ６（ｊ）、配線ＳＬ１（ｊ＋１）、配線ＳＬ２（ｊ＋１）、および配
線ＳＬ３（ｊ＋１）が設けられている。
図３０に示す接続でドット反転駆動を行なう場合は、配線ＳＬ４（ｊ）、配線ＳＬ５（ｊ
）、配線ＳＬ６（ｊ）、配線ＳＬ１（ｊ＋１）、配線ＳＬ２（ｊ＋１）、および配線ＳＬ
３（ｊ＋１）に同じ極性の信号が供給される。同様に、配線ＳＬ４（ｊ＋１）、配線ＳＬ
５（ｊ＋１）、配線ＳＬ６（ｊ＋１）、配線ＳＬ１（ｊ＋２）、配線ＳＬ２（ｊ＋２）、
および配線ＳＬ３（ｊ＋２）に同じ極性の信号が供給される。隣接する配線ＳＬの極性を
同じにすることで、両配線間の電位差を小さくすることができる。よって、信号書き換え
時のソースドライバの負荷が軽減され、消費電力を低減することができる。
〔ソースライン反転駆動を行なう場合の接続関係〕
［１列あたりのソース線が２本の表示部］
図３１（Ａ）は、１列あたり２本のソース線を設けた表示部１７の一部を示している。図
３１（Ａ）において、ｊ列の画素１１とｊ＋１列の画素１１の間に、配線ＳＬ１（ｊ）と
配線ＳＬ２（ｊ）が設けられている。
また、図３１（Ａ）では、画素１１（ｉ，ｊ）と画素１１（ｉ＋２，ｊ）が配線ＳＬ１（
ｊ）と電気的に接続され、画素１１（ｉ＋１，ｊ）と画素１１（ｉ＋３，ｊ）が配線ＳＬ
２（ｊ）と電気的に接続されている。
すなわち、図３１（Ａ）において、ｊ列のｉ＋２ｘ行目（ｘは０以上の整数）に設けられ
た画素１１は、配線ＳＬ１（ｊ）と電気的に接続されている。また、ｊ列のｉ＋２ｘ＋１
行目に設けられた画素１１は、配線ＳＬ２（ｊ）と電気的に接続されている。
図３１（Ａ）に示す接続でソースライン反転駆動を行なう場合は、隣接する配線ＳＬ１（
ｊ）と配線ＳＬ２（ｊ）に同じ極性の信号が供給される。同様に、隣接する配線ＳＬ１（
ｊ＋１）と配線ＳＬ２（ｊ＋１）に同じ極性の信号が供給される。隣接する配線ＳＬの極
性を同じにすることで、両配線間の電位差を小さくすることができる。よって、信号書き
換え時のソースドライバの負荷が軽減され、消費電力を低減することができる。
〔ゲートライン反転駆動を行なう場合の接続関係〕
［１列あたりのソース線が２本の表示部］
図３１（Ｂ）は、１列あたり２本のソース線を設けた表示部１７の一部を示している。図
３１（Ｂ）では、ｊ列の画素１１が、配線ＳＬ１（ｊ）と配線ＳＬ２（ｊ）の間に設けら
れている。また、図３１（Ｂ）では、ｊ列の画素１１とｊ＋１列の画素１１の間に、配線
ＳＬ２（ｊ）と配線ＳＬ１（ｊ＋１）が設けられている。
図３１（Ｂ）において、ｊ列のｉ＋２ｘ行目に設けられた画素１１は、配線ＳＬ１（ｊ）
と電気的に接続されている。また、ｊ列のｉ＋２ｘ＋１行目に設けられた画素１１は、配
線ＳＬ２（ｊ）と電気的に接続されている。また、ｊ＋１列のｉ＋２ｘ行目に設けられた
画素１１は、配線ＳＬ２（ｊ＋１）と電気的に接続されている。また、ｊ＋１列のｉ＋２
ｘ＋１行目に設けられた画素１１は、配線ＳＬ１（ｊ＋１）と電気的に接続されている。
図３１（Ｂ）に示す接続でゲートライン反転駆動を行なう場合は、隣接する配線ＳＬ２（
ｊ）と配線ＳＬ１（ｊ＋１）に同じ極性の信号が供給される。同様に、隣接する配線ＳＬ
２（ｊ＋１）と配線ＳＬ１（ｊ＋２）に同じ極性の信号が供給される。隣接する配線ＳＬ
の極性を同じにすることで、両配線間の電位差を小さくすることができる。よって、信号
書き換え時のソースドライバの負荷が軽減され、消費電力を低減することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
（実施の形態３）
本実施の形態では、ゲートドライバ１２ａとソースドライバ１３ａの構成例について説明
する。
〔ゲートドライバの構成例〕
図３２（Ａ）にゲートドライバ１２ａの構成例を示す。ゲートドライバ１２ａは、シフト
レジスタ５１１、およびバッファアンプ５１４を有する。ゲートドライバ１２ａは複数の
配線ＧＬ（または複数の配線ＧＬ０）と電気的に接続される。
シフトレジスタ５１１には、スタートパルスＳＰ、クロック信号ＣＬＫなどが入力される
。シフトレジスタ５１１は、クロック信号ＣＬＫと同期して、選択信号が供給される配線
ＧＬを選択する機能を有する。選択信号は、バッファアンプ５１４で増幅されて配線ＧＬ
に供給される。バッファアンプ５１４は、電流供給能力を高める機能（電力を増幅する機
能）を有する。この他に、選択信号の電圧振幅を大きくするために、電源電圧を切り換え
るレベルシフタを有していてもよい。なお、ゲートドライバ１２ｂもゲートドライバ１２
ａと同様の構成とすることができる。
〔ソースドライバの構成例〕
図３２（Ｂ）にソースドライバ１３ａの構成例を示す。ソースドライバ１３ａは、シフト
レジスタ５２１、ラッチ５２２、ＤＡコンバータ５２３、およびバッファアンプ５２４を
有する。ソースドライバ１３ａは複数の配線ＳＬと電気的に接続される。
シフトレジスタ５２１には、スタートパルスＳＰ、クロック信号ＣＬＫなどが供給される
。ラッチ５２２にはデジタル方式の映像情報Ｖｉｄｅｏが供給される。ラッチ５２２は、
映像情報Ｖｉｄｅｏを保持する機能を有する。ＤＡコンバータ５２３は、ラッチ５２２に
保持されている映像情報Ｖｉｄｅｏを用いてアナログ方式の映像信号（ビデオ信号）を生
成する機能を有する。なお、ＤＡコンバータ５２３においてビデオ信号を生成する際に、
ガンマ補正などを行なってもよい。
シフトレジスタ５２１は、クロック信号ＣＬＫと同期して、ビデオ信号が供給される配線
ＳＬを選択する機能を有する。ビデオ信号は、バッファアンプ５２４を介して配線ＳＬに
供給される。バッファアンプ５２４は、電流供給能力を高める機能を有する。この他に、
ビデオ信号の電圧振幅を大きくするために、電源電圧を切り換えるレベルシフタを有して
いてもよい。なお、ソースドライバ１３ｂもソースドライバ１３ａと同様の構成とするこ
とができる。
また、図３３（Ａ）に示すように、バッファアンプ５２４と配線ＳＬの間にデマルチプレ
クサ５２５を設けてもよい。デマルチプレクサ５２５は、入力された信号を制御信号ＤＭ
Ｘｃに応じて複数の出力のいずれかに供給する機能を有する。
デマルチプレクサ５２５を設けることで、ソースドライバ１３ａに入力される信号線の数
を減らすことができる。よって、表示装置の接続端子数が低減され、表示装置の信頼性を
高めることができる。
また、図３３（Ｂ）に示すように、ＤＡコンバータ５２３とバッファアンプ５２４の間に
デマルチプレクサ５２５とアナログラッチ５２６を設けてもよい。図３３（Ｂ）に示す構
成では、デマルチプレクサ５２５から供給されたビデオ信号をアナログラッチ５２６に保
持する。その後、当該ビデオ信号を、バッファアンプ５２４で増幅して配線ＳＬに出力す
る。アナログラッチ５２６を設けることで、バッファアンプ５２４の出力を安定させるこ
とができる。よって、意図しない配線ＳＬの電位変動を防ぎ、表示装置の表示品位を高め
ることができる。
図３４乃至図３６に、図３３（Ａ）に示したソースドライバ１３ａのデマルチプレクサ５
２５と表示部１７の接続例を示す。デマルチプレクサ５２５は複数のデマルチプレクサ５
３５を含む。よって、デマルチプレクサ５２５を「デマルチプレクサ群」と言う事ができ
る。図３４乃至図３６では、ｐ番目（ｐは１以上の整数）のデマルチプレクサ５３５をデ
マルチプレクサ５３５（ｐ）と示している。
図３４および図３５では、１列あたり２本のソース線を有する表示部１７と、１入力２出
力のデマルチプレクサ５３５を含むデマルチプレクサ５２５の接続例を示している。
図３４では、デマルチプレクサ５３５（ｐ）の出力端子の一方を配線ＳＬ１（ｊ）と電気
的に接続し、他方を配線ＳＬ２（ｊ）と電気的に接続する例を示している。同様に、デマ
ルチプレクサ５３５（ｐ＋１）の出力端子の一方は配線ＳＬ１（ｊ＋１）と電気的に接続
され、他方は配線ＳＬ２（ｊ＋１）と電気的に接続される。
図３５では、デマルチプレクサ５３５（ｐ）の出力端子の一方を配線ＳＬ２（ｊ－１）と
電気的に接続し、他方を配線ＳＬ１（ｊ）と電気的に接続する例を示している。同様に、
デマルチプレクサ５３５（ｐ＋１）の出力端子の一方は配線ＳＬ２（ｊ）と電気的に接続
され、他方は配線ＳＬ１（ｊ＋１）と電気的に接続される。
上記実施の形態で説明したように、隣接する配線ＳＬの極性を同じにすることで、信号書
き換え時のソースドライバの負荷が軽減され、消費電力を低減することができる。よって
、図３３（Ａ）に示したソースドライバ１３ａを表示部１７と接続する場合は、図３５に
示す接続方法を用いることが好ましい。
図３６では、１列あたり３本のソース線を有する表示部１７と、１入力３出力のデマルチ
プレクサ５３５を含むデマルチプレクサ５２５の接続例を示している。
図３６では、デマルチプレクサ５３５（ｐ）の出力端子のうち、１番目の出力端子を配線
ＳＬ３（ｊ－１）と電気的に接続し、２番目の出力端子を配線ＳＬ１（ｊ）と電気的に接
続し、３番目の出力端子を配線ＳＬ２（ｊ）と電気的に接続する例を示している。同様に
、デマルチプレクサ５３５（ｐ＋１）の出力端子のうち、１番目の出力端子は配線ＳＬ３
（ｊ）と電気的に接続され、２番目の出力端子は配線ＳＬ１（ｊ＋１）と電気的に接続さ
れ、３番目の出力端子は配線ＳＬ２（ｊ＋１）と電気的に接続される。
図３７では、１列あたり４本のソース線を有する表示部１７と、１入力４出力のデマルチ
プレクサ５３５を含むデマルチプレクサ５２５の接続例を示している。
図３７では、デマルチプレクサ５３５（ｐ）の出力端子のうち、１番目の出力端子を配線
ＳＬ３（ｊ－１）と電気的に接続し、２番目の出力端子を配線ＳＬ４（ｊ－１）と電気的
に接続し、３番目の出力端子を配線ＳＬ１（ｊ）と電気的に接続し、４番目の出力端子を
配線ＳＬ２（ｊ）と電気的に接続する例を示している。同様に、デマルチプレクサ５３５
（ｐ＋１）の出力端子のうち、１番目の出力端子は配線ＳＬ３（ｊ）と電気的に接続され
、２番目の出力端子は配線ＳＬ４（ｊ）と電気的に接続され、３番目の出力端子は配線Ｓ
Ｌ１（ｊ＋１）と電気的に接続され、４番目の出力端子は配線ＳＬ２（ｊ＋１）と電気的
に接続される。
〔アナログラッチ〕
ここで、アナログラッチ５２６に用いることができる半導体回路の一例を説明しておく。
図３８（Ａ）に示す半導体回路は、トランジスタ２６２のソースまたはドレインの一方を
、トランジスタ２６３のゲートおよび容量素子２５８の一方の電極に接続した記憶回路２
５１ａの構成例を示している。また、図３８（Ｂ）に示す回路は、トランジスタ２６２の
ソースまたはドレインの一方を、容量素子２５８の一方の電極に接続した記憶回路２６１
ａの構成例を示している。
アナログラッチ５２６は、複数のラッチ回路を含む。記憶回路２５１ａおよび記憶回路２
６１ａは、当該ラッチ回路として用いることができる。
記憶回路２５１ａおよび記憶回路２６１ａは、端子２５４およびトランジスタ２６２を介
して入力された電荷を、ノード２５７に保持することができる。ノード２５７には任意の
電位（電荷量）を保持することができる。
記憶回路２５１ａはトランジスタ２６３を有する。図３８（Ａ）ではトランジスタ２６３
としてｐチャネル型のトランジスタを示しているが、ｎチャネル型のトランジスタを用い
てもよい。また、トランジスタ２６３としてＯＳトランジスタを用いてもよい。
記憶回路２５１ａおよび記憶回路２６１ａとも、アナログ信号を保持することができる。
図３８（Ａ）に示す記憶回路２５１ａおよび図３８（Ｂ）に示す記憶回路２６１ａについ
て、詳細に説明する。
記憶回路２５１ａは、第１の半導体を用いたトランジスタ２６３と第２の半導体を用いた
トランジスタ２６２、および容量素子２５８を有している。
トランジスタ２６２は、ＯＳトランジスタを用いることが好ましい。トランジスタ２６２
にオフ電流が小さいトランジスタを用いることにより、ノード２５７に保持された電荷量
の変動を抑えることができる。よって、より正確に情報を記憶することができる。
図３８（Ａ）において、端子２５２がトランジスタ２６３のソースまたはドレインの一方
と電気的に接続され、端子２５３がトランジスタ２６３のソースまたはドレインの他方と
電気的に接続される。また、配線２５５はトランジスタ２６２のゲートと電気的に接続さ
れ、トランジスタ２６２のソースまたはドレインの一方は、ノード２５７と電気的に接続
され、トランジスタ２６２のソースまたはドレインの他方は、端子２５４と電気的に接続
されている。そして、トランジスタ２６３のゲート、および容量素子２５８の電極の一方
は、ノード２５７と電気的に接続されている。また、配線２５６が容量素子２５８の電極
の他方と電気的に接続されている。
記憶回路２５１ａでは、端子２５４が入力端子として機能し、端子２５３が出力端子とし
て機能する。記憶回路２６１ａでは、端子２５４が入出力端子として機能する。
記憶回路２５１ａおよび記憶回路２６１ａは、ノード２５７に与えられた電荷を保持可能
という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能
である。
〔書き込み動作および保持動作〕
記憶回路２５１ａおよび記憶回路２６１ａの、情報の書き込み動作および保持動作につい
て説明する。まず、配線２５５の電位を、トランジスタ２６２がオン状態となる電位にす
る。これにより、端子２５４の電位がノード２５７に与えられる。即ち、ノード２５７に
所定の電荷が与えられる（書き込み）。ここでは、任意の電位に相当する電荷が与えられ
るものとする。その後、配線２５５の電位を、トランジスタ２６２がオフ状態となる電位
とすることで、ノード２５７に電荷が保持される（保持動作）。
また、記憶回路２５１ａにおいて、トランジスタ２６３にｐチャネル型のトランジスタを
用いる場合、任意の電位はトランジスタ２６３のしきい値電圧よりも高い電位とする。ま
た、トランジスタ２６３にｎチャネル型のトランジスタを用いる場合、任意の電位はトラ
ンジスタ２６３のしきい値電圧よりも低い電位とする。すなわち、任意の電位は、どちら
もトランジスタ２６３がオフ状態となる電位である。
図３８（Ｂ）に示す記憶回路２６１ａは、トランジスタ２６３を有さない点が記憶回路２
５１ａと異なる。また、容量素子２５８の他方の電極が、配線２６４と電気的に接続され
る。配線２６４の電位は固定電位であればどのような電位でもよい。例えば、配線２６４
をＧＮＤとすればよい。記憶回路２６１ａも、記憶回路２５１ａと同様の動作により情報
の書き込みが可能である。
〔記憶回路２５１ａの読み出し動作〕
記憶回路２５１ａに保持された情報の読み出し動作について説明する。端子２５２に所定
の電位（定電位）を与えた状態で、配線２５６に読み出し電位ＶＲを与えると、ノード２
５７に保持されている電位を読み出すことができる。すなわち、端子２５２に供給する電
位と読み出し電位ＶＲを適切に設定することで、ノード２５７に保持されている電位と同
等の電位を端子２５３に出力することができる。
〔記憶回路２６１ａの読み出し動作〕
記憶回路２６１ａの、情報の読み出し動作について説明する。配線２５５にトランジスタ
２６２がオン状態になる電位が与えられると、端子２５４とノード２５７とが導通し、端
子２５４にノード２５７に保持されている電位が供給される。この時、容量素子２５８の
容量値は大きいほど好ましい。容量素子２５８の容量値が大きいほど、書き込まれた電位
を端子２５４に正確に供給することができる。
また、記憶回路２５１ａおよび記憶回路２６１ａは、情報の書き込みに高い電圧が不要で
あるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フロー
ティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わな
いため、絶縁体の劣化といった問題が全く生じない。即ち、本発明の一態様に係る記憶素
子は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性
が飛躍的に向上した記憶素子である。さらに、トランジスタの導通状態、非導通状態によ
って、情報の書き込みが行われるため、高速な動作が可能となる。
また、トランジスタ２６２にバックゲートを有するトランジスタを用いてもよい。当該バ
ックゲートに供給する電位を制御することで、トランジスタ２６２のしきい値電圧を任意
に変化させることができる。図３８（Ｃ）に示す記憶回路２５１ｂは、トランジスタ２６
２にバックゲートを有するトランジスタを用いる点が記憶回路２５１ａと異なる。図３８
（Ｄ）に示す記憶回路２６１ｂは、トランジスタ２６２にバックゲートを有するトランジ
スタを用いる点が記憶回路２６１ａと異なる。
また、記憶回路２５１ｂおよび記憶回路２６１ｂは、トランジスタ２６２のバックゲート
が配線２５９と電気的に接続されている。配線２５９に供給する電位を制御することで、
トランジスタ２６２のしきい値電圧を任意に変化させることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
（実施の形態４）
本実施の形態では、上記実施の形態に示した表示装置等に用いることができるトランジス
タの一例について、図面を用いて説明する。
図３９（Ａ）に示すトランジスタは、半導体層３２と不純物半導体層３５の間に、半導体
層３７を有する。
半導体層３７は、半導体層３２と同様の半導体膜により形成されていてもよい。半導体層
３７は、不純物半導体層３５のエッチングの際に、半導体層３２がエッチングにより消失
することを防ぐためのエッチングストッパーとして機能させることができる。なお、図３
９（Ａ）において、半導体層３７が左右に分離している例を示しているが、半導体層３７
の一部が半導体層３２のチャネル形成領域を覆っていてもよい。
また、半導体層３７は、不純物半導体層３５よりも低濃度の不純物が含まれていてもよい
。これにより、半導体層３７をＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域
として機能させることができ、トランジスタを駆動させたときのホットキャリア効果を抑
制することができる。
図３９（Ｂ）に示すトランジスタは、半導体層３２のチャネル形成領域上に、絶縁層８４
が設けられている。絶縁層８４は、導電層３３ａおよび導電層３３ｂのエッチングの際の
エッチングストッパーとして機能する。
図３９（Ｃ）に示すトランジスタは、半導体層３２に代えて、半導体層３２ｐを有する。
半導体層３２ｐは、結晶性の高い半導体膜を含む。例えば半導体層３２ｐは、多結晶半導
体または単結晶半導体を含む。これにより、電界効果移動度の高いトランジスタとするこ
とができる。
図３９（Ｄ）に示すトランジスタは、半導体層３２のチャネル形成領域に半導体層３２ｐ
を有する。例えば図３９（Ｄ）に示すトランジスタは、半導体層３２となる半導体膜に対
してレーザ光などを照射することにより、局所的に結晶化することにより形成することが
できる。これにより、電界効果移動度の高いトランジスタを実現できる。
図３９（Ｅ）に示すトランジスタは、図３９（Ａ）で示したトランジスタの半導体層３２
のチャネル形成領域に、結晶性の半導体層３２ｐを有する。
図３９（Ｆ）に示すトランジスタは、図３９（Ｂ）で示したトランジスタの半導体層３２
のチャネル形成領域に、結晶性の半導体層３２ｐを有する。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
（実施の形態５）
本実施の形態では、上記実施の形態に示した表示装置等に用いることができるトランジス
タの一例について、図面を用いて説明する。特に、ＯＳトランジスタに用いることが好ま
しいトランジスタ構造の一例について説明する。
＜トランジスタの構成例＞
〔構成例１〕
まず、トランジスタの構造の一例として、トランジスタ２００ａについて、図４０（Ａ）
（Ｂ）、（Ｃ）を用いて説明する。図４０（Ａ）はトランジスタ２００ａの上面図である
。図４０（Ｂ）は、図４０（Ａ）に示す一点鎖線Ｘ１－Ｘ２間における切断面の断面図に
相当し、図４０（Ｃ）は、図４０（Ａ）に示す一点鎖線Ｙ１－Ｙ２間における切断面の断
面図に相当する。なお、図４０（Ａ）において、煩雑になることを避けるため、トランジ
スタ２００ａの構成要素の一部（ゲート絶縁層としての機能を有する絶縁層等）を省略し
て図示している。なお、以下において、一点鎖線Ｘ１－Ｘ２方向をチャネル長方向、一点
鎖線Ｙ１－Ｙ２方向をチャネル幅方向と呼称する場合がある。なお、トランジスタの上面
図においては、以降の図面においても図４０（Ａ）と同様に、構成要素の一部を省略して
図示する場合がある。
トランジスタ２００ａは、絶縁層２２４上の導電層２２１と、絶縁層２２４上および導電
層２２１上の絶縁層２１１と、絶縁層２１１上の半導体層２３１と、半導体層２３１上お
よび絶縁層２１１上の導電層２２２ａと、半導体層２３１上および絶縁層２１１上の導電
層２２２ｂと、半導体層２３１上、導電層２２２ａ上、および導電層２２２ｂ上の絶縁層
２１２と、絶縁層２１２上の導電層２２３と、を有する。
なお、絶縁層２２４は、基板であってもよい。絶縁層２２４を基板とする場合、当該基板
は実施の形態１に示した基板１４と同様の材料を含む基板とすることができる。
また、導電層２２１および導電層２２３として、例えば実施の形態１に示した導電層３１
と同様の材料を含むことができる。絶縁層２１１として、例えば実施の形態１に示した絶
縁層３４と同様の材料を含むことができる。導電層２２２ａおよび導電層２２２ｂとして
、例えば実施の形態１に示した導電層３３および導電層５１と同様の材料を含むことがで
きる。絶縁層２１２として、実施の形態１に示した絶縁層８２と同様の材料を含むことが
できる。
また、半導体層２３１として、例えば実施の形態１に示した半導体層３２と同様の材料を
含むことができる。本実施の形態では、半導体層２３１が金属酸化物を含む半導体層であ
るとして説明を行う。
絶縁層２１１および絶縁層２１２は、開口部２３５を有する。導電層２２３は、開口部２
３５を介して、導電層２２１と電気的に接続される。
ここで、絶縁層２１１は、トランジスタ２００ａの第１のゲート絶縁層としての機能を有
し、絶縁層２１２は、トランジスタ２００ａの第２のゲート絶縁層としての機能を有する
。また、トランジスタ２００ａにおいて、導電層２２１は、第１のゲートとしての機能を
有し、導電層２２２ａは、ソースまたはドレインの一方としての機能を有し、導電層２２
２ｂは、ソースまたはドレインの他方としての機能を有する。また、トランジスタ２００
ａにおいて、導電層２２３は、第２のゲートとしての機能を有する。
なお、トランジスタ２００ａは、いわゆるチャネルエッチ型のトランジスタであり、デュ
アルゲート構造である。
また、トランジスタ２００ａは、導電層２２３を設けない構成にすることもできる。この
場合、トランジスタ２００ａは、いわゆるチャネルエッチ型のトランジスタであり、ボト
ムゲート構造である。
図４０（Ｂ）、（Ｃ）に示すように、半導体層２３１は、導電層２２１、および導電層２
２３と対向するように位置し、２つのゲートの機能を有する導電層に挟まれている。導電
層２２３のチャネル長方向の長さ、および導電層２２３のチャネル幅方向の長さは、半導
体層２３１のチャネル長方向の長さ、および半導体層２３１のチャネル幅方向の長さより
もそれぞれ長く、半導体層２３１の全体は、絶縁層２１２を介して導電層２２３に覆われ
ている。
別言すると、導電層２２１および導電層２２３は、絶縁層２１１および絶縁層２１２に設
けられる開口部２３５において接続され、かつ半導体層２３１の側端部よりも外側に位置
する領域を有する。
このような構成を有することで、トランジスタ２００ａに含まれる半導体層２３１を、導
電層２２１および導電層２２３の電界によって電気的に囲むことができる。トランジスタ
２００ａのように、第１のゲートおよび第２のゲートの電界によって、チャネル形成領域
が形成される半導体層を、電気的に囲むトランジスタのデバイス構造をｓｕｒｒｏｕｎｄ
ｅｄ ｃｈａｎｎｅｌ（ｓ－ｃｈａｎｎｅｌ）構造と呼ぶことができる。
トランジスタ２００ａは、ｓ－ｃｈａｎｎｅｌ構造を有するため、第１のゲートの機能を
有する導電層２２１によってチャネルを誘起させるための電界を効果的に半導体層２３１
に印加することができるため、トランジスタ２００ａの電流駆動能力が向上し、高いオン
電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、ト
ランジスタ２００ａを微細化することが可能となる。また、トランジスタ２００ａは、半
導体層２３１が、第１のゲートの機能を有する導電層２２１および第２のゲートの機能を
有する導電層２２３によって囲まれた構造を有するため、トランジスタ２００ａの機械的
強度を高めることができる。
ｓ－ｃｈａｎｎｅｌ構造であるトランジスタ２００ａは電界効果移動度が高く、かつ駆動
能力が高いので、トランジスタ２００ａを駆動回路、代表的にはゲートドライバに用いる
ことで、額縁幅の狭い（狭額縁ともいう）表示装置を提供することができる。
〔構成例２〕
次に、トランジスタの構造の一例として、トランジスタ２００ｂについて、図４１（Ａ）
、（Ｂ）、（Ｃ）を用いて説明する。図４１（Ａ）はトランジスタ２００ｂの上面図であ
る。図４１（Ｂ）は、図４１（Ａ）に示す一点鎖線Ｘ１－Ｘ２間における切断面の断面図
に相当し、図４１（Ｃ）は、図４１（Ａ）に示す一点鎖線Ｙ１－Ｙ２間における切断面の
断面図に相当する。
トランジスタ２００ｂは、半導体層２３１、導電層２２２ａ、導電層２２２ｂ、および絶
縁層２１２が積層構造である点において、トランジスタ２００ａと異なる。
絶縁層２１２は、半導体層２３１上、導電層２２２ａ上、および導電層２２２ｂ上の絶縁
層２１２ａと、絶縁層２１２ａの上の絶縁層２１２ｂを有する。絶縁層２１２は、半導体
層２３１に酸素を供給する機能を有する。すなわち、絶縁層２１２は、酸素を有する。ま
た、絶縁層２１２ａは、酸素を透過することのできる絶縁層である。なお、絶縁層２１２
ａは、後に形成する絶縁層２１２ｂを形成する際の、半導体層２３１へのダメージ緩和膜
としても機能する。
絶縁層２１２ａとしては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０
ｎｍ以下の酸化シリコン、酸化窒化シリコン等を用いることができる。
また、絶縁層２１２ａは、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定によ
り、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度
が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、絶縁層２１２ａ
に含まれる欠陥密度が多いと、該欠陥に酸素が結合してしまい、絶縁層２１２ａにおける
酸素の透過性が減少してしまうためである。
なお、絶縁層２１２ａにおいては、外部から絶縁層２１２ａに入った酸素が全て絶縁層２
１２ａの外部に移動せず、絶縁層２１２ａにとどまる酸素もある。また、絶縁層２１２ａ
に酸素が入ると共に、絶縁層２１２ａに含まれる酸素が絶縁層２１２ａの外部へ移動する
ことで、絶縁層２１２ａにおいて酸素の移動が生じる場合もある。絶縁層２１２ａとして
酸素を透過することができる酸化物絶縁層を形成すると、絶縁層２１２ａ上に設けられる
、絶縁層２１２ｂから脱離する酸素を、絶縁層２１２ａを介して半導体層２３１に移動さ
せることができる。
また、絶縁層２１２ａは、窒素酸化物に起因する準位密度が低い酸化物絶縁層を用いて形
成することができる。なお、当該窒素酸化物に起因する準位密度は、金属酸化物の価電子
帯の上端のエネルギーと金属酸化物の伝導帯の下端のエネルギーの間に形成され得る場合
がある。上記酸化物絶縁層として、窒素酸化物の放出量が少ない酸化窒化シリコン膜、ま
たは窒素酸化物の放出量が少ない酸化窒化アルミニウム膜等を用いることができる。
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、昇温脱離ガス分析法（ＴＤＳ
：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）において、窒素
酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量
が１×１０１８／ｃｍ３以上５×１０１９／ｃｍ３以下である。なお、アンモニアの放出
量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加
熱処理による放出量とする。
窒素酸化物（ＮＯｘ、ｘは０よりも大きく２以下、好ましくは１以上２以下）、代表的に
はＮＯ２またはＮＯは、絶縁層２１２ａ等に準位を形成する。当該準位は、半導体層２３
１のエネルギーギャップ内に位置する。そのため、窒素酸化物が、絶縁層２１２ａおよび
半導体層２３１の界面に拡散すると、当該準位が絶縁層２１２ａ側において電子をトラッ
プする場合がある。この結果、トラップされた電子が、絶縁層２１２ａおよび半導体層２
３１界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてし
まう。
また、窒素酸化物は、加熱処理においてアンモニアおよび酸素と反応する。絶縁層２１２
ａに含まれる窒素酸化物は、加熱処理において、絶縁層２１２ｂに含まれるアンモニアと
反応するため、絶縁層２１２ａに含まれる窒素酸化物が低減される。このため、絶縁層２
１２ａおよび半導体層２３１の界面において、電子がトラップされにくい。
絶縁層２１２ａとして、上記酸化物絶縁層を用いることで、トランジスタのしきい値電圧
のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することが
できる。
また、上記酸化物絶縁層は、ＳＩＭＳで測定される窒素濃度が６×１０２０ａｔｏｍｓ／
ｃｍ３以下である。
基板温度が２２０℃以上３５０℃以下であり、シランおよび一酸化二窒素を用いたＰＥＣ
ＶＤ法を用いて、上記酸化物絶縁層を形成することで、緻密であり、かつ硬度の高い膜を
形成することができる。
絶縁層２１２ｂは、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁層で
ある。上記の酸化物絶縁層は、加熱により酸素の一部が脱離する。なお、ＴＤＳにおいて
、上記の酸化物絶縁層は、酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、好
ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上の領域を有する。また、上記の酸素の
放出量は、ＴＤＳにおける加熱処理の温度が５０℃以上６５０℃以下、または５０℃以上
５５０℃以下の範囲での総量である。また、上記の酸素の放出量は、ＴＤＳにおける酸素
原子に換算しての総量である。
絶縁層２１２ｂとしては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上
４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。
また、絶縁層２１２ｂは、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定によ
り、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度
が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、さらには１×１０１８ｓｐｉｎｓ／ｃｍ３
以下であることが好ましい。なお、絶縁層２１２ｂは、絶縁層２１２ａと比較して半導体
層２３１から離れているため、絶縁層２１２ａより、欠陥密度が多くともよい。
また、絶縁層２１２は、同種の材料の絶縁層を用いることができるため、絶縁層２１２ａ
と絶縁層２１２ｂの界面が明確に確認できない場合がある。したがって、本実施の形態に
おいては、絶縁層２１２ａと絶縁層２１２ｂの界面は、破線で図示している。なお、本実
施の形態においては、絶縁層２１２ａと絶縁層２１２ｂの２層構造について説明したが、
これに限定されず、例えば、絶縁層２１２ａの単層構造、あるいは３層以上の積層構造と
してもよい。
トランジスタ２００ｂにおいて、半導体層２３１は、絶縁層２１１上の半導体層２３１＿
１と、半導体層２３１＿１上の半導体層２３１＿２と、を有する。なお、半導体層２３１
＿１および半導体層２３１＿２は、それぞれ同じ元素を有する。例えば、半導体層２３１
＿１および半導体層２３１＿２は、上述の半導体層２３１が有する元素を、それぞれ独立
に有することが好ましい。
また、半導体層２３１＿１および半導体層２３１＿２は、それぞれ独立に、Ｉｎの原子数
比がＭの原子数比より多い領域を有すると好ましい。一例としては、半導体層２３１＿１
および半導体層２３１＿２のＩｎ、Ｍ、およびＺｎの原子数の比を、Ｉｎ：Ｍ：Ｚｎ＝４
：２：３近傍とすると好ましい。ここで、近傍とは、Ｉｎが４の場合、Ｍが１．５以上２
．５以下であり、かつＺｎが２以上４以下を含む。または、半導体層２３１＿１および半
導体層２３１＿２のＩｎ、Ｍ、およびＺｎの原子数の比を、Ｉｎ：Ｍ：Ｚｎ＝５：１：６
近傍とすると好ましい。このように、半導体層２３１＿１および半導体層２３１＿２を概
略同じ組成とすることで、同じスパッタリングターゲットを用いて形成できるため、製造
コストを抑制することが可能である。また、同じスパッタリングターゲットを用いる場合
、同一チャンバーにて真空中で連続して半導体層２３１＿１および半導体層２３１＿２を
成膜することができるため、半導体層２３１＿１と半導体層２３１＿２との界面に不純物
が取り込まれるのを抑制することができる。
ここで、半導体層２３１＿１は、半導体層２３１＿２よりも結晶性が低い領域を有してい
てもよい。なお、半導体層２３１＿１および半導体層２３１＿２の結晶性としては、例え
ば、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）を用いて分析する、ある
いは、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉ
ｃｒｏｓｃｏｐｅ）を用いて分析することで解析できる。
半導体層２３１＿１の結晶性が低い領域が過剰酸素の拡散経路となり、半導体層２３１＿
１よりも結晶性の高い半導体層２３１＿２にも過剰酸素を拡散させることができる。この
ように、結晶構造が異なる半導体層の積層構造とし、結晶性の低い領域を過剰酸素の拡散
経路とすることで、信頼性の高いトランジスタを提供することができる。
また、半導体層２３１＿２が、半導体層２３１＿１より結晶性が高い領域を有することに
より、半導体層２３１に混入しうる不純物を抑制することができる。特に、半導体層２３
１＿２の結晶性を高めることで、導電層２２２ａおよび導電層２２２ｂを加工する際のダ
メージを抑制することができる。半導体層２３１の表面、すなわち半導体層２３１＿２の
表面は、導電層２２２ａおよび導電層２２２ｂの加工の際のエッチャントまたはエッチン
グガスに曝される。しかしながら、半導体層２３１＿２は、結晶性が高い領域を有する場
合、結晶性が低い半導体層２３１＿１と比較してエッチング耐性に優れる。したがって、
半導体層２３１＿２は、エッチングストッパーとしての機能を有する。
また、半導体層２３１＿１は、半導体層２３１＿２よりも結晶性が低い領域を有すること
で、キャリア密度が高くなる場合がある。
また、半導体層２３１＿１のキャリア密度が高くなると、半導体層２３１＿１の伝導帯に
対してフェルミ準位が相対的に高くなる場合がある。これにより、半導体層２３１＿１の
伝導帯の下端が低くなり、半導体層２３１＿１の伝導帯下端と、ゲート絶縁層（ここでは
、絶縁層２１１）中に形成されうるトラップ準位とのエネルギー差が大きくなる場合があ
る。該エネルギー差が大きくなることにより、ゲート絶縁層中にトラップされる電荷が少
なくなり、トランジスタのしきい値電圧の変動を小さくできる場合がある。また、半導体
層２３１＿１のキャリア密度が高くなると、半導体層２３１の電界効果移動度を高めるこ
とができる。
なお、トランジスタ２００ｂにおいては、半導体層２３１を２層の積層構造にする例を示
したが、これに限定されず、３層以上積層する構成にしてもよい。
トランジスタ２００ｂが有する導電層２２２ａは、導電層２２２ａ＿１と、導電層２２２
ａ＿１上の導電層２２２ａ＿２と、導電層２２２ａ＿２上の導電層２２２ａ＿３と、を有
する。また、トランジスタ２００ｂが有する導電層２２２ｂは、導電層２２２ｂ＿１と、
導電層２２２ｂ＿１上の導電層２２２ｂ＿２と、導電層２２２ｂ＿２上の導電層２２２ｂ
＿３と、を有する。
例えば、導電層２２２ａ＿１、導電層２２２ｂ＿１、導電層２２２ａ＿３、および導電層
２２２ｂ＿３としては、チタン、タングステン、タンタル、モリブデン、インジウム、ガ
リウム、錫、および亜鉛の中から選ばれるいずれか一つまたは複数を有することが好まし
い。また、導電層２２２ａ＿２および導電層２２２ｂ＿２としては、銅、アルミニウム、
および銀の中から選ばれるいずれか一つまたは複数を有することが好ましい。
より具体的には、導電層２２２ａ＿１、導電層２２２ｂ＿１、導電層２２２ａ＿３、およ
び導電層２２２ｂ＿３にＩｎ－Ｓｎ酸化物またはＩｎ－Ｚｎ酸化物を用い、導電層２２２
ａ＿２および導電層２２２ｂ＿２に銅を用いることができる。
また、導電層２２２ａ＿１の端部は、導電層２２２ａ＿２の端部よりも外側に位置する領
域を有し、導電層２２２ａ＿３は、導電層２２２ａ＿２の上面および側面を覆い、かつ導
電層２２２ａ＿１と接する領域を有する。また、導電層２２２ｂ＿１の端部は、導電層２
２２ｂ＿２の端部よりも外側に位置する領域を有し、導電層２２２ｂ＿３は、導電層２２
２ｂ＿２の上面および側面を覆い、かつ導電層２２２ｂ＿１と接する領域を有する。
上記構成とすることで、導電層２２２ａおよび導電層２２２ｂの配線抵抗を低くし、かつ
半導体層２３１への銅の拡散を抑制できるため好ましい。
〔構成例３〕
次に、トランジスタの構造の一例として、トランジスタ２００ｃについて、図４２（Ａ）
、（Ｂ）、（Ｃ）を用いて説明する。図４２（Ａ）はトランジスタ２００ｃの上面図であ
る。図４２（Ｂ）は、図４２（Ａ）に示す一点鎖線Ｘ１－Ｘ２間における切断面の断面図
に相当し、図４２（Ｃ）は、図４２（Ａ）に示す一点鎖線Ｙ１－Ｙ２間における切断面の
断面図に相当する。
トランジスタ２００ｃは、絶縁層２２４上の導電層２２１と、導電層２２１上および絶縁
層２２４上の絶縁層２１１と、絶縁層２１１上の半導体層２３１と、半導体層２３１上お
よび絶縁層２１１上の絶縁層２１６と、半導体層２３１上および絶縁層２１６上の導電層
２２２ａと、半導体層２３１上および絶縁層２１６上の導電層２２２ｂと、絶縁層２１６
、導電層２２２ａ、および導電層２２２ｂ上の絶縁層２１２と、絶縁層２１２上の導電層
２２３と、を有する。
絶縁層２１１、絶縁層２１６、および絶縁層２１２は、開口部２３５を有する。トランジ
スタ２００ｃの第１のゲートとしての機能を有する導電層２２１は、開口部２３５を介し
て、トランジスタ２００ｃの第２のゲートとしての機能を有する導電層２２３と電気的に
接続される。また、絶縁層２１６は、開口部２３８ａおよび開口部２３８ｂを有する。ト
ランジスタ２００ｃのソースまたはドレインの一方としての機能を有する導電層２２２ａ
は、開口部２３８ａを介して、半導体層２３１と電気的に接続される。トランジスタ２０
０ｃのソースまたはドレインの他方としての機能を有する導電層２２２ｂは、開口部２３
８ｂを介して、半導体層２３１と電気的に接続される。
絶縁層２１６は、トランジスタ２００ｃのチャネル保護層としての機能を有する。絶縁層
２１６を有しない場合、エッチング法等により導電層２２２ａおよび導電層２２２ｂを形
成する際に、半導体層２３１のチャネル形成領域にダメージが与えられる場合がある。こ
れにより、トランジスタの電気特性が不安定となる場合がある。絶縁層２１６を形成し、
開口部２３８ａおよび開口部２３８ｂを設けた後に導電層を成膜し、当該導電層をエッチ
ング法等により加工して導電層２２２ａおよび導電層２２２ｂを形成することにより、半
導体層２３１のチャネル形成領域へのダメージを抑制することができる。これにより、ト
ランジスタの電気特性を安定化させ、信頼性の高いトランジスタを実現できる。
絶縁層２１６は、例えば絶縁層２１２と同様の材料を含むことができる。
絶縁層２１６は、過剰酸素領域を有することが好ましい、絶縁層２１６が過剰酸素領域を
有することで、半導体層２３１のチャネル形成領域に酸素を供給することができる。よっ
て、当該チャネル形成領域に形成される酸素欠損を過剰酸素により補填することができる
ため、信頼性の高い表示装置を提供することができる。
また、開口部２３８ａおよび開口部２３８ｂの形成後、半導体層２３１に不純物元素を添
加することが好ましい。具体的には、酸素欠損を形成する元素、または酸素欠損と結合す
る元素を添加すると好ましい。これにより、詳細は後述するが、半導体層２３１の、導電
層２２２ａと重なる領域（ソース領域またはドレイン領域の一方）、および導電層２２２
ｂと重なる領域（ソース領域またはドレイン領域の他方）の導電性を高くすることができ
る。これにより、トランジスタ２００ｃの電流駆動能力が向上し、高いオン電流特性を得
ることが可能となる。
なお、トランジスタ２００ｃは、いわゆるチャネル保護型のトランジスタであり、デュア
ルゲート構造である。
トランジスタ２００ｃは、トランジスタ２００ａおよびトランジスタ２００ｂと同様にｓ
－ｃｈａｎｎｅｌ構造をとる。このような構成を有することで、トランジスタ２００ｃに
含まれる半導体層２３１を、導電層２２１および導電層２２３の電界によって電気的に取
り囲むことができる。
トランジスタ２００ｃは、ｓ－ｃｈａｎｎｅｌ構造を有するため、導電層２２１または導
電層２２３によってチャネルを誘起させるための電界を効果的に半導体層２３１に印加す
ることができる。これにより、トランジスタ２００ｃの電流駆動能力が向上し、高いオン
電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、ト
ランジスタ２００ｃを微細化することが可能となる。また、トランジスタ２００ｃは、半
導体層２３１が、導電層２２１、および導電層２２３によって取り囲まれた構造を有する
ため、トランジスタ２００ｃの機械的強度を高めることができる。
なお、トランジスタ２００ｃは、導電層２２３を設けない構成にすることもできる。この
場合、トランジスタ２００ｃは、いわゆるチャネル保護型のトランジスタであり、ボトム
ゲート構造である。
〔構成例４〕
次に、トランジスタの構造の一例について、図４３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）を用
いて説明する。
図４３（Ａ）、（Ｂ）はトランジスタ２００ｄの断面図であり、図４３（Ｃ）、（Ｄ）は
トランジスタ２００ｅの断面図である。なお、トランジスタ２００ｄは、先に示すトラン
ジスタ２００ｂの変形例であり、トランジスタ２００ｅは、先に示すトランジスタ２００
ｃの変形例である。したがって、図４３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）において、トラ
ンジスタ２００ｂおよびトランジスタ２００ｃと同様の機能を有する部分については、同
様の符号を付し、詳細な説明を省略する。
なお、図４３（Ａ）はトランジスタ２００ｄのチャネル長方向の断面図であり、図４３（
Ｂ）はトランジスタ２００ｄのチャネル幅方向の断面図である。また、図４３（Ｃ）はト
ランジスタ２００ｅのチャネル長方向の断面図であり、図４３（Ｄ）はトランジスタ２０
０ｅのチャネル幅方向の断面図である。
図４３（Ａ）、（Ｂ）に示すトランジスタ２００ｄは、トランジスタ２００ｂと比較し、
導電層２２３、および開口部２３５が設けられない。また、トランジスタ２００ｄは、ト
ランジスタ２００ｂと比較し、絶縁層２１２、導電層２２２ａ、および導電層２２２ｂの
構成が異なる。
トランジスタ２００ｄにおいて、絶縁層２１２は、絶縁層２１２ｃと、絶縁層２１２ｃ上
の絶縁層２１２ｄとを有する。絶縁層２１２ｃとしては、半導体層２３１に酸素を供給す
る機能と、不純物（代表的には、水、水素等）の入り込みを抑制する機能と、を有する。
絶縁層２１２ｃとしては、酸化アルミニウム膜、酸化窒化アルミニウム膜、または窒化酸
化アルミニウム膜を用いることができる。特に、絶縁層２１２ｃとしては、反応性スパッ
タリング法によって形成される酸化アルミニウム膜であることが好ましい。なお、反応性
スパッタリング法で酸化アルミニウム膜を形成する方法の一例としては、以下に示す方法
が挙げられる。
まず、スパッタリングチャンバー内に、不活性ガス（代表的にはＡｒガス）と、酸素ガス
と、を混合したガスを導入する。続けて、スパッタリングチャンバーに配置されたアルミ
ニウムターゲットに電圧を印加することで、酸化アルミニウム膜を成膜することができる
。なお、アルミニウムターゲットに電圧を印加する電源としては、ＤＣ電源、ＡＣ電源、
またはＲＦ電源が挙げられる。特に、ＤＣ電源を用いると生産性が向上するため好ましい
。
絶縁層２１２ｄは、不純物（代表的には水、水素等）の入り込みを抑制する機能を有する
。絶縁層２１２ｄとしては、窒化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜
を用いることができる。特に、絶縁層２１２ｄとしては、ＰＥＣＶＤ法によって形成され
る窒化シリコン膜が好ましい。ＰＥＣＶＤ法によって形成される窒化シリコン膜は、高い
膜密度を得られやすいため好ましい。なお、ＰＥＣＶＤ法によって形成される窒化シリコ
ン膜は、膜中の水素濃度が高い場合がある。
トランジスタ２００ｄにおいては、絶縁層２１２ｄの下層には絶縁層２１２ｃが配置され
ているため、絶縁層２１２ｄに含まれる水素は、半導体層２３１側に拡散しない、または
拡散し難い。
なお、トランジスタ２００ｄは、トランジスタ２００ｂとは異なり、シングルゲートのト
ランジスタである。シングルゲートのトランジスタとすることで、マスク枚数を低減でき
るため、生産性を高めることができる。
図４３（Ｃ）、（Ｄ）に示すトランジスタ２００ｅは、トランジスタ２００ｃと比較し、
絶縁層２１６、および絶縁層２１２の構成が異なる。具体的には、トランジスタ２００ｅ
は、絶縁層２１６の代わりに絶縁層２１６ａを有し、絶縁層２１２の代わりに絶縁層２１
２ｄを有する。
絶縁層２１６ａは、絶縁層２１２ｃと同様の機能を有する。
トランジスタ２００ｄ、およびトランジスタ２００ｅの構造とすることで、大きな設備投
資を行わずに、既存の生産ラインを用いて製造することができる。例えば、水素化アモル
ファスシリコンの製造工場を、酸化物半導体の製造工場に簡易的に置き換えることが可能
となる。
〔構成例５〕
次に、トランジスタの構造の一例として、トランジスタ２００ｆについて、図４４（Ａ）
、（Ｂ）、（Ｃ）を用いて説明する。図４４（Ａ）はトランジスタ２００ｆの上面図であ
る。図４４（Ｂ）は、図４４（Ａ）に示す一点鎖線Ｘ１－Ｘ２間における切断面の断面図
に相当し、図４４（Ｃ）は、図４４（Ａ）に示す一点鎖線Ｙ１－Ｙ２間における切断面の
断面図に相当する。
図４４（Ａ）、（Ｂ）、（Ｃ）に示すトランジスタ２００ｆは、絶縁層２２４上の導電層
２２１と、導電層２２１上および絶縁層２２４上の絶縁層２１１と、絶縁層２１１上の半
導体層２３１と、半導体層２３１上の絶縁層２１２と、絶縁層２１２上の導電層２２３と
、絶縁層２１１上、半導体層２３１上、および導電層２２３上の絶縁層２１５を有する。
なお、半導体層２３１は、導電層２２３と重なるチャネル形成領域２３１ｉと、絶縁層２
１５と接するソース領域２３１ｓと、絶縁層２１５と接するドレイン領域２３１ｄと、を
有する。
また、絶縁層２１５は、窒素または水素を有する。絶縁層２１５と、ソース領域２３１ｓ
およびドレイン領域２３１ｄと、が接することで、絶縁層２１５中の窒素または水素がソ
ース領域２３１ｓおよびドレイン領域２３１ｄ中に添加される。ソース領域２３１ｓおよ
びドレイン領域２３１ｄは、窒素または水素が添加されることで、キャリア密度が高くな
る。
また、トランジスタ２００ｆは、絶縁層２１５に設けられた開口部２３６ａを介してソー
ス領域２３１ｓに電気的に接続される導電層２２２ａを有してもよい。また、トランジス
タ２００ｆは、絶縁層２１５に設けられた開口部２３６ｂを介してドレイン領域２３１ｄ
に電気的に接続される導電層２２２ｂを有してもよい。
絶縁層２１１は、第１のゲート絶縁層としての機能を有し、絶縁層２１２は、第２のゲー
ト絶縁層としての機能を有する。また、絶縁層２１５は保護絶縁層としての機能を有する
。
また、絶縁層２１２は、過剰酸素領域を有する。絶縁層２１２が過剰酸素領域を有するこ
とで、半導体層２３１が有するチャネル形成領域２３１ｉ中に過剰酸素を供給することが
できる。よって、チャネル形成領域２３１ｉに形成されうる酸素欠損を過剰酸素により補
填することができるため、信頼性の高い表示装置を提供することができる。
なお、半導体層２３１中に過剰酸素を供給させるためには、半導体層２３１の下方に形成
される絶縁層２１１に過剰酸素を供給してもよい。この場合、絶縁層２１１中に含まれる
過剰酸素は、半導体層２３１が有するソース領域２３１ｓ、およびドレイン領域２３１ｄ
にも供給されうる。ソース領域２３１ｓ、およびドレイン領域２３１ｄ中に過剰酸素が供
給されると、ソース領域２３１ｓ、およびドレイン領域２３１ｄの抵抗が高くなる場合が
ある。
一方で、半導体層２３１の上方に形成される絶縁層２１２に過剰酸素を有する構成とする
ことで、チャネル形成領域２３１ｉにのみ選択的に過剰酸素を供給させることが可能とな
る。あるいは、チャネル形成領域２３１ｉ、ソース領域２３１ｓ、およびドレイン領域２
３１ｄに過剰酸素を供給させたのち、ソース領域２３１ｓおよびドレイン領域２３１ｄの
キャリア密度を選択的に高めることで、ソース領域２３１ｓ、およびドレイン領域２３１
ｄの抵抗が高くなることを抑制することができる。
また、半導体層２３１が有するソース領域２３１ｓおよびドレイン領域２３１ｄは、それ
ぞれ、酸素欠損を形成する元素、または酸素欠損と結合する元素を有すると好ましい。当
該酸素欠損を形成する元素、または酸素欠損と結合する元素としては、代表的には水素、
ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また
、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、およびキセ
ノン等がある。上記酸素欠損を形成する元素が、絶縁層２１５中に１つまたは複数含まれ
る場合、絶縁層２１５からソース領域２３１ｓ、およびドレイン領域２３１ｄに拡散する
、および／または不純物添加処理によりソース領域２３１ｓ、およびドレイン領域２３１
ｄ中に添加される。
不純物元素が金属酸化物に添加されると、金属酸化物中の金属元素と酸素の結合が切断さ
れ、酸素欠損が形成される。または、不純物元素が金属酸化物に添加されると、金属酸化
物中の金属元素と結合していた酸素が不純物元素と結合し、金属元素から酸素が脱離され
、酸素欠損が形成される。これらの結果、金属酸化物においてキャリア密度が増加し、導
電性が高くなる。
また、導電層２２１は、第１のゲートとしての機能を有し、導電層２２３は、第２のゲー
トとしての機能を有し、導電層２２２ａは、ソースとしての機能を有し、導電層２２２ｂ
は、ドレインとしての機能を有する。
また、図４４（Ｃ）に示すように、絶縁層２１１および絶縁層２１２には開口部２３７が
設けられる。また、導電層２２１は、開口部２３７を介して、導電層２２３と電気的に接
続される。よって、導電層２２１と導電層２２３には、同じ電位が与えられる。なお、開
口部２３７を設けずに、導電層２２１と、導電層２２３と、に異なる電位を与えてもよい
。または、開口部２３７を設けずに、導電層２２１を遮光膜として用いてもよい。例えば
、導電層２２１を遮光性の材料により形成することで、チャネル形成領域２３１ｉに照射
される下方からの光を抑制することができる。
また、図４４（Ｂ）、（Ｃ）に示すように、半導体層２３１は、第１のゲートとしての機
能を有する導電層２２１と、第２のゲートとしての機能を有する導電層２２３のそれぞれ
と対向するように位置し、２つのゲートとしての機能を有する導電層に挟まれている。
また、トランジスタ２００ｆもトランジスタ２００ａ、トランジスタ２００ｂ、およびト
ランジスタ２００ｃと同様にｓ－ｃｈａｎｎｅｌ構造をとる。このような構成を有するこ
とで、トランジスタ２００ｆに含まれる半導体層２３１を、第１のゲートとしての機能を
有する導電層２２１および第２のゲートとしての機能を有する導電層２２３の電界によっ
て電気的に取り囲むことができる。
トランジスタ２００ｆは、ｓ－ｃｈａｎｎｅｌ構造を有するため、導電層２２１または導
電層２２３によってチャネルを誘起させるための電界を効果的に半導体層２３１に印加す
ることができる。これにより、トランジスタ２００ｆの電流駆動能力が向上し、高いオン
電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、ト
ランジスタ２００ｆを微細化することが可能となる。また、トランジスタ２００ｆは、半
導体層２３１が、導電層２２１、および導電層２２３によって取り囲まれた構造を有する
ため、トランジスタ２００ｆの機械的強度を高めることができる。
なお、トランジスタ２００ｆを、導電層２２３の半導体層２３１に対する位置、または導
電層２２３の形成方法から、ＴＧＳＡ（Ｔｏｐ Ｇａｔｅ Ｓｅｌｆ Ａｌｉｇｎ）型の
ＦＥＴと呼称してもよい。
なお、トランジスタ２００ｆにおいても、トランジスタ２００ｂと同様に半導体層２３１
を２層以上積層する構成にしてもよい。
また、トランジスタ２００ｆにおいて、絶縁層２１２が導電層２２３と重なる部分にのみ
設けられているが、これに限られることなく、絶縁層２１２が半導体層２３１を覆う構成
にすることもできる。また、導電層２２１を設けない構成にすることもできる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
（実施の形態６）
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（ｃｌ
ｏｕｄ－ａｌｉｇｎｅｄ ｃｏｍｐｏｓｉｔｅ）－ＯＳの構成について説明する。
＜ＣＡＣ－ＯＳの構成＞
ＣＡＣ－ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下
、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成
である。なお、以下では、金属酸化物において、一つあるいはそれ以上の金属元素が偏在
し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上
２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状とも
いう。
なお、金属酸化物は、少なくともインジウムを含むことが好ましい。特にインジウムおよ
び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イット
リウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲル
マニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タ
ンタル、タングステン、またはマグネシウム等から選ばれた一種、または複数種が含まれ
ていてもよい。
例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳ（ＣＡＣ－ＯＳの中でもＩｎ－Ｇ
ａ－Ｚｎ酸化物を、特にＣＡＣ－ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物
（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸
化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）
とする。）等と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とす
る。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およ
びＺ４は０よりも大きい実数）とする。）等と、に材料が分離することでモザイク状とな
り、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した
構成（以下、クラウド状ともいう。）である。
つまり、ＣＡＣ－ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、
またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合金属酸化物で
ある。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が
、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２
の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場
合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（
１＋ｘ０）Ｇａ（１－ｘ０）Ｏ３（ＺｎＯ）ｍ０（－１≦ｘ０≦１、ｍ０は任意数）で表
される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ（ｃ－ａｘｉｓ ａｌ
ｉｇｎｅｄ ｃｒｙｓｔａｌ）構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯ
のナノ結晶がｃ軸配向を有し、かつａ－ｂ面においては配向せずに連結した結晶構造であ
る。
一方、ＣＡＣ－ＯＳは、金属酸化物の材料構成に関する。ＣＡＣ－ＯＳとは、Ｉｎ、Ｇａ
、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察
される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモ
ザイク状にランダムに分散している構成をいう。従って、ＣＡＣ－ＯＳにおいて、結晶構
造は副次的な要素である。
なお、ＣＡＣ－ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。
例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含ま
ない。
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が
主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム
、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン
、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネ
シウム等から選ばれた一種、または複数種が含まれている場合、ＣＡＣ－ＯＳは、一部に
該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナ
ノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をい
う。
ＣＡＣ－ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成
することができる。また、ＣＡＣ－ＯＳをスパッタリング法で形成する場合、成膜ガスと
して、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれた
いずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素
ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ま
しくは０％以上１０％以下とすることが好ましい。
ＣＡＣ－ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ－ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひ
とつであるＯｕｔ－ｏｆ－ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに
、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域
のａ－ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
またＣＡＣ－ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照
射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リ
ング領域に複数の輝点が観測される。従って、電子線回折パターンから、ＣＡＣ－ＯＳの
結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ－ｃ
ｒｙｓｔａｌ）構造を有することがわかる。
また例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線
分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓ
ｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と
、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合し
ている構造を有することが確認できる。
ＣＡＣ－ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧ
ＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ－ＯＳは、ＧａＯＸ３等が主成分であ
る領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに
相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３
等が主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２
ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、金属酸
化物としての導電性が発現する。従って、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が
主成分である領域が、金属酸化物中にクラウド状に分布することで、高い電界効果移動度
（μ）が実現できる。
一方、ＧａＯＸ３等が主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１
が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３等が主成
分である領域が、金属酸化物中に分布することで、リーク電流を抑制し、良好なスイッチ
ング動作を実現できる。
従って、ＣＡＣ－ＯＳを半導体素子に用いた場合、ＧａＯＸ３等に起因する絶縁性と、Ｉ
ｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用すること
により、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することがで
きる。
また、ＣＡＣ－ＯＳを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ－ＯＳは、デ
ィスプレイをはじめとするさまざまな半導体装置に最適である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
（実施の形態７）
本実施の形態では、上記実施の形態で説明した表示装置の他の構成例について説明する。
図４５に、表示装置１０の構成例を示す。表示装置１０は、基板１４上に設けられた表示
部１７を有する。表示部１７は、配線ＧＬおよび配線ＳＬと接続された複数の画素１１を
有する。
また、表示装置１０には、複数のＴＡＢテープ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）１２１ａおよび複数のＴＡＢテープ１２１ｂが設けられている。ＴＡＢテープ
１２１ａとＴＡＢテープ１２１ｂは、表示部１７を挟んで対向する位置に設けられている
。ＴＡＢテープ１２１ａには、ゲートドライバ１２ａ等が形成された集積回路が実装され
ており、ＴＡＢテープ１２１ｂには、ゲートドライバ１２ｂ等が形成された集積回路が実
装されている。ゲートドライバ１２ａおよびゲートドライバ１２ｂは複数の配線ＧＬと接
続されており、配線ＧＬに選択信号を供給する機能を有する。
また、表示装置１０には、複数のプリント基板１３１ａおよび複数のＴＡＢテープ１３２
ａが設けられており、複数のプリント基板１３１ｂおよび複数のＴＡＢテープ１３２ｂが
設けられている。プリント基板１３１ａおよびＴＡＢテープ１３２ａと、プリント基板１
３１ｂおよびＴＡＢテープ１３２ｂとは、表示部１７を挟んで対向する位置に設けられて
いる。
プリント基板１３１ａはそれぞれ複数のＴＡＢテープ１３２ａと接続され、外部から入力
された信号をＴＡＢテープ１３２ａに分配する機能を有する。プリント基板１３１ｂはそ
れぞれ複数のＴＡＢテープ１３２ｂと接続され、外部から入力された信号をＴＡＢテープ
１３２ｂに分配する機能を有する。また、ＴＡＢテープ１３２ａには、ソースドライバ１
３ａ等が形成された集積回路が実装されており、ＴＡＢテープ１３２ｂには、ソースドラ
イバ１３ｂ等が形成された集積回路が実装されている。ソースドライバ１３ａおよびソー
スドライバ１３ｂは複数の配線ＳＬと接続されており、配線ＳＬに信号を供給する機能を
有する。
２Ｋ、４Ｋ、８Ｋ放送等に対応可能な大画面の表示パネルを作製する場合は、図４５に示
すように複数のプリント基板１３１ａおよび複数のプリント基板１３１ｂを設けることが
好ましい。これにより、表示装置１０への画像データの入力を容易に行うことができる。
なお、ゲートドライバ１２ａ、ゲートドライバ１２ｂ、ソースドライバ１３ａ、およびソ
ースドライバ１３ｂは、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式、ＣＯＦ（Ｃｈｉｐ
ｏｎ Ｆｉｌｍ）方式等により、基板１４上に設けることもできる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
（実施の形態８）
本実施の形態では、トランジスタの半導体層に用いることのできる多結晶シリコンの結晶
化方法およびレーザ結晶化装置の一例について説明する。
結晶性の良好な多結晶シリコン層を形成するには、基板上に非晶質シリコン層を設け、当
該非晶質シリコン層にレーザ光を照射して結晶化することが好ましい。例えば、レーザ光
を線状ビームとし、当該線状ビームを非晶質シリコン層に照射しながら基板を移動させる
ことで、基板上の所望の領域に多結晶シリコン層を形成することができる。
線状ビームを用いた方法は、スループットが比較的良好である。一方で、ある領域に対し
てレーザ光が相対的に移動しながら複数回照射される方法であるため、レーザ光の出力変
動およびそれに起因するビームプロファイルの変化による結晶性のばらつきが生じやすい
。例えば、当該方法で結晶化させた半導体層を表示装置の画素が有するトランジスタに用
いると、結晶性のばらつきに起因したランダムな縞模様が表示に見えることがある。
また、線状ビームの長さは基板の一辺の長さ以上であることが理想的であるが、線状ビー
ムの長さは、レーザ発振器の出力と光学系の構成によって制限される。したがって、大型
基板の処理では基板面内を折り返してレーザ照射することが現実的である。そのため、レ
ーザ光をオーバーラップして照射する領域が生じる。当該領域の結晶性は、他の領域の結
晶性と異なりやすいため、当該領域では表示ムラが生じることがある。
上記のような問題を抑えるために、基板上に形成した非晶質シリコン層に局所的にレーザ
照射を行って結晶化させてもよい。局所的なレーザ照射では、結晶性のばらつきの少ない
多結晶シリコン層を形成しやすい。
図４６（Ａ）は、基板上に形成した非晶質シリコン層に局所的にレーザ照射を行う方法を
説明する図である。
光学系ユニット８２１から射出されるレーザ光８２６は、ミラー８２２で反射されてマイ
クロレンズアレイ８２３に入射する。マイクロレンズアレイ８２３は、レーザ光８２６を
集光して複数のレーザビーム８２７を形成する。
ステージ８１５には、非晶質シリコン層８４０を形成した基板８３０が固定される。非晶
質シリコン層８４０に複数のレーザビーム８２７を照射することで、複数の多結晶シリコ
ン層８４１を同時に形成することができる。
マイクロレンズアレイ８２３が有する個々のマイクロレンズは、表示装置の画素ピッチに
合わせて設けることが好ましい。または、画素ピッチの整数倍の間隔で設けてもよい。い
ずれの場合においても、レーザ照射とステージ８１５のＸ方向またはＹ方向の移動を繰り
返すことで、全ての画素に対応した領域に多結晶シリコン層を形成することができる。
例えば、マイクロレンズアレイ８２３が画素ピッチでＭ行Ｎ列（Ｍ、Ｎは自然数）のマイ
クロレンズを有するとき、まず所定の開始位置でレーザ光を照射し、Ｍ行Ｎ列の多結晶シ
リコン層８４１を形成する。そして、行方向にＮ列分の距離だけステージ８１５を移動さ
せてレーザ光を照射し、Ｍ行２Ｎ列の多結晶シリコン層８４１を形成する。当該工程を繰
り返し行うことで所望の領域に複数の多結晶シリコン層８４１を形成することができる。
また、折り返してレーザ照射工程を行う場合は、ステージ８１５を行方向にＮ列分の距離
だけ移動させてレーザ照射を行い、さらにステージ８１５を列方向にＭ行分の距離の移動
とレーザ光の照射を繰り返せばよい。
なお、レーザ光の発振周波数とステージ８１５の移動速度を適切に調整すれば、ステージ
８１５を一方向に移動させながらレーザ照射を行う方法でも、画素ピッチで多結晶シリコ
ン層を形成することができる。
レーザビーム８２７のサイズは、例えば、一つのトランジスタの半導体層全体が含まれる
程度の面積とすることができる。または、一つのトランジスタのチャネル形成領域全体が
含まれる程度の面積とすることができる。または、一つのトランジスタのチャネル形成領
域の一部が含まれる程度の面積とすることができる。これらは、必要とするトランジスタ
の電気特性に応じて使い分ければよい。
なお、一つの画素に複数のトランジスタを有する表示装置を対象とした場合、レーザビー
ム８２７は、一つの画素内の各トランジスタの半導体層全体が含まれる程度の面積とする
ことができる。また、レーザビーム８２７は、複数の画素が有するトランジスタの半導体
層全体が含まれる程度の面積としてもよい。
また、図４７（Ａ）に示すように、ミラー８２２とマイクロレンズアレイ８２３との間に
マスク８２４を設けてもよい。マスク８２４には、各マイクロレンズに対応した複数の開
口部が設けられる。当該開口部の形状はレーザビーム８２７の形状に反映させることがで
き、図４７（Ａ）のようにマスク８２４が円形の開口部を有する場合は、円形のレーザビ
ーム８２７を得ることができる。また、マスク８２４が矩形の開口部を有する場合は、矩
形のレーザビーム８２７を得ることができる。マスク８２４は、例えば、トランジスタの
チャネル形成領域のみを結晶化させたい場合などに有効である。なお、マスク８２４は、
図４７（Ｂ）に示すように光学系ユニット８２１とミラー８２２との間に設けてもよい。
図４６（Ｂ）は、上記に示した局所的なレーザ照射の工程に用いることのできるレーザ結
晶化装置の主要な構成を説明する斜視図である。レーザ結晶化装置は、Ｘ－Ｙステージの
構成要素である移動機構８１２、移動機構８１３およびステージ８１５を有する。また、
レーザビーム８２７を成形するためのレーザ発振器８２０、光学系ユニット８２１、ミラ
ー８２２、マイクロレンズアレイ８２３を有する。
移動機構８１２および移動機構８１３は、水平方向に往復直線運動をする機能を備える。
移動機構８１２および移動機構８１３に動力を与える機構としては、例えば、モータで駆
動するボールネジ機構８１６などを用いることができる。移動機構８１２および移動機構
８１３のそれぞれの移動方向は垂直に交わるため、移動機構８１３に固定されるステージ
８１５はＸ方向およびＹ方向に自在に移動させることができる。
ステージ８１５は真空吸着機構などの固定機構を有し、基板８３０などを固定することが
できる。また、ステージ８１５は、必要に応じて加熱機構を有していてもよい。なお、図
示はしていないが、ステージ８１５はプッシャーピンおよびその上下機構を有し、基板８
３０などを搬出入する際は、基板８３０などを上下に移動させることができる。
レーザ発振器８２０は、処理の目的に適した波長および強度の光が出力できればよく、パ
ルスレーザが好ましいがＣＷレーザであってもよい。代表的には、波長３５１－３５３ｎ
ｍ（ＸｅＦ）、３０８ｎｍ（ＸｅＣｌ）などの紫外光を照射できるエキシマレーザを用い
ることができる。または、固体レーザ（ＹＡＧレーザ、ファイバーレーザなど）の二倍波
（５１５ｎｍ、５３２ｎｍなど）または三倍波（３４３ｎｍ、３５５ｎｍなど）を用いて
もよい。また、レーザ発振器８２０は複数であってもよい。
光学系ユニット８２１は、例えば、ミラー、ビームエクスパンダ、ビームホモジナイザ等
を有し、レーザ発振器８２０から出力されるレーザ光８２５のエネルギーの面内分布を均
一化させつつ伸張させることができる。
ミラー８２２には、例えば、誘電体多層膜ミラーを用いることができ、レーザ光の入射角
が略４５°となるように設置する。マイクロレンズアレイ８２３には、例えば、石英板の
上面または上下面に複数の凸レンズが設けられたような形状とすることができる。
以上のレーザ結晶化装置を用いることにより、結晶性のばらつきの少ない多結晶シリコン
層を形成することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
（実施の形態９）
本実施の形態では、本発明の一態様の電子機器について、図面を参照して説明する。
以下で例示する電子機器は、表示部に本発明の一態様の表示装置を有するものである。し
たがって、高い解像度が実現された電子機器である。また高い解像度と、大きな画面が両
立された電子機器とすることができる。
本発明の一態様の電子機器の表示部には、例えばフルハイビジョン、４Ｋ２Ｋ、８Ｋ４Ｋ
、１６Ｋ８Ｋ、またはそれ以上の解像度を有する映像を表示させることができる。また、
表示部の画面サイズとしては、対角２０インチ以上、または対角３０インチ以上、または
対角５０インチ以上、対角６０インチ以上、または対角７０インチ以上とすることもでき
る。
電子機器としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパー
ソナルコンピュータ、コンピュータ用等のモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ
Ｓｉｇｎａｇｅ：電子看板）、パチンコ機等の大型ゲーム機等の比較的大きな画面を有
する電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、
携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、等が挙げられる。
本発明の一態様の電子機器または照明装置は、家屋もしくはビルの内壁もしくは外壁、ま
たは、自動車の内装もしくは外装の曲面に沿って組み込むことができる。
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信する
ことで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナお
よび二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数
、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、
放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有
していてもよい。
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（
静止画、動画、テキスト画像等）を表示部に表示する機能、タッチパネル機能、カレンダ
ー、日付または時刻等を表示する機能、様々なソフトウェア（プログラム）を実行する機
能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等
を有することができる。
図４８（Ａ）にテレビジョン装置の一例を示す。テレビジョン装置７１００は筐体７１０
１に表示部７０００が組み込まれている。ここでは、スタンド７１０３により筐体７１０
１を支持した構成を示している。
表示部７０００に、本発明の一態様の表示装置を用いることができる。本発明の一態様の
表示装置を用いたテレビジョン装置７１００は、高解像度の画像を表示することができる
。また、当該テレビジョン装置７１００は、高解像度の画像を大画面で表示することがで
きる。また、本発明の一態様の表示装置を用いることで、テレビジョン装置７１００の表
示品位を高めることができる。
図４８（Ａ）に示すテレビジョン装置７１００の操作は、筐体７１０１が有する操作スイ
ッチや、別体のリモコン操作機７１１１により行うことができる。または、表示部７００
０にタッチセンサを備えていてもよく、指等で表示部７０００に触れることで操作しても
よい。リモコン操作機７１１１は、当該リモコン操作機７１１１から出力する情報を表示
する表示部を有していてもよい。リモコン操作機７１１１が有する操作キーまたはタッチ
パネルにより、チャンネルおよび音量の操作を行うことができ、表示部７０００に表示さ
れる映像を操作することができる。
なお、テレビジョン装置７１００は、受信機およびモデム等を備えた構成とする。受信機
により一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無
線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双
方向（送信者と受信者間、あるいは受信者間同士等）の情報通信を行うことも可能である
。
図４８（Ｂ）に、ノート型パーソナルコンピュータ７２００を示す。ノート型パーソナル
コンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス
７２１３、外部接続ポート７２１４等を有する。筐体７２１１に、表示部７０００が組み
込まれている。
表示部７０００に、本発明の一態様の表示装置を適用することができる。本発明の一態様
の表示装置を用いたノート型パーソナルコンピュータ７２００は、高解像度の画像を表示
することができる。また、当該ノート型パーソナルコンピュータ７２００は、高解像度の
画像を大画面で表示することができる。また、本発明の一態様の表示装置を用いることで
、ノート型パーソナルコンピュータ７２００の表示品位を高めることができる。
図４８（Ｃ）、（Ｄ）に、デジタルサイネージ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｇｅ：電子
看板）の一例を示す。
図４８（Ｃ）に示すデジタルサイネージ７３００は、筐体７３０１、表示部７０００、お
よびスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、ま
たは操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することがで
きる。
また、図４８（Ｄ）は円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００
である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７
０００を有する。
図４８（Ｃ）、（Ｄ）において、表示部７０００に、本発明の一態様の表示装置を適用す
ることができる。本発明の一態様の表示装置を用いたデジタルサイネージ７３００および
デジタルサイネージ７４００は、高解像度の画像を表示することができる。また、当該デ
ジタルサイネージ７３００およびデジタルサイネージ７４００は、高解像度の画像を大画
面で表示することができる。また、本発明の一態様の表示装置を用いることで、デジタル
サイネージ７３００およびデジタルサイネージ７４００の表示品位を高めることができる
。
表示部７０００が広いほど、一度に提供できる情報量を増やすことができる。また、表示
部７０００が広いほど、人の目につきやすく、例えば、広告の宣伝効果を高めることがで
きる。
表示部７０００にタッチパネルを適用することで、表示部７０００に画像または動画を表
示するだけでなく、使用者が直感的に操作することができ、好ましい。また、路線情報も
しくは交通情報等の情報を提供するための用途に用いる場合には、直感的な操作によりユ
ーザビリティを高めることができる。
また、図４８（Ｃ）、（Ｄ）に示すように、デジタルサイネージ７３００またはデジタル
サイネージ７４００は、ユーザが所持するスマートフォン等の情報端末機７３１１または
情報端末機７４１１と無線通信により連携可能であることが好ましい。例えば、表示部７
０００に表示される広告の情報を、情報端末機７３１１または情報端末機７４１１の画面
に表示させることができる。また、情報端末機７３１１または情報端末機７４１１を操作
することで、表示部７０００の表示を切り替えることができる。
また、デジタルサイネージ７３００またはデジタルサイネージ７４００に、情報端末機７
３１１または情報端末機７４１１の画面を操作手段（コントローラ）としたゲームを実行
させることもできる。これにより、不特定多数のユーザが同時にゲームに参加し、楽しむ
ことができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
１０ 表示装置
１１ 画素
１４ 基板
１５ 基板
１６ 基準電圧生成回路
１７ 表示部
２０ 液晶素子
２１ 導電層
２２ 液晶
２３ 導電層
２６ 絶縁層
３０ トランジスタ
３１ 導電層
３２ 半導体層
３３ 導電層
３４ 絶縁層
３５ 不純物半導体層
３７ 半導体層
３８ 開口部
４１ 着色層
４２ 遮光層
５０ 光
５１ 導電層
５２ 導電層
５３ 導電層
５４ 導電層
５５ 導電層

Claims (3)

  1. 複数のゲート線と、複数のソース線と、表示部と、を有し、
    前記表示部は、第１列に配置された第１乃至第６の画素と、第２列に配置された第７乃至第１２の画素と、を有し、
    前記第２の画素は、前記第１の画素と前記第３の画素の間に位置し、
    前記第３の画素は、前記第２の画素と前記第４の画素の間に位置し、
    前記第４の画素は、前記第３の画素と前記第５の画素の間に位置し、
    前記第５の画素は、前記第４の画素と前記第６の画素の間に位置し、
    前記第８の画素は、前記第７の画素と前記第９の画素の間に位置し、
    前記第９の画素は、前記第８の画素と前記第１０の画素の間に位置し、
    前記第１０の画素は、前記第９の画素と前記第１１の画素の間に位置し、
    前記第１１の画素は、前記第９の画素と前記第１２の画素の間に位置し、
    前記第１乃至第１２の画素のそれぞれは、トランジスタと、表示素子と、を有し、
    前記第１の画素と、前記第７の画素は、第１のゲート線と電気的に接続され、
    前記第２の画素と、前記第８の画素は、第２のゲート線と電気的に接続され、
    前記第３の画素と、前記第９の画素は、第３のゲート線と電気的に接続され、
    前記第４の画素と、前記第１０の画素は、第４のゲート線と電気的に接続され、
    前記第５の画素と、前記第１１の画素は、第５のゲート線と電気的に接続され、
    前記第６の画素と、前記第１２の画素は、第６のゲート線と電気的に接続される表示装置であって、
    第１乃至第３のソース線を有し、
    前記第１のソース線は、前記第２の画素及び前記第６の画素と電気的に接続され、
    前記第２のソース線は、前記第４の画素及び前記第７の画素と電気的に接続され、
    前記第３のソース線は、前記第９の画素及び前記第１１の画素と電気的に接続され、
    第１ソース線、第２ソース線、第３ソース線は第１列と第２列の間に位置し、
    第１ソース線、第２ソース線、第３ソース線の各ソース線に同じ極性の信号が供給され、
    前記トランジスタは、第１の導電層と、前記第１の導電層の上方の金属酸化物を有する半導体層と、前記半導体層の上方の第２の導電層と、を有し、
    前記半導体層は、チャネル形成領域を有し、
    前記第１の導電層および前記第２の導電層は、２つのゲートの機能を有する導電層であり、
    前記第２の導電層のチャネル長方向の長さは、前記半導体層のチャネル長方向の長さより長く、
    前記第２の導電層のチャネル幅方向の長さは、前記半導体層のチャネル幅方向の長さより長い、表示装置。
  2. 複数のゲート線と、複数のソース線と、表示部と、を有し、
    前記表示部は、第１列に配置された第１乃至第６の画素と、第２列に配置された第７乃至第１２の画素と、を有し、
    前記第２の画素は、前記第１の画素と前記第３の画素の間に位置し、
    前記第３の画素は、前記第２の画素と前記第４の画素の間に位置し、
    前記第４の画素は、前記第３の画素と前記第５の画素の間に位置し、
    前記第５の画素は、前記第４の画素と前記第６の画素の間に位置し、
    前記第８の画素は、前記第７の画素と前記第９の画素の間に位置し、
    前記第９の画素は、前記第８の画素と前記第１０の画素の間に位置し、
    前記第１０の画素は、前記第９の画素と前記第１１の画素の間に位置し、
    前記第１１の画素は、前記第９の画素と前記第１２の画素の間に位置し、
    前記第１乃至第１２の画素のそれぞれは、トランジスタと、表示素子と、を有し、
    前記第１の画素と、前記第７の画素は、第１のゲート線と電気的に接続され、
    前記第２の画素と、前記第８の画素は、第２のゲート線と電気的に接続され、
    前記第３の画素と、前記第９の画素は、第３のゲート線と電気的に接続され、
    前記第４の画素と、前記第１０の画素は、第４のゲート線と電気的に接続され、
    前記第５の画素と、前記第１１の画素は、第５のゲート線と電気的に接続され、
    前記第６の画素と、前記第１２の画素は、第６のゲート線と電気的に接続される表示装置であって、
    第１乃至第３のソース線を有し、
    前記第１のソース線は、前記第２の画素及び前記第４の画素と電気的に接続され、
    前記第２のソース線は、前記第６の画素及び前記第９の画素と電気的に接続され、
    前記第３のソース線は、前記第７の画素及び前記第１１の画素と電気的に接続され、
    第１ソース線、第２ソース線、第３ソース線は第１列と第２列の間に位置し、
    第１ソース線、第２ソース線、第３ソース線の各ソース線に同じ極性の信号が供給され、
    前記トランジスタは、第１の導電層と、前記第１の導電層の上方の金属酸化物を有する半導体層と、前記半導体層の上方の第２の導電層と、を有し、
    前記半導体層は、チャネル形成領域を有し、
    前記第１の導電層および前記第２の導電層は、２つのゲートの機能を有する導電層であり、
    前記第２の導電層のチャネル長方向の長さは、前記半導体層のチャネル長方向の長さより長く、
    前記第２の導電層のチャネル幅方向の長さは、前記半導体層のチャネル幅方向の長さより長い、表示装置。
  3. 請求項１または請求項２において、
    前記第１乃至第３のゲート線には第１の信号が供給され、
    前記第４乃至第６のゲート線には第２の信号が供給される、表示装置。
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Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102505685B1 (ko) 2017-01-16 2023-03-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 그 제작 방법
JP2019020653A (ja) * 2017-07-20 2019-02-07 株式会社ジャパンディスプレイ 表示装置
KR102586783B1 (ko) * 2018-10-05 2023-10-12 삼성디스플레이 주식회사 표시 장치
CN208970143U (zh) * 2018-11-07 2019-06-11 惠科股份有限公司 显示面板的驱动选择电路、显示面板及显示装置
KR102571661B1 (ko) * 2018-11-09 2023-08-28 엘지디스플레이 주식회사 표시패널 및 표시장치
EP3705989A1 (en) 2019-03-07 2020-09-09 Stereyo BVBA Real-time deformable and transparent display
TWI712027B (zh) * 2019-03-28 2020-12-01 友達光電股份有限公司 顯示面板
EP4679407A3 (en) 2019-06-07 2026-04-29 Stereyo BV Method for optimizing the dynamic range of a led screen
TWI717983B (zh) * 2020-01-22 2021-02-01 友達光電股份有限公司 適合窄邊框應用的顯示面板與相關的掃描驅動電路
TW202139159A (zh) * 2020-04-10 2021-10-16 虹曜電紙技術股份有限公司 膽固醇液晶顯示器主動式矩陣及其驅動方法
TW202141459A (zh) * 2020-04-21 2021-11-01 虹曜電紙技術股份有限公司 膽固醇液晶顯示器主動式矩陣及其驅動方法
CN111474758B (zh) * 2020-05-13 2022-11-22 芜湖天马汽车电子有限公司 一种显示面板及显示装置
CN111986606A (zh) * 2020-08-17 2020-11-24 武汉华星光电技术有限公司 显示面板和显示装置
WO2022069980A1 (ja) * 2020-10-01 2022-04-07 株式会社半導体エネルギー研究所 表示装置および電子機器
US10991290B1 (en) * 2020-10-07 2021-04-27 Novatek Microelectronics Corp. Control method of channel setting module applied to display panel
US11282467B1 (en) 2020-12-30 2022-03-22 Himax Technologies Limited Display device
TWI784390B (zh) * 2021-01-13 2022-11-21 奇景光電股份有限公司 顯示裝置
CN114822341A (zh) * 2021-01-28 2022-07-29 奇景光电股份有限公司 显示装置
KR20220125863A (ko) * 2021-03-04 2022-09-15 삼성디스플레이 주식회사 표시 장치
CN113096579B (zh) * 2021-04-06 2024-04-12 福州京东方光电科技有限公司 显示面板、显示装置及显示面板的驱动方法
CN113325644A (zh) * 2021-05-31 2021-08-31 Tcl华星光电技术有限公司 显示面板和电子设备
CN113589608B (zh) * 2021-07-09 2023-12-29 Tcl华星光电技术有限公司 显示面板及显示终端
CN114743485B (zh) * 2022-04-18 2024-06-11 Tcl华星光电技术有限公司 显示面板
JP7781703B2 (ja) * 2022-05-12 2025-12-08 株式会社ジャパンディスプレイ 表示装置
US20230386387A1 (en) * 2022-05-31 2023-11-30 Innolux Corporation Modulating device
US12425538B2 (en) 2022-07-15 2025-09-23 Stereyo Bv Focused sound and infotainment system and method
US12455056B2 (en) 2022-08-08 2025-10-28 Stereyo Bv Photovoltaic sunshade and display system
EP4390658A1 (en) * 2022-12-19 2024-06-26 Stereyo BV Display systems and methods with multiple and/or adaptive primary colors
US12499820B2 (en) 2022-12-19 2025-12-16 Stereyo Bv Systems and methods for altering light output and white point of a light source or light source display
US12506923B2 (en) 2022-12-19 2025-12-23 Stereyo Bv Video processing in modular display system and method
US12080224B2 (en) 2022-12-19 2024-09-03 Stereyo Bv Configurations, methods, and devices for improved visual performance of a light-emitting element display and/or a camera recording an image from the display
US12443384B2 (en) 2022-12-19 2025-10-14 Stereyo Bv Display system and method for mapping of images
US12112695B2 (en) 2022-12-19 2024-10-08 Stereyo Bv Display systems and methods with multiple and/or adaptive primary colors
US12119330B2 (en) 2022-12-19 2024-10-15 Stereyo Bv Configurations, methods, and devices for improved visual performance of a light-emitting element display and/or a camera recording an image from the display
US12199079B2 (en) 2022-12-19 2025-01-14 Stereyo Bv Configurations, methods, and devices for improved visual performance of a light-emitting element display and/or a camera recording an image from the display
US12185585B2 (en) 2022-12-19 2024-12-31 Stereyo Bv Active matrix display, system, and method having an additional transistor that discharges a storage capacitor within pixel circuits, at least one pixel circuit driven by a drive circuit resides physical within another drive circuit, and/or off-to-on time of scan signals are set in relation to an operation of a camera recording the display
US12100363B2 (en) 2022-12-19 2024-09-24 Stereyo Bv Configurations, methods, and devices for improved visual performance of a light-emitting element display and/or a camera recording an image from the display
CN115909944A (zh) * 2022-12-27 2023-04-04 武汉天马微电子有限公司 显示面板及显示装置
US20240402006A1 (en) * 2023-06-02 2024-12-05 International Business Machines Corporation Flexible ultraviolet sensor
CA3260164A1 (en) * 2023-12-21 2025-10-30 Manoj Sachdev Methods and systems for reducing power consumption in low-power amoled displays using column line segmentation
KR20250104949A (ko) * 2023-12-29 2025-07-08 엘지디스플레이 주식회사 게이트 구동부 및 이를 포함하는 표시장치
KR20250132586A (ko) * 2024-02-28 2025-09-05 삼성디스플레이 주식회사 디스플레이 장치
CN119942939B (zh) * 2025-02-08 2026-01-06 厦门天马显示科技有限公司 显示面板及显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102289123A (zh) 2011-09-22 2011-12-21 上海中航光电子有限公司 横向排列的像素结构
US20160225330A1 (en) 2015-02-03 2016-08-04 Samsung Display Co., Ltd. Display panel and a display apparatus including the same
JP2016224437A (ja) 2015-05-29 2016-12-28 株式会社半導体エネルギー研究所 入出力装置及び電子機器
JP2016224429A (ja) 2015-05-29 2016-12-28 株式会社半導体エネルギー研究所 半導体装置、及び当該半導体装置を有する表示装置

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02214818A (ja) * 1989-02-16 1990-08-27 Hitachi Ltd 液晶表示装置及びその駆動方法
JP3513371B2 (ja) 1996-10-18 2004-03-31 キヤノン株式会社 マトリクス基板と液晶装置とこれらを用いた表示装置
JP2001053283A (ja) 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP3829597B2 (ja) * 2000-07-21 2006-10-04 セイコーエプソン株式会社 表示装置の駆動方法、駆動回路、表示装置および電子機器
KR100559225B1 (ko) * 2000-12-29 2006-03-15 비오이 하이디스 테크놀로지 주식회사 액정 표시 장치의 도트 인버젼 드라이빙 방법
KR100666646B1 (ko) * 2005-09-15 2007-01-09 삼성에스디아이 주식회사 유기전계발광표시장치 및 유기전계발광표시장치의 구동방법
US7728810B2 (en) * 2005-11-28 2010-06-01 Lg Display Co., Ltd. Display device and method for driving the same
JP4634291B2 (ja) 2005-12-01 2011-02-16 株式会社ティラド Ｅｇｒクーラ
KR101189277B1 (ko) * 2005-12-06 2012-10-09 삼성디스플레이 주식회사 액정 표시 장치
US7834868B2 (en) * 2006-02-01 2010-11-16 Tpo Displays Corp. Systems for displaying images and control methods thereof
JP5127633B2 (ja) * 2008-08-25 2013-01-23 三菱電機株式会社 コンテンツ再生装置および方法
JP2010271365A (ja) 2009-05-19 2010-12-02 Sony Corp 表示制御装置、表示制御方法
TWI464506B (zh) * 2010-04-01 2014-12-11 Au Optronics Corp 顯示器及其顯示面板
TWI408666B (zh) * 2010-04-16 2013-09-11 Raydium Semiconductor Corp 畫素驅動裝置、畫素驅動方法及包含該畫素驅動裝置的液晶顯示裝置
KR101758297B1 (ko) * 2010-06-04 2017-07-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
CN101937634B (zh) * 2010-09-01 2012-07-04 青岛海信电器股份有限公司 液晶面板的画面调整方法和装置
JP5935238B2 (ja) * 2011-04-20 2016-06-15 Ｎｌｔテクノロジー株式会社 画像表示装置並びにこれを備える端末装置
WO2012147950A1 (ja) * 2011-04-28 2012-11-01 シャープ株式会社 液晶パネル、液晶表示装置、テレビジョン受像機
WO2012157725A1 (ja) 2011-05-18 2012-11-22 シャープ株式会社 液晶表示装置
TWI466081B (zh) * 2012-02-07 2014-12-21 Novatek Microelectronics Corp 顯示驅動裝置及驅動方法
US9594281B2 (en) * 2012-11-30 2017-03-14 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP2014203000A (ja) * 2013-04-08 2014-10-27 パナソニック液晶ディスプレイ株式会社 表示装置
KR102243267B1 (ko) * 2013-11-26 2021-04-23 삼성디스플레이 주식회사 표시 장치
WO2015114970A1 (ja) * 2014-01-30 2015-08-06 シャープ株式会社 液晶表示装置
JP6707277B2 (ja) 2015-07-28 2020-06-10 アール・ビー・コントロールズ株式会社 Ｌｅｄ照明装置
KR102391421B1 (ko) * 2016-01-28 2022-04-28 삼성디스플레이 주식회사 표시 장치
CN110100203B (zh) 2017-01-11 2023-04-21 株式会社半导体能源研究所 显示装置
CN110178170B (zh) 2017-01-16 2021-12-07 株式会社半导体能源研究所 显示装置
KR102505685B1 (ko) 2017-01-16 2023-03-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 그 제작 방법
US10692452B2 (en) 2017-01-16 2020-06-23 Semiconductor Energy Laboratory Co., Ltd. Display device
KR20180090731A (ko) 2017-02-03 2018-08-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 패널, 표시 장치, 입출력 장치, 정보 처리 장치
KR102359666B1 (ko) * 2017-07-07 2022-02-09 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102289123A (zh) 2011-09-22 2011-12-21 上海中航光电子有限公司 横向排列的像素结构
US20160225330A1 (en) 2015-02-03 2016-08-04 Samsung Display Co., Ltd. Display panel and a display apparatus including the same
JP2016224437A (ja) 2015-05-29 2016-12-28 株式会社半導体エネルギー研究所 入出力装置及び電子機器
JP2016224429A (ja) 2015-05-29 2016-12-28 株式会社半導体エネルギー研究所 半導体装置、及び当該半導体装置を有する表示装置

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