JP7780988B2 - 表示装置 - Google Patents

Description

本発明の一実施形態は、表示装置に関する。特に、表示装置の画素の構成に関する。

有機エレクトロルミネッセンス（以下、有機ＥＬと呼ぶ。）表示装置は、高視野角、高速応答、シートディスプレイとして使用可能などの利点から研究が盛んに行われている。有機ＥＬ表示装置は、各画素に発光素子が設けられ、個別に発光を制御することで画像を表示する。発光素子は、一方をアノード、他方をカソードとして区別される一対の電極間に有機ＥＬ材料を含む層（以下、「発光層」ともいう）を挟んだ構造を有している。発光層に、カソードから電子が注入され、アノードから正孔が注入されると、電子と正孔が再結合する。これにより放出される余剰なエネルギーによって発光層中の発光分子が励起し、その後脱励起することによって発光する。

近年、有機ＥＬ表示装置を構成する半導体層として、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＯＳ）が注目されている。酸化物半導体層を用いたトランジスタは、オフリーク電流が低く、低周波数駆動が可能であるため低消費電力の表示装置への応用が期待されている。特に、自発光型である有機ＥＬ表示装置に、酸化物半導体層を用いたトランジスタを適用することで消費電力の削減効果が大きい。

特開２０１３－２５４９５０号公報

酸化物半導体層を用いたトランジスタは、経時的に閾値電圧が変化してしまうなどの信頼性が低い点が課題である。例えば、酸化物半導体層を用いたトランジスタは、電圧ストレスによる特性変動が低温ポリシリコンを用いたトランジスタと比較して大きい傾向がある。そのため、一つの画素に一つのトランジスタを用いる液晶表示装置と比較して、一つの画素に複数のトランジスタを用いる有機ＥＬ表示装置では、個々のトランジスタの特性が変動することで、表示ムラが発生しやすいという問題がある。

上記問題に鑑み、本発明の一実施形態では、表示装置の信頼性を向上させることを目的の一つとする。

本発明の一実施形態に係る表示装置は、発光素子と駆動電源線との間で直列に接続される第１トランジスタ及び第２トランジスタと、第１トランジスタのゲート電極と電気的に接続される第３トランジスタと、第１トランジスタのドレインと発光素子との間に並列に接続される第４トランジスタと、を含み、第１トランジスタのチャネル幅Ｗ１とチャネル長Ｌ１との比（Ｗ１／Ｌ１比）及び第２トランジスタのチャネル幅Ｗ２とチャネル長Ｌ２との比（Ｗ２／Ｌ２比）は、第３トランジスタのチャネル幅Ｗ３とチャネル長Ｌ３との比（Ｗ３／Ｌ３比）及び第４トランジスタのチャネル幅Ｗ４とチャネル長Ｌ４との比（Ｗ４／Ｌ４比）よりも大きい。

本発明の一実施形態に係る表示装置の構成を説明する平面図である。 本発明の一実施形態に係る表示装置が有する画素の等価回路図である。 本発明の一実施形態に係る表示装置が有する画素の平面レイアウト図である。 本発明の一実施形態に係る表示装置の画素の断面構造を説明する図である。 本発明の一実施形態に係る表示装置が有する画素の等価回路図である。 本発明の一実施形態に係る表示装置が有する画素の平面レイアウト図である。 トランジスタＩＳＴのＩｄ－Ｖｇ特性のグラフである。 トランジスタＢＣＴのＩｄ－Ｖｇ特性のグラフである。 ＰＢＴＳ試験の結果を示すグラフである。 ＰＢＴＳ試験の結果を示すグラフである。 ＰＢＴＳ試験の結果を示すグラフである。 ＰＢＴＳ試験の結果を示すグラフである。 ＰＢＴＳ試験の結果を示すグラフである。 ＰＢＴＳ試験の結果を示すグラフである。 ＰＢＴＳ試験の結果を示すグラフである。 ＰＢＴＳ試験の結果を示すグラフである。 ＰＢＴＳ試験の結果を示すグラフである。 ＰＢＴＳ試験の結果を示すグラフである。 ＰＢＴＳ試験の結果を示すグラフである。 ＰＢＴＳ試験の結果を示すグラフである。 表示装置Ａ～Ｃ、表示装置ＩＮＩのそれぞれが有する駆動トランジスタＤＲＴ、書込トランジスタＳＳＴ、出力トランジスタＢＣＴと、閾値電圧Ｖｔｈ［Ｖ］との関係である。 表示装置Ａ～Ｃの駆動後における電流低下量をまとめたグラフである。

以下、本発明の各実施形態について、図面等を参照しつつ説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。また、図面に関して、説明をより明確にするため、実際の態様に比べて各部の幅、厚さ、形状等を模式的に表す場合があるが、それら模式的な図は一例であって、本発明の解釈を限定するものではない。さらに、本明細書と各図において、既出の図に関して説明したものと同一又は類似の要素には、同一の符号を付して、重複する説明を省略することがある。

本発明において、ある一つの膜を加工して複数の膜を形成した場合、これら複数の膜は異なる機能、役割を有することがある。しかしながら、これら複数の膜は同一の工程で同一層として形成された膜に由来し、同一の層構造、同一の材料を有する。したがって、これら複数の膜は同一層に存在しているものと定義する。

なお、本明細書中において、図面を説明する際の「上」、「下」などの表現は、着目する構造体と他の構造体との相対的な位置関係を表現している。本明細書中では、側面視において、後述する第１基板から画素電極に向かう方向を「上」と定義し、その逆の方向を「下」と定義する。本明細書および特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。

また、本明細書等において、ボトムゲート駆動とは、半導体層の下方に配置されたゲート電極によって、オンオフが制御されるものである。また、本明細書等において、トップゲート駆動とは、半導体層の上方に配置されたゲート電極によって、オンオフが制御されるものである。また、本明細書において、デュアルゲート駆動とは、半導体層の上下に配置されたゲート電極に、同じ制御信号を入力することによって、オンオフが制御されるものである。

（第１実施形態）
本発明の一実施形態に係る表示装置１００について、図１～図４を参照して説明する。

本発明の一実施形態に係る表示装置１００の構成を説明する平面図である。図１に示すように、表示装置１００は、基板１０１上に設けられた表示領域１０２及び周辺領域１０９を含む。

表示領域１０２は、マトリクス状に配列された複数の画素１０３を有する。複数の画素１０３の各々は、複数のトランジスタ及び発光素子を有する。

周辺領域１０９は、表示領域１０２を囲むように設けられる。なお、周辺領域１０９とは、基板１０１において、表示領域１０２から基板１０１の端部までの領域をいう。別言すれば、周辺領域１０９は、基板１０１上で表示領域１０２が設けられる以外の領域（すなわち、表示領域１０２の外側の領域）をいうものとする。周辺領域１０９は、ゲート駆動回路１０４＿１、１０４＿２と、複数の端子１０６を含む端子部１０７と、を有する。ゲート駆動回路１０４＿１、１０４＿２は、表示領域１０２を挟むように設けられている。ドライバＩＣ１０５は、ＩＣチップのような形態で、フレキシブルプリント回路１０８の上に設けられている。フレキシブルプリント回路１０８は、複数の端子１０６と接続されている。図１においては、ドライバＩＣ１０５にソース駆動回路が組み込まれている例を示すが、この形態に限定されず、基板１０１上にドライバＩＣ１０５とは別に、ソース駆動回路が設けられていてもよい。また、ドライバＩＣ１０５は、フレキシブルプリント回路１０８に配置されている例を示すが、この形態に限定されず、基板１０１に配置されていてもよい。

ドライバＩＣ１０５は、ゲート駆動回路１０４＿１、１０４＿２と、複数の映像信号線ＶＬと接続される。ゲート駆動回路１０４＿１又はゲート駆動回路１０４＿２は、書込制御走査線Ｓｇｂを介して画素１０３と接続される。複数の書込制御走査線Ｓｇｂのうち、例えば、奇数行の書込制御走査線Ｓｇｂは、ゲート駆動回路１０４＿１と接続され、偶数行の書込制御走査線Ｓｇｂは、ゲート駆動回路１０４＿２と接続される。映像信号線ＶＬは、画素１０３と接続される。表示領域１０２には、ドライバＩＣ１０５からゲート駆動回路１０４＿１、１０４＿２と、書込制御走査線Ｓｇｂとを介して、各画素１０３を選択する制御信号ＳＧが与えられる。また、表示領域１０２には、ドライバＩＣ１０５から映像信号線ＶＬを介して、映像信号Ｖｓｉｇが与えられる。これらの信号により、画素１０３が有するトランジスタを駆動させて、表示領域１０２に映像信号Ｖｓｉｇに応じた画像表示を行うことができる。なお、画素１０３に接続された高電位電源ＳＬａ及び低電位電源電極ＳＬｂはそれぞれ、異なる端子１０６に接続される。

基板１０１として、ガラス基板又は可撓性を有するプラスチック基板を用いる。基板１０１として、可撓性を有するプラスチック基板を用いる場合には、表示領域１０２と端子部１０７との間の領域を折り曲げることができる。これにより、表示装置１００の狭額縁化を図ることができる。

＜等価回路図＞
図２は、本発明の一実施形態に係る表示装置１００が有する画素１０３の等価回路図である。表示装置１００の画素１０３は、高電位電源ＳＬａ、低電位電源電極ＳＬｂ、発光制御走査線Ｓｇａ、書込制御走査線Ｓｇｂ、映像信号線ＶＬ、及びリセット電源線ＳＬｃを有している。高電位電源ＳＬａは、高電位電源Ｐｖｄｄが与えられ、低電位電源電極ＳＬｂは、低電位電源Ｐｖｓｓが与えられる。書込制御走査線Ｓｇｂは、ゲート駆動回路１０４＿１、１０４＿２に接続され、映像信号線ＶＬ及びリセット電源線ＳＬｃは、ドライバＩＣ１０５に接続される。

画素１０３は、駆動トランジスタＤＲＴ（第１トランジスタともいう）、出力トランジスタＢＣＴ（第２トランジスタともいう）、書込トランジスタＳＳＴ（第３トランジスタともいう）、リセットトランジスタＲＳＴ（第４トランジスタともいう）、保持容量Ｃｓ、及び発光素子ＯＬＥＤを少なくとも有する。書込トランジスタＳＳＴ、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、及びリセットトランジスタＲＳＴの各々は、第１端子、第２端子、及び制御端子を有している。本明細書等において、第１端子をソース電極、第２端子をドレイン電極、制御端子をゲート電極という。

発光素子ＯＬＥＤのアノード（画素電極ともいう）には、出力トランジスタＢＣＴ及び駆動トランジスタＤＲＴを介して高電位電源Ｐｖｄｄが与えられ、カソード（共通電極ともいう）には、低電位電源Ｐｖｓｓが与えられる。

出力トランジスタＢＣＴにおいて、ソース電極は高電位電源ＳＬａに接続され、ドレイン電極は駆動トランジスタＤＲＴのソース電極に接続され、ゲート電極は発光制御走査線Ｓｇａに接続されている。出力トランジスタＢＣＴでは、発光制御走査線Ｓｇａからの制御信号ＢＧによりオン状態（導通状態）又はオフ状態（非導通状態）が制御される。出力トランジスタＢＣＴは、制御信号ＢＧに応答して発光素子ＯＬＥＤの発光時間を制御する。

書込トランジスタＳＳＴにおいて、ゲート電極は書込制御走査線Ｓｇｂに接続され、ソース電極が映像信号線ＶＬに接続され、ドレイン電極が駆動トランジスタＤＲＴのゲート電極に接続される。書込トランジスタＳＳＴは、２ノード間の導通又は非導通を選択するスイッチング素子として機能し、発光素子ＯＬＥＤの発光輝度に対応する電圧を書き込む。

駆動トランジスタＤＲＴにおいて、ドレイン電極は発光素子ＯＬＥＤのアノードと接続され、ソース電極は、出力トランジスタＢＣＴのドレイン電極と接続され、ゲート電極は書込トランジスタＳＳＴのドレイン電極及び保持容量Ｃｓの一方の電極と接続されている。つまり、駆動トランジスタＤＲＴは、高電位電源ＳＬａと低電位電源電極ＳＬｂとの間で、発光素子ＯＬＥＤと出力トランジスタＢＣＴと直列に接続されている。駆動トランジスタＤＲＴは、ゲート－ソース間電圧に応じて発光素子ＯＬＥＤに流れる電流値を制御する電流制御素子として機能する。これにより、駆動トランジスタＤＲＴは、映像信号Ｖｓｉｇに応じた電流量の駆動電流を発光素子ＯＬＥＤに出力する。

リセットトランジスタＲＳＴにおいて、ソース電極はリセット電源に接続されたリセット電源線ＳＬｃに接続され、ドレイン電極は保持容量Ｃｓの他方の電極及び発光素子ＯＬＥＤに接続され、ゲート電極はリセット制御用ゲート配線として機能するリセット制御走査線Ｓｇｃに接続されている。換言すると、リセットトランジスタＲＳＴのドレイン電極は、保持容量Ｃｓを介して駆動トランジスタＤＲＴのゲート電極と接続されている。リセット電源線ＳＬｃは、リセット電源に接続され、定電位であるリセット電位Ｖｒｓｔに固定されている。

リセットトランジスタＲＳＴは、リセット制御走査線Ｓｇｃを通して与えられる制御信号ＲＧに応じて、リセット電源線ＳＬｃ及びリセット制御走査線Ｓｇｒ間をオン状態又はオフ状態に切替える。リセットトランジスタＲＳＴがオン状態に切替えられることにより、駆動トランジスタＤＲＴのドレイン電極の電位が初期化される。

駆動トランジスタＤＲＴのゲート－ドレイン間には保持容量Ｃｓが設けられていてもよい。保持容量Ｃｓは、駆動トランジスタＤＲＴのゲート－ドレイン間電圧を一定期間保持する。

表示装置１００を構成するトランジスタの半導体層として、例えば、アモルファスシリコン、低温ポリシリコン、又は酸化物半導体を用いる。ここで、酸化物半導体層を用いたトランジスタは、オフリーク電流が低く、低周波駆動が可能であるため、低消費電力の表示装置１００を実現できる。また、酸化物半導体層を用いたトランジスタは、低温ポリシリコン層を有するトランジスタと比較して、キンク効果が観測されないため飽和特性が良好である。本実施形態では、表示装置１００を構成するトランジスタの半導体層として、酸化物半導体層を用いる場合について説明する。

酸化物半導体層を用いたトランジスタは、経時的に閾値電圧が変化するなどの信頼性が低い点が課題である。例えば、酸化物半導体を用いたトランジスタは、電圧ストレスによる特性変動が低温ポリシリコンを用いたトランジスタと比較して大きい傾向がある。そのため、一つの画素に一つのトランジスタを用いる液晶表示装置と比較して、一つの画素に複数のトランジスタを用いる有機ＥＬ表示装置では、個々のトランジスタの特性が変動することで、表示ムラが発生しやすいという問題がある。

例えば、図２に示すような４つのトランジスタを用いた画素では、低周波数駆動をするために、信号電位の保持やリセットに用いる書込トランジスタＳＳＴ及びリセットトランジスタＲＳＴには、マイナスバイアスが印加される時間が長い。一方、発光素子ＯＬＥＤに流れる電流を制御する出力トランジスタＢＣＴ及び駆動トランジスタＤＲＴには、プラスバイアスが印加される時間が長い。このような画素を用いて、表示装置として長時間駆動させた場合、同一画素内における書込トランジスタＳＳＴ及びリセットトランジスタＲＳＴと比べて、出力トランジスタＢＣＴ及び駆動トランジスタＤＲＴの劣化量が大きく異なることがわかった。特に、出力トランジスタＢＣＴ及び駆動トランジスタＤＲＴのような発光素子ＯＬＥＤに流れる電流を制御するトランジスタは、閾値電圧がプラスにドリフトする量が多いことがわかった。しかしながら、このようなトランジスタの特性の変動は、半導体製造装置のプロセスの調整（いわゆるプロセスチューニング）によって改善することが困難である。

酸化物半導体層を用いたトランジスタは、同一プロセス及び同一基板内においても、チャネル幅Ｗとチャネル長Ｌとの比（Ｗ／Ｌ比ともいう）が異なることで、トランジスタの特性が異なる。トランジスタのチャネル幅Ｗが大きく、チャネル長Ｌが短くなるほど、酸化物半導体中の酸素欠損が生成しやすくなることで、活性層のフェルミレベルが変化するからである。基本的に、フェルミレベルが伝導体に近いほど、ゲート絶縁膜中へのキャリアトラップが発生しにくくなるため、ゲートに加わるプラスバイアスによるストレスに起因する閾値電圧のプラスにドリフトする量は小さくなる。一方で、チャネル長Ｌが短くなるほど、光劣化と呼ばれる閾値電圧のマイナスドリフトが発生する。そのため、単にトランジスタのＷ／Ｌ比を大きくするだけでは、閾値電圧が徐々にマイナスドリフトしてしまう。なお、本明細書等において、チャネル領域とは、酸化物半導体層がゲート電極と重畳する領域をいう。また、チャネル長Ｌとは、酸化物半導体層がゲート電極と重畳する領域において、ソース電極とドレイン電極とを結ぶ方向の長さをいう。また、チャネル幅Ｗとは、酸化物半導体層がゲート電極と重畳する領域において、チャネル長Ｌと直交する方向の長さをいう。

したがって、本発明の一実施形態に係る表示装置１００では、発光素子ＯＥＬＤの発光に用いるトランジスタのＷ／Ｌ比を、マイナスバイアスが支配的となる容量の電荷の保持やリセットに用いるトランジスタのＷ／Ｌ比よりも大きくする。つまり、図２に示す画素１０３において、書込トランジスタＳＳＴ及びリセットトランジスタＲＳＴのＷ／Ｌ比を小さくし、出力トランジスタＢＣＴ及び駆動トランジスタＤＲＴのＷ／Ｌ比を大きくする。具体的には、書込トランジスタＳＳＴ及びリセットトランジスタＲＳＴのＷ／Ｌ比を１．５未満とし、出力トランジスタＢＣＴ及び駆動トランジスタＤＲＴのＷ／Ｌ比を１．５以上とする。好ましくは、書込トランジスタＳＳＴ及びリセットトランジスタＲＳＴのＷ／Ｌ比を１．０以下とし、出力トランジスタＢＣＴ及び駆動トランジスタＤＲＴのＷ／Ｌ比を２．０以上とする。

このような構成とすることにより、容量の電荷の保持やリセットに用いるトランジスタＳＳＴ及びトランジスタＲＳＴの閾値電圧がマイナスにドリフトすることを抑制するとともに、発光素子ＯＬＥＤの発光に用いるトランジスタは、ゲートに加わるプラスバイアスによるストレスに起因する閾値電圧がプラスにドリフトする量を小さくすることができる。したがって、表示装置１００の画素１０３において、トランジスタの劣化を抑制することができる。よって、表示装置１００の信頼性を向上させることができる。

＜画素の平面レイアウト及び断面＞
次に、本発明の一実施形態に係る表示装置１００の画素１０３の平面レイアウト及び画素１０３の断面について、図３及び図４を参照して説明する。図３は、本発明の一実施形態に係る表示装置１００の画素１０３の平面レイアウト図である。図４は、図３に示す画素１０３を、Ａ１－Ａ２線に沿って切断したときの断面図である。

図３に示すように、画素１０３は、トランジスタ３１０、３２０、３３０、３４０、及び保持容量３６０を有する。トランジスタ３１０は、駆動トランジスタＤＲＴに対応する。トランジスタ３２０は、出力トランジスタＢＣＴに対応する。トランジスタ３３０は、書込トランジスタＳＳＴに対応する。トランジスタ３４０は、リセットトランジスタＲＳＴに対応する。保持容量３６０は、保持容量Ｃｓに対応する。トランジスタ３１０～３４０は、いずれもトップゲート駆動のトランジスタとして説明するが、ボトムゲート駆動のトランジスタであってもよいし、デュアルゲート駆動のトランジスタであってもよい。

図３においては、酸化物半導体層２０８－１～２０８－４、導電層２１４－１～２１４－４、導電層２１８－１～２１８－６、導電層２１９－１、及びコンタクトホール２１１－１～２１１－８、２１７－１、２２１－１を図示している。図３において、下地膜、ゲート絶縁膜、層間絶縁膜、及び平坦化膜などの絶縁膜については、図示を省略している。また、図３において、導電層２１９－１よりも上の層についても、図示を省略している。

トランジスタ３１０は、酸化物半導体層２０８－１、導電層２１４－１、及び導電層２１８－２、導電層２１８－３、及びゲート絶縁膜を有する。導電層２１４－１は、酸化物半導体層２０８－１と重畳する領域においてゲート電極として機能する。酸化物半導体層２０８－１は、ゲート絶縁膜及び層間絶縁膜に設けられたコンタクトホール２１１－１、２１１－２を介して導電層２１８－２、２１８－３と接続される。図３では図示しないが、酸化物半導体層２０８－１は、導電層２１８－３及び導電層２１９－１を介して、発光素子ＯＬＥＤの画素電極と電気的に接続されている。

トランジスタ３２０は、酸化物半導体層２０８－２、導電層２１４－２、及び導電層２１８－２、２１８－４、及びゲート絶縁膜を有する。導電層２１４－２は、酸化物半導体層２０８－２と重畳する領域においてゲート電極として機能する。酸化物半導体層２０８－２は、ゲート絶縁膜及び層間絶縁膜に設けられたコンタクトホール２１１－３、２１１－４を介して導電層２１８－２、２１８－４と接続される。トランジスタ３２０は、導電層２１８－２によって、トランジスタ３１０と接続されている。

トランジスタ３３０は、酸化物半導体層２０８－３、導電層２１４－３、及び導電層２１８－１、２１８－５、及びゲート絶縁膜を有する。導電層２１４－３は、酸化物半導体層２０８－３と重畳する領域においてゲート電極として機能する。酸化物半導体層２０８－３は、ゲート絶縁膜及び層間絶縁膜に設けられたコンタクトホール２１１－５、２１１－６を介して導電層２１８－１、２１８－５と接続される。

トランジスタ３４０は、酸化物半導体層２０８－４、導電層２１４－４、導電層２１８－１、２１８－６、及びゲート絶縁膜を有する。導電層２１４－４は、酸化物半導体層２０８－４と重畳する領域においてゲート電極として機能する。酸化物半導体層２０８－４は、ゲート絶縁膜及び層間絶縁膜に設けられたコンタクトホール２１１－７、２１１－８を介して導電層２１８－１、２１８－６と接続される。トランジスタ３４０は、導電層２１８－１を介して、トランジスタ３３０と接続されている。

保持容量３６０は、導電層２１８－１、導電層２１９－１、及び層間絶縁膜によって構成される。

トランジスタ３１０は、チャネル幅Ｗ１とチャネル長Ｌ１を有している。トランジスタ３２０についても、図３では図示しないが、チャネル幅Ｗ２とチャネル長Ｌ２を有している。また、トランジスタ３３０は、チャネル幅Ｗ３とチャネル長Ｌ３を有している。トランジスタ３４０についても、図３では図示しないが、チャネル幅Ｗ４とチャネル長Ｌ４を有している。また、本明細書等において、トランジスタのチャネル幅Ｗとチャネル長Ｌとの比を、Ｗ／Ｌ比と記載する。例えば、トランジスタ３１０のチャネル幅Ｗ１とチャネル長Ｌ１との比は、Ｗ１／Ｌ１比と記載する。トランジスタ３２０～３４０のＷ／Ｌ比についても、トランジスタ３１０と同様に記載する。

トランジスタ３１０とトランジスタ３３０とを比較すると、トランジスタ３１０のＷ１／Ｌ１比は、トランジスタ３３０のＷ３／Ｌ３比よりも大きい。例えば、トランジスタ３１０のＷ１／Ｌ１比は１．５以上であるのに対して、トランジスタ３３０のＷ３／Ｌ３比は、１．５未満である。また、トランジスタ３２０とトランジスタ３３０とを比較すると、トランジスタ３２０のＷ２／Ｌ２比は、トランジスタ３３０のＷ３／Ｌ３比よりも大きい。例えば、トランジスタ３２０のＷ２／Ｌ２比は１．５以上であるのに対して、トランジスタ３３０のＷ３／Ｌ３比は、１．５未満である。トランジスタ３１０のＷ１／Ｌ１比とトランジスタ３２０のＷ２／Ｌ２比は同じであってもよいし、異なっていてもよい。

このように、トランジスタ３１０のＷ１／Ｌ１比及びトランジスタ３２０のＷ２／Ｌ２比を、トランジスタ３３０のＷ３／Ｌ３比及びトランジスタ３４０のＷ４／Ｌ４比よりも大きくする。これにより、容量の電荷の保持やリセットに用いるトランジスタＳＳＴ及びトランジスタＲＳＴの閾値電圧がマイナスドリフトすることを抑制するとともに、発光素子ＯＬＥＤの発光に用いるトランジスタは、ゲートプラスバイアスストレスによって閾値電圧がプラスドリフトする量を小さくすることができる。したがって、表示装置の画素において、トランジスタの劣化を抑制することができる。よって、表示装置の信頼性を向上させることができる。

上述したように、トランジスタ３１０のＷ１／Ｌ１比及びトランジスタ３２０のＷ２／Ｌ２比は、１．５以上であればよい。そのため、トランジスタ３１０のＷ１／Ｌ１比とトランジスタ３２０のＷ２／Ｌ２比は同じであってもよいし、異なっていてもよい。

また、トランジスタ３３０のＷ３／Ｌ３比及びトランジスタ３４０のＷ４／Ｌ４比は１．５未満であればよい。そのため、トランジスタ３３０のＷ３／Ｌ３比とトランジスタ３４０のＷ４／Ｌ４比は同じであってもよいし、異なっていてもよい。ただし、トランジスタ３３０及びトランジスタ３４０に加わるストレスがほとんど変わらないため、トランジスタ３３０のＷ３／Ｌ３比とトランジスタ３４０のＷ４／Ｌ４比は同じであることが好ましい。

また、本実施形態において、トランジスタ３１０のチャネル長Ｌ１及びトランジスタ３２０のチャネル長Ｌ２と、トランジスタ３３０のチャネル長Ｌ３及びトランジスタ３４０のチャネル長Ｌ４とは、同じ長さである場合について図示するが、本発明の一実施形態はこれに限定されない。例えば、トランジスタ３１０のチャネル長Ｌ１は、トランジスタ３３０のチャネル長Ｌ３及びトランジスタ３４０のチャネル長Ｌ４と異なる長さであってもよい。具体的には、トランジスタ３１０のチャネル長Ｌ１は、トランジスタ３３０のチャネル長Ｌ３及びトランジスタ３４０のチャネル長Ｌ４よりも長くてもよい。トランジスタ３１０のチャネル長Ｌ１を長くすることにより、Ｓ値を大きくすることができる。

＜画素の断面構造＞
図４は、本発明の一実施形態に係る表示装置１００の画素１０３の断面構造を説明する図である。図４に示すように、基板１０１上に絶縁膜２０２を介してトランジスタ３１０及びトランジスタ３３０が設けられている。トランジスタ３１０は、発光素子２３０と接続されている。ここで、トランジスタ３１０は、駆動トランジスタＤＲＴに対応し、トランジスタ３３０は、書込トランジスタＳＳＴに対応し、発光素子２３０は、発光素子ＯＬＥＤに対応する。

トランジスタ３１０は、絶縁膜２０２上に設けられた酸化物半導体層２０８－１と、酸化物半導体層２０８－１上に設けられた絶縁膜２１２と、絶縁膜２１２上に設けられた導電層２１４－１と、絶縁膜２１６上に設けられた導電層２１８－２、２１８－３と、を少なくとも有する。ここで、酸化物半導体層２０８－１は、チャネル領域２０８ａと、不純物領域２０８ｂ、２０８ｃと、を有する。不純物領域２０８ｂ、２０８ｃは、チャネル領域２０８ａを間に挟んで設けられる。酸化物半導体層２０８－１において、チャネル領域２０８ａは、導電層２１４－１と重畳する領域である。絶縁膜２１２は、トランジスタ３１０のゲート絶縁膜として機能する。導電層２１４－１上には、絶縁膜２１６が設けられる。絶縁膜２１６は、層間絶縁膜として機能する。導電層２１８－２、２１８－３は、ソース電極又はドレイン電極として機能する。導電層２１８－２は、絶縁膜２１２、２１６に設けられたコンタクトホール２１１－２を介して、不純物領域２０８ｃと接続されている。導電層２１８－３は、絶縁膜２１２、２１６に設けられたコンタクトホール２１１－１を介して、不純物領域２０８ｂに接続されている。導電層２１８－３は、絶縁膜２２３に設けられたコンタクトホール２１７－１を介して、導電層２１９－１と接続される。

トランジスタ３３０は、絶縁膜２０２上に設けられた酸化物半導体層２０８－３と、酸化物半導体層２０８－３上に設けられた絶縁膜２１２と、絶縁膜２１２上に設けられた導電層２１４－３と、絶縁膜２１６上に設けられた導電層２１８－１、２１８－５と、を少なくとも有する。絶縁膜２１２は、ゲート絶縁膜として機能する。酸化物半導体層２０８－３は、チャネル領域２０８ｄと、不純物領域２０８ｅ、２０８ｆとを有する。不純物領域２０８ｅ、２０８ｆは、チャネル領域２０８ｄを間に挟んで設けられる。ここで、チャネル領域２０８ｄは、酸化物半導体層２０８－３において、導電層２１４－３と重畳する領域である。導電層２１４－３上には、絶縁膜２１６が設けられている。絶縁膜２１６は、層間絶縁膜として機能する。導電層２１８－１、２１８－５は、ソース電極又はドレイン電極として機能する。導電層２１８－１は、絶縁膜２１２、２１６に設けられたコンタクトホール２１１－５を介して、不純物領域２０８ｆと接続されている。導電層２１８－５は、絶縁膜２１２、２１６に設けられたコンタクトホール２１１－６を介して、不純物領域２０８ｅに接続されている。

なお、図４では図示しないが、本実施形態において、トランジスタ３２０、３４０は、トランジスタ３１０と同様のトップゲート構造である。本発明の一実施形態では、これに限定されず、トランジスタ３１０と異なる構造であってもよい。

絶縁膜２１２上に設けられた導電層２１８－１、絶縁膜２２３、及び導電層２１９－１により、保持容量３６０が構成される。

導電層２１９－１上には、平坦化膜２２２が設けられる。平坦化膜２２２は、トランジスタ３１０、３２０及び保持容量３６０に起因する凹凸を緩和するために設けられる。平坦化膜２２２上には、画素電極２２６が設けられている。画素電極２２６は、画素１０３毎に設けられる。画素電極２２６は、平坦化膜２２２に設けられたコンタクトホール２２１－１を介して導電層２１９－１と接続される。つまり、トランジスタ３１０は、導電層２１８－３、２１９－１を介して、画素電極２２６と接続される。

発光素子２３０は、画素電極２２６、有機層２３２、及び共通電極２３４を有する。本発明の一実施形態において、表示装置１００は、トップエミッション型であってもよいし、ボトムエミッション型であってもよい。本実施形態では、表示装置１００は、トップエミッション構造の場合について説明する。トップエミッション構造の場合、画素電極２２６がアノードとなり、共通電極２３４がカソードとなる。

画素電極２２６の端部を覆うように、絶縁層２２８が設けられている。絶縁層２２８は、隔壁又はバンクとも呼ばれる。絶縁層２２８は、画素電極２２６が露出するように開口され、その開口の端部はなだらかなテーパー形状となることが好ましい。開口の端部が急峻な形状であると、後に形成される有機層２３２のカバレッジ不良が生じる。

画素電極２２６及び絶縁層２２８上に、有機層２３２を構成する有機材料が複数積層されている。有機層２３２は、画素電極２２６側から順に、正孔輸送層、発光層、及び電子輸送層等を積層して設けられる。これらの層は、蒸着による形成であってもよいし、溶媒分散の上での塗布形成であってもよい。また、正孔輸送層及び電子輸送層等は、各サブ画素に対して、選択的に形成されてもよいし、表示領域１０２の全面に形成されてもよい。

有機層２３２上に、共通電極２３４が設けられる。本実施形態では、トップエミッション構造であるため、共通電極２３４は透光性を有することが必要である。共通電極２３４として、ＭｇＡｇを用いる場合は、有機層２３２からの出射光が透過する程度の薄膜で形成する。共通電極２３４は、周辺領域１０９に設けられたカソードコンタクト部において配線層と接続されて、端子１０６と電気的に接続される。

共通電極２３４上には、封止膜２４０が設けられる。封止膜２４０は、外部から侵入した水分が有機層２３２に侵入することを抑制するために設けられる。本実施形態では、封止膜２４０として、無機絶縁層２３６、有機絶縁層２３８、および無機絶縁層２４２の三層構造で形成する例を示す。無機絶縁層２３６、２３３として、ガスバリア性が高い窒化シリコンを用い、有機絶縁層２３８として、柔軟性が高い有機樹脂材料を用いることが好ましい。なお、窒化シリコンと有機樹脂材料との間に、酸化シリコン膜やアモルファスシリコン膜を設けてもよい。これにより、窒化シリコンと有機樹脂材料との密着性を向上させることができる。無機絶縁層２４２上には、例えば、平坦化を兼ねてオーバーコート層が設けられてもよい。

封止膜２４０上には、タッチセンサ１１０が設けられる。タッチセンサ１１０は、封止膜２４０上に直接形成されてもよい。または、封止膜２４０上に、タッチセンサ１１０が形成されたカバーガラスが設けられてもよい。

＜表示装置１００の各部材の材質＞
基板１０１として、ガラス基板、石英基板、およびサファイア基板など、透光性を有し、可撓性を有しない剛性基板を用いることができる。一方、基板１０１が可撓性を有する必要がある場合は、基板１０１としてポリイミド基板、アクリル基板、シロキサン基板、またはフッ素樹脂基板など、樹脂を含み、可撓性を有するフレキシブル基板を用いることができる。基板１０１の耐熱性を向上させるために、上記の樹脂に不純物を導入してもよい。

導電層２１４－１～２１４－４、導電層２１８－１～２１８－６として、一般的な金属材料を用いることができる。例えば、これらの部材として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ビスマス（Ｂｉ）、銀（Ａｇ）、銅（Ｃｕ）及びこれらの合金又は化合物が用いられる。上記の部材として、上記の材料が単層で用いられてもよく、積層で用いられてもよい。

絶縁膜２０２、２１２、２１６、２２３として、一般的な絶縁層性材料を用いることができる。例えば、絶縁膜２０２、２１２、２１６、２２３として、酸化シリコン（ＳｉＯ_x）、酸化窒化シリコン（ＳｉＯ_xＮ_y）、窒化シリコン（ＳｉＮ_x）、窒化酸化シリコン（ＳｉＮ_xＯ_y）、酸化アルミニウム（ＡｌＯ_x）、酸化窒化アルミニウム（ＡｌＯ_xＮ_y）、窒化酸化アルミニウム（ＡｌＮ_xＯ_y）、窒化アルミニウム（ＡｌＮ_x）などの無機絶縁層を用いることができる。これらの絶縁層として、欠陥が少ない絶縁層を用いることができる。平坦化膜２２２、及び絶縁層２２８として、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、フッ素樹脂、又はシロキサン樹脂などの有機絶縁材料を用いる。なお、絶縁膜２０２、２１２、２１６、２２３として、上記の有機絶縁材料が用いられてもよい。上記の部材として、上記の材料が単層で用いられてもよく、積層で用いられてもよい。

上記のＳｉＯ_xＮ_y及びＡｌＯ_xＮ_yは、酸素（Ｏ）よりも少ない比率（ｘ＞ｙ）の窒素（Ｎ）を含有するシリコン化合物及びアルミニウム化合物である。また、ＳｉＮ_xＯ_y及びＡｌＮ_xＯ_yは、窒素よりも少ない比率（ｘ＞ｙ）の酸素を含有するシリコン化合物及びアルミニウム化合物である。

酸化物半導体層２０８－１～２０８－４として、半導体の特性を有する酸化金属を用いることができる。酸化物半導体層２０８－１～２０８－４は透光性を有する。例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体を用いることができる。特に、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の組成比を有する酸化物半導体を用いることができる。ただし、本実施形態で使用されるＩｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体は上記の組成に限定されるものではなく、上記とは異なる組成の酸化物半導体を用いることもできる。例えば、移動度を向上させるためにＩｎの比率を上記より大きくしてもよい。また、バンドギャップを大きくし、光照射による影響を小さくするためにＧａの比率を上記より大きくしてもよい。

Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体に他の元素が添加されていてもよい。例えば、当該酸化物半導体にＡｌ、Ｓｎなどの金属元素が添加されていてもよい。上記の酸化物半導体以外にもＩｎ及びＧａを含む酸化物半導体（ＩＧＯ）、Ｉｎ及びＺｎを含む酸化物半導体（ＩＺＯ）、Ｉｎ、Ｓｎ及びＺｎを含む酸化物半導体（ＩＴＺＯ）、並びにＩｎ及びＷを含む酸化物半導体などが酸化物半導体層２０８－１～２０８－４として用いられてもよい。また、酸化物半導体として、ＩＧＯ又はＩＺＯを用いる場合にも、Ａｌ又はＡｎなどの金属元素が添加されていてもよい。酸化物半導体層２０８－１～２０８－４はアモルファスであってもよく、結晶性であってもよい。酸化物半導体層２０８－１～２０８－４はアモルファスと結晶の混相であってもよい。

画素電極２２６及び共通電極２３４として、透明導電層が用いられる。当該透明導電層として、酸化インジウム及び酸化スズの混合物（ＩＴＯ）及び酸化インジウム及び酸化亜鉛の混合物（ＩＺＯ）を用いることができる。当該透明導電層として、上記以外の材料が用いられてもよい。

（第２実施形態）
本実施形態では、表示装置１００が有する画素１０３の他の一例について、図５及び図６を参照して説明する。なお、本実施形態では、第１実施形態と異なる部分を説明し、その他の部分については、詳細な説明を省略する。

＜等価回路図＞
図５は、画素１０３Ａの画素回路の等価回路図である。本実施形態では、図２に示す画素回路に対して、トランジスタＩＳＴ（第５トランジスタともいう）が追加されている例について説明する。書込トランジスタＳＳＴ、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、リセットトランジスタＲＳＴの構成等については、第１実施形態の記載を参酌すればよい。

画素１０３Ａは、書込トランジスタＳＳＴ、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、リセットトランジスタＲＳＴ、初期化トランジスタＩＳＴ、保持容量Ｃｓ、及び発光素子ＯＬＥＤを少なくとも有する。初期化トランジスタＩＳＴは、第１端子、第２端子、及び制御端子を有している。

初期化トランジスタＩＳＴにおいて、ソース電極は、初期化信号線ＳＬｄに接続され、ドレイン電極は、駆動トランジスタＤＲＴのゲート電極、書込トランジスタＳＳＴのドレイン電極、及び保持容量Ｃｓの一方の電極と接続され、ゲート電極は、初期化走査線Ｓｇｄと接続されている。初期化トランジスタＩＳＴでは、初期化走査線Ｓｇｄからの制御信号ＩＧによりオン状態又はオフ状態が制御される。初期化トランジスタＩＳＴがオン状態となると、初期化トランジスタＩＳＴを介して、駆動トランジスタＤＲＴのゲート電極が、初期化電位Ｖｉｎｉに固定される。

図６は、本発明の一実施形態に係る表示装置１００の画素１０３Ａの平面レイアウト図である。

図６に示すように、画素１０３Ａは、トランジスタ３１０、３２０、３３０、３４０、３５０、及び保持容量３６０を有する。図３に示すレイアウト図と比較すると、図５に示すレイアウト図では、トランジスタ３５０がさらに設けられている。トランジスタ３５０は、初期化トランジスタＩＳＴに対応する。トランジスタ３５０は、トップゲート駆動のトランジスタとして説明するが、ボトムゲート駆動のトランジスタであってもよいし、デュアルゲート駆動のトランジスタであってもよい。本実施形態では、トランジスタ３１０、３２０、３３０、３４０、３５０は、トップゲート駆動のトランジスタである場合について説明する。

図６において、酸化物半導体層２０８－１～２０８－５、導電層２１４－１～２１４－５、導電層２１８－１～２１８－７、及びコンタクトホール２１１－１～２１１－１０、２１７－１、２２１－１を図示している。図３に示すレイアウト図と比較すると、酸化物半導体層２０８－５、導電層２１４－５、及び導電層２１８－７がさらに設けられている。

トランジスタ３５０は、酸化物半導体層２０８－５、導電層２１４－５、及び導電層２１８－１、２１８－７、及びゲート絶縁膜を有する。導電層２１４－５は、酸化物半導体層２０８－５と重畳する領域においてゲート電極として機能する。酸化物半導体層２０８－５は、ゲート絶縁膜及び層間絶縁膜に設けられたコンタクトホール２１１－９、２１１－１０を介して導電層２１８－１、２１８－７と接続される。

トランジスタ３５０は、チャネル幅Ｗ５とチャネル長Ｌ５を有している。トランジスタ３１０とトランジスタ３５０とを比較すると、トランジスタ３１０のＷ１／Ｌ１比は、トランジスタ３５０のＷ５／Ｌ５比よりも大きい。例えば、トランジスタ３１０のＷ１／Ｌ１比は１．５以上であるのに対して、トランジスタ３５０のＷ５／Ｌ５比は、１．５未満である。

トランジスタ３５０は、初期化トランジスタＩＳＴであるため、マイナスバイアスが支配的となる。また、トランジスタ３５０は、発光素子ＯＬＥＤと直接接続されるトランジスタではない。そのため、トランジスタ３５０のＷ５／Ｌ５比は、１．５未満であればよい。

トランジスタ３５０のＷ５／Ｌ５比は、トランジスタ３３０のＷ３／Ｌ３比、及びトランジスタ３４０のＷ４／Ｌ４比と、同じであってもよいし、異なっていてもよい。

また、本実施形態において、トランジスタ３１０のチャネル長Ｌ１及びトランジスタ３２０のチャネル長Ｌ２と、トランジスタ３３０のチャネル長Ｌ３、トランジスタ３４０のチャネル長Ｌ４、及びトランジスタ３５０のチャネル長Ｌ５とは、同じ長さである場合について図示するが、本発明の一実施形態はこれに限定されない。トランジスタ３１０のチャネル長Ｌ１は、トランジスタ３３０のチャネル長Ｌ３、トランジスタ３４０のチャネル長Ｌ４、及びトランジスタ３５０のチャネル長Ｌ５と異なる長さであってもよい。具体的には、トランジスタ３１０のチャネル長Ｌ１は、トランジスタ３３０のチャネル長Ｌ３及びトランジスタ３４０のチャネル長Ｌ４、及びトランジスタ３５０のチャネル長Ｌ５よりも長くてもよい。トランジスタ３１０のチャネル長Ｌ１を長くすることにより、Ｓ値を大きくすることができる。

本実施例では、図５に示す画素で構成された表示領域を有する表示装置を、７０℃で５００時間、駆動させた後のＩｄ－Ｖｇ特性について説明する。

本実施例では、図５に示す画素で構成された表示領域を有する表示装置を作製した。その後、表示装置を７０℃で５００時間、駆動させた。なお、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、書込トランジスタＳＳＴ、リセットトランジスタＲＳＴ、及び初期化トランジスタＩＳＴは、いずれもトップゲート型トランジスタである。ここで、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、書込トランジスタＳＳＴ、リセットトランジスタＲＳＴ、及び初期化トランジスタＩＳＴのトランジスタのサイズは、チャネル長Ｌ＝３μｍであり、チャネル幅Ｗ＝３μｍである。各トランジスタのＷ／Ｌ比を、駆動トランジスタＤＲＴのＷ１／Ｌ１比、出力トランジスタＢＣＴのＷ２／Ｌ２比、書込トランジスタＳＳＴのＷ３／Ｌ３比、リセットトランジスタＲＳＴのＷ４／Ｌ４比、及び初期化トランジスタＩＳＴのＷ５／Ｌ５比と記載する。

図５に示す画素１０３のうち、トランジスタＩＳＴ及びトランジスタＢＣＴについて、駆動前後のＩｄ－Ｖｇ特性を測定した。Ｉｄ－Ｖｇ特性の測定は、それぞれのトランジスタのゲート電極に印加するゲート電圧（Ｖｇ）として、－５Ｖから＋１０Ｖまで、０．１Ｖステップで印加した。また、ソース電極に印加するソース電圧（Ｖｓ）を０Ｖとして、ドレイン電極に印加するドレイン電圧（Ｖｄ）を０．１Ｖ及び１０Ｖとした。

図７は、トランジスタＩＳＴのＩｄ－Ｖｇ特性のグラフである。図８は、トランジスタＢＣＴのＩｄ－Ｖｇ特性のグラフである。なお、図７及び図８において、縦軸がドレイン電流Ｉｄ［Ａ］であり、横軸がゲート電圧Ｖｇ［Ｖ］である。また、図７及び図８において、点線は、初期状態のＩｄ－Ｖｇ特性のグラフであり、実線は、駆動後のＩｄ－Ｖｇ特性のグラフである。

図７に示すように、トランジスタＩＳＴは、表示装置の初期状態と駆動後とで、Ｉｄ－Ｖｇ特性の変動は観察されなかった。一方で、図８に示すように、トランジスタＢＣＴは、表示装置の初期状態と駆動後とで、Ｉｄ－Ｖｇ特性がプラスにドリフトすることが確認された。

図７及び図８に示す結果より、発光素子ＯＬＥＤと直列に接続されたトランジスタＢＣＴには、プラスのバイアスが印加されることで、Ｉｄ－Ｖｇ特性がプラスにドリフトすることが示された。つまり、発光素子ＯＬＥＤと直列に接続されたトランジスタＢＣＴのＷ１／Ｌ１比が、１．５未満である場合、劣化量が増加することが示された。

次に、ＰＢＴＳストレスに対する閾値電圧Ｖｔｈ変動のＷ／Ｌ依存性について調査した結果について説明する。

まず、チャネル長Ｌとチャネル幅ＷとのＷ／Ｌ比がそれぞれ異なるトランジスタを作製した。チャネル長Ｌが２μｍ、３μｍ、４μｍのそれぞれに対して、チャネル幅Ｗが３μｍ、４．５μｍ、６μｍ、７．５μｍのトランジスタＴｒＡ～ＴｒＬを作製した。作製したトランジスタＴｒＡ～ＴｒＬについて、表１に示す。

閾値電圧Ｖｔｈ変動のＷ／Ｌ依存性については、ＰＢＴＳ試験（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）を用いて行った。なお、ＰＢＴＳ試験条件としては、ゲート電圧（Ｖｇ）を＋３０Ｖとし、ドレイン電圧（Ｖｄ）とソース電圧（Ｖｓ）を０Ｖ（ＣＯＭＭＯＮ）とし、ストレス温度を６０℃とし、ストレス印加時間を０ｓｅｃ、３６００ｓｅｃとし、測定環境をダーク環境で行った。すなわち、トランジスタのソース電極とドレイン電極を同電位とし、ゲート電極にはソース電極及びドレイン電極とは異なる電位を一定時間印加した。また、ゲート電極に与える電位は、ソース電極及びドレイン電極の電位よりも高い。

ＰＢＴＳ試験の結果について、図９Ａ～図９Ｌに示す。図９Ａ～図９Ｌのそれぞれの結果は、トランジスタＴｒＡ～ＴｒＬに対応する。図９Ａ～図９Ｌにおいて、縦軸がドレイン電流Ｉｄ［Ａ］であり、横軸がゲート電圧Ｖｇ［Ｖ］である。表２に、トランジスタＴｒＡ～ＴｒＬに対する、Ｗ／Ｌ比、閾値電圧Ｖｔｈ［Ｖ］、及び閾値電圧の変動量ΔＶｔｈ［Ｖ］を示す。また、図９Ａ～図９Ｌにおいて、ストレス印加時間が０ｓｅｃの場合のドレイン電圧（Ｖｄ）を０．１Ｖ及び１０ＶにおけるＩｄ－Ｖｇ特性を破線で示し、ストレス印加時間が３６００ｓｅｃの場合のドレイン電圧（Ｖｄ）を０．１Ｖ及び１０ＶにおけるＩｄ－Ｖｇ特性を破線で示す。

表２、図９Ｅ、図９Ｉ、図９Ｊに示すように、トランジスタのサイズについてＷ／Ｌ比が１．５未満である場合、トランジスタの閾値電圧Ｖｔｈが２．０Ｖ以上プラスにシフトすることが確認された。一方で、表２、図９Ａ～図９Ｄ、図９Ｆ～図９Ｈ、図９Ｋ、図９Ｌに示すように、トランジスタのサイズについてＷ／Ｌ比が１．５以上の場合は、トランジスタの閾値電圧Ｖｔｈがプラスにシフトしても、２．０Ｖ未満であることが示された。

以上説明した通り、トランジスタのサイズについてＷ／Ｌ比を１．５以上とすることで、閾値電圧がプラスにシフトすることを抑制できることが示された。したがって、表示装置において、プラスのバイアスが印加され続けるトランジスタＤＲＴ及びトランジスタＢＣＴとして、Ｗ／Ｌ比が１．５以上のトランジスタを用いることで、表示装置の信頼性が向上することが示唆された。

次に、本発明の一実施形態に係る表示装置を４個作製し、７０℃、５００時間駆動させた後、トランジスタの閾値電圧の変化量を調査した結果について説明する。

作製した表示装置は、表示領域に図３に有する画素回路を有する。表示装置Ａが有する駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴのチャネル幅Ｗは３μｍであり、チャネル長Ｌは３μｍである。書込トランジスタＳＳＴ及びリセットトランジスタＲＳＴのチャネル幅Ｗは３μｍであり、チャネル長Ｌは、３μｍである。

表示装置Ｂが有する駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴのチャネル幅Ｗは４．５μｍであり、チャネル長Ｌは３μｍである。書込トランジスタＳＳＴ及びリセットトランジスタＲＳＴのチャネル幅Ｗは３μｍであり、チャネル長Ｌは、３μｍである。

表示装置Ｃが有する駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴのチャネル幅Ｗは６μｍであり、チャネル長Ｌは３μｍである。書込トランジスタＳＳＴ及びリセットトランジスタＲＳＴのチャネル幅Ｗは３μｍであり、チャネル長Ｌは、３μｍである。

作製された表示装置Ａ～Ｃに対して、駆動電圧を印加し、グレイのテスト信号を入力させ、７０℃の環境にて、パネルを５００時間連続点灯させた。次に、表示装置Ａ～Ｃのそれぞれが有する駆動トランジスタＤＲＴ、書込トランジスタＳＳＴ、出力トランジスタＢＣＴについて、駆動後のＩｄ－Ｖｇ特性を測定した。図１０は、表示装置Ａ～Ｃ、表示装置ＩＮＩのそれぞれが有する駆動トランジスタＤＲＴ、書込トランジスタＳＳＴ、出力トランジスタＢＣＴと、閾値電圧Ｖｔｈ［Ｖ］との関係である。横軸は、表示装置Ａ～Ｃ、表示装置ＩＮＩのそれぞれが有する駆動トランジスタＤＲＴ、書込トランジスタＳＳＴ、出力トランジスタＢＣＴであり、縦軸は、閾値電圧Ｖｔｈ［Ｖ］である。表示装置ＩＮＩは、表示装置Ａと同じ条件で形成された表示装置であり、表示装置Ａの５００時間連続点灯前の状態と同等である。

次に、表示装置Ａ～Ｃを分解し、トランジスタのＩｄ－Ｖｄ特性を測定し、閾値電圧を求めた。

トランジスタのＷ／Ｌ比がいずれも１である表示装置Ａにおいて、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴの閾値電圧がプラスにドリフトする傾向が観察された。また、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴのＷ／Ｌ比が１．５以上である表示装置Ｂ、Ｃにおいて、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴの閾値電圧は、表示装置Ａの駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴの閾値電圧よりもプラスにドリフトすることが抑制されることが示唆された。

図１１は、表示装置Ａ～Ｃの駆動後における電流低下量をまとめたグラフである。横軸は、表示装置Ａ～Ｃであり、縦軸は、電流低下量［％］である。図１１に示すように、発光素子ＯＬＥＤと駆動電源線との間に直列に接続される出力トランジスタＢＣＴ及び駆動トランジスタＤＲＴのＷ／Ｌ比が１である表示装置Ａの場合、電流の低下量が４６％であることがわかった。これに対し、出力トランジスタＢＣＴ及び駆動トランジスタＤＲＴのＷ／Ｌ比が１．５以上である表示装置Ｂの場合、電流の低下量が１５．７％であることがわかった。また、出力トランジスタＢＣＴ及び駆動トランジスタＤＲＴのＷ／Ｌ比が２．０以上である表示装置Ｃの場合、電流の低下量が８．５％であることがわかった。図１１に示すように、表示装置Ｂ、Ｃは、表示装置Ａと比較して、電流の低下量を大幅に削減できることが示された。

したがって、発光素子ＯＬＥＤと駆動電源線との間に直列に接続される出力トランジスタＢＣＴ及び駆動トランジスタＤＲＴのＷ／Ｌ比が１．５以上である場合、長期間駆動させても劣化が発生しにくい表示装置を提供できることが示された。

本発明の実施形態及び実施例として説明した表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。また、上述した各実施形態は、技術的矛盾の生じない範囲において、相互に組み合わせることが可能である。

また、上述した実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。

本発明の範疇において、当業者であれば、各種の変更例及び修正例に相当し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。

１００：表示装置、１０１：基板、１０２：表示領域、１０３：画素、１０３Ａ：画素、１０４：ゲート駆動回路、１０５：ドライバＩＣ、１０６：端子、１０７：端子部、１０８：フレキシブルプリント回路、１０９：周辺領域、１１０：タッチセンサ、２０２：絶縁膜、２０６：絶縁膜、２０８－１～２０８－５：酸化物半導体層、２０８ａ：チャネル領域、２０８ｂ、２０８ｃ：不純物領域、２０８ｄ：チャネル領域、２０８ｅ、２０８ｆ：不純物領域、２１１－１～２１１－１０：コンタクトホール、２１２：絶縁膜、２１４－１～２１４－５：導電層、２１６：絶縁膜、２１８：導電層、２１８－１～２１８－６：導電層、２２２：平坦化膜、２２６：画素電極、２２８：絶縁層、２３０：発光素子、２３２：有機層、２３３：無機絶縁層、２３４：共通電極、２３６：無機絶縁層、２３８：有機絶縁層、２４０：封止膜、２４２：無機絶縁層、３１０～３５０：トランジスタ、３６０：保持容量

Claims (7)

1. 発光素子と、
   前記発光素子と駆動電源線との間で直列に接続される第１トランジスタ及び第２トランジスタと、
   前記第１トランジスタのゲート電極と電気的に接続される第３トランジスタと、
   前記第１トランジスタのドレインと前記発光素子との間に並列に接続される第４トランジスタと、を含み、
   前記第１トランジスタのチャネル幅Ｗ１とチャネル長Ｌ１との比（Ｗ１／Ｌ１比）及び前記第２トランジスタのチャネル幅Ｗ２とチャネル長Ｌ２との比（Ｗ２／Ｌ２比）は、前記第３トランジスタのチャネル幅Ｗ３とチャネル長Ｌ３との比（Ｗ３／Ｌ３比）及び前記第４トランジスタのチャネル幅Ｗ４とチャネル長Ｌ４との比（Ｗ４／Ｌ４比）よりも大きい、表示装置。
2. 前記第１トランジスタのＷ１／Ｌ１比及び前記第２トランジスタのＷ２／Ｌ２比は、１．５以上であり、
   前記第３トランジスタのＷ３／Ｌ３比及び前記第４トランジスタのＷ４／Ｌ４比は、１．５未満である、請求項１に記載の表示装置。
3. 前記第１トランジスタの前記ゲート電極と前記ドレインとの間に接続される保持容量を含む、請求項１に記載の表示装置。
4. 前記第１トランジスタの前記ゲート電極と電気的に接続される第５トランジスタをさらに有し、
   前記第１トランジスタのＷ１／Ｌ１比は、前記第５トランジスタのチャネル幅Ｗ５とチャネル長Ｌ５との比（Ｗ５／Ｌ５比）よりも大きい、請求項１に記載の表示装置。
5. 前記第１トランジスタのＷ１／Ｌ１比及び前記第２トランジスタのＷ２／Ｌ２比は、１．５以上であり、
   前記第５トランジスタのＷ５／Ｌ５比は、１．５未満である、請求項４に記載の表示装置。
6. 前記第３トランジスタのＷ３／Ｌ３比は、前記第４トランジスタのＷ４／Ｌ４比と同じである、請求項２に記載の表示装置。
7. 前記第１トランジスタのチャネル長Ｌ１は、前記第３トランジスタのチャネル長Ｌ３及び前記第４トランジスタのチャネル長Ｌ４と異なる長さである、請求項１に記載の表示装置。