JP7786418B2

JP7786418B2 - Switch Circuit

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Publication number: JP7786418B2
Application number: JP2023053435A
Authority: JP
Inventors: 光渡辺
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2023-03-29
Filing date: 2023-03-29
Publication date: 2025-12-16
Anticipated expiration: 2043-03-29
Also published as: WO2024202982A1; JP2024141657A

Description

本発明は、入力ノードの電圧をサンプリングして検出する構成の電圧検出回路において用いられるスイッチ回路に関する。 The present invention relates to a switch circuit used in a voltage detection circuit configured to sample and detect the voltage of an input node.

電池セルの電圧を検出する機能を有する電池監視ＩＣでは、例えばグランド基準の低電位系の制御回路から、それとは電位レベルの異なる例えば高電位系のスイッチのオンオフを制御するＣＣＳＷ回路と呼ばれるスイッチ回路がしばしば用いられている。ＣＣＳＷは、Capacitively-Coupled Switchの略称である。上記構成におけるスイッチとしては、単一のＭＯＳトランジスタからなるアナログスイッチが用いられる。そのため、制御回路は、ＭＯＳトランジスタのゲート・ソース間電圧ＶＧＳをゲート閾値電圧よりも十分に高いハイレベルおよびゲート閾値電圧よりも十分に低いロウレベルに駆動することにより、スイッチのオンオフを制御するようになっている。 Battery monitoring ICs that detect battery cell voltages often use a switch circuit known as a CCSW circuit, which controls the on/off of a switch in a high-potential system with a different potential level, for example, from a low-potential system control circuit referenced to ground. CCSW stands for Capacitively-Coupled Switch. The switch in the above configuration is an analog switch made up of a single MOS transistor. Therefore, the control circuit controls the on/off of the switch by driving the gate-source voltage VGS of the MOS transistor to a high level sufficiently higher than the gate threshold voltage and a low level sufficiently lower than the gate threshold voltage.

具体的には、上記したスイッチ回路は、２つの入力ノードの各電圧をサンプリングし、それらの差電圧、つまり２つの入力ノード間の電圧を検出するスイッチトキャパシタ回路における高電位側入力のスイッチとして用いられる。このような用途において、スイッチとして単一のＭＯＳトランジスタからなるアナログスイッチを用いた場合、次のような問題が生じるおそれがある。すなわち、ＭＯＳトランジスタのボディ－ソース間またはボディ－ドレイン間には、素子構造上、寄生のＰＮ接合ダイオードが存在する。そのため、２つの入力ノード間の電位差の正負が反転した場合、寄生のＰＮ接合ダイオードが順方向に導通してしまい、スイッチのオフ状態を維持できなくなる可能性がある。 Specifically, the switch circuit described above is used as a switch for the high-potential input of a switched-capacitor circuit that samples the voltages of two input nodes and detects the difference between them, i.e., the voltage between the two input nodes. In such applications, if an analog switch consisting of a single MOS transistor is used as the switch, the following problem may arise. Due to the device structure, a parasitic PN junction diode exists between the body and source or body and drain of the MOS transistor. Therefore, if the voltage difference between the two input nodes is reversed, the parasitic PN junction diode may conduct in the forward direction, making it impossible to maintain the switch in the off state.

このような問題を解決するための従来技術として、特許文献１に開示された技術を挙げることができる。特許文献１には、２つの入力ノードの電圧のうちいずれか高いほうの電圧をＰチャネル型ＭＯＳトランジスタの基板電位として与えるマキシムセレクタと、２つの入力ノードのうちいずれか低いほうの電圧をＮチャネル型ＭＯＳトランジスタの基板電位として与えるミニマムセレクタと、を備えた構成が開示されている。特許文献１記載の従来技術によれば、マキシムセレクタおよびミニマムセレクタを用いて、基板電位と昇圧および降圧基準を切り替えることにより、上記問題の発生を防止することができる。なお、ここで言う「昇圧」とは、ソース電位に対してゲート電位を高くすることを意味し、「降圧」とは、ソース電位に対してゲート電位を低くすることを意味している。 Patent Document 1 discloses a conventional technique for solving this problem. Patent Document 1 discloses a configuration that includes a maximum selector that applies the higher of the two input node voltages as the substrate potential of a P-channel MOS transistor, and a minimum selector that applies the lower of the two input node voltages as the substrate potential of an N-channel MOS transistor. The conventional technique described in Patent Document 1 prevents the above problem from occurring by using the maximum selector and minimum selector to switch between the substrate potential and the boost and drop references. Note that "boosting" here means increasing the gate potential relative to the source potential, and "dropping" means decreasing the gate potential relative to the source potential.

特許第６６７３１５０号公報Patent No. 6673150

従来技術では、マキシムセレクタおよびミニマムセレクタが別途必要となり、その分だけ、回路規模が増大するという懸念がある。また、従来技術では、セレクタ素子としてＰＮ接合ダイオードが用いられる。そのため、従来技術では、ダイオードの順方向電圧ＶＦ分、具体的には例えば０．５Ｖ～０．８Ｖ程度の電圧シフトが残ることから、ボディ電位、つまり基板電位が正確なマキシム電位またはミニマム電位にならず、その分だけ、ＭＯＳトランジスタのゲート・ソース間電圧ＶＧＳが低下してしまう。 In conventional technology, a maximum selector and a minimum selector are required separately, which raises concerns about an increase in circuit size. Furthermore, in conventional technology, a PN junction diode is used as the selector element. As a result, in conventional technology, a voltage shift of approximately 0.5V to 0.8V remains due to the diode's forward voltage VF, meaning the body potential, or substrate potential, does not become the correct maximum or minimum potential, and the gate-source voltage VGS of the MOS transistor drops accordingly.

ＣＣＳＷ回路では、低電位側回路の駆動振幅に対して、高電位側では、駆動容量とゲート端子に付随する寄生容量との分圧比に応じて振幅が低下し、ゲート駆動振幅が小さくなってしまう。このようなことから、ＣＣＳＷ回路では、高圧側での振幅を十分確保するために、駆動容量の容量値が寄生容量に比較して十分大きくなるように設計を行う必要がある。従来技術では、順方向電圧ＶＦによる電圧シフトがあることから、スイッチを確実にオンオフすることができる十分なゲート駆動振幅を確保するためには、上記電圧シフト分を補うことができるような更に容量値が大きい駆動容量が必要となり、それに伴い更なる回路規模の増大を招くおそれがある。 In a CCSW circuit, the drive amplitude on the high-potential side decreases in accordance with the voltage division ratio between the drive capacitance and the parasitic capacitance associated with the gate terminal, compared to the drive amplitude on the low-potential side circuit, resulting in a smaller gate drive amplitude. For this reason, in order to ensure sufficient amplitude on the high-potential side, a CCSW circuit must be designed so that the capacitance value of the drive capacitance is sufficiently large compared to the parasitic capacitance. In conventional technology, due to the voltage shift caused by the forward voltage VF, a drive capacitance with an even larger capacitance value capable of compensating for this voltage shift is required to ensure sufficient gate drive amplitude to reliably turn the switch on and off, which could result in a further increase in circuit size.

また、従来技術では、寄生容量などの充放電電流が大きくなることから、回路の消費電流が増加するという問題も生じる。さらに、入力に高周波雑音が重畳して入力電位が変動すると、マキシムセレクタおよびミニマムセレクタの回路では、ダイオードを通して寄生のＰＮ接合ダイオードを充放電するため、マキシム電位およびミニマム電位の追従性を良好にすることが難しい。 Furthermore, with conventional technology, the charging and discharging currents of parasitic capacitance and the like become large, which causes the current consumption of the circuit to increase. Furthermore, when high-frequency noise is superimposed on the input and the input potential fluctuates, the maximum selector and minimum selector circuits charge and discharge the parasitic PN junction diodes through the diodes, making it difficult to improve the tracking of the maximum and minimum potentials.

そのため、従来技術では、入力変動が大きくマキシムセレクタおよびミニマムセレクタが追従できないと、スイッチを正しくオンオフ駆動することができず、誤動作が生じるおそれがある。なお、特許文献１には、スイッチとして、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとを直列接続した構成も開示されているが、それらＭＯＳトランジスタのボディはマキシムセレクタおよびミニマムセレクタに接続されている。そのため、このような構成であっても、やはりダイオードの順方向電圧ＶＦによる電圧降下があり、上記問題を解決することができない。 As a result, in conventional technology, if the input fluctuations are large and the maximum selector and minimum selector cannot keep up, the switch cannot be driven on and off correctly, which could result in malfunction. Patent Document 1 also discloses a switch configuration in which a P-channel MOS transistor and an N-channel MOS transistor are connected in series, but the bodies of these MOS transistors are connected to the maximum selector and minimum selector. Therefore, even with this configuration, there is still a voltage drop due to the forward voltage VF of the diode, and the above problem cannot be solved.

本発明は上記事情に鑑みてなされたものであり、その目的は、回路規模の増大を招くことなく、誤動作の発生を防止することができるスイッチ回路を提供することにある。 The present invention was made in consideration of the above circumstances, and its purpose is to provide a switch circuit that can prevent malfunctions without increasing the circuit size.

請求項１に記載のスイッチ回路は、入力ノード（Ｎｉｐ、Ｎｉｎ）の電圧をサンプリングして検出する構成の電圧検出回路（２）において用いられるスイッチ回路であって、前記入力ノードと前記電圧検出回路に設けられるサンプリング容量（Ｃｓｐ、Ｃｓｎ）との間を開閉するスイッチ（ＳＷ１～ＳＷ４）を備えたスイッチ部（３）と、前記スイッチ部の動作を制御するものであり且つ前記スイッチ部とは異なる電位で動作する制御部（４）と、を備える。 The switch circuit described in claim 1 is used in a voltage detection circuit (2) configured to sample and detect the voltage of an input node (Nip, Nin), and includes a switch section (3) having switches (SW1-SW4) that open and close the connection between the input node and a sampling capacitor (Csp, Csn) provided in the voltage detection circuit, and a control section (4) that controls the operation of the switch section and operates at a different potential from the switch section.

前記スイッチは、Ｐチャネル型のＭＯＳトランジスタ（１２、１３、１６、１７）およびＮチャネル型のＭＯＳトランジスタ（１１、１４、１５、１８）が直列接続された構成の直列回路（ＳＣ１～ＳＣ４）を含む。前記ＭＯＳトランジスタのバックゲートは、そのソースまたはドレインに接続されているか、もしくは、そのソースまたはドレインと同電位の箇所に接続されている。前記制御部は、駆動容量（Ｃｄ１～Ｃｄ８）を介して前記ＭＯＳトランジスタのゲートを駆動することにより前記スイッチのオンオフを制御する構成である。前記スイッチ（ＳＷ１、ＳＷ３）に含まれる前記直列回路（ＳＣ１、ＳＣ３）では、前記入力ノード（Ｎｉｐ）から前記Ｎチャネル型のＭＯＳトランジスタ（１１、１５）および前記Ｐチャネル型のＭＯＳトランジスタ（１２、１６）という順の配置となっている。前記スイッチは、前記入力ノードと前記直列回路を構成する２つの前記ＭＯＳトランジスタの相互接続ノードである中間ノード（Ｎ３、Ｎ５）との間に、前記入力ノード側をアノードとして接続される第１ダイオード（Ｄｃ１、Ｄｃ３）を備える。 The switch includes series circuits (SC1 to SC4) configured by connecting P-channel MOS transistors (12, 13, 16, 17) and N-channel MOS transistors (11, 14, 15, 18) in series. The back gates of the MOS transistors are connected to their sources or drains, or to a location at the same potential as the source or drain. The control unit controls the on/off of the switch by driving the gates of the MOS transistors via drive capacitances (Cd1 to Cd8). In the series circuits (SC1, SC3) included in the switches (SW1, SW3), the N-channel MOS transistors (11, 15) and the P-channel MOS transistors (12, 16) are arranged in this order from the input node (Nip). The switch includes first diodes (Dc1, Dc3) connected with the input node side as the anode between the input node and an intermediate node (N3, N5) that is the interconnection node of the two MOS transistors constituting the series circuit.

このように、請求項１に記載のスイッチ回路は、従来技術と同様のＣＣＳＷ回路の構成を前提としたうえで、スイッチをＰチャネル型のＭＯＳトランジスタおよびＮチャネル型のＭＯＳトランジスタが直列接続された構成の直列回路を含むようにするとともに、ＭＯＳトランジスタのバックゲートを、そのソースまたはドレインに接続するか、もしくは、そのソースまたはドレインと同電位の箇所に接続する、という特徴的な構成を有している。 As such, the switch circuit described in claim 1 is based on the same CCSW circuit configuration as the prior art, but has a distinctive configuration in which the switch includes a series circuit in which a P-channel MOS transistor and an N-channel MOS transistor are connected in series, and the back gate of the MOS transistor is connected to its source or drain, or to a location at the same potential as the source or drain.

このような構成によれば、スイッチがオフされた状態でスイッチの両端子の電圧が正負反転したとしても、Ｐチャネル型のＭＯＳトランジスタおよびＮチャネル型のＭＯＳトランジスタのうちいずれかの寄生のＰＮ接合ダイオードが逆方向になることからスイッチのオフ状態が維持され、その結果、誤動作なくスイッチのオンオフを正常に制御することができる。また、上記構成によれば、従来技術のようなマキシムセレクタおよびミニマムセレクタが不要であることから、従来技術に比べて回路規模を小さく抑えることができるとともに、次のような効果も得られる。 With this configuration, even if the voltage across the switch terminals is reversed while the switch is off, the switch remains off because the parasitic PN junction diode of either the P-channel MOS transistor or the N-channel MOS transistor is reversed, allowing the switch to be properly turned on and off without malfunction. Furthermore, because the above configuration does not require a maximum selector and minimum selector as in conventional technology, the circuit size can be kept smaller than in conventional technology, and the following advantages are also achieved.

すなわち、上記構成によれば、ダイオードの順方向電圧ＶＦによる電圧損失が無いため、ゲート電位追従性が向上する。そのため、上記構成によれば、駆動容量として比較的小さい容量値の容量を用いたとしても、ＭＯＳトランジスタのゲート駆動に十分なゲート・ソース間電圧の振幅が確保され、例えば高周波雑音が重畳してスイッチの電位が揺れている場合であっても、安定してスイッチをオンオフ制御することができる。したがって、上記構成によれば、回路規模の増大を招くことなく、誤動作の発生を防止することができるという優れた効果が得られる。 In other words, with the above configuration, there is no voltage loss due to the diode's forward voltage VF, improving gate potential tracking. Therefore, with the above configuration, even if a relatively small capacitance value is used as the driving capacitance, a gate-source voltage amplitude sufficient for driving the MOS transistor's gate is ensured, enabling stable on/off control of the switch even when, for example, high-frequency noise is superimposed and the switch potential fluctuates. Therefore, with the above configuration, the excellent effect of preventing malfunctions can be achieved without increasing the circuit size.

第１実施形態に係るスイッチ回路の構成を示す図FIG. 1 is a diagram showing a configuration of a switch circuit according to a first embodiment; 第２実施形態に係るスイッチ回路の具体的な適用例であるΔΣ変調器の構成を示す図FIG. 10 is a diagram showing the configuration of a ΔΣ modulator, which is a specific application example of a switch circuit according to a second embodiment; 第２実施形態に係るノンオーバラップ２相＋ディレイドクロックの一例を模式的に示す図FIG. 10 is a diagram illustrating an example of a non-overlapping two-phase+delayed clock according to a second embodiment.

以下、複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１実施形態）
以下、第１実施形態について図１を参照して説明する。 Hereinafter, several embodiments will be described with reference to the drawings. Note that substantially the same components in the respective embodiments will be denoted by the same reference numerals, and the description thereof will be omitted.
(First embodiment)
The first embodiment will be described below with reference to FIG.

図１に示すように、本実施形態のスイッチ回路１は、入力ノードＮｉｐの電圧Ｖｉｎｐおよび入力ノードＮｉｎｎの電圧Ｖｉｎをサンプリングして検出する構成の電圧検出回路２において用いられる。具体的には、電圧検出回路２は、２つの入力ノードＮｉｐ、Ｎｉｎの各電圧Ｖｉｎｐ、Ｖｉｎｎをサンプリングし、それらの差電圧を検出する差動構成となっている。電圧検出回路２は、スイッチ回路１、差動構成において対をなす２つのサンプリング容量Ｃｓｐ、Ｃｓｎ、サンプリング容量Ｃｓｐ、Ｃｓｎの後段に接続される図示しない各種の回路などを備えている。 As shown in FIG. 1, the switch circuit 1 of this embodiment is used in a voltage detection circuit 2 configured to sample and detect the voltage Vinp at the input node Nip and the voltage Vin at the input node Ninn. Specifically, the voltage detection circuit 2 has a differential configuration in which it samples the voltages Vinp and Vinn at the two input nodes Nip and Nin and detects the difference voltage between them. The voltage detection circuit 2 includes the switch circuit 1, two sampling capacitors Csp and Csn that form a pair in the differential configuration, and various circuits (not shown) connected downstream of the sampling capacitors Csp and Csn.

この場合、２つの入力ノードＮｉｐ、Ｎｉｎのうち高電位側である入力ノードＮｉｐが第１入力ノードに相当するとともに、２つの入力ノードＮｉｐ、Ｎｉｎのうち低電位側である入力ノードＮｉｎが第２入力ノードに相当する。また、この場合、２つのサンプリング容量Ｃｓｐ、Ｃｓｎの一方であるサンプリング容量Ｃｓｐが第１サンプリング容量に相当するとともに、２つのサンプリング容量Ｃｓｐ、Ｃｓｎの他方であるサンプリング容量Ｃｓｎが第２サンプリング容量に相当する。 In this case, the input node Nip, which is the higher potential of the two input nodes Nip and Nin, corresponds to the first input node, and the input node Nin, which is the lower potential of the two input nodes Nip and Nin, corresponds to the second input node. In this case, the sampling capacitor Csp, which is one of the two sampling capacitors Csp and Csn, corresponds to the first sampling capacitor, and the other sampling capacitor Csn, which is the other of the two sampling capacitors Csp and Csn, corresponds to the second sampling capacitor.

電圧検出回路２は、例えば自動車などの車両に搭載される電池監視ＩＣに用いられる。なお、ＩＣは、Integrated Circuitの略称である。図示は省略するが、電池監視ＩＣは、複数個の電池セルが多段に直列接続された組電池の電圧などの各種状態を監視するための各種の動作を行う回路が集積化された集積回路である。この場合、電圧検出回路２は、電池セルの電圧を検出の対象としており、そのため、入力ノードＮｉｐ、Ｎｉｎには電池セルの電圧が与えられるようになっている。上述した通り、電池セルは、他の電池セルとともに多段に直列接続されていることから、電池セルにはコモンモード電圧が重畳されている。このコモンモード電圧は、組電池の上段側、つまり高電位側に接続される電池セルほど高くなり、その最大値は例えば数百ボルト程度の比較的高い電圧となっている。 The voltage detection circuit 2 is used in a battery monitoring IC mounted on a vehicle such as an automobile. IC is an abbreviation for Integrated Circuit. Although not shown, the battery monitoring IC is an integrated circuit that integrates circuits that perform various operations to monitor various conditions, such as the voltage of a battery pack consisting of multiple battery cells connected in series in multiple stages. In this case, the voltage detection circuit 2 detects the voltage of the battery cells, and therefore the battery cell voltage is applied to the input nodes Nip and Nin. As described above, because the battery cells are connected in series in multiple stages with other battery cells, a common-mode voltage is superimposed on the battery cells. This common-mode voltage increases the closer the battery cell is to the upper stage of the battery pack, i.e., the higher the potential side, and its maximum value is relatively high, for example, around several hundred volts.

スイッチ回路１は、スイッチ部３、制御部４、抵抗Ｒｐ１、Ｒｐ２、ダイオードＤｐ１、Ｄｐ２などを備えている。スイッチ部３は、入力ノードＮｉｐ、Ｎｉｎとサンプリング容量Ｃｓｐ、Ｃｓｎとの間を開閉するスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４を備えている。スイッチＳＷ１は、入力ノードＮｉｐとサンプリング容量Ｃｓｐとの間を開閉することができるように設けられたものであり、第１スイッチとして機能する。具体的には、スイッチＳＷ１の一方の端子は抵抗Ｒｐ１を介して入力ノードＮｉｐに接続されており、その他方の端子はサンプリング容量Ｃｓｐの一方の端子に接続されている。抵抗Ｒｐ１は、入力ノードＮｉｐの後段に接続される回路を保護するための保護抵抗である。 The switch circuit 1 includes a switch unit 3, a control unit 4, resistors Rp1 and Rp2, and diodes Dp1 and Dp2. The switch unit 3 includes switches SW1, SW2, SW3, and SW4 that connect and disconnect the input nodes Nip and Nin and the sampling capacitors Csp and Csn. The switch SW1 is provided to connect and disconnect the input node Nip and the sampling capacitor Csp, and functions as a first switch. Specifically, one terminal of the switch SW1 is connected to the input node Nip via the resistor Rp1, and the other terminal is connected to one terminal of the sampling capacitor Csp. The resistor Rp1 is a protective resistor that protects the circuit connected downstream of the input node Nip.

スイッチＳＷ２は、入力ノードＮｉｎとサンプリング容量Ｃｓｎとの間を開閉することができるように設けられたものであり、第２スイッチとして機能する。具体的には、スイッチＳＷ２の一方の端子は抵抗Ｒｐ２を介して入力ノードＮｉｎに接続されており、その他方の端子はサンプリング容量Ｃｓｎの一方の端子に接続されている。抵抗Ｒｐ２は、入力ノードＮｉｎの後段に接続される回路を保護するための保護抵抗である。 Switch SW2 is provided to be able to open and close the connection between input node Nin and sampling capacitor Csn, and functions as a second switch. Specifically, one terminal of switch SW2 is connected to input node Nin via resistor Rp2, and the other terminal is connected to one terminal of sampling capacitor Csn. Resistor Rp2 is a protective resistor that protects the circuit connected downstream of input node Nin.

スイッチＳＷ３は、入力ノードＮｉｐとサンプリング容量Ｃｓｎとの間を開閉することができるように設けられたものであり、第３スイッチとして機能する。具体的には、スイッチＳＷ３の一方の端子は抵抗Ｒｐ１を介して入力ノードＮｉｐに接続されており、その他方の端子はサンプリング容量Ｃｓｎの一方の端子に接続されている。スイッチＳＷ４は、入力ノードＮｉｎとサンプリング容量Ｃｓｐとの間を開閉することができるように設けられたものであり、第４スイッチとして機能する。具体的には、スイッチＳＷ４の一方の端子は抵抗Ｒｐ２を介して入力ノードＮｉｎに接続されており、その他方の端子はサンプリング容量Ｃｓｐの一方の端子に接続されている。 Switch SW3 is provided so that it can open and close the connection between the input node Nip and the sampling capacitor Csn, and functions as a third switch. Specifically, one terminal of switch SW3 is connected to the input node Nip via resistor Rp1, and the other terminal is connected to one terminal of the sampling capacitor Csn. Switch SW4 is provided so that it can open and close the connection between the input node Nin and the sampling capacitor Csp, and functions as a fourth switch. Specifically, one terminal of switch SW4 is connected to the input node Nin via resistor Rp2, and the other terminal is connected to one terminal of the sampling capacitor Csp.

抵抗Ｒｐ１のスイッチＳＷ１、ＳＷ３側の端子が接続されるノードＮ１と、抵抗Ｒｐ２のスイッチＳＷ２、ＳＷ４側の端子が接続されるノードＮ２と、の間には、端子間保護のための２つのダイオードＤｐ１、Ｄｐ２が互いに逆向きとなるように接続されている。具体的には、ダイオードＤｐ１、Ｄｐ２の各アノードがノードＮ１、Ｎ２にそれぞれ接続されているとともに、ダイオードＤｐ１、Ｄｐ２の各カソード同士が接続されている。 Two diodes Dp1 and Dp2 are connected in opposite directions between node N1, to which the terminal of resistor Rp1 connected on the switch SW1 and SW3 side, and node N2, to which the terminal of resistor Rp2 connected on the switch SW2 and SW4 side, for inter-terminal protection. Specifically, the anodes of diodes Dp1 and Dp2 are connected to nodes N1 and N2, respectively, and the cathodes of diodes Dp1 and Dp2 are connected to each other.

スイッチＳＷ１は、Ｎチャネル型のＭＯＳトランジスタ１１およびＰチャネル型のＭＯＳトランジスタ１２が直列接続された構成の直列回路ＳＣ１を含む。なお、本明細書では、Ｎチャネル型のＭＯＳトランジスタのことをＮＭＯＳと省略するとともに、Ｐチャネル型のＭＯＳトランジスタのことをＰＭＯＳと省略することがある。スイッチＳＷ１に含まれる直列回路ＳＣ１では、入力ノードＮｉｐ側からＮＭＯＳ１１およびＰＭＯＳ１２という順の配置となっている。 The switch SW1 includes a series circuit SC1 configured with an N-channel MOS transistor 11 and a P-channel MOS transistor 12 connected in series. Note that in this specification, N-channel MOS transistors are sometimes abbreviated as NMOS and P-channel MOS transistors are sometimes abbreviated as PMOS. In the series circuit SC1 included in the switch SW1, NMOS 11 and PMOS 12 are arranged in this order from the input node Nip side.

すなわち、ＮＭＯＳ１１のソースはノードＮ１に接続されており、そのドレインはノードＮ３に接続されている。ＰＭＯＳ１２のソースはノードＮ３に接続されており、そのドレインはサンプリング容量Ｃｓｐの一方の端子に接続されている。ノードＮ３は、直列回路ＳＣ１を構成する２つのＭＯＳトランジスタ１１、１２の相互接続ノードである中間ノードの一例である。ＮＭＯＳ１１のバックゲートは、そのソースに接続されている。ＰＭＯＳ１２のバックゲートは、そのソースに接続されている。 That is, the source of NMOS 11 is connected to node N1, and its drain is connected to node N3. The source of PMOS 12 is connected to node N3, and its drain is connected to one terminal of sampling capacitor Csp. Node N3 is an example of an intermediate node, which is the interconnection node between two MOS transistors 11 and 12 that make up series circuit SC1. The back gate of NMOS 11 is connected to its source. The back gate of PMOS 12 is connected to its source.

なお、ＭＯＳトランジスタにおいて、バックゲートとボディは同義であることから、本明細書では、ＮＭＯＳ１１およびＰＭＯＳ１２を含む各ＭＯＳトランジスタのバックゲートのことをボディと称することがある。ＮＭＯＳ１１のボディ－ドレイン間には、寄生のＰＮ接合ダイオードである寄生ダイオードＤ１１が存在する。ＰＭＯＳ１２のボディ－ドレイン間には寄生のＰＮ接合ダイオードである寄生ダイオードＤ１２が存在する。 In MOS transistors, the back gate and body are synonymous, so in this specification, the back gate of each MOS transistor, including NMOS11 and PMOS12, is sometimes referred to as the body. Between the body and drain of NMOS11, there is a parasitic PN junction diode, parasitic diode D11. Between the body and drain of PMOS12, there is a parasitic PN junction diode, parasitic diode D12.

ＮＭＯＳ１１およびＰＭＯＳ１２の各ゲートは、制御部４に接続されており、それらのオンオフは制御部４により制御される。スイッチＳＷ１は、ダイオードＤｃ１を備えている。ダイオードＤｃ１のアノードはノードＮ１に接続されており、そのカソードはノードＮ３に接続されている。このように、ダイオードＤｃ１は、入力ノードＮｉｐとノードＮ３との間に入力ノードＮｉｐ側をアノードとして接続されるものであり、直列回路ＳＣ１を構成するＭＯＳトランジスタのボディ寄生容量を加速充電するための第１ダイオードとして機能する。 The gates of NMOS11 and PMOS12 are connected to the control unit 4, and their on/off switching is controlled by the control unit 4. The switch SW1 includes a diode Dc1. The anode of diode Dc1 is connected to node N1, and its cathode is connected to node N3. Thus, diode Dc1 is connected between input node Nip and node N3, with the input node Nip side as the anode, and functions as a first diode for accelerating charging the body parasitic capacitance of the MOS transistors that make up series circuit SC1.

スイッチＳＷ２は、ＰＭＯＳ１３およびＮＭＯＳ１４が直列接続された構成の直列回路ＳＣ２を含む。スイッチＳＷ２に含まれる直列回路ＳＣ２では、入力ノードＮｉｎ側からＰＭＯＳ１３およびＮＭＯＳ１４という順の配置となっている。すなわち、ＰＭＯＳ１３のソースはノードＮ２に接続されており、そのドレインはノードＮ４に接続されている。ＮＭＯＳ１４のソースはノードＮ４に接続されており、そのドレインはサンプリング容量Ｃｓｎの一方の端子に接続されている。ノードＮ４は、直列回路ＳＣ２を構成する２つのＭＯＳトランジスタ１３、１４の相互接続ノードである中間ノードの一例である。 Switch SW2 includes a series circuit SC2 in which PMOS 13 and NMOS 14 are connected in series. In the series circuit SC2 included in switch SW2, PMOS 13 and NMOS 14 are arranged in this order from the input node Nin. That is, the source of PMOS 13 is connected to node N2, and its drain is connected to node N4. The source of NMOS 14 is connected to node N4, and its drain is connected to one terminal of sampling capacitor Csn. Node N4 is an example of an intermediate node, which is the interconnection node between the two MOS transistors 13 and 14 that make up series circuit SC2.

ＰＭＯＳ１３のバックゲートは、そのソースに接続されている。ＮＭＯＳ１４のバックゲートは、そのソースに接続されている。ＰＭＯＳ１３のボディ－ドレイン間には、寄生のＰＮ接合ダイオードである寄生ダイオードＤ１３が存在する。ＮＭＯＳ１４のボディ－ドレイン間には寄生のＰＮ接合ダイオードである寄生ダイオードＤ１４が存在する。ＰＭＯＳ１３およびＮＭＯＳ１４の各ゲートは、制御部４に接続されており、それらのオンオフは制御部４により制御される。 The back gate of PMOS13 is connected to its source. The back gate of NMOS14 is connected to its source. A parasitic PN junction diode, parasitic diode D13, exists between the body and drain of PMOS13. A parasitic PN junction diode, parasitic diode D14, exists between the body and drain of NMOS14. The gates of PMOS13 and NMOS14 are connected to the control unit 4, and their on/off switching is controlled by the control unit 4.

スイッチＳＷ２は、ダイオードＤｃ２を備えている。ダイオードＤｃ２のアノードはノードＮ４に接続されており、そのカソードはノードＮ２に接続されている。このように、ダイオードＤｃ２は、入力ノードＮｉｎとノードＮ４との間にノードＮ４側をアノードとして接続されるものであり、直列回路ＳＣ２を構成するＭＯＳトランジスタのボディ寄生容量を加速充電するための第２ダイオードとして機能する。 Switch SW2 includes diode Dc2. The anode of diode Dc2 is connected to node N4, and its cathode is connected to node N2. Thus, diode Dc2 is connected between input node Nin and node N4, with node N4 as its anode, and functions as a second diode for accelerating charging the body parasitic capacitance of the MOS transistors that make up series circuit SC2.

スイッチＳＷ３は、ＮＭＯＳ１５およびＰＭＯＳ１６が直列接続された構成の直列回路ＳＣ３を含む。スイッチＳＷ３に含まれる直列回路ＳＣ３では、入力ノードＮｉｐ側からＮＭＯＳ１５およびＰＭＯＳ１６という順の配置となっている。すなわち、ＮＭＯＳ１５のソースはノードＮ１に接続されており、そのドレインはノードＮ５に接続されている。ＰＭＯＳ１６のソースはノードＮ５に接続されており、そのドレインはサンプリング容量Ｃｓｎの一方の端子に接続されている。ノードＮ５は、直列回路ＳＣ３を構成する２つのＭＯＳトランジスタ１５、１６の相互接続ノードである中間ノードの一例である。 Switch SW3 includes a series circuit SC3 in which NMOS 15 and PMOS 16 are connected in series. In the series circuit SC3 included in switch SW3, NMOS 15 and PMOS 16 are arranged in this order from the input node Nip side. That is, the source of NMOS 15 is connected to node N1, and its drain is connected to node N5. The source of PMOS 16 is connected to node N5, and its drain is connected to one terminal of sampling capacitor Csn. Node N5 is an example of an intermediate node, which is the interconnection node between the two MOS transistors 15 and 16 that make up series circuit SC3.

ＮＭＯＳ１５のバックゲートは、そのソースに接続されている。ＰＭＯＳ１６のバックゲートは、そのソースに接続されている。ＮＭＯＳ１５のボディ－ドレイン間には、寄生のＰＮ接合ダイオードである寄生ダイオードＤ１５が存在する。ＰＭＯＳ１６のボディ－ドレイン間には寄生のＰＮ接合ダイオードである寄生ダイオードＤ１６が存在する。ＮＭＯＳ１５およびＰＭＯＳ１６の各ゲートは、制御部４に接続されており、それらのオンオフは制御部４により制御される。 The back gate of NMOS15 is connected to its source. The back gate of PMOS16 is connected to its source. A parasitic PN junction diode, parasitic diode D15, exists between the body and drain of NMOS15. A parasitic PN junction diode, parasitic diode D16, exists between the body and drain of PMOS16. The gates of NMOS15 and PMOS16 are connected to the control unit 4, and their on/off switching is controlled by the control unit 4.

スイッチＳＷ３は、ダイオードＤｃ３を備えている。ダイオードＤｃ３のアノードはノードＮ１に接続されており、そのカソードはノードＮ５に接続されている。このように、ダイオードＤｃ３は、入力ノードＮｉｐとノードＮ５との間に入力ノードＮｉｐ側をアノードとして接続されるものであり、直列回路ＳＣ３を構成するＭＯＳトランジスタのボディ寄生容量を加速充電するための第１ダイオードとして機能する。 Switch SW3 includes diode Dc3. The anode of diode Dc3 is connected to node N1, and its cathode is connected to node N5. Thus, diode Dc3 is connected between input node Nip and node N5, with the input node Nip side serving as the anode, and functions as a first diode for accelerating the charging of the body parasitic capacitance of the MOS transistors that make up series circuit SC3.

スイッチＳＷ４は、ＰＭＯＳ１７およびＮＭＯＳ１８が直列接続された構成の直列回路ＳＣ４を含む。スイッチＳＷ４に含まれる直列回路ＳＣ４では、入力ノードＮｉｎ側からＰＭＯＳ１７およびＮＭＯＳ１８という順の配置となっている。すなわち、ＰＭＯＳ１７のソースはノードＮ２に接続されており、そのドレインはノードＮ６に接続されている。ＮＭＯＳ１８のソースはノードＮ６に接続されており、そのドレインはサンプリング容量Ｃｓｐの一方の端子に接続されている。ノードＮ６は、直列回路ＳＣ４を構成する２つのＭＯＳトランジスタ１７、１８の相互接続ノードである中間ノードの一例である。 Switch SW4 includes a series circuit SC4 in which PMOS 17 and NMOS 18 are connected in series. In the series circuit SC4 included in switch SW4, PMOS 17 and NMOS 18 are arranged in this order from the input node Nin. That is, the source of PMOS 17 is connected to node N2, and its drain is connected to node N6. The source of NMOS 18 is connected to node N6, and its drain is connected to one terminal of sampling capacitor Csp. Node N6 is an example of an intermediate node, which is the interconnection node between the two MOS transistors 17 and 18 that make up series circuit SC4.

ＰＭＯＳ１７のバックゲートは、そのソースに接続されている。ＮＭＯＳ１８のバックゲートは、そのソースに接続されている。ＰＭＯＳ１７のボディ－ドレイン間には、寄生のＰＮ接合ダイオードである寄生ダイオードＤ１７が存在する。ＮＭＯＳ１８のボディ－ドレイン間には寄生のＰＮ接合ダイオードである寄生ダイオードＤ１８が存在する。ＰＭＯＳ１７およびＮＭＯＳ１８の各ゲートは、制御部４に接続されており、それらのオンオフは制御部４により制御される。 The back gate of PMOS17 is connected to its source. The back gate of NMOS18 is connected to its source. A parasitic PN junction diode, parasitic diode D17, exists between the body and drain of PMOS17. A parasitic PN junction diode, parasitic diode D18, exists between the body and drain of NMOS18. The gates of PMOS17 and NMOS18 are connected to the control unit 4, and their on/off switching is controlled by the control unit 4.

スイッチＳＷ４は、ダイオードＤｃ４を備えている。ダイオードＤｃ４のアノードはノードＮ６に接続されており、そのカソードはノードＮ２に接続されている。このように、ダイオードＤｃ４は、入力ノードＮｉｎとノードＮ６との間にノードＮ６側をアノードとして接続されるものであり、直列回路ＳＣ４を構成するＭＯＳトランジスタのボディ寄生容量を加速充電するための第２ダイオードとして機能する。 Switch SW4 includes diode Dc4. The anode of diode Dc4 is connected to node N6, and its cathode is connected to node N2. Thus, diode Dc4 is connected between input node Nin and node N6, with node N6 as its anode, and functions as a second diode for accelerating charging the body parasitic capacitance of the MOS transistors that make up series circuit SC4.

電圧検出回路２において、サンプリング容量Ｃｓｐ、Ｃｓｎを挟んで組電池側に配される回路には、電池セルに重畳される高いコモンモード電圧が印加されるため、それに耐え得る高耐圧の素子が用いられ、その他の回路には低耐圧の素子が用いられている。したがって、スイッチ回路１において、スイッチ部３は相対的に高い電位で動作する高圧側の構成であるとともに、制御部４は相対的に低い電位で動作する低圧側の構成である。 In the voltage detection circuit 2, the circuits located on the battery pack side across the sampling capacitors Csp and Csn are equipped with high-voltage elements that can withstand the high common-mode voltage superimposed on the battery cells, while the other circuits use low-voltage elements. Therefore, in the switch circuit 1, the switch unit 3 is configured on the high-voltage side, operating at a relatively high potential, while the control unit 4 is configured on the low-voltage side, operating at a relatively low potential.

制御部４は、図示しない制御回路から出力される２値の制御信号ｑ１ｄ、ｑ２ｄ、ｑ１ｄｂ、ｑ２ｄｂに基づいてスイッチ部３の動作を制御するものであり且つ前述したようにスイッチ部３とは異なる電位で動作する。上記制御回路は、例えば＋５Ｖの電源電圧の供給を受けて動作するようになっている。そのため、制御信号ｑ１ｄ～ｑ２ｄｂは、そのハイレベルが＋５Ｖになっているとともに、そのロウレベルが０Ｖになっている。 The control unit 4 controls the operation of the switch unit 3 based on binary control signals q1d, q2d, q1db, and q2db output from a control circuit (not shown), and as mentioned above, operates at a different potential from that of the switch unit 3. The control circuit operates by receiving a power supply voltage of, for example, +5V. Therefore, the high level of the control signals q1d to q2db is +5V, and the low level is 0V.

高圧側のスイッチ部３が備えるスイッチＳＷ１～ＳＷ４を構成するＭＯＳトランジスタ１１～１８を、低圧側の制御回路から出力される制御信号ｑ１ｄ～ｑ２ｄｂにより直接駆動することはできない。そのため、制御部４は、駆動容量を介してＭＯＳトランジスタ１１～１８のゲートを駆動することにより、スイッチＳＷ１～ＳＷ４のオンオフを制御する構成となっている。制御部４の具体的な構成は次のようなものとなっている。すなわち、制御部４は、スイッチＳＷ１～ＳＷ４を構成する複数のＭＯＳトランジスタ１１～１８のそれぞれに対応して設けられた複数の駆動容量Ｃｄ１、Ｃｄ２、Ｃｄ３、Ｃｄ４、Ｃｄ５、Ｃｄ６、Ｃｄ７、Ｃｄ８と、駆動回路２０と、を備えている。制御部４は、複数の駆動容量Ｃｄ１～Ｃｄ８を介して複数のＭＯＳトランジスタ１１～１８のそれぞれのゲートを独立して駆動する構成である。 The MOS transistors 11-18 that make up the switches SW1-SW4 of the high-voltage side switch unit 3 cannot be directly driven by the control signals q1d-q2db output from the low-voltage side control circuit. Therefore, the control unit 4 controls the on/off of the switches SW1-SW4 by driving the gates of the MOS transistors 11-18 via drive capacitances. The specific configuration of the control unit 4 is as follows: Specifically, the control unit 4 includes multiple drive capacitances Cd1, Cd2, Cd3, Cd4, Cd5, Cd6, Cd7, and Cd8 that correspond to the multiple MOS transistors 11-18 that make up the switches SW1-SW4, respectively, and a drive circuit 20. The control unit 4 is configured to independently drive the gates of the multiple MOS transistors 11-18 via the multiple drive capacitances Cd1-Cd8.

駆動容量Ｃｄ１は、制御信号ｑ１ｄｂが与えられるノードＮ７とノードＮ８との間に接続されている。ノードＮ８は、スイッチＳＷ１のＰＭＯＳ１２のゲートに接続されている。駆動容量Ｃｄ２は、ノードＮ７とノードＮ９との間に接続されている。ノードＮ９は、スイッチＳＷ２のＰＭＯＳ１３のゲートに接続されている。駆動容量Ｃｄ３は、制御信号ｑ２ｄｂが与えられるノードＮ１０とノードＮ１１との間に接続されている。ノードＮ１１は、スイッチＳＷ３のＰＭＯＳ１６のゲートに接続されている。駆動容量Ｃｄ４は、ノードＮ１０とノードＮ１２との間に接続されている。ノードＮ１２は、スイッチＳＷ４のＰＭＯＳ１７のゲートに接続されている。 Drive capacitance Cd1 is connected between node N7 and node N8, to which control signal q1db is applied. Node N8 is connected to the gate of PMOS 12 of switch SW1. Drive capacitance Cd2 is connected between node N7 and node N9. Node N9 is connected to the gate of PMOS 13 of switch SW2. Drive capacitance Cd3 is connected between node N10 and node N11, to which control signal q2db is applied. Node N11 is connected to the gate of PMOS 16 of switch SW3. Drive capacitance Cd4 is connected between node N10 and node N12. Node N12 is connected to the gate of PMOS 17 of switch SW4.

駆動容量Ｃｄ５は、制御信号ｑ１ｄが与えられるノードＮ１３とノードＮ１４との間に接続されている。ノードＮ１４は、スイッチＳＷ１のＮＭＯＳ１１のゲートに接続されている。駆動容量Ｃｄ６は、ノードＮ１３とノードＮ１５との間に接続されている。ノードＮ１５は、スイッチＳＷ２のＮＭＯＳ１４のゲートに接続されている。駆動容量Ｃｄ７は、制御信号ｑ２ｄが与えられるノードＮ１６とノードＮ１７との間に接続されている。ノードＮ１７は、スイッチＳＷ３のＮＭＯＳ１５のゲートに接続されている。駆動容量Ｃｄ８は、ノードＮ１６とノードＮ１８との間に接続されている。ノードＮ１８は、スイッチＳＷ４のＮＭＯＳ１８のゲートに接続されている。 Drive capacitance Cd5 is connected between node N13 and node N14, to which control signal q1d is applied. Node N14 is connected to the gate of NMOS11 of switch SW1. Drive capacitance Cd6 is connected between node N13 and node N15. Node N15 is connected to the gate of NMOS14 of switch SW2. Drive capacitance Cd7 is connected between node N16 and node N17, to which control signal q2d is applied. Node N17 is connected to the gate of NMOS15 of switch SW3. Drive capacitance Cd8 is connected between node N16 and node N18. Node N18 is connected to the gate of NMOS18 of switch SW4.

駆動回路２０は、スイッチＳＷ１～ＳＷ４を構成するＭＯＳトランジスタ１１～１８の各ゲートのそれぞれに対して、駆動信号Ｓｄ１、Ｓｄ２、Ｓｄ３、Ｓｄ４、Ｓｄ５、Ｓｄ６、Ｓｄ７、Ｓｄ８を供給する。駆動信号Ｓｄ１～Ｓｄ８は、ＭＯＳトランジスタ１１～１８をオフするオフレベルおよびＭＯＳトランジスタ１１～１８をオンするオンレベルのうちいずれかになる２値の信号である。オンレベルおよびオフレベルは、具体的には、次のようなレベルである。 Drive circuit 20 supplies drive signals Sd1, Sd2, Sd3, Sd4, Sd5, Sd6, Sd7, and Sd8 to the gates of MOS transistors 11-18 that make up switches SW1-SW4. Drive signals Sd1-Sd8 are binary signals that take on either an off level that turns MOS transistors 11-18 off or an on level that turns MOS transistors 11-18 on. Specifically, the on and off levels are as follows:

すなわち、駆動対象がＮＭＯＳである場合のオンレベルは、下記（１）式を満たすようなレベルであり、駆動対象がＰＭＯＳである場合のオンレベルは、下記（２）式を満たすようなレベルであり、オフレベルは、下記（３）式を満たすようなレベルである。ただし、ＭＯＳトランジスタのゲート・ソース間電圧をＶＧＳとし、ＭＯＳトランジスタの閾値電圧をＶｔとする。
ＶＧＳ＞Ｖｔ …（１）
ＶＧＳ＜－Ｖｔ …（２）
ＶＧＳ≒０ …（３） That is, when the driving target is an NMOS, the on level is a level that satisfies the following formula (1), when the driving target is a PMOS, the on level is a level that satisfies the following formula (2), and the off level is a level that satisfies the following formula (3), where VGS is the gate-source voltage of the MOS transistor, and Vt is the threshold voltage of the MOS transistor.
VGS>Vt…(1)
VGS<-Vt...(2)
VGS ≒ 0 ... (3)

駆動回路２０は、Ｐチャネル型のＭＯＳトランジスタ２１、２２、２５、２６と、Ｎチャネル型のＭＯＳトランジスタ２３、２４、２７、２８と、ダイオードＤ２１、Ｄ２２、Ｄ２３、Ｄ２４、Ｄ２５、Ｄ２６、Ｄ２７、Ｄ２８と、を備えている。ＰＭＯＳ２１のドレインはノードＮ８に接続されており、そのソースは信号線２９に接続されている。信号線２９は、抵抗Ｒｐ１を介して入力ノードＮｉｐに接続されている。ＰＭＯＳ２１のバックゲートは、そのソースに接続されている。 Driver circuit 20 includes P-channel MOS transistors 21, 22, 25, and 26, N-channel MOS transistors 23, 24, 27, and 28, and diodes D21, D22, D23, D24, D25, D26, D27, and D28. The drain of PMOS 21 is connected to node N8, and its source is connected to signal line 29. Signal line 29 is connected to input node Nip via resistor Rp1. The back gate of PMOS 21 is connected to its source.

ＰＭＯＳ２２のドレインはノードＮ１１に接続されており、そのソースは信号線２９に接続されている。ＰＭＯＳ２２のバックゲートは、そのソースに接続されている。ＰＭＯＳ２１のゲートは、ダイオードＤ２１を順方向に介して信号線２９に接続されているとともに、ノードＮ１１に接続されている。ＰＭＯＳ２２のゲートは、ダイオードＤ２２を順方向に介して信号線２９に接続されているとともに、ノードＮ８に接続されている。 The drain of PMOS22 is connected to node N11, and its source is connected to signal line 29. The back gate of PMOS22 is connected to its source. The gate of PMOS21 is connected to signal line 29 via diode D21 in the forward direction and is also connected to node N11. The gate of PMOS22 is connected to signal line 29 via diode D22 in the forward direction and is also connected to node N8.

上記したように接続されるＰＭＯＳ２１、２２およびダイオードＤ２１、Ｄ２２により、クロスＰＭＯＳ回路３１が構成されている。クロスＰＭＯＳ回路３１は、スイッチＳＷ１、ＳＷ３に対応する入力ノードＮｉｐの電位を基準として駆動信号Ｓｄ１、Ｓｄ３を生成するようになっている。駆動信号Ｓｄ１は、制御信号ｑ１ｄｂを高電位側にレベルシフトした信号となっており、ノードＮ８からスイッチＳＷ１のＰＭＯＳ１２のゲートへと供給される。駆動信号Ｓｄ３は、制御信号ｑ２ｄｂを高電位側にレベルシフトした信号であり、ノードＮ１１からスイッチＳＷ３のＰＭＯＳ１６のゲートへと供給される。 PMOS transistors 21 and 22 and diodes D21 and D22 connected as described above constitute a cross PMOS circuit 31. Cross PMOS circuit 31 generates drive signals Sd1 and Sd3 based on the potential of input nodes Nip corresponding to switches SW1 and SW3. Drive signal Sd1 is a signal obtained by level-shifting control signal q1db to a higher potential, and is supplied from node N8 to the gate of PMOS transistor 12 of switch SW1. Drive signal Sd3 is a signal obtained by level-shifting control signal q2db to a higher potential, and is supplied from node N11 to the gate of PMOS transistor 16 of switch SW3.

ＮＭＯＳ２３のドレインはノードＮ１４に接続されており、そのソースは信号線２９に接続されている。ＮＭＯＳ２３のバックゲートは、そのソースに接続されている。ＮＭＯＳ２４のドレインはノードＮ１７に接続されており、そのソースは信号線２９に接続されている。ＮＭＯＳ２４のバックゲートは、そのソースに接続されている。ＮＭＯＳ２３のゲートは、ダイオードＤ２３を逆方向に介して信号線２９に接続されているとともに、ノードＮ１７に接続されている。ＮＭＯＳ２４のゲートは、ダイオードＤ２４を逆方向に介して信号線２９に接続されているとともに、ノードＮ１４に接続されている。 The drain of NMOS23 is connected to node N14, and its source is connected to signal line 29. The back gate of NMOS23 is connected to its source. The drain of NMOS24 is connected to node N17, and its source is connected to signal line 29. The back gate of NMOS24 is connected to its source. The gate of NMOS23 is connected to signal line 29 via diode D23 in the reverse direction, and is also connected to node N17. The gate of NMOS24 is connected to signal line 29 via diode D24 in the reverse direction, and is also connected to node N14.

上記したように接続されるＮＭＯＳ２３、２４およびダイオードＤ２３、Ｄ２４により、クロスＮＭＯＳ回路３２が構成されている。クロスＮＭＯＳ回路３２は、スイッチＳＷ１、ＳＷ３に対応する入力ノードＮｉｐの電位を基準として駆動信号Ｓｄ５、Ｓｄ７を生成するようになっている。駆動信号Ｓｄ５は、制御信号ｑ１ｄを高電位側にレベルシフトした信号となっており、ノードＮ１４からスイッチＳ１のＮＭＯＳ１１のゲートへと供給される。駆動信号Ｓｄ７は、制御信号ｑ２ｄを高電位側にレベルシフトした信号であり、ノードＮ１７からスイッチＳＷ３のＮＭＯＳ１５のゲートへと供給される。 NMOS transistors 23 and 24 and diodes D23 and D24 connected as described above constitute a cross NMOS circuit 32. The cross NMOS circuit 32 generates drive signals Sd5 and Sd7 based on the potential of the input nodes Nip corresponding to switches SW1 and SW3. Drive signal Sd5 is a signal obtained by level-shifting control signal q1d to the high potential side, and is supplied from node N14 to the gate of NMOS transistor 11 of switch S1. Drive signal Sd7 is a signal obtained by level-shifting control signal q2d to the high potential side, and is supplied from node N17 to the gate of NMOS transistor 15 of switch SW3.

ＰＭＯＳ２５のドレインはノードＮ９に接続されており、そのソースは信号線３０に接続されている。信号線３０は、抵抗Ｒｐ２を介して入力ノードＮｉｎに接続されている。ＰＭＯＳ２５のバックゲートは、そのソースに接続されている。ＰＭＯＳ２６のドレインはノードＮ１２に接続されており、そのソースは信号線３０に接続されている。ＰＭＯＳ２６のバックゲートは、そのソースに接続されている。ＰＭＯＳ２５のゲートは、ダイオードＤ２５を順方向に介して信号線３０に接続されているとともに、ノードＮ１２に接続されている。ＰＭＯＳ２６のゲートは、ダイオードＤ２６を順方向に介して信号線３０に接続されているとともに、ノードＮ９に接続されている。 The drain of PMOS25 is connected to node N9, and its source is connected to signal line 30. Signal line 30 is connected to input node Nin via resistor Rp2. The back gate of PMOS25 is connected to its source. The drain of PMOS26 is connected to node N12, and its source is connected to signal line 30. The back gate of PMOS26 is connected to its source. The gate of PMOS25 is connected to signal line 30 via diode D25 in the forward direction, and is also connected to node N12. The gate of PMOS26 is connected to signal line 30 via diode D26 in the forward direction, and is also connected to node N9.

上記したように接続されるＰＭＯＳ２５、２６およびダイオードＤ２５、Ｄ２６により、クロスＰＭＯＳ回路３３が構成されている。クロスＰＭＯＳ回路３３は、スイッチＳＷ２、ＳＷ４に対応する入力ノードＮｉｎの電位を基準として駆動信号Ｓｄ２、Ｓｄ４を生成するようになっている。駆動信号Ｓｄ２は、制御信号ｑ１ｄｂを高電位側にレベルシフトした信号となっており、ノードＮ９からスイッチＳＷ２のＰＭＯＳ１３のゲートへと供給される。駆動信号Ｓｄ４は、制御信号ｑ２ｄｂを高電位側にレベルシフトした信号であり、ノードＮ１２からスイッチＳＷ４のＰＭＯＳ１７のゲートへと供給される。 PMOS transistors 25 and 26 and diodes D25 and D26 connected as described above constitute a cross PMOS circuit 33. Cross PMOS circuit 33 generates drive signals Sd2 and Sd4 based on the potential of input node Nin corresponding to switches SW2 and SW4. Drive signal Sd2 is a signal obtained by level-shifting control signal q1db to the high potential side, and is supplied from node N9 to the gate of PMOS transistor 13 of switch SW2. Drive signal Sd4 is a signal obtained by level-shifting control signal q2db to the high potential side, and is supplied from node N12 to the gate of PMOS transistor 17 of switch SW4.

ＮＭＯＳ２７のドレインはノードＮ１５に接続されており、そのソースは信号線３０に接続されている。ＮＭＯＳ２７のバックゲートは、そのソースに接続されている。ＮＭＯＳ２８のドレインはノードＮ１８に接続されており、そのソースは信号線３０に接続されている。ＮＭＯＳ２８のバックゲートは、そのソースに接続されている。ＮＭＯＳ２７のゲートは、ダイオードＤ２７を逆方向に介して信号線３０に接続されているとともに、ノードＮ１８に接続されている。ＮＭＯＳ２８のゲートは、ダイオードＤ２８を逆方向に介して信号線３０に接続されているとともに、ノードＮ１５に接続されている。 The drain of NMOS27 is connected to node N15, and its source is connected to signal line 30. The back gate of NMOS27 is connected to its source. The drain of NMOS28 is connected to node N18, and its source is connected to signal line 30. The back gate of NMOS28 is connected to its source. The gate of NMOS27 is connected to signal line 30 via diode D27 in the reverse direction, and is also connected to node N18. The gate of NMOS28 is connected to signal line 30 via diode D28 in the reverse direction, and is also connected to node N15.

上記したように接続されるＮＭＯＳ２７、２８およびダイオードＤ２７、Ｄ２８により、クロスＮＭＯＳ回路３４が構成されている。クロスＮＭＯＳ回路３４は、スイッチＳＷ２、ＳＷ４に対応する入力ノードＮｉｎの電位を基準として駆動信号Ｓｄ６、Ｓｄ８を生成するようになっている。駆動信号Ｓｄ６は、制御信号ｑ１ｄを高電位側にレベルシフトした信号となっており、ノードＮ１５からスイッチＳＷ２のＮＭＯＳ１４のゲートへと供給される。駆動信号Ｓｄ８は、制御信号ｑ２ｄを高電位側にレベルシフトした信号であり、ノードＮ１８からスイッチＳＷ４のＮＭＯＳ１８のゲートへと供給される。 NMOS transistors 27 and 28 and diodes D27 and D28 connected as described above constitute a cross NMOS circuit 34. The cross NMOS circuit 34 generates drive signals Sd6 and Sd8 based on the potential of input node Nin corresponding to switches SW2 and SW4. Drive signal Sd6 is a signal obtained by level-shifting control signal q1d to the high potential side, and is supplied from node N15 to the gate of NMOS transistor 14 of switch SW2. Drive signal Sd8 is a signal obtained by level-shifting control signal q2d to the high potential side, and is supplied from node N18 to the gate of NMOS transistor 18 of switch SW4.

次に、上記構成のスイッチ回路１による動作について説明する。
制御部４は、スイッチＳＷ１、ＳＷ２と、スイッチＳＷ３、ＳＷ４と、を相補的にオンオフさせるように制御する。なお、本明細書における「相補的にオンオフさせる」とは、双方のスイッチがオフする期間、いわゆるデッドタイムを設けるケースを除外するものではない。以下、スイッチＳＷ１、ＳＷ２がオンされるとともにスイッチＳＷ３、ＳＷ４がオフされる期間のことをサンプル期間と称するとともに、スイッチＳＷ１、ＳＷ２がオフされるとともにスイッチＳＷ３、ＳＷ４がオンされる期間のことをホールド期間と称することがある。 Next, the operation of the switch circuit 1 having the above configuration will be described.
The control unit 4 controls the switches SW1 and SW2 and the switches SW3 and SW4 to turn on and off complementarily. Note that in this specification, "turning on and off complementarily" does not exclude the case where a period during which both switches are off, i.e., a so-called dead time, is provided. Hereinafter, the period during which the switches SW1 and SW2 are on and the switches SW3 and SW4 are off will be referred to as a sample period, and the period during which the switches SW1 and SW2 are off and the switches SW3 and SW4 are on will be referred to as a hold period.

上記構成のスイッチ回路１では、サンプル期間には、入力ノードＮｉｐ、Ｎｉｎの各電圧Ｖｉｎｐ、Ｖｉｎｎによりサンプリング容量Ｃｓｐ、Ｃｓｎが充電される、つまり入力ノードＮｉｐ、Ｎｉｎの各電圧Ｖｉｎｐ、Ｖｉｎｎがサンプリング容量Ｃｓｐ、Ｃｓｎによりサンプリングされる。また、上記構成のスイッチ回路１では、ホールド期間には、サンプリング容量Ｃｓｐ、Ｃｓｎに蓄積された電荷が後段の回路へと転送される。 In the switch circuit 1 configured as described above, during the sample period, the sampling capacitors Csp and Csn are charged by the voltages Vinp and Vinn of the input nodes Nip and Nin, respectively. In other words, the voltages Vinp and Vinn of the input nodes Nip and Nin are sampled by the sampling capacitors Csp and Csn. Furthermore, in the switch circuit 1 configured as described above, during the hold period, the charge accumulated in the sampling capacitors Csp and Csn is transferred to the subsequent circuit.

サンプル期間およびホールド期間のそれぞれにおいて、駆動回路２０は、次のように動作する。すなわち、サンプル期間では、駆動回路２０は、ＮＭＯＳ１１、１４およびＰＭＯＳ１２、１３のゲートにオンレベルの駆動信号を与える、つまりＮＭＯＳ１１、１４のゲートを正側に駆動するとともにＰＭＯＳ１２、１３のゲートを負側に駆動する。これにより、駆動回路２０は、直列回路ＳＣ１を構成する２つのＭＯＳトランジスタ１１、１２の両方をオン駆動するとともに直列回路ＳＣ２を構成する２つのＭＯＳトランジスタ１３、１４の両方をオン駆動し、スイッチＳＷ１、ＳＷ２をオン状態とする。 During the sample period and hold period, the drive circuit 20 operates as follows. That is, during the sample period, the drive circuit 20 supplies an on-level drive signal to the gates of NMOS 11, 14 and PMOS 12, 13, i.e., drives the gates of NMOS 11, 14 positively and the gates of PMOS 12, 13 negatively. As a result, the drive circuit 20 turns on both of the two MOS transistors 11, 12 that make up the series circuit SC1 and both of the two MOS transistors 13, 14 that make up the series circuit SC2, turning on switches SW1 and SW2.

このとき、クロスＰＭＯＳ回路３１、３３およびクロスＮＭＯＳ回路３２、３４において該当するＭＯＳトランジスタがオンとなる。そのため、サンプル期間では、駆動回路２０は、ＮＭＯＳ１５、１８およびＰＭＯＳ１６、１７のゲートにオフレベルの駆動信号を与える、つまりＮＭＯＳ１５、１８およびＰＭＯＳ１６、１７のゲート・ソース間電圧ＶＧＳを略０Ｖにし、スイッチＳＷ３、ＳＷ４をオフ状態とする。一方、ホールド期間では、サンプル期間に対して制御信号ｑ１ｄｂ、ｑ２ｄｂ、ｑ１ｄ、ｑ２ｄが反転することから、駆動回路２０は、サンプル期間とは逆の動作を行い、スイッチＳＷ１、ＳＷ２をオフ状態とするとともに、スイッチＳＷ３、ＳＷ４をオン状態とする。 At this time, the corresponding MOS transistors in cross PMOS circuits 31, 33 and cross NMOS circuits 32, 34 are turned on. Therefore, during the sample period, drive circuit 20 supplies an off-level drive signal to the gates of NMOS 15, 18 and PMOS 16, 17. In other words, the gate-source voltage VGS of NMOS 15, 18 and PMOS 16, 17 is set to approximately 0 V, and switches SW3 and SW4 are turned off. On the other hand, during the hold period, control signals q1db, q2db, q1d, and q2d are inverted relative to the sample period, so drive circuit 20 operates in the opposite manner to the sample period, turning switches SW1 and SW2 off and switches SW3 and SW4 on.

以上説明した本実施形態によれば、次のような効果が得られる。
本実施形態のスイッチ回路１は、従来技術と同様のＣＣＳＷ回路の構成を前提としたうえで、スイッチＳＷ１～ＳＷ４をＰＭＯＳおよびＮＭＯＳが直列接続された構成の直列回路ＳＣ１～ＳＣ４を含むようにするとともに、ＭＯＳトランジスタのバックゲートを、そのソースに接続する、という特徴的な構成を有している。 According to the present embodiment described above, the following effects can be obtained.
The switch circuit 1 of this embodiment is premised on the configuration of a CCSW circuit similar to that of the prior art, and has a characteristic configuration in which the switches SW1 to SW4 include series circuits SC1 to SC4 in which a PMOS and an NMOS are connected in series, and the back gates of the MOS transistors are connected to their sources.

このような構成によれば、スイッチＳＷ１～ＳＷ４がオフされた状態でスイッチＳＷ１～ＳＷ４の両端子の電圧が正負反転したとしても、ＰＭＯＳおよびＮＭＯＳのうちいずれかの寄生のＰＮ接合ダイオードが逆方向になることからスイッチＳＷ１～ＳＷ４のオフ状態が維持され、その結果、誤動作なくスイッチＳＷ１～ＳＷ４のオンオフを正常に制御することができる。また、上記構成によれば、従来技術のようなマキシムセレクタおよびミニマムセレクタが不要であることから、従来技術に比べて回路規模を小さく抑えることができるとともに、次のような効果も得られる。 With this configuration, even if the voltages at both ends of switches SW1 to SW4 are reversed while the switches SW1 to SW4 are off, the parasitic PN junction diode of either the PMOS or NMOS will be reversed, maintaining the off state of switches SW1 to SW4. As a result, the on/off of switches SW1 to SW4 can be controlled normally without malfunction. Furthermore, because the above configuration does not require a maximum selector and minimum selector as in conventional technology, the circuit size can be kept smaller than in conventional technology, and the following advantages are also achieved.

すなわち、上記構成によれば、ダイオードの順方向電圧ＶＦによる電圧損失が無いため、ゲート電位追従性が向上する。そのため、上記構成によれば、駆動容量Ｃｄ１～Ｃｄ８として比較的小さい容量値の容量を用いたとしても、ＭＯＳトランジスタのゲート駆動に十分なゲート・ソース間電圧ＶＧＳの振幅が確保され、例えば高周波雑音が重畳してスイッチの電位が揺れている場合であっても、安定してスイッチＳＷ１～ＳＷ４をオンオフ制御することができる。したがって、本実施形態によれば、回路規模の増大を招くことなく、誤動作の発生を防止することができるという優れた効果が得られる。 In other words, with the above configuration, there is no voltage loss due to the diode forward voltage VF, improving gate potential tracking. Therefore, with the above configuration, even if relatively small capacitance values are used for the drive capacitances Cd1 to Cd8, the amplitude of the gate-source voltage VGS is ensured to be sufficient to drive the gates of the MOS transistors. Even when high-frequency noise is superimposed and the switch potential fluctuates, for example, the switches SW1 to SW4 can be stably controlled on and off. Therefore, this embodiment provides the excellent effect of preventing malfunctions without increasing the circuit size.

以下では、本実施形態により得られる効果について、従来技術との比較を交えながら、より詳細に説明する。なお、以下では、スイッチＳＷ１～ＳＷ４を構成する２つのＭＯＳトランジスタのうち入力ノードＮｉｐ、Ｎｉｎ側に配置されたＭＯＳトランジスタ１１、１３、１５、１７のことを第１ＭＯＳトランジスタと称することがあるとともに、サンプリング容量Ｃｓｐ、Ｃｓｎ側に配置されたＭＯＳトランジスタ１２、１４、１６、１８のことを第２ＭＯＳトランジスタと称することがある。 The effects obtained by this embodiment will be explained in more detail below, including a comparison with conventional technology. Note that, hereinafter, of the two MOS transistors that make up switches SW1 to SW4, MOS transistors 11, 13, 15, and 17 located on the input nodes Nip and Nin will sometimes be referred to as first MOS transistors, and MOS transistors 12, 14, 16, and 18 located on the sampling capacitors Csp and Csn will sometimes be referred to as second MOS transistors.

通常、ＭＯＳトランジスタのボディバイアス効果を抑えるためには、ボディ電位をソース電位と同電位にするのが望ましい。しかし、スイッチＳＷ１～ＳＷ４が単一のＭＯＳトランジスタだけで構成されている場合、単に各ＭＯＳトランジスタのボディとソースをショートすると、入力ノードＮｉｐ、Ｎｉｎ間の電位差の正負が反転した場合、ボディ－ドレイン間に存在する寄生のＰＮ接合ダイオードが順方向に導通してしまい、スイッチＳＷ１～ＳＷ４のオフ状態を維持できなくなる。 Normally, to suppress the body bias effect of a MOS transistor, it is desirable to make the body potential the same as the source potential. However, if switches SW1 to SW4 are composed of only a single MOS transistor, simply shorting the body and source of each MOS transistor will cause the parasitic PN junction diode between the body and drain to conduct in the forward direction if the potential difference between input nodes Nip and Nin is reversed, making it impossible to maintain the off state of switches SW1 to SW4.

例えば、スイッチＳＷ１およびＳＷ３が単一のＰＭＯＳで構成されているとともに、スイッチＳＷ２およびＳＷ４が単一のＮＭＯＳで構成されているとすると、入力ノードＮｉｐ、Ｎｉｎ間の電位差の関係が「電圧Ｖｉｎｐ＞電圧Ｖｉｎｎ」である場合、つまり正入力の場合にはスイッチＳＷ１～ＳＷ４を正常にオンオフ動作させることができるものの、「電圧Ｖｉｎｐ＜電圧Ｖｉｎｎ」である場合、つまり負入力の場合にはスイッチＳＷ１～ＳＷ４のオフ状態を維持することができない。 For example, if switches SW1 and SW3 are configured with a single PMOS and switches SW2 and SW4 are configured with a single NMOS, when the potential difference between input nodes Nip and Nin is "Voltage Vinp > Voltage Vinn," that is, when there is a positive input, switches SW1 to SW4 can be turned on and off normally. However, when "Voltage Vinp < Voltage Vinn," that is, when there is a negative input, switches SW1 to SW4 cannot be maintained in the off state.

一方、特許文献１記載の従来技術では、マキシムセレクタ回路およびミニマムセレクタ回路を用いることにより、ＰＭＯＳのボディ電位をマキシム電位に固定するとともにＮＭＯＳのボディ電位をミニマム電位に固定し、寄生のＰＮ接合ダイオードが誤ってオンすることを防止している。誤オンしないようになっている。これに対し、本実施形態のスイッチ回路１では、入力ノードＮｉｐ、Ｎｉｎ間の電位差の正負が反転しても、スイッチＳＷ１～ＳＷ４を構成するＮＭＯＳおよびＰＭＯＳの２種類のＭＯＳトランジスタのうちいずれかのボディ－ドレイン間のＰＮ接合が逆方向となってスイッチＳＷ１～ＳＷ４のオフ状態を維持することができる。そのため、本実施形態によれば、従来技術のようなマキシムセレクタおよびミニマムセレクタが不要となる。 On the other hand, the prior art described in Patent Document 1 uses a maximum selector circuit and a minimum selector circuit to fix the body potential of the PMOS to a maximum potential and the body potential of the NMOS to a minimum potential, preventing the parasitic PN junction diode from accidentally turning on. This prevents erroneous turn-on. In contrast, in switch circuit 1 of this embodiment, even if the potential difference between input nodes Nip and Nin reverses, the PN junction between the body and drain of one of the two types of MOS transistors, NMOS and PMOS, that make up switches SW1 to SW4 is reversed, allowing switches SW1 to SW4 to remain off. Therefore, this embodiment eliminates the need for a maximum selector and a minimum selector as in the prior art.

また、従来技術では、マキシムセレクタおよびミニマムセレクタにより選択された電位は、実際のマキシム電位およびミニマム電位に対してダイオードの順方向電圧ＶＦ分だけシフトした電位となる。一方、本実施形態のスイッチ回路１では、第１ＭＯＳトランジスタの各ボディは、それらの各ソース端子に接続されている。また、この場合、第１ＭＯＳトランジスタのゲートの昇圧基準および降圧基準となるクロスＮＭＯＳ回路３２およびクロスＰＭＯＳ回路３３の共通のソースも、上記した各ソース端子に接続されている。 Furthermore, in conventional technology, the potentials selected by the maximum selector and minimum selector are potentials shifted by the diode forward voltage VF relative to the actual maximum and minimum potentials. In contrast, in the switch circuit 1 of this embodiment, the bodies of the first MOS transistors are connected to their respective source terminals. In this case, the common sources of the cross NMOS circuit 32 and the cross PMOS circuit 33, which serve as the boost and drop references for the gates of the first MOS transistors, are also connected to the above-mentioned respective source terminals.

具体的には、クロスＮＭＯＳ回路３２のＮＭＯＳ２３、２４の各ソースは、信号線２９、ひいてはＭＯＳトランジスタ１１、１５のソース端子に接続されている。また、クロスＰＭＯＳ回路３３のＰＭＯＳ２５、２６の各ソースは、信号線３０、ひいてはＭＯＳトランジスタ１３、１７のソース端子に接続されている。このような構成において、制御部４の駆動回路２０は、上記したソースの電位を基準として各ＭＯＳトランジスタのゲート電位を、それぞれに対応して設けられた独立の駆動容量Ｃｄ１～Ｃｄ８を介して、低電位側から昇圧駆動、つまりオン駆動および降圧駆動、つまりオフ駆動するため、従来技術のようにダイオードの順方向電圧ＶＦ分の電圧降下がない。 Specifically, the sources of NMOS transistors 23 and 24 in cross NMOS circuit 32 are connected to signal line 29 and, therefore, to the source terminals of MOS transistors 11 and 15. Furthermore, the sources of PMOS transistors 25 and 26 in cross PMOS circuit 33 are connected to signal line 30 and, therefore, to the source terminals of MOS transistors 13 and 17. In this configuration, drive circuit 20 of control unit 4 boosts the gate potential of each MOS transistor from the low potential side (i.e., turns it on) and bucks it (i.e., turns it off) via independent drive capacitances Cd1 to Cd8 provided corresponding to each transistor, using the source potential as a reference. Therefore, there is no voltage drop equivalent to the diode forward voltage VF as in conventional technology.

そのため、本実施形態によれば、駆動容量Ｃｄ１～Ｃｄ８として比較的小さい容量値の容量を用いたとしても、効率良くゲート駆動に十分な電圧ＶＧＳの振幅を確保することができる。また、本実施形態によれば、入力ノードＮｉｐ、Ｎｉｎ間に電位差がある場合でも、スイッチＳＷ１～ＳＷ４を構成する各ＭＯＳトランジスタ１１～１８の各ゲートを独立した駆動容量Ｃｄ１～Ｃｄ８を介して駆動する構成になっているため、各ＭＯＳトランジスタ１１～１８をオンオフ駆動するために十分な電圧ＶＧＳの振幅を確保することができる。 As a result, according to this embodiment, even if drive capacitances Cd1 to Cd8 with relatively small capacitance values are used, it is possible to ensure a voltage VGS amplitude sufficient for efficient gate drive. Furthermore, according to this embodiment, even if there is a potential difference between input nodes Nip and Nin, the gates of MOS transistors 11 to 18 that make up switches SW1 to SW4 are driven via independent drive capacitances Cd1 to Cd8, so it is possible to ensure a voltage VGS amplitude sufficient to turn each MOS transistor 11 to 18 on and off.

さらに、本実施形態によれば、次のような効果も得られる。すなわち、従来技術におけるマキシムセレクタおよびミニマムセレクタでは、ダイオードを順方向に介してＭＯＳトランジスタのボディの寄生容量を充放電するようになっていた。これに対し、本実施形態では、ＭＯＳトランジスタによりボディの寄生容量を充放電するようになっており、ダイオードを介した充放電ではないことから、従来技術に比べ電位追従性が格段に向上する。 Furthermore, this embodiment also provides the following effect. In the maximum selector and minimum selector of the prior art, the parasitic capacitance of the body of the MOS transistor is charged and discharged via a diode in the forward direction. In contrast, in this embodiment, the parasitic capacitance of the body is charged and discharged by the MOS transistor, and since charging and discharging is not via a diode, potential tracking is significantly improved compared to the prior art.

本実施形態では、第１ＭＯＳトランジスタのソースに、クロスＰＭＯＳ回路３１、３３およびクロスＮＭＯＳ回路３２、３４の各ＭＯＳトランジスタの共通のソースが接続されている。そのため、本実施形態では、スイッチＳＷ１～ＳＷ４のオフ時には、クロスＰＭＯＳ回路３１、３３およびクロスＮＭＯＳ回路３２、３４内の対応するＭＯＳトランジスタがオンして、スイッチＳＷ１～ＳＷ４を構成するＰＭＯＳおよびＮＭＯＳの両方のゲート電位が第１ＭＯＳトランジスタのソース電位に精度および応答性良く追従する。 In this embodiment, the common sources of the MOS transistors in the cross PMOS circuits 31, 33 and the cross NMOS circuits 32, 34 are connected to the source of the first MOS transistor. Therefore, in this embodiment, when switches SW1 to SW4 are off, the corresponding MOS transistors in the cross PMOS circuits 31, 33 and the cross NMOS circuits 32, 34 are turned on, and the gate potentials of both the PMOS and NMOS transistors that make up switches SW1 to SW4 follow the source potential of the first MOS transistor with good precision and responsiveness.

したがって、本実施形態によれば、入力に高周波雑音が重畳するなど入力電位の急激な変動があっても、スイッチＳＷ１～ＳＷ４を構成するＰＭＯＳおよびＮＭＯＳのうちどちらか一方がオフ状態を維持して誤オンを防止することができる。また、本実施形態のスイッチ回路１によれば、車載環境のような雑音環境でも誤動作の発生を防止することができるとともに、雑音イミュニティ性能を向上することができるという優れた効果が得られる。 Accordingly, according to this embodiment, even if there is a sudden fluctuation in the input potential, such as when high-frequency noise is superimposed on the input, one of the PMOS and NMOS that make up switches SW1 to SW4 remains in the off state, preventing erroneous turn-on. Furthermore, switch circuit 1 of this embodiment has the excellent effect of preventing malfunctions even in noisy environments such as in-vehicle environments, and improving noise immunity performance.

本実施形態では、スイッチＳＷ１、ＳＷ３に含まれる直列回路ＳＣ１、ＳＣ３では、入力ノードＮｉｐ側から「ＮＭＯＳ１１、１５→ＰＭＯＳ１２、１６」という順の配置となっている。また、本実施形態では、スイッチＳＷ２、ＳＷ４に含まれる直列回路ＳＣ２、ＳＣ４では、入力ノードＮｉｎ側から「ＰＭＯＳ１３、１７→ＮＭＯＳ１４、１８」という順の配置となっている。このような配置を採用した構成によれば、次のような効果が得られる。 In this embodiment, in the series circuits SC1 and SC3 included in the switches SW1 and SW3, the arrangement from the input node Nip side is "NMOS 11, 15 → PMOS 12, 16" in this order. Also, in this embodiment, in the series circuits SC2 and SC4 included in the switches SW2 and SW4, the arrangement from the input node Nin side is "PMOS 13, 17 → NMOS 14, 18" in this order. A configuration employing such an arrangement provides the following effects.

すなわち、上記構成によれば、中間ノードであるノードＮ３～Ｎ６に接続される第２ＭＯＳトランジスタのボディ電位とソース電位の変動が比較的小さく抑えられるため、スイッチＳＷ１～ＳＷ４がオフからオンに転じるときにおける入力ノードＮｉｐ、Ｎｉｎ側からの寄生容量の充放電量が小さくなる。なお、この充放電量は、その平均を取れば入力リーク電流となる。また、上記構成によれば、駆動容量Ｃｄ１～Ｃｄ８の容量値が比較的小さい場合であっても、十分なゲート駆動振幅が得られ易いというメリットがある。 In other words, with the above configuration, fluctuations in the body potential and source potential of the second MOS transistors connected to intermediate nodes N3 to N6 are kept relatively small, reducing the amount of charge and discharge of parasitic capacitance from input nodes Nip and Nin when switches SW1 to SW4 switch from off to on. The average of this charge and discharge amounts equals the input leakage current. Furthermore, with the above configuration, there is the advantage that sufficient gate drive amplitude is easily obtained even when the capacitance values of drive capacitances Cd1 to Cd8 are relatively small.

なお、スイッチＳＷ１～ＳＷ４に含まれる直列回路ＳＣ１～ＳＣ４の２つのＭＯＳトランジスタの配置を本実施形態とは逆の配置にした比較例の場合、スイッチＳＷ１～ＳＷ４のオフ時に第２ＭＯＳトランジスタのボディ－ドレイン間のＰＮ接合を通してボディの寄生容量が毎回放電され、ボディ電位の変動が大きくなってしまう。その結果、比較例の構成では、充放電電流、つまり入力リーク電流が大きくなる、スイッチＳＷ１～ＳＷ４がオフからオンに転じるときにおけるゲート振幅が小さくなる、などの欠点がある。これに対し、本実施形態の構成によれば、このような欠点をいずれも解消することができる。 In a comparative example in which the arrangement of the two MOS transistors in the series circuits SC1 to SC4 included in the switches SW1 to SW4 is reversed from that of this embodiment, the body parasitic capacitance is discharged through the body-drain PN junction of the second MOS transistor every time the switches SW1 to SW4 are turned off, resulting in large fluctuations in the body potential. As a result, the configuration of the comparative example has drawbacks such as large charge/discharge currents, i.e., input leakage currents, and small gate amplitudes when the switches SW1 to SW4 switch from off to on. In contrast, the configuration of this embodiment can eliminate all of these drawbacks.

また、本実施形態の構成によれば、スイッチＳＷ１～ＳＷ４がオフからオンに転じるとき、第２ＭＯＳトランジスタの過渡的な電圧ＶＧＳ変動が抑えられる、つまり電圧ＶＧＳの変動のピーク値が小さく抑えられる。そのため、本実施形態のスイッチ回路１によれば、スイッチＳＷ１～ＳＷ４を構成するＭＯＳトランジスタのゲート酸化膜ストレスが緩和され、長期信頼性の高いＣＣＳＷ回路を実現することができる。 Furthermore, with the configuration of this embodiment, when switches SW1 to SW4 switch from off to on, transient voltage VGS fluctuations of the second MOS transistor are suppressed, meaning the peak value of voltage VGS fluctuations is kept small. Therefore, with switch circuit 1 of this embodiment, gate oxide film stress in the MOS transistors that make up switches SW1 to SW4 is alleviated, making it possible to realize a CCSW circuit with high long-term reliability.

例えば、電圧Ｖｉｎｐ、Ｖｉｎｎが下記（４）式により表される関係であるとともに、スイッチ駆動振幅が５Ｖ／０Ｖであるとして、スイッチＳＷ１、ＳＷ２がオフからオンに転じるとともにスイッチＳＷ３、ＳＷ４がオンからオフに転じる場合を考える。
Ｖｉｎｐ＝Ｖｉｎｎ＋５Ｖ …（４） For example, consider a case where the voltages Vinp and Vinn have the relationship expressed by the following equation (4), the switch drive amplitude is 5 V/0 V, and the switches SW1 and SW2 are turned from off to on, and the switches SW3 and SW4 are turned from on to off.
Vinp=Vinn+5V…(4)

このとき、寄生容量が無視できる程度に十分に小さいとすると、ＮＭＯＳ１２のゲート電位が「Ｖｉｎｐ」から「Ｖｉｎｐ＋５Ｖ」になるとともに、ＰＭＯＳ１１のゲート電位は「Ｖｉｎｐ」から「Ｖｉｎｐ－５Ｖ」になることにより、スイッチＳＷ１がオンし、その左側の電位が「Ｖｉｎｎ」から「Ｖｉｎｐ」に上昇する。 At this time, assuming that the parasitic capacitance is small enough to be negligible, the gate potential of NMOS12 changes from "Vinp" to "Vinp+5V", and the gate potential of PMOS11 changes from "Vinp" to "Vinp-5V", turning on switch SW1 and causing the potential on its left side to rise from "Vinn" to "Vinp".

ここで、仮にスイッチＳＷ１を構成する２つのＭＯＳトランジスタが本実施形態とは逆の配置、つまり入力ノードＮｉｐ側から「ＰＭＯＳ→ＮＭＯＳ」という順の配置であるとすると、次のような問題が生じるおそれがある。すなわち、このような逆の配置では、スイッチＳＷ１のオフ状態で第２トランジスタであるＮＭＯＳ全体がＶｉｎｎ電位に下がっている状態から、スイッチＳＷ１がオフからオンに転じて急激にＮＭＯＳのゲート電位が「Ｖｉｎｐ」から「Ｖｉｎｐ＋５Ｖ」に上昇すると、この過渡状態の初期時において、電圧ＶＧＳが下記（５）式に示すような電圧になることが懸念される。
ＶＧＳ≒（Ｖｉｎｐ＋５Ｖ）－Ｖｉｎｎ＝（Ｖｉｎｐ－Ｖｉｎｎ）＋５Ｖ＞５Ｖ
…（５） Here, if the two MOS transistors constituting the switch SW1 were arranged in the reverse order to that of this embodiment, that is, in the order of "PMOS → NMOS" from the input node Nip side, the following problem could arise: That is, in such an inverted arrangement, when the switch SW1 is in the off state and the entire NMOS, which is the second transistor, drops to the Vinn potential, and then the switch SW1 turns from off to on and the gate potential of the NMOS suddenly rises from "Vinp" to "Vinp+5V," there is a concern that the voltage VGS will become a voltage as shown in the following equation (5) at the beginning of this transient state.
VGS≒(Vinp+5V)-Vinn=(Vinp-Vinn)+5V>5V
…(5)

これに対し、本実施形態の配置によれば、スイッチＳＷ１がオフ状態でも第１トランジスタであるＮＭＯＳ１１のソースはＶｉｎｐの電位であり、そのドレインもＶｉｎｐの電位近傍のままであり、第２トランジスタであるＰＭＯＳ１２がオフ状態を維持する。そのため、本実施形態の配置によれば、スイッチＳＷ１がオフからオンに遷移する過渡状態においても、ＮＭＯＳ１１およびＰＭＯＳ１２のいずれの電圧ＶＧＳも±５Ｖを超えることはない。 In contrast, with the arrangement of this embodiment, even when switch SW1 is in the off state, the source of the first transistor NMOS11 is at the potential of Vinp, and its drain also remains near the potential of Vinp, causing the second transistor PMOS12 to remain in the off state. Therefore, with the arrangement of this embodiment, even in the transient state in which switch SW1 transitions from off to on, the voltage VGS of neither NMOS11 nor PMOS12 exceeds ±5V.

スイッチＳＷ２～ＳＷ４についても、本実施形態の配置によれば、スイッチＳＷ１と同様、過渡状態において２つのＭＯＳトランジスタのいずれの電圧ＶＧＳも±５Ｖを超えることなく、オフからオンへと遷移させることができる。このように、本実施形態によれば、スイッチＳＷ１～ＳＷ４を構成するＭＯＳトランジスタの電圧ＶＧＳに例えば±５Ｖといったゲート耐圧を超えるような電圧が加わることがなくなることから、長期信頼性を損なうことなく、スイッチＳＷ１～ＳＷ４を構成する各ＭＯＳトランジスタを駆動することができる。 With the arrangement of this embodiment, switches SW2 to SW4 can also transition from off to on in a transient state, similar to switch SW1, without the voltage VGS of either of the two MOS transistors exceeding ±5V. In this way, with this embodiment, a voltage exceeding the gate breakdown voltage, such as ±5V, is not applied to the voltage VGS of the MOS transistors that make up switches SW1 to SW4, so each MOS transistor that makes up switches SW1 to SW4 can be driven without compromising long-term reliability.

また、従来技術では、一方の入力ノードに接続されるＭＯＳトランジスタおよび他方の入力ノードに接続されるＭＯＳトランジスタを１つの駆動容量を兼用する形で用いて駆動する構成、つまり駆動容量を２つの入力ノードで兼用する構成となっている。そのため、従来技術では、２つの入力ノード間の電位差が大きくなると、一方のＭＯＳトランジスタについて電圧ＶＧＳを十分に確保することができず、そのＭＯＳトランジスタをオンできないことがある。これに対し、本実施形態では、複数の駆動容量Ｃｄ１～Ｃｄ８を介して複数のＭＯＳトランジスタＭ１１～Ｍ１８のそれぞれのゲートを独立して駆動する構成であるため、入力ノードＮｉｐ、Ｎｉｎ間の電位差が大きくなってもＭＯＳトランジスタＭ１１～Ｍ１８について電圧ＶＧＳを十分に確保して確実にオンすることができる。 Furthermore, in the prior art, a MOS transistor connected to one input node and a MOS transistor connected to the other input node are driven using a single shared drive capacitance, meaning that the drive capacitance is shared by two input nodes. Therefore, in the prior art, when the potential difference between the two input nodes becomes large, it is sometimes impossible to ensure a sufficient voltage VGS for one of the MOS transistors, preventing that MOS transistor from turning on. In contrast, in this embodiment, the gates of multiple MOS transistors M11 to M18 are driven independently via multiple drive capacitances Cd1 to Cd8, so that a sufficient voltage VGS can be ensured for MOS transistors M11 to M18, ensuring that they can be reliably turned on, even if the potential difference between input nodes Nip and Nin becomes large.

本実施形態では、スイッチＳＷ１～ＳＷ４は、直列回路ＳＣ１～ＳＣ４を構成するＭＯＳトランジスタのボディ寄生容量を加速充電するためのダイオードＤｃ１～Ｄｃ４を備えている。このような構成によれば、ＭＯＳトランジスタの電圧ＶＧＳの応答性、つまりＭＯＳトランジスタの駆動に関する応答性を一層向上させることができる。 In this embodiment, switches SW1 to SW4 are equipped with diodes Dc1 to Dc4 for accelerating the charging of the body parasitic capacitance of the MOS transistors that make up series circuits SC1 to SC4. This configuration further improves the responsiveness of the MOS transistor voltage VGS, i.e., the responsiveness of the MOS transistors when driven.

（第２実施形態）
以下、第２実施形態について図２および図３を参照して説明する。
図２に示すように、本実施形態のΔΣ変調器４１は、第１実施形態において説明したスイッチ回路１およびサンプリング容量Ｃｓｐ、Ｃｓｎを用いた構成となっている。ΔΣ変調器４１は、上記構成に加え、マルチビットＤ／Ａ変換器４２、４３、パッシブ積分器４４、オフセットキャンセル回路４５、プリアンプ４６、量子化器４７、ディジタル積分器４８、デジタルマルチビット量子化器４９などを備えた周知の構成であり、その各部の説明については省略する。 Second Embodiment
The second embodiment will be described below with reference to FIGS.
2, the ΔΣ modulator 41 of this embodiment has a configuration that uses the switch circuit 1 and sampling capacitors Csp and Csn described in the first embodiment. In addition to the above components, the ΔΣ modulator 41 has a well-known configuration that includes multi-bit D/A converters 42 and 43, a passive integrator 44, an offset cancellation circuit 45, a preamplifier 46, a quantizer 47, a digital integrator 48, and a digital multi-bit quantizer 49, and a description of each of these components will be omitted.

ΔΣ変調器４１は、入力ノードＮｉｐ、Ｎｉｎを介して入力されるアナログ信号である差動の電圧Ｖｉｎｐ、Ｖｉｎｎをデジタル値である出力信号ＤＯＵＴに変換するΔΣ型のＡ／Ｄ変換器として機能する。上記構成における各回路は、フェーズφ１Ｄ、φ２Ｄのノンオーバーラップクロックにより動作する。このようなノンオーバーラップクロックとしては、具体的には図３に示すように「ノンオーバラップ２相＋ディレイドクロック」を採用することができる。 The ΔΣ modulator 41 functions as a ΔΣ A/D converter that converts the differential voltages Vinp and Vinn, which are analog signals input via input nodes Nip and Nin, into an output signal DOUT, which is a digital value. Each circuit in the above configuration operates using non-overlapping clocks of phases φ1D and φ2D. Specifically, such non-overlapping clocks can be a "non-overlapping two-phase + delayed clock" as shown in Figure 3.

図３に示すように、フェーズφ１Ａでは、サンプリング容量Ｃｓｐ、Ｃｓｎの各他方の端子をコモンモードＶｉｃｍに接続するためのスイッチがオンされるとともに、サンプリング容量Ｃｓｐ、Ｃｓｎの各他方の端子をパッシブ積分器４４に接続するためのスイッチがオフされる。フェーズφ２Ａでは、サンプリング容量Ｃｓｐ、Ｃｓｎの各他方の端子をコモンモードＶｉｃｍに接続するためのスイッチがオフされるとともに、サンプリング容量Ｃｓｐ、Ｃｓｎの各他方の端子をパッシブ積分器４４に接続するためのスイッチがオンされる。 As shown in FIG. 3, in phase φ1A, the switches for connecting the other terminals of the sampling capacitors Csp and Csn to the common mode Vicm are turned on, and the switches for connecting the other terminals of the sampling capacitors Csp and Csn to the passive integrator 44 are turned off. In phase φ2A, the switches for connecting the other terminals of the sampling capacitors Csp and Csn to the common mode Vicm are turned off, and the switches for connecting the other terminals of the sampling capacitors Csp and Csn to the passive integrator 44 are turned on.

フェーズφ１Ｄでは、スイッチ回路１のスイッチＳＷ１、ＳＷ２がオンされるとともにスイッチ回路１のスイッチＳＷ３、ＳＷ４がオフされる。フェーズφ２Ｄでは、スイッチ回路１のスイッチＳＷ１、ＳＷ２がオフされるとともにスイッチ回路１のスイッチＳＷ３、ＳＷ４がオンされる。上記構成によれば、コモンモードＶｉｃｍ側のスイッチが先にオフされ、その後に少し遅れて、アナログ入力側のスイッチがオフされることになる。以上説明したように、スイッチ回路１は、様々な用途に適用可能であるが、本実施形態において説明したΔΣ変調器４１への応用が好適なものとなっている。 In phase φ1D, switches SW1 and SW2 of switch circuit 1 are turned on, and switches SW3 and SW4 of switch circuit 1 are turned off. In phase φ2D, switches SW1 and SW2 of switch circuit 1 are turned off, and switches SW3 and SW4 of switch circuit 1 are turned on. With the above configuration, the switch on the common-mode Vicm side is turned off first, and then, with a slight delay, the switch on the analog input side is turned off. As described above, switch circuit 1 can be used for a variety of purposes, but is best suited for application to the ΔΣ modulator 41 described in this embodiment.

（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
上記各実施形態で示した数値などは例示であり、それに限定されるものではない。 (Other embodiments)
The present invention is not limited to the embodiments described above and illustrated in the drawings, but can be modified, combined, or expanded as desired without departing from the spirit of the invention.
The numerical values and the like shown in the above embodiments are examples and are not limited to these.

上記各実施形態では、スイッチＳＷ１～ＳＷ４を構成するＭＯＳトランジスタ１１～１８のバックゲートは、そのソースに接続されていたが、これに代えて、そのドレインに接続する構成であってもよい。また、ＭＯＳトランジスタ１１～１８のバックゲートは、例えば抵抗、その他の素子などを介してソースまたはドレインに接続されていてもよい。つまり、ＭＯＳトランジスタ１１～１８のバックゲートは、そのソースまたはドレインと同電位に箇所に接続されていてもよい。さらに、ＭＯＳトランジスタ１１～１８の片側または両側に、電流制限抵抗、その他の保護素子などを追加することもできる。 In the above embodiments, the back gates of MOS transistors 11 to 18 that make up switches SW1 to SW4 were connected to their sources, but they may instead be connected to their drains. Furthermore, the back gates of MOS transistors 11 to 18 may be connected to their sources or drains via, for example, resistors or other elements. In other words, the back gates of MOS transistors 11 to 18 may be connected to a location at the same potential as their sources or drains. Furthermore, current-limiting resistors or other protective elements may be added to one or both sides of MOS transistors 11 to 18.

本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。 While the present disclosure has been described with reference to exemplary embodiments, it is understood that the present disclosure is not limited to those embodiments or structures. The present disclosure also encompasses various modifications and variations within the scope of equivalents. In addition, various combinations and forms, as well as other combinations and forms including only one element, more than one element, or less than one element, are also within the scope and spirit of the present disclosure.

本開示は、特許請求の範囲に記載の発明に加え、以下のような発明を含む。
［１］
入力ノード（Ｎｉｐ、Ｎｉｎ）の電圧をサンプリングして検出する構成の電圧検出回路（２）において用いられるスイッチ回路であって、
前記入力ノードと前記電圧検出回路に設けられるサンプリング容量（Ｃｓｐ、Ｃｓｎ）との間を開閉するスイッチ（ＳＷ１～ＳＷ４）を備えたスイッチ部（３）と、
前記スイッチ部の動作を制御するものであり且つ前記スイッチ部とは異なる電位で動作する制御部（４）と、
を備え、
前記スイッチは、Ｐチャネル型のＭＯＳトランジスタ（１２、１３、１６、１７）およびＮチャネル型のＭＯＳトランジスタ（１１、１４、１５、１８）が直列接続された構成の直列回路（ＳＣ１～ＳＣ４）を含み、
前記ＭＯＳトランジスタのバックゲートは、そのソースまたはドレインに接続されているか、もしくは、そのソースまたはドレインと同電位の箇所に接続されており、
前記制御部は、駆動容量（Ｃｄ１～Ｃｄ８）を介して前記ＭＯＳトランジスタのゲートを駆動することにより前記スイッチのオンオフを制御する構成であるスイッチ回路。
［２］
前記制御部は、
前記スイッチを構成する複数の前記ＭＯＳトランジスタのそれぞれに対応して設けられた複数の前記駆動容量を備え、
複数の前記駆動容量を介して複数の前記ＭＯＳトランジスタのそれぞれのゲートを独立して駆動する構成である［１］に記載のスイッチ回路。
［３］
前記制御部は、前記スイッチを構成する前記ＭＯＳトランジスタのゲートに対して、前記ＭＯＳトランジスタをオフするオフレベルおよび前記ＭＯＳトランジスタをオンするオンレベルのうちいずれかになる駆動信号を供給する駆動回路（２０）を備え、
前記駆動回路は、前記スイッチに対応する前記入力ノードの電位を基準として前記駆動信号を生成する［１］または［２］に記載のスイッチ回路。
［４］
前記スイッチ（ＳＷ１、ＳＷ３）に含まれる前記直列回路（ＳＣ１、ＳＣ３）では、前記入力ノード（Ｎｉｐ）から前記Ｎチャネル型のＭＯＳトランジスタ（１１、１５）および前記Ｐチャネル型のＭＯＳトランジスタ（１２、１６）という順の配置となっており、
前記スイッチは、前記入力ノードと前記直列回路を構成する２つの前記ＭＯＳトランジスタの相互接続ノードである中間ノード（Ｎ３、Ｎ５）との間に、前記入力ノード側をアノードとして接続される第１ダイオード（Ｄｃ１、Ｄｃ３）を備える［１］から［３］のいずれか一項に記載のスイッチ回路。
［５］
前記スイッチ（ＳＷ２、ＳＷ４）に含まれる前記直列回路（ＳＣ２、ＳＣ４）では、前記入力ノード（Ｎｉｎ）から前記Ｐチャネル型のＭＯＳトランジスタ（１３、１７）および前記Ｎチャネル型のＭＯＳトランジスタ（１４、１８）という順の配置となっており、
前記スイッチは、前記入力ノードと前記直列回路を構成する２つの前記ＭＯＳトランジスタの相互接続ノードである中間ノード（Ｎ４、Ｎ６）との間に、前記中間ノード側をアノードとして接続される第２ダイオード（Ｄｃ２、Ｄｃ４）を備える［１］から［４］のいずれか一項に記載のスイッチ回路。
［６］
前記電圧検出回路は、２つの前記入力ノードの各電圧をサンプリングし、それらの差電圧を検出する差動構成となっており、
前記スイッチ部は、
２つの前記入力ノードと差動構成において対をなす２つの前記サンプリング容量との間を開閉するようになっており、
前記スイッチとして、
２つの前記入力ノードのうち高電位側である第１入力ノード（Ｎｉｐ）と２つの前記サンプリング容量の一方である第１サンプリング容量（Ｃｓｐ）との間を開閉する第１スイッチ（ＳＷ１）と、
２つの前記入力ノードのうち低電位側である第２入力ノード（Ｎｉｎ）と２つの前記サンプリング容量の他方である第２サンプリング容量（Ｃｓｎ）との間を開閉する第２スイッチ（ＳＷ２）と、
前記第１入力ノードと前記第２サンプリング容量との間を開閉する第３スイッチ（ＳＷ３）と、
前記第２入力ノードと前記第１サンプリング容量との間を開閉する第４スイッチ（ＳＷ４）と、
を備える［１］から［３］のいずれか一項に記載のスイッチ回路。
［７］
前記第１スイッチおよび前記第３スイッチに含まれる前記直列回路（ＳＣ１、ＳＣ３）では、前記第１入力ノード側から前記Ｎチャネル型のＭＯＳトランジスタ（１１、１５）および前記Ｐチャネル型のＭＯＳトランジスタ（１２、１６）という順の配置となっており、
前記第２スイッチおよび前記第４スイッチに含まれる前記直列回路（ＳＣ２、ＳＣ４）では、前記第２入力ノード側から前記Ｐチャネル型のＭＯＳトランジスタ（１３、１７）および前記Ｎチャネル型のＭＯＳトランジスタ（１４、１８）という順の配置となっている［６］に記載のスイッチ回路。 In addition to the inventions set forth in the claims, the present disclosure includes the following inventions.
[1]
A switch circuit used in a voltage detection circuit (2) configured to sample and detect the voltage of an input node (Nip, Nin),
a switch section (3) including switches (SW1 to SW4) that open and close between the input node and sampling capacitors (Csp, Csn) provided in the voltage detection circuit;
a control unit (4) that controls the operation of the switch unit and operates at a different potential from that of the switch unit;
Equipped with
The switch includes a series circuit (SC1 to SC4) configured by connecting P-channel MOS transistors (12, 13, 16, 17) and N-channel MOS transistors (11, 14, 15, 18) in series,
the back gate of the MOS transistor is connected to the source or drain thereof, or to a location at the same potential as the source or drain thereof;
The control unit is a switch circuit configured to control the on/off of the switch by driving the gate of the MOS transistor via drive capacitances (Cd1 to Cd8).
[2]
The control unit
a plurality of the driving capacitors provided corresponding to the plurality of MOS transistors constituting the switch,
The switch circuit according to [1], wherein the gates of the plurality of MOS transistors are independently driven via the plurality of drive capacitors.
[3]
the control unit includes a drive circuit (20) that supplies a drive signal to a gate of the MOS transistor that constitutes the switch, the drive signal being at either an off level that turns off the MOS transistor or an on level that turns on the MOS transistor;
The switch circuit according to [1] or [2], wherein the drive circuit generates the drive signal based on the potential of the input node corresponding to the switch.
[4]
In the series circuits (SC1, SC3) included in the switches (SW1, SW3), the N-channel MOS transistors (11, 15) and the P-channel MOS transistors (12, 16) are arranged in this order from the input node (Nip),
The switch circuit according to any one of [1] to [3], further comprising a first diode (Dc1, Dc3) connected with the input node as its anode between the input node and an intermediate node (N3, N5) that is an interconnection node of the two MOS transistors that constitute the series circuit.
[5]
In the series circuits (SC2, SC4) included in the switches (SW2, SW4), the P-channel MOS transistors (13, 17) and the N-channel MOS transistors (14, 18) are arranged in this order from the input node (Nin),
The switch circuit according to any one of [1] to [4], further comprising a second diode (Dc2, Dc4) connected between the input node and an intermediate node (N4, N6) that is an interconnection node of the two MOS transistors that constitute the series circuit, with the intermediate node side being the anode.
[6]
the voltage detection circuit has a differential configuration that samples the voltages of the two input nodes and detects the difference voltage between them;
The switch unit
The two input nodes are connected to and disconnected from the two sampling capacitors that are paired in a differential configuration;
The switch may be:
a first switch (SW1) that opens and closes between a first input node (Nip) that is the higher potential node of the two input nodes and a first sampling capacitor (Csp) that is one of the two sampling capacitors;
a second switch (SW2) that opens and closes between a second input node (Nin) that is the lower potential side of the two input nodes and a second sampling capacitor (Csn) that is the other of the two sampling capacitors;
a third switch (SW3) that opens and closes between the first input node and the second sampling capacitor;
a fourth switch (SW4) that opens and closes between the second input node and the first sampling capacitor;
The switch circuit according to any one of [1] to [3], comprising:
[7]
In the series circuits (SC1, SC3) included in the first switch and the third switch, the N-channel MOS transistors (11, 15) and the P-channel MOS transistors (12, 16) are arranged in this order from the first input node side,
The switch circuit according to [6], wherein in the series circuits (SC2, SC4) included in the second switch and the fourth switch, the P-channel MOS transistors (13, 17) and the N-channel MOS transistors (14, 18) are arranged in this order from the second input node side.

１…スイッチ回路、２…電圧検出回路、３…スイッチ部、４…制御部、５…制御部、１２、１３、１６、１７…Ｐチャネル型のＭＯＳトランジスタ、１１、１４、１５、１８…Ｎチャネル型のＭＯＳトランジスタ、２０…駆動回路、Ｃｄ１～Ｃｄ８…駆動容量、Ｃｓｐ、Ｃｓｎ…サンプリング容量、Ｄｃ１、Ｄｃ３…ダイオード、Ｄｃ２、Ｄｃ４…ダイオード、Ｎ３、Ｎ５…ノード、Ｎ４、Ｎ６…ノード、Ｎｉｐ、Ｎｉｎ…入力ノード、ＳＣ１～ＳＣ４…直列回路、ＳＷ１～ＳＷ４…スイッチ。 1...switch circuit, 2...voltage detection circuit, 3...switch unit, 4...control unit, 5...control unit, 12, 13, 16, 17...P-channel MOS transistors, 11, 14, 15, 18...N-channel MOS transistors, 20...drive circuit, Cd1 to Cd8...drive capacitance, Csp, Csn...sampling capacitance, Dc1, Dc3...diodes, Dc2, Dc4...diodes, N3, N5...node, N4, N6...node, Nip, Nin...input node, SC1 to SC4...series circuit, SW1 to SW4...switches.

Claims

A switch circuit used in a voltage detection circuit (2) configured to sample and detect the voltage of an input node (Nip, Nin),
a switch section (3) including switches (SW1 to SW4) that open and close between the input node and sampling capacitors (Csp, Csn) provided in the voltage detection circuit;
a control unit (4) that controls the operation of the switch unit and operates at a different potential from that of the switch unit;
Equipped with
The switch includes a series circuit (SC1 to SC4) configured by connecting P-channel MOS transistors (12, 13, 16, 17) and N-channel MOS transistors (11, 14, 15, 18) in series,
the back gate of the MOS transistor is connected to the source or drain thereof, or to a location at the same potential as the source or drain thereof;
the control unit controls the on/off of the switch by driving the gate of the MOS transistor via drive capacitances (Cd1 to Cd8) ;
In the series circuits (SC1, SC3) included in the switches (SW1, SW3), the N-channel MOS transistors (11, 15) and the P-channel MOS transistors (12, 16) are arranged in this order from the input node (Nip),
The switch is a switch circuit having a first diode (Dc1, Dc3) connected with the input node side as the anode between the input node and an intermediate node (N3, N5) which is the interconnection node of the two MOS transistors that make up the series circuit.

A switch circuit used in a voltage detection circuit (2) configured to sample and detect the voltage of an input node (Nip, Nin),
a switch section (3) including switches (SW1 to SW4) that open and close between the input node and sampling capacitors (Csp, Csn) provided in the voltage detection circuit;
a control unit (4) that controls the operation of the switch unit and operates at a different potential from that of the switch unit;
Equipped with
The switch includes a series circuit (SC1 to SC4) configured by connecting P-channel MOS transistors (12, 13, 16, 17) and N-channel MOS transistors (11, 14, 15, 18) in series,
the back gate of the MOS transistor is connected to the source or drain thereof, or to a location at the same potential as the source or drain thereof;
the control unit controls the on/off of the switch by driving the gate of the MOS transistor via drive capacitances (Cd1 to Cd8) ;
In the series circuits (SC2, SC4) included in the switches (SW2, SW4), the P-channel MOS transistors (13, 17) and the N-channel MOS transistors (14, 18) are arranged in this order from the input node (Nin),
The switch is a switch circuit having a second diode (Dc2, Dc4) connected between the input node and an intermediate node (N4, N6) which is an interconnection node of the two MOS transistors that make up the series circuit, with the intermediate node side as the anode .

The control unit
a plurality of the driving capacitors provided corresponding to the plurality of MOS transistors constituting the switch,
3. The switch circuit according to claim 1 , wherein the gates of the plurality of MOS transistors are independently driven via the plurality of drive capacitors.

the control unit includes a drive circuit (20) that supplies a drive signal to a gate of the MOS transistor that constitutes the switch, the drive signal being at either an off level that turns off the MOS transistor or an on level that turns on the MOS transistor;
3. The switch circuit according to claim 1, wherein the drive circuit generates the drive signal based on the potential of the input node corresponding to the switch.