JP7787342B2 - Semiconductor Devices - Google Patents
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- JP7787342B2 JP7787342B2 JP2025012819A JP2025012819A JP7787342B2 JP 7787342 B2 JP7787342 B2 JP 7787342B2 JP 2025012819 A JP2025012819 A JP 2025012819A JP 2025012819 A JP2025012819 A JP 2025012819A JP 7787342 B2 JP7787342 B2 JP 7787342B2
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Description
本発明の一態様は、金属酸化物の製造方法に関する。または、本発明の一態様は、トラ
ンジスタ、半導体装置、および電子機器に関する。または、本発明の一態様は、半導体装
置の作製方法に関する。または、本発明の一態様は、半導体ウェハ、およびモジュールに
関する。
One embodiment of the present invention relates to a method for manufacturing a metal oxide, a transistor, a semiconductor device, and an electronic device, a method for manufacturing a semiconductor device, or a semiconductor wafer and a module.
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装
置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装
置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影
装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器
などは、半導体装置を有すると言える場合がある。
In this specification and the like, a semiconductor device generally refers to a device that can function by utilizing semiconductor characteristics. Semiconductor elements such as transistors, as well as semiconductor circuits, arithmetic devices, and memory devices are all embodiments of semiconductor devices. Display devices (such as liquid crystal display devices and light-emitting display devices), projection devices, lighting devices, electro-optical devices, power storage devices, memory devices, semiconductor circuits, imaging devices, electronic devices, and the like may be considered to include semiconductor devices.
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明
の一態様は、物、方法、または、製造方法に関するものである。また、本発明の一態様は
、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マタ
ー）に関するものである。
Note that one embodiment of the present invention is not limited to the above technical field. One embodiment of the invention disclosed in this specification relates to an object, a method, or a manufacturing method. Another embodiment of the present invention relates to a process, a machine, a manufacture, or a composition of matter.
近年、半導体装置の開発が進められ、ＬＳＩ、ＣＰＵ、メモリなどが主に半導体装置に
用いられている。ＣＰＵは、半導体ウェハを加工し、チップ化された半導体集積回路（少
なくともトランジスタ及びメモリ）を有し、接続端子である電極が形成された半導体素子
の集合体である。
In recent years, the development of semiconductor devices has progressed, and large scale integration (LSI), central processing units (CPU), memories, etc. are mainly used in semiconductor devices. A CPU is an assembly of semiconductor elements that have semiconductor integrated circuits (at least transistors and memories) formed into chips by processing a semiconductor wafer and on which electrodes serving as connection terminals are formed.
ＬＳＩ、ＣＰＵ、メモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリン
ト配線基板に実装され、様々な電子機器の部品の一つとして用いられる。
2. Description of the Related Art Semiconductor circuits (IC chips) such as LSIs, CPUs, and memories are mounted on circuit boards, such as printed wiring boards, and are used as components of various electronic devices.
また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成す
る技術が注目されている。該トランジスタは集積回路（ＩＣ）、画像表示装置（単に表示
装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可
能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として
酸化物半導体が注目されている。
Furthermore, a technology for constructing a transistor using a semiconductor thin film formed on a substrate having an insulating surface has attracted attention. Such transistors are widely applied to electronic devices such as integrated circuits (ICs) and image display devices (also simply referred to as display devices). While silicon-based semiconductor materials are widely known as semiconductor thin films applicable to transistors, oxide semiconductors have also attracted attention as other materials.
また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が
小さいことが知られている。例えば、特許文献１には、酸化物半導体を用いたトランジス
タのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている。
また、例えば、特許文献２には、酸化物半導体を用いたトランジスタのリーク電流が低い
という特性を応用して、長期にわたり記憶内容を保持することができる記憶装置などが、
開示されている。
Furthermore, a transistor including an oxide semiconductor is known to have an extremely low leakage current in a non-conducting state. For example, Patent Document 1 discloses a low-power CPU that utilizes the low leakage current of a transistor including an oxide semiconductor.
For example, Patent Document 2 discloses a memory device that can retain stored data for a long period of time by utilizing the low leakage current of a transistor using an oxide semiconductor.
It has been disclosed.
また、近年では電子機器の小型化、軽量化に伴い、集積回路のさらなる高密度化への要
求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。
Furthermore, in recent years, with the trend toward smaller and lighter electronic devices, there has been an increasing demand for higher density integrated circuits, and there is also a demand for improved productivity in semiconductor devices including integrated circuits.
本発明の一態様は、トランジスタの電気特性のばらつきが少ない半導体装置を提供する
ことを課題の一とする。または、本発明の一態様は、信頼性が良好な半導体装置を提供す
ることを課題の一つとする。または、本発明の一態様は、良好な電気特性を有する半導体
装置を提供することを課題の一つとする。または、本発明の一態様は、オン電流が大きい
半導体装置を提供することを課題の一つとする。または、本発明の一態様は、微細化また
は高集積化が可能な半導体装置を提供することを課題の一つとする。または、本発明の一
態様は、低消費電力の半導体装置を提供することを課題の一つとする。
An object of one embodiment of the present invention is to provide a semiconductor device with little variation in electrical characteristics of transistors.An object of one embodiment of the present invention is to provide a semiconductor device with high reliability.An object of one embodiment of the present invention is to provide a semiconductor device with good electrical characteristics.An object of one embodiment of the present invention is to provide a semiconductor device with high on-state current.An object of one embodiment of the present invention is to provide a semiconductor device that can be miniaturized or highly integrated.An object of one embodiment of the present invention is to provide a semiconductor device with low power consumption.
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
The description of these problems does not preclude the existence of other problems. It is not necessary for one embodiment of the present invention to solve all of these problems. Problems other than these will become apparent from the description of the specification, drawings, claims, etc., and will not be discussed further.
It is possible to extract other issues from the drawings, claims, etc.
本発明の一態様は、酸化物を成膜し、酸化物上に、第１の絶縁体を成膜し、第１の絶縁
体上に第２の絶縁体を成膜し、第２の絶縁体上に第３の絶縁体を成膜し、第３の絶縁体上
に導電体を成膜し、加熱処理を行い、加熱処理は、窒素を含む雰囲気で行われ、加熱処理
を行うことで、第１の絶縁体に含まれる水素が第２の絶縁体に移動、および吸収される、
半導体装置の作製方法である。
One embodiment of the present invention is a method for forming an oxide film, forming a first insulator on the oxide, forming a second insulator on the first insulator, forming a third insulator on the second insulator, forming a conductor on the third insulator, and performing heat treatment in an atmosphere containing nitrogen, whereby hydrogen contained in the first insulator is moved to and absorbed by the second insulator.
A method for manufacturing a semiconductor device.
上記において、加熱処理の温度は、３００℃以上５５０℃以下の範囲で行われ、加熱処
理の時間は、０．５時間以上２時間以下の範囲で行われる、ことが好ましい。
In the above, the heat treatment is preferably carried out at a temperature in the range of 300° C. to 550° C. for a time in the range of 0.5 hours to 2 hours.
上記において、第１の絶縁体は、ＣＶＤ法によって、シリコン、酸素および窒素含むガ
スを用いて成膜され、第２の絶縁体は、ＡＬＤ法によって成膜され、ハフニウムを含む金
属酸化物である、ことが好ましい。
In the above, it is preferable that the first insulator is formed by a CVD method using a gas containing silicon, oxygen, and nitrogen, and the second insulator is formed by an ALD method and is a metal oxide containing hafnium.
上記において、酸化物は、スパッタリング法によって成膜され、インジウム、ガリウム
、及び亜鉛を有する、ことが好ましい。
In the above, the oxide is preferably formed by sputtering and contains indium, gallium, and zinc.
本発明の一態様により、トランジスタの電気特性のばらつきが少ない半導体装置を提供
することができる。または、本発明の一態様により、信頼性が良好な半導体装置を提供す
ることができる。または、本発明の一態様により、良好な電気特性を有する半導体装置を
提供することができる。または、本発明の一態様により、オン電流が大きい半導体装置を
提供することができる。または、本発明の一態様により、微細化または高集積化が可能な
半導体装置を提供することができる。または、本発明の一態様により、低消費電力の半導
体装置を提供することができる。
According to one embodiment of the present invention, a semiconductor device with little variation in electrical characteristics of transistors can be provided. Alternatively, according to one embodiment of the present invention, a semiconductor device with high reliability can be provided. Alternatively, according to one embodiment of the present invention, a semiconductor device with good electrical characteristics can be provided. Alternatively, according to one embodiment of the present invention, a semiconductor device with high on-state current can be provided. Alternatively, according to one embodiment of the present invention, a semiconductor device that can be miniaturized or highly integrated can be provided. Alternatively, according to one embodiment of the present invention, a semiconductor device with low power consumption can be provided.
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の
一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項
などの記載から、これら以外の効果を抽出することが可能である。
Note that the description of these effects does not preclude the existence of other effects. Note that one embodiment of the present invention does not necessarily have all of these effects. Note that effects other than these will become apparent from the description in the specification, drawings, claims, etc., and it is possible to extract other effects from the description in the specification, drawings, claims, etc.
以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの
異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその
形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがっ
て、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
Hereinafter, embodiments will be described with reference to the drawings. However, it will be readily understood by those skilled in the art that the embodiments can be implemented in many different ways and that various changes in form and details can be made without departing from the spirit and scope of the present invention. Therefore, the present invention should not be interpreted as being limited to the description of the following embodiments.
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されてい
る場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な
例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、
実際の製造工程において、エッチングなどの処理により層、レジストマスクなどが意図せ
ずに目減りすることがあるが、理解を容易とするため、図に反映しないことがある。また
、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間
で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場
合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
In addition, in the drawings, the size, layer thickness, or area may be exaggerated for clarity. Therefore, it is not necessarily limited to the scale. It should be noted that the drawings are schematic illustrations of ideal examples, and are not limited to the shapes or values shown in the drawings. For example,
In actual manufacturing processes, layers, resist masks, etc. may be unintentionally thinned by etching or other processes, but this may not be reflected in the drawings to facilitate understanding. Furthermore, in the drawings, the same reference numerals are used in common between different drawings for identical parts or parts having similar functions, and repeated explanations may be omitted. Furthermore, when referring to similar functions, the same hatch pattern may be used and no particular reference numeral may be used.
また、特に上面図（「平面図」ともいう。）、斜視図などにおいて、発明の理解を容易
とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記
載を省略する場合がある。
In order to make the invention easier to understand, particularly in top views (also called "plan views") and perspective views, some components may be omitted from the drawings. Also, some hidden lines may be omitted from the drawings.
また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるもので
あり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２
の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に
記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しな
い場合がある。
In addition, in this specification, ordinal numbers such as first, second, etc. are used for convenience and do not indicate the order of processes or stacking.
In addition, the ordinal numbers used to identify one aspect of the present invention may not match the ordinal numbers used in this specification and the like.
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の
位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置
関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で
説明した語句に限定されず、状況に応じて適切に言い換えることができる。
Furthermore, in this specification, terms indicating arrangement such as "above" and "below" are used for convenience in describing the positional relationship between components with reference to the drawings. Furthermore, the positional relationship between components changes as appropriate depending on the direction in which each component is depicted. Therefore, the terms are not limited to those described in the specification, and can be rephrased appropriately depending on the situation.
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている
場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている
場合と、ＸとＹとが直接的に接続されている場合とが、本明細書等に開示されているもの
とする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定
されず、図または文章に示された接続関係以外のものも、図または文章に開示されている
ものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子
、導電膜、層、など）であるとする。
For example, if it is explicitly stated in this specification that X and Y are connected, it is understood that the following cases are disclosed in this specification: when X and Y are electrically connected, when X and Y are functionally connected, and when X and Y are directly connected. Therefore, it is not limited to a specific connection relationship, for example, a connection relationship shown in a figure or text, and it is understood that connections other than those shown in a figure or text are also disclosed in a figure or text. Here, X and Y are assumed to be objects (e.g., devices, elements, circuits, wiring, electrodes, terminals, conductive films, layers, etc.).
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含
む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイ
ン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間
にチャネルが形成される領域（以下、チャネル形成領域ともいう。）を有しており、チャ
ネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。
なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
In this specification and the like, a transistor is an element having at least three terminals including a gate, a drain, and a source, and has a region where a channel is formed between the drain (drain terminal, drain region, or drain electrode) and the source (source terminal, source region, or source electrode) (hereinafter also referred to as a channel formation region), and current can flow between the source and the drain through the channel formation region.
In this specification and the like, the channel formation region refers to a region through which current mainly flows.
また、ソース、またはドレインの機能は、異なる極性のトランジスタを採用する場合、
または回路動作において電流の方向が変化する場合などには入れ替わることがある。この
ため、本明細書等においては、ソース、またはドレインの用語は、入れ替えて用いること
ができる場合がある。
Also, when using transistors with different polarity for the source or drain functions,
Alternatively, the terms source and drain may be interchanged when the direction of current changes during circuit operation, etc. For this reason, in this specification and the like, the terms source and drain may be interchangeable.
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトラ
ンジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重
なる領域、またはチャネル形成領域における、ソース（ソース領域またはソース電極）と
ドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトラン
ジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すなわち、一つ
のトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書
では、チャネル長は、チャネル形成領域における、いずれか一の値、最大値、最小値また
は平均値とする。
Note that the channel length refers to, for example, the distance between the source (source region or source electrode) and the drain (drain region or drain electrode) in a region where the semiconductor (or a portion in the semiconductor through which current flows when the transistor is on) and the gate electrode overlap in a top view of a transistor, or in a channel formation region. Note that the channel length of one transistor does not necessarily have the same value in all regions. That is, the channel length of one transistor may not be determined to a single value. Therefore, in this specification, the channel length is defined as any one value, maximum value, minimum value, or average value in the channel formation region.
チャネル幅とは、例えば、トランジスタの上面図において、半導体（またはトランジス
タがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領
域、またはチャネル形成領域における、チャネル長方向を基準として垂直方向のチャネル
形成領域の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域
で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値
に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネル形成領域に
おける、いずれか一の値、最大値、最小値または平均値とする。
The channel width refers to, for example, the length of a channel formation region in a region where a semiconductor (or a portion of the semiconductor through which current flows when the transistor is on) and a gate electrode overlap in a top view of a transistor, or the length of the channel formation region in a direction perpendicular to the channel length direction. Note that the channel width of a single transistor does not necessarily have the same value in all regions. That is, the channel width of a single transistor may not be determined to a single value. Therefore, in this specification, the channel width is defined as any one value, maximum value, minimum value, or average value in the channel formation region.
なお、本明細書等において、トランジスタの構造によっては、実際にチャネルの形成さ
れる領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジ
スタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。
）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチ
ャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合
がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の
側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ
上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
Note that in this specification and the like, depending on the structure of a transistor, the channel width in a region where a channel is actually formed (hereinafter also referred to as an "effective channel width") and the channel width shown in a top view of the transistor (hereinafter also referred to as an "apparent channel width") may differ from each other.
) may differ from the apparent channel width. For example, when the gate electrode covers the side surface of the semiconductor, the effective channel width may become larger than the apparent channel width, and the influence of this may become unnegligible. For example, in a fine transistor in which the gate electrode covers the side surface of the semiconductor, the proportion of the channel formation region formed on the side surface of the semiconductor may become large. In such a case, the effective channel width becomes larger than the apparent channel width.
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある
。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知とい
う仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的な
チャネル幅を正確に測定することは困難である。
In such cases, it may be difficult to estimate the effective channel width by actual measurement. For example, in order to estimate the effective channel width from the design value, it is necessary to assume that the shape of the semiconductor is known. Therefore, if the shape of the semiconductor is not accurately known, it is difficult to accurately measure the effective channel width.
本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合
がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル
幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上の
チャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することが
できる。
In this specification, when simply referred to as a channel width, it may refer to an apparent channel width. Alternatively, when simply referred to as a channel width, it may refer to an effective channel width. Note that values of the channel length, channel width, effective channel width, apparent channel width, etc. can be determined by analyzing a cross-sectional TEM image, etc.
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃
度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、
半導体の欠陥準位密度が高くなる、結晶性が低下することなどが起こる場合がある。半導
体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１
族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、酸化物半導体の主成
分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素
、リン、炭素、窒素などがある。なお、水も不純物として機能する場合がある。また、例
えば不純物の混入によって、酸化物半導体に酸素欠損（ＶＯ：ｏｘｙｇｅｎ ｖａｃａｎ
ｃｙともいう）が形成される場合がある。
Note that impurities in a semiconductor refer to, for example, elements other than the main components that constitute the semiconductor. For example, elements with a concentration of less than 0.1 atomic % can be considered impurities. The inclusion of impurities can result in, for example,
When the semiconductor is an oxide semiconductor, impurities that change the characteristics of the semiconductor may include, for example, the first
The impurities include elements of Group 1, Group 2, Group 13, Group 14, and Group 15, and transition metals other than the main components of the oxide semiconductor, such as hydrogen, lithium, sodium, silicon, boron, phosphorus, carbon, and nitrogen. Water may also function as an impurity. For example, impurities may be mixed in the oxide semiconductor, causing oxygen vacancies ( VO) in the oxide semiconductor.
cy) may be formed.
なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素
の含有量が多いものである。また、窒化酸化シリコンとは、その組成として、酸素よりも
窒素の含有量が多いものである。
In this specification and the like, silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen, and silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen.
また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換え
ることができる。また、「導電体」という用語を、導電膜または導電層と言い換えること
ができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることが
できる。
In this specification and the like, the term "insulator" can be replaced with an insulating film or an insulating layer, the term "conductor" can be replaced with a conductive film or a conductive layer, and the term "semiconductor" can be replaced with a semiconductor film or a semiconductor layer.
また、本明細書等において、「平行」とは、二つの直線が－１０度以上１０度以下の角
度で配置されている状態をいう。したがって、－５度以上５度以下の場合も含まれる。ま
た、「概略平行」とは、二つの直線が－３０度以上３０度以下の角度で配置されている状
態をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置され
ている状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「概略
垂直」とは、二つの直線が６０度以上１２０度以下の角度で配置されている状態をいう。
Furthermore, in this specification, "parallel" refers to a state in which two straight lines are arranged at an angle of -10 degrees or more and 10 degrees or less. Therefore, it also includes cases in which the angle is -5 degrees or more and 5 degrees or less. Furthermore, "substantially parallel" refers to a state in which two straight lines are arranged at an angle of -30 degrees or more and 30 degrees or less. Furthermore, "perpendicular" refers to a state in which two straight lines are arranged at an angle of 80 degrees or more and 100 degrees or less. Therefore, it also includes cases in which the angle is 85 degrees or more and 95 degrees or less. Furthermore, "substantially perpendicular" refers to a state in which two straight lines are arranged at an angle of 60 degrees or more and 120 degrees or less.
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属
の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む
。）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう
。）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当
該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載す
る場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言すること
ができる。
In this specification and the like, a metal oxide refers to an oxide of a metal in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply as OSs), and the like. For example, when a metal oxide is used for a semiconductor layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. In other words, an OS transistor can be rephrased as a transistor including a metal oxide or an oxide semiconductor.
また、本明細書等において、ノーマリーオフとは、ゲートに電位を印加しない、または
ゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅１μｍあたりのドレ
イン電流が、室温において１×１０－２０Ａ以下、８５℃において１×１０－１８Ａ以下
、または１２５℃において１×１０－１６Ａ以下であることをいう。
Furthermore, in this specification and the like, normally-off means that when no potential is applied to the gate or when a ground potential is applied to the gate, the drain current per 1 μm of channel width flowing in the transistor is 1×10 −20 A or less at room temperature, 1×10 −18 A or less at 85° C., or 1×10 −16 A or less at 125° C.
（実施の形態１）
本実施の形態では、図２（Ａ）乃至図１９（Ｄ）を用いて、本発明の一態様に係るトラ
ンジスタ２００を有する半導体装置の一例、およびその作製方法について説明する。
(Embodiment 1)
In this embodiment, an example of a semiconductor device including a transistor 200 according to one embodiment of the present invention and a manufacturing method thereof will be described with reference to FIGS.
＜半導体装置の構成例＞
図２を用いて、トランジスタ２００を有する半導体装置の構成を説明する。図２（Ａ）
乃至図２（Ｄ）は、トランジスタ２００を有する半導体装置の上面図および断面図である
。図２（Ａ）は、当該半導体装置の上面図である。また、図２（Ｂ）乃至図２（Ｄ）は、
当該半導体装置の断面図である。ここで、図２（Ｂ）は、図２（Ａ）にＡ１－Ａ２の一点
鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある
。また、図２（Ｃ）は、図２（Ａ）にＡ３－Ａ４の一点鎖線で示す部位の断面図であり、
トランジスタ２００のチャネル幅方向の断面図でもある。また、図２（Ｄ）は、図２（Ａ
）にＡ５－Ａ６の一点鎖線で示す部位の断面図である。なお、図２（Ａ）の上面図では、
図の明瞭化のために一部の要素を省いている。
<Configuration example of semiconductor device>
The structure of a semiconductor device including a transistor 200 will be described with reference to FIG.
2A to 2D are a top view and a cross-sectional view of a semiconductor device including a transistor 200. FIG. 2A is a top view of the semiconductor device. FIGS. 2B to 2D are cross-sectional views of a semiconductor device including a transistor 200.
2B is a cross-sectional view of the semiconductor device, taken along the dashed line A1-A2 in FIG. 2A, and is also a cross-sectional view of the transistor 200 in the channel length direction. Also, FIG. 2C is a cross-sectional view of the transistor 200 taken along the dashed line A3-A4 in FIG. 2A.
2A is a cross-sectional view of the transistor 200 in the channel width direction.
2A is a cross-sectional view of the portion indicated by the dashed line A5-A6 in FIG.
Some elements have been omitted for clarity of illustration.
本発明の一態様の半導体装置は、基板（図示せず）上の絶縁体２１２と、絶縁体２１２
上の絶縁体２１４と、絶縁体２１４上のトランジスタ２００と、トランジスタ２００上の
絶縁体２８０と、絶縁体２８０上の絶縁体２８２と、絶縁体２８２上の絶縁体２８３と、
絶縁体２８３上の絶縁体２７４と、絶縁体２８３上、および絶縁体２７４上の絶縁体２８
５と、を有する。絶縁体２１２、絶縁体２１４、絶縁体２１６、絶縁体２８０、絶縁体２
８２、絶縁体２８３、絶縁体２８５、および絶縁体２７４は層間膜として機能する。また
、トランジスタ２００と電気的に接続し、プラグとして機能する導電体２４０（導電体２
４０ａ、および導電体２４０ｂ）を有する。なお、プラグとして機能する導電体２４０の
側面に接して絶縁体２４１（絶縁体２４１ａ、および絶縁体２４１ｂ）が設けられる。ま
た、絶縁体２８５上、および導電体２４０上には、導電体２４０と電気的に接続し、配線
として機能する導電体２４６（導電体２４６ａ、および導電体２４６ｂ）が設けられる。
また、絶縁体２８３は、絶縁体２１４の上面の一部、絶縁体２１６の側面、絶縁体２２２
の側面、絶縁体２７５の側面、絶縁体２８０の側面、ならびに絶縁体２８２の側面および
上面と接する。
The semiconductor device according to one embodiment of the present invention includes an insulator 212 over a substrate (not shown) and a
an insulator 214 on the transistor 200; an insulator 280 on the transistor 200; an insulator 282 on the insulator 280; and an insulator 283 on the insulator 282.
Insulator 274 on insulator 283, and insulator 28 on insulator 283 and insulator 274.
5. The insulator 212, the insulator 214, the insulator 216, the insulator 280, the insulator 2
The insulators 82, 283, 285, and 274 function as interlayer films. The conductor 240 (conductor 240) is electrically connected to the transistor 200 and functions as a plug.
An insulator 241 (insulator 241a and insulator 241b) is provided in contact with the side surface of the conductor 240 functioning as a plug. Further, a conductor 246 (conductor 246a and conductor 246b) that is electrically connected to the conductor 240 and functions as wiring is provided on the insulator 285 and the conductor 240.
The insulator 283 is formed on a part of the upper surface of the insulator 214, the side surface of the insulator 216, and the insulator 222.
, the side of insulator 275 , the side of insulator 280 , and the side and top of insulator 282 .
絶縁体２８０、絶縁体２８２、絶縁体２８３、および絶縁体２８５の開口の内壁に接し
て絶縁体２４１ａが設けられ、絶縁体２４１ａの側面に接して導電体２４０ａが設けられ
ている。また、絶縁体２８０、絶縁体２８２、絶縁体２８３、および絶縁体２８５の開口
の内壁に接して絶縁体２４１ｂが設けられ、絶縁体２４１ｂの側面に接して導電体２４０
ｂが設けられている。なお、絶縁体２４１は、第１の絶縁体が上記開口の内壁に接して設
けられ、さらに内側に第２の絶縁体が設けられる構造になっている。また、導電体２４０
は、第１の導電体が絶縁体２４１の側面に接して設けられ、さらに内側に第２の導電体が
設けられる構造になっている。ここで、導電体２４０の上面の高さと、導電体２４６と重
なる領域の、絶縁体２８５の上面の高さと、は同程度にできる。
An insulator 241a is provided in contact with the inner walls of the openings of the insulators 280, 282, 283, and 285, and a conductor 240a is provided in contact with the side surface of the insulator 241a. Further, an insulator 241b is provided in contact with the inner walls of the openings of the insulators 280, 282, 283, and 285, and a conductor 240a is provided in contact with the side surface of the insulator 241b.
The insulator 241 has a structure in which a first insulator is provided in contact with the inner wall of the opening, and a second insulator is provided further inside.
In this structure, a first conductor is provided in contact with the side surface of the insulator 241, and a second conductor is provided further inside. Here, the height of the top surface of the conductor 240 and the height of the top surface of the insulator 285 in the region overlapping with the conductor 246 can be made approximately the same.
なお、トランジスタ２００では、絶縁体２４１の第１の絶縁体および絶縁体２４１の第
２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない
。例えば、絶縁体２４１を単層、または３層以上の積層構造として設ける構成にしてもよ
い。また、トランジスタ２００では、導電体２４０の第１の導電体および導電体２４０の
第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではな
い。例えば、導電体２４０を単層、または３層以上の積層構造として設ける構成にしても
よい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
Although the transistor 200 illustrates a structure in which the first insulator of the insulator 241 and the second conductor of the insulator 241 are stacked, the present invention is not limited to this. For example, the insulator 241 may be provided as a single layer or a stacked structure of three or more layers. Furthermore, the transistor 200 illustrates a structure in which the first conductor of the conductor 240 and the second conductor of the conductor 240 are stacked, but the present invention is not limited to this. For example, the conductor 240 may be provided as a single layer or a stacked structure of three or more layers. When a structure has a stacked structure, ordinal numbers may be assigned to indicate the order of formation to distinguish the structures.
［トランジスタ２００］
図２（Ａ）乃至図２（Ｄ）に示すように、トランジスタ２００は、絶縁体２１４上の絶
縁体２１６と、絶縁体２１４および／または絶縁体２１６に埋め込まれるように配置され
た導電体２０５（導電体２０５ａ、および導電体２０５ｂ）と、絶縁体２１６上、および
導電体２０５上の絶縁体２２２と、絶縁体２２２上の絶縁体２２４と、絶縁体２２４上の
酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の導電体２
４２ａと、導電体２４２ａ上の絶縁体２７１ａと、酸化物２３０ｂ上の導電体２４２ｂと
、導電体２４２ｂ上の絶縁体２７１ｂと、酸化物２３０ｂ上の絶縁体２５２と、絶縁体２
５２上の絶縁体２５０と、絶縁体２５０上の絶縁体２５４と、絶縁体２５４上に位置し、
酸化物２３０ｂの一部と重なる導電体２６０（導電体２６０ａ、および導電体２６０ｂ）
と、絶縁体２２２、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２ａ、
導電体２４２ｂ、絶縁体２７１ａ、および絶縁体２７１ｂ上に配置される絶縁体２７５と
、を有する。ここで、図２（Ｂ）および図２（Ｃ）に示すように、絶縁体２５２は、絶縁
体２２２の上面、絶縁体２２４の側面、酸化物２３０ａの側面、酸化物２３０ｂの側面お
よび上面、導電体２４２の側面、絶縁体２７１の側面、絶縁体２７５の側面、絶縁体２８
０の側面、および絶縁体２５０の下面と接する。また、導電体２６０の上面は、絶縁体２
５４の最上部、絶縁体２５０の最上部、絶縁体２５２の最上部、および絶縁体２８０の上
面と高さが概略一致するように配置される。また、絶縁体２８２は、導電体２６０、絶縁
体２５２、絶縁体２５０、絶縁体２５４、および絶縁体２８０のそれぞれの上面の少なく
とも一部と接する。
[Transistor 200]
As shown in FIGS. 2A to 2D , the transistor 200 includes an insulator 216 over the insulator 214, a conductor 205 (conductor 205 a and conductor 205 b) disposed so as to be embedded in the insulator 214 and/or the insulator 216, an insulator 222 over the insulator 216 and the conductor 205, an insulator 224 over the insulator 222, an oxide 230 a over the insulator 224, an oxide 230 b over the oxide 230 a, and a conductor 205 over the oxide 230 b.
42a, an insulator 271a on the conductor 242a, a conductor 242b on the oxide 230b, an insulator 271b on the conductor 242b, an insulator 252 on the oxide 230b, and an insulator 271b on the conductor 242b.
52, an insulator 250 on the insulator 250, an insulator 254 on the insulator 254,
Conductor 260 (conductor 260a and conductor 260b) overlapping a part of oxide 230b
, an insulator 222, an insulator 224, an oxide 230a, an oxide 230b, a conductor 242a,
2B and 2C, the insulator 252 includes the top surface of the insulator 222, the side surface of the insulator 224, the side surface of the oxide 230a, the side surface and top surface of the oxide 230b, the side surface of the conductor 242, the side surface of the insulator 271, the side surface of the insulator 275, and the insulator 28.
The upper surface of the conductor 260 is in contact with the side surface of the insulator 250 and the lower surface of the insulator 250.
54, the top of insulator 250, the top of insulator 252, and the upper surface of insulator 280. Insulator 282 is in contact with at least a portion of the upper surfaces of conductor 260, insulator 252, insulator 250, insulator 254, and insulator 280.
なお、以下において、酸化物２３０ａと酸化物２３０ｂをまとめて酸化物２３０と呼ぶ
場合がある。また、導電体２４２ａと導電体２４２ｂをまとめて導電体２４２と呼ぶ場合
がある。また、絶縁体２７１ａと絶縁体２７１ｂをまとめて絶縁体２７１と呼ぶ場合があ
る。
In the following, the oxide 230a and the oxide 230b may be collectively referred to as the oxide 230. The conductor 242a and the conductor 242b may be collectively referred to as the conductor 242. The insulator 271a and the insulator 271b may be collectively referred to as the insulator 271.
絶縁体２８０、および絶縁体２７５には、酸化物２３０ｂに達する開口が設けられる。
当該開口内に、絶縁体２５２、絶縁体２５０、絶縁体２５４、および導電体２６０が配置
されている。また、トランジスタ２００のチャネル長方向において、絶縁体２７１ａ、お
よび導電体２４２ａと、絶縁体２７１ｂ、および導電体２４２ｂと、の間に導電体２６０
、絶縁体２５２、絶縁体２５０、および絶縁体２５４が設けられている。絶縁体２５４は
、導電体２６０の側面と接する領域と、導電体２６０の底面と接する領域と、を有する。
Insulator 280 and insulator 275 are provided with openings that reach down to oxide 230b.
In the opening, the insulator 252, the insulator 250, the insulator 254, and the conductor 260 are arranged. In addition, in the channel length direction of the transistor 200, the conductor 260 is arranged between the insulator 271a and the conductor 242a and the insulator 271b and the conductor 242b.
, an insulator 252, an insulator 250, and an insulator 254 are provided. The insulator 254 has a region in contact with the side surface of the conductor 260 and a region in contact with the bottom surface of the conductor 260.
酸化物２３０は、絶縁体２２４の上に配置された酸化物２３０ａと、酸化物２３０ａの
上に配置された酸化物２３０ｂと、を有することが好ましい。酸化物２３０ｂ下に酸化物
２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２
３０ｂへの不純物の拡散を抑制することができる。
The oxide 230 preferably has an oxide 230a disposed on the insulator 224 and an oxide 230b disposed on the oxide 230a. By having the oxide 230a below the oxide 230b, the oxide 230a can be easily removed from the structure formed below the oxide 230a.
This can suppress the diffusion of impurities into 30b.
なお、トランジスタ２００では、酸化物２３０が、酸化物２３０ａ、および酸化物２３
０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない
。例えば、酸化物２３０ｂの単層、または３層以上の積層構造を設ける構成にしてもよい
し、酸化物２３０ａ、および酸化物２３０ｂのそれぞれが積層構造を有していてもよい。
In the transistor 200, the oxide 230 is divided into the oxide 230a and the oxide 23
However, the present invention is not limited to this. For example, a single layer of oxide 230b or a stacked structure of three or more layers may be provided, or each of oxide 230a and oxide 230b may have a stacked structure.
導電体２６０は、第１のゲート（トップゲートともいう。）電極として機能し、導電体
２０５は、第２のゲート（バックゲートともいう。）電極として機能する。また、絶縁体
２５２、絶縁体２５０および絶縁体２５４は、第１のゲート絶縁体として機能し、絶縁体
２２２、および絶縁体２２４は、第２のゲート絶縁体として機能する。なお、ゲート絶縁
体は、ゲート絶縁層、またはゲート絶縁膜と呼ぶ場合もある。また、導電体２４２ａは、
ソースまたはドレインの一方として機能し、導電体２４２ｂは、ソースまたはドレインの
他方として機能する。また、酸化物２３０の導電体２６０と重畳する領域の少なくとも一
部はチャネル形成領域として機能する。
The conductor 260 functions as a first gate (also referred to as a top gate) electrode, and the conductor 205 functions as a second gate (also referred to as a back gate) electrode. The insulators 252, 250, and 254 function as a first gate insulator, and the insulators 222 and 224 function as a second gate insulator. Note that the gate insulator may also be referred to as a gate insulating layer or a gate insulating film. The conductor 242a is
The oxide 230 functions as a source or a drain, and the conductor 242b functions as the other of the source or the drain. At least a part of a region of the oxide 230 that overlaps with the conductor 260 functions as a channel formation region.
ここで、図２（Ｂ）におけるチャネル形成領域近傍の拡大図を図３（Ａ）に示す。酸化
物２３０ｂに酸素が供給されることで、導電体２４２ａと導電体２４２ｂの間の領域にチ
ャネル形成領域が形成される。よって、図３（Ａ）に示すように、酸化物２３０ｂは、ト
ランジスタ２００のチャネル形成領域として機能する領域２３０ｂｃと、領域２３０ｂｃ
を挟むように設けられ、ソース領域またはドレイン領域として機能する領域２３０ｂａお
よび領域２３０ｂｂと、を有する。領域２３０ｂｃは、少なくとも一部が導電体２６０と
重畳している。言い換えると、領域２３０ｂｃは、導電体２４２ａと導電体２４２ｂの間
の領域に設けられている。領域２３０ｂａは、導電体２４２ａに重畳して設けられており
、領域２３０ｂｂは、導電体２４２ｂに重畳して設けられている。
2B. When oxygen is supplied to the oxide 230b, a channel formation region is formed in the region between the conductor 242a and the conductor 242b. Therefore, as shown in FIG. 3A, the oxide 230b is divided into a region 230bc that functions as a channel formation region of the transistor 200 and a region 230bc.
The semiconductor device has a region 230ba and a region 230bb that function as a source region and a drain region, respectively, and are provided so as to sandwich the conductor 242a. The region 230bc at least partially overlaps with the conductor 260. In other words, the region 230bc is provided in a region between the conductor 242a and the conductor 242b. The region 230ba is provided overlapping with the conductor 242a, and the region 230bb is provided overlapping with the conductor 242b.
チャネル形成領域として機能する領域２３０ｂｃは、領域２３０ｂａおよび領域２３０
ｂｂよりも、酸素欠損が少なく、または不純物濃度が低いため、キャリア濃度が低い高抵
抗領域である。よって領域２３０ｂｃは、ｉ型（真性）または実質的にｉ型であるという
ことができる。
The region 230bc functioning as a channel forming region is formed by the region 230ba and the region 230
The region 230bc is a high-resistance region with a low carrier concentration because it has fewer oxygen vacancies or a lower impurity concentration than the region 230bb. Therefore, the region 230bc can be said to be i-type (intrinsic) or substantially i-type.
また、ソース領域またはドレイン領域として機能する領域２３０ｂａおよび領域２３０
ｂｂは、酸素欠損が多く、または水素、窒素、金属元素などの不純物濃度が高い、ことで
キャリア濃度が増加し、低抵抗化した領域である。すなわち、領域２３０ｂａおよび領域
２３０ｂｂは、領域２３０ｂｃと比較して、キャリア濃度が高く、低抵抗なｎ型の領域で
ある。
In addition, the region 230ba and the region 230b functioning as a source region or a drain region are
Region 230ba and region 230bb are n-type regions with high carrier concentrations and low resistance due to a large number of oxygen vacancies or high concentrations of impurities such as hydrogen, nitrogen, and metal elements. That is, regions 230ba and 230bb are n-type regions with high carrier concentrations and low resistance compared to region 230bc.
ここで、チャネル形成領域として機能する領域２３０ｂｃのキャリア濃度は、１×１０
１８ｃｍ－３以下であることが好ましく、１×１０１７ｃｍ－３未満であることがより好
ましく、１×１０１６ｃｍ－３未満であることがさらに好ましく、１×１０１３ｃｍ－３
未満であることがさらに好ましく、１×１０１２ｃｍ－３未満であることがさらに好まし
い。なお、チャネル形成領域として機能する領域２３０ｂｃのキャリア濃度の下限値につ
いては、特に限定は無いが、例えば、１×１０－９ｃｍ－３とすることができる。
Here, the carrier concentration of the region 230bc that functions as a channel formation region is 1×10
Preferably, the concentration is 1×10 18 cm −3 or less, more preferably less than 1×10 17 cm −3 , even more preferably less than 1×10 16 cm −3 , and even more preferably less than 1×10 13 cm −3
The lower limit of the carrier concentration of the region 230bc functioning as a channel formation region is not particularly limited, but may be, for example, 1× 10 −9 cm −3 .
また、領域２３０ｂｃと領域２３０ｂａまたは領域２３０ｂｂとの間に、キャリア濃度
が、領域２３０ｂａおよび領域２３０ｂｂのキャリア濃度と同等、またはそれよりも低く
、領域２３０ｂｃのキャリア濃度と同等、またはそれよりも高い、領域が形成されていて
もよい。つまり、当該領域は、領域２３０ｂｃと領域２３０ｂａまたは領域２３０ｂｂと
の接合領域として機能する。当該接合領域は、水素濃度が、領域２３０ｂａおよび領域２
３０ｂｂの水素濃度と同等、またはそれよりも低く、領域２３０ｂｃの水素濃度と同等、
またはそれよりも高くなる場合がある。また、当該接合領域は、酸素欠損が、領域２３０
ｂａおよび領域２３０ｂｂの酸素欠損と同等、またはそれよりも少なく、領域２３０ｂｃ
の酸素欠損と同等、またはそれよりも多くなる場合がある。
Furthermore, a region may be formed between the region 230bc and the region 230ba or the region 230bb, in which the carrier concentration is equal to or lower than the carrier concentration of the region 230ba and the region 230bb, and equal to or higher than the carrier concentration of the region 230bc. In other words, this region functions as a junction region between the region 230bc and the region 230ba or the region 230bb. The junction region has a hydrogen concentration equal to or higher than the carrier concentration of the region 230ba and the region 230bb.
The hydrogen concentration is equal to or lower than that of the region 30bb and equal to that of the region 230bc.
In addition, the junction region may have oxygen vacancies in the region 230
The oxygen vacancies in the regions 230ba and 230bb are equal to or less than those in the region 230bc.
The oxygen deficiency may be equal to or greater than that of the
なお、図３（Ａ）では、領域２３０ｂａ、領域２３０ｂｂ、および領域２３０ｂｃが酸
化物２３０ｂに形成される例について示しているが、本発明はこれに限られるものではな
い。例えば、上記の各領域が酸化物２３０ｂだけでなく、酸化物２３０ａまで形成されて
もよい。
3A shows an example in which the regions 230ba, 230bb, and 230bc are formed in the oxide 230b, but the present invention is not limited to this. For example, each of the above regions may be formed not only in the oxide 230b but also in the oxide 230a.
また、酸化物２３０において、各領域の境界を明確に検出することが困難な場合がある
。各領域内で検出される金属元素、ならびに水素、および窒素などの不純物元素の濃度は
、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化していてもよい。つまり
、チャネル形成領域に近い領域であるほど、金属元素、ならびに水素、および窒素などの
不純物元素の濃度が減少していればよい。
Furthermore, it may be difficult to clearly detect the boundaries between the regions in the oxide 230. The concentrations of metal elements and impurity elements such as hydrogen and nitrogen detected in each region may not necessarily vary stepwise from region to region, but may also vary continuously within each region. In other words, it is sufficient that the concentrations of metal elements and impurity elements such as hydrogen and nitrogen decrease in a region closer to the channel formation region.
トランジスタ２００は、チャネル形成領域を含む酸化物２３０（酸化物２３０ａ、およ
び酸化物２３０ｂ）に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう
。）を用いることが好ましい。
In the transistor 200, a metal oxide that functions as a semiconductor (hereinafter also referred to as an oxide semiconductor) is preferably used for the oxide 230 (the oxide 230a and the oxide 230b) including the channel formation region.
また、半導体として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは
２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金
属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
The metal oxide functioning as a semiconductor preferably has a band gap of 2 eV or more, preferably 2.5 eV or more. By using a metal oxide with such a wide band gap, the off-state current of the transistor can be reduced.
酸化物２３０として、例えば、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ
酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリ
リウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ラ
ンタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウ
ムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物
２３０として、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物、インジウム酸化物を用いてもよい
。
The oxide 230 may be, for example, In-M-Zn, which has indium, element M, and zinc.
It is preferable to use a metal oxide such as an oxide (wherein the element M is one or more elements selected from aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, etc.). Alternatively, the oxide 230 may be an In—Ga oxide, an In—Zn oxide, or an indium oxide.
ここで、酸化物２３０ｂに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比
が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大
きいことが好ましい。
Here, it is preferable that the atomic ratio of In to element M in the metal oxide used for oxide 230b is larger than the atomic ratio of In to element M in the metal oxide used for oxide 230a.
このように、酸化物２３０ｂの下に酸化物２３０ａを配置することで、酸化物２３０ａ
よりも下方に形成された構造物からの、酸化物２３０ｂに対する、不純物および酸素の拡
散を抑制することができる。
In this way, by disposing the oxide 230a under the oxide 230b, the oxide 230a
This can prevent impurities and oxygen from diffusing into oxide 230b from structures formed below.
また、酸化物２３０ａおよび酸化物２３０ｂが、酸素以外に共通の元素を有する（主成
分とする）ことで、酸化物２３０ａと酸化物２３０ｂの界面における欠陥準位密度を低く
することができる。酸化物２３０ａと酸化物２３０ｂとの界面における欠陥準位密度を低
くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流
が得られる。
Furthermore, since the oxide 230 a and the oxide 230 b have a common element other than oxygen (as a main component), the defect state density at the interface between the oxide 230 a and the oxide 230 b can be reduced. Since the defect state density at the interface between the oxide 230 a and the oxide 230 b can be reduced, the effect of interface scattering on carrier conduction is reduced, and a high on-current can be obtained.
酸化物２３０ｂは、結晶性を有することが好ましい。特に、酸化物２３０ｂとして、Ｃ
ＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ
ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。
The oxide 230b preferably has crystallinity.
AAC-OS (c-axis aligned crystalline oxide)
It is preferable to use a semiconductor.
ＣＡＡＣ－ＯＳは、結晶性の高い、緻密な構造を有しており、不純物および欠陥（例え
ば、酸素欠損（ＶＯなど）が少ない金属酸化物である。特に、金属酸化物の形成後に、金
属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理
することで、ＣＡＡＣ－ＯＳをより結晶性の高い、緻密な構造にすることができる。この
ようにして、ＣＡＡＣ－ＯＳの密度をより高めることで、当該ＣＡＡＣ－ＯＳ中の不純物
または酸素の拡散をより低減することができる。
CAAC-OS is a metal oxide having a highly crystalline and dense structure and few impurities and defects (for example, oxygen vacancies ( VO) and the like). In particular, the CAAC-OS can be made to have a more crystalline and dense structure by performing heat treatment at a temperature (for example, 400° C. or higher and 600° C. or lower) at which the metal oxide does not become polycrystallized after formation of the metal oxide. In this way, the density of the CAAC-OS can be further increased, and the diffusion of impurities or oxygen in the CAAC-OS can be further reduced.
一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起
因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ－ＯＳを有する
金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する金属酸化物は
熱に強く、信頼性が高い。
On the other hand, since it is difficult to identify clear crystal boundaries in CAAC-OS, it can be said that a decrease in electron mobility due to crystal boundaries is unlikely to occur. Therefore, metal oxides having CAAC-OS have stable physical properties. Therefore, metal oxides having CAAC-OS are resistant to heat and highly reliable.
酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に
不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合が
ある。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ
場合がある。）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物
半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノー
マリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに
電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される
領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい
。言い換えると、酸化物半導体中のチャネルが形成される領域は、キャリア濃度が低減さ
れ、ｉ型（真性化）または実質的にｉ型であることが好ましい。
In a transistor using an oxide semiconductor, if impurities and oxygen vacancies exist in a region where a channel is formed in the oxide semiconductor, the electrical characteristics may fluctuate and the reliability may decrease. Furthermore, hydrogen near the oxygen vacancy may form a defect (hereinafter sometimes referred to as VOH ) where hydrogen enters the oxygen vacancy, generating electrons that serve as carriers. Therefore, if an oxygen vacancy exists in a region where a channel is formed in the oxide semiconductor, the transistor is likely to have normally-on characteristics (characteristics in which a channel exists and current flows through the transistor even when no voltage is applied to the gate electrode). Therefore, it is preferable that impurities, oxygen vacancies, and VOH be reduced as much as possible in the region where a channel is formed in the oxide semiconductor. In other words, it is preferable that the region where a channel is formed in the oxide semiconductor has a reduced carrier concentration and is i-type (intrinsic) or substantially i-type.
これに対して、酸化物半導体の近傍に、加熱により脱離する酸素（以下、過剰酸素と呼
ぶ場合がある。）を含む絶縁体を設け、熱処理を行うことで、当該絶縁体から酸化物半導
体に酸素を供給し、酸素欠損、およびＶＯＨを低減することができる。ただし、ソース領
域またはドレイン領域に過剰な量の酸素が供給されると、トランジスタ２００のオン電流
の低下、または電界効果移動度の低下を引き起こすおそれがある。さらに、ソース領域ま
たはドレイン領域に供給される酸素が基板面内でばらつくことで、トランジスタを有する
半導体装置の特性にばらつきが出ることになる。
In response to this problem, by providing an insulator containing oxygen that is desorbed by heating (hereinafter sometimes referred to as excess oxygen) near the oxide semiconductor and performing heat treatment, oxygen can be supplied from the insulator to the oxide semiconductor, thereby reducing oxygen vacancies and VOH . However, supplying an excessive amount of oxygen to the source or drain region may cause a decrease in the on-state current or field-effect mobility of the transistor 200. Furthermore, variations in the amount of oxygen supplied to the source or drain region within the substrate plane may cause variations in the characteristics of a semiconductor device including the transistor.
よって、酸化物半導体中において、チャネル形成領域として機能する領域２３０ｂｃは
、キャリア濃度が低減され、ｉ型または実質的にｉ型であることが好ましいが、ソース領
域またはドレイン領域として機能する領域２３０ｂａおよび領域２３０ｂｂは、キャリア
濃度が高く、ｎ型であることが好ましい。つまり、酸化物半導体の領域２３０ｂｃの酸素
欠損、およびＶＯＨを低減し、領域２３０ｂａおよび領域２３０ｂｂには過剰な量の酸素
が供給されないようにすることが好ましい。
Therefore, in the oxide semiconductor, the region 230bc that functions as a channel formation region preferably has a reduced carrier concentration and is i-type or substantially i-type, while the regions 230ba and 230bb that function as source and drain regions preferably have a high carrier concentration and are n-type. In other words, it is preferable to reduce oxygen vacancies and VOH in the region 230bc of the oxide semiconductor so that excessive oxygen is not supplied to the regions 230ba and 230bb.
そこで、本実施の形態では、酸化物２３０ｂ上に導電体２４２ａおよび導電体２４２ｂ
を設けた状態で、酸素を含む雰囲気でマイクロ波処理を行い、領域２３０ｂｃの酸素欠損
、およびＶＯＨの低減を図る。ここで、マイクロ波処理とは、例えばマイクロ波を用いて
高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。
Therefore, in this embodiment, the conductor 242a and the conductor 242b are formed on the oxide 230b.
With the region 230bc provided, microwave treatment is performed in an atmosphere containing oxygen to reduce oxygen vacancies and VOH in the region 230bc. Here, the microwave treatment refers to treatment using, for example, an apparatus having a power source that generates high-density plasma using microwaves.
酸素を含む雰囲気でマイクロ波処理を行うことで、マイクロ波、またはＲＦ等の高周波
を用いて酸素ガスをプラズマ化し、当該酸素プラズマを作用させることができる。このと
き、マイクロ波、またはＲＦ等の高周波を領域２３０ｂｃに照射することもできる。プラ
ズマ、マイクロ波などの作用により、領域２３０ｂｃのＶＯＨを分断し、水素Ｈを領域２
３０ｂｃから除去し、酸素欠損ＶＯを酸素で補填することができる。つまり、領域２３０
ｂｃにおいて、「ＶＯＨ→Ｈ＋ＶＯ」という反応が起きて、領域２３０ｂｃの水素濃度を
低減することができる。よって、領域２３０ｂｃ中の酸素欠損、およびＶＯＨを低減し、
キャリア濃度を低下させることができる。
By performing microwave processing in an atmosphere containing oxygen, oxygen gas can be converted into plasma using microwaves or high frequency waves such as RF, and the oxygen plasma can be activated. At this time, microwaves or high frequency waves such as RF can be irradiated onto the region 230bc. The action of the plasma, microwaves, etc. can decompose VOH in the region 230bc, and hydrogen H can be converted into hydrogen H in the region 230bc.
30bc, and oxygen vacancies V O can be filled with oxygen.
In the region 230bc, the reaction " VOH →H+ VO " occurs, and the hydrogen concentration in the region 230bc can be reduced. Therefore, oxygen vacancies and VOH in the region 230bc are reduced,
The carrier concentration can be reduced.
また、酸素を含む雰囲気でマイクロ波処理を行う際、マイクロ波、またはＲＦ等の高周
波、酸素プラズマなどの作用は、導電体２４２ａおよび導電体２４２ｂに遮蔽され、領域
２３０ｂａおよび領域２３０ｂｂには及ばない。さらに、酸素プラズマの作用は、酸化物
２３０ｂ、および導電体２４２を覆って設けられている、絶縁体２７１、および絶縁体２
８０によって、低減することができる。これにより、マイクロ波処理の際に、領域２３０
ｂａおよび領域２３０ｂｂで、ＶＯＨの低減、および過剰な量の酸素供給が発生しないの
で、キャリア濃度の低下を防ぐことができる。
Furthermore, when microwave processing is performed in an atmosphere containing oxygen, the effects of microwaves, high frequency waves such as RF, oxygen plasma, etc. are shielded by the conductors 242a and 242b and do not reach the regions 230ba and 230bb. Furthermore, the effects of oxygen plasma are also shielded by the insulators 271 and 272a and 272b that are provided to cover the oxide 230b and the conductor 242.
80, the area 230 can be reduced during microwave processing.
In the regions ba and 230bb, a reduction in V OH and an excessive amount of oxygen supply do not occur, so that a decrease in the carrier concentration can be prevented.
また、絶縁体２５２となる絶縁膜の成膜後、または絶縁体２５０となる絶縁膜の成膜後
に、酸素を含む雰囲気でマイクロ波処理を行うとことが好ましい。このように絶縁体２５
２、または絶縁体２５０を介して、酸素を含む雰囲気でマイクロ波処理を行うことで、効
率よく領域２３０ｂｃ中へ酸素を注入することができる。また、絶縁体２５２を導電体２
４２の側面、および領域２３０ｂｃの表面と接するように配置することで、領域２３０ｂ
ｃへ必要量以上の酸素の注入を抑制し、導電体２４２の側面の酸化を抑制することができ
る。また、絶縁体２５０となる絶縁膜の成膜時に導電体２４２の側面の酸化を抑制するこ
とができる。
Furthermore, after the insulating film to be the insulator 252 or the insulating film to be the insulator 250 is formed, microwave treatment is preferably performed in an atmosphere containing oxygen.
By performing microwave treatment in an atmosphere containing oxygen through the insulator 252 or the insulator 250, oxygen can be efficiently injected into the region 230bc.
42 and the surface of the region 230bc.
This can prevent more oxygen than necessary from being injected into the insulating film c, thereby preventing oxidation of the side surface of the conductor 242. Furthermore, it can prevent oxidation of the side surface of the conductor 242 when forming the insulating film that becomes the insulator 250.
また、領域２３０ｂｃ中に注入される酸素は、酸素原子、酸素分子、酸素ラジカル（Ｏ
ラジカルともいう、不対電子をもつ原子または分子、あるいはイオン）など様々な形態が
ある。なお、領域２３０ｂｃ中に注入される酸素は、上述の形態のいずれか一または複数
であればよく、特に酸素ラジカルであると好適である。また、絶縁体２５２、および絶縁
体２５０の膜質を向上させることができるので、トランジスタ２００の信頼性が向上する
。
The oxygen injected into the region 230bc may be an oxygen atom, an oxygen molecule, or an oxygen radical (O
The oxygen can take various forms, such as oxygen radicals (atoms, molecules, or ions with unpaired electrons, also called radicals). The oxygen implanted into the region 230bc may take one or more of the forms described above, and oxygen radicals are particularly preferred. Furthermore, the film quality of the insulators 252 and 250 can be improved, thereby improving the reliability of the transistor 200.
このようにして、酸化物半導体の領域２３０ｂｃで選択的に酸素欠損、およびＶＯＨを
除去して、領域２３０ｂｃをｉ型または実質的にｉ型とすることができる。さらに、ソー
ス領域またはドレイン領域として機能する領域２３０ｂａおよび領域２３０ｂｂに過剰な
酸素が供給されるのを抑制し、ｎ型を維持することができる。これにより、トランジスタ
２００の電気特性の変動を抑制し、基板面内でトランジスタ２００の電気特性がばらつく
のを抑制することができる。
In this manner, oxygen vacancies and VOH can be selectively removed from the oxide semiconductor region 230bc, making the region 230bc i-type or substantially i-type. Furthermore, excessive oxygen can be prevented from being supplied to the regions 230ba and 230bb, which function as source and drain regions, and the regions 230ba and 230bb can maintain n-type conductivity. This can suppress fluctuations in the electrical characteristics of the transistor 200 and prevent variations in the electrical characteristics of the transistor 200 within the substrate surface.
以上のような構成にすることで、トランジスタ特性のばらつきが少ない半導体装置を提
供することができる。また、信頼性が良好な半導体装置を提供することができる。また、
良好な電気特性を有する半導体装置を提供することができる。
By adopting the above-described configuration, it is possible to provide a semiconductor device with little variation in transistor characteristics. Also, it is possible to provide a semiconductor device with good reliability.
A semiconductor device having good electrical characteristics can be provided.
また、図２（Ｃ）に示すように、トランジスタ２００のチャネル幅方向の断面視におい
て、酸化物２３０ｂの側面と酸化物２３０ｂの上面との間に、湾曲面を有してもよい。つ
まり、当該側面の端部と当該上面の端部は、湾曲してもよい（以下、ラウンド状ともいう
。）。
2C , in a cross-sectional view of the transistor 200 in the channel width direction, a curved surface may be formed between the side surface of the oxide 230b and the top surface of the oxide 230b. That is, the end portions of the side surface and the top surface may be curved (hereinafter also referred to as rounded).
上記湾曲面での曲率半径は、０ｎｍより大きく、導電体２４２と重なる領域の酸化物２
３０ｂの膜厚より小さい、または、上記湾曲面を有さない領域の長さの半分より小さいこ
とが好ましい。上記湾曲面での曲率半径は、具体的には、０ｎｍより大きく２０ｎｍ以下
、好ましくは１ｎｍ以上１５ｎｍ以下、さらに好ましくは２ｎｍ以上１０ｎｍ以下とする
。このような形状にすることで、絶縁体２５２、絶縁体２５０、絶縁体２５４、および導
電体２６０の、酸化物２３０ｂへの被覆性を高めることができる。
The radius of curvature of the curved surface is greater than 0 nm, and the oxide 2 in the region overlapping with the conductor 242
Preferably, the thickness of the oxide 230b is smaller than the thickness of the insulator 252, the insulator 250, the insulator 254, and the conductor 260, or smaller than half the length of the region without the curved surface. Specifically, the radius of curvature of the curved surface is greater than 0 nm and less than 20 nm, preferably greater than 1 nm and less than 15 nm, and more preferably greater than 2 nm and less than 10 nm. By using such a shape, the coverage of the insulator 252, the insulator 250, the insulator 254, and the conductor 260 with the oxide 230b can be improved.
酸化物２３０は、化学組成が異なる複数の酸化物層の積層構造を有することが好ましい
。具体的には、酸化物２３０ａに用いる金属酸化物において、主成分である金属元素に対
する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、主成分である金
属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに
用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる
金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、
酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物
２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが
好ましい。
The oxide 230 preferably has a stacked structure of multiple oxide layers with different chemical compositions. Specifically, in the metal oxide used for the oxide 230a, the atomic ratio of the element M to the metal element that is the main component is preferably larger than the atomic ratio of the element M to the metal element that is the main component in the metal oxide used for the oxide 230b. Furthermore, in the metal oxide used for the oxide 230a, the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 230b. Furthermore,
In the metal oxide used for oxide 230b, the atomic ratio of In to element M is preferably larger than the atomic ratio of In to element M in the metal oxide used for oxide 230a.
また、酸化物２３０ｂは、ＣＡＡＣ－ＯＳなどの結晶性を有する酸化物であることが好
ましい。ＣＡＡＣ－ＯＳなどの結晶性を有する酸化物は、不純物および欠陥（酸素欠損な
ど）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレ
イン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。これに
より、熱処理を行っても、酸化物２３０ｂから酸素が引き抜かれることを低減できるので
、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対し
て安定である。
The oxide 230b is preferably a crystalline oxide such as CAAC-OS. Crystalline oxides such as CAAC-OS have few impurities and defects (such as oxygen vacancies) and have a highly crystalline and dense structure. Therefore, extraction of oxygen from the oxide 230b by the source or drain electrode can be suppressed. As a result, even when heat treatment is performed, extraction of oxygen from the oxide 230b can be suppressed, and the transistor 200 is stable against high temperatures (so-called thermal budget) in the manufacturing process.
ここで、酸化物２３０ａと酸化物２３０ｂの接合部において、伝導帯下端はなだらかに
変化する。換言すると、酸化物２３０ａと酸化物２３０ｂの接合部における伝導帯下端は
、連続的に変化または連続接合するともいうことができる。このようにするためには、酸
化物２３０ａと酸化物２３０ｂとの界面に形成される混合層の欠陥準位密度を低くすると
よい。
Here, the conduction band minimum changes gradually at the junction between the oxides 230a and 230b. In other words, the conduction band minimum at the junction between the oxides 230a and 230b changes continuously or can be said to be a continuous junction. To achieve this, it is preferable to reduce the defect level density of the mixed layer formed at the interface between the oxides 230a and 230b.
具体的には、酸化物２３０ａと酸化物２３０ｂが、酸素以外に共通の元素を主成分とし
て有することで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物２
３０ｂがＩｎ－Ｍ－Ｚｎ酸化物の場合、酸化物２３０ａとして、Ｉｎ－Ｍ－Ｚｎ酸化物、
Ｍ－Ｚｎ酸化物、元素Ｍの酸化物、Ｉｎ－Ｚｎ酸化物、インジウム酸化物などを用いても
よい。
Specifically, when the oxide 230a and the oxide 230b contain a common element other than oxygen as a main component, a mixed layer with a low density of defect states can be formed.
When 30b is In-M-Zn oxide, the oxide 230a is In-M-Zn oxide,
M-Zn oxide, oxide of element M, In-Zn oxide, indium oxide, etc. may also be used.
具体的には、酸化物２３０ａとして、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしく
はその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近
傍の組成の金属酸化物を用いればよい。また、酸化物２３０ｂとして、Ｉｎ：Ｍ：Ｚｎ＝
１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：２［原子数
比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくは
その近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の
±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。
Specifically, the oxide 230a may be a metal oxide having a composition of In:M:Zn=1:3:4 [atomic ratio] or a composition close thereto, or a composition of In:M:Zn=1:1:0.5 [atomic ratio] or a composition close thereto.
Metal oxides having an atomic ratio of 1:1:1 or a similar composition, an In:M:Zn=1:1:2 or a similar composition, or an In:M:Zn=4:2:3 or a similar composition may be used. Note that a similar composition includes a range of ±30% of the desired atomic ratio. Gallium is preferably used as the element M.
なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜さ
れた金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲ
ットの原子数比であってもよい。
When a metal oxide film is formed by sputtering, the atomic ratio is not limited to the atomic ratio of the formed metal oxide film, but may be the atomic ratio of a sputtering target used to form the metal oxide film.
また、図２（Ｃ）などに示すように、酸化物２３０の上面および側面に接して、酸化ア
ルミニウムなどにより形成される絶縁体２５２を設けることにより、酸化物２３０と絶縁
体２５２の界面およびその近傍に、酸化物２３０に含まれるインジウムが偏在する場合が
ある。これにより、酸化物２３０の表面近傍が、インジウム酸化物に近い原子数比、また
はＩｎ－Ｚｎ酸化物に近い原子数比になる。このように酸化物２３０、特に酸化物２３０
ｂの表面近傍のインジウムの原子数比が大きくなることで、トランジスタ２００の電界効
果移動度を向上させることができる。
2C and other figures, by providing an insulator 252 made of aluminum oxide or the like in contact with the top and side surfaces of the oxide 230, indium contained in the oxide 230 may be unevenly distributed at and near the interface between the oxide 230 and the insulator 252. As a result, the atomic ratio near the surface of the oxide 230 becomes close to that of indium oxide or In—Zn oxide. In this way, the oxide 230, especially the oxide 230
When the atomic ratio of indium near the surface of b increases, the field-effect mobility of the transistor 200 can be improved.
酸化物２３０ａおよび酸化物２３０ｂを上述の構成とすることで、酸化物２３０ａと酸
化物２３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散
乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は大きいオン電流、お
よび高い周波数特性を得ることができる。
By configuring the oxide 230 a and the oxide 230 b as described above, the defect state density at the interface between the oxide 230 a and the oxide 230 b can be reduced, which reduces the effect of interface scattering on carrier conduction, and the transistor 200 can achieve a large on-state current and high frequency characteristics.
絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２
８３、および絶縁体２８５の少なくとも一は、水、水素などの不純物が、基板側から、ま
たは、トランジスタ２００の上方からトランジスタ２００に拡散するのを抑制するバリア
絶縁膜として機能することが好ましい。したがって、絶縁体２１２、絶縁体２１４、絶縁
体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、および絶縁体２８５の少なくと
も一は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、Ｎ
Ｏ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透
過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸
素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）
絶縁性材料を用いることが好ましい。
Insulator 212, insulator 214, insulator 271, insulator 275, insulator 282, insulator 2
At least one of the insulators 212, 214, 271, 275, 282, 283, and 285 preferably functions as a barrier insulating film that suppresses impurities such as water and hydrogen from diffusing into the transistor 200 from the substrate side or from above the transistor 200. Therefore, at least one of the insulators 212, 214, 271, 275, 282, 283, and 285 preferably suppresses diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, and nitrogen oxide molecules (N 2 O, N
It is preferable to use an insulating material that has a function of suppressing the diffusion of impurities such as copper atoms (e.g., O, NO2 , etc.), or that has a function of suppressing the diffusion of oxygen (e.g., at least one of oxygen atoms, oxygen molecules, etc.) (e.g., that has a function of suppressing the diffusion of oxygen).
It is preferable to use an insulating material.
なお、本明細書において、バリア絶縁膜とは、バリア性を有する絶縁膜のことを指す。
本明細書において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いと
もいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともい
う）機能とする。
In this specification, the term "barrier insulating film" refers to an insulating film having barrier properties.
In this specification, the term "barrier property" refers to a function of suppressing the diffusion of a corresponding substance (also referred to as low permeability), or a function of capturing and fixing a corresponding substance (also referred to as gettering).
絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２
８３、および絶縁体２８５としては、水、水素などの不純物、および酸素の拡散を抑制す
る機能を有する絶縁体を用いることが好ましく、例えば、酸化アルミニウム、酸化マグネ
シウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン
、または窒化酸化シリコンなどを用いることができる。例えば、絶縁体２１２、絶縁体２
７５、および絶縁体２８３として、より水素バリア性が高い、窒化シリコンなどを用いる
ことが好ましい。また、例えば、絶縁体２１４、絶縁体２７１、絶縁体２８２、および絶
縁体２８５として、水素を捕獲および水素を固着する機能が高い、酸化アルミニウムまた
は酸化マグネシウムなどを用いることが好ましい。これにより、水、水素などの不純物が
絶縁体２１２、および絶縁体２１４を介して、基板側からトランジスタ２００側に拡散す
るのを抑制することができる。または、水、水素などの不純物が絶縁体２８５よりも外側
に配置されている層間絶縁膜などから、トランジスタ２００側に拡散するのを抑制するこ
とができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２１２、および絶縁体
２１４を介して基板側に、拡散するのを抑制することができる。または、絶縁体２８０な
どに含まれる酸素が、絶縁体２８２などを介してトランジスタ２００より上方に、拡散す
るのを抑制することができる。この様に、トランジスタ２００を、水、水素などの不純物
、および酸素の拡散を抑制する機能を有する絶縁体２１２、絶縁体２１４、絶縁体２７１
、絶縁体２７５、絶縁体２８２、絶縁体２８３、および絶縁体２８５で取り囲む構造とす
ることが好ましい。
Insulator 212, insulator 214, insulator 271, insulator 275, insulator 282, insulator 2
For the insulators 212, 283, and 285, it is preferable to use an insulator that has a function of suppressing the diffusion of impurities such as water and hydrogen, and oxygen, and for example, aluminum oxide, magnesium oxide, hafnium oxide, gallium oxide, indium gallium zinc oxide, silicon nitride, or silicon nitride oxide can be used.
It is preferable to use silicon nitride, which has a high hydrogen barrier property, for the insulators 212, 271, 282, and 283. Furthermore, it is preferable to use aluminum oxide or magnesium oxide, which has a high hydrogen capture and fixation property, for the insulators 214, 271, 282, and 285. This can prevent impurities such as water and hydrogen from diffusing from the substrate side to the transistor 200 side through the insulators 212 and 214. It can also prevent impurities such as water and hydrogen from diffusing from an interlayer insulating film disposed outside the insulator 285 to the transistor 200 side. It can also prevent oxygen contained in the insulator 224 and the like from diffusing to the substrate side through the insulators 212 and 214. It can also prevent oxygen contained in the insulator 280 and the like from diffusing above the transistor 200 through the insulator 282 and the like. In this way, the transistor 200 is made of the insulators 212, 214, and 271, which have the function of suppressing the diffusion of impurities such as water and hydrogen, and oxygen.
, insulator 275 , insulator 282 , insulator 283 , and insulator 285 .
ここで、絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、
絶縁体２８３、および絶縁体２８５として、アモルファス構造を有する酸化物を用いるこ
とが好ましい。例えば、ＡｌＯｘ（ｘは０より大きい任意数）、またはＭｇＯｙ（ｙは０
より大きい任意数）などの金属酸化物を用いることが好ましい。このようなアモルファス
構造を有する金属酸化物では、酸素原子がダングリングボンドを有しており、当該ダング
リングボンドで水素を捕獲または固着する性質を有する場合がある。このようなアモルフ
ァス構造を有する金属酸化物をトランジスタ２００の構成要素として用いる、またはトラ
ンジスタ２００の周囲に設けることで、トランジスタ２００に含まれる水素、またはトラ
ンジスタ２００の周囲に存在する水素を捕獲または固着することができる。特にトランジ
スタ２００のチャネル形成領域に含まれる水素を捕獲または固着することが好ましい。ア
モルファス構造を有する金属酸化物をトランジスタ２００の構成要素として用いる、また
はトランジスタ２００の周囲に設けることで、良好な特性を有し、信頼性の高いトランジ
スタ２００、および半導体装置を作製することができる。
Here, the insulator 212, the insulator 214, the insulator 271, the insulator 275, the insulator 282,
It is preferable to use an oxide having an amorphous structure as the insulator 283 and the insulator 285. For example, AlO x (x is an arbitrary number greater than 0) or MgO y (y is 0
It is preferable to use a metal oxide such as a metal oxide having an amorphous structure (wherein the metal oxide has an amorphous structure and the amorphous structure is an arbitrary number larger than the amorphous structure). In such a metal oxide having an amorphous structure, oxygen atoms have dangling bonds, and the dangling bonds may have the property of capturing or fixing hydrogen. By using such a metal oxide having an amorphous structure as a component of the transistor 200 or providing it around the transistor 200, hydrogen contained in the transistor 200 or hydrogen present around the transistor 200 can be captured or fixed. In particular, it is preferable to capture or fix hydrogen contained in the channel formation region of the transistor 200. By using a metal oxide having an amorphous structure as a component of the transistor 200 or providing it around the transistor 200, a highly reliable transistor 200 and a semiconductor device can be manufactured with excellent characteristics.
また、絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶
縁体２８３、および絶縁体２８５は、アモルファス構造であることが好ましいが、一部に
多結晶構造の領域が形成されていてもよい。また、絶縁体２１２、絶縁体２１４、絶縁体
２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、および絶縁体２８５は、アモルフ
ァス構造の層と、多結晶構造の層と、が積層された多層構造であってもよい。例えば、ア
モルファス構造の層の上に多結晶構造の層が形成された積層構造でもよい。
Furthermore, the insulators 212, 214, 271, 275, 282, 283, and 285 preferably have an amorphous structure, but may have a polycrystalline structure region formed in a portion thereof. Furthermore, the insulators 212, 214, 271, 275, 282, 283, and 285 may have a multilayer structure in which an amorphous layer and a polycrystalline layer are stacked. For example, they may have a stacked structure in which a polycrystalline layer is formed on an amorphous layer.
絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２
８３、および絶縁体２８５の成膜は、例えば、スパッタリング法を用いて行えばよい。ス
パッタリング法は、成膜ガスに水素を含む分子を用いなくてよいので、絶縁体２１２、絶
縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、および絶縁体
２８５の水素濃度を低減することができる。なお、成膜方法は、スパッタリング法に限ら
れるものではなく、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓ
ｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉ
ｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）
法などを適宜用いてもよい。
Insulator 212, insulator 214, insulator 271, insulator 275, insulator 282, insulator 2
The insulators 212, 214, 271, 275, 282, 283, and 285 can be formed by, for example, sputtering. Sputtering does not require the use of molecules containing hydrogen in the film formation gas, and therefore can reduce the hydrogen concentrations in the insulators 212, 214, 271, 275, 282, 283, and 285. Note that the film formation method is not limited to sputtering, and chemical vapor deposition (CVD) can also be used.
ion method, molecular beam epitaxy (MBE)
taxi method, pulsed laser deposition (PLD)
ion) method, Atomic Layer Deposition (ALD) method
Methods such as the above may be used as appropriate.
また、絶縁体２１２、絶縁体２７５、および絶縁体２８３の抵抗率を低くすることが好
ましい場合がある。例えば、絶縁体２１２、絶縁体２７５、および絶縁体２８３の抵抗率
を概略１×１０１３Ωｃｍとすることで、半導体装置作製工程のプラズマ等を用いる処理
において、絶縁体２１２、絶縁体２７５、および絶縁体２８３が、導電体２０５、導電体
２４２、導電体２６０、または導電体２４６のチャージアップを緩和することができる場
合がある。絶縁体２１２、絶縁体２７５、および絶縁体２８３の抵抗率は、好ましくは、
１×１０１０Ωｃｍ以上１×１０１５Ωｃｍ以下とする。
It may also be preferable to reduce the resistivity of the insulators 212, 275, and 283. For example, by setting the resistivity of the insulators 212, 275, and 283 to approximately 1×10 13 Ωcm, the insulators 212, 275, and 283 may be able to reduce charge-up of the conductor 205, conductor 242, conductor 260, or conductor 246 during treatment using plasma or the like in the semiconductor device manufacturing process. The resistivity of the insulators 212, 275, and 283 is preferably
The resistivity is set to 1×10 10 Ωcm or more and 1×10 15 Ωcm or less.
また、絶縁体２１６、絶縁体２７４、絶縁体２８０、および絶縁体２８５は、絶縁体２
１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線
間に生じる寄生容量を低減することができる。例えば、絶縁体２１６、絶縁体２７４、絶
縁体２８０、および絶縁体２８５として、酸化シリコン、酸化窒化シリコン、フッ素を添
加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリ
コン、空孔を有する酸化シリコンなどを適宜用いればよい。
In addition, the insulators 216, 274, 280, and 285 are insulators 2
It is preferable that the dielectric constant of the insulator 216 is lower than that of 14. By using a material with a low dielectric constant as an interlayer film, parasitic capacitance between wirings can be reduced. For example, silicon oxide, silicon oxynitride, silicon oxide to which fluorine has been added, silicon oxide to which carbon has been added, silicon oxide to which carbon and nitrogen have been added, silicon oxide having vacancies, or the like can be used as appropriate for the insulators 216, 274, 280, and 285.
導電体２０５は、酸化物２３０、および導電体２６０と、重なるように配置する。ここ
で、導電体２０５は、絶縁体２１６に形成された開口に埋め込まれて設けることが好まし
い。また、導電体２０５の一部が絶縁体２１４に埋め込まれる場合がある。
The conductor 205 is arranged to overlap the oxide 230 and the conductor 260. Here, the conductor 205 is preferably provided by being embedded in an opening formed in the insulator 216. In addition, a part of the conductor 205 may be embedded in the insulator 214.
導電体２０５は、導電体２０５ａ、および導電体２０５ｂを有する。導電体２０５ａは
、当該開口の底面および側壁に接して設けられる。導電体２０５ｂは、導電体２０５ａに
形成された凹部に埋め込まれるように設けられる。ここで、導電体２０５ｂの上面の高さ
は、導電体２０５ａの上面の高さおよび絶縁体２１６の上面の高さと概略一致する。
The conductor 205 includes a conductor 205a and a conductor 205b. The conductor 205a is provided in contact with the bottom surface and sidewall of the opening. The conductor 205b is provided so as to be embedded in a recess formed in the conductor 205a. Here, the height of the upper surface of the conductor 205b is approximately the same as the height of the upper surface of the conductor 205a and the height of the upper surface of the insulator 216.
ここで、導電体２０５ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化
窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有
する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子な
どの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
Here, the conductor 205a is preferably made of a conductive material that has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules ( N2O , NO, NO2 , etc.), copper atoms, etc. Alternatively, it is preferably made of a conductive material that has a function of suppressing the diffusion of oxygen (for example, at least one of oxygen atoms, oxygen molecules, etc.).
導電体２０５ａに、水素の拡散を低減する機能を有する導電性材料を用いることにより
、導電体２０５ｂに含まれる水素などの不純物が、絶縁体２２４等を介して、酸化物２３
０に拡散するのを防ぐことができる。また、導電体２０５ａに、酸素の拡散を抑制する機
能を有する導電性材料を用いることにより、導電体２０５ｂが酸化して導電率が低下する
ことを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、
例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムな
どを用いることが好ましい。したがって、導電体２０５ａとしては、上記導電性材料を単
層または積層とすればよい。例えば、導電体２０５ａは、窒化チタンを用いればよい。
By using a conductive material having a function of reducing hydrogen diffusion for the conductor 205a, impurities such as hydrogen contained in the conductor 205b are absorbed into the oxide 23 through the insulator 224 and the like.
Furthermore, by using a conductive material having a function of suppressing oxygen diffusion for the conductor 205a, it is possible to suppress the conductor 205b from being oxidized and its conductivity from decreasing. Examples of conductive materials having a function of suppressing oxygen diffusion include:
For example, titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like may be preferably used. Therefore, the conductor 205 a may be formed of a single layer or a multilayer of the above-mentioned conductive materials. For example, titanium nitride may be used for the conductor 205 a.
また、導電体２０５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電
性材料を用いることが好ましい。例えば、導電体２０５ｂは、タングステンを用いればよ
い。
The conductor 205b is preferably made of a conductive material containing tungsten, copper, or aluminum as a main component, for example, tungsten.
導電体２０５は、第２のゲート電極として機能する場合がある。その場合、導電体２０
５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させる
ことで、トランジスタ２００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、
導電体２０５に負の電位を印加することにより、トランジスタ２００のＶｔｈをより大き
くし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印
加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレ
イン電流を小さくすることができる。
The conductor 205 may function as a second gate electrode.
The threshold voltage (Vth) of the transistor 200 can be controlled by changing the potential applied to the transistor 5 independently of the potential applied to the conductor 260.
Applying a negative potential to the conductor 205 can increase the Vth of the transistor 200 and reduce the off-state current. Therefore, applying a negative potential to the conductor 205 can reduce the drain current when the potential applied to the conductor 260 is 0 V, compared to when no negative potential is applied.
また、導電体２０５の電気抵抗率は、上記の導電体２０５に印加する電位を考慮して設
計され、導電体２０５の膜厚は当該電気抵抗率に合わせて設定される。また、絶縁体２１
６の膜厚は、導電体２０５とほぼ同じになる。ここで、導電体２０５の設計が許す範囲で
導電体２０５および絶縁体２１６の膜厚を薄くすることが好ましい。絶縁体２１６の膜厚
を薄くすることで、絶縁体２１６中に含まれる水素などの不純物の絶対量を低減すること
ができるので、当該不純物が酸化物２３０に拡散するのを低減することができる。
The electrical resistivity of the conductor 205 is designed in consideration of the potential to be applied to the conductor 205, and the film thickness of the conductor 205 is set in accordance with the electrical resistivity.
The film thickness of the conductor 205 is approximately the same as that of the conductor 205. Here, it is preferable to make the film thicknesses of the conductor 205 and the insulator 216 thin within the range permitted by the design of the conductor 205. By making the film thickness of the insulator 216 thin, the absolute amount of impurities such as hydrogen contained in the insulator 216 can be reduced, thereby reducing the diffusion of the impurities into the oxide 230.
なお、導電体２０５は、図２（Ａ）に示すように、酸化物２３０の導電体２４２ａおよ
び導電体２４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。特に、図２（
Ｃ）に示すように、導電体２０５は、酸化物２３０ａおよび酸化物２３０ｂのチャネル幅
方向の端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物
２３０のチャネル幅方向における側面の外側において、導電体２０５と、導電体２６０と
は、絶縁体を介して重畳していることが好ましい。当該構成を有することで、第１のゲー
ト電極として機能する導電体２６０の電界と、第２のゲート電極として機能する導電体２
０５の電界によって、酸化物２３０のチャネル形成領域を電気的に取り囲むことができる
。本明細書において、第１のゲート、および第２のゲートの電界によって、チャネル形成
領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ
（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
Note that the conductor 205 may be provided to be larger than the area of the oxide 230 that does not overlap with the conductors 242a and 242b, as shown in FIG.
As shown in FIG. 1C, the conductor 205 preferably extends also in a region outside the channel width direction ends of the oxide 230a and the oxide 230b. In other words, outside the side surface of the oxide 230 in the channel width direction, the conductor 205 and the conductor 260 preferably overlap each other with an insulator interposed therebetween. With this configuration, the electric field of the conductor 260 functioning as the first gate electrode and the electric field of the conductor 260 functioning as the second gate electrode are reduced.
The electric field of the first gate and the second gate can electrically surround the channel formation region of the oxide 230. In this specification, the structure of a transistor in which the electric fields of the first gate and the second gate electrically surround the channel formation region is referred to as a surrounded channel.
This is called an (S-channel) structure.
なお、本明細書等において、Ｓ－ｃｈａｎｎｅｌ構造のトランジスタとは、一対のゲー
ト電極の一方および他方の電界によって、チャネル形成領域を電気的に取り囲むトランジ
スタの構造を表す。また、本明細書等で開示するＳ－ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構
造およびプレーナ型構造とは異なる。Ｓ－ｃｈａｎｎｅｌ構造を採用することで、短チャ
ネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタと
することができる。
In this specification and the like, a transistor with an S-channel structure refers to a transistor structure in which a channel formation region is electrically surrounded by the electric fields of one and the other of a pair of gate electrodes. The S-channel structure disclosed in this specification and the like differs from a fin structure and a planar structure. By employing the S-channel structure, it is possible to increase resistance to the short channel effect, in other words, to provide a transistor in which the short channel effect is less likely to occur.
また、図２（Ｃ）に示すように、導電体２０５は延伸させて、配線としても機能させて
いる。ただし、これに限られることなく、導電体２０５の下に、配線として機能する導電
体を設ける構成にしてもよい。また、導電体２０５は、必ずしも各トランジスタに一個ず
つ設ける必要はない。例えば、導電体２０５を複数のトランジスタで共有する構成にして
もよい。
2C, the conductor 205 is extended to function as a wiring. However, the present invention is not limited to this, and a conductor functioning as a wiring may be provided below the conductor 205. Furthermore, it is not necessary to provide one conductor 205 for each transistor. For example, the conductor 205 may be shared by a plurality of transistors.
なお、トランジスタ２００では、導電体２０５は、導電体２０５ａ、および導電体２０
５ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例え
ば、導電体２０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。
In the transistor 200, the conductor 205 includes a conductor 205a and a conductor 20
However, the present invention is not limited to this. For example, the conductor 205 may be provided as a single layer or a laminated structure of three or more layers.
絶縁体２２２、および絶縁体２２４は、ゲート絶縁体として機能する。 Insulators 222 and 224 function as gate insulators.
絶縁体２２２は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑
制する機能を有することが好ましい。また、絶縁体２２２は、酸素（例えば、酸素原子、
酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、
絶縁体２２２は、絶縁体２２４よりも水素および酸素の一方または双方の拡散を抑制する
機能を有することが好ましい。
The insulator 222 preferably has a function of suppressing the diffusion of hydrogen (for example, at least one of hydrogen atoms, hydrogen molecules, etc.).
It is preferable that the material has a function of suppressing the diffusion of at least one of oxygen molecules. For example,
The insulator 222 preferably has a function of suppressing the diffusion of one or both of hydrogen and oxygen more than the insulator 224 .
絶縁体２２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の
酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニ
ウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用
いることが好ましい。または、ハフニウムおよびジルコニウムを含む酸化物、例えばハフ
ニウムジルコニウム酸化物を用いることが好ましい。このような材料を用いて絶縁体２２
２を形成した場合、絶縁体２２２は、酸化物２３０から基板側への酸素の放出および、ト
ランジスタ２００の周辺部から酸化物２３０への水素等の不純物の拡散を抑制する層とし
て機能する。よって、絶縁体２２２を設けることで、水素等の不純物が、トランジスタ２
００の内側へ拡散することを抑制し、酸化物２３０中の酸素欠損の生成を抑制することが
できる。また、導電体２０５が、絶縁体２２４および、酸化物２３０が有する酸素と反応
することを抑制することができる。
The insulator 222 may be an insulator containing an oxide of one or both of aluminum and hafnium, which are insulating materials. Aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like may be preferably used as the insulator. Alternatively, an oxide containing hafnium and zirconium, such as hafnium zirconium oxide, may be preferably used. The insulator 222 may be made of such a material.
When the oxide 230 is formed, the insulator 222 functions as a layer that suppresses oxygen release from the oxide 230 to the substrate side and diffusion of impurities such as hydrogen from the periphery of the transistor 200 to the oxide 230. Therefore, by providing the insulator 222, impurities such as hydrogen can be prevented from diffusing into the oxide 230 of the transistor 200.
00, and thus it is possible to suppress the generation of oxygen vacancies in the oxide 230. It is also possible to suppress the reaction of the conductor 205 with the oxygen contained in the insulator 224 and the oxide 230.
または、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム
、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化
ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。また、
絶縁体２２２は、これらの絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコン
を積層して用いてもよい。
Alternatively, for example, aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to the insulator. Alternatively, these insulators may be nitrided.
The insulator 222 may be formed by stacking silicon oxide, silicon oxynitride, or silicon nitride on these insulators.
また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、
酸化ジルコニウム、ハフニウムジルコニウム酸化物などの、いわゆるｈｉｇｈ－ｋ材料を
含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が
進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲー
ト絶縁体として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちなが
ら、トランジスタ動作時のゲート電位の低減が可能となる。また、絶縁体２２２として、
チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，
Ｓｒ）ＴｉＯ３（ＢＳＴ）などの誘電率が高い物質を用いることができる場合もある。
The insulator 222 may be made of, for example, aluminum oxide, hafnium oxide, tantalum oxide,
An insulator containing a so-called high-k material such as zirconium oxide or hafnium zirconium oxide may be used in a single layer or a laminated layer. As transistors become smaller and more highly integrated, problems such as leakage current may occur due to the thinning of the gate insulator. By using a high-k material for the insulator that functions as the gate insulator, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness. In addition, as the insulator 222,
Lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), (Ba,
In some cases, materials with high dielectric constants such as Sr)TiO 3 (BST) can be used.
酸化物２３０と接する絶縁体２２４は、例えば、酸化シリコン、酸化窒化シリコンなど
を適宜用いればよい。
The insulator 224 in contact with the oxide 230 may be made of, for example, silicon oxide, silicon oxynitride, or the like as appropriate.
また、トランジスタ２００の作製工程中において、酸化物２３０の表面が露出した状態
で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上６００℃以下
、より好ましくは３５０℃以上５５０℃以下で行えばよい。なお、加熱処理は、窒素ガス
もしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは
１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。こ
れにより、酸化物２３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる
。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不
活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐ
ｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガス
を１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続し
て窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
During the manufacturing process of the transistor 200, heat treatment is preferably performed while the surface of the oxide 230 is exposed. The heat treatment may be performed, for example, at a temperature of 100° C. to 600° C., more preferably 350° C. to 550° C. Note that the heat treatment is performed in a nitrogen gas or inert gas atmosphere, or an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more. For example, the heat treatment is preferably performed in an oxygen atmosphere. This allows oxygen to be supplied to the oxide 230, thereby reducing oxygen vacancies ( VO ). The heat treatment may be performed under reduced pressure. Alternatively, the heat treatment may be performed in a nitrogen gas or inert gas atmosphere, followed by supplying an oxidizing gas at 10 ppm or more to compensate for the desorbed oxygen.
Alternatively, heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas, followed by heat treatment in a nitrogen gas or inert gas atmosphere.
なお、酸化物２３０に加酸素化処理を行うことで、酸化物２３０中の酸素欠損を、供給
された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させ
ることができる。さらに、酸化物２３０中に残存した水素に供給された酸素が反応するこ
とで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化
物２３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制する
ことができる。
Note that by performing oxygen addition treatment on the oxide 230, oxygen vacancies in the oxide 230 can be repaired by the supplied oxygen, in other words, the reaction " VO + O → null" can be promoted. Furthermore, the supplied oxygen reacts with hydrogen remaining in the oxide 230, so that the hydrogen can be removed as H2O (dehydrated). This makes it possible to prevent the hydrogen remaining in the oxide 230 from recombining with the oxygen vacancies to form VOH .
なお、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい
。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でも
よい。また、絶縁体２２４は、酸化物２３０ａと重畳して島状に形成してもよい。この場
合、絶縁体２７５が、絶縁体２２４の側面および絶縁体２２２の上面に接する構成になる
。
The insulators 222 and 224 may have a stacked structure of two or more layers. In this case, the stacked structures are not limited to those made of the same material, and may be stacked structures made of different materials. The insulator 224 may be formed in an island shape overlapping the oxide 230a. In this case, the insulator 275 is configured to contact the side surface of the insulator 224 and the top surface of the insulator 222.
導電体２４２ａ、および導電体２４２ｂは酸化物２３０ｂの上面に接して設けられる。
導電体２４２ａおよび導電体２４２ｂは、それぞれトランジスタ２００のソース電極また
はドレイン電極として機能する。
Conductor 242a and conductor 242b are provided in contact with the top surface of oxide 230b.
The conductor 242a and the conductor 242b function as a source electrode and a drain electrode of the transistor 200, respectively.
導電体２４２（導電体２４２ａ、および導電体２４２ｂ）としては、例えば、タンタル
を含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化
物、タンタルおよびアルミニウムを含む窒化物、チタンおよびアルミニウムを含む窒化物
などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に
好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウ
ムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は
、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため
、好ましい。
As the conductor 242 (conductor 242a and conductor 242b), it is preferable to use, for example, a nitride containing tantalum, a nitride containing titanium, a nitride containing molybdenum, a nitride containing tungsten, a nitride containing tantalum and aluminum, or a nitride containing titanium and aluminum. In one embodiment of the present invention, a nitride containing tantalum is particularly preferable. Also, for example, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, or an oxide containing lanthanum and nickel may be used. These materials are preferable because they are conductive materials that are resistant to oxidation or materials that maintain conductivity even when absorbing oxygen.
なお、酸化物２３０ｂなどに含まれる水素が、導電体２４２ａまたは導電体２４２ｂに
拡散する場合がある。特に、導電体２４２ａおよび導電体２４２ｂに、タンタルを含む窒
化物を用いることで、酸化物２３０ｂなどに含まれる水素は、導電体２４２ａまたは導電
体２４２ｂに拡散しやすく、拡散した水素は、導電体２４２ａまたは導電体２４２ｂが有
する窒素と結合することがある。つまり、酸化物２３０ｂなどに含まれる水素は、導電体
２４２ａまたは導電体２４２ｂに吸い取られる場合がある。
Note that hydrogen contained in the oxide 230b and the like may diffuse into the conductor 242a or the conductor 242b. In particular, by using a nitride containing tantalum for the conductor 242a and the conductor 242b, hydrogen contained in the oxide 230b and the like is likely to diffuse into the conductor 242a or the conductor 242b, and the diffused hydrogen may bond with nitrogen contained in the conductor 242a or the conductor 242b. In other words, hydrogen contained in the oxide 230b and the like may be absorbed by the conductor 242a or the conductor 242b.
また、導電体２４２の側面と導電体２４２の上面との間に、湾曲面が形成されないこと
が好ましい。当該湾曲面が形成されない導電体２４２とすることで、図２（Ｄ）に示すよ
うな、チャネル幅方向の断面における、導電体２４２の断面積を大きくすることができる
。これにより、導電体２４２の導電率を大きくし、トランジスタ２００のオン電流を大き
くすることができる。
Furthermore, it is preferable that no curved surface be formed between the side surface of the conductor 242 and the top surface of the conductor 242. The conductor 242 without such a curved surface can increase the cross-sectional area of the conductor 242 in the cross section in the channel width direction as shown in Figure 2D. This can increase the conductivity of the conductor 242 and the on-state current of the transistor 200.
絶縁体２７１ａは、導電体２４２ａの上面に接して設けられており、絶縁体２７１ｂは
、導電体２４２ｂの上面に接して設けられている。絶縁体２７１は、少なくとも酸素に対
するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２７１は、酸素の
拡散を抑制する機能を有することが好ましい。例えば、絶縁体２７１は、絶縁体２８０よ
りも酸素の拡散を抑制する機能を有することが好ましい。絶縁体２７１としては、例えば
、酸化アルミニウムまたは酸化マグネシウムなどの絶縁体を用いればよい。
The insulator 271a is provided in contact with the top surface of the conductor 242a, and the insulator 271b is provided in contact with the top surface of the conductor 242b. The insulator 271 preferably functions as a barrier insulating film at least against oxygen. Therefore, the insulator 271 preferably has a function of suppressing oxygen diffusion. For example, the insulator 271 preferably has a function of suppressing oxygen diffusion more than the insulator 280. The insulator 271 may be, for example, an insulator such as aluminum oxide or magnesium oxide.
絶縁体２７５は、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２、お
よび絶縁体２７１を覆うように設けられる。絶縁体２７５として、水素を捕獲および水素
を固着する機能を有することが好ましい。その場合、絶縁体２７５としては、窒化シリコ
ンまたは、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムまたは酸化
マグネシウムなどの絶縁体を含むことが好ましい。また、例えば、絶縁体２７５として、
酸化アルミニウムと、当該酸化アルミニウム上の窒化シリコンの積層膜を用いてもよい。
The insulator 275 is provided to cover the insulator 224, the oxide 230a, the oxide 230b, the conductor 242, and the insulator 271. The insulator 275 preferably has the function of capturing and fixing hydrogen. In this case, the insulator 275 preferably includes an insulator such as silicon nitride or a metal oxide having an amorphous structure, for example, aluminum oxide or magnesium oxide. In addition, for example, the insulator 275 may include:
A laminated film of aluminum oxide and silicon nitride on the aluminum oxide may also be used.
上記のような絶縁体２７１および絶縁体２７５を設けることで、酸素に対するバリア性
を有する絶縁体で導電体２４２を包み込むことができる。つまり、絶縁体２２４、および
絶縁体２８０に含まれる酸素が、導電体２４２に拡散するのを防ぐことができる。これに
より、絶縁体２２４、および絶縁体２８０に含まれる酸素によって、導電体２４２が直接
酸化されて抵抗率が増大し、オン電流が低減するのを抑制することができる。
By providing the insulators 271 and 275 as described above, the conductor 242 can be wrapped in an insulator that has a barrier property against oxygen. In other words, it is possible to prevent the oxygen contained in the insulators 224 and 280 from diffusing into the conductor 242. This makes it possible to suppress the conductor 242 from being directly oxidized by the oxygen contained in the insulators 224 and 280, which would increase the resistivity and reduce the on-current.
絶縁体２５２は、ゲート絶縁体の一部として機能する。絶縁体２５２としては、酸素に
対するバリア絶縁膜を用いることが好ましい。絶縁体２５２としては、上述の絶縁体２８
２に用いることができる絶縁体を用いればよい。絶縁体２５２として、アルミニウムおよ
びハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として
、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハ
フニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケー
ト）などを用いることができる。本実施の形態では、絶縁体２５２として、酸化アルミニ
ウムを用いる。この場合、絶縁体２５２は、少なくとも酸素と、アルミニウムと、を有す
る絶縁体となる。
The insulator 252 functions as part of a gate insulator. The insulator 252 is preferably an oxygen barrier insulating film.
2, an insulator that can be used for the insulator 252 may be used. An insulator containing an oxide of one or both of aluminum and hafnium may be used as the insulator 252. Examples of the insulator that can be used include aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), and an oxide containing hafnium and silicon (hafnium silicate). In this embodiment, aluminum oxide is used as the insulator 252. In this case, the insulator 252 contains at least oxygen and aluminum.
図２（Ｃ）に示すように、絶縁体２５２は、酸化物２３０ｂの上面および側面、酸化物
２３０ａの側面、絶縁体２２４の側面、および絶縁体２２２の上面に接して設けられる。
つまり、酸化物２３０ａ、酸化物２３０ｂ、および絶縁体２２４の導電体２６０と重なる
領域は、チャネル幅方向の断面において、絶縁体２５２に覆われている。これにより、熱
処理などを行った際に、酸化物２３０ａおよび酸化物２３０ｂで酸素が脱離するのを、酸
素に対するバリア性を有する絶縁体２５２でブロックすることができる。よって、酸化物
２３０ａおよび酸化物２３０ｂに酸素欠損（Ｖｏ）が形成されるのを低減することができ
る。これにより、領域２３０ｂｃに形成される、酸素欠損（Ｖｏ）、およびＶＯＨを低減
することができる。よって、トランジスタ２００の電気特性を良好にし、信頼性を向上さ
せることができる。
As shown in FIG. 2C, the insulator 252 is provided in contact with the top surface and side surfaces of the oxide 230b, the side surfaces of the oxide 230a, the side surfaces of the insulator 224, and the top surface of the insulator 222.
That is, the oxide 230a, the oxide 230b, and the region of the insulator 224 that overlaps with the conductor 260 are covered with the insulator 252 in the cross section in the channel width direction. As a result, the insulator 252, which has a barrier property against oxygen, can block oxygen from being released from the oxide 230a and the oxide 230b during heat treatment or the like. Therefore, the formation of oxygen vacancies (Vo) in the oxide 230a and the oxide 230b can be reduced. This can reduce the oxygen vacancies (Vo) and VOH formed in the region 230bc. Therefore, the electrical characteristics and reliability of the transistor 200 can be improved.
また、逆に、絶縁体２８０および絶縁体２５０などに過剰な量の酸素が含まれていても
、当該酸素が酸化物２３０ａおよび酸化物２３０ｂに過剰に供給されるのを抑制すること
ができる。よって、領域２３０ｂｃを介して、領域２３０ｂａおよび領域２３０ｂｂが過
剰に酸化され、トランジスタ２００のオン電流の低下、または電界効果移動度の低下を起
こすのを抑制することができる。
Conversely, even if the insulators 280 and 250 contain excessive amounts of oxygen, the oxygen can be prevented from being excessively supplied to the oxides 230a and 230b. Therefore, the regions 230ba and 230bb can be prevented from being excessively oxidized through the region 230bc, which can prevent a decrease in the on-state current or the field-effect mobility of the transistor 200.
また、図２（Ｂ）に示すように、絶縁体２５２は、導電体２４２、絶縁体２７１、絶縁
体２７５、および絶縁体２８０、それぞれの側面に接して設けられる。よって、導電体２
４２の側面が酸化され、当該側面に酸化膜が形成されるのを低減することができる。これ
により、トランジスタ２００のオン電流の低下、または電界効果移動度の低下を起こすの
を抑制することができる。
As shown in FIG. 2B, the insulator 252 is provided in contact with the side surfaces of the conductor 242, the insulator 271, the insulator 275, and the insulator 280.
The side surfaces of the gate insulating film 42 are oxidized, and the formation of an oxide film on the side surfaces can be reduced, thereby preventing a decrease in the on-state current or the field-effect mobility of the transistor 200.
また、絶縁体２５２は、絶縁体２５４、絶縁体２５０、および導電体２６０と、ともに
、絶縁体２８０などに形成された開口に設ける必要がある。トランジスタ２００の微細化
を図るにあたって、絶縁体２５２の膜厚は薄いことが好ましい。絶縁体２５２の膜厚は、
０．１ｎｍ以上５．０ｎｍ以下、好ましくは０．５ｎｍ以上３．０ｎｍ以下、より好まし
くは１．０ｎｍ以上３．０ｎｍ以下とする。この場合、絶縁体２５２は、少なくとも一部
において、上記のような膜厚の領域を有していればよい。また、絶縁体２５２の膜厚は絶
縁体２５０の膜厚より薄いことが好ましい。この場合、絶縁体２５２は、少なくとも一部
において、絶縁体２５０より膜厚が薄い領域を有していればよい。
The insulator 252, together with the insulator 254, the insulator 250, and the conductor 260, needs to be provided in an opening formed in the insulator 280 or the like. In order to miniaturize the transistor 200, it is preferable that the thickness of the insulator 252 is thin. The thickness of the insulator 252 is
The thickness is set to 0.1 nm or more and 5.0 nm or less, preferably 0.5 nm or more and 3.0 nm or less, and more preferably 1.0 nm or more and 3.0 nm or less. In this case, the insulator 252 only needs to have a region with the above-mentioned thickness at least in part. Furthermore, the thickness of the insulator 252 is preferably thinner than the thickness of the insulator 250. In this case, the insulator 252 only needs to have a region with a thickness thinner than the insulator 250 at least in part.
絶縁体２５２を上記のように膜厚を薄く成膜するには、ＡＬＤ法を用いて成膜すること
が好ましい。ＡＬＤ法は、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う
熱ＡＬＤ（Ｔｈｅｒｍａｌ ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥ
ＡＬＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＡＬＤ）法などがある。ＰＥＡＬＤ法では、
プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。
In order to form the insulator 252 into a thin film as described above, it is preferable to form the film by the ALD method. The ALD method includes a thermal ALD method in which a reaction between a precursor and a reactant is performed using only thermal energy, and a plasma-excited ALD method in which a plasma-excited reactant is used.
The PEALD method uses the following techniques:
The use of plasma may be preferable because it allows film formation at lower temperatures.
ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することがで
きるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなど
の欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効
果がある。よって、絶縁体２５２を絶縁体２８０などに形成された開口の側面などに被覆
性良く、上記のような薄い膜厚で成膜することができる。
The ALD method utilizes the self-controlling property of atoms and can deposit atoms layer by layer, which has the advantages of enabling the formation of extremely thin films, the formation of films on structures with high aspect ratios, the formation of films with few defects such as pinholes, the formation of films with excellent coverage, the formation of films at low temperatures, etc. Therefore, the insulator 252 can be formed with good coverage on the side surfaces of openings formed in the insulator 280 or the like and with the thin film thickness as described above.
なお、ＡＬＤ法で用いるプリカーサには炭素などを含むものがある。このため、ＡＬＤ
法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物
を多く含む場合がある。なお、不純物の定量は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅ
ｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）、Ｘ線光電子分光法（
ＸＰＳ：Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）、また
はオージェ電子分光法（ＡＥＳ：Ａｕｇｅｒ Ｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏ
ｐｙ）を用いて行うことができる。
Note that some precursors used in the ALD method contain carbon.
Films formed by this method may contain a larger amount of impurities such as carbon than films formed by other film formation methods. The amount of impurities is determined by secondary ion mass spectrometry (SIMS).
condary ion mass spectrometry), X-ray photoelectron spectroscopy (
XPS (X-ray Photoelectron Spectroscopy) or AES (Auger Electron Spectroscopy)
py).
絶縁体２５０は、ゲート絶縁体の一部として機能する。絶縁体２５０は、絶縁体２５２
の上面に接して配置することが好ましい。絶縁体２５０は、酸化シリコン、酸化窒化シリ
コン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加し
た酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンな
どを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定
であるため好ましい。この場合、絶縁体２５０は、少なくとも酸素とシリコンと、を有す
る絶縁体となる。
The insulator 250 functions as a part of the gate insulator.
It is preferable to place the insulator 250 in contact with the upper surface of the insulating film 250. The insulator 250 can be made of silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide doped with fluorine, silicon oxide doped with carbon, silicon oxide doped with carbon and nitrogen, silicon oxide having vacancies, or the like. Silicon oxide and silicon oxynitride are particularly preferable because they are stable against heat. In this case, the insulator 250 is an insulator containing at least oxygen and silicon.
絶縁体２５０は、絶縁体２２４と同様に、絶縁体２５０中の水、水素などの不純物濃度
が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とす
るのが好ましく、０．５ｎｍ以上１５．０ｎｍ以下とするのがより好ましい。この場合、
絶縁体２５０は、少なくとも一部において、上記のような膜厚の領域を有していればよい
。
Like the insulator 224, the insulator 250 preferably has a reduced concentration of impurities such as water and hydrogen. The thickness of the insulator 250 is preferably 1 nm or more and 20 nm or less, and more preferably 0.5 nm or more and 15.0 nm or less. In this case,
The insulator 250 may have at least a portion having a region with the above-described film thickness.
図２（Ａ）乃至図２（Ｄ）などでは、絶縁体２５０を単層とする構成について示したが
、本発明はこれに限られず、２層以上の積層構造としてもよい。例えば図３（Ｂ）に示す
ように、絶縁体２５０を、絶縁体２５０ａと、絶縁体２５０ａ上の絶縁体２５０ｂの２層
の積層構造にしてもよい。
2A to 2D, the insulator 250 may have a single-layer structure, but the present invention is not limited to this and may have a stacked structure of two or more layers. For example, as shown in FIG. 3B, the insulator 250 may have a two-layer structure of an insulator 250a and an insulator 250b over the insulator 250a.
図３（Ｂ）に示すように、絶縁体２５０を２層の積層構造とする場合、下層の絶縁体２
５０ａは、酸素を透過しやすい絶縁体を用いて形成し、上層の絶縁体２５０ｂは、酸素の
拡散を抑制する機能を有する絶縁体を用いて形成することが好ましい。このような構成に
することで、絶縁体２５０ａに含まれる酸素が、導電体２６０へ拡散するのを抑制するこ
とができる。つまり、酸化物２３０へ供給する酸素量の減少を抑制することができる。ま
た、絶縁体２５０ａに含まれる酸素による導電体２６０の酸化を抑制することができる。
例えば、絶縁体２５０ａは、上述した絶縁体２５０に用いることができる材料を用いて設
け、絶縁体２５０ｂは、アルミニウムおよびハフニウムの一方または双方の酸化物を含む
絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミ
ニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシ
リコンを含む酸化物（ハフニウムシリケート）などを用いることができる。本実施の形態
では、絶縁体２５０ｂとして、酸化ハフニウムを用いる。この場合、絶縁体２５０ｂは、
少なくとも酸素と、ハフニウムと、を有する絶縁体となる。また、絶縁体２５０ｂの膜厚
は、０．５ｎｍ以上、５．０ｎｍ以下、好ましくは、１．０ｎｍ以上５．０ｎｍ以下、よ
り好ましくは、１．０ｎｍ以上、３．０ｎｍ以下とする。この場合、絶縁体２５０ｂは、
少なくとも一部において、上記のような膜厚の領域を有していればよい。
As shown in FIG. 3B, when the insulator 250 has a two-layer laminated structure, the lower insulator 2
Preferably, the insulator 50a is formed using an insulator that is easily permeable to oxygen, and the upper insulator 250b is formed using an insulator that has the function of suppressing oxygen diffusion. With this configuration, it is possible to suppress the oxygen contained in the insulator 250a from diffusing into the conductor 260. In other words, it is possible to suppress a decrease in the amount of oxygen supplied to the oxide 230. It is also possible to suppress oxidation of the conductor 260 due to the oxygen contained in the insulator 250a.
For example, the insulator 250a may be formed using a material that can be used for the insulator 250 described above, and the insulator 250b may be formed using an insulator containing an oxide of one or both of aluminum and hafnium. Examples of the insulator that can be used include aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), and an oxide containing hafnium and silicon (hafnium silicate). In this embodiment, hafnium oxide is used as the insulator 250b. In this case, the insulator 250b is formed using
The insulator 250b contains at least oxygen and hafnium. The thickness of the insulator 250b is set to 0.5 nm or more and 5.0 nm or less, preferably 1.0 nm or more and 5.0 nm or less, and more preferably 1.0 nm or more and 3.0 nm or less. In this case, the insulator 250b is
It is sufficient that at least a portion of the film has a region with the above-mentioned film thickness.
なお、絶縁体２５０ａに酸化シリコンまたは酸化窒化シリコンなどを用いる場合、絶縁
体２５０ｂは、比誘電率が高いｈｉｇｈ－ｋ材料である絶縁性材料を用いてもよい。ゲー
ト絶縁体を、絶縁体２５０ａと絶縁体２５０ｂとの積層構造とすることで、熱に対して安
定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理
膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。
また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能とな
る。よって、絶縁体２５０の絶縁耐圧を高くすることができる。
When silicon oxide or silicon oxynitride is used for the insulator 250a, the insulator 250b may be an insulating material that is a high-k material with a high dielectric constant. By forming the gate insulator into a layered structure of the insulators 250a and 250b, a layered structure that is stable against heat and has a high dielectric constant can be obtained. Therefore, it is possible to reduce the gate potential applied during transistor operation while maintaining the physical film thickness of the gate insulator.
Furthermore, the equivalent oxide thickness (EOT) of the insulator functioning as the gate insulator can be reduced, thereby increasing the dielectric strength of the insulator 250.
絶縁体２５４は、ゲート絶縁体の一部として機能する。絶縁体２５４としては、水素に
対するバリア絶縁膜を用いることが好ましい。これにより、導電体２６０に含まれる水素
などの不純物が、絶縁体２５０、および酸化物２３０ｂに拡散するのを防ぐことができる
。絶縁体２５４としては、上述の絶縁体２８３に用いることができる絶縁体を用いればよ
い。例えば、絶縁体２５４としてＰＥＡＬＤ法で成膜した窒化シリコンを用いればよい。
この場合、絶縁体２５４は、少なくとも窒素と、シリコンと、を有する絶縁体となる。
The insulator 254 functions as part of the gate insulator. A barrier insulating film against hydrogen is preferably used as the insulator 254. This can prevent impurities such as hydrogen contained in the conductor 260 from diffusing into the insulator 250 and the oxide 230b. The insulator 254 may be any of the insulators that can be used for the insulator 283. For example, silicon nitride formed by a PEALD method may be used as the insulator 254.
In this case, the insulator 254 is an insulator containing at least nitrogen and silicon.
また、絶縁体２５４が、さらに酸素に対するバリア性を有してもよい。これにより、絶
縁体２５０に含まれる酸素が、導電体２６０へ拡散するのを抑制することができる。
The insulator 254 may further have a barrier property against oxygen, which can prevent oxygen contained in the insulator 250 from diffusing into the conductor 260.
また、絶縁体２５４は、絶縁体２５２、絶縁体２５０、および導電体２６０と、ともに
、絶縁体２８０などに形成された開口に設ける必要がある。トランジスタ２００の微細化
を図るにあたって、絶縁体２５４の膜厚は薄いことが好ましい。絶縁体２５４の膜厚は、
０．１ｎｍ以上５．０ｎｍ以下、好ましくは０．５ｎｍ以上３．０ｎｍ以下、より好まし
くは１．０ｎｍ以上３．０ｎｍ以下とする。この場合、絶縁体２５４は、少なくとも一部
において、上記のような膜厚の領域を有していればよい。また、絶縁体２５４の膜厚は絶
縁体２５０の膜厚より薄いことが好ましい。この場合、絶縁体２５４は、少なくとも一部
において、絶縁体２５０より膜厚が薄い領域を有していればよい。
The insulator 254, together with the insulator 252, the insulator 250, and the conductor 260, needs to be provided in an opening formed in the insulator 280 or the like. In order to miniaturize the transistor 200, it is preferable that the film thickness of the insulator 254 is thin.
The thickness is set to 0.1 nm or more and 5.0 nm or less, preferably 0.5 nm or more and 3.0 nm or less, and more preferably 1.0 nm or more and 3.0 nm or less. In this case, the insulator 254 only needs to have a region with the above-mentioned thickness at least in part. Furthermore, the thickness of the insulator 254 is preferably thinner than the thickness of the insulator 250. In this case, the insulator 254 only needs to have a region with a thickness thinner than the insulator 250 at least in part.
導電体２６０は、トランジスタ２００の第１のゲート電極として機能する。導電体２６
０は、導電体２６０ａと、導電体２６０ａの上に配置された導電体２６０ｂと、を有する
ことが好ましい。例えば、導電体２６０ａは、導電体２６０ｂの底面および側面を包むよ
うに配置されることが好ましい。また、図２（Ｂ）および図２（Ｃ）に示すように、導電
体２６０の上面は、絶縁体２５０の上面と概略一致している。なお、図２（Ｂ）および図
２（Ｃ）では、導電体２６０は、導電体２６０ａと導電体２６０ｂの２層構造として示し
ているが、単層構造でもよいし、３層以上の積層構造であってもよい。
The conductor 260 serves as a first gate electrode of the transistor 200.
2B and 2C, the insulator 250 preferably has a conductor 260a and a conductor 260b arranged on the conductor 260a. For example, the conductor 260a is preferably arranged so as to surround the bottom and side surfaces of the conductor 260b. As shown in FIGS. 2B and 2C, the top surface of the conductor 260 is generally flush with the top surface of the insulator 250. Note that although the conductor 260 is shown as having a two-layer structure of the conductor 260a and the conductor 260b in FIGS. 2B and 2C, it may have a single-layer structure or a stacked structure of three or more layers.
導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子
、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい
。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機
能を有する導電性材料を用いることが好ましい。
The conductor 260a is preferably made of a conductive material that has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules, copper atoms, etc. Alternatively, it is preferably made of a conductive material that has a function of suppressing the diffusion of oxygen (for example, at least one of oxygen atoms, oxygen molecules, etc.).
また、導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に
含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することが
できる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化
チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ま
しい。
Furthermore, since the conductor 260a has the function of suppressing oxygen diffusion, it is possible to suppress a decrease in conductivity due to oxidation of the conductor 260b caused by oxygen contained in the insulator 250. As a conductive material having the function of suppressing oxygen diffusion, it is preferable to use, for example, titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like.
また、導電体２６０は、配線としても機能するため、導電性が高い導電体を用いること
が好ましい。例えば、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成
分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよ
く、例えば、チタン、または窒化チタンと上記導電性材料との積層構造としてもよい。
Furthermore, since the conductor 260 also functions as wiring, it is preferable to use a conductor with high conductivity. For example, the conductor 260b can be a conductive material containing tungsten, copper, or aluminum as a main component. The conductor 260b may also have a layered structure, such as a layered structure of titanium or titanium nitride and the above conductive material.
また、トランジスタ２００では、導電体２６０は、絶縁体２８０などに形成されている
開口を埋めるように自己整合的に形成される。導電体２６０をこのように形成することに
より、導電体２４２ａと導電体２４２ｂとの間の領域に、導電体２６０を位置合わせする
ことなく確実に配置することができる。
Furthermore, in the transistor 200, the conductor 260 is formed in a self-aligned manner so as to fill an opening formed in the insulator 280 or the like. By forming the conductor 260 in this manner, the conductor 260 can be reliably disposed in the region between the conductor 242 a and the conductor 242 b without alignment.
また、図２（Ｃ）に示すように、トランジスタ２００のチャネル幅方向において、絶縁
体２２２の底面を基準としたときの、導電体２６０の、導電体２６０と酸化物２３０ｂと
が重ならない領域の底面の高さは、酸化物２３０ｂの底面の高さより低いことが好ましい
。ゲート電極として機能する導電体２６０が、絶縁体２５０などを介して、酸化物２３０
ｂのチャネル形成領域の側面および上面を覆う構成とすることで、導電体２６０の電界を
酸化物２３０ｂのチャネル形成領域全体に作用させやすくなる。よって、トランジスタ２
００のオン電流を増大させ、周波数特性を向上させることができる。絶縁体２２２の底面
を基準としたときの、酸化物２３０ａおよび酸化物２３０ｂと、導電体２６０とが、重な
らない領域における導電体２６０の底面の高さと、酸化物２３０ｂの底面の高さと、の差
は、０ｎｍ以上１００ｎｍ以下、好ましくは、３ｎｍ以上５０ｎｍ以下、より好ましくは
、５ｎｍ以上２０ｎｍ以下とする。
2C , in the channel width direction of the transistor 200, the height of the bottom surface of the conductor 260 in a region where the conductor 260 does not overlap with the oxide 230b is preferably lower than the height of the bottom surface of the oxide 230b when the bottom surface of the insulator 222 is used as a reference.
By covering the side and top surfaces of the channel formation region of the oxide 230b, the electric field of the conductor 260 can be easily applied to the entire channel formation region of the oxide 230b.
00的升电流增加，并且频率性能增益增加。 With respect to the bottom surface of the insulator 222, the difference between the height of the bottom surface of the conductor 260 and the height of the bottom surface of the oxide 230b in the region where the oxide 230a and the oxide 230b do not overlap with the conductor 260 is 0 nm or more and 100 nm or less, preferably 3 nm or more and 50 nm or less, and more preferably 5 nm or more and 20 nm or less.
絶縁体２８０は、絶縁体２７５上に設けられ、絶縁体２５０、および導電体２６０が設
けられる領域に開口が形成されている。また、絶縁体２８０の上面は、平坦化されていて
もよい。
The insulator 280 is provided on the insulator 275, and has openings formed in the regions where the insulator 250 and the conductor 260 are provided. The top surface of the insulator 280 may be flattened.
層間膜として機能する絶縁体２８０は、誘電率が低いことが好ましい。誘電率が低い材
料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体２８
０は、例えば、絶縁体２１６と同様の材料を用いて設けることが好ましい。特に、酸化シ
リコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン
、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素
を含む領域を容易に形成することができるため好ましい。
The insulator 280 that functions as an interlayer film preferably has a low dielectric constant. By using a material with a low dielectric constant as the interlayer film, the parasitic capacitance that occurs between wirings can be reduced.
The insulating layer 210 is preferably formed using, for example, the same material as the insulator 216. In particular, silicon oxide and silicon oxynitride are preferable because they are thermally stable. In particular, materials such as silicon oxide, silicon oxynitride, and silicon oxide having vacancies are preferable because they can easily form a region containing oxygen that is released by heating.
絶縁体２８０は、絶縁体２８０中の水、水素などの不純物濃度は低減されていることが
好ましい。例えば、絶縁体２８０は、酸化シリコン、酸化窒化シリコンなどのシリコンを
含む酸化物を適宜用いればよい。
The insulator 280 preferably has a reduced concentration of impurities such as water and hydrogen in the insulator 280. For example, the insulator 280 may be formed using an oxide containing silicon, such as silicon oxide or silicon oxynitride, as appropriate.
絶縁体２８２は、水、水素などの不純物が、上方から絶縁体２８０に拡散するのを抑制
するバリア絶縁膜として機能することが好ましく、水素などの不純物を捕獲する機能を有
することが好ましい。また、絶縁体２８２は、酸素の透過を抑制するバリア絶縁膜として
機能することが好ましい。絶縁体２８２としては、アモルファス構造を有する金属酸化物
、例えば、酸化アルミニウムなどの絶縁体を用いればよい。この場合、絶縁体２８２は、
少なくとも酸素と、アルミニウムと、を有する絶縁体となる。絶縁体２１２と絶縁体２８
３に挟まれた領域内で、絶縁体２８０に接して、水素などの不純物を捕獲する機能を有す
る、絶縁体２８２を設けることで、絶縁体２８０などに含まれる水素などの不純物を捕獲
し、当該領域内における、水素の量を一定値にすることができる。特に、絶縁体２８２と
して、アモルファス構造を有する酸化アルミニウムを用いることで、より効果的に水素を
捕獲または固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性
の高いトランジスタ２００、および半導体装置を作製することができる。
The insulator 282 preferably functions as a barrier insulating film that suppresses the diffusion of impurities such as water and hydrogen from above into the insulator 280, and preferably has a function of capturing impurities such as hydrogen. The insulator 282 also preferably functions as a barrier insulating film that suppresses the permeation of oxygen. The insulator 282 may be an insulator such as a metal oxide having an amorphous structure, for example, aluminum oxide. In this case, the insulator 282 is
The insulator 212 and the insulator 28 contain at least oxygen and aluminum.
By providing the insulator 282, which is in contact with the insulator 280 and has a function of capturing impurities such as hydrogen, in the region sandwiched between the insulators 280 and 3, the impurities such as hydrogen contained in the insulator 280 can be captured and the amount of hydrogen in the region can be kept constant. In particular, using aluminum oxide having an amorphous structure as the insulator 282 is preferable because it may be able to capture or fix hydrogen more effectively. This enables the manufacture of a highly reliable transistor 200 and semiconductor device with favorable characteristics.
絶縁体２８３は、水、水素などの不純物が、上方から絶縁体２８０に拡散するのを抑制
するバリア絶縁膜として機能する。絶縁体２８３は、絶縁体２８２の上に配置される。絶
縁体２８３としては、窒化シリコンまたは窒化酸化シリコンなどの、シリコンを含む窒化
物を用いることが好ましい。例えば、絶縁体２８３としてスパッタリング法で成膜された
窒化シリコンを用いればよい。絶縁体２８３をスパッタリング法で成膜することで、密度
が高い窒化シリコン膜を形成することができる。また、絶縁体２８３として、スパッタリ
ング法で成膜された窒化シリコンの上に、さらに、ＰＥＡＬＤ法または、ＣＶＤ法で成膜
された窒化シリコンを積層してもよい。
The insulator 283 functions as a barrier insulating film that suppresses diffusion of impurities such as water and hydrogen from above into the insulator 280. The insulator 283 is disposed over the insulator 282. It is preferable to use a nitride containing silicon, such as silicon nitride or silicon nitride oxide, as the insulator 283. For example, silicon nitride formed by a sputtering method may be used as the insulator 283. By forming the insulator 283 by a sputtering method, a high-density silicon nitride film can be formed. Alternatively, the insulator 283 may be formed by stacking a silicon nitride film formed by a PEALD method or a CVD method on a silicon nitride film formed by a sputtering method.
導電体２４０ａおよび導電体２４０ｂは、タングステン、銅、またはアルミニウムを主
成分とする導電性材料を用いることが好ましい。また、導電体２４０ａおよび導電体２４
０ｂは積層構造としてもよい。
The conductors 240a and 240b are preferably made of a conductive material containing tungsten, copper, or aluminum as a main component.
0b may have a laminated structure.
また、導電体２４０を積層構造とする場合、絶縁体２８５、絶縁体２８３、絶縁体２８
２、絶縁体２８０、絶縁体２７５、および絶縁体２７１の近傍に配置される第１の導電体
には、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好
ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテ
ニウムなどを用いることが好ましい。また、水、水素などの不純物の透過を抑制する機能
を有する導電性材料は、単層または積層で用いてもよい。また、絶縁体２８３より上層に
含まれる水、水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物
２３０に混入するのを抑制することができる。
In addition, when the conductor 240 has a layered structure, the insulators 285, 283, and 28
2. For the first conductor arranged near the insulator 280, the insulator 275, and the insulator 271, it is preferable to use a conductive material that has the function of suppressing the permeation of impurities such as water and hydrogen. For example, it is preferable to use tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, ruthenium oxide, etc. Furthermore, the conductive material that has the function of suppressing the permeation of impurities such as water and hydrogen may be used in a single layer or a multilayer structure. Furthermore, it is possible to suppress impurities such as water and hydrogen contained in layers above the insulator 283 from mixing into the oxide 230 through the conductor 240a and the conductor 240b.
絶縁体２４１ａおよび絶縁体２４１ｂとしては、絶縁体２７５などに用いることができ
るバリア絶縁膜を用いればよい。例えば、絶縁体２４１ａおよび絶縁体２４１ｂとして、
窒化シリコン、酸化アルミニウム、窒化酸化シリコンなどの絶縁体を用いればよい。絶縁
体２４１ａおよび絶縁体２４１ｂは、絶縁体２８３、絶縁体２８２、および絶縁体２７１
に接して設けられるので、絶縁体２８０などに含まれる水、水素などの不純物が、導電体
２４０ａおよび導電体２４０ｂを通じて酸化物２３０に混入するのを抑制することができ
る。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶
縁体２８０に含まれる酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐ
ことができる。
The insulators 241a and 241b may be formed using a barrier insulating film that can be used for the insulator 275, etc. For example, the insulators 241a and 241b may be formed using a barrier insulating film that can be used for the insulator 275, etc.
An insulator such as silicon nitride, aluminum oxide, or silicon nitride oxide may be used. The insulators 241a and 241b are formed using the insulators 283, 282, and 271.
Since the insulator 280 is provided in contact with the conductor 240a and the conductor 240b, impurities such as water and hydrogen contained in the insulator 280 can be prevented from being mixed into the oxide 230 through the conductor 240a and the conductor 240b. Silicon nitride is particularly suitable because it has a high blocking property against hydrogen. In addition, oxygen contained in the insulator 280 can be prevented from being absorbed by the conductor 240a and the conductor 240b.
絶縁体２４１ａおよび絶縁体２４１ｂを、図２（Ｂ）に示すように積層構造にする場合
、絶縁体２８０などの開口の内壁に接する第１の絶縁体と、その内側の第２の絶縁体は、
酸素に対するバリア絶縁膜と、水素に対するバリア絶縁膜を組み合わせて用いることが好
ましい。
When the insulators 241a and 241b have a layered structure as shown in FIG. 2B, the first insulator in contact with the inner wall of the opening such as the insulator 280 and the second insulator therein are
It is preferable to use a combination of a barrier insulating film against oxygen and a barrier insulating film against hydrogen.
例えば、第１の絶縁体として、ＡＬＤ法で成膜された酸化アルミニウムを用い、第２の
絶縁体として、ＰＥＡＬＤ法で成膜された窒化シリコンを用いればよい。このような構成
にすることで、導電体２４０の酸化を抑制し、さらに、導電体２４０に水素が混入するの
を低減することができる。
For example, aluminum oxide formed by ALD may be used as the first insulator, and silicon nitride formed by PEALD may be used as the second insulator. This configuration can suppress oxidation of the conductor 240 and further reduce hydrogen contamination of the conductor 240.
また、導電体２４０ａの上面、および導電体２４０ｂの上面に接して配線として機能す
る導電体２４６（導電体２４６ａ、および導電体２４６ｂ）を配置してもよい。導電体２
４６は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いること
が好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン、または窒化
チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられ
た開口に埋め込むように形成してもよい。
In addition, conductors 246 (conductors 246a and 246b) that function as wiring may be disposed in contact with the upper surfaces of the conductors 240a and 240b.
Preferably, 46 is made of a conductive material containing tungsten, copper, or aluminum as a main component. The conductive material may have a layered structure, for example, a layered structure of titanium or titanium nitride and the conductive material. The conductive material may be formed so as to be embedded in an opening provided in an insulator.
＜半導体装置の構成材料＞
以下では、半導体装置に用いることができる構成材料について説明する。
<Constituent materials of semiconductor device>
The following describes constituent materials that can be used in semiconductor devices.
＜＜基板＞＞
トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板、また
は導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サ
ファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基
板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とし
た半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化イン
ジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述
の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板
、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸
化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた
基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶
縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用い
てもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素
子、記憶素子などがある。
<<Substrate>>
The substrate on which the transistor 200 is formed may be, for example, an insulating substrate, a semiconductor substrate, or a conductive substrate. Examples of insulating substrates include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as an yttria-stabilized zirconia substrate), and a resin substrate. Examples of semiconductor substrates include semiconductor substrates made of silicon or germanium, or compound semiconductor substrates made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, and gallium oxide. Furthermore, semiconductor substrates having an insulating region inside the aforementioned semiconductor substrate, such as SOI (Silicon on Insulator) substrates, may also be used.
Examples of the conductive substrate include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate. Alternatively, examples include a substrate having a metal nitride, a substrate having a metal oxide, and the like. Furthermore, examples include a substrate in which a conductor or a semiconductor is provided on an insulator substrate, a substrate in which a conductor or an insulator is provided on a semiconductor substrate, and a substrate in which a semiconductor or an insulator is provided on a conductive substrate. Alternatively, a substrate having an element provided on one of these substrates may be used. Examples of the element provided on the substrate include a capacitance element, a resistance element, a switching element, a light-emitting element, and a memory element.
＜＜絶縁体＞＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化
物、金属酸化窒化物、金属窒化酸化物などがある。
<<Insulators>>
Examples of the insulator include oxides, nitrides, oxynitrides, nitride oxides, metal oxides, metal oxynitrides, and metal nitride oxides, all of which have insulating properties.
例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化によ
り、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、
ｈｉｇｈ－ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化
が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いるこ
とで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応
じて、材料を選択するとよい。
For example, as transistors become smaller and more highly integrated, problems such as leakage current may occur due to the thinning of the gate insulator.
By using high-k materials, it is possible to reduce the voltage required for transistor operation while maintaining the physical film thickness. On the other hand, by using a material with a low dielectric constant for the insulator that functions as the interlayer film, it is possible to reduce the parasitic capacitance that occurs between wiring. Therefore, it is best to select materials according to the insulator's function.
また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニ
ウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを
有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウ
ムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
Furthermore, examples of insulators with a high relative dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, oxynitrides containing silicon and hafnium, and nitrides containing silicon and hafnium.
また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シ
リコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、
炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などが
ある。
Insulators with low dielectric constants include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide doped with fluorine, silicon oxide doped with carbon,
Examples include silicon oxide doped with carbon and nitrogen, silicon oxide with pores, and resin.
また、金属酸化物を用いたトランジスタは、水素などの不純物および酸素の透過を抑制
する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすること
ができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、
例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、
リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタ
ン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用い
ればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁
体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸
化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸
化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなど
の金属窒化物を用いることができる。
Furthermore, a transistor using a metal oxide can have stable electrical characteristics by being surrounded by an insulator that has a function of suppressing the permeation of impurities such as hydrogen and oxygen. Examples of insulators that have a function of suppressing the permeation of impurities such as hydrogen and oxygen include:
For example, boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon,
An insulator containing phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, or tantalum may be used in a single layer or a stacked layer. Specifically, as an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen, metal oxides such as aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, and tantalum oxide, and metal nitrides such as aluminum nitride, silicon nitride oxide, and silicon nitride can be used.
また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有
する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する
酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物
２３０が有する酸素欠損を補償することができる。
The insulator functioning as the gate insulator is preferably an insulator having a region containing oxygen that is released by heating. For example, by using a structure in which silicon oxide or silicon oxynitride having a region containing oxygen that is released by heating is in contact with the oxide 230, oxygen vacancies in the oxide 230 can be compensated for.
＜＜導電体＞＞
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チ
タン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネ
シウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチ
ウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か
、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタ
ル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミ
ニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを
含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化
タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを
含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化
物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収
しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有さ
せた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどの
シリサイドを用いてもよい。
<<Conductors>>
The conductor is preferably a metal element selected from aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, lanthanum, etc., or an alloy containing the above metal elements as a component, or an alloy combining the above metal elements. For example, tantalum nitride, titanium nitride, tungsten, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, oxides containing lanthanum and nickel, etc. Furthermore, tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are preferred because they are conductive materials that are resistant to oxidation or maintain conductivity even when absorbing oxygen. Furthermore, semiconductors with high electrical conductivity, such as polycrystalline silicon containing impurity elements such as phosphorus, and silicides such as nickel silicide may also be used.
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した
金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい
。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層
構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒
素を含む導電性材料と、を組み合わせた積層構造としてもよい。
Furthermore, a plurality of conductive layers formed from the above materials may be stacked. For example, a stacked structure may be formed by combining the above-described material containing a metal element and a conductive material containing oxygen. A stacked structure may be formed by combining the above-described material containing a metal element and a conductive material containing nitrogen. A stacked structure may be formed by combining the above-described material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen.
なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極と
して機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を
組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチ
ャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設ける
ことで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
When an oxide is used for the channel formation region of a transistor, a conductor functioning as a gate electrode preferably has a stacked structure in which a material containing the metal element and a conductive material containing oxygen are combined. In this case, the conductive material containing oxygen is preferably provided on the channel formation region side. By providing the conductive material containing oxygen on the channel formation region side, oxygen released from the conductive material is easily supplied to the channel formation region.
特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含
まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金
属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタル
などの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングス
テンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタ
ンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化
物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウ
ムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成
される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶
縁体などから混入する水素を捕獲することができる場合がある。
In particular, as a conductor functioning as a gate electrode, it is preferable to use a conductive material containing oxygen and a metal element contained in the metal oxide in which the channel is formed. Alternatively, a conductive material containing the aforementioned metal element and nitrogen may be used. For example, a conductive material containing nitrogen, such as titanium nitride or tantalum nitride, may be used. Alternatively, indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, or indium tin oxide doped with silicon may be used. Furthermore, indium gallium zinc oxide containing nitrogen may be used. Using such a material may allow hydrogen contained in the metal oxide in which the channel is formed to be captured. Alternatively, hydrogen introduced from an external insulator or the like may be captured.
＜＜金属酸化物＞＞
酸化物２３０として、半導体として機能する金属酸化物（酸化物半導体）を用いること
が好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明
する。
<<Metal oxides>>
It is preferable to use a metal oxide (oxide semiconductor) that functions as a semiconductor as the oxide 230. Metal oxides that can be used as the oxide 230 according to the present invention will be described below.
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジ
ウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム
、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニ
ッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハ
フニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、ま
たは複数種が含まれていてもよい。
The metal oxide preferably contains at least indium or zinc. It is particularly preferable that it contains indium and zinc. It is also preferable that it contains aluminum, gallium, yttrium, tin, or the like in addition to these. It may also contain one or more elements selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt, and the like.
ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化
物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、また
は錫とする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケ
ル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニ
ウム、タンタル、タングステン、マグネシウム、コバルトなどがある。ただし、元素Ｍと
して、前述の元素を複数組み合わせても構わない場合がある。
Here, we consider a case where the metal oxide is an In-M-Zn oxide containing indium, an element M, and zinc. The element M is aluminum, gallium, yttrium, or tin. Other elements that can be used for the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, and cobalt. However, there are cases where a combination of the above elements may be used as the element M.
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘ
ｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅ
ｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
In this specification and the like, metal oxides containing nitrogen are also referred to as metal oxides (metal ox
Nitrogen-containing metal oxides are sometimes collectively referred to as metal oxynitrides (me
It may also be called tal oxygenide.
＜結晶構造の分類＞
まず、酸化物半導体における、結晶構造の分類について、図４（Ａ）を用いて説明を行
う。図４（Ａ）は、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含
む金属酸化物）の結晶構造の分類を説明する図である。
<Classification of crystal structures>
First, classification of crystal structures of oxide semiconductors will be described with reference to Fig. 4A. Fig. 4A is a diagram illustrating classification of crystal structures of oxide semiconductors, typically IGZO (a metal oxide containing In, Ga, and Zn).
図４（Ａ）に示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定
形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、
に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ ａｍｏ
ｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ－
ａｘｉｓ－ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌ
ｌｉｎｅ）、及びＣＡＣ（ｃｌｏｕｄ－ａｌｉｇｎｅｄ ｃｏｍｐｏｓｉｔｅ）が含まれ
る。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、ｐ
ｏｌｙ ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓは除かれる。
また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、及びｐｏｌｙ ｃ
ｒｙｓｔａｌが含まれる。
As shown in FIG. 4A, oxide semiconductors can be roughly divided into "amorphous", "crystalline", and "crystal".
Also, "Amorphous" includes completely amo
Also, "Crystalline" contains CAAC (c-
axis-aligned crystalline), nc(nanocrystalline)
The "Crystalline" category includes single crystal, p
The following are excluded: completely crystalline and completely amorphous.
Also, "Crystal" includes single crystal and poly crystal.
Includes rystal.
なお、図４（Ａ）に示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃ
ｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ ｃｒｙｓｔ
ａｌｌｉｎｅ ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的
に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」および、「Ｃｒｙｓｔａｌ（結晶）」とは
全く異なる構造と言い換えることができる。
The structure enclosed by the bold frame in FIG. 4(A) is either "Amorphous" or "C
It is an intermediate state between "crystal" and "new crystalline region" (New crystalline region).
In other words, this structure can be said to be completely different from the energetically unstable "amorphous" and "crystalline" structures.
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔ
ｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ
」に分類されるＣＡＡＣ－ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ－Ｉｎｃｉｄｅｎｃｅ
ＸＲＤ）測定で得られるＸＲＤスペクトルを図４（Ｂ）に示す。なお、ＧＩＸＤ法は、
薄膜法またはＳｅｅｍａｎｎ－Ｂｏｈｌｉｎ法ともいう。以降、図４（Ｂ）に示すＧＩＸ
Ｄ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図４（Ｂ）
に示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍
である。また、図４（Ｂ）に示すＣＡＡＣ－ＩＧＺＯ膜の厚さは、５００ｎｍである。
The crystal structure of the film or substrate can be determined by X-ray diffraction (XRD).
The crystallinity can be evaluated using the crystalline ion spectrum.
" CAAC-IGZO film GIXD (Grazing-Incidence)
The XRD spectrum obtained by the GIXD measurement is shown in FIG.
It is also called the thin film method or the Seemann-Bohlin method.
The XRD spectrum obtained by the D measurement is simply referred to as the XRD spectrum.
The composition of the CAAC-IGZO film shown in FIG. 4B is approximately In:Ga:Zn=4:2:3 [atomic ratio]. The thickness of the CAAC-IGZO film shown in FIG. 4B is 500 nm.
図４（Ｂ）に示すように、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶
性を示すピークが検出される。具体的には、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルで
は、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図４（Ｂ）に示す
ように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称で
ある。
As shown in Figure 4(B), a peak indicating clear crystallinity is detected in the XRD spectrum of the CAAC-IGZO film. Specifically, a peak indicating c-axis orientation is detected near 2θ = 31° in the XRD spectrum of the CAAC-IGZO film. Note that, as shown in Figure 4(B), the peak near 2θ = 31° is asymmetric with respect to the angle at which the peak intensity is detected.
また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ Ｂｅａｍ
Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微
電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ－ＩＧＺＯ膜の回
折パターンを、図４（Ｃ）に示す。図４（Ｃ）は、電子線を基板に対して平行に入射する
ＮＢＥＤによって観察される回折パターンである。なお、図４（Ｃ）に示すＣＡＡＣ－Ｉ
ＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微
電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
The crystal structure of the film or substrate can be analyzed by nanobeam electron diffraction (NBED).
The diffraction pattern of the CAAC-IGZO film is shown in FIG. 4(C). FIG. 4(C) is a diffraction pattern observed by NBED, in which an electron beam is incident parallel to the substrate. The CAAC-IGZO film shown in FIG. 4(C) is a diffraction pattern observed by NBED, in which an electron beam is incident parallel to the substrate.
The composition of the GZO film is approximately In:Ga:Zn=4:2:3 (atomic ratio). In the electron microbeam diffraction method, electron beam diffraction is performed with a probe diameter of 1 nm.
図４（Ｃ）に示すように、ＣＡＡＣ－ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す
複数のスポットが観察される。
As shown in FIG. 4C, a plurality of spots indicating c-axis orientation are observed in the diffraction pattern of the CAAC-IGZO film.
＜＜酸化物半導体の構造＞＞
なお、酸化物半導体は、結晶構造に着目した場合、図４（Ａ）とは異なる分類となる場
合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物
半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ－Ｏ
Ｓ、及びｎｃ－ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬
似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄ
ｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
<<Oxide Semiconductor Structure>>
Note that oxide semiconductors may be classified differently from those shown in FIG. 4A in terms of their crystal structure. For example, oxide semiconductors are classified into single-crystal oxide semiconductors and other non-single-crystal oxide semiconductors. Examples of non-single-crystal oxide semiconductors include the above-mentioned CAAC-O
Non-single-crystal oxide semiconductors include polycrystalline oxide semiconductors and pseudo-amorphous oxide semiconductors (a-like OS).
e semiconductor), amorphous oxide semiconductor, and the like.
ここで、上述のＣＡＡＣ－ＯＳ、ｎｃ－ＯＳ、及びａ－ｌｉｋｅ ＯＳの詳細について
、説明を行う。
Here, the above-mentioned CAAC-OS, nc-OS, and a-like OS will be described in detail.
［ＣＡＡＣ－ＯＳ］
ＣＡＡＣ－ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に
配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ－ＯＳ膜の厚さ方向
、ＣＡＡＣ－ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ－ＯＳ膜の表面の法線方向で
ある。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格
子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ－
ＯＳは、ａ－ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを
有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列
の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇
所を指す。つまり、ＣＡＡＣ－ＯＳは、ｃ軸配向し、ａ－ｂ面方向には明らかな配向をし
ていない酸化物半導体である。
[CAAC-OS]
The CAAC-OS is an oxide semiconductor having multiple crystalline regions, each of which has a c-axis oriented in a specific direction. Note that the specific direction is the thickness direction of the CAAC-OS film, the normal direction to the surface on which the CAAC-OS film is formed, or the normal direction to the surface of the CAAC-OS film. The crystalline regions are regions in which the atomic arrangement is periodic. Note that when the atomic arrangement is considered as a lattice arrangement, the crystalline regions are also regions in which the lattice arrangement is aligned. Furthermore, the CAAC-OS
The OS has a region where multiple crystalline regions are connected in the a-b plane direction, and the region may have distortion. Note that distortion refers to a portion where the lattice orientation changes between a region with a uniform lattice arrangement and a region with a different uniform lattice arrangement in the region where multiple crystalline regions are connected. In other words, the CAAC-OS is an oxide semiconductor that is c-axis aligned and does not clearly have an orientation in the a-b plane direction.
なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０
ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合
、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構
成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
Each of the plurality of crystalline regions is made up of one or more minute crystals (maximum diameter 10
When a crystalline region is composed of a single minute crystal, the maximum diameter of the crystalline region is less than 10 nm. When a crystalline region is composed of many minute crystals, the size of the crystalline region may be approximately several tens of nanometers.
また、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、ス
ズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ－ＯＳは、インジ
ウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸
素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともい
う）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって
、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含ま
れる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば
、高分解能ＴＥＭ像において、格子像として観察される。
In an In-M-Zn oxide (wherein the element M is one or more elements selected from aluminum, gallium, yttrium, tin, titanium, and the like), the CAAC-OS tends to have a layered crystal structure (also referred to as a layered structure) in which a layer containing indium (In) and oxygen (hereinafter referred to as an In layer) and a layer containing the element M, zinc (Zn), and oxygen (hereinafter referred to as an (M, Zn) layer) are stacked. Note that indium and the element M are mutually substituted. Thus, the (M, Zn) layer may contain indium. The In layer may contain the element M. The In layer may contain Zn. The layered structure is observed as a lattice image in a high-resolution TEM image, for example.
ＣＡＡＣ－ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θス
キャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、ｃ軸配向を示すピークが２
θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値
）は、ＣＡＡＣ－ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
For example, when a CAAC-OS film is subjected to structural analysis using an XRD apparatus, two peaks indicating c-axis orientation are observed in out-of-plane XRD measurement using θ/2θ scanning.
The peak position (value of 2θ) indicating the c-axis orientation may vary depending on the type, composition, and the like of the metal elements included in the CAAC-OS.
また、例えば、ＣＡＡＣ－ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポッ
ト）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線
のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測さ
れる。
For example, multiple bright spots are observed in the electron diffraction pattern of a CAAC-OS film. Note that one spot and another spot are observed at positions that are point-symmetric with respect to the spot of the incident electron beam that has transmitted through the sample (also referred to as a direct spot).
上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子
を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、
上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ
－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認
することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されている
ことがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密
でないこと、金属原子が置換することで原子間の結合距離が変化することなどによって、
歪みを許容することができるためと考えられる。
When a crystalline region is observed from the specific direction, the lattice arrangement in the crystalline region is basically a hexagonal lattice, but the unit cell is not necessarily a regular hexagon and may be a non-regular hexagon.
The above distortion may have a lattice arrangement such as a pentagon or heptagon.
In the CAAC-OS, no clear grain boundary can be observed even near the strain. That is, it can be seen that the formation of grain boundaries is suppressed by the strain in the lattice arrangement. This is because the arrangement of oxygen atoms in the a-b plane of the CAAC-OS is not dense, and the bond distance between atoms changes due to the substitution of metal atoms.
This is thought to be because distortion can be tolerated.
なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔ
ａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタの
オン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な
結晶粒界が確認されないＣＡＡＣ－ＯＳは、トランジスタの半導体層に好適な結晶構造を
有する結晶性の酸化物の一つである。なお、ＣＡＡＣ－ＯＳを構成するには、Ｚｎを有す
る構成が好ましい。例えば、Ｉｎ－Ｚｎ酸化物、及びＩｎ－Ｇａ－Ｚｎ酸化物は、Ｉｎ酸
化物よりも結晶粒界の発生を抑制できるため好適である。
The crystal structure in which clear grain boundaries are observed is called polycrystal.
The grain boundaries are called "crystal grains" (al). The grain boundaries act as recombination centers, and are likely to trap carriers, resulting in a decrease in the on-state current of a transistor and a decrease in field-effect mobility. Therefore, CAAC-OS, in which no clear grain boundaries are observed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of a transistor. Note that a structure containing Zn is preferable for forming CAAC-OS. For example, In—Zn oxide and In—Ga—Zn oxide are suitable because they can suppress the generation of crystal boundaries more effectively than In oxide.
ＣＡＡＣ－ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である
。よって、ＣＡＡＣ－ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいとい
える。また、酸化物半導体の結晶性は不純物の混入、欠陥の生成などによって低下する場
合があるため、ＣＡＡＣ－ＯＳは不純物および欠陥（酸素欠損など）の少ない酸化物半導
体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する
。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、Ｃ
ＡＡＣ－ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定
である。したがって、ＯＳトランジスタにＣＡＡＣ－ＯＳを用いると、製造工程の自由度
を広げることが可能となる。
CAAC-OS is an oxide semiconductor with high crystallinity and no clear crystal grain boundaries. Therefore, it can be said that the CAAC-OS is less susceptible to a decrease in electron mobility due to crystal grain boundaries. In addition, since the crystallinity of an oxide semiconductor can be decreased by the inclusion of impurities, the generation of defects, or the like, the CAAC-OS can also be said to be an oxide semiconductor with few impurities and defects (such as oxygen vacancies). Therefore, an oxide semiconductor having CAAC-OS has stable physical properties. Therefore, an oxide semiconductor having CAAC-OS is resistant to heat and highly reliable. In addition, C
The AAC-OS is stable even under high temperatures (so-called thermal budget) in the manufacturing process. Therefore, the use of the CAAC-OS for an OS transistor enables greater flexibility in the manufacturing process.
［ｎｃ－ＯＳ］
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ－ＯＳは、微
小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下
、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また
、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体
で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ
ＯＳまたは非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ－ＯＳ膜に
対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－
ｐｌａｎｅ ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ－ＯＳ膜
に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子
線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パター
ンが観測される。一方、ｎｃ－ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小
さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビ
ーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域
内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
[nc-OS]
The nc-OS has periodic atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm). In other words, the nc-OS has minute crystals. Note that the size of the minute crystals is, for example, 1 nm to 10 nm, particularly 1 nm to 3 nm, and therefore the minute crystals are also called nanocrystals. Furthermore, in the nc-OS, no regularity is observed in the crystal orientation between different nanocrystals. Therefore, no orientation is observed throughout the entire film. Therefore, depending on the analysis method, the nc-OS may be considered to be a-like.
For example, when a structure of an nc-OS film is analyzed using an XRD apparatus, out-of-plane diffraction (θ/2θ) scan is performed.
In plane XRD measurement, no peak indicating crystallinity is detected. Furthermore, when electron diffraction (also referred to as selected-area electron diffraction) is performed on an nc-OS film using an electron beam with a probe diameter larger than that of nanocrystals (e.g., 50 nm or more), a diffraction pattern resembling a halo pattern is observed. On the other hand, when electron diffraction (also referred to as nanobeam electron diffraction) is performed on an nc-OS film using an electron beam with a probe diameter close to or smaller than that of nanocrystals (e.g., 1 nm to 30 nm), an electron diffraction pattern in which multiple spots are observed within a ring-shaped region centered on a direct spot may be obtained.
［ａ－ｌｉｋｅ ＯＳ］
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物
半導体である。ａ－ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。即ち、ａ－ｌｉｋｅ
ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、結晶性が低い。また、ａ－ｌｉｋｅ
ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、膜中の水素濃度が高い。
[a-like OS]
The a-like OS is an oxide semiconductor having a structure between the nc-OS and the amorphous oxide semiconductor. The a-like OS has a pore or low-density region.
The a-like OS has lower crystallinity than the nc-OS and CAAC-OS.
The OS has a higher hydrogen concentration in the film than the nc-OS and CAAC-OS.
＜＜酸化物半導体の構成＞＞
次に、上述のＣＡＣ－ＯＳの詳細について、説明を行う。なお、ＣＡＣ－ＯＳは材料構
成に関する。
<<Configuration of oxide semiconductor>>
Next, the above-mentioned CAC-OS will be described in detail. Note that the CAC-OS relates to a material structure.
［ＣＡＣ－ＯＳ］
ＣＡＣ－ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以
下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構
成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、
該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎ
ｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう
。
[CAC-OS]
CAC-OS is a material in which, for example, elements constituting a metal oxide are unevenly distributed in a size of 0.5 nm to 10 nm, preferably 1 nm to 3 nm, or in the vicinity thereof.
The region having the metal element has a size of 0.5 nm to 10 nm, preferably 1 nm to 3 nm.
A state in which particles are mixed in sizes of 1 m or less or in the vicinity thereof is also called a mosaic or patch state.
さらに、ＣＡＣ－ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモ
ザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。
）である。つまり、ＣＡＣ－ＯＳは、当該第１の領域と、当該第２の領域とが、混合して
いる構成を有する複合金属酸化物である。
Furthermore, a CAC-OS has a mosaic structure in which a material is separated into a first region and a second region, and the first region is distributed throughout the film (hereinafter, also referred to as a cloud structure).
That is, the CAC-OS is a composite metal oxide having a structure in which the first region and the second region are mixed.
ここで、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳを構成する金属元素に対するＩ
ｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と
表記する。例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳにおいて、第１の領域
は、［Ｉｎ］が、ＣＡＣ－ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また
、第２の領域は、［Ｇａ］が、ＣＡＣ－ＯＳ膜の組成における［Ｇａ］よりも大きい領域
である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］より
も大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。ま
た、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉ
ｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
Here, I for the metal elements constituting the CAC-OS in the In—Ga—Zn oxide is
The atomic ratios of n, Ga, and Zn are denoted as [In], [Ga], and [Zn], respectively. For example, in a CAC-OS of an In—Ga—Zn oxide, the first region is a region where [In] is larger than [In] in the composition of the CAC-OS film. The second region is a region where [Ga] is larger than [Ga] in the composition of the CAC-OS film. Alternatively, for example, the first region is a region where [In] is larger than [In] in the second region and [Ga] is smaller than [Ga] in the second region. The second region is a region where [Ga] is larger than [Ga] in the first region and [I
[n] is smaller than [In] in the first region.
具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成
分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物な
どが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言
い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換える
ことができる。
Specifically, the first region is a region whose main component is indium oxide, indium zinc oxide, or the like. The second region is a region whose main component is gallium oxide, gallium zinc oxide, or the like. In other words, the first region can be referred to as a region whose main component is In. The second region can be referred to as a region whose main component is Ga.
なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある
。
It should be noted that there are cases where a clear boundary between the first region and the second region cannot be observed.
例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分
光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃ
ｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領
域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有す
ることが確認できる。
For example, in the case of CAC-OS in an In—Ga—Zn oxide, energy dispersive X-ray spectroscopy (EDX)
From EDX mapping obtained using a TEM (Electron Microscope), it can be confirmed that the sample has a structure in which a region containing In as a main component (first region) and a region containing Ga as a main component (second region) are unevenly distributed and mixed.
ＣＡＣ－ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領
域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ
／Ｏｆｆさせる機能）をＣＡＣ－ＯＳに付与することができる。つまり、ＣＡＣ－ＯＳと
は、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体
では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、
双方の機能を最大限に高めることができる。よって、ＣＡＣ－ＯＳをトランジスタに用い
ることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチ
ング動作を実現することができる。
When a CAC-OS is used for a transistor, the conductivity due to the first region and the insulating property due to the second region act complementarily, thereby providing a switching function (On
In other words, a CAC-OS has a conductive function in a part of the material, an insulating function in a part of the material, and a semiconductor function in the whole material. By separating the conductive function and the insulating function,
Therefore, by using a CAC-OS for a transistor, high on-state current (I on ), high field-effect mobility (μ), and favorable switching operation can be achieved.
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様
の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、Ｃ
ＡＣ－ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
Oxide semiconductors have a variety of structures and have different characteristics. The oxide semiconductor of one embodiment of the present invention is an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, a C
Two or more of an AC-OS, an nc-OS, and a CAAC-OS may be included.
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
<Transistor Having Oxide Semiconductor>
Next, a case where the oxide semiconductor is used in a transistor will be described.
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタ
を実現することができる。また、信頼性の高いトランジスタを実現することができる。
By using the oxide semiconductor for a transistor, a transistor with high field-effect mobility and high reliability can be realized.
トランジスタのチャネル形成領域には、キャリア濃度の低い酸化物半導体を用いること
が好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は１×１０１７ｃ
ｍ－３以下、好ましくは１×１０１５ｃｍ－３以下、さらに好ましくは１×１０１３ｃｍ
－３以下、より好ましくは１×１０１１ｃｍ－３以下、さらに好ましくは１×１０１０ｃ
ｍ－３未満であり、１×１０－９ｃｍ－３以上である。なお、酸化物半導体膜のキャリア
濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度
を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを
高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、
高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
For the channel formation region of the transistor, an oxide semiconductor with a low carrier concentration is preferably used. For example, the carrier concentration of the channel formation region of the oxide semiconductor is preferably 1×10 17 c
m -3 or less, preferably 1×10 15 cm -3 or less, and more preferably 1×10 13 cm
-3 or less, more preferably 1×10 11 cm -3 or less, and even more preferably 1×10 10 cm
The carrier concentration of the oxide semiconductor film is less than 1×10 −9 cm −3 and is 1×10 −9 cm −3 or more. In order to reduce the carrier concentration of the oxide semiconductor film, the impurity concentration in the oxide semiconductor film may be reduced to reduce the density of defect states. In this specification and the like, an oxide semiconductor having a low impurity concentration and a low density of defect states is referred to as a highly purified intrinsic oxide semiconductor or a substantially highly purified intrinsic oxide semiconductor.
This may be referred to as a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor.
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低
いため、トラップ準位密度も低くなる場合がある。
Furthermore, a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has a low density of defect states, and therefore the density of trap states may also be low.
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が
長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高
い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定とな
る場合がある。
Furthermore, charges trapped in the trap states of an oxide semiconductor take a long time to disappear and may behave like fixed charges. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor with a high density of trap states may have unstable electrical characteristics.
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度
を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、
近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、ア
ルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
Therefore, in order to stabilize the electrical characteristics of a transistor, it is effective to reduce the impurity concentration in the oxide semiconductor.
It is also preferable to reduce the concentration of impurities in adjacent films, such as hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, and silicon.
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
<Impurities>
Here, the influence of each impurity in an oxide semiconductor will be described.
酸化物半導体において、第１４族元素の一つであるシリコンまたは炭素が含まれると、
酸化物半導体において欠陥準位が形成される。このため、酸化物半導体のチャネル形成領
域におけるシリコンおよび炭素の濃度と、酸化物半導体のチャネル形成領域との界面近傍
のシリコンまたは炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ
Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８
ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
When silicon or carbon, which is one of Group 14 elements, is contained in an oxide semiconductor,
Defect states are formed in the oxide semiconductor. Therefore, the concentrations of silicon and carbon in the channel formation region of the oxide semiconductor and the concentration of silicon or carbon near the interface with the channel formation region of the oxide semiconductor (measured by secondary ion mass spectrometry (SIMS)) can be calculated.
The concentration obtained by ion mass spectrometry was 2× 10
The concentration is set to 100 atoms/cm 3 or less, preferably 2×10 17 atoms/cm 3 or less.
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形
成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含
まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。この
ため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中のアルカリ金属又はア
ルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１
６ａｔｏｍｓ／ｃｍ３以下にする。
Furthermore, when an oxide semiconductor contains an alkali metal or an alkaline earth metal, defect levels may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal is likely to have normally-on characteristics. Therefore, the concentration of the alkali metal or the alkaline earth metal in the channel formation region of the oxide semiconductor obtained by SIMS is set to 1×10 18 atoms/cm 3 or less, preferably 2×10 1
The concentration should be 6 atoms/ cm3 or less.
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリ
ア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体
に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体におい
て、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタ
の電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体
のチャネル形成領域中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは
５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３
以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
Furthermore, when an oxide semiconductor contains nitrogen, electrons serving as carriers are generated, the carrier concentration increases, and the semiconductor is likely to become n-type. As a result, a transistor using an oxide semiconductor containing nitrogen as a semiconductor tends to have normally-on characteristics. Alternatively, when an oxide semiconductor contains nitrogen, trap states may be formed. As a result, the electrical characteristics of the transistor may become unstable. Therefore, the nitrogen concentration in the channel formation region of the oxide semiconductor measured by SIMS is set to less than 5×10 19 atoms/cm 3 , preferably 5×10 18 atoms/cm 3 or less, and more preferably 1×10 18 atoms/cm 3.
The concentration is preferably 5×10 17 atoms/cm 3 or less.
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるた
め、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電
子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キ
ャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用
いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体のチャネ
ル形成領域における中の水素はできる限り低減されていることが好ましい。具体的には、
酸化物半導体のチャネル形成領域において、ＳＩＭＳにより得られる水素濃度を、１×１
０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３未満、より
好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは５×１０１８ａｔｏ
ｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
Furthermore, hydrogen contained in an oxide semiconductor may react with oxygen bonded to a metal atom to form water, which may form an oxygen vacancy. When hydrogen enters the oxygen vacancy, electrons serving as carriers may be generated. Furthermore, some of the hydrogen may bond with oxygen bonded to a metal atom to generate electrons serving as carriers. Therefore, a transistor using an oxide semiconductor containing hydrogen is likely to have normally-on characteristics. Therefore, it is preferable to reduce hydrogen in the channel formation region of the oxide semiconductor as much as possible. Specifically,
In the channel formation region of the oxide semiconductor, the hydrogen concentration obtained by SIMS is 1×1
Less than 0.20 atoms/cm 3 , preferably less than 5×10 19 atoms/cm 3 , more preferably less than 1×10 19 atoms/cm 3, and even more preferably less than 5×10 18 atoms/cm 3.
The concentration is preferably less than 1×10 18 atoms/cm 3 , more preferably less than 1×10 18 atoms/cm 3 .
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いるこ
とで、安定した電気特性を付与することができる。
When an oxide semiconductor with sufficiently reduced impurities is used for a channel formation region of a transistor, stable electrical characteristics can be obtained.
＜＜その他の半導体材料＞＞
酸化物２３０に用いることができる半導体材料は、上述の金属酸化物に限られない。酸
化物２３０として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半
導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムな
どの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともい
う。）などを半導体材料に用いることが好ましい。特に、半導体として機能する層状物質
を半導体材料に用いると好適である。
<<Other semiconductor materials>>
The semiconductor material that can be used for the oxide 230 is not limited to the above-mentioned metal oxides. A semiconductor material having a band gap (a semiconductor material that is not a zero-gap semiconductor) may also be used for the oxide 230. For example, a semiconductor of a single element such as silicon, a compound semiconductor such as gallium arsenide, or a layered material that functions as a semiconductor (also referred to as an atomic layer material, a two-dimensional material, or the like) is preferably used as the semiconductor material. In particular, a layered material that functions as a semiconductor is preferably used as the semiconductor material.
ここで、本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称で
ある。層状の結晶構造は、共有結合またはイオン結合によって形成される層が、ファンデ
ルワールス力のような、共有結合またはイオン結合よりも弱い結合を介して積層している
構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導
性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域
に用いることで、オン電流の大きいトランジスタを提供することができる。
In this specification and the like, a layered material is a general term for a group of materials having a layered crystal structure. A layered crystal structure is a structure in which layers formed by covalent or ionic bonds are stacked via bonds weaker than covalent or ionic bonds, such as van der Waals forces. A layered material has high electrical conductivity within a unit layer, that is, high two-dimensional electrical conductivity. By using a material that functions as a semiconductor and has high two-dimensional electrical conductivity in the channel formation region, a transistor with a large on-current can be provided.
層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物
は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称
であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カ
ルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる
。
Layered materials include graphene, silicene, and chalcogenides. Chalcogenides are compounds containing chalcogen. Chalcogen is a general term for elements belonging to Group 16, including oxygen, sulfur, selenium, tellurium, polonium, and livermorium. Chalcogenides include transition metal chalcogenides and Group 13 chalcogenides.
酸化物２３０として、例えば、半導体として機能する遷移金属カルコゲナイドを用いる
ことが好ましい。酸化物２３０として適用可能な遷移金属カルコゲナイドとして、具体的
には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳ
ｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷ
Ｓ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的に
はＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的に
はＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代
表的にはＺｒＳｅ２）などが挙げられる。
It is preferable to use, for example, a transition metal chalcogenide that functions as a semiconductor as the oxide 230. Specific examples of transition metal chalcogenides that can be used as the oxide 230 include molybdenum sulfide (typically MoS 2 ), molybdenum selenide (typically MoS 3 ), and the like.
e 2 ), molybdenum telluride (typically MoTe 2 ), tungsten sulfide (typically W
S 2 ), tungsten selenide (typically WSe 2 ), tungsten tellurium (typically WTe 2 ), hafnium sulfide (typically HfS 2 ), hafnium selenide (typically HfSe 2 ), zirconium sulfide (typically ZrS 2 ), zirconium selenide (typically ZrSe 2 ), and the like.
＜半導体装置の作製方法＞
次に、図２（Ａ）乃至図２（Ｄ）に示す、本発明の一態様である半導体装置の作製方法
を、図８（Ａ）乃至図１９（Ｄ）を用いて説明する。
<Method for manufacturing semiconductor device>
Next, a manufacturing method of the semiconductor device of one embodiment of the present invention shown in FIGS. 2A to 2D will be described with reference to FIGS.
各図の（Ａ）は、上面図を示す。また、各図の（Ｂ）は、各図の（Ａ）に示すＡ１－Ａ
２の一点鎖線で示す部位に対応する断面図であり、トランジスタ２００のチャネル長方向
の断面図でもある。また、各図の（Ｃ）は、各図の（Ａ）にＡ３－Ａ４の一点鎖線で示す
部位に対応する断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。
また、各図の（Ｄ）は、各図の（Ａ）にＡ５－Ａ６の一点鎖線で示す部位の断面図である
。なお、各図の（Ａ）の上面図では、図の明瞭化のために一部の要素を省いている。
(A) in each figure shows a top view. (B) in each figure shows the A1-A shown in (A) in each figure.
2 and are cross-sectional views corresponding to the portion indicated by the dashed dotted line A3-A4 in each figure, and are also cross-sectional views in the channel length direction of the transistor 200. Also, (C) in each figure is a cross-sectional view corresponding to the portion indicated by the dashed dotted line A3-A4 in (A) in each figure, and is also a cross-sectional view in the channel width direction of the transistor 200.
In addition, (D) of each figure is a cross-sectional view of the portion indicated by the dashed line A5-A6 in (A) of each figure. Note that in the top view of (A) of each figure, some elements are omitted for clarity.
以下において、絶縁体を形成するための絶縁性材料、導電体を形成するための導電性材
料、または半導体を形成するための半導体材料は、スパッタリング法、ＣＶＤ法、ＭＢＥ
法、ＰＬＤ法、ＡＬＤ法などを適宜用いて成膜することができる。
In the following description, insulating materials for forming insulators, conductive materials for forming conductors, and semiconductor materials for forming semiconductors are formed by sputtering, CVD, MBE, etc.
The film can be formed by appropriately using a deposition method, a PLD method, an ALD method, or the like.
なお、スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタ
リング法、直流電源を用いるＤＣスパッタリング法、さらにパルス的に電極に印加する電
圧を変化させるパルスＤＣスパッタリング法がある。ＲＦスパッタリング法は主に絶縁膜
を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属導電膜を成膜する場合に用
いられる。また、パルスＤＣスパッタリング法は、主に、酸化物、窒化物、炭化物などの
化合物をリアクティブスパッタリング法で成膜する際に用いられる。
Sputtering methods include RF sputtering, which uses a high-frequency power supply as the sputtering power source, DC sputtering, which uses a direct current power supply, and pulsed DC sputtering, which changes the voltage applied to the electrode in a pulsed manner. RF sputtering is mainly used to deposit insulating films, while DC sputtering is mainly used to deposit metal conductive films. Pulsed DC sputtering is mainly used to deposit films of compounds such as oxides, nitrides, and carbides using reactive sputtering.
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ）法、熱を利用す
る熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔ
ｏ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ
：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ
ＣＶＤ）法に分けることができる。
The CVD method includes plasma CVD (PECVD) using plasma, thermal CVD (TCVD: Thermal CVD) using heat, and photo CVD (Photo CVD) using light.
Furthermore, depending on the source gas used, it can be classified into metal CVD (MCVD)
:Metal CVD) method, Metal Organic CVD (MOCVD) method
CVD) method.
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラ
ズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法
である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など
）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき
、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合
がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生
じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成
膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
The plasma CVD method can produce high-quality films at relatively low temperatures. Furthermore, the thermal CVD method is a film formation method that can minimize plasma damage to the workpiece because it does not use plasma. For example, wiring, electrodes, elements (transistors, capacitors, etc.) included in a semiconductor device may become charged up by receiving electric charge from the plasma. In this case, the accumulated electric charge may destroy the wiring, electrodes, elements, etc. included in the semiconductor device. On the other hand, the thermal CVD method, which does not use plasma, does not cause such plasma damage, and therefore can increase the yield of semiconductor devices. Furthermore, the thermal CVD method does not cause plasma damage during film formation, so films with fewer defects can be obtained.
また、ＡＬＤ法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行
う熱ＡＬＤ（Ｔｈｅｒｍａｌ ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰ
ＥＡＬＤ法などを用いることができる。
The ALD method includes a thermal ALD method in which the reaction between a precursor and a reactant is carried out using only thermal energy, and a plasma ALD method in which a plasma-excited reactant is used.
The EALD method or the like can be used.
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積するスパッタリ
ング法とは異なる。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性
を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性
を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただ
し、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方
法と組み合わせて用いることが好ましい場合もある。
The CVD and ALD methods differ from sputtering, in which particles emitted from a target or the like are deposited. Therefore, they are film formation methods that are less affected by the shape of the workpiece and have good step coverage. In particular, the ALD method has excellent step coverage and excellent thickness uniformity, making it suitable for coating the surfaces of openings with high aspect ratios. However, because the ALD method has a relatively slow film formation rate, it may be preferable to use it in combination with other film formation methods, such as the CVD method, which has a faster film formation rate.
また、ＣＶＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することがで
きる。例えば、ＣＶＤ法では、成膜しながら原料ガスの流量比を変化させることによって
、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させなが
ら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送または圧力調整に掛
かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体
装置の生産性を高めることができる場合がある。
Furthermore, the CVD method allows deposition of a film with any composition by adjusting the flow rate ratio of the source gases. For example, the CVD method allows deposition of a film with a continuously changing composition by changing the flow rate ratio of the source gases during deposition. When deposition is performed while changing the flow rate ratio of the source gases, the time required for deposition can be shortened compared to deposition using multiple deposition chambers because no time is required for transport or pressure adjustment. Therefore, the productivity of semiconductor devices can be improved in some cases.
また、ＡＬＤ法では、異なる複数種のプリカーサを同時に導入する、または、異なる複
数種のプリカーサを各プリカーサのサイクル数を制御することで任意の組成の膜を成膜す
ることができる。
Furthermore, in the ALD method, a film of any composition can be formed by simultaneously introducing a plurality of different precursors or by controlling the number of cycles of each of a plurality of different precursors.
まず、基板（図示しない。）を準備し、当該基板上に絶縁体２１２を成膜する（図８（
Ａ）乃至図８（Ｄ）参照。）。絶縁体２１２の成膜は、スパッタリング法を用いて行うこ
とが好ましい。成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いる
ことで、絶縁体２１２中の水素濃度を低減することができる。ただし、絶縁体２１２の成
膜は、スパッタリング法に限られるものではなく、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬ
Ｄ法などを適宜用いてもよい。
First, a substrate (not shown) is prepared, and an insulator 212 is formed on the substrate (see FIG. 8(
8A) to 8D). The insulator 212 is preferably formed by a sputtering method. By using a sputtering method that does not require the use of molecules containing hydrogen in a deposition gas, the hydrogen concentration in the insulator 212 can be reduced. However, the formation of the insulator 212 is not limited to the sputtering method, and may be formed by a CVD method, an MBE method, a PLD method, an AL method, or the like.
Method D or the like may be used as appropriate.
本実施の形態では、絶縁体２１２として、窒素ガスを含む雰囲気でシリコンターゲット
を用いて、パルスＤＣスパッタリング法で窒化シリコンを成膜する。パルスＤＣスパッタ
リング法を用いることで、ターゲット表面のアーキングによるパーティクルの発生を抑制
することができるので、膜厚分布をより均一にすることができる。また、パルス電圧を用
いることで、高周波電圧より、放電の立ち上がり、立ち下がりを急峻にすることができる
。これにより、電極に、電力をより効率的に供給しスパッタレート、および膜質を向上す
ることができる。
In this embodiment, a silicon nitride film is formed as the insulator 212 by pulsed DC sputtering using a silicon target in an atmosphere containing nitrogen gas. The use of pulsed DC sputtering can suppress particle generation due to arcing on the target surface, resulting in a more uniform film thickness distribution. Furthermore, the use of pulsed voltage can make the rise and fall of discharge steeper than with high-frequency voltage. This allows for more efficient supply of power to the electrodes, improving the sputtering rate and film quality.
窒化シリコンのように水、水素などの不純物が透過しにくい絶縁体を用いることにより
、絶縁体２１２より下層に含まれる水、水素などの不純物の拡散を抑制することができる
。また、絶縁体２１２として、窒化シリコンなどの銅が透過しにくい絶縁体を用いること
により、絶縁体２１２より下層（図示しない。）の導電体に銅など拡散しやすい金属を用
いても、当該金属が絶縁体２１２を介して上方に拡散するのを抑制することができる。
By using an insulator that is impermeable to impurities such as water and hydrogen, such as silicon nitride, it is possible to suppress the diffusion of impurities such as water and hydrogen contained in layers below the insulator 212. Furthermore, by using an insulator that is impermeable to copper, such as silicon nitride, as the insulator 212, even if a metal that easily diffuses, such as copper, is used for a conductor in a layer (not shown) below the insulator 212, it is possible to suppress the upward diffusion of the metal through the insulator 212.
次に、絶縁体２１２上に絶縁体２１４を成膜する（図８（Ａ）乃至図８（Ｄ）参照。）
。絶縁体２１４の成膜は、スパッタリング法を用いて行うことが好ましい。成膜ガスに水
素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁体２１４中の水
素濃度を低減することができる。ただし、絶縁体２１４の成膜は、スパッタリング法に限
られるものではなく、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いてもよい
。
Next, the insulator 214 is formed over the insulator 212 (see FIGS. 8A to 8D).
The insulator 214 is preferably formed by a sputtering method. By using a sputtering method that does not require the use of hydrogen-containing molecules in the film formation gas, the hydrogen concentration in the insulator 214 can be reduced. However, the method for forming the insulator 214 is not limited to the sputtering method, and a CVD method, an MBE method, a PLD method, an ALD method, or the like may also be used as appropriate.
本実施の形態では、絶縁体２１４として、酸素ガスを含む雰囲気でアルミニウムターゲ
ットを用いて、パルスＤＣスパッタリング法で酸化アルミニウムを成膜する。パルスＤＣ
スパッタリング法を用いることで、膜厚分布をより均一にし、スパッタレート、および膜
質を向上することができる。ここで、基板にＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）電
力を印加してもよい。基板に印加するＲＦ電力の大きさによって、絶縁体２１４より下層
へ注入する酸素量を制御することができる。ＲＦ電力としては、０Ｗ／ｃｍ２以上、１．
８６Ｗ／ｃｍ２以下とする。つまり、絶縁体２１４の形成の際のＲＦ電力によって、トラ
ンジスタの特性に適する酸素量を変化させて注入することができる。従って、トランジス
タの信頼性向上に適する酸素量を注入することができる。また、ＲＦの周波数は、１０Ｍ
Ｈｚ以上が好ましい。代表的には、１３．５６ＭＨｚである。ＲＦの周波数が高いほど基
板へ与えるダメージを小さくすることができる。
In this embodiment, aluminum oxide is deposited as the insulator 214 by a pulse DC sputtering method using an aluminum target in an atmosphere containing oxygen gas.
By using the sputtering method, it is possible to make the film thickness distribution more uniform and improve the sputtering rate and film quality. Here, RF (Radio Frequency) power may be applied to the substrate. The amount of oxygen injected into the layer below the insulator 214 can be controlled by the magnitude of the RF power applied to the substrate. The RF power is set to 0 W/ cm2 or more, 1.
The RF power is set to 86 W/ cm2 or less. That is, the amount of oxygen suitable for the characteristics of the transistor can be changed and injected by changing the RF power when forming the insulator 214. Therefore, the amount of oxygen suitable for improving the reliability of the transistor can be injected. In addition, the RF frequency is set to 10 MHz or less.
Hz or more is preferable. Typically, it is 13.56 MHz. The higher the RF frequency, the less damage can be caused to the substrate.
絶縁体２１４として、水素を捕獲および水素を固着する機能が高い、アモルファス構造
を有する金属酸化物、例えば酸化アルミニウムを用いること好ましい。これにより、絶縁
体２１６などに含まれる水素を捕獲または固着し、当該水素が酸化物２３０に拡散するの
を防ぐことができる。特に、絶縁体２１４として、アモルファス構造を有する酸化アルミ
ニウム、またはアモルファス構造の酸化アルミニウムを用いることで、より効果的に水素
を捕獲または固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼
性の高いトランジスタ２００、および半導体装置を作製することができる。
It is preferable to use a metal oxide having an amorphous structure, such as aluminum oxide, which has a high function of capturing and fixing hydrogen, as the insulator 214. This allows hydrogen contained in the insulator 216 or the like to be captured or fixed and prevents the hydrogen from diffusing into the oxide 230. In particular, using aluminum oxide having an amorphous structure or aluminum oxide having an amorphous structure as the insulator 214 is preferable because it may be possible to more effectively capture or fix hydrogen. This enables the manufacture of a highly reliable transistor 200 and semiconductor device with favorable characteristics.
次に、絶縁体２１４上に絶縁体２１６を成膜する。絶縁体２１６の成膜は、スパッタリ
ング法を用いて行うことが好ましい。成膜ガスに水素を含む分子を用いなくてもよいスパ
ッタリング法を用いることで、絶縁体２１６中の水素濃度を低減することができる。ただ
し、絶縁体２１６の成膜は、スパッタリング法に限られるものではなく、ＣＶＤ法、ＭＢ
Ｅ法、ＰＬＤ法、ＡＬＤ法などを適宜用いてもよい。
Next, the insulator 216 is deposited over the insulator 214. The insulator 216 is preferably deposited by a sputtering method. By using a sputtering method that does not require the use of molecules containing hydrogen in the deposition gas, the hydrogen concentration in the insulator 216 can be reduced. However, the deposition of the insulator 216 is not limited to the sputtering method, and may be deposited by a CVD method, MB method, or the like.
The E method, the PLD method, the ALD method, etc. may be used as appropriate.
本実施の形態では、絶縁体２１６として、酸素ガスを含む雰囲気でシリコンターゲット
を用いて、パルスＤＣスパッタリング法で酸化シリコンを成膜する。パルスＤＣスパッタ
リング法を用いることで、膜厚分布をより均一にし、スパッタレート、および膜質を向上
することができる。
In this embodiment, a silicon oxide film is formed as the insulator 216 by pulsed DC sputtering using a silicon target in an atmosphere containing oxygen gas. By using the pulsed DC sputtering method, the film thickness distribution can be made more uniform, and the sputtering rate and film quality can be improved.
絶縁体２１２、絶縁体２１４、および絶縁体２１６は、大気に暴露することなく連続し
て成膜することが好ましい。例えば、マルチチャンバー方式の成膜装置を用いればよい。
これにより、絶縁体２１２、絶縁体２１４、および絶縁体２１６を、膜中の水素を低減し
て成膜し、さらに、各成膜工程の合間に膜中に水素が混入するのを低減することができる
。
The insulators 212, 214, and 216 are preferably formed in succession without exposure to air, for example, using a multi-chamber film formation apparatus.
This allows the insulators 212, 214, and 216 to be formed with reduced hydrogen in the films, and further reduces the amount of hydrogen mixed into the films between each film formation process.
次に、絶縁体２１６に絶縁体２１４に達する開口を形成する。開口とは、例えば、溝、
スリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある
。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが
微細加工には好ましい。また、絶縁体２１４は、絶縁体２１６をエッチングして溝を形成
する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば
、溝を形成する絶縁体２１６に酸化シリコンまたは酸化窒化シリコンを用いた場合は、絶
縁体２１４は窒化シリコン、酸化アルミニウム、酸化ハフニウムを用いるとよい。
Next, an opening is formed in the insulator 216, reaching the insulator 214. The opening may be, for example, a groove or
The term "opening" also includes slits and the like. The opening may refer to a region where an opening is formed. Wet etching may be used to form the opening, but dry etching is preferable for fine processing. For the insulator 214, it is preferable to select an insulator that functions as an etching stopper film when etching the insulator 216 to form the groove. For example, if silicon oxide or silicon oxynitride is used for the insulator 216 that forms the groove, it is preferable to use silicon nitride, aluminum oxide, or hafnium oxide for the insulator 214.
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ
：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いる
ことができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板
型電極の一方の電極に高周波電圧を印加する構成でもよい。または平行平板型電極の一方
の電極に複数の異なった高周波電圧を印加する構成でもよい。または平行平板型電極それ
ぞれに同じ周波数の高周波電圧を印加する構成でもよい。または平行平板型電極それぞれ
に周波数の異なる高周波電圧を印加する構成でもよい。または高密度プラズマ源を有する
ドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチン
グ装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌ
ｅｄ Ｐｌａｓｍａ）エッチング装置などを用いることができる。
The dry etching equipment is a capacitively coupled plasma (CCP) device with parallel plate electrodes.
A capacitively coupled plasma (ICP) etching apparatus can be used. A capacitively coupled plasma etching apparatus having parallel plate electrodes may be configured to apply a high frequency voltage to one of the parallel plate electrodes. Alternatively, it may be configured to apply a plurality of different high frequency voltages to one of the parallel plate electrodes. Alternatively, it may be configured to apply a high frequency voltage of the same frequency to each of the parallel plate electrodes. Alternatively, it may be configured to apply high frequency voltages of different frequencies to each of the parallel plate electrodes. Alternatively, a dry etching apparatus having a high density plasma source can be used. The dry etching apparatus having a high density plasma source is, for example, an inductively coupled plasma (ICP)
A plasma etching device or the like can be used.
開口の形成後に、導電体２０５ａとなる導電膜を成膜する。導電体２０５ａとなる導電
膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。例えば、窒化タ
ンタル、窒化タングステン、窒化チタンなどを用いることができる。または、酸素の透過
を抑制する機能を有する導電体と、タンタル、タングステン、チタン、モリブデン、アル
ミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体２０
５ａとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ
法などを用いて行うことができる。
After the opening is formed, a conductive film that will become the conductor 205a is formed. The conductive film that will become the conductor 205a preferably contains a conductor that has a function of suppressing oxygen permeation. For example, tantalum nitride, tungsten nitride, titanium nitride, or the like can be used. Alternatively, the conductive film that will become the conductor 205a can be a stacked film of a conductor that has a function of suppressing oxygen permeation and tantalum, tungsten, titanium, molybdenum, aluminum, copper, or a molybdenum-tungsten alloy.
The conductive film 5a can be formed by sputtering, CVD, MBE, PLD, or ALD.
This can be done using methods such as the
本実施の形態では、導電体２０５ａとなる導電膜として窒化チタンを成膜する。このよ
うな金属窒化物を導電体２０５ｂの下層に用いることにより、絶縁体２１６などによって
、導電体２０５ｂが酸化されるのを抑制することができる。また、導電体２０５ｂとして
銅などの拡散しやすい金属を用いても、当該金属が導電体２０５ａから外に拡散するのを
防ぐことができる。
In this embodiment, titanium nitride is formed as the conductive film that becomes the conductor 205a. By using such a metal nitride as the lower layer of the conductor 205b, it is possible to prevent the conductor 205b from being oxidized by the insulator 216 or the like. Furthermore, even if a metal that easily diffuses, such as copper, is used as the conductor 205b, it is possible to prevent the metal from diffusing out of the conductor 205a.
次に、導電体２０５ｂとなる導電膜を成膜する。導電体２０５ｂとなる導電膜としては
、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタング
ステン合金などを用いることができる。該導電膜の成膜は、メッキ法、スパッタリング法
、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形
態では、導電体２０５ｂとなる導電膜として、タングステンを成膜する。
Next, a conductive film to be the conductor 205b is formed. For the conductive film to be the conductor 205b, tantalum, tungsten, titanium, molybdenum, aluminum, copper, a molybdenum-tungsten alloy, or the like can be used. The conductive film can be formed by a plating method, a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. In this embodiment, tungsten is formed as the conductive film to be the conductor 205b.
次に、ＣＭＰ処理を行うことで、導電体２０５ａとなる導電膜および導電体２０５ｂと
なる導電膜の一部を除去し、絶縁体２１６を露出する（図８（Ａ）乃至図８（Ｄ）参照。
）。その結果、開口部のみに、導電体２０５ａおよび導電体２０５ｂが残存する。なお、
当該ＣＭＰ処理により、絶縁体２１６の一部が除去される場合がある。
Next, by performing CMP treatment, the conductive film to be the conductor 205a and the conductive film to be the conductor 205b are partly removed to expose the insulator 216 (see FIGS. 8A to 8D).
As a result, the conductors 205a and 205b remain only in the openings.
The CMP process may remove a portion of the insulator 216 .
次に、絶縁体２１６、および導電体２０５上に絶縁体２２２を成膜する（図９（Ａ）乃
至図９（Ｄ）参照。）。絶縁体２２２として、アルミニウムおよびハフニウムの一方また
は双方の酸化物を含む絶縁体を成膜するとよい。なお、アルミニウムおよびハフニウムの
一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アル
ミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが
好ましい。または、ハフニウムジルコニウム酸化物を用いることが好ましい。アルミニウ
ムおよびハフニウムの一方または双方の酸化物を含む絶縁体は、酸素、水素、および水に
対するバリア性を有する。絶縁体２２２が、水素および水に対するバリア性を有すること
で、トランジスタ２００の周辺に設けられた構造体に含まれる水素、および水が、絶縁体
２２２を通じてトランジスタ２００の内側へ拡散することが抑制され、酸化物２３０中の
酸素欠損の生成を抑制することができる。
Next, the insulator 222 is formed over the insulator 216 and the conductor 205 (see FIGS. 9A to 9D ). The insulator 222 may be an insulator containing one or both of aluminum and hafnium oxides. Note that aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used as the insulator containing one or both of aluminum and hafnium oxides. Alternatively, hafnium zirconium oxide is preferably used. An insulator containing one or both of aluminum and hafnium oxides has barrier properties against oxygen, hydrogen, and water. The insulator 222 having barrier properties against hydrogen and water can prevent hydrogen and water contained in structures provided around the transistor 200 from diffusing into the transistor 200 through the insulator 222, thereby preventing oxygen vacancies from being generated in the oxide 230.
絶縁体２２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法
などを用いて行うことができる。本実施の形態では、絶縁体２２２として、ＡＬＤ法を用
いて、酸化ハフニウムを成膜する。
The insulator 222 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, etc. In this embodiment, hafnium oxide is formed as the insulator 222 by an ALD method.
続いて、加熱処理を行うと好ましい。加熱処理は、２５０℃以上６５０℃以下、好まし
くは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよ
い。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０
ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素
ガスの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にすればよい。また、加
熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの
雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１
％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。
Subsequently, it is preferable to perform heat treatment. The heat treatment may be performed at a temperature of 250° C. to 650° C., preferably 300° C. to 500° C., and more preferably 320° C. to 450° C. Note that the heat treatment may be performed in an atmosphere of nitrogen gas or an inert gas, or in an atmosphere of an oxidizing gas for 10 minutes.
The heat treatment is carried out in an atmosphere containing 1 ppm or more, 1% or more, or 10% or more. For example, when the heat treatment is carried out in a mixed atmosphere of nitrogen gas and oxygen gas, the oxygen gas may be about 20%. The heat treatment may also be carried out under reduced pressure. Alternatively, the heat treatment may be carried out in a nitrogen gas or inert gas atmosphere, followed by adding an oxidizing gas at 10 ppm or more, 1% or more, to compensate for the desorbed oxygen.
% or more, or 10% or more.
また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上
記加熱処理で用いるガスに含まれる水分量が１ｐｐｂ以下、好ましくは０．１ｐｐｂ以下
、より好ましくは０．０５ｐｐｂ以下にすればよい。高純度化されたガスを用いて加熱処
理を行うことで、絶縁体２２２などに水分等が取り込まれることを可能な限り防ぐことが
できる。
The gas used in the heat treatment is preferably highly purified. For example, the amount of moisture contained in the gas used in the heat treatment is 1 ppb or less, preferably 0.1 ppb or less, and more preferably 0.05 ppb or less. By performing the heat treatment using a highly purified gas, moisture and the like can be prevented from being taken into the insulator 222 as much as possible.
本実施の形態では、加熱処理として、絶縁体２２２の成膜後に、窒素ガスと酸素ガスの
流量比を４ｓｌｍ：１ｓｌｍとして、４００℃の温度で１時間の処理を行う。当該加熱処
理によって、絶縁体２２２に含まれる水、水素などの不純物を除去することなどができる
。また、絶縁体２２２として、ハフニウムを含む酸化物を用いる場合、当該加熱処理によ
って、絶縁体２２２の一部が結晶化する場合がある。また、加熱処理は、絶縁体２２４の
成膜後などのタイミングで行うこともできる。
In this embodiment, after the insulator 222 is formed, heat treatment is performed at a temperature of 400° C. for 1 hour with a flow rate ratio of nitrogen gas and oxygen gas set to 4 slm:1 slm. This heat treatment can remove impurities such as water and hydrogen contained in the insulator 222. When an oxide containing hafnium is used as the insulator 222, the heat treatment may cause part of the insulator 222 to crystallize. The heat treatment can also be performed at a timing such as after the insulator 224 is formed.
次に、絶縁体２２２上に絶縁膜２２４Ａを成膜する（図９（Ａ）乃至図９（Ｄ）参照。
）。絶縁膜２２４Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬ
Ｄ法などを用いて行うことができる。本実施の形態では、絶縁膜２２４Ａとして、スパッ
タリング法を用いて、酸化シリコンを成膜する。成膜ガスに水素を含む分子を用いなくて
もよいスパッタリング法を用いることで、絶縁膜２２４Ａ中の水素濃度を低減することが
できる。絶縁膜２２４Ａは、後の工程で酸化物２３０ａと接するので、このように水素濃
度が低減されていることが好適である。
Next, an insulating film 224A is formed over the insulator 222 (see FIGS. 9A to 9D).
The insulating film 224A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an AL method, or the like.
The insulating film 224A can be formed by a sputtering method or the like. In this embodiment, silicon oxide is deposited as the insulating film 224A by a sputtering method. By using a sputtering method that does not require the use of hydrogen-containing molecules in the deposition gas, the hydrogen concentration in the insulating film 224A can be reduced. Since the insulating film 224A will come into contact with the oxide 230a in a later step, it is preferable that the hydrogen concentration be reduced in this manner.
次に、絶縁膜２２４Ａ上に、酸化膜２３０Ａ、酸化膜２３０Ｂを順に成膜する（図９（
Ａ）乃至図９（Ｄ）参照。）。なお、酸化膜２３０Ａおよび酸化膜２３０Ｂは、大気環境
にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化膜
２３０Ａ、および酸化膜２３０Ｂ上に大気環境からの不純物または水分が付着することを
防ぐことができ、酸化膜２３０Ａと酸化膜２３０Ｂとの界面近傍を清浄に保つことができ
る。
Next, an oxide film 230A and an oxide film 230B are formed in this order on the insulating film 224A (FIG. 9(
9A to 9D.) Note that it is preferable to form the oxide films 230A and 230B successively without exposing them to the air environment. By forming the oxide films 230A and 230B without exposing them to the air, it is possible to prevent impurities or moisture from the air environment from adhering to the oxide films 230A and 230B, and it is possible to keep the vicinity of the interface between the oxide films 230A and 230B clean.
酸化膜２３０Ａ、および酸化膜２３０Ｂの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ
法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。酸化膜２３０Ａおよび酸化膜２
３０Ｂの成膜は、ＡＬＤ法を用いることで、アスペクト比の大きい溝または開口部に対し
ても、厚さの均一な膜を形成することができるため、好ましい。また、ＰＥＡＬＤ法を用
いることで、熱ＡＬＤ法に比べて低温で酸化膜２３０Ａおよび酸化膜２３０Ｂを形成する
ことができるため、好ましい。本実施の形態では、酸化膜２３０Ａおよび酸化膜２３０Ｂ
の成膜はスパッタリング法を用いる。
The oxide film 230A and the oxide film 230B are formed by sputtering, CVD, MBE, etc.
The oxide film 230A and the oxide film 230B can be formed by a method such as a PLD method, an ALD method, or the like.
The deposition of the oxide film 230A and the oxide film 230B is preferably performed by the ALD method, since it is possible to form a film of uniform thickness even in a groove or opening with a large aspect ratio. The PEALD method is also preferable, since it is possible to form the oxide film 230A and the oxide film 230B at a lower temperature than the thermal ALD method. In this embodiment, the oxide film 230A and the oxide film 230B
The film is formed by sputtering.
例えば、酸化膜２３０Ａ、および酸化膜２３０Ｂをスパッタリング法によって成膜する
場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。ス
パッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素
を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は
、上記のＩｎ－Ｍ－Ｚｎ酸化物ターゲットなどを用いることができる。
For example, when the oxide film 230A and the oxide film 230B are formed by sputtering, oxygen or a mixed gas of oxygen and a rare gas is used as the sputtering gas. By increasing the proportion of oxygen contained in the sputtering gas, the amount of excess oxygen in the formed oxide film can be increased. Furthermore, when the oxide film is formed by sputtering, the In-M-Zn oxide target or the like can be used.
特に、酸化膜２３０Ａの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体
２２４に供給される場合がある。したがって、当該スパッタリングガスに含まれる酸素の
割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
In particular, during the formation of oxide film 230A, some of the oxygen contained in the sputtering gas may be supplied to insulator 224. Therefore, the proportion of oxygen contained in the sputtering gas should be 70% or more, preferably 80% or more, and more preferably 100%.
また、酸化膜２３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含ま
れる酸素の割合を、３０％を超えて１００％以下、好ましくは７０％以上１００％以下と
して成膜すると、酸素過剰型の酸化物半導体が形成される。酸素過剰型の酸化物半導体を
チャネル形成領域に用いたトランジスタは、比較的高い信頼性が得られる。ただし、本発
明の一態様はこれに限定されない。酸化膜２３０Ｂをスパッタリング法で形成する場合、
スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２
０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化
物半導体をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得ら
れる。また、基板を加熱しながら成膜を行うことによって、当該酸化膜の結晶性を向上さ
せることができる。
Furthermore, when the oxide film 230B is formed by a sputtering method, an oxygen-excess oxide semiconductor is formed by setting the ratio of oxygen contained in the sputtering gas to more than 30% and less than or equal to 100%, preferably 70% to 100%. A transistor using an oxygen-excess oxide semiconductor for a channel formation region can have relatively high reliability. However, one embodiment of the present invention is not limited thereto. When the oxide film 230B is formed by a sputtering method,
The proportion of oxygen contained in the sputtering gas is 1% or more and 30% or less, preferably 5% or more and 20% or less.
When the oxide film is formed at a concentration of 0% or less, an oxygen-deficient oxide semiconductor is formed. A transistor using an oxygen-deficient oxide semiconductor for a channel formation region can have relatively high field-effect mobility. Furthermore, by forming the oxide film while heating the substrate, the crystallinity of the oxide film can be improved.
本実施の形態では、酸化膜２３０Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：
Ｚｎ＝１：３：４［原子数比］の酸化物ターゲットを用いて成膜する。また、酸化膜２３
０Ｂとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比
］の酸化物ターゲット、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の酸化物ターゲット
または、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２［原子数比］の酸化物ターゲットを用いて成膜す
る。なお、各酸化膜は、成膜条件、および原子数比を適宜選択することで、酸化物２３０
ａ、および酸化物２３０ｂに求める特性に合わせて形成するとよい。
In this embodiment, the oxide film 230A is formed by sputtering In:Ga:
The oxide film 23 is formed using an oxide target with an atomic ratio of Zn=1:3:4.
0B is formed by a sputtering method using an oxide target with an atomic ratio of In:Ga:Zn=4:2:4.1, an oxide target with an atomic ratio of In:Ga:Zn=1:1:1, or an oxide target with an atomic ratio of In:Ga:Zn=1:1:2. Note that each oxide film can be formed by appropriately selecting the film formation conditions and atomic ratio to obtain oxide 230.
a and oxide 230b may be formed in accordance with the desired characteristics.
なお、絶縁膜２２４Ａ、酸化膜２３０Ａ、および酸化膜２３０Ｂを、大気に暴露するこ
となく、スパッタリング法で成膜することが好ましい。例えば、マルチチャンバー方式の
成膜装置を用いればよい。これにより、絶縁膜２２４Ａ、酸化膜２３０Ａ、および酸化膜
２３０Ｂについて、各成膜工程の合間に膜中に水素が混入するのを低減することができる
。
Note that the insulating film 224A, the oxide film 230A, and the oxide film 230B are preferably formed by sputtering without exposure to the atmosphere. For example, a multi-chamber film formation apparatus may be used. This can reduce the incorporation of hydrogen into the insulating film 224A, the oxide film 230A, and the oxide film 230B between film formation steps.
次に、加熱処理を行うことが好ましい。加熱処理の温度としては例えば、５００℃程度
で行うことが好ましい。基板の加熱温度が５００℃に設定して、５００℃に達する前、例
えば４００℃程度に加熱されると、酸化膜２３０Ａ、酸化膜２３０Ｂおよび絶縁膜２２４
Ａ中の水素が絶縁体２２２中に移動および吸収される。別言すると、酸化膜２３０Ａ、酸
化膜２３０Ｂおよび絶縁膜２２４Ａ中の水素が絶縁体２２２に拡散するとも言える。
Next, it is preferable to perform a heat treatment. The heat treatment temperature is preferably about 500° C. If the substrate is heated to a temperature of 500° C. and then heated to, for example, about 400° C. before reaching 500° C., the oxide film 230A, the oxide film 230B, and the insulating film 224
The hydrogen in A moves into and is absorbed in the insulator 222. In other words, the hydrogen in the oxide film 230A, the oxide film 230B, and the insulating film 224A diffuses into the insulator 222.
基板の加熱温度が４００℃を超え、５００℃に達すると、絶縁体２２２中の水素が、絶
縁体２１４中に移動および吸収される。別言すると、絶縁体２２２中の水素が絶縁体２１
４に拡散するとも言える。
When the heating temperature of the substrate exceeds 400° C. and reaches 500° C., the hydrogen in the insulator 222 moves into and is absorbed in the insulator 214. In other words, the hydrogen in the insulator 222 moves into and is absorbed in the insulator 214.
It can also be said that it spreads to 4.
つまり、酸化膜２３０Ａ、酸化膜２３０Ｂおよび絶縁膜２２４Ａ中に含まれる水素は、
加熱処理を行うことで、酸化膜２３０Ａ、酸化膜２３０Ｂおよび絶縁膜２２４Ａ中より下
層に遠ざかるように移動、または拡散する。従って、水素濃度が低減された酸化物をトラ
ンジスタのチャネル形成領域として用いることができるので、トランジスタの信頼性が向
上するため好ましい。
That is, the hydrogen contained in the oxide film 230A, the oxide film 230B, and the insulating film 224A is
By performing the heat treatment, the hydrogen atoms move or diffuse from the oxide film 230A, the oxide film 230B, and the insulating film 224A to layers below the oxide film 230A, 230B, and 224A. Therefore, the oxide with a reduced hydrogen concentration can be used as a channel formation region of the transistor, which is preferable because it improves the reliability of the transistor.
また、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐ
ｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素ガ
スの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にすればよい。また、加熱
処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰
囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％
以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。
The heat treatment is carried out in an atmosphere of nitrogen gas or an inert gas, or in an atmosphere of an oxidizing gas.
The heat treatment is carried out in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas. For example, when the heat treatment is carried out in a mixed atmosphere of nitrogen gas and oxygen gas, the oxygen gas may be about 20%. The heat treatment may also be carried out under reduced pressure. Alternatively, the heat treatment may be carried out in a nitrogen gas or inert gas atmosphere, followed by adding an oxidizing gas at 10 ppm or more, 1% or more, to compensate for the desorbed oxygen.
The heat treatment may be performed in an atmosphere containing 10% or more of Cr.
また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上
記加熱処理で用いるガスに含まれる水分量が１ｐｐｂ以下、好ましくは０．１ｐｐｂ以下
、より好ましくは０．０５ｐｐｂ以下にすればよい。高純度化されたガスを用いて加熱処
理を行うことで、酸化膜２３０Ａ、および酸化膜２３０Ｂなどに水分等が取り込まれるこ
とを可能な限り防ぐことができる。
Furthermore, it is preferable that the gas used in the heat treatment be highly purified. For example, the amount of moisture contained in the gas used in the heat treatment is 1 ppb or less, preferably 0.1 ppb or less, and more preferably 0.05 ppb or less. By performing the heat treatment using a highly purified gas, it is possible to prevent moisture and the like from being absorbed into the oxide film 230A, the oxide film 230B, and the like as much as possible.
次に、酸化膜２３０Ｂ上に導電膜２４２Ａを成膜する（図９（Ａ）乃至図９（Ｄ）参照
。）。導電膜２４２Ａの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬ
Ｄ法などを用いて行うことができる。例えば、導電膜２４２Ａとして、スパッタリング法
を用いて窒化タンタルを成膜すればよい。なお、導電膜２４２Ａの成膜前に、加熱処理を
行ってもよい。当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して導電
膜２４２Ａを成膜してもよい。このような処理を行うことによって、酸化膜２３０Ｂの表
面に吸着している水分および水素を除去し、さらに酸化膜２３０Ａ、および酸化膜２３０
Ｂ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃
以上４００℃以下が好ましい。本実施の形態では、加熱処理の温度を２００℃とする。
Next, a conductive film 242A is formed over the oxide film 230B (see FIGS. 9A to 9D). The conductive film 242A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, or an AL method.
The conductive film 242A can be formed by a method such as sputtering. For example, tantalum nitride may be formed as the conductive film 242A by a sputtering method. Note that heat treatment may be performed before the formation of the conductive film 242A. The heat treatment may be performed under reduced pressure, and the conductive film 242A may be formed successively without exposure to the air. By performing such a treatment, moisture and hydrogen adsorbed on the surface of the oxide film 230B are removed, and the oxide film 230A and the oxide film 230B are further removed.
The water concentration and hydrogen concentration in B can be reduced. The temperature of the heat treatment is 100° C.
The temperature of the heat treatment is preferably 200° C. or higher and 400° C. or lower. In this embodiment mode, the temperature of the heat treatment is 200° C.
次に、導電膜２４２Ａ上に絶縁膜２７１Ａを成膜する（図９（Ａ）乃至図９（Ｄ）参照
。）。絶縁膜２７１Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法また
はＡＬＤ法などを用いて行うことができる。絶縁膜２７１Ａは、酸素の透過を抑制する機
能を有する絶縁膜を用いることが好ましい。例えば、絶縁膜２７１Ａとして、スパッタリ
ング法によって、酸化アルミニウム、または窒化シリコンを成膜すればよい。
Next, an insulating film 271A is formed over the conductive film 242A (see FIGS. 9A to 9D). The insulating film 271A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. The insulating film 271A is preferably an insulating film that has a function of suppressing oxygen permeation. For example, aluminum oxide or silicon nitride may be formed by sputtering as the insulating film 271A.
なお、導電膜２４２Ａ、および絶縁膜２７１Ａを、大気に暴露することなく、スパッタ
リング法で成膜することが好ましい。例えば、マルチチャンバー方式の成膜装置を用いれ
ばよい。これにより、導電膜２４２Ａ、および絶縁膜２７１Ａを、膜中の水素を低減して
成膜し、さらに、各成膜工程の合間に膜中に水素が混入するのを低減することができる。
また、絶縁膜２７１Ａ上にハードマスクを設ける場合、当該ハードマスクとなる膜も大気
に暴露することなく連続して成膜すればよい。
Note that the conductive film 242A and the insulating film 271A are preferably formed by sputtering without exposure to the air. For example, a multi-chamber film formation apparatus may be used. This allows the conductive film 242A and the insulating film 271A to be formed with reduced hydrogen content and further reduces hydrogen contamination between film formation steps.
Furthermore, when a hard mask is provided on the insulating film 271A, the film that becomes the hard mask may also be formed continuously without being exposed to the air.
次に、リソグラフィー法を用いて、絶縁膜２２４Ａ、酸化膜２３０Ａ、酸化膜２３０Ｂ
、導電膜２４２Ａ、および絶縁膜２７１Ａを島状に加工して、絶縁体２２４、酸化物２３
０ａ、酸化物２３０ｂ、導電層２４２Ｂ、および絶縁層２７１Ｂを形成する（図１０（Ａ
）乃至図１０（Ｄ）参照。）。ここで、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ
、導電層２４２Ｂ、および絶縁層２７１Ｂは、少なくとも一部が導電体２０５と重なるよ
うに形成する。上記加工はドライエッチング法またはウェットエッチング法を用いること
ができる。ドライエッチング法による加工は微細加工に適している。また、絶縁膜２２４
Ａ、酸化膜２３０Ａ、酸化膜２３０Ｂ、導電膜２４２Ａ、および絶縁膜２７１Ａの加工は
、それぞれ異なる条件で加工してもよい。
Next, an insulating film 224A, an oxide film 230A, and an oxide film 230B are formed by lithography.
, the conductive film 242A, and the insulating film 271A are processed into an island shape, and the insulator 224, the oxide 23
0a, oxide 230b, conductive layer 242B, and insulating layer 271B are formed (FIG. 10(A)
10(D). Here, the insulator 224, the oxide 230a, and the oxide 230b
The conductive layer 242B and the insulating layer 271B are formed so that at least a part of them overlaps with the conductor 205. The above processing can be performed by dry etching or wet etching. Processing by dry etching is suitable for fine processing. In addition, the insulating film 224
The oxide film 230A, the oxide film 230B, the conductive film 242A, and the insulating film 271A may be processed under different conditions.
なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光
された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、
当該レジストマスクを介してエッチング処理することで導電体、半導体、または絶縁体な
どを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキ
シマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レ
ジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの
間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光
に代えて、電子ビームまたはイオンビームを用いてもよい。なお、電子ビームまたはイオ
ンビームを用いる場合には、マスクは不要となる。なお、レジストマスクは、アッシング
などのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング
処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッ
チング処理を行うことで、除去することができる。
In the lithography method, first, the resist is exposed to light through a mask. Then, the exposed area is removed or left using a developer to form a resist mask.
Conductors, semiconductors, insulators, or the like can be processed into a desired shape by etching through the resist mask. For example, a resist mask can be formed by exposing the resist to KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like. An immersion technique may also be used, in which a liquid (e.g., water) is filled between the substrate and the projection lens for exposure. An electron beam or an ion beam may also be used instead of the light described above. Note that when an electron beam or an ion beam is used, a mask is not required. Note that the resist mask can be removed by dry etching such as ashing, wet etching, dry etching followed by wet etching, or wet etching followed by dry etching.
さらに、レジストマスクの下に絶縁体または導電体からなるハードマスクを用いてもよ
い。ハードマスクを用いる場合、導電膜２４２Ａ上にハードマスク材料となる絶縁膜また
は導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングす
ることで所望の形状のハードマスクを形成することができる。導電膜２４２Ａなどのエッ
チングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま
行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。導電
膜２４２Ａなどのエッチング後にハードマスクをエッチングにより除去しても良い。一方
、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずし
もハードマスクを除去する必要は無い。本実施の形態では、絶縁層２７１Ｂをハードマス
クとして用いている。
Furthermore, a hard mask made of an insulator or a conductor may be used under the resist mask. When using a hard mask, an insulating or conductive film serving as a hard mask material is formed on the conductive film 242A, a resist mask is formed thereon, and the hard mask material is etched to form a hard mask with a desired shape. Etching of the conductive film 242A and the like may be performed after removing the resist mask or may be performed while the resist mask is left in place. In the latter case, the resist mask may be lost during etching. The hard mask may be removed by etching after etching the conductive film 242A and the like. On the other hand, if the hard mask material does not affect subsequent processes or can be used in subsequent processes, it is not necessarily necessary to remove the hard mask. In this embodiment, the insulating layer 271B is used as the hard mask.
ここで、絶縁層２７１Ｂが導電層２４２Ｂのマスクとして機能するので、図１０（Ｂ）
乃至図１０（Ｄ）に示すように、導電層２４２Ｂは側面と上面の間に湾曲面を有しない。
これにより、図２（Ｂ）および図２（Ｄ）に示す導電体２４２ａおよび導電体２４２ｂは
、側面と上面が交わる端部が角状になる。導電体２４２の側面と上面が交わる端部が角状
になることで、当該端部が曲面を有する場合に比べて、導電体２４２の断面積が大きくな
る。これにより、導電体２４２の抵抗が低減されるので、トランジスタ２００のオン電流
を大きくすることができる。
Here, the insulating layer 271B functions as a mask for the conductive layer 242B.
As shown in FIGS. 10D to 10C, the conductive layer 242B does not have a curved surface between the side surface and the top surface.
2B and 2D, the conductors 242a and 242b have angular ends where the side surfaces and top surfaces intersect. The angular ends where the side surfaces and top surfaces of the conductor 242 intersect increase the cross-sectional area of the conductor 242 compared to when the ends have curved surfaces. This reduces the resistance of the conductor 242, thereby increasing the on-state current of the transistor 200.
また、図１０（Ｂ）乃至図１０（Ｄ）に示すように、絶縁体２２４、酸化物２３０ａ、
酸化物２３０ｂ、導電層２４２Ｂ、および絶縁層２７１Ｂの断面がテーパー形状になって
いてもよい。なお、本明細書等において、テーパー形状とは、構造の側面の少なくとも一
部が、基板面に対して傾斜して設けられている形状のことを指す。例えば、傾斜した側面
と基板面とがなす角（以下、テーパー角と呼ぶ場合がある。）が９０°未満であることが
好ましい。絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電層２４２Ｂ、および絶
縁層２７１Ｂは、例えば、テーパー角が６０°以上９０°未満になるようにすればよい。
このように断面をテーパー形状にすることで、これより後の工程において、絶縁体２７５
などの被覆性が向上し、鬆などの欠陥を低減することができる。
As shown in FIGS. 10B to 10D, the insulator 224, the oxide 230a,
The cross sections of the oxide 230b, the conductive layer 242B, and the insulating layer 271B may be tapered. In this specification and the like, a tapered shape refers to a shape in which at least a portion of the side surface of the structure is inclined with respect to the substrate surface. For example, it is preferable that the angle between the inclined side surface and the substrate surface (hereinafter, sometimes referred to as the taper angle) is less than 90°. The insulator 224, the oxide 230a, the oxide 230b, the conductive layer 242B, and the insulating layer 271B may have a taper angle of, for example, 60° or more and less than 90°.
By forming the cross section in a tapered shape in this way, the insulator 275
This improves the coating properties of the above and reduces defects such as voids.
ただし、上記に限られず、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電層２
４２Ｂ、および絶縁層２７１Ｂの側面が、絶縁体２２２の上面に対し、概略垂直になる構
成にしてもよい。このような構成にすることで、複数のトランジスタ２００を設ける際に
、小面積化、高密度化が可能となる。
However, the present invention is not limited to the above, and may include the insulator 224, the oxide 230a, the oxide 230b, and the conductive layer 2
The side surfaces of the insulating layer 271B and the insulating layer 272B may be substantially perpendicular to the top surface of the insulator 222. With such a configuration, it is possible to reduce the area and increase the density when providing a plurality of transistors 200.
また、上記エッチング工程で発生した副生成物が、絶縁体２２４、酸化物２３０ａ、酸
化物２３０ｂ、導電層２４２Ｂ、および絶縁層２７１Ｂの側面に層状に形成される場合が
ある。この場合、当該層状の副生成物が、絶縁体２２４、酸化物２３０ａ、酸化物２３０
ｂ、導電層２４２Ｂ、および絶縁層２７１Ｂと、絶縁体２７５の間に形成されることにな
る。よって、絶縁体２２２の上面に接して形成された当該層状の副生成物は、除去するこ
とが好ましい。
Furthermore, by-products generated in the etching process may be formed in layers on the side surfaces of the insulator 224, the oxide 230a, the oxide 230b, the conductive layer 242B, and the insulating layer 271B. In this case, the layer-like by-products may be formed on the side surfaces of the insulator 224, the oxide 230a, the oxide 230b, the conductive layer 242B, and the insulating layer 271B.
b, the conductive layer 242B and the insulating layer 271B are formed between the insulator 275 and the insulator 275. Therefore, it is preferable to remove the layer-like by-product formed in contact with the top surface of the insulator 222.
次に、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電層２４２Ｂ、および絶縁
層２７１Ｂを覆って、絶縁体２７５を成膜する（図１１（Ａ）乃至図１１（Ｄ）参照。）
。ここで、絶縁体２７５は、絶縁体２２２の上面および絶縁体２２４の側面に密接するこ
とが好ましい。絶縁体２７５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ
法、ＡＬＤ法などを用いて行うことができる。絶縁体２７５は、酸素の透過を抑制する機
能を有する絶縁膜を用いることが好ましい。例えば、絶縁体２７５として、スパッタリン
グ法を用いて、酸化アルミニウムを成膜し、その上にＰＥＡＬＤ法を用いて窒化シリコン
を成膜すればよい。絶縁体２７５をこのような積層構造とすることで、水、水素などの不
純物、および酸素の拡散を抑制する機能が向上することがある。
Next, an insulator 275 is formed to cover the insulator 224, the oxide 230a, the oxide 230b, the conductive layer 242B, and the insulating layer 271B (see FIGS. 11A to 11D).
Here, the insulator 275 is preferably in close contact with the top surface of the insulator 222 and the side surface of the insulator 224. The insulator 275 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, or the like.
The insulator 275 can be formed by a method such as a sputtering method, an ALD method, or the like. The insulator 275 is preferably an insulating film that has a function of suppressing oxygen transmission. For example, the insulator 275 may be formed by depositing aluminum oxide by a sputtering method and then depositing silicon nitride thereon by a PEALD method. The insulator 275 may have such a layered structure, which may improve the function of suppressing the diffusion of impurities such as water and hydrogen, and oxygen.
このようにして、酸化物２３０ａ、酸化物２３０ｂ、および導電層２４２Ｂを、酸素の
拡散を抑制する機能を有する、絶縁体２７５、および絶縁層２７１Ｂで覆うことができる
。これにより、のちの工程で、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、および
導電層２４２Ｂに、絶縁体２８０などから酸素が直接拡散するのを低減することができる
。
In this way, the oxide 230 a, the oxide 230 b, and the conductive layer 242 B can be covered with the insulator 275 and the insulating layer 271 B, which have the function of suppressing the diffusion of oxygen, thereby reducing the direct diffusion of oxygen from the insulator 280 or the like to the insulator 224, the oxide 230 a, the oxide 230 b, and the conductive layer 242 B in a later process.
次に、絶縁体２７５上に、絶縁体２８０となる絶縁膜を成膜する。当該絶縁膜の成膜は
、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことが
できる。例えば、当該絶縁膜として、スパッタリング法を用いて酸化シリコン膜を成膜す
ればよい。絶縁体２８０となる絶縁膜を、酸素を含む雰囲気で、スパッタリング法で成膜
することで、過剰酸素を含む絶縁体２８０を形成することができる。また、成膜ガスに水
素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁体２８０中の水
素濃度を低減することができる。なお、当該絶縁膜の成膜前に、加熱処理を行ってもよい
。加熱処理は、減圧下で行い、大気に暴露することなく、連続して当該絶縁膜を成膜して
もよい。このような処理を行うことによって、絶縁体２７５の表面などに吸着している水
分および水素を除去し、さらに酸化物２３０ａ、酸化物２３０ｂ、および絶縁体２２４中
の水分濃度および水素濃度を低減させることができる。当該加熱処理には、上述した加熱
処理条件を用いることができる。
Next, an insulating film to be the insulator 280 is formed on the insulator 275. The insulating film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. For example, a silicon oxide film can be formed by a sputtering method. The insulating film to be the insulator 280 can be formed by a sputtering method in an oxygen-containing atmosphere, thereby forming the insulator 280 containing excess oxygen. Furthermore, by using a sputtering method that does not require the use of hydrogen-containing molecules in the deposition gas, the hydrogen concentration in the insulator 280 can be reduced. Note that heat treatment may be performed before the formation of the insulating film. The heat treatment may be performed under reduced pressure, and the insulating film may be formed successively without exposure to the atmosphere. By performing such treatment, moisture and hydrogen adsorbed on the surface of the insulator 275, etc., can be removed, and the moisture and hydrogen concentrations in the oxide 230a, the oxide 230b, and the insulator 224 can be further reduced. The heat treatment conditions described above can be used for the heat treatment.
次に、上記絶縁体２８０となる絶縁膜にＣＭＰ処理を行い、上面が平坦な絶縁体２８０
を形成する（図１１（Ａ）乃至図１１（Ｄ）参照。）。なお、絶縁体２８０上に、例えば
、スパッタリング法によって窒化シリコンを成膜し、該窒化シリコンを絶縁体２８０に達
するまで、ＣＭＰ処理を行ってもよい。
Next, the insulating film that will become the insulator 280 is subjected to CMP processing to form the insulator 280 with a flat upper surface.
(See FIGS. 11A to 11D.) Note that a silicon nitride film may be formed over the insulator 280 by, for example, a sputtering method, and then CMP treatment may be performed on the silicon nitride film until it reaches the insulator 280.
次に、絶縁体２８０の一部、絶縁体２７５の一部、絶縁層２７１Ｂの一部、導電層２４
２Ｂの一部を加工して、酸化物２３０ｂに達する開口を形成する。当該開口は、導電体２
０５と重なるように形成することが好ましい。当該開口の形成によって、絶縁体２７１ａ
、絶縁体２７１ｂ、導電体２４２ａ、および導電体２４２ｂを形成する（図１２（Ａ）乃
至図１２（Ｄ）参照。）。
Next, a part of the insulator 280, a part of the insulator 275, a part of the insulating layer 271B, and the conductive layer 24
A part of the conductor 2B is processed to form an opening that reaches the oxide 230b.
It is preferable to form the opening so as to overlap with the insulator 271a.
, an insulator 271b, a conductor 242a, and a conductor 242b are formed (see FIGS. 12A to 12D).
ここで、図１２（Ｂ）および図１２（Ｃ）に示すように、絶縁体２８０、絶縁体２７５
、絶縁体２７１、および導電体２４２の側面がテーパー形状となる場合がある。また、絶
縁体２８０のテーパー角が、導電体２４２のテーパー角より大きくなる場合がある。また
、図１２（Ａ）乃至図１２（Ｃ）には図示していないが、上記開口を形成する際に、酸化
物２３０ｂの上部が除去される場合がある。
Here, as shown in FIG. 12(B) and FIG. 12(C), the insulator 280, the insulator 275
12A to 12C, the side surfaces of the insulator 271 and the conductor 242 may be tapered. The taper angle of the insulator 280 may be larger than the taper angle of the conductor 242. Although not shown in FIGS. 12A to 12C, the upper part of the oxide 230b may be removed when the opening is formed.
また、絶縁体２８０の一部、絶縁体２７５の一部、絶縁層２７１Ｂの一部、および導電
層２４２Ｂの一部の加工は、ドライエッチング法、またはウェットエッチング法を用いる
ことができる。ドライエッチング法による加工は微細加工に適している。また、当該加工
は、それぞれ異なる条件で加工してもよい。例えば、絶縁体２８０の一部をドライエッチ
ング法で加工し、絶縁体２７５の一部、および絶縁層２７１Ｂの一部をウェットエッチン
グ法で加工し、導電層２４２Ｂの一部をドライエッチング法で加工してもよい。
Furthermore, a portion of the insulator 280, a portion of the insulator 275, a portion of the insulating layer 271B, and a portion of the conductive layer 242B can be processed by dry etching or wet etching. Processing by dry etching is suitable for fine processing. Furthermore, the processing may be performed under different conditions. For example, a portion of the insulator 280 may be processed by dry etching, a portion of the insulator 275 and a portion of the insulating layer 271B may be processed by wet etching, and a portion of the conductive layer 242B may be processed by dry etching.
ここで、酸化物２３０ａの側面、酸化物２３０ｂの上面および側面、導電体２４２の側
面、絶縁体２８０の側面などへの不純物の付着またはこれらの内部への該不純物の拡散が
生じる場合がある。このような不純物を除去する工程を行ってもよい。また、上記ドライ
エッチングで酸化物２３０ｂ表面に損傷領域形成される場合がある。このような損傷領域
を除去してもよい。当該不純物としては、絶縁体２８０、絶縁体２７５、絶縁層２７１Ｂ
の一部、および導電層２４２Ｂに含まれる成分、上記開口を形成する際に用いられる装置
に使われている部材に含まれる成分、エッチングに使用するガスまたは液体に含まれる成
分などに起因したものが挙げられる。当該不純物としては、例えば、ハフニウム、アルミ
ニウム、シリコン、タンタル、フッ素、塩素などがある。
Here, impurities may adhere to the side surface of the oxide 230a, the top surface and side surface of the oxide 230b, the side surface of the conductor 242, the side surface of the insulator 280, etc., or the impurities may diffuse into these. A process for removing such impurities may be performed. Furthermore, the dry etching may form a damaged region on the surface of the oxide 230b. Such damaged region may be removed. The impurities may include the insulator 280, the insulator 275, the insulating layer 271B, etc.
These impurities include those resulting from a part of the above, components contained in the conductive layer 242B, components contained in the members used in the device used to form the opening, components contained in the gas or liquid used in etching, etc. Examples of such impurities include hafnium, aluminum, silicon, tantalum, fluorine, and chlorine.
特に、アルミニウム、またはシリコンなどの不純物は、酸化物２３０ｂのＣＡＡＣ－Ｏ
Ｓ化を阻害する。よって、アルミニウム、またはシリコンなどの、ＣＡＡＣ－ＯＳ化を阻
害する不純物元素が、低減または除去されていることが好ましい。例えば、酸化物２３０
ｂ、およびその近傍における、アルミニウム原子の濃度が、５．０原子％以下とすればよ
く、２．０原子％以下が好ましく、１．５原子％以下がより好ましく、１．０原子％以下
がさらに好ましく、０．３原子％未満がさらに好ましい。
In particular, impurities such as aluminum or silicon may cause the CAAC-O
Therefore, it is preferable to reduce or remove impurity elements such as aluminum or silicon that inhibit the formation of CAAC-OS.
The concentration of aluminum atoms in and around b may be 5.0 atomic % or less, preferably 2.0 atomic % or less, more preferably 1.5 atomic % or less, even more preferably 1.0 atomic % or less, and even more preferably less than 0.3 atomic %.
なお、アルミニウム、またはシリコンなどの不純物によりＣＡＡＣ－ＯＳ化が阻害され
、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘ
ｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）となった金属酸化物の領域を、非ＣＡＡＣ領域と
呼ぶ場合がある。非ＣＡＡＣ領域では、結晶構造の緻密さが低下しているため、ＶＯＨが
多量に形成され、トランジスタがノーマリーオン化しやすくなる。よって、酸化物２３０
ｂの非ＣＡＡＣ化領域は、低減または除去されていることが好ましい。
Note that impurities such as aluminum or silicon inhibit the formation of a CAAC-OS, resulting in a pseudo-amorphous oxide semiconductor (a-like OS).
The region of the metal oxide that has become a non-CAAC semiconductor is sometimes called a non-CAAC region. In the non-CAAC region, the density of the crystal structure is reduced, so a large amount of VOH is formed, and the transistor is likely to be normally on. Therefore, the oxide 230
Preferably, the non-CAACylated region of b is reduced or eliminated.
これに対して、酸化物２３０ｂに層状のＣＡＡＣ構造を有していることが好ましい。特
に、酸化物２３０ｂのドレイン下端部までＣＡＡＣ構造を有することが好ましい。ここで
、トランジスタ２００において、導電体２４２ａまたは導電体２４２ｂ、およびその近傍
がドレインとして機能する。つまり、導電体２４２ａ（導電体２４２ｂ）の下端部近傍の
、酸化物２３０ｂが、ＣＡＡＣ構造を有することが好ましい。このように、ドレイン耐圧
に顕著に影響するドレイン端部においても、酸化物２３０ｂの損傷領域が除去され、ＣＡ
ＡＣ構造を有することで、トランジスタ２００の電気特性の変動をさらに抑制することが
できる。また、トランジスタ２００の信頼性を向上させることができる。
In contrast, it is preferable that the oxide 230b has a layered CAAC structure. In particular, it is preferable that the oxide 230b has the CAAC structure up to the lower end of the drain. Here, in the transistor 200, the conductor 242a or the conductor 242b and the vicinity thereof function as the drain. In other words, it is preferable that the oxide 230b near the lower end of the conductor 242a (conductor 242b) has the CAAC structure. In this way, even at the drain end, which significantly affects the drain breakdown voltage, the damaged region of the oxide 230b is removed, and the CAAC structure is reduced.
The AC structure can further suppress fluctuations in the electrical characteristics of the transistor 200. Furthermore, the reliability of the transistor 200 can be improved.
上記エッチング工程で酸化物２３０ｂ表面に付着した不純物などを除去するために、洗
浄処理を行う。洗浄方法としては、洗浄液など用いたウェット洗浄（ウェットエッチング
処理ということもできる。）、プラズマを用いたプラズマ処理、熱処理による洗浄などが
あり、上記洗浄を適宜組み合わせて行ってもよい。なお、当該洗浄処理によって、上記溝
部が深くなる場合がある。
A cleaning process is performed to remove impurities and the like that have adhered to the surface of the oxide 230b during the etching process. Cleaning methods include wet cleaning using a cleaning solution (also called wet etching), plasma treatment using plasma, and cleaning by heat treatment, and the above cleaning methods may be combined as appropriate. Note that the cleaning process may deepen the grooves.
ウェット洗浄としては、アンモニア水、シュウ酸、リン酸、フッ化水素酸などを炭酸水
または純水で希釈した水溶液、純水、炭酸水などを用いて洗浄処理を行ってもよい。また
は、これらの水溶液、純水、または炭酸水を用いた超音波洗浄を行ってもよい。または、
これらの洗浄を適宜組み合わせて行ってもよい。
For wet cleaning, cleaning treatment may be performed using an aqueous solution of ammonia water, oxalic acid, phosphoric acid, hydrofluoric acid, or the like diluted with carbonated water or pure water, pure water, carbonated water, or the like. Alternatively, ultrasonic cleaning may be performed using these aqueous solutions, pure water, or carbonated water.
These cleaning methods may be combined as appropriate.
なお、本明細書等では、フッ化水素酸を純水で希釈した水溶液を希釈フッ化水素酸と呼
び、アンモニア水を純水で希釈した水溶液を希釈アンモニア水と呼ぶ場合がある。また、
当該水溶液の濃度、温度などは、除去したい不純物、洗浄される半導体装置の構成などに
よって、適宜調整すればよい。希釈アンモニア水のアンモニア濃度は０．０１％以上５％
以下、好ましくは０．１％以上０．５％以下とすればよい。また、希釈フッ化水素酸のフ
ッ化水素濃度は０．０１ｐｐｍ以上１００ｐｐｍ以下、好ましくは０．１ｐｐｍ以上１０
ｐｐｍ以下とすればよい。
In this specification and the like, an aqueous solution of hydrofluoric acid diluted with pure water may be referred to as diluted hydrofluoric acid, and an aqueous solution of ammonia water diluted with pure water may be referred to as diluted ammonia water.
The concentration and temperature of the aqueous solution may be adjusted as appropriate depending on the impurities to be removed, the structure of the semiconductor device to be cleaned, etc. The ammonia concentration of the diluted ammonia water is 0.01% to 5%
The hydrogen fluoride concentration of the diluted hydrofluoric acid is 0.01 ppm or more and 100 ppm or less, preferably 0.1 ppm or more and 100 ppm or less.
It is sufficient to set it to ppm or less.
なお、超音波洗浄には、２００ｋＨｚ以上、好ましくは９００ｋＨｚ以上の周波数を用
いることが好ましい。当該周波数を用いることで、酸化物２３０ｂなどへのダメージを低
減することができる。
It is preferable to use a frequency of 200 kHz or more, preferably 900 kHz or more, for ultrasonic cleaning, since the use of such a frequency can reduce damage to the oxide 230b and the like.
また、上記洗浄処理を複数回行ってもよく、洗浄処理毎に洗浄液を変更してもよい。例
えば、第１の洗浄処理として希釈フッ化水素酸、または希釈アンモニア水を用いた処理を
行い、第２の洗浄処理として純水、または炭酸水を用いた処理を行ってもよい。
The cleaning process may be repeated multiple times, and different cleaning solutions may be used for each cleaning process. For example, a first cleaning process may be performed using diluted hydrofluoric acid or diluted ammonia water, and a second cleaning process may be performed using pure water or carbonated water.
上記洗浄処理として、本実施の形態では、希釈アンモニア水を用いてウェット洗浄を行
う。当該洗浄処理を行うことで、酸化物２３０ａ、酸化物２３０ｂなどの表面に付着また
は内部に拡散した不純物を除去することができる。さらに、酸化物２３０ｂの結晶性を高
めることができる。
In this embodiment, the cleaning process is performed by wet cleaning using diluted ammonia water. By performing this cleaning process, impurities attached to the surfaces of the oxide 230a, the oxide 230b, etc. or diffused inside can be removed. Furthermore, the crystallinity of the oxide 230b can be improved.
上記エッチング後、または上記洗浄後に加熱処理を行ってもよい。加熱処理は、１００
℃以上４５０℃以下、好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処
理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％
以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うこと
が好ましい。これにより、酸化物２３０ａおよび酸化物２３０ｂに酸素を供給して、酸素
欠損ＶＯの低減を図ることができる。また、このような熱処理を行うことで、酸化物２３
０ｂの結晶性を向上させることができる。また、加熱処理は減圧状態で行ってもよい。ま
たは、酸素雰囲気で加熱処理した後に、大気に露出せずに連続して窒素雰囲気で加熱処理
を行ってもよい。
After the etching or the cleaning, a heat treatment may be performed.
The heat treatment may be performed at a temperature of from 350° C. to 450° C., preferably from 350° C. to 400° C. Note that the heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing an oxidizing gas at a concentration of from 10 ppm to 1%
The heat treatment is preferably performed in an atmosphere containing 10% or more of oxygen. For example, the heat treatment is preferably performed in an oxygen atmosphere. This allows oxygen to be supplied to the oxide 230a and the oxide 230b, thereby reducing oxygen vacancies V O. In addition, by performing such heat treatment, the oxide 23
The crystallinity of 0b can be improved. The heat treatment may be performed under reduced pressure. Alternatively, after the heat treatment in an oxygen atmosphere, the heat treatment may be performed in a nitrogen atmosphere without exposure to the air.
次に、絶縁膜２５２Ａを成膜する（図１３（Ａ）乃至図１３（Ｄ）参照）。絶縁膜２５
２Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて成膜
することができる。絶縁膜２５２ＡはＡＬＤ法を用いて成膜することが好ましい。上述の
通り、絶縁膜２５２Ａは薄い膜厚で成膜することが好ましく、膜厚のバラつきが小さくな
るようにする必要がある。これに対して、ＡＬＤ法は、プリカーサと、リアクタント（例
えば酸化剤など）を交互に導入して行う成膜方法であり、このサイクルを繰り返す回数に
よって膜厚を調節することができるため、精密な膜厚調節が可能である。また、図１３（
Ｂ）および図１３（Ｃ）に示すように、絶縁膜２５２Ａは、絶縁体２８０等によって形成
される開口の底面および側面に、被覆性良く成膜される必要がある。特に、酸化物２３０
の上面および側面、導電体２４２の側面には、被覆性良く成膜されることが好ましい。上
記開口の底面および側面において、原子の層を一層ずつ堆積させることができるので、絶
縁膜２５２Ａを当該開口に対して良好な被覆性で成膜することができる。
Next, an insulating film 252A is formed (see FIGS. 13A to 13D).
2A can be formed by sputtering, CVD, MBE, PLD, ALD, etc. It is preferable to form the insulating film 252A by the ALD method. As described above, it is preferable to form the insulating film 252A with a thin film thickness, and it is necessary to minimize the variation in film thickness. In contrast, the ALD method is a film formation method in which a precursor and a reactant (such as an oxidizing agent) are introduced alternately, and the film thickness can be adjusted by the number of times this cycle is repeated, allowing for precise film thickness adjustment. Also, as shown in FIG. 13 (
13B) and 13C, the insulating film 252A needs to be formed with good coverage on the bottom and side surfaces of the opening formed by the insulator 280 or the like.
It is preferable that the insulating film 252A be formed with good coverage on the top and side surfaces of the opening 252A and the side surfaces of the conductor 242. Since atomic layers can be deposited one by one on the bottom and side surfaces of the opening 252A, the insulating film 252A can be formed with good coverage on the opening 252A.
また、絶縁膜２５２ＡをＡＬＤ法で成膜する場合、酸化剤として、オゾン（Ｏ３）、酸
素（Ｏ２）、水（Ｈ２Ｏ）などを用いることができる。水素を含まない、オゾン（Ｏ３）
、酸素（Ｏ２）などを酸化剤として用いることで、酸化物２３０ｂに拡散する水素を低減
することができる。
When the insulating film 252A is formed by an ALD method, ozone (O 3 ), oxygen (O 2 ), water (H 2 O), or the like can be used as an oxidizing agent .
By using oxygen (O 2 ) or the like as an oxidizing agent, the amount of hydrogen diffusing into the oxide 230b can be reduced.
本実施の形態では、絶縁膜２５２Ａとして酸化アルミニウムを熱ＡＬＤ法によって成膜
する。
In this embodiment, the insulating film 252A is formed by depositing aluminum oxide using a thermal ALD method.
次に、酸素を含む雰囲気でマイクロ波処理を行うことが好ましい（図１３（Ａ）乃至図
１３（Ｄ）参照）。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラ
ズマを発生させる電源を有する装置を用いた処理のことを指す。また、本明細書などにお
いて、マイクロ波とは、３００ＭＨｚ以上３００ＧＨｚ以下の周波数を有する電磁波を指
すものとする。
Next, it is preferable to perform microwave treatment in an atmosphere containing oxygen (see FIGS. 13A to 13D). Here, microwave treatment refers to treatment using, for example, an apparatus having a power source that generates high-density plasma using microwaves. In this specification and the like, microwaves refer to electromagnetic waves having a frequency of 300 MHz or more and 300 GHz or less.
図１３（Ｂ）乃至図１３（Ｄ）に示す、点線はマイクロ波、ＲＦなどの高周波酸素プラ
ズマ、または酸素ラジカルなどを示す。マイクロ波処理は、例えばマイクロ波を用いた高
密度プラズマを発生させる電源を有する、マイクロ波処理装置を用いることが好ましい。
ここで、マイクロ波処理装置の周波数は、３００ＭＨｚ以上３００ＧＨｚ以下、好ましく
は２．４ＧＨｚ以上２．５ＧＨｚ以下、例えば、２．４５ＧＨｚにすればよい。高密度プ
ラズマを用いることより、高密度の酸素ラジカルを生成することができる。また、マイク
ロ波処理装置のマイクロ波を印加する電源の電力は、１０００Ｗ以上１００００Ｗ以下、
好ましくは２０００Ｗ以上５０００Ｗ以下にすればよい。また、マイクロ波処理装置は基
板側にＲＦを印加する電源を有してもよい。また、基板側にＲＦを印加することで、高密
度プラズマによって生成された酸素イオンを、効率よく酸化物２３０ｂ中に導くことがで
きる。
13B to 13D, dotted lines indicate microwaves, high-frequency oxygen plasma such as RF, oxygen radicals, etc. For the microwave treatment, it is preferable to use a microwave treatment device having a power source that generates high-density plasma using microwaves, for example.
Here, the frequency of the microwave processing device is set to 300 MHz or more and 300 GHz or less, preferably 2.4 GHz or more and 2.5 GHz or less, for example, 2.45 GHz. By using high-density plasma, high-density oxygen radicals can be generated. In addition, the power of the power source that applies microwaves in the microwave processing device is set to 1,000 W or more and 10,000 W or less.
Preferably, the power is 2000 W or more and 5000 W or less. The microwave processing apparatus may also have a power source that applies RF to the substrate side. By applying RF to the substrate side, oxygen ions generated by the high-density plasma can be efficiently introduced into the oxide 230b.
また、上記マイクロ波処理は、減圧下で行うことが好ましく、圧力は、１０Ｐａ以上１
０００Ｐａ以下、好ましくは３００Ｐａ以上７００Ｐａ以下にすればよい。また、処理温
度は、７５０℃以下、好ましくは５００℃以下、例えば４００℃程度で行えばよい。また
、酸素プラズマ処理を行った後に、外気に曝すことなく、連続して熱処理を行ってもよい
。例えば、１００℃以上７５０℃以下、好ましくは３００℃以上５００℃以下にすればよ
い。
The microwave treatment is preferably carried out under reduced pressure, and the pressure is 10 Pa or more and 1
The pressure may be 100,000 Pa or less, preferably 300 to 700 Pa. The treatment temperature may be 750°C or less, preferably 500°C or less, for example, about 400°C. After the oxygen plasma treatment, a heat treatment may be performed without exposure to the outside air. For example, the temperature may be 100 to 750°C, preferably 300 to 500°C.
また、例えば、上記マイクロ波処理は、酸素ガスとアルゴンガスを用いて行えばよい。
ここで、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））は、０％より大きく、１００％以下にすれ
ばよい。好ましくは、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））を、０％より大きく、５０％
以下にすればよい。より好ましくは、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））を、１０％以
上、４０％以下にすればよい。さらに好ましくは、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））
を、１０％以上、３０％以下にすればよい。このように、酸素を含む雰囲気でマイクロ波
処理を行うことで、領域２３０ｂｃ中のキャリア濃度を低下させることができる。また、
マイクロ波処理において、チャンバーに過剰な量の酸素が導入されないようにすることで
、領域２３０ｂａおよび領域２３０ｂｂでキャリア濃度が過剰に低下するのを防ぐことが
できる。
Furthermore, for example, the microwave treatment may be carried out using oxygen gas and argon gas.
Here, the oxygen flow ratio (O 2 /(O 2 +Ar)) may be greater than 0% and not greater than 100%. Preferably, the oxygen flow ratio (O 2 /(O 2 +Ar)) is greater than 0% and not greater than 50%.
More preferably, the oxygen flow ratio (O 2 /(O 2 +Ar)) should be 10% or more and 40% or less. Still more preferably, the oxygen flow ratio (O 2 /(O 2 +Ar)) should be 10% or more and 40% or less.
In this way, by performing microwave treatment in an atmosphere containing oxygen, the carrier concentration in the region 230bc can be reduced.
In the microwave treatment, by preventing an excessive amount of oxygen from being introduced into the chamber, it is possible to prevent the carrier concentration in the regions 230ba and 230bb from being excessively reduced.
図１３（Ｂ）乃至図１３（Ｄ）に示すように、酸素を含む雰囲気でマイクロ波処理を行
うことで、マイクロ波、またはＲＦ等の高周波を用いて酸素ガスをプラズマ化し、当該酸
素プラズマを酸化物２３０ｂの導電体２４２ａと導電体２４２ｂの間の領域に作用させる
ことができる。このとき、マイクロ波、またはＲＦ等の高周波を領域２３０ｂｃに照射す
ることもできる。つまり、図３（Ａ）に示す領域２３０ｂｃに、マイクロ波、またはＲＦ
等の高周波酸素プラズマなどを作用させることができる。プラズマ、マイクロ波などの作
用により、領域２３０ｂｃのＶＯＨを分断し、水素Ｈを領域２３０ｂｃから除去すること
ができる。つまり、領域２３０ｂｃにおいて、「ＶＯＨ→Ｈ＋ＶＯ」という反応が起きて
、領域２３０ｂｃに含まれるＶＯＨを低減することができる。よって、領域２３０ｂｃ中
の酸素欠損、およびＶＯＨを低減し、キャリア濃度を低下させることができる。また、領
域２３０ｂｃで形成された酸素欠損に、上記酸素プラズマで発生した酸素ラジカル、また
は絶縁体２５０に含まれる酸素を供給することで、さらに、領域２３０ｂｃ中の酸素欠損
を低減し、キャリア濃度を低下させることができる。
13B to 13D, by performing microwave treatment in an atmosphere containing oxygen, oxygen gas can be converted into plasma using microwaves or high frequency waves such as RF, and the oxygen plasma can be applied to the region between the conductors 242a and 242b of the oxide 230b. At this time, microwaves or high frequency waves such as RF can also be irradiated to the region 230bc. That is, microwaves or RF can be irradiated to the region 230bc shown in FIG.
High-frequency oxygen plasma, such as HF plasma, can be used. The action of plasma, microwaves, etc. can decompose the VOH in region 230bc and remove hydrogen H from region 230bc. That is, the reaction " VOH → H + VOH " occurs in region 230bc, reducing the VOH contained in region 230bc. This reduces oxygen vacancies and VOH in region 230bc and lowers the carrier concentration. Furthermore, by supplying oxygen radicals generated by the oxygen plasma or oxygen contained in insulator 250 to the oxygen vacancies formed in region 230bc, the oxygen vacancies in region 230bc can be further reduced and the carrier concentration can be lowered.
一方、図３（Ａ）に示す領域２３０ｂａおよび領域２３０ｂｂ上には、導電体２４２ａ
および導電体２４２ｂが設けられている。ここで、導電体２４２は、酸素を含む雰囲気で
マイクロ波処理を行う際、マイクロ波、ＲＦ等の高周波、酸素プラズマなどの作用に対す
る遮蔽膜として機能することが好ましい。このため、導電体２４２は、３００ＭＨｚ以上
３００ＧＨｚ以下、例えば、２．４ＧＨｚ以上２．５ＧＨｚ以下の電磁波を遮蔽する機能
を有することが好ましい。
On the other hand, the conductor 242a is formed on the region 230ba and the region 230bb shown in FIG.
and a conductor 242b. Here, when microwave processing is performed in an oxygen-containing atmosphere, the conductor 242 preferably functions as a shielding film against the effects of microwaves, high-frequency waves such as RF, oxygen plasma, etc. Therefore, the conductor 242 preferably has a function of shielding electromagnetic waves of 300 MHz or more and 300 GHz or less, for example, 2.4 GHz or more and 2.5 GHz or less.
図１３（Ｂ）乃至図１３（Ｄ）に示すように、導電体２４２ａおよび導電体２４２ｂは
、マイクロ波、またはＲＦ等の高周波酸素プラズマなどの作用を遮蔽するので、これらの
作用は領域２３０ｂａおよび領域２３０ｂｂには及ばない。これにより、マイクロ波処理
によって、領域２３０ｂａおよび領域２３０ｂｂで、ＶＯＨの低減、および過剰な量の酸
素供給が発生しないので、キャリア濃度の低下を防ぐことができる。
13B to 13D, the conductors 242a and 242b shield the regions 230ba and 230bb from the effects of microwaves or high-frequency oxygen plasma such as RF, and therefore these effects do not reach the regions 230ba and 230bb. As a result, the microwave treatment does not reduce VOH and does not supply an excessive amount of oxygen in the regions 230ba and 230bb, preventing a decrease in the carrier concentration.
また、導電体２４２ａおよび導電体２４２ｂの側面に接して、酸素に対するバリア性を
有する絶縁体２５２が設けられている。これにより、マイクロ波処理によって、導電体２
４２ａおよび導電体２４２ｂの側面に酸化膜が形成されるのを抑制することができる。
In addition, an insulator 252 having a barrier property against oxygen is provided in contact with the side surfaces of the conductor 242a and the conductor 242b.
This can prevent an oxide film from being formed on the side surfaces of the conductive material 42a and the conductive material 242b.
以上のようにして、酸化物半導体の領域２３０ｂｃで選択的に酸素欠損、およびＶＯＨ
を除去して、領域２３０ｂｃをｉ型または実質的にｉ型とすることができる。さらに、ソ
ース領域またはドレイン領域として機能する領域２３０ｂａおよび領域２３０ｂｂに過剰
な酸素が供給されるのを抑制し、ｎ型化を維持することができる。これにより、トランジ
スタ２００の電気特性の変動を抑制し、基板面内でトランジスタ２００の電気特性がばら
つくのを抑制することができる。
In this manner, oxygen vacancies and VOH are selectively formed in the oxide semiconductor region 230bc.
By removing the oxygen, the region 230bc can be made i-type or substantially i-type. Furthermore, the supply of excess oxygen to the regions 230ba and 230bb, which function as source and drain regions, can be suppressed, maintaining the n-type conductivity. This suppresses fluctuations in the electrical characteristics of the transistor 200 and suppresses variations in the electrical characteristics of the transistor 200 within the substrate surface.
なお、マイクロ波処理では、マイクロ波と酸化物２３０ｂ中の分子の電磁気的な相互作
用により、酸化物２３０ｂに直接的に熱エネルギーを伝達する場合がある。この熱エネル
ギーにより、酸化物２３０ｂが加熱される場合がある。このような加熱処理をマイクロ波
アニールと呼ぶ場合がある。マイクロ波処理を、酸素を含む雰囲気中で行うことで、酸素
アニールと同等の効果が得られる場合がある。また、酸化物２３０ｂに水素が含まれる場
合、この熱エネルギーが酸化物２３０ｂ中の水素に伝わり、これにより活性化した水素が
酸化物２３０ｂから放出されることが考えられる。
In microwave treatment, thermal energy may be transferred directly to the oxide 230b due to electromagnetic interaction between the microwaves and molecules in the oxide 230b. This thermal energy may heat the oxide 230b. This type of heat treatment is sometimes called microwave annealing. Performing microwave treatment in an oxygen-containing atmosphere may produce an effect equivalent to oxygen annealing. Furthermore, if the oxide 230b contains hydrogen, it is thought that this thermal energy is transferred to the hydrogen in the oxide 230b, thereby activating and releasing the hydrogen from the oxide 230b.
次に絶縁膜２５０Ａを成膜する（図１４（Ａ）乃至図１４（Ｄ）参照）。絶縁膜２５０
Ａの成膜前に加熱処理を行ってもよく、当該加熱処理は、減圧下で行い、大気に暴露する
ことなく、連続して絶縁膜２５０Ａを成膜してもよい。また、当該加熱処理は、酸素を含
む雰囲気で行うことが好ましい。このような処理を行うことによって、絶縁膜２５２Ａの
表面などに吸着している水分および水素を除去し、さらに酸化物２３０ａ、および酸化物
２３０ｂ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１
００℃以上４００℃以下が好ましい。
Next, an insulating film 250A is formed (see FIGS. 14A to 14D).
Heat treatment may be performed before the formation of the insulating film 250A. The heat treatment may be performed under reduced pressure, and the insulating film 250A may be formed successively without exposure to the atmosphere. The heat treatment is preferably performed in an atmosphere containing oxygen. By performing such treatment, moisture and hydrogen adsorbed on the surface of the insulating film 252A can be removed, and the moisture and hydrogen concentrations in the oxide 230a and the oxide 230b can be further reduced. The temperature of the heat treatment is 1
The temperature is preferably 00°C or higher and 400°C or lower.
絶縁膜２５０Ａは、スパッタリング法、ＣＶＤ法、ＰＥＣＶＤ法、ＭＢＥ法、ＰＬＤ法
、ＡＬＤ法などを用いて成膜することができる。また、絶縁膜２５０Ａは、水素原子が低
減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、絶縁
膜２５０Ａの水素濃度を低減することができる。絶縁膜２５０Ａは、後の工程で、薄い膜
厚の絶縁体２５２を介して酸化物２３０ｂと対向する絶縁体２５０ａとなるので、このよ
うに水素濃度が低減されていることが好適である。
The insulating film 250A can be formed by a sputtering method, a CVD method, a PECVD method, an MBE method, a PLD method, an ALD method, or the like. Furthermore, the insulating film 250A is preferably formed by a film formation method using a gas in which hydrogen atoms are reduced or removed. This allows the hydrogen concentration of the insulating film 250A to be reduced. Since the insulating film 250A will become the insulator 250a that faces the oxide 230b via the thin insulator 252 in a later process, it is preferable that the hydrogen concentration be reduced in this way.
本実施の形態では、絶縁膜２５０Ａとして酸化窒化シリコンをＰＥＣＶＤ法によって成
膜する。
In this embodiment, the insulating film 250A is formed of silicon oxynitride by PECVD.
また、絶縁体２５０を図３（Ｂ）に示す２層積層構造にする場合、上記絶縁膜２５０Ａ
の成膜後に絶縁体２５０ｂとなる絶縁膜を成膜すればよい。絶縁体２５０ｂとなる絶縁膜
の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて成
膜することができる。絶縁体２５０ｂとなる絶縁膜は、酸素の拡散を抑制する機能を有す
る絶縁体を用いて形成することが好ましい。このような構成にすることで、絶縁体２５０
ａに含まれる酸素が、導電体２６０へ拡散するのを抑制することができる。つまり、酸化
物２３０へ供給する酸素量の減少を抑制することができる。また、絶縁体２５０ａに含ま
れる酸素による導電体２６０の酸化を抑制することができる。絶縁体２５０ｂとなる絶縁
膜は、絶縁体２２２と同様の材料を用いて設けることができる。例えば、絶縁体２５０ｂ
となる絶縁膜として酸化ハフニウムを熱ＡＬＤ法で成膜すればよい。
When the insulator 250 has a two-layer laminated structure as shown in FIG. 3B, the insulating film 250A
After the formation of the insulating film 250b, an insulating film that becomes the insulator 250b may be formed. The insulating film that becomes the insulator 250b can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. The insulating film that becomes the insulator 250b is preferably formed using an insulator that has a function of suppressing oxygen diffusion. With this structure, the insulating film 250b can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
The oxygen contained in the insulator 250a can be prevented from diffusing into the conductor 260. That is, a decrease in the amount of oxygen supplied to the oxide 230 can be prevented. Furthermore, oxidation of the conductor 260 due to the oxygen contained in the insulator 250a can be prevented. The insulating film to be the insulator 250b can be formed using the same material as the insulator 222. For example, the insulating film
The insulating film can be formed by depositing hafnium oxide using a thermal ALD method.
絶縁膜２５０Ａの成膜後にマイクロ波処理を行ってもよい（図１４（Ａ）乃至図１４（
Ｄ）参照）。当該マイクロ波処理は、前述の絶縁膜２５２Ａの成膜後に行うマイクロ波処
理条件を用いてもよい。また、絶縁膜２５２Ａの成膜後に行うマイクロ波処理は行わずに
、絶縁膜２５０Ａの成膜後にマイクロ波処理を行ってもよい。また、上記のように絶縁体
２５０ｂとなる絶縁膜を設ける場合、成膜後にマイクロ波処理を行ってもよい。当該マイ
クロ波処理は、前述の絶縁膜２５２Ａの成膜後に行うマイクロ波処理条件を用いてもよい
。また、絶縁膜２５２Ａまたは絶縁膜２５０Ａの成膜後に行うマイクロ波処理は行わずに
、絶縁体２５０ｂとなる絶縁膜の成膜後にマイクロ波処理を行ってもよい。
After the insulating film 250A is formed, microwave treatment may be performed (see FIGS. 14A to 14C).
See section D). The microwave treatment may be performed under the same conditions as those used for the microwave treatment performed after the formation of the insulating film 252A described above. Alternatively, the microwave treatment may be performed after the formation of the insulating film 250A without performing the microwave treatment after the formation of the insulating film 252A. Alternatively, when an insulating film to be the insulator 250b is provided as described above, the microwave treatment may be performed after the film formation. The microwave treatment may be performed under the same conditions as those used for the microwave treatment performed after the formation of the insulating film 252A described above. Alternatively, the microwave treatment may be performed after the formation of the insulating film to be the insulator 250b without performing the microwave treatment after the formation of the insulating film 252A or the insulating film 250A.
また、絶縁膜２５２Ａ、絶縁膜２５０Ａの成膜後、および絶縁体２５０ｂとなる絶縁膜
の成膜後それぞれのマイクロ波処理後に減圧状態を保ったままで、加熱処理を行ってもよ
い。このような処理を行うことで、絶縁膜２５２Ａ中、絶縁膜２５０Ａ中、絶縁体２５０
ｂとなる絶縁膜中、酸化物２３０ｂ中、および酸化物２３０ａ中の水素を効率よく除去す
ることができる。また、水素の一部は、導電体２４２（導電体２４２ａ、および導電体２
４２ｂ）にゲッタリングされる場合がある。または、マイクロ波処理後に減圧状態を保っ
たままで、加熱処理を行うステップを複数回繰り返して行ってもよい。加熱処理を繰り返
し行うことで、絶縁膜２５２Ａ中、絶縁膜２５０Ａ中、絶縁体２５０ｂとなる絶縁膜中、
酸化物２３０ｂ中、および酸化物２３０ａ中の水素をさらに効率よく除去することができ
る。なお、加熱処理温度は、３００℃以上５００℃以下とすることが好ましい。また、上
記マイクロ波処理、すなわちマイクロ波アニールが該加熱処理を兼ねてもよい。マイクロ
波アニールにより、酸化物２３０ｂなどが十分加熱される場合、該加熱処理を行わなくて
もよい。
Furthermore, after the formation of the insulating film 252A and the insulating film 250A, and after the formation of the insulating film that will become the insulator 250b, a heat treatment may be performed while maintaining a reduced pressure state after each microwave treatment.
In addition, part of the hydrogen is absorbed into the conductor 242 (the conductor 242a and the conductor 242b).
Alternatively, the step of performing heat treatment may be repeated multiple times while maintaining the reduced pressure state after the microwave treatment. By repeatedly performing the heat treatment, the insulating film 252A, the insulating film 250A, the insulating film to be the insulator 250b, and the insulating film to be the insulator 250b may be gettered.
Hydrogen in the oxide 230b and the oxide 230a can be removed more efficiently. The heat treatment temperature is preferably 300° C. or higher and 500° C. or lower. The microwave treatment, i.e., microwave annealing, may also serve as the heat treatment. If the oxide 230b and the like are sufficiently heated by microwave annealing, the heat treatment may not be performed.
また、マイクロ波処理を行って絶縁膜２５２Ａ、絶縁膜２５０Ａ、および絶縁体２５０
ｂとなる絶縁膜の膜質を改質することで、水素、水、不純物等の拡散を抑制することがで
きる。従って、導電体２６０となる導電膜の成膜などの後工程、または熱処理などの後処
理により、絶縁体２５２を介して、水素、水、不純物等が、酸化物２３０ｂ、酸化物２３
０ａなどへ拡散することを抑制することができる。
Furthermore, microwave processing is performed to remove the insulating film 252A, the insulating film 250A, and the insulator 250
By modifying the film quality of the insulating film that will become the conductor 260, it is possible to suppress the diffusion of hydrogen, water, impurities, etc. Therefore, in a post-process such as film formation of a conductive film that will become the conductor 260 or a post-treatment such as heat treatment, hydrogen, water, impurities, etc. can be diffused through the insulator 252 into the oxide 230b and the oxide 230c.
It is possible to suppress diffusion to 0a and the like.
次に、絶縁膜２５４Ａを成膜する（図１５（Ａ）乃至図１５（Ｄ）参照）。絶縁膜２５
４Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用い
て成膜することができる。絶縁膜２５４Ａは、絶縁膜２５２Ａと同様にＡＬＤ法を用いて
成膜することが好ましい。ＡＬＤ法を用いて成膜することで、絶縁膜２５４Ａを薄い膜厚
で被覆性良く成膜することができる。本実施の形態では、絶縁膜２５４Ａとして窒化シリ
コンをＰＥＡＬＤ法で成膜する。
Next, an insulating film 254A is formed (see FIGS. 15A to 15D).
The insulating film 254A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. The insulating film 254A is preferably formed by an ALD method, similar to the insulating film 252A. By forming the insulating film 254A by the ALD method, the insulating film 254A can be formed with a thin film thickness and good coverage. In this embodiment, silicon nitride is formed as the insulating film 254A by the PEALD method.
次に、導電体２６０ａとなる導電膜、導電体２６０ｂとなる導電膜を順に成膜する。導
電体２６０ａとなる導電膜および導電体２６０ｂとなる導電膜の成膜は、スパッタリング
法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の
形態では、ＡＬＤ法を用いて、導電体２６０ａとなる導電膜として窒化チタンを成膜し、
ＣＶＤ法を用いて導電体２６０ｂとなる導電膜としてタングステンを成膜する。
Next, a conductive film that will become the conductor 260a and a conductive film that will become the conductor 260b are formed in this order. The conductive film that will become the conductor 260a and the conductive film that will become the conductor 260b can be formed using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. In this embodiment, a titanium nitride film is formed as the conductive film that will become the conductor 260a using the ALD method,
A tungsten film is formed as a conductive film that will become the conductor 260b using the CVD method.
次に、ＣＭＰ処理によって、絶縁膜２５２Ａ、絶縁膜２５０Ａ、絶縁膜２５４Ａ、導電
体２６０ａとなる導電膜、および導電体２６０ｂとなる導電膜を絶縁体２８０が露出する
まで研磨することによって、絶縁体２５２、絶縁体２５０、絶縁体２５４、および導電体
２６０（導電体２６０ａ、および導電体２６０ｂ）を形成する（図１６（Ａ）乃至図１６
（Ｄ）参照。）。これにより、絶縁体２５２は、酸化物２３０ｂに達する開口を覆うよう
に配置される。また、導電体２６０は、絶縁体２５２、および絶縁体２５０を介して、上
記開口を埋め込むように配置される。
Next, the insulating film 252A, the insulating film 250A, the insulating film 254A, the conductive film to be the conductor 260a, and the conductive film to be the conductor 260b are polished by CMP treatment until the insulator 280 is exposed, thereby forming the insulator 252, the insulator 250, the insulator 254, and the conductor 260 (the conductor 260a and the conductor 260b) (FIGS. 16A to 16C).
(See (D)). As a result, the insulator 252 is arranged to cover the opening that reaches the oxide 230b. The conductor 260 is arranged to fill the opening via the insulator 252 and the insulator 250.
次に、上記の加熱処理と同様の条件で加熱処理を行ってもよい。本実施の形態では、窒
素雰囲気にて４００℃の温度で１時間の処理を行う。該加熱処理によって、絶縁体２５０
および絶縁体２８０中の水分濃度および水素濃度を低減させることができる。なお、上記
加熱処理後、大気に曝すことなく連続して、絶縁体２８２の成膜を行ってもよい。
Next, heat treatment may be performed under the same conditions as the above heat treatment. In this embodiment, the heat treatment is performed in a nitrogen atmosphere at a temperature of 400° C. for 1 hour.
It is also possible to reduce the moisture concentration and hydrogen concentration in the insulator 280. Note that after the heat treatment, the insulator 282 may be formed without exposure to the air.
次に、絶縁体２５２、絶縁体２５０上、導電体２６０上、および絶縁体２８０上に、絶
縁体２８２を形成する（図１６（Ａ）乃至図１６（Ｄ）参照。）。絶縁体２８２の成膜は
、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことが
できる。絶縁体２８２の成膜は、スパッタリング法を用いて行うことが好ましい。成膜ガ
スに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁体２８２
中の水素濃度を低減することができる。
Next, an insulator 282 is formed over the insulator 252, the insulator 250, the conductor 260, and the insulator 280 (see FIGS. 16A to 16D). The insulator 282 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. The insulator 282 is preferably formed by a sputtering method. By using a sputtering method that does not require the use of molecules containing hydrogen in the deposition gas, the insulator 282 can be formed by a sputtering method.
The hydrogen concentration in the fuel can be reduced.
本実施の形態では、絶縁体２８２として、酸素ガスを含む雰囲気でアルミニウムターゲ
ットを用いて、パルスＤＣスパッタリング法で酸化アルミニウムを成膜する。パルスＤＣ
スパッタリング法を用いることで、膜厚分布をより均一にし、スパッタレート、および膜
質を向上することができる。
In this embodiment, aluminum oxide is deposited as the insulator 282 by pulse DC sputtering using an aluminum target in an atmosphere containing oxygen gas.
By using the sputtering method, the film thickness distribution can be made more uniform, and the sputtering rate and film quality can be improved.
また、スパッタリング法を用いて、酸素を含む雰囲気で絶縁体２８２の成膜を行うこと
で、成膜しながら、絶縁体２８０に酸素を添加することができる。これにより、絶縁体２
８０に過剰酸素を含ませることができる。このとき、基板加熱を行いながら、絶縁体２８
２を成膜することが好ましい。
Furthermore, by depositing the insulator 282 in an oxygen-containing atmosphere using a sputtering method, oxygen can be added to the insulator 280 during deposition.
At this time, the insulator 28 can be heated while the substrate is heated.
It is preferable to form a film of 2.
次に、リソグラフィー法によって、絶縁体２８２上にエッチングマスクを形成し、絶縁
体２８２の一部、絶縁体２８０の一部、絶縁体２７５の一部、絶縁体２２２一部、および
絶縁体２１６の一部を、絶縁体２１４の上面が露出するまで加工する（図１７（Ａ）乃至
図１７（Ｃ）参照。）。当該加工は、ウェットエッチングを用いてもよいが、ドライエッ
チングを用いるほうが微細加工には好ましい。
Next, an etching mask is formed over the insulator 282 by lithography, and part of the insulator 282, part of the insulator 280, part of the insulator 275, part of the insulator 222, and part of the insulator 216 are processed until the top surface of the insulator 214 is exposed (see FIGS. 17A to 17C). Wet etching may be used for this processing, but dry etching is preferable for fine processing.
次に加熱処理を行ってもよい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３
５０℃以上６００℃以下で行えばよい。また、当該加熱処理は、酸化膜２３０Ｂ成膜後に
行う加熱処理温度よりも低いことが好ましい。なお、加熱処理は、窒素ガスもしくは不活
性ガスの雰囲気で行う。当該加熱処理を行うことで、絶縁体２８０に添加された酸素の一
部が、絶縁体２５０などを介して酸化物２３０に拡散する。
Next, a heat treatment may be performed. The heat treatment is performed at a temperature of 250° C. or higher and 650° C. or lower, preferably 3
The heat treatment may be performed at a temperature of 50° C. or higher and 600° C. or lower. The temperature of this heat treatment is preferably lower than the temperature of the heat treatment performed after the formation of the oxide film 230B. Note that the heat treatment is performed in a nitrogen gas or inert gas atmosphere. By performing this heat treatment, part of the oxygen added to the insulator 280 diffuses into the oxide 230 via the insulator 250 or the like.
また、当該加熱処理を行うことで、絶縁体２８２、絶縁体２８０、絶縁体２７５、絶縁
体２２２、および絶縁体２１６の加工により、形成された絶縁体２８０の側面から、絶縁
体２８０に含まれる酸素、および当該酸素と結合した水素を外部に放出することができる
。なお、酸素と結合した水素は、水として放出される。従って、絶縁体２８０に含まれる
、不要な酸素、および水素を低減することができる。
Furthermore, by performing this heat treatment, oxygen contained in the insulator 280 and hydrogen bonded to the oxygen can be released to the outside from the side surface of the insulator 280 formed by processing the insulators 282, 280, 275, 222, and 216. Note that the hydrogen bonded to the oxygen is released as water. Therefore, unnecessary oxygen and hydrogen contained in the insulator 280 can be reduced.
さらに、酸化物２３０の導電体２６０と重なる領域において、酸化物２３０の上面およ
び側面に接して絶縁体２５２が設けられている。絶縁体２５２は、酸素に対するバリア性
を有するので、過剰な量の酸素が酸化物２３０に拡散するのを低減することができる。こ
れにより、領域２３０ｂｃおよびその近傍に、過剰な量の酸素が供給されないように、酸
素を供給することができる。これにより、過剰な酸素によって、導電体２４２の側面が酸
化されるのを抑制しながら、領域２３０ｂｃに形成される、酸素欠損、およびＶＯＨを低
減することができる。よって、トランジスタ２００の電気特性を良好にし、信頼性を向上
させることができる。
Furthermore, in the region of the oxide 230 overlapping with the conductor 260, an insulator 252 is provided in contact with the top surface and side surface of the oxide 230. The insulator 252 has a barrier property against oxygen, and can reduce the diffusion of an excessive amount of oxygen into the oxide 230. This allows oxygen to be supplied to the region 230bc and its vicinity without excessive oxygen being supplied thereto. This can reduce oxygen vacancies and VOH formed in the region 230bc while suppressing the oxidation of the side surface of the conductor 242 due to excess oxygen. Therefore, the electrical characteristics and reliability of the transistor 200 can be improved.
一方で、トランジスタ２００が高密度に集積化される場合、１個のトランジスタ２００
に対する絶縁体２８０の体積が過剰に小さくなる場合がある。この場合、上記熱処理にお
いて、酸化物２３０に拡散する酸素量が顕著に小さくなる。酸素が十分に含まれていない
酸化絶縁体（例えば、絶縁体２５０など）が接した状態で酸化物２３０を加熱すると、酸
化物２３０を構成する酸素が脱離する恐れがある。しかしながら、本実施の形態に示すト
ランジスタ２００では、酸化物２３０の導電体２６０と重なる領域において、酸化物２３
０の上面および側面に接して絶縁体２５２が設けられている。絶縁体２５２は、酸素に対
するバリア性を有するので、上記熱処理においても、酸化物２３０からの酸素の脱離を低
減することができる。これにより、領域２３０ｂｃに形成される、酸素欠損、およびＶＯ
Ｈを低減することができる。よって、トランジスタ２００の電気特性を良好にし、信頼性
を向上させることができる。
On the other hand, when the transistors 200 are highly integrated, one transistor 200
The volume of the insulator 280 may become excessively small relative to the volume of the oxide 230. In this case, the amount of oxygen diffusing into the oxide 230 during the heat treatment is significantly reduced. When the oxide 230 is heated in contact with an oxide insulator (such as the insulator 250) that does not contain sufficient oxygen, oxygen constituting the oxide 230 may be released. However, in the transistor 200 described in this embodiment, the oxide 230 is heated in a region that overlaps with the conductor 260.
An insulator 252 is provided in contact with the top and side surfaces of the oxide 230. The insulator 252 has a barrier property against oxygen, and therefore can reduce the desorption of oxygen from the oxide 230 even during the heat treatment. This prevents oxygen vacancies and V O formed in the region 230bc.
H can be reduced. Therefore, the electrical characteristics of the transistor 200 can be improved, and the reliability can be improved.
以上に示すように、本実施の形態に係る半導体装置において、絶縁体２８０からの酸素
の供給量が多い場合も、少ない場合も、良好な電気特性および良好な信頼性を有するトラ
ンジスタが形成することができる。よって、基板面内でトランジスタ２００の電気特性が
ばらつくことを抑制した半導体装置を提供することができる。
As described above, in the semiconductor device according to this embodiment, a transistor having good electrical characteristics and good reliability can be formed regardless of whether the amount of oxygen supplied from the insulator 280 is large or small. Therefore, a semiconductor device in which variations in the electrical characteristics of the transistor 200 within the substrate surface are suppressed can be provided.
次に、絶縁体２８２上に、絶縁体２８３を形成する（図１８（Ａ）乃至図１８（Ｄ）参
照。）。絶縁体２８３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ま
たはＡＬＤ法などを用いて行うことができる。絶縁体２８３の成膜は、スパッタリング法
を用いて行うことが好ましい。成膜ガスに水素を含む分子を用いなくてもよいスパッタリ
ング法を用いることで、絶縁体２８３中の水素濃度を低減することができる。また、絶縁
体２８３は、多層としてもよい。例えば、スパッタリング法を用いて、窒化シリコンを成
膜し、当該窒化シリコン上に、ＡＬＤ法を用いて窒化シリコンを成膜してもよい。バリア
性の高い絶縁体２８３および絶縁体２１４でトランジスタ２００を包み込むことで、外部
から水分、および水素が侵入するのを防止することができる。
Next, the insulator 283 is formed over the insulator 282 (see FIGS. 18A to 18D). The insulator 283 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. The insulator 283 is preferably formed by a sputtering method. The hydrogen concentration in the insulator 283 can be reduced by using a sputtering method, which does not require the use of hydrogen-containing molecules in the deposition gas. The insulator 283 may have a multilayer structure. For example, a silicon nitride film may be formed by a sputtering method, and then another silicon nitride film may be formed on the silicon nitride by an ALD method. The insulator 283 and the insulator 214, which have high barrier properties, surround the transistor 200, thereby preventing moisture and hydrogen from entering from the outside.
次に、絶縁体２８３上に、絶縁体２７４を形成する。絶縁体２７４の成膜は、スパッタ
リング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができ
る。本実施の形態では、絶縁体２７４として、ＣＶＤ法によって酸化シリコンを成膜する
。
Next, the insulator 274 is formed over the insulator 283. The insulator 274 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. In this embodiment, a silicon oxide film is formed as the insulator 274 by a CVD method.
次に、ＣＭＰ処理によって、絶縁体２７４を絶縁体２８３が露出するまで研磨すること
によって、絶縁体２７４の上面を平坦化する（図１８（Ａ）乃至図１８（Ｄ）参照。）。
当該ＣＭＰ処理により、絶縁体２８３の上面の一部が除去される場合がある。
Next, the insulator 274 is polished by CMP treatment until the insulator 283 is exposed, thereby planarizing the top surface of the insulator 274 (see FIGS. 18A to 18D).
The CMP process may remove a portion of the top surface of the insulator 283 .
次に、絶縁体２７４上、および絶縁体２８３上に、絶縁体２８５を形成する（図１９（
Ａ）乃至図１９（Ｄ）参照。）。絶縁体２８５の成膜は、スパッタリング法、ＣＶＤ法、
ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。絶縁体２８５の成
膜は、スパッタリング法を用いて行うことが好ましい。成膜ガスに水素を含む分子を用い
なくてもよいスパッタリング法を用いることで、絶縁体２８５中の水素濃度を低減するこ
とができる。
Next, an insulator 285 is formed on the insulator 274 and the insulator 283 (FIG. 19(
19A to 19D. The insulator 285 can be formed by a sputtering method, a CVD method, or the like.
The insulator 285 can be formed by an MBE method, a PLD method, an ALD method, or the like. The insulator 285 is preferably formed by a sputtering method. By using a sputtering method that does not require the use of molecules containing hydrogen in the deposition gas, the hydrogen concentration in the insulator 285 can be reduced.
本実施の形態では、絶縁体２８５として、スパッタリング法によって酸化シリコンを成
膜する。
In this embodiment, a silicon oxide film is formed as the insulator 285 by a sputtering method.
次に、絶縁体２７１、絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３、お
よび絶縁体２８５に、導電体２４２に達する開口を形成する（図１９（Ａ）および図１９
（Ｂ）参照。）。当該開口の形成は、リソグラフィー法を用いて行えばよい。なお、図１
９（Ａ）で当該開口の形状は、上面視において円形状にしているが、これに限られるもの
ではない。例えば、当該開口が、上面視において、楕円などの略円形状、四角形などの多
角形状、四角形等の多角形の角部を丸めた形状になっていてもよい。
Next, openings reaching the conductor 242 are formed in the insulators 271, 275, 280, 282, 283, and 285 (FIGS. 19A and 19B).
(See (B).) The openings can be formed by lithography.
In 9(A), the shape of the opening is circular when viewed from above, but is not limited to this. For example, the opening may be approximately circular, such as an oval, polygonal, such as a square, or polygonal, such as a square, with rounded corners, when viewed from above.
次に、絶縁体２４１となる絶縁膜を成膜し、当該絶縁膜を異方性エッチングして絶縁体
２４１を形成する。（図１９（Ｂ）参照。）。絶縁体２４１となる絶縁膜の成膜は、スパ
ッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことが
できる。絶縁体２４１となる絶縁膜としては、酸素の透過を抑制する機能を有する絶縁膜
を用いることが好ましい。例えば、ＡＬＤ法を用いて、酸化アルミニウムを成膜し、その
上に、ＰＥＡＬＤ法を用いて、窒化シリコンを成膜することが好ましい。窒化シリコンは
水素に対するブロッキング性が高いので好ましい。
Next, an insulating film to be the insulator 241 is formed and anisotropically etched to form the insulator 241 (see FIG. 19B). The insulating film to be the insulator 241 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. As the insulating film to be the insulator 241, an insulating film having a function of suppressing oxygen permeation is preferably used. For example, it is preferable to form an aluminum oxide film by an ALD method and then form a silicon nitride film thereon by a PEALD method. Silicon nitride is preferable because it has a high blocking property against hydrogen.
また、絶縁体２４１となる絶縁膜の異方性エッチングとしては、例えばドライエッチン
グ法などを用いればよい。開口の側壁部に絶縁体２４１を設けることで、外方からの酸素
の透過を抑制し、次に形成する導電体２４０ａおよび導電体２４０ｂの酸化を防止するこ
とができる。また、導電体２４０ａおよび導電体２４０ｂに、絶縁体２８０などに含まれ
る、水、水素などの不純物が拡散することを防ぐことができる。
Furthermore, dry etching, for example, may be used for anisotropic etching of the insulating film that will become the insulator 241. By providing the insulator 241 on the sidewall of the opening, it is possible to suppress the permeation of oxygen from the outside and prevent oxidation of the conductors 240a and 240b that will be formed next. It is also possible to prevent impurities such as water and hydrogen contained in the insulator 280 from diffusing into the conductors 240a and 240b.
次に、導電体２４０ａおよび導電体２４０ｂとなる導電膜を成膜する。導電体２４０ａ
および導電体２４０ｂとなる導電膜は、水、水素など不純物の透過を抑制する機能を有す
る導電体を含む積層構造とすることが望ましい。たとえば、窒化タンタル、窒化チタンな
どと、タングステン、モリブデン、銅など、と、の積層とすることができる。導電体２４
０となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬ
Ｄ法などを用いて行うことができる。
Next, a conductive film that will become the conductor 240a and the conductor 240b is formed.
The conductive film that becomes the conductor 240b is preferably a laminated structure including a conductor that has a function of suppressing the permeation of impurities such as water and hydrogen. For example, it can be a laminated structure of tantalum nitride, titanium nitride, or the like, and tungsten, molybdenum, copper, or the like.
The conductive film to be formed is formed by sputtering, CVD, MBE, PLD or AL.
This can be done using Method D or the like.
次に、ＣＭＰ処理を行うことで、導電体２４０ａおよび導電体２４０ｂとなる導電膜の
一部を除去し、絶縁体２８５の上面を露出する。その結果、開口のみに、当該導電膜が残
存することで上面が平坦な導電体２４０ａおよび導電体２４０ｂを形成することができる
（図１９（Ａ）乃至図１９（Ｄ）参照。）。なお、当該ＣＭＰ処理により、絶縁体２８５
の上面の一部が除去される場合がある。
Next, CMP treatment is performed to remove parts of the conductive film that will become the conductors 240a and 240b, thereby exposing the top surface of the insulator 285. As a result, the conductive film remains only in the openings, and the conductors 240a and 240b can be formed with flat top surfaces (see FIGS. 19A to 19D). Note that the CMP treatment removes the conductive film from the insulator 285.
A portion of the top surface may be removed.
次に、導電体２４６となる導電膜を成膜する。導電体２４６となる導電膜の成膜は、ス
パッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことが
できる。
Next, a conductive film is formed to become the conductor 246. The conductive film to become the conductor 246 can be formed by sputtering, CVD, MBE, PLD, ALD, or the like.
次に、導電体２４６となる導電膜をリソグラフィー法によって加工し、導電体２４０ａ
の上面と接する導電体２４６ａ、および導電体２４０ｂの上面と接する導電体２４６ｂを
形成する。この時、導電体２４６ａおよび導電体２４６ｂと、絶縁体２８５とが重ならな
い領域の絶縁体２８５の一部が除去されることがある。
Next, the conductive film that will become the conductor 246 is processed by lithography to form the conductor 240a.
A conductor 246a is formed in contact with the upper surface of the conductor 240b, and a conductor 246b is formed in contact with the upper surface of the conductor 240b. At this time, a part of the insulator 285 may be removed from a region where the conductor 246a and the conductor 246b do not overlap with the insulator 285.
以上により、図２（Ａ）乃至図２（Ｄ）に示すトランジスタ２００を有する半導体装置
を作製することができる。図８（Ａ）乃至図１９（Ｄ）に示すように、本実施の形態に示
す半導体装置の作製方法を用いることで、トランジスタ２００を作製することができる。
2A to 2D can be manufactured. As shown in FIGS. 8A to 19D, the transistor 200 can be manufactured by the manufacturing method of a semiconductor device described in this embodiment.
＜マイクロ波処理装置＞
以下では、上記半導体装置の作製方法に用いることができる、マイクロ波処理装置につ
いて説明する。
<Microwave Processing Device>
A microwave processing apparatus that can be used in the method for manufacturing the semiconductor device will be described below.
まずは、半導体装置などの製造時に不純物の混入が少ない製造装置の構成について図２
０乃至図２３を用いて説明する。
First, let us look at the configuration of a manufacturing device that minimizes the inclusion of impurities during the manufacturing of semiconductor devices, etc.
0 to 23 will be used to explain.
図２０は、枚葉式マルチチャンバーの製造装置２７００の上面図を模式的に示している
。製造装置２７００は、基板を収容するカセットポート２７６１と、基板のアライメント
を行うアライメントポート２７６２と、を備える大気側基板供給室２７０１と、大気側基
板供給室２７０１から、基板を搬送する大気側基板搬送室２７０２と、基板の搬入を行い
、かつ室内の圧力を大気圧から減圧、または減圧から大気圧へ切り替えるロードロック室
２７０３ａと、基板の搬出を行い、かつ室内の圧力を減圧から大気圧、または大気圧から
減圧へ切り替えるアンロードロック室２７０３ｂと、真空中の基板の搬送を行う搬送室２
７０４と、チャンバー２７０６ａと、チャンバー２７０６ｂと、チャンバー２７０６ｃと
、チャンバー２７０６ｄと、を有する。
20 is a schematic top view of a single-wafer multi-chamber manufacturing apparatus 2700. The manufacturing apparatus 2700 includes an atmosphere-side substrate supply chamber 2701 having a cassette port 2761 for accommodating substrates and an alignment port 2762 for aligning the substrates, an atmosphere-side substrate transfer chamber 2702 for transferring substrates from the atmosphere-side substrate supply chamber 2701, a load lock chamber 2703a for transferring the substrate and for reducing the pressure inside the chamber from atmospheric pressure or from reduced pressure to atmospheric pressure, an unload lock chamber 2703b for transferring the substrate and for changing the pressure inside the chamber from reduced pressure to atmospheric pressure or from atmospheric pressure to reduced pressure, and a transfer chamber 2703b for transferring the substrate in a vacuum.
704, chamber 2706a, chamber 2706b, chamber 2706c, and chamber 2706d.
また、大気側基板搬送室２７０２は、ロードロック室２７０３ａおよびアンロードロッ
ク室２７０３ｂと接続され、ロードロック室２７０３ａおよびアンロードロック室２７０
３ｂは、搬送室２７０４と接続され、搬送室２７０４は、チャンバー２７０６ａ、チャン
バー２７０６ｂ、チャンバー２７０６ｃおよびチャンバー２７０６ｄと接続する。
The atmosphere-side substrate transfer chamber 2702 is connected to the load lock chamber 2703a and the unload lock chamber 2703b.
3b is connected to a transfer chamber 2704, and the transfer chamber 2704 is connected to chambers 2706a, 2706b, 2706c, and 2706d.
なお、各室の接続部にはゲートバルブＧＶが設けられており、大気側基板供給室２７０
１と、大気側基板搬送室２７０２を除き、各室を独立して真空状態に保持することができ
る。また、大気側基板搬送室２７０２には搬送ロボット２７６３ａが設けられており、搬
送室２７０４には搬送ロボット２７６３ｂが設けられている。搬送ロボット２７６３ａお
よび搬送ロボット２７６３ｂによって、製造装置２７００内で基板を搬送することができ
る。
A gate valve GV is provided at the connection between each chamber, and the atmosphere-side substrate supply chamber 270
Each chamber can be independently maintained in a vacuum state except for the atmosphere-side substrate transfer chamber 2702. A transfer robot 2763a is provided in the atmosphere-side substrate transfer chamber 2702, and a transfer robot 2763b is provided in the transfer chamber 2704. Substrates can be transferred within the manufacturing apparatus 2700 by the transfer robot 2763a and the transfer robot 2763b.
搬送室２７０４および各チャンバーの背圧（全圧）は、例えば、１×１０－４Ｐａ以下
、好ましくは３×１０－５Ｐａ以下、さらに好ましくは１×１０－５Ｐａ以下とする。ま
た、搬送室２７０４および各チャンバーの質量電荷比（ｍ／ｚ）が１８である気体分子（
原子）の分圧は、例えば、３×１０－５Ｐａ以下、好ましくは１×１０－５Ｐａ以下、さ
らに好ましくは３×１０－６Ｐａ以下とする。また、搬送室２７０４および各チャンバー
のｍ／ｚが２８である気体分子（原子）の分圧は、例えば、３×１０－５Ｐａ以下、好ま
しくは１×１０－５Ｐａ以下、さらに好ましくは３×１０－６Ｐａ以下とする。また、搬
送室２７０４および各チャンバーのｍ／ｚが４４である気体分子（原子）の分圧は、例え
ば、３×１０－５Ｐａ以下、好ましくは１×１０－５Ｐａ以下、さらに好ましくは３×１
０－６Ｐａ以下とする。
The back pressure (total pressure) of the transfer chamber 2704 and each chamber is, for example, 1×10 −4 Pa or less, preferably 3×10 −5 Pa or less, and more preferably 1×10 −5 Pa or less. In addition, the transfer chamber 2704 and each chamber are configured to use gas molecules (
The partial pressure of gas molecules (atoms) with m/z of 28 in the transfer chamber 2704 and each chamber is, for example, 3×10 −5 Pa or less, preferably 1× 10 −5 Pa or less, and more preferably 3×10 −6 Pa or less. The partial pressure of gas molecules (atoms) with m/z of 28 in the transfer chamber 2704 and each chamber is, for example, 3×10 −5 Pa or less, preferably 1×10 −5 Pa or less, and more preferably 3×10 −6 Pa or less. The partial pressure of gas molecules (atoms) with m/z of 44 in the transfer chamber 2704 and each chamber is, for example, 3×10 −5 Pa or less, preferably 1×10 −5 Pa or less, and more preferably 3×10 −6 Pa or less.
The pressure should be 0-6 Pa or less.
なお、搬送室２７０４および各チャンバー内の全圧および分圧は、質量分析計を用いて
測定することができる。例えば、株式会社アルバック製四重極形質量分析計（Ｑ－ｍａｓ
ｓともいう。）Ｑｕｌｅｅ ＣＧＭ－０５１を用いればよい。
The total pressure and partial pressure in the transfer chamber 2704 and each chamber can be measured using a mass spectrometer. For example, a quadrupole mass spectrometer (Q-mass) manufactured by ULVAC, Inc.
(also called "s.") Qulee CGM-051 can be used.
また、搬送室２７０４および各チャンバーは、外部リークまたは内部リークが少ない構
成とすることが望ましい。例えば、搬送室２７０４および各チャンバーのリークレートは
、３×１０－６Ｐａ・ｍ３／ｓ以下、好ましくは１×１０－６Ｐａ・ｍ３／ｓ以下とする
。また、例えば、ｍ／ｚが１８である気体分子（原子）のリークレートが１×１０－７Ｐ
ａ・ｍ３／ｓ以下、好ましくは３×１０－８Ｐａ・ｍ３／ｓ以下とする。また、例えば、
ｍ／ｚが２８である気体分子（原子）のリークレートが１×１０－５Ｐａ・ｍ３／ｓ以下
、好ましくは１×１０－６Ｐａ・ｍ３／ｓ以下とする。また、例えば、ｍ／ｚが４４であ
る気体分子（原子）のリークレートが３×１０－６Ｐａ・ｍ３／ｓ以下、好ましくは１×
１０－６Ｐａ・ｍ３／ｓ以下とする。
It is also desirable that the transfer chamber 2704 and each chamber have a configuration that minimizes external or internal leaks. For example, the leak rate of the transfer chamber 2704 and each chamber is set to 3×10 −6 Pa·m 3 /s or less, preferably 1×10 −6 Pa·m 3 /s or less. For example, the leak rate of a gas molecule (atom) with m/z of 18 is set to 1×10 −7 Pa·m 3 /s or less.
The viscosity is set to be equal to or less than am/s, preferably equal to or less than 3×10 −8 Pa/m 3 /s.
The leak rate of gas molecules (atoms) with m/z 28 is 1×10 −5 Pa·m 3 /s or less, preferably 1×10 −6 Pa·m 3 /s or less. Also, for example, the leak rate of gas molecules (atoms) with m/z 44 is 3×10 −6 Pa·m 3 /s or less, preferably 1×
It should be 10 −6 Pa·m 3 /s or less.
なお、リークレートに関しては、前述の質量分析計を用いて測定した全圧および分圧か
ら導出すればよい。リークレートは、外部リークおよび内部リークに依存する。外部リー
クは、微小な穴、シール不良などによって真空系外から気体が流入することである。内部
リークは、真空系内のバルブなどの仕切りからの漏れまたは内部の部材からの放出ガスに
起因する。リークレートを上述の数値以下とするために、外部リークおよび内部リークの
両面から対策をとる必要がある。
The leak rate can be derived from the total pressure and partial pressure measured using the mass spectrometer mentioned above. The leak rate depends on external and internal leaks. External leaks are caused by gases entering from outside the vacuum system due to tiny holes or poor seals. Internal leaks are caused by leaks from partitions such as valves within the vacuum system or gases released from internal components. In order to keep the leak rate below the above-mentioned values, measures must be taken to prevent both external and internal leaks.
例えば、搬送室２７０４および各チャンバーの開閉部分はメタルガスケットでシールす
るとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによっ
て被覆された金属を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く
、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどによっ
て被覆された金属の不動態を用いることで、メタルガスケットから放出される不純物を含
む放出ガスが抑制され、内部リークを低減することができる。
For example, it is advisable to seal the opening and closing portions of the transfer chamber 2704 and each chamber with a metal gasket. It is preferable to use a metal gasket coated with iron fluoride, aluminum oxide, or chromium oxide. Metal gaskets have higher adhesion than O-rings and can reduce external leakage. Furthermore, by using a passivated metal coated with iron fluoride, aluminum oxide, chromium oxide, or the like, the release of gas containing impurities from the metal gasket can be suppressed, thereby reducing internal leakage.
また、製造装置２７００を構成する部材として、不純物を含む放出ガスの少ないアルミ
ニウム、クロム、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前
述の不純物を含む放出ガスの少ない金属を鉄、クロムおよびニッケルなどを含む合金に被
覆して用いてもよい。鉄、クロムおよびニッケルなどを含む合金は、剛性があり、熱に強
く、また加工に適している。ここで、表面積を小さくするために部材の表面凹凸を研磨な
どによって低減しておくと、放出ガスを低減できる。
Furthermore, aluminum, chromium, titanium, zirconium, nickel, or vanadium, which emit little impurity-containing gases, are used as components constituting the manufacturing apparatus 2700. Furthermore, the aforementioned metals that emit little impurity-containing gases may be coated on alloys containing iron, chromium, nickel, and the like. Alloys containing iron, chromium, nickel, and the like are rigid, heat-resistant, and suitable for processing. Here, reducing the surface roughness of the components by polishing or the like to reduce the surface area can reduce the amount of emitted gases.
または、前述の製造装置２７００の部材をフッ化鉄、酸化アルミニウム、酸化クロムな
どで被覆してもよい。
Alternatively, the components of the manufacturing apparatus 2700 may be coated with iron fluoride, aluminum oxide, chromium oxide, or the like.
製造装置２７００の部材は、極力金属のみで構成することが好ましく、例えば石英など
で構成される覗き窓などを設置する場合も、放出ガスを抑制するために表面をフッ化鉄、
酸化アルミニウム、酸化クロムなどで薄く被覆するとよい。
It is preferable that the components of the manufacturing apparatus 2700 are made of metal only as much as possible. For example, even if an observation window made of quartz or the like is installed, the surface should be coated with iron fluoride or
It is recommended to coat it thinly with aluminum oxide or chromium oxide.
搬送室２７０４および各チャンバーに存在する吸着物は、内壁などに吸着しているため
に搬送室２７０４および各チャンバーの圧力に影響しないが、搬送室２７０４および各チ
ャンバーを排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相
関はないものの、排気能力の高いポンプを用いて、搬送室２７０４および各チャンバーに
存在する吸着物をできる限り脱離し、あらかじめ排気しておくことは重要である。なお、
吸着物の脱離を促すために、搬送室２７０４および各チャンバーをベーキングしてもよい
。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキ
ングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを搬送室２７０４
および各チャンバーに導入しながら吸着物の除去を行うと、排気するだけでは脱離しにく
い水などの脱離速度をさらに大きくすることができる。なお、導入する不活性ガスをベー
キングの温度と同程度に加熱することで、吸着物の脱離速度をさらに高めることができる
。ここで不活性ガスとして希ガスを用いると好ましい。
The adsorbed substances present in the transfer chamber 2704 and each chamber do not affect the pressure of the transfer chamber 2704 and each chamber because they are adsorbed to the inner walls, but they cause gas emission when the transfer chamber 2704 and each chamber are evacuated. Therefore, although there is no correlation between the leak rate and the exhaust speed, it is important to use a pump with high exhaust capacity to desorb as much of the adsorbed substances present in the transfer chamber 2704 and each chamber as possible and evacuate them in advance.
To promote the desorption of adsorbed substances, the transfer chamber 2704 and each chamber may be baked. By baking, the desorption speed of adsorbed substances can be increased by about 10 times. Baking may be performed at a temperature of 100° C. or higher and 450° C. or lower. At this time, an inert gas is introduced into the transfer chamber 2704.
By removing adsorbed substances while introducing the inert gas into each chamber, the desorption rate of water and other substances that are difficult to desorb by evacuation alone can be further increased. The desorption rate of adsorbed substances can be further increased by heating the introduced inert gas to the same temperature as the baking temperature. Here, it is preferable to use a rare gas as the inert gas.
または、加熱した希ガスなどの不活性ガスまたは酸素などを導入することで搬送室２７
０４および各チャンバー内の圧力を高め、一定時間経過後に再び搬送室２７０４および各
チャンバーを排気する処理を行うと好ましい。加熱したガスの導入により搬送室２７０４
および各チャンバー内の吸着物を脱離させることができ、搬送室２７０４および各チャン
バー内に存在する不純物を低減することができる。なお、この処理は２回以上３０回以下
、好ましくは５回以上１５回以下の範囲で繰り返し行うと効果的である。具体的には、温
度が４０℃以上４００℃以下、好ましくは５０℃以上２００℃以下である不活性ガスまた
は酸素などを導入することで搬送室２７０４および各チャンバー内の圧力を０．１Ｐａ以
上１０ｋＰａ以下、好ましくは１Ｐａ以上１ｋＰａ以下、さらに好ましくは５Ｐａ以上１
００Ｐａ以下とし、圧力を保つ期間を１分以上３００分以下、好ましくは５分以上１２０
分以下とすればよい。その後、搬送室２７０４および各チャンバーを５分以上３００分以
下、好ましくは１０分以上１２０分以下の期間排気する。
Alternatively, an inert gas such as a heated rare gas or oxygen may be introduced into the transfer chamber 27.
It is preferable to increase the pressure in the transfer chamber 2704 and each chamber, and after a certain time has passed, evacuate the transfer chamber 2704 and each chamber again.
The adsorbed substances in the transfer chamber 2704 and each chamber can be desorbed, and impurities present in the transfer chamber 2704 and each chamber can be reduced. Note that this process is effective when repeated 2 to 30 times, preferably 5 to 15 times. Specifically, by introducing an inert gas or oxygen having a temperature of 40° C. to 400° C., preferably 50° C. to 200° C., the pressure in the transfer chamber 2704 and each chamber can be reduced to 0.1 Pa to 10 kPa, preferably 1 Pa to 1 kPa, and more preferably 5 Pa to 10 kPa.
The pressure is maintained for 1 minute or more and 300 minutes or less, preferably 5 minutes or more and 120 minutes or less.
Thereafter, the transfer chamber 2704 and each chamber are evacuated for a period of 5 minutes to 300 minutes, preferably 10 minutes to 120 minutes.
次に、チャンバー２７０６ｂおよびチャンバー２７０６ｃについて図２１に示す断面模
式図を用いて説明する。
Next, the chamber 2706b and the chamber 2706c will be described with reference to the cross-sectional schematic diagram shown in FIG.
チャンバー２７０６ｂおよびチャンバー２７０６ｃは、例えば、被処理物にマイクロ波
処理を行うことが可能なチャンバーである。なお、チャンバー２７０６ｂと、チャンバー
２７０６ｃと、はマイクロ波処理を行う際の雰囲気が異なるのみである。そのほかの構成
については共通するため、以下ではまとめて説明を行う。
Chamber 2706b and chamber 2706c are chambers capable of, for example, performing microwave treatment on a workpiece. Note that chamber 2706b and chamber 2706c differ only in the atmosphere during microwave treatment. Since the other configurations are common, they will be described together below.
チャンバー２７０６ｂおよびチャンバー２７０６ｃは、スロットアンテナ板２８０８と
、誘電体板２８０９と、基板ホルダ２８１２と、排気口２８１９と、を有する。また、チ
ャンバー２７０６ｂおよびチャンバー２７０６ｃの外などには、ガス供給源２８０１と、
バルブ２８０２と、高周波発生器２８０３と、導波管２８０４と、モード変換器２８０５
と、ガス管２８０６と、導波管２８０７と、マッチングボックス２８１５と、高周波電源
２８１６と、真空ポンプ２８１７と、バルブ２８１８と、が設けられる。
The chamber 2706b and the chamber 2706c each have a slot antenna plate 2808, a dielectric plate 2809, a substrate holder 2812, and an exhaust port 2819. Also, outside the chamber 2706b and the chamber 2706c, there are a gas supply source 2801 and
A valve 2802, a high frequency generator 2803, a waveguide 2804, and a mode converter 2805
, a gas pipe 2806 , a waveguide 2807 , a matching box 2815 , a high frequency power supply 2816 , a vacuum pump 2817 , and a valve 2818 are provided.
高周波発生器２８０３は、導波管２８０４を介してモード変換器２８０５と接続してい
る。モード変換器２８０５は、導波管２８０７を介してスロットアンテナ板２８０８に接
続している。スロットアンテナ板２８０８は、誘電体板２８０９と接して配置される。ま
た、ガス供給源２８０１は、バルブ２８０２を介してモード変換器２８０５に接続してい
る。そして、モード変換器２８０５、導波管２８０７および誘電体板２８０９を通るガス
管２８０６によって、チャンバー２７０６ｂおよびチャンバー２７０６ｃにガスが送られ
る。また、真空ポンプ２８１７は、バルブ２８１８および排気口２８１９を介して、チャ
ンバー２７０６ｂおよびチャンバー２７０６ｃからガスなどを排気する機能を有する。ま
た、高周波電源２８１６は、マッチングボックス２８１５を介して基板ホルダ２８１２に
接続している。
The high-frequency generator 2803 is connected to a mode converter 2805 via a waveguide 2804. The mode converter 2805 is connected to a slot antenna plate 2808 via a waveguide 2807. The slot antenna plate 2808 is disposed in contact with a dielectric plate 2809. The gas supply source 2801 is connected to the mode converter 2805 via a valve 2802. Gas is sent to chambers 2706b and 2706c through a gas pipe 2806 passing through the mode converter 2805, the waveguide 2807, and the dielectric plate 2809. The vacuum pump 2817 has the function of evacuating gases and the like from chambers 2706b and 2706c via a valve 2818 and an exhaust port 2819. The high-frequency power supply 2816 is connected to a substrate holder 2812 via a matching box 2815.
基板ホルダ２８１２は、基板２８１１を保持する機能を有する。例えば、基板２８１１
を静電チャックまたは機械的にチャックする機能を有する。また、高周波電源２８１６か
ら電力を供給される電極としての機能を有する。また、内部に加熱機構２８１３を有し、
基板２８１１を加熱する機能を有する。
The substrate holder 2812 has a function of holding the substrate 2811. For example,
The electrode 2813 has a function of electrostatically or mechanically chucking the substrate 2811. The electrode 2813 also functions as an electrode to which power is supplied from a high frequency power source 2816. The electrode 2813 has a heating mechanism 2813 inside.
It has a function of heating the substrate 2811 .
真空ポンプ２８１７としては、例えば、ドライポンプ、メカニカルブースターポンプ、
イオンポンプ、チタンサブリメーションポンプ、クライオポンプまたはターボ分子ポンプ
などを用いることができる。また、真空ポンプ２８１７に加えて、クライオトラップを用
いてもよい。クライオポンプおよびクライオトラップを用いると、水を効率よく排気でき
て特に好ましい。
The vacuum pump 2817 may be, for example, a dry pump, a mechanical booster pump,
An ion pump, a titanium sublimation pump, a cryopump, a turbomolecular pump, or the like can be used. A cryotrap may also be used in addition to the vacuum pump 2817. The use of a cryopump or a cryotrap is particularly preferable because water can be efficiently evacuated.
また、加熱機構２８１３としては、例えば、抵抗発熱体などを用いて加熱する加熱機構
とすればよい。または、加熱されたガスなどの媒体からの熱伝導または熱輻射によって、
加熱する加熱機構としてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａ
ｌ Ａｎｎｅａｌｉｎｇ）またはＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａ
ｎｎｅａｌｉｎｇ）などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）
を用いることができる。ＧＲＴＡは、高温のガスを用いて加熱処理を行う。ガスとしては
、不活性ガスが用いられる。
The heating mechanism 2813 may be, for example, a heating mechanism that uses a resistance heating element or the like for heating. Alternatively, the heating mechanism 2813 may be a heating mechanism that uses heat conduction or heat radiation from a medium such as a heated gas.
For example, a GRTA (Gas Rapid Thermal Atomic Energy Transfer) system may be used.
1 Annealing) or LRTA (Lamp Rapid Thermal A)
RTA (Rapid Thermal Annealing)
GRTA is a heating process using a high-temperature gas, such as an inert gas.
また、ガス供給源２８０１は、マスフローコントローラを介して、精製機と接続されて
いてもよい。ガスは、露点が－８０℃以下、好ましくは－１００℃以下であるガスを用い
ることが好ましい。例えば、酸素ガス、窒素ガス、および希ガス（アルゴンガスなど）を
用いればよい。
The gas supply source 2801 may be connected to a refiner via a mass flow controller. The gas used preferably has a dew point of −80° C. or lower, preferably −100° C. or lower. For example, oxygen gas, nitrogen gas, or a rare gas (such as argon gas) may be used.
誘電体板２８０９としては、例えば、酸化シリコン（石英）、酸化アルミニウム（アル
ミナ）または酸化イットリウム（イットリア）などを用いればよい。また、誘電体板２８
０９の表面に、さらに別の保護層が形成されていてもよい。保護層としては、酸化マグネ
シウム、酸化チタン、酸化クロム、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、
酸化シリコン、酸化アルミニウムまたは酸化イットリウムなどを用いればよい。誘電体板
２８０９は、後述する高密度プラズマ２８１０の特に高密度領域に曝されることになるた
め、保護層を設けることで損傷を緩和することができる。その結果、処理時のパーティク
ルの増加などを抑制することができる。
The dielectric plate 2809 may be made of, for example, silicon oxide (quartz), aluminum oxide (alumina), or yttrium oxide (yttria).
Another protective layer may be formed on the surface of the substrate 09. Examples of the protective layer include magnesium oxide, titanium oxide, chromium oxide, zirconium oxide, hafnium oxide, tantalum oxide,
Silicon oxide, aluminum oxide, yttrium oxide, or the like may be used. Since the dielectric plate 2809 is exposed to a particularly high-density region of the high-density plasma 2810 described later, providing a protective layer can mitigate damage. As a result, an increase in particles during processing can be suppressed.
高周波発生器２８０３では、例えば、０．３ＧＨｚ以上３．０ＧＨｚ以下、０．７ＧＨ
ｚ以上１．１ＧＨｚ以下、または２．２ＧＨｚ以上２．８ＧＨｚ以下のマイクロ波を発生
させる機能を有する。高周波発生器２８０３で発生させたマイクロ波は、導波管２８０４
を介してモード変換器２８０５に伝わる。モード変換器２８０５では、ＴＥモードとして
伝わったマイクロ波がＴＥＭモードに変換される。そして、マイクロ波は、導波管２８０
７を介してスロットアンテナ板２８０８に伝わる。スロットアンテナ板２８０８は、複数
のスロット孔が設けられており、マイクロ波は該スロット孔および誘電体板２８０９を通
過する。そして、誘電体板２８０９の下方に電界を生じさせ、高密度プラズマ２８１０を
生成することができる。高密度プラズマ２８１０には、ガス供給源２８０１から供給され
たガス種に応じたイオンおよびラジカルが存在する。例えば、酸素ラジカルなどが存在す
る。
The high frequency generator 2803 can generate a frequency of, for example, 0.3 GHz or more and 3.0 GHz or less, such as 0.7 GHz.
The microwaves generated by the high frequency generator 2803 are guided through a waveguide 2804.
The microwaves are transmitted to the mode converter 2805 via the waveguide 280. In the mode converter 2805, the microwaves transmitted as the TE mode are converted into the TEM mode.
7 to a slot antenna plate 2808. The slot antenna plate 2808 has a plurality of slot holes, and the microwaves pass through the slot holes and a dielectric plate 2809. An electric field is then generated below the dielectric plate 2809, generating a high-density plasma 2810. The high-density plasma 2810 contains ions and radicals according to the type of gas supplied from the gas supply source 2801. For example, oxygen radicals and the like are present.
このとき、基板２８１１が高密度プラズマ２８１０で生成されたイオンおよびラジカル
によって、基板２８１１上の膜などを改質することができる。なお、高周波電源２８１６
を用いて、基板２８１１側にバイアスを印加すると好ましい場合がある。高周波電源２８
１６には、例えば、１３．５６ＭＨｚ、２７．１２ＭＨｚなどの周波数のＲＦ（Ｒａｄｉ
ｏ Ｆｒｅｑｕｅｎｃｙ）電源を用いればよい。基板側にバイアスを印加することで、高
密度プラズマ２８１０中のイオンを基板２８１１上の膜などの開口部の奥まで効率よく到
達させることができる。
At this time, the film on the substrate 2811 can be modified by the ions and radicals generated by the high-density plasma 2810.
It may be preferable to apply a bias to the substrate 2811 side using the high frequency power supply 28.
16 includes RF (Radio Frequency) signals of frequencies such as 13.56 MHz and 27.12 MHz.
By applying a bias to the substrate side, ions in the high density plasma 2810 can be efficiently transported to the depth of an opening in a film or the like on the substrate 2811.
例えば、チャンバー２７０６ｂまたはチャンバー２７０６ｃで、ガス供給源２８０１か
ら酸素を導入することで高密度プラズマ２８１０を用いた酸素ラジカル処理を行うことが
できる。
For example, oxygen radical treatment can be performed using high density plasma 2810 by introducing oxygen from a gas supply source 2801 into the chamber 2706b or the chamber 2706c.
次に、チャンバー２７０６ａおよびチャンバー２７０６ｄについて図２２に示す断面模
式図を用いて説明する。
Next, the chamber 2706a and the chamber 2706d will be described with reference to the cross-sectional schematic diagram shown in FIG.
チャンバー２７０６ａおよびチャンバー２７０６ｄは、例えば、被処理物に電磁波の照
射を行うことが可能なチャンバーである。なお、チャンバー２７０６ａと、チャンバー２
７０６ｄと、は電磁波の種類が異なるのみである。そのほかの構成については共通する部
分が多いため、以下ではまとめて説明を行う。
The chamber 2706a and the chamber 2706d are chambers capable of irradiating the object to be treated with electromagnetic waves, for example.
The only difference between them and 706d is the type of electromagnetic wave they use. As they have many other common configurations, they will be described together below.
チャンバー２７０６ａおよびチャンバー２７０６ｄは、一または複数のランプ２８２０
と、基板ホルダ２８２５と、ガス導入口２８２３と、排気口２８３０と、を有する。また
、チャンバー２７０６ａおよびチャンバー２７０６ｄの外などには、ガス供給源２８２１
と、バルブ２８２２と、真空ポンプ２８２８と、バルブ２８２９と、が設けられる。
Chamber 2706a and chamber 2706d may contain one or more lamps 2820
, a substrate holder 2825, a gas inlet 2823, and an exhaust port 2830. Also, outside the chamber 2706a and the chamber 2706d, a gas supply source 2821 is provided.
, a valve 2822 , a vacuum pump 2828 , and a valve 2829 are provided.
ガス供給源２８２１は、バルブ２８２２を介してガス導入口２８２３に接続している。
真空ポンプ２８２８は、バルブ２８２９を介して排気口２８３０に接続している。ランプ
２８２０は、基板ホルダ２８２５と向かい合って配置されている。基板ホルダ２８２５は
、基板２８２４を保持する機能を有する。また、基板ホルダ２８２５は、内部に加熱機構
２８２６を有し、基板２８２４を加熱する機能を有する。
The gas supply source 2821 is connected to a gas inlet 2823 via a valve 2822 .
The vacuum pump 2828 is connected to an exhaust port 2830 via a valve 2829. The lamp 2820 is disposed facing a substrate holder 2825. The substrate holder 2825 has a function of holding a substrate 2824. The substrate holder 2825 also has an internal heating mechanism 2826 and has a function of heating the substrate 2824.
ランプ２８２０としては、例えば、可視光または紫外光などの電磁波を放射する機能を
有する光源を用いればよい。例えば、波長１０ｎｍ以上２５００ｎｍ以下、５００ｎｍ以
上２０００ｎｍ以下、または４０ｎｍ以上３４０ｎｍ以下にピークを有する電磁波を放射
する機能を有する光源を用いればよい。
A light source capable of emitting electromagnetic waves such as visible light or ultraviolet light may be used as the lamp 2820. For example, a light source capable of emitting electromagnetic waves having a peak wavelength of 10 nm to 2500 nm, 500 nm to 2000 nm, or 40 nm to 340 nm may be used.
例えば、ランプ２８２０としては、ハロゲンランプ、メタルハライドランプ、キセノン
アークランプ、カーボンアークランプ、高圧ナトリウムランプまたは高圧水銀ランプなど
の光源を用いればよい。
For example, the lamp 2820 may be a light source such as a halogen lamp, a metal halide lamp, a xenon arc lamp, a carbon arc lamp, a high-pressure sodium lamp, or a high-pressure mercury lamp.
例えば、ランプ２８２０から放射される電磁波は、その一部または全部が基板２８２４
に吸収されることで基板２８２４上の膜などを改質することができる。例えば、欠陥の生
成もしくは低減、または不純物の除去などができる。なお、基板２８２４を加熱しながら
行うと、効率よく、欠陥の生成もしくは低減、または不純物の除去などができる。
For example, the electromagnetic waves emitted from the lamp 2820 may be partially or entirely transmitted to the substrate 2824.
The absorption of the ions into the substrate 2824 can modify the film on the substrate 2824. For example, defects can be generated or reduced, or impurities can be removed. Note that if the process is performed while the substrate 2824 is heated, defects can be generated or reduced, or impurities can be removed efficiently.
または、例えば、ランプ２８２０から放射される電磁波によって、基板ホルダ２８２５
を発熱させ、基板２８２４を加熱してもよい。その場合、基板ホルダ２８２５の内部に加
熱機構２８２６を有さなくてもよい。
Alternatively, for example, the substrate holder 2825 may be heated by electromagnetic waves emitted from the lamp 2820.
may be heated to heat the substrate 2824. In this case, the substrate holder 2825 does not need to have the heating mechanism 2826 inside.
真空ポンプ２８２８は、真空ポンプ２８１７についての記載を参照する。また、加熱機
構２８２６は、加熱機構２８１３についての記載を参照する。また、ガス供給源２８２１
は、ガス供給源２８０１についての記載を参照する。
For the vacuum pump 2828, refer to the description of the vacuum pump 2817. For the heating mechanism 2826, refer to the description of the heating mechanism 2813. For the gas supply source 2821, refer to the description of the heating mechanism 2813.
Please refer to the description of the gas supply source 2801.
本実施の形態に用いることができるマイクロ波処理装置は、上記に限らない。図２３に
示すマイクロ波処理装置２９００を用いることができる。マイクロ波処理装置２９００は
、石英管２９０１、排気口２８１９、ガス供給源２８０１、バルブ２８０２、高周波発生
器２８０３、導波管２８０４、ガス管２８０６、真空ポンプ２８１７、およびバルブ２８
１８を有する。また、マイクロ波処理装置２９００は、石英管２９０１内に、複数の基板
２８１１（２８１１＿１乃至２８１１＿ｎ、ｎは２以上の整数）を保持する基板ホルダ２
９０２を有する。また、マイクロ波処理装置２９００は、石英管２９０１の外側に、加熱
手段２９０３を有していてもよい。
The microwave processing apparatus that can be used in this embodiment is not limited to the above. A microwave processing apparatus 2900 shown in Fig. 23 can be used. The microwave processing apparatus 2900 includes a quartz tube 2901, an exhaust port 2819, a gas supply source 2801, a valve 2802, a high frequency generator 2803, a waveguide 2804, a gas pipe 2806, a vacuum pump 2817, and a valve 2808.
The microwave processing apparatus 2900 also includes a substrate holder 2811 (2811_1 to 2811_n, n is an integer of 2 or more) that holds a plurality of substrates 2811 in a quartz tube 2901.
The microwave processing device 2900 may also have a heating means 2903 on the outside of the quartz tube 2901.
高周波発生器２８０３で発生させたマイクロ波は、導波管２８０４を介して、石英管２
９０１内に設けられた基板に照射される。真空ポンプ２８１７は、バルブ２８１８を介し
て排気口２８１９と接続されており、石英管２９０１内部の圧力を調整することができる
。また、ガス供給源２８０１は、バルブ２８０２を介して、ガス管２８０６に接続されて
おり、石英管２９０１内に所望のガスを導入することができる。また、加熱手段２９０３
により、石英管２９０１内の基板２８１１を、所望の温度に加熱することができる。また
は、加熱手段２９０３により、ガス供給源２８０１から供給されるガスを加熱してもよい
。マイクロ波処理装置２９００により、基板２８１１に対して、加熱処理と、マイクロ波
処理を同時に行うことができる。また、基板２８１１を加熱した後に、マイクロ波処理を
行うことができる。また、基板２８１１に対してマイクロ波処理を行った後に、加熱処理
を行うことができる。
The microwave generated by the high frequency generator 2803 is guided through the waveguide 2804 to the quartz tube 2
The vacuum pump 2817 is connected to an exhaust port 2819 via a valve 2818, and the pressure inside the quartz tube 2901 can be adjusted. The gas supply source 2801 is connected to a gas pipe 2806 via a valve 2802, and a desired gas can be introduced into the quartz tube 2901. The heating means 2903
The substrate 2811 in the quartz tube 2901 can be heated to a desired temperature by the heating means 2903. Alternatively, the gas supplied from the gas supply source 2801 may be heated by the heating means 2903. The microwave processing device 2900 can simultaneously perform a heat treatment and a microwave treatment on the substrate 2811. Alternatively, the microwave treatment can be performed after the substrate 2811 is heated. Alternatively, the heat treatment can be performed after the microwave treatment on the substrate 2811.
基板２８１１＿１乃至基板２８１１＿ｎは、全て半導体装置、または記憶装置を形成す
る処理基板でもよいし、一部の基板をダミー基板としてもよい。例えば、基板２８１１＿
１、および基板２８１１＿ｎをダミー基板とし、基板２８１１＿２乃至基板２８１１＿ｎ
－１を処理基板としてもよい。また、基板２８１１＿１、基板２８１１＿２、基板２８１
１＿ｎ－１、および基板２８１１＿ｎをダミー基板とし、基板２８１１＿３乃至基板２８
１１＿ｎ－２を処理基板としてもよい。ダミー基板を用いることで、マイクロ波処理、ま
たは加熱処理の際、複数の処理基板が均一に処理され、処理基板間のばらつきを低減でき
るため好ましい。例えば、高周波発生器２８０３、および導波管２８０４に最も近い処理
基板上にダミー基板を配置することで、該処理基板が直接マイクロ波に曝されることを抑
制できるため、好ましい。
The substrates 2811_1 to 2811_n may all be processing substrates for forming semiconductor devices or memory devices, or some of the substrates may be dummy substrates.
1 and the substrate 2811_n are dummy substrates, and the substrates 2811_2 to 2811_n are
The substrate 2811_1, the substrate 2811_2, the substrate 2811_3, the substrate 2811_4, the substrate 2811_5, the substrate 2811_6, the substrate 2811_7, the substrate 2811_8, the substrate 2811_9, the substrate 2811_1, the substrate 2811_2 ...3, the substrate 2811_4, the substrate 2811_5, the substrate 28
1_n-1 and the substrate 2811_n are dummy substrates, and the substrates 2811_3 to 28
11_n-2 may be used as the processing substrate. Using a dummy substrate is preferable because multiple processing substrates can be uniformly processed during microwave processing or heat treatment, reducing variations between processing substrates. For example, placing a dummy substrate on the processing substrate closest to the high-frequency generator 2803 and the waveguide 2804 is preferable because it can prevent the processing substrate from being directly exposed to microwaves.
以上の製造装置を用いることで、被処理物への不純物の混入を抑制しつつ、膜の改質な
どが可能となる。
By using the above manufacturing apparatus, it is possible to modify the film while suppressing the inclusion of impurities in the processed object.
＜半導体装置の変形例＞
以下では、図５（Ａ）乃至図７（Ｄ）を用いて、本発明の一態様である半導体装置の一
例について説明する。
<Modification of Semiconductor Device>
An example of a semiconductor device according to one embodiment of the present invention will be described below with reference to FIGS.
各図（Ａ）は半導体装置の上面図を示す。また、各図（Ｂ）は、各図（Ａ）に示すＡ１
－Ａ２の一点鎖線で示す部位に対応する断面図である。また、各図（Ｃ）は、各図（Ａ）
にＡ３－Ａ４の一点鎖線で示す部位に対応する断面図である。また、各図（Ｄ）は、各図
（Ａ）にＡ５－Ａ６の一点鎖線で示す部位に対応する断面図である。各図（Ａ）の上面図
では、図の明瞭化のために一部の要素を省いている。
Each figure (A) shows a top view of a semiconductor device. Each figure (B) shows a top view of A1 shown in each figure (A).
1A-A2. Each of the drawings (C) is a cross-sectional view corresponding to the portion indicated by the dashed line in each of the drawings (A).
Each figure (D) is a cross-sectional view corresponding to the portion indicated by the dashed line A3-A4 in each figure (A). Each figure (D) is a cross-sectional view corresponding to the portion indicated by the dashed line A5-A6 in each figure (A). In the top view of each figure (A), some elements have been omitted for clarity.
なお、各図（Ａ）乃至（Ｄ）に示す半導体装置において、＜半導体装置の構成例＞に示
した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。なお、本
項目においても、半導体装置の構成材料については＜半導体装置の構成例＞で詳細に説明
した材料を用いることができる。
In the semiconductor device shown in each of Figures (A) to (D), the same reference numerals are used to designate structures having the same functions as those constituting the semiconductor device shown in <Configuration Example of Semiconductor Device>. In this section, the materials described in detail in <Configuration Example of Semiconductor Device> can also be used as the constituent materials of the semiconductor device.
＜半導体装置の変形例１＞
図５（Ａ）乃至図５（Ｄ）に示す半導体装置は、図２（Ａ）乃至図２（Ｄ）に示した半
導体装置の変形例である。図５（Ａ）乃至図５（Ｄ）に示す半導体装置は、図２（Ａ）乃
至図２（Ｄ）に示した半導体装置とは、絶縁体２８２が設けられていないことが異なる。
従って、図５（Ａ）乃至図５（Ｄ）に示す半導体装置では、絶縁体２８３が、導電体２６
０の上面、絶縁体２８０の上面、絶縁体２５４の最上部、絶縁体２５０の最上部、および
絶縁体２５２の最上部に接する。
<Semiconductor Device Modification 1>
The semiconductor devices shown in Fig. 5A to Fig. 5D are modifications of the semiconductor device shown in Fig. 2A to Fig. 2D. The semiconductor devices shown in Fig. 5A to Fig. 5D differ from the semiconductor device shown in Fig. 2A to Fig. 2D in that an insulator 282 is not provided.
Therefore, in the semiconductor device shown in FIGS. 5A to 5D, the insulator 283 is
0, the top surface of insulator 280, the top of insulator 254, the top of insulator 250, and the top of insulator 252.
例えば、図１３または図１４に示すマイクロ波処理などによって、酸化物２３０に十分
な酸素を供給することができる場合、絶縁体２８２を設けて絶縁体２８０に酸素を添加し
なくても、領域２３０ｂｃを実質的にｉ型にすることができる。このような場合、図５（
Ａ）乃至図５（Ｄ）に示すように、絶縁体２８２を設けない構成にすることで、半導体装
置の作製工程を簡略化し、生産性の向上を図ることができる。
For example, if sufficient oxygen can be supplied to the oxide 230 by microwave treatment or the like shown in FIG. 13 or 14, the region 230bc can be made substantially i-type without providing the insulator 282 and adding oxygen to the insulator 280. In such a case, as shown in FIG.
As shown in FIGS. 5A to 5D, by using a structure in which the insulator 282 is not provided, the manufacturing process of the semiconductor device can be simplified and productivity can be improved.
＜半導体装置の変形例２＞
図６（Ａ）乃至図６（Ｄ）に示す半導体装置は、図２（Ａ）乃至図２（Ｄ）に示した半
導体装置の変形例である。図６（Ａ）乃至図６（Ｄ）に示す半導体装置は、図２（Ａ）乃
至図２（Ｄ）に示した半導体装置とは、酸化物２４３（酸化物２４３ａ、酸化物２４３ｂ
）が設けられていることが異なる。酸化物２４３ａは、酸化物２３０ｂと導電体２４２ａ
の間に設けられ、酸化物２４３ｂは、酸化物２３０ｂと導電体２４２ｂの間に設けられる
。ここで、酸化物２４３ａは、酸化物２３０ｂの上面、および導電体２４２ａの下面に接
することが好ましい。また、酸化物２４３ｂは、酸化物２３０ｂの上面、および導電体２
４２ｂの下面に接することが好ましい。
<Modification 2 of Semiconductor Device>
6A to 6D are modifications of the semiconductor device shown in FIGS. 2A to 2D. The semiconductor device shown in FIGS. 6A to 6D differs from the semiconductor device shown in FIGS. 2A to 2D in that the oxide 243 (the oxide 243a and the oxide 243b) is not included.
The oxide 243a is different from the oxide 230b in that the conductor 242a is provided.
The oxide 243a is provided between the oxide 230b and the conductor 242b, and the oxide 243b is provided between the oxide 230b and the conductor 242b. Here, the oxide 243a is preferably in contact with the upper surface of the oxide 230b and the lower surface of the conductor 242a.
It is preferable that the lower surface of the groove 42b be in contact with the groove 42b.
酸化物２４３は、酸素の透過を抑制する機能を有することが好ましい。ソース電極また
はドレイン電極として機能する導電体２４２と酸化物２３０ｂとの間に酸素の透過を抑制
する機能を有する酸化物２４３を配置することで、導電体２４２と、酸化物２３０ｂとの
間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ２
００の電気特性、電界効果移動度、および信頼性を向上させることができる場合がある。
The oxide 243 preferably has a function of suppressing oxygen permeation. By disposing the oxide 243 having a function of suppressing oxygen permeation between the conductor 242 functioning as a source electrode or a drain electrode and the oxide 230b, the electrical resistance between the conductor 242 and the oxide 230b is reduced, which is preferable. With this structure, the transistor 2
00的电性性、电极效率、电介质性、电性运率 ...。 00 electrical properties, field-effect mobility, and reliability may be improved.
また、酸化物２４３として、元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍ
は、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物２
４３は、酸化物２３０ｂよりも元素Ｍの濃度が高いことが好ましい。また、酸化物２４３
として、酸化ガリウムを用いてもよい。また、酸化物２４３として、Ｉｎ－Ｍ－Ｚｎ酸化
物等の金属酸化物を用いてもよい。具体的には、酸化物に用いる金属酸化物において、Ｉ
ｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対
する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２４３の膜厚は、０．５
ｎｍ以上５ｎｍ以下が好ましく、より好ましくは１ｎｍ以上３ｎｍ以下、さらに好ましく
は１ｎｍ以上２ｎｍ以下である。また、酸化物２４３は、結晶性を有すると好ましい。酸
化物２４３が結晶性を有する場合、酸化物２３０中の酸素の放出を好適に抑制することが
出来る。例えば、酸化物２４３としては、六方晶などの結晶構造であれば、酸化物２３０
中の酸素の放出を抑制できる場合がある。
Furthermore, a metal oxide containing the element M may be used as the oxide 243. In particular,
The oxide 2 may be aluminum, gallium, yttrium, or tin.
The oxide 243 preferably has a higher concentration of element M than the oxide 230b.
Gallium oxide may be used as the oxide 243. Alternatively, a metal oxide such as In-M-Zn oxide may be used as the oxide 243. Specifically, the metal oxide used for the oxide 243 may be I
The atomic ratio of the element M to n is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 230b.
The oxide 243 preferably has a thickness of 1 nm or more and 5 nm or less, more preferably 1 nm or more and 3 nm or less, and further preferably 1 nm or more and 2 nm or less. The oxide 243 preferably has crystallinity. When the oxide 243 has crystallinity, the release of oxygen in the oxide 230 can be suitably suppressed. For example, if the oxide 243 has a crystal structure such as a hexagonal crystal, the oxide 230 can be suitably suppressed.
This may be able to suppress the release of oxygen from the
＜半導体装置の変形例３＞
図７（Ａ）乃至図７（Ｄ）に示す半導体装置は、図２（Ａ）乃至図２（Ｄ）に示した半
導体装置の変形例である。図７（Ａ）乃至図７（Ｄ）に示す半導体装置は、図２（Ａ）乃
至図２（Ｄ）に示した半導体装置とは、絶縁体２８３が、絶縁体２１２の上面の一部と接
する構造となっているところが異なる。従って、トランジスタ２００は、絶縁体２８３、
および絶縁体２１２で封止された領域内に配置される。上記構成にすることで、上記封止
された領域外に含まれる水素が、上記封止された領域内に混入することを抑制することが
できる。また、図７（Ａ）乃至図７（Ｄ）に示すトランジスタ２００では、絶縁体２１２
、および絶縁体２８３を、単層として設ける構成について示しているが、本発明はこれに
限られるものではない。例えば、絶縁体２１２、および絶縁体２８３のそれぞれを２層以
上の積層構造として設ける構成にしてもよい。
<Semiconductor Device Modification 3>
7A to 7D are modifications of the semiconductor device shown in FIGS. 2A to 2D. The semiconductor device shown in FIGS. 7A to 7D is different from the semiconductor device shown in FIGS. 2A to 2D in that the insulator 283 is in contact with part of the top surface of the insulator 212. Therefore, the transistor 200 has a structure in which the insulator 283,
and disposed in a region sealed with the insulator 212. With this structure, hydrogen contained outside the sealed region can be prevented from entering the sealed region.
Although the insulator 212 and the insulator 283 are provided as a single layer in the illustrated embodiment, the present invention is not limited to this. For example, each of the insulator 212 and the insulator 283 may have a stacked structure of two or more layers.
＜半導体装置の応用例＞
以下では、図２４を用いて、本発明の一態様である半導体装置の一例について説明する
。
<Application examples of semiconductor devices>
An example of a semiconductor device according to one embodiment of the present invention will be described below with reference to FIGS.
図２４（Ａ）は半導体装置５００の上面図を示す。図２４（Ａ）に示すｘ軸は、トラン
ジスタ２００のチャネル長方向に平行にとっており、ｙ軸はｘ軸に垂直にとっている。ま
た、図２４（Ｂ）は、図２４（Ａ）に示すＡ１－Ａ２の一点鎖線で示す部位に対応する断
面図であり、トランジスタ２００のチャネル長方向の断面図でもある。図２４（Ｃ）は、
図２４（Ａ）に示すＡ３－Ａ４の一点鎖線で示す部位に対応する断面図であり、開口領域
４００およびその近傍の断面図でもある。なお、図２４（Ａ）の上面図では、図の明瞭化
のために一部の要素を省いている。
24A shows a top view of the semiconductor device 500. The x-axis in FIG. 24A is parallel to the channel length direction of the transistor 200, and the y-axis is perpendicular to the x-axis. FIG. 24B is a cross-sectional view corresponding to the portion indicated by the dashed dotted line A1-A2 in FIG. 24A, and is also a cross-sectional view in the channel length direction of the transistor 200. FIG. 24C shows
This is a cross-sectional view corresponding to the portion indicated by the dashed dotted line A3-A4 in Figure 24(A), and is also a cross-sectional view of the opening region 400 and its vicinity. Note that in the top view of Figure 24(A), some elements are omitted for clarity.
なお、図２４（Ａ）乃至図２４（Ｃ）に示す半導体装置において、＜半導体装置の構成
例＞に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。
なお、本項目においても、半導体装置の構成材料については＜半導体装置の構成例＞で詳
細に説明した材料を用いることができる。
In the semiconductor devices shown in FIGS. 24A to 24C, structures having the same functions as those constituting the semiconductor device shown in <Configuration Example of Semiconductor Device> are denoted by the same reference numerals.
In this section as well, the materials described in detail in <Configuration Examples of Semiconductor Device> can be used as the constituent materials of the semiconductor device.
図２４（Ａ）乃至図２４（Ｃ）に示す半導体装置５００は、図２（Ａ）乃至図２（Ｄ）
に示した半導体装置の変形例である。図２４（Ａ）乃至図２４（Ｃ）に示す半導体装置５
００は、絶縁体２８２および絶縁体２８０に開口領域４００が形成されている点が、図２
（Ａ）乃至図２（Ｄ）に示す半導体装置と異なる。また、複数のトランジスタ２００を取
り囲むように封止部２６５が形成されている点が、図２（Ａ）乃至図２（Ｄ）に示す半導
体装置と異なる。
The semiconductor device 500 shown in FIGS. 24A to 24C is similar to the semiconductor device 500 shown in FIGS.
24A to 24C.
2. 00 is different from FIG. 2 in that the opening region 400 is formed in the insulator 282 and the insulator 280.
2A to 2D. In addition, the semiconductor device 200 differs from the semiconductor device 200 shown in FIGS. 2A to 2D in that a sealing portion 265 is formed to surround the plurality of transistors 200.
半導体装置５００は、マトリクス状に配列された、複数のトランジスタ２００、および
複数の開口領域４００を有している。また、トランジスタ２００のゲート電極として機能
する、複数の導電体２６０が、ｙ軸方向に延伸して設けられている。開口領域４００は、
酸化物２３０、および導電体２６０と重畳しない領域に形成されている。また、複数のト
ランジスタ２００、複数の導電体２６０、および複数の開口領域４００を取り囲むように
封止部２６５が形成されている。なお、トランジスタ２００、導電体２６０、および開口
領域４００の個数、配置、および大きさは、図２４に示す構造に限られることなく、半導
体装置５００の設計に合わせて適宜設定すればよい。
The semiconductor device 500 has a plurality of transistors 200 arranged in a matrix and a plurality of opening regions 400. In addition, a plurality of conductors 260 that function as gate electrodes of the transistors 200 are provided extending in the y-axis direction. The opening region 400 has:
The oxide 230 and the conductor 260 are formed in a region that does not overlap with the oxide 230 and the conductor 260. A sealing portion 265 is formed to surround the plurality of transistors 200, the plurality of conductors 260, and the plurality of opening regions 400. Note that the number, arrangement, and size of the transistors 200, the conductors 260, and the opening regions 400 are not limited to the structure shown in FIG. 24 and may be set appropriately in accordance with the design of the semiconductor device 500.
図２４（Ｂ）および図２４（Ｃ）に示すように、封止部２６５は、複数のトランジスタ
２００、絶縁体２１６、絶縁体２２２、絶縁体２７５、絶縁体２８０、および絶縁体２８
２を取り囲むように設けられている。言い換えると、絶縁体２８３は、絶縁体２１６、絶
縁体２２２、絶縁体２７５、絶縁体２８０、および絶縁体２８２を覆うように設けられて
いる。また、封止部２６５では、絶縁体２８３が絶縁体２１４の上面に接している。また
、封止部２６５では、絶縁体２８３と絶縁体２８５の間に絶縁体２７４が設けられている
。絶縁体２７４の上面は、絶縁体２８３の最上面と高さが概略一致している。また、絶縁
体２７４としては、絶縁体２８０と同様の絶縁体を用いることができる。
As shown in FIGS. 24B and 24C , the sealing portion 265 includes a plurality of transistors 200, an insulator 216, an insulator 222, an insulator 275, an insulator 280, and an insulator 28.
2. In other words, insulator 283 is provided so as to cover insulators 216, 222, 275, 280, and 282. In addition, insulator 283 is in contact with the upper surface of insulator 214 in sealing portion 265. In addition, insulator 274 is provided between insulators 283 and 285 in sealing portion 265. The upper surface of insulator 274 is approximately flush with the uppermost surface of insulator 283. In addition, an insulator similar to insulator 280 can be used as insulator 274.
このような構造にすることで、複数のトランジスタ２００を、絶縁体２８３と絶縁体２
１４および絶縁体２１２で包み込むことができる。ここで、絶縁体２８３、絶縁体２１４
、および絶縁体２１２の一または複数は、水素に対するバリア絶縁膜として機能すること
が好ましい。これにより、封止部２６５の領域外に含まれる水素が、封止部２６５の領域
内に混入することを抑制することができる。
By adopting such a structure, the plurality of transistors 200 are connected by the insulator 283 and the insulator 2
14 and insulator 212. Here, the insulator 283, the insulator 214
, and one or more of the insulators 212 preferably function as a barrier insulating film against hydrogen, thereby preventing hydrogen contained outside the region of the sealing portion 265 from entering the region of the sealing portion 265.
図２４（Ｃ）に示すように、開口領域４００において、絶縁体２８２は開口部を有する
。また、開口領域４００において、絶縁体２８０は、絶縁体２８２の開口部に重なって、
溝部を有していてもよい。絶縁体２８０の溝部の深さは、深くとも絶縁体２７５の上面が
露出するまでにすればよく、例えば、絶縁体２８０の最大膜厚の１／４以上１／２以下程
度にすればよい。
24C , the insulator 282 has an opening in the opening region 400. In addition, in the opening region 400, the insulator 280 overlaps with the opening of the insulator 282,
The depth of the groove in the insulator 280 may be at most deep enough to expose the top surface of the insulator 275, and may be, for example, about ¼ to ½ of the maximum film thickness of the insulator 280.
また、図２４（Ｃ）に示すように、絶縁体２８３は、開口領域４００の内側で、絶縁体
２８２の側面、絶縁体２８０の側面、および絶縁体２８０の上面に接する。また、開口領
域４００内で、絶縁体２８３に形成された凹部を埋め込むように、絶縁体２７４の一部が
形成される場合がある。このとき、開口領域４００内に形成された絶縁体２７４の上面と
、絶縁体２８３の最上面の高さが、概略一致する場合がある。
24C , insulator 283 contacts the side surface of insulator 282, the side surface of insulator 280, and the top surface of insulator 280 inside opening region 400. In addition, a portion of insulator 274 may be formed within opening region 400 so as to fill a recess formed in insulator 283. In this case, the height of the top surface of insulator 274 formed within opening region 400 may be approximately the same as the height of the top surface of insulator 283.
このような開口領域４００が形成され、絶縁体２８２の開口部から絶縁体２８０が露出
した状態で、加熱処理を行うことにより、酸化物２３０に酸素を供給しながら、絶縁体２
８０に含まれる酸素の一部を開口領域４００から外方拡散させることができる。これによ
り、加熱により脱離する酸素を含む絶縁体２８０から、酸化物半導体層中の、チャネル形
成領域として機能する領域、およびその近傍に、十分な酸素を供給し、かつ過剰な量の酸
素が供給されないようにすることができる。
With such an opening region 400 formed and the insulator 280 exposed through the opening of the insulator 282, a heat treatment is performed to supply oxygen to the oxide 230 while the insulator 280 is heated.
Part of the oxygen contained in the insulator 280 can be diffused outward from the opening region 400. This allows a sufficient amount of oxygen to be supplied from the insulator 280 containing oxygen released by heating to a region that functions as a channel formation region in the oxide semiconductor layer and its vicinity, while preventing an excessive amount of oxygen from being supplied.
このとき、絶縁体２８０に含まれる水素を、酸素と結合させて、開口領域４００を介し
て外部に放出することができる。酸素と結合した水素は、水として放出される。よって、
絶縁体２８０に含まれる水素を低減し、絶縁体２８０中に含まれる水素が酸化物２３０に
混入するのを低減することができる。
At this time, the hydrogen contained in the insulator 280 can be bonded to oxygen and released to the outside through the opening region 400. The hydrogen bonded to oxygen is released as water.
The hydrogen contained in the insulator 280 can be reduced, and the hydrogen contained in the insulator 280 can be reduced from mixing into the oxide 230.
また、図２４（Ａ）において、開口領域４００の上面視における形状は、略長方形状に
しているが、本発明はこれに限られるものではない。例えば、開口領域４００の上面視に
おける形状は、長方形、楕円形、円形、菱形、またはこれらを組み合わせた形状としても
よい。また、開口領域４００の面積、および配置間隔は、トランジスタ２００を含む半導
体装置の設計に合わせて適宜設定することができる。例えば、トランジスタ２００の密度
が小さい領域では、開口領域４００の面積を広げる、または、開口領域４００の配置間隔
を狭めればよい。また、例えば、トランジスタ２００の密度が大きい領域では、開口領域
４００の面積を狭める、または開口領域の配置間隔を広げればよい。
24A , the shape of the opening region 400 in a top view is substantially rectangular, but the present invention is not limited to this. For example, the shape of the opening region 400 in a top view may be rectangular, elliptical, circular, diamond-shaped, or a combination thereof. The area and spacing of the opening regions 400 can be appropriately set in accordance with the design of the semiconductor device including the transistors 200. For example, in a region where the density of the transistors 200 is low, the area of the opening regions 400 can be increased or the spacing between the opening regions 400 can be narrowed. For example, in a region where the density of the transistors 200 is high, the area of the opening regions 400 can be narrowed or the spacing between the opening regions can be widened.
本発明の一態様により、新規のトランジスタを提供することができる。または、本発明
の一態様により、トランジスタ特性のばらつきが少ない半導体装置を提供することができ
る。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供すること
ができる。または、本発明の一態様により、信頼性が良好な半導体装置を提供することが
できる。または、本発明の一態様により、オン電流が大きい半導体装置を提供することが
できる。または、本発明の一態様により、電界効果移動度が大きい半導体装置を提供する
ことができる。または、本発明の一態様により、周波数特性が良好な半導体装置を提供す
ることができる。または、本発明の一態様により、微細化または高集積化が可能な半導体
装置を提供することができる。または、本発明の一態様により、低消費電力の半導体装置
を提供することができる。
According to one embodiment of the present invention, a novel transistor can be provided. According to one embodiment of the present invention, a semiconductor device with little variation in transistor characteristics can be provided. According to one embodiment of the present invention, a semiconductor device with favorable electrical characteristics can be provided. According to one embodiment of the present invention, a semiconductor device with favorable reliability can be provided. According to one embodiment of the present invention, a semiconductor device with high on-state current can be provided. According to one embodiment of the present invention, a semiconductor device with high field-effect mobility can be provided. According to one embodiment of the present invention, a semiconductor device with favorable frequency characteristics can be provided. According to one embodiment of the present invention, a semiconductor device that can be miniaturized or highly integrated can be provided. According to one embodiment of the present invention, a semiconductor device with low power consumption can be provided.
以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記
載する他の実施の形態、他の実施例などと適宜組み合わせて実施することができる。
At least part of the structures, methods, and the like described in this embodiment mode can be implemented in appropriate combination with other embodiment modes and examples described in this specification.
（実施の形態２）
本実施の形態では、図１（Ａ）乃至図１（Ｅ）を用いて、本発明の一態様に係る、半導
体装置の作製方法について説明する。
(Embodiment 2)
In this embodiment, a method for manufacturing a semiconductor device according to one embodiment of the present invention will be described with reference to FIGS.
図１（Ａ）に示すように、図示しないが基板上、または下地膜上に酸化物２３０を成膜
する。酸化物２３０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬ
Ｄ法などを用いて行うことができる。酸化物２３０の成膜は、ＡＬＤ法を用いることで、
アスペクト比の大きい溝または開口部に対しても、厚さの均一な膜を形成することができ
るため、好ましい。また、ＰＥＡＬＤ法を用いることで、熱ＡＬＤ法に比べて低温で酸化
物２３０を形成することができるため、好ましい。本実施の形態では、酸化物２３０の成
膜はスパッタリング法を用いる。
As shown in FIG. 1A, an oxide film 230 is formed on a substrate or a base film (not shown). The oxide film 230 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an AL method, or the like.
The oxide 230 can be formed by the ALD method.
This is preferable because a film with a uniform thickness can be formed even in a groove or opening with a large aspect ratio. Furthermore, the PEALD method is preferable because the oxide 230 can be formed at a lower temperature than the thermal ALD method. In this embodiment, the oxide 230 is formed by sputtering.
例えば、酸化物２３０をスパッタリング法によって成膜する場合は、スパッタリングガ
スとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれ
る酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。ま
た、上記の酸化膜をスパッタリング法によって成膜する場合は、上記のＩｎ－Ｍ－Ｚｎ酸
化物ターゲットなどを用いることができる。
For example, when the oxide 230 is formed by sputtering, oxygen or a mixed gas of oxygen and a rare gas is used as the sputtering gas. By increasing the proportion of oxygen contained in the sputtering gas, the amount of excess oxygen in the oxide film to be formed can be increased. Furthermore, when the oxide film is formed by sputtering, the In-M-Zn oxide target or the like can be used.
次に、絶縁体２５０を成膜する。絶縁体２５０の成膜は、スパッタリング法、ＣＶＤ法
、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。また、絶縁体２５０は
、積層構造とすることができる。例えば、絶縁体２５０ａと、絶縁体２５０ａ上の絶縁体
２５０ｂの２層構造とすることができる。本実施の形態では、絶縁体２５０ａとしてＣＶ
Ｄ法によって成膜する酸化窒化シリコンを用いる。また、絶縁体２５０ｂとして酸化ハフ
ニウムを用いる。また、絶縁体２５０ｂは、水素濃度が低減された酸化ハフニウムを用い
ることが好ましい。
Next, the insulator 250 is formed. The insulator 250 can be formed by sputtering, CVD, MBE, PLD, ALD, or the like. The insulator 250 can have a layered structure. For example, the insulator 250 can have a two-layer structure of an insulator 250a and an insulator 250b on the insulator 250a. In this embodiment, a CV
Silicon oxynitride formed by method D is used. Hafnium oxide is used as the insulator 250b. It is preferable that hafnium oxide with a reduced hydrogen concentration be used for the insulator 250b.
次に、図１（Ｂ）に示すように、絶縁体２５０ｂ上に絶縁体２５４を成膜する。絶縁体
２５０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用
いて行うことができる。本実施の形態では、絶縁体２５４として、ＡＬＤ法によって成膜
する窒化シリコンを用いる。
1B, the insulator 254 is deposited over the insulator 250b. The insulator 250 can be deposited by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. In this embodiment, silicon nitride deposited by an ALD method is used as the insulator 254.
次に、絶縁体２５４上に導電体２６０を成膜する。導電体２６０の成膜は、スパッタリ
ング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。また
、導電体２０５は、積層構造とすることができる。例えば、導電体２６０ａと、導電体２
６０ａ上の導電体２６０ｂの２層構造とすることができる。本実施の形態では、導電体２
６０ａとして窒化チタン用い、導電体２６０ｂとしてタングステンを用いる。
Next, a conductor 260 is formed on the insulator 254. The conductor 260 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. The conductor 205 can have a stacked structure. For example, a conductor 260a and a conductor 260b are stacked.
In this embodiment, the conductive layer 260b may have a two-layer structure.
Titanium nitride is used as 60a, and tungsten is used as conductor 260b.
次に、加熱処理を行うことが好ましい。加熱処理は窒素雰囲気にて、処理温度は、３０
０℃以上５５０℃以下の範囲で行い、加熱処理の時間は、０．５時間以上２時間以下の範
囲で行う。本実施の形態では、加熱処理は、窒素雰囲気にて、処理温度４００℃、処理時
間１時間を行う。
Next, it is preferable to perform a heat treatment in a nitrogen atmosphere at a treatment temperature of 30
The heat treatment is performed at a temperature of 0° C. to 550° C. for 0.5 hours to 2 hours. In this embodiment, the heat treatment is performed in a nitrogen atmosphere at a temperature of 400° C. for 1 hour.
加熱処理を行うことで、絶縁体２５０ａ中の水素が絶縁体２５０ｂ中に移動および吸収
される。別言すると、絶縁体２５０ａ中の水素が絶縁体２５０ｂに拡散するとも言える。
By performing the heat treatment, hydrogen in the insulator 250a moves to and is absorbed into the insulator 250b. In other words, hydrogen in the insulator 250a diffuses into the insulator 250b.
なお、絶縁体２５０ａに含まれる水素が絶縁体２５０ｂに移動、または拡散することで
、酸化物２３０と接する絶縁膜（ここでは絶縁体２５０ａ）の水素濃度を低減させること
ができる。実施の形態１に記載の通り、酸化物２３０は、高純度真性又は実質的に高純度
真性となる酸化物半導体である。そのため、酸化物２３０と接する絶縁膜中から水素を取
り除くことで、信頼性が良好な半導体装置、及び／又はばらつきが少ない半導体装置を提
供することができる。
Note that hydrogen contained in the insulator 250a moves or diffuses into the insulator 250b, thereby reducing the hydrogen concentration in the insulating film (the insulator 250a here) in contact with the oxide 230. As described in Embodiment 1, the oxide 230 is a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor. Therefore, by removing hydrogen from the insulating film in contact with the oxide 230, a semiconductor device with high reliability and/or little variation can be provided.
以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記
載する他の実施の形態、他の実施例などと適宜組み合わせて実施することができる。
At least part of the structures, methods, and the like described in this embodiment mode can be implemented in appropriate combination with other embodiment modes and examples described in this specification.
（実施の形態３）
本実施の形態では、半導体装置の一形態を、図２５乃至図２９を用いて説明する。
(Embodiment 3)
In this embodiment mode, one mode of a semiconductor device will be described with reference to FIGS.
［記憶装置１］
本発明の一態様に係る半導体装置（記憶装置）の一例を図２５に示す。本発明の一態様
の半導体装置は、トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子
１００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。なお
、トランジスタ２００として、先の実施の形態で説明したトランジスタ２００を用いるこ
とができる。
[Storage device 1]
25 illustrates an example of a semiconductor device (memory device) according to one embodiment of the present invention. In the semiconductor device according to one embodiment of the present invention, the transistor 200 is provided above the transistor 300, and the capacitor 100 is provided above the transistor 300 and the transistor 200. Note that the transistor 200 described in the above embodiment can be used as the transistor 200.
トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトラン
ジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いる
ことにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の
消費電力を十分に低減することができる。
The transistor 200 is a transistor in which a channel is formed in a semiconductor layer containing an oxide semiconductor. The transistor 200 has a low off-state current; therefore, when used in a memory device, the memory data can be retained for a long time. That is, a refresh operation is not required or the frequency of the refresh operation is extremely low; therefore, the power consumption of the memory device can be sufficiently reduced.
図２５に示す半導体装置において、配線１００１はトランジスタ３００のソースと電気
的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている
。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接
続され、配線１００４はトランジスタ２００の第１のゲートと電気的に接続され、配線１
００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トラン
ジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容
量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の
他方と電気的に接続されている。
25, a wiring 1001 is electrically connected to the source of a transistor 300, and a wiring 1002 is electrically connected to the drain of the transistor 300. A wiring 1003 is electrically connected to one of the source and the drain of the transistor 200, a wiring 1004 is electrically connected to the first gate of the transistor 200, and a wiring 1005 is electrically connected to the first gate of the transistor 200.
006 is electrically connected to the second gate of the transistor 200. The gate of the transistor 300 and the other of the source and drain of the transistor 200 are electrically connected to one electrode of the capacitor 100, and the wiring 1005 is electrically connected to the other electrode of the capacitor 100.
また、図２５に示す記憶装置は、マトリクス状に配置することで、メモリセルアレイを
構成することができる。
Moreover, the memory device shown in FIG. 25 can be arranged in a matrix to form a memory cell array.
＜トランジスタ３００＞
トランジスタ３００は、基板３１１上に設けられ、ゲートとして機能する導電体３１６
、ゲート絶縁体として機能する絶縁体３１５、基板３１１の一部からなる半導体領域３１
３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低
抵抗領域３１４ｂを有する。トランジスタ３００は、ｐチャネル型、あるいはｎチャネル
型のいずれでもよい。
<Transistor 300>
The transistor 300 is provided over a substrate 311 and includes a conductor 316 that functions as a gate.
, an insulator 315 that functions as a gate insulator, and a semiconductor region 311 that is a part of the substrate 311.
3, and a low resistance region 314a and a low resistance region 314b functioning as a source region and a drain region. The transistor 300 may be either a p-channel type or an n-channel type.
ここで、図２５に示すトランジスタ３００はチャネルが形成される半導体領域３１３（
基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶
縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は
仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の
凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接
して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、こ
こでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工し
て凸形状を有する半導体膜を形成してもよい。
Here, the transistor 300 shown in FIG. 25 has a semiconductor region 313 (
A part of the substrate 311 has a convex shape. A conductor 316 is provided to cover the side and top surfaces of the semiconductor region 313 with an insulator 315 interposed therebetween. Note that the conductor 316 may be made of a material that adjusts the work function. Such a transistor 300 is also called a FIN transistor because it utilizes the convex portion of the semiconductor substrate. Note that an insulator that contacts the top of the convex portion and functions as a mask for forming the convex portion may be provided. Note that, although the case where the convex portion is formed by processing a part of the semiconductor substrate has been shown, a semiconductor film having a convex shape may also be formed by processing an SOI substrate.
なお、図２５に示すトランジスタ３００は一例であり、その構造に限定されず、回路構
成または駆動方法に応じて適切なトランジスタを用いればよい。
Note that the transistor 300 illustrated in FIG. 25 is just an example, and the structure is not limited thereto. An appropriate transistor may be used depending on the circuit configuration or driving method.
＜容量素子１００＞
容量素子１００は、トランジスタ２００の上方に設けられる。容量素子１００は、第１
の電極として機能する導電体１１０と、第２の電極として機能する導電体１２０、および
誘電体として機能する絶縁体１３０とを有する。ここで、絶縁体１３０は、上記実施の形
態に示す絶縁体２８３として用いることができる絶縁体を用いることが好ましい。
<Capacitor element 100>
The capacitor 100 is provided above the transistor 200.
The semiconductor device includes a conductor 110 functioning as a first electrode, a conductor 120 functioning as a second electrode, and an insulator 130 functioning as a dielectric. Here, the insulator 130 is preferably the same as the insulator 283 shown in the above embodiment.
また、例えば、導電体２４６上に設けた導電体１１２と、導電体１１０は、同時に形成
することができる。なお、導電体１１２は、容量素子１００、トランジスタ２００、また
はトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。
For example, the conductor 112 over the conductor 246 and the conductor 110 can be formed simultaneously. Note that the conductor 112 functions as a plug or a wiring electrically connected to the capacitor 100, the transistor 200, or the transistor 300.
図２５では、導電体１１２、および導電体１１０は単層構造を示したが、当該構成に限
定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高
い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性
が高い導電体を形成してもよい。
25, the conductor 112 and the conductor 110 are shown as having a single-layer structure, but are not limited to this structure and may have a stacked structure of two or more layers. For example, a conductor having a barrier property and a conductor having high adhesion to the conductor having high conductivity may be formed between a conductor having a barrier property and a conductor having high conductivity.
また、絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン
、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒
化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフ
ニウムなどを用いればよく、積層または単層で設けることができる。
The insulator 130 can be made using, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, hafnium nitride oxide, hafnium nitride, or the like, and can be formed as a stacked layer or a single layer.
例えば、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電
率（ｈｉｇｈ－ｋ）材料との積層構造を用いることが好ましい。当該構成により、容量素
子１００は、高誘電率（ｈｉｇｈ－ｋ）の絶縁体を有することで、十分な容量を確保でき
、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子１００の静電破
壊を抑制することができる。
For example, it is preferable to use a layered structure of a material with high dielectric strength, such as silicon oxynitride, and a high dielectric constant (high-k) material for the insulator 130. With this configuration, the capacitor 100 can ensure sufficient capacitance by having an insulator with high dielectric constant (high-k), and the capacitor 100 can improve its dielectric strength by having an insulator with high dielectric strength, thereby suppressing electrostatic breakdown of the capacitor 100.
なお、高誘電率（ｈｉｇｈ－ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化
ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する
酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウム
を有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハ
フニウムを有する窒化物などがある。
Examples of high-dielectric-constant (high-k) materials (materials with a high relative dielectric constant) insulators include gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, oxynitrides containing silicon and hafnium, and nitrides containing silicon and hafnium.
一方、絶縁耐力が大きい材料（低い比誘電率の材料）としては、酸化シリコン、酸化窒
化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を
添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリ
コンまたは樹脂などがある。
On the other hand, materials with high dielectric strength (materials with low dielectric constant) include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, silicon oxide with carbon and nitrogen added, silicon oxide or resin with voids, etc.
＜配線層＞
各構造体の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられてい
てもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグま
たは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場
合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体
物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の
一部がプラグとして機能する場合もある。
<Wiring layer>
Between each structure, a wiring layer provided with an interlayer film, wiring, plugs, etc. may be provided. Furthermore, multiple wiring layers may be provided depending on the design. Here, for a conductor functioning as a plug or wiring, the same reference numeral may be used to refer to multiple structures. Furthermore, in this specification and the like, the wiring and the plug electrically connected to the wiring may be integrated. That is, there are cases where a part of the conductor functions as the wiring, and cases where a part of the conductor functions as the plug.
例えば、トランジスタ３００上には、層間膜として、絶縁体３２０、絶縁体３２２、絶
縁体３２４、および絶縁体３２６が順に積層して設けられている。また、絶縁体３２０、
絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子１００、またはトランジ
スタ２００と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている
。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能する。
For example, an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are stacked in this order as an interlayer film over the transistor 300.
A conductor 328, a conductor 330, and the like that are electrically connected to the capacitor 100 or the transistor 200 are embedded in the insulator 322, the insulator 324, and the insulator 326. Note that the conductor 328 and the conductor 330 function as plugs or wirings.
また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として
機能してもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（
ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
The insulator functioning as an interlayer film may also function as a planarizing film that covers the underlying unevenness. For example, the top surface of the insulator 322 may be polished by chemical mechanical polishing (
The surface may be planarized by a planarization process using a CMP method or the like.
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図２５にお
いて、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。
また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されて
いる。導電体３５６は、プラグ、または配線として機能する。
A wiring layer may be provided over the insulator 326 and the conductor 330. For example, in Fig. 25, an insulator 350, an insulator 352, and an insulator 354 are stacked in this order.
Furthermore, a conductor 356 is formed in the insulator 350, the insulator 352, and the insulator 354. The conductor 356 functions as a plug or a wiring.
同様に、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電
体２１８、及びトランジスタ２００を構成する導電体（導電体２０５）等が埋め込まれて
いる。なお、導電体２１８は、容量素子１００、またはトランジスタ３００と電気的に接
続するプラグ、または配線としての機能を有する。さらに、導電体１２０、および絶縁体
１３０上には、絶縁体１５０が設けられている。
Similarly, a conductor 218, a conductor (conductor 205) constituting the transistor 200, and the like are embedded in the insulators 210, 212, 214, and 216. Note that the conductor 218 functions as a plug or wiring electrically connected to the capacitor 100 or the transistor 300. Furthermore, an insulator 150 is provided over the conductor 120 and the insulator 130.
ここで、上記実施の形態に示す絶縁体２４１と同様に、プラグとして機能する導電体２
１８の側面に接して絶縁体２１７が設けられる。絶縁体２１７は、絶縁体２１０、絶縁体
２１２、絶縁体２１４、および絶縁体２１６に形成された開口の内壁に接して設けられて
いる。つまり、絶縁体２１７は、導電体２１８と、絶縁体２１０、絶縁体２１２、絶縁体
２１４、および絶縁体２１６と、の間に設けられている。なお、導電体２０５は導電体２
１８と並行して形成することができるので、導電体２０５の側面に接して絶縁体２１７が
形成される場合もある。
Here, similar to the insulator 241 shown in the above embodiment, the conductor 2
An insulator 217 is provided in contact with the side surface of the conductor 205. The insulator 217 is provided in contact with the inner wall of the opening formed in the insulators 210, 212, 214, and 216. In other words, the insulator 217 is provided between the conductor 218 and the insulators 210, 212, 214, and 216.
Since the insulator 217 can be formed in parallel with the insulator 18, the insulator 217 may be formed in contact with the side surface of the conductor 205.
絶縁体２１７としては、例えば、窒化シリコン、酸化アルミニウム、または窒化酸化シ
リコンなどの絶縁体を用いればよい。絶縁体２１７は、絶縁体２１０、絶縁体２１２、絶
縁体２１４、および絶縁体２２２に接して設けられるので、絶縁体２１０または絶縁体２
１６などから水または水素などの不純物が、導電体２１８を通じて酸化物２３０に混入す
るのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高い
ので好適である。また、絶縁体２１０または絶縁体２１６に含まれる酸素が導電体２１８
に吸収されるのを防ぐことができる。
The insulator 217 may be, for example, an insulator such as silicon nitride, aluminum oxide, or silicon nitride oxide. The insulator 217 is provided in contact with the insulators 210, 212, 214, and 222.
16, etc., can be prevented from being mixed into the oxide 230 through the conductor 218. In particular, silicon nitride is preferable because it has a high blocking property against hydrogen. Also, oxygen contained in the insulator 210 or the insulator 216 can be prevented from being mixed into the oxide 230 through the conductor 218.
can prevent it from being absorbed into the
絶縁体２１７は、絶縁体２４１と同様の方法で形成することができる。例えば、ＰＥＡ
ＬＤ法を用いて、窒化シリコンを成膜し、異方性エッチングを用いて導電体３５６に達す
る開口を形成すればよい。
The insulator 217 can be formed in a similar manner to the insulator 241. For example,
A silicon nitride film is formed by using an LD method, and an opening reaching the conductor 356 is formed by anisotropic etching.
層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸
化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
Examples of insulators that can be used as the interlayer film include insulating oxides, nitrides, oxynitrides, nitride oxides, metal oxides, metal oxynitrides, and metal nitride oxides.
例えば、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線
間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料
を選択するとよい。
For example, by using a material with a low dielectric constant for the insulator that functions as an interlayer film, the parasitic capacitance that occurs between wirings can be reduced. Therefore, it is advisable to select a material depending on the function of the insulator.
例えば、絶縁体１５０、絶縁体２１０、絶縁体３５２、および絶縁体３５４等には、比
誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、フッ素を添加した
酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、
空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、当該絶縁体
は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加
した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコ
ンまたは空孔を有する酸化シリコンと、樹脂との積層構造を有することが好ましい。酸化
シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで
、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、
ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、
ポリカーボネートまたはアクリルなどがある。
For example, it is preferable that the insulators 150, 210, 352, and 354 have a low dielectric constant. For example, the insulators may be silicon oxide doped with fluorine, silicon oxide doped with carbon, silicon oxide doped with carbon and nitrogen, or
It is preferable that the insulator has silicon oxide or resin having pores. Alternatively, it is preferable that the insulator has a laminated structure of silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine has been added, silicon oxide to which carbon has been added, silicon oxide to which carbon and nitrogen have been added, or silicon oxide having pores, and a resin. Since silicon oxide and silicon oxynitride are thermally stable, a laminated structure that is thermally stable and has a low relative dielectric constant can be obtained by combining them with a resin. Examples of resins include:
Polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide,
Polycarbonate or acrylic.
また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑
制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にするこ
とができる。従って、絶縁体２１４、絶縁体２１２および絶縁体３５０等には、水素など
の不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
Furthermore, when a transistor including an oxide semiconductor is surrounded by an insulator that has a function of suppressing the permeation of impurities such as hydrogen and oxygen, the electrical characteristics of the transistor can be stabilized. Therefore, the insulators 214, 212, 350, and the like can be insulators that have a function of suppressing the permeation of impurities such as hydrogen and oxygen.
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、
ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩
素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオ
ジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、
酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリ
ウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タン
タルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる
。
Examples of insulators that have the function of suppressing the permeation of impurities such as hydrogen and oxygen include:
An insulator containing boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, or tantalum may be used in a single layer or a multilayer.
Specifically, as an insulator that has the function of suppressing the permeation of impurities such as hydrogen and oxygen,
Metal oxides such as aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, or tantalum oxide, silicon nitride oxide, or silicon nitride can be used.
配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、
金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナ
ジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ル
テニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リ
ン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、
ニッケルシリサイドなどのシリサイドを用いてもよい。
Conductors that can be used for wiring and plugs include aluminum, chromium, copper, silver,
Materials containing one or more metal elements selected from gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, etc. Also usable are semiconductors with high electrical conductivity, such as polycrystalline silicon containing impurity elements such as phosphorus,
Silicides such as nickel silicide may also be used.
例えば、導電体３２８、導電体３３０、導電体３５６、導電体２１８、および導電体１
１２等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、または
金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と
導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、
タングステンを用いることが好ましい。または、アルミニウム、銅などの低抵抗導電性材
料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすること
ができる。
For example, conductor 328, conductor 330, conductor 356, conductor 218, and conductor 1
Conductive materials such as metal materials, alloy materials, metal nitride materials, or metal oxide materials formed from the above materials can be used as the material 12, etc. It is preferable to use high-melting-point materials such as tungsten and molybdenum, which have both heat resistance and conductivity.
It is preferable to use tungsten. Alternatively, it is preferable to form the wiring from a low-resistance conductive material such as aluminum or copper. By using a low-resistance conductive material, the wiring resistance can be reduced.
＜酸化物半導体が設けられた層の配線、またはプラグ＞
なお、トランジスタ２００に、酸化物半導体を用いる場合、酸化物半導体の近傍に過剰
酸素領域を有する絶縁体を設けることがある。その場合、該過剰酸素領域を有する絶縁体
と、該過剰酸素領域を有する絶縁体に設ける導電体との間に、バリア性を有する絶縁体を
設けることが好ましい。
<Wiring or Plug in Layer Including Oxide Semiconductor>
When an oxide semiconductor is used for the transistor 200, an insulator having an excess oxygen region may be provided near the oxide semiconductor. In that case, an insulator having a barrier property is preferably provided between the insulator having the excess oxygen region and a conductor provided in the insulator having the excess oxygen region.
例えば、図２５では、過剰酸素を有する絶縁体２２４および絶縁体２８０と、導電体２
４０との間に、絶縁体２４１を設けるとよい。絶縁体２４１と、絶縁体２２２、絶縁体２
８２、および絶縁体２８３とが接して設けられることで、絶縁体２２４、およびトランジ
スタ２００は、バリア性を有する絶縁体により、封止する構造とすることができる。
For example, in FIG. 25, insulator 224 and insulator 280 have excess oxygen, and conductor 2
40. The insulator 241, the insulator 222, and the insulator 241 are preferably provided between the insulator 241 and the insulator 222.
When the insulator 224 and the insulator 283 are provided in contact with each other, the insulator 224 and the transistor 200 can be sealed with an insulator having barrier properties.
つまり、絶縁体２４１を設けることで、絶縁体２２４および絶縁体２８０が有する過剰
酸素が、導電体２４０に吸収されることを抑制することができる。また、絶縁体２４１を
有することで、不純物である水素が、導電体２４０を介して、トランジスタ２００へ拡散
することを抑制することができる。
That is, the insulator 241 can prevent excess oxygen contained in the insulators 224 and 280 from being absorbed by the conductor 240. Furthermore, the insulator 241 can prevent hydrogen, which is an impurity, from diffusing into the transistor 200 through the conductor 240.
なお、絶縁体２４１としては、水または水素などの不純物、および酸素の拡散を抑制す
る機能を有する絶縁性材料を用いるとよい。例えば、窒化シリコン、窒化酸化シリコン、
酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。特に、窒化シリコ
ンは水素に対するブロッキング性が高いため好ましい。また、他にも、例えば、酸化マグ
ネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸
化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物などを用いることができ
る。
Note that the insulator 241 is preferably made of an insulating material that has a function of suppressing diffusion of impurities such as water or hydrogen and oxygen. For example, silicon nitride, silicon nitride oxide,
It is preferable to use aluminum oxide or hafnium oxide. Silicon nitride is particularly preferable because it has a high blocking property against hydrogen. In addition, other metal oxides such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, and tantalum oxide can also be used.
また、上記実施の形態で示したように、トランジスタ２００は、絶縁体２１２、絶縁体
２１４、絶縁体２８２、および絶縁体２８３で封止される構成にしてもよい。このような
構成とすることで、絶縁体２７４、絶縁体１５０などに含まれる水素が絶縁体２８０など
に混入するのを低減することができる。
As described in the above embodiment, the transistor 200 may be sealed with the insulators 212, 214, 282, and 283. Such a structure can reduce the intrusion of hydrogen contained in the insulators 274, 150, and the like into the insulator 280 and the like.
ここで絶縁体２８３、および絶縁体２８２には導電体２４０が、絶縁体２１４、および
絶縁体２１２には導電体２１８が貫通しているが、上記の通り、絶縁体２４１が導電体２
４０に接して設けられ、絶縁体２１７が導電体２１８に接して設けられている。これによ
り、導電体２４０および導電体２１８を介して、絶縁体２１２、絶縁体２１４、絶縁体２
８２、および絶縁体２８３の内側に混入する水素を低減することができる。このようにし
て、絶縁体２１２、絶縁体２１４、絶縁体２８２、絶縁体２８３、絶縁体２４１、および
絶縁体２１７でトランジスタ２００を封止し、絶縁体２７４等に含まれる水素などの不純
物が外側から混入するのを低減することができる。
Here, the conductor 240 penetrates the insulators 283 and 282, and the conductor 218 penetrates the insulators 214 and 212. However, as described above, the insulator 241 penetrates the conductor 218.
The insulator 217 is provided in contact with the conductor 240, and the insulator 217 is provided in contact with the conductor 218. As a result, the insulators 212, 214, and 216 are electrically connected to each other via the conductor 240 and the conductor 218.
It is possible to reduce hydrogen that gets mixed into the inside of the insulators 212, 214, 282, 283, 241, and 217. In this way, the transistor 200 is sealed with the insulators 212, 214, 282, 283, 241, and 217, and it is possible to reduce impurities such as hydrogen contained in the insulator 274 and the like from getting mixed in from the outside.
＜ダイシングライン＞
以下では、大面積基板を半導体素子ごとに分断することによって、複数の半導体装置を
チップ状で取り出す場合に設けられるダイシングライン（スクライブライン、分断ライン
、又は切断ラインと呼ぶ場合がある）について説明する。分断方法としては、例えば、ま
ず、基板に半導体素子を分断するための溝（ダイシングライン）を形成した後、ダイシン
グラインにおいて切断し、複数の半導体装置に分断（分割）する場合がある。
<Dicing line>
The following describes dicing lines (also called scribe lines, dividing lines, or cutting lines) that are provided when dividing a large-area substrate into individual semiconductor elements to extract multiple semiconductor devices in chip form. For example, one dividing method involves first forming grooves (dicing lines) in the substrate to divide the semiconductor elements, and then cutting the substrate along the dicing lines to divide (divide) the substrate into multiple semiconductor devices.
ここで、例えば、図２５に示すように、絶縁体２８３と、絶縁体２１４とが接する領域
がダイシングラインと重なるように設計することが好ましい。つまり、複数のトランジス
タ２００を有するメモリセルの外縁に設けられるダイシングラインとなる領域近傍におい
て、絶縁体２８２、絶縁体２８０、絶縁体２７５、絶縁体２２４、絶縁体２２２、および
絶縁体２１６に開口を設ける。
25, for example, it is preferable to design the insulator 282, the insulator 280, the insulator 275, the insulator 224, the insulator 222, and the insulator 216 so that the region where the insulator 283 and the insulator 214 contact each other overlaps with the dicing line. That is, openings are provided in the insulators 282, 280, 275, 224, 222, and 216 near the region that will become the dicing line provided on the outer edge of the memory cell having multiple transistors 200.
つまり、絶縁体２８２、絶縁体２８０、絶縁体２７５、絶縁体２２４、絶縁体２２２、
および絶縁体２１６に設けた開口において、絶縁体２１４と、絶縁体２８３とが接する。
That is, the insulator 282, the insulator 280, the insulator 275, the insulator 224, the insulator 222,
The insulator 214 and the insulator 283 are in contact with each other through the opening provided in the insulator 216 .
また、例えば、絶縁体２８２、絶縁体２８０、絶縁体２７５、絶縁体２２４、絶縁体２
２２、絶縁体２１６、および絶縁体２１４に開口を設けてもよい。このような構成とする
ことで、絶縁体２８２、絶縁体２８０、絶縁体２７５、絶縁体２２４、絶縁体２２２、絶
縁体２１６、および絶縁体２１４に設けた開口において、絶縁体２１２と、絶縁体２８３
とが接する。このとき、絶縁体２１２と、絶縁体２８３とを同材料及び同方法を用いて形
成してもよい。絶縁体２１２、および絶縁体２８３を、同材料、および同方法で設けるこ
とで、密着性を高めることができる。例えば、窒化シリコンを用いることが好ましい。
Also, for example, the insulator 282, the insulator 280, the insulator 275, the insulator 224, the insulator 2
With this configuration, openings may be provided in the insulators 212, 280, 275, 224, 222, 216, and 214.
In this case, the insulators 212 and 283 may be formed using the same material and the same method. By providing the insulators 212 and 283 using the same material and the same method, adhesion can be improved. For example, it is preferable to use silicon nitride.
当該構造により、絶縁体２１２、絶縁体２１４、絶縁体２８２、および絶縁体２８３で
、トランジスタ２００を包み込むことができる。絶縁体２１２、絶縁体２１４、絶縁体２
８２、および絶縁体２８３の少なくとも一は、酸素、水素、及び水の拡散を抑制する機能
を有しているため、本実施の形態に示す半導体素子が形成された回路領域ごとに、基板を
分断することにより、複数のチップに加工しても、分断した基板の側面方向から、水素又
は水などの不純物が混入し、トランジスタ２００に拡散することを防ぐことができる。
This structure allows the transistor 200 to be surrounded by the insulators 212, 214, 282, and 283.
At least one of the insulators 82 and 283 has the function of suppressing the diffusion of oxygen, hydrogen, and water. Therefore, by dividing the substrate into each circuit region in which the semiconductor element shown in this embodiment is formed, even if the substrate is processed into multiple chips, impurities such as hydrogen or water can be prevented from entering from the side of the divided substrate and diffusing into the transistor 200.
また、当該構造により、絶縁体２８０、および絶縁体２２４の過剰酸素が外部に拡散す
ることを防ぐことができる。従って、絶縁体２８０、および絶縁体２２４の過剰酸素は、
効率的にトランジスタ２００におけるチャネルが形成される酸化物に供給される。当該酸
素により、トランジスタ２００におけるチャネルが形成される酸化物の酸素欠損を低減す
ることができる。これにより、トランジスタ２００におけるチャネルが形成される酸化物
を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、
トランジスタ２００の電気特性の変動を抑制すると共に、信頼性を向上させることができ
る。
Furthermore, this structure can prevent excess oxygen in the insulators 280 and 224 from diffusing to the outside. Therefore, the excess oxygen in the insulators 280 and 224 can be prevented from diffusing to the outside.
The oxygen is efficiently supplied to the oxide in which the channel of the transistor 200 is formed. The oxygen can reduce oxygen vacancies in the oxide in which the channel of the transistor 200 is formed. As a result, the oxide in which the channel of the transistor 200 is formed can be an oxide semiconductor with a low density of defect states and stable characteristics.
Fluctuations in the electrical characteristics of the transistor 200 can be suppressed and reliability can be improved.
なお、図２５に示す記憶装置では、容量素子１００の形状をプレーナ型としたが、本実
施の形態に示す記憶装置はこれに限られるものではない。たとえば、図２６に示すように
、容量素子１００の形状をシリンダ型にしてもよい。なお、図２６に示す記憶装置は、絶
縁体１５０より下の構成は、図２５に示す半導体装置と同様である。
25, the shape of the capacitor 100 is a planar type, but the shape of the capacitor 100 in the memory device shown in this embodiment is not limited to this. For example, as shown in FIG. 26, the shape of the capacitor 100 may be a cylindrical type. Note that the configuration below the insulator 150 of the memory device shown in FIG. 26 is the same as that of the semiconductor device shown in FIG.
図２６に示す容量素子１００は、絶縁体１３０上の絶縁体１５０と、絶縁体１５０上の
絶縁体１４２と、絶縁体１５０および絶縁体１４２に形成された開口の中に配置された導
電体１１５と、導電体１１５および絶縁体１４２上の絶縁体１４５と、絶縁体１４５上の
導電体１２５と、導電体１２５および絶縁体１４５上の絶縁体１５２と、を有する。ここ
で、絶縁体１５０および絶縁体１４２に形成された開口の中に導電体１１５、絶縁体１４
５、および導電体１２５の少なくとも一部が配置される。
26 includes an insulator 150 on an insulator 130, an insulator 142 on the insulator 150, a conductor 115 disposed in an opening formed in the insulator 150 and the insulator 142, an insulator 145 on the conductor 115 and the insulator 142, a conductor 125 on the insulator 145, and an insulator 152 on the conductor 125 and the insulator 145. Here, the conductor 115, the insulator 142, and the insulator 145 are disposed in the opening formed in the insulator 150 and the insulator 142.
5, and at least a portion of the conductor 125 are disposed thereon.
導電体１１５は容量素子１００の下部電極として機能し、導電体１２５は容量素子１０
０の上部電極として機能し、絶縁体１４５は、容量素子１００の誘電体として機能する。
容量素子１００は、絶縁体１５０および絶縁体１４２の開口において、底面だけでなく、
側面においても上部電極と下部電極とが誘電体を挟んで対向する構成となっており、単位
面積当たりの静電容量を大きくすることができる。よって、当該開口の深さを深くするほ
ど、容量素子１００の静電容量を大きくすることができる。このように容量素子１００の
単位面積当たりの静電容量を大きくすることにより、半導体装置の微細化または高集積化
を推し進めることができる。
The conductor 115 functions as a lower electrode of the capacitor 100, and the conductor 125 functions as a
0, and the insulator 145 functions as a dielectric of the capacitor 100.
The capacitor 100 has openings in the insulators 150 and 142, not only on the bottom surface but also on the
The upper electrode and the lower electrode are also configured to face each other on the side surface with the dielectric therebetween, which allows for a larger capacitance per unit area. Therefore, the deeper the opening, the larger the capacitance of the capacitor 100. Increasing the capacitance per unit area of the capacitor 100 in this manner allows for the miniaturization or high integration of semiconductor devices to be promoted.
絶縁体１５２は、絶縁体２８０に用いることができる絶縁体を用いればよい。また、絶
縁体１４２は、絶縁体１５０の開口を形成するときのエッチングストッパとして機能する
ことが好ましく、絶縁体２１４に用いることができる絶縁体を用いればよい。
The insulator 152 may be an insulator that can be used for the insulator 280. The insulator 142 preferably functions as an etching stopper when forming an opening in the insulator 150, and may be an insulator that can be used for the insulator 214.
絶縁体１５０および絶縁体１４２に形成された開口を上面から見た形状は、四角形とし
てもよいし、四角形以外の多角形状としてもよいし、多角形状において角部を湾曲させた
形状としてもよいし、楕円を含む円形状としてもよい。ここで、上面視において、当該開
口とトランジスタ２００の重なる面積が多い方が好ましい。このような構成にすることに
より、容量素子１００とトランジスタ２００を有する半導体装置の占有面積を低減するこ
とができる。
The shape of the openings formed in the insulator 150 and the insulator 142 when viewed from above may be rectangular, a polygonal shape other than a rectangular, a polygonal shape with curved corners, or a circular shape including an ellipse. Here, it is preferable that the area over which the openings and the transistor 200 overlap in the top view is large. With such a configuration, the area occupied by a semiconductor device including the capacitor 100 and the transistor 200 can be reduced.
導電体１１５は、絶縁体１４２、および絶縁体１５０に形成された開口に接して配置さ
れる。導電体１１５の上面は、絶縁体１４２の上面と概略一致することが好ましい。また
、導電体１１５の下面は、絶縁体１３０の開口を介して導電体１１０に接する。導電体１
１５は、ＡＬＤ法またはＣＶＤ法などを用いて成膜することが好ましく、例えば、導電体
２０５に用いることができる導電体を用いればよい。
The conductor 115 is disposed in contact with the insulator 142 and the opening formed in the insulator 150. The upper surface of the conductor 115 preferably roughly coincides with the upper surface of the insulator 142. The lower surface of the conductor 115 contacts the conductor 110 through the opening in the insulator 130.
The conductive film 15 is preferably formed by ALD or CVD, and may be made of a conductive material that can be used for the conductive film 205, for example.
絶縁体１４５は、導電体１１５および絶縁体１４２を覆うように配置される。例えば、
ＡＬＤ法またはＣＶＤ法などを用いて絶縁体１４５を成膜することが好ましい。絶縁体１
４５は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、
酸化ジルコニウム、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、
窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハ
フニウムなどを用いればよく、積層または単層で設けることができる。例えば、絶縁体１
４５として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層され
た絶縁膜を用いることができる。
The insulator 145 is disposed so as to cover the conductor 115 and the insulator 142. For example,
It is preferable to form the insulator 145 by using an ALD method, a CVD method, or the like.
45 is, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride,
Zirconium oxide, aluminum oxide, aluminum oxide nitride, aluminum oxide nitride,
Aluminum nitride, hafnium oxide, hafnium oxynitride, hafnium nitride oxide, hafnium nitride, or the like may be used, and the insulating film 1 may be provided as a laminated layer or a single layer.
The film 45 can be an insulating film in which zirconium oxide, aluminum oxide, and zirconium oxide are laminated in this order.
また、絶縁体１４５には、酸化窒化シリコンなどの絶縁耐力が大きい材料、または高誘
電率（ｈｉｇｈ－ｋ）材料を用いることが好ましい。または、絶縁耐力が大きい材料と高
誘電率（ｈｉｇｈ－ｋ）材料の積層構造を用いてもよい。
Furthermore, it is preferable to use a material with high dielectric strength, such as silicon oxynitride, or a high dielectric constant (high-k) material for the insulator 145. Alternatively, a stacked structure of a material with high dielectric strength and a high dielectric constant (high-k) material may be used.
なお、高誘電率（ｈｉｇｈ－ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化
ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する
酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウム
を有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、シリコンおよびハフニ
ウムを有する窒化物などがある。このようなｈｉｇｈ－ｋ材料を用いることで、絶縁体１
４５を厚くしても容量素子１００の静電容量を十分確保することができる。絶縁体１４５
を厚くすることにより、導電体１１５と導電体１２５の間に生じるリーク電流を抑制する
ことができる。
Examples of insulators made of high dielectric constant (high-k) materials (materials with a high relative dielectric constant) include gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, oxynitrides containing silicon and hafnium, and nitrides containing silicon and hafnium. By using such high-k materials, the insulator 1
Even if the insulator 145 is made thick, the capacitance of the capacitor element 100 can be sufficiently ensured.
By increasing the thickness, leakage current occurring between the conductor 115 and the conductor 125 can be suppressed.
一方、絶縁耐力が大きい材料としては、酸化シリコン、酸化窒化シリコン、窒化酸化シ
リコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、
炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などがある。
例えば、ＰＥＡＬＤ法を用いて成膜した窒化シリコン（ＳｉＮｘ）、ＰＥＡＬＤ法を用い
て成膜した酸化シリコン（ＳｉＯｘ）、ＰＥＡＬＤ法を用いて成膜した窒化シリコン（Ｓ
ｉＮｘ）の順番で積層された絶縁膜を用いることができる。または、酸化ジルコニウム、
ＡＬＤ法を用いて成膜した酸化シリコン、酸化ジルコニウムの順番で積層された絶縁膜を
用いることができる。このような、絶縁耐力が大きい絶縁体を用いることで、絶縁耐力が
向上し、容量素子１００の静電破壊を抑制することができる。
On the other hand, materials with high dielectric strength include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added,
Examples include silicon oxide doped with carbon and nitrogen, silicon oxide with pores, and resin.
For example, silicon nitride (SiN x ) formed by the PEALD method, silicon oxide (SiO x ) formed by the PEALD method, silicon nitride (S
Alternatively, an insulating film formed by laminating zirconium oxide ,
An insulating film formed by laminating silicon oxide and zirconium oxide in this order using the ALD method can be used. By using such an insulator with high dielectric strength, the dielectric strength can be improved and electrostatic breakdown of the capacitor element 100 can be suppressed.
導電体１２５は、絶縁体１４２および絶縁体１５０に形成された開口を埋めるように配
置される。また、導電体１２５は、導電体１４０、および導電体１５３を介して配線１０
０５と電気的に接続している。導電体１２５は、ＡＬＤ法またはＣＶＤ法などを用いて成
膜することが好ましく、例えば、導電体２０５に用いることができる導電体を用いればよ
い。
The conductor 125 is disposed so as to fill the openings formed in the insulators 142 and 150. The conductor 125 is also connected to the wiring 10 via the conductors 140 and 153.
The conductor 125 is preferably formed by an ALD method, a CVD method, or the like, and may be formed using a conductor that can be used for the conductor 205, for example.
また、導電体１５３は、絶縁体１５４上に設けられており、絶縁体１５６に覆われてい
る。導電体１５３は、導電体１１２に用いることができる導電体を用いればよく、絶縁体
１５６は、絶縁体１５２に用いることができる絶縁体を用いればよい。ここで、導電体１
５３は導電体１４０の上面に接しており、容量素子１００、トランジスタ２００、または
トランジスタ３００の端子として機能する。
The conductor 153 is provided over the insulator 154 and is covered with the insulator 156. The conductor 153 may be made of a conductor that can be used for the conductor 112, and the insulator 156 may be made of an insulator that can be used for the insulator 152.
The terminal 53 is in contact with the top surface of the conductor 140 and functions as a terminal of the capacitor 100 , the transistor 200 , or the transistor 300 .
［記憶装置２］
本発明の一態様に係る半導体装置（記憶装置）の一例を図２７に示す。
[Storage device 2]
An example of a semiconductor device (memory device) according to one embodiment of the present invention is illustrated in FIG.
＜メモリデバイスの構成例＞
図２７は、メモリデバイス２９０を有する半導体装置の断面図である。図２７に示すメ
モリデバイス２９０は、図２（Ａ）乃至図２（Ｄ）に示すトランジスタ２００に加えて、
容量デバイス２９２を有する。図２７は、トランジスタ２００のチャネル長方向の断面図
に相当する。
<Example of memory device configuration>
27 is a cross-sectional view of a semiconductor device including a memory device 290. The memory device 290 shown in FIG. 27 includes, in addition to the transistor 200 shown in FIGS.
27 corresponds to a cross-sectional view of the transistor 200 in the channel length direction.
容量デバイス２９２は、導電体２４２ｂと、導電体２４２ｂ上に設けられた絶縁体２７
１ｂと、絶縁体２７１ｂの上面、絶縁体２７１ｂの側面、導電体２４２ｂの側面に接して
設けられた絶縁体２７５と、絶縁体２７５上の導電体２９４と、を有する。すなわち、容
量デバイス２９２は、ＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）容量を構
成している。なお、容量デバイス２９２が有する一対の電極の一方、すなわち導電体２４
２ｂは、トランジスタのソース電極を兼ねることができる。また、容量デバイス２９２が
有する誘電体層は、トランジスタに設けられる保護層、すなわち絶縁体２７１、および絶
縁体２７５を兼ねることができる。したがって、容量デバイス２９２の作製工程において
、トランジスタの作製工程の一部を兼用することができるため、生産性の高い半導体装置
とすることができる。また、容量デバイス２９２が有する一対の電極の一方、すなわち導
電体２４２ｂは、トランジスタのソース電極と兼ねているため、トランジスタと、容量デ
バイスとが配置される面積を低減させることが可能となる。
The capacitance device 292 is made up of a conductor 242b and an insulator 27 provided on the conductor 242b.
1b, an insulator 275 provided in contact with the upper surface of the insulator 271b, the side surface of the insulator 271b, and the side surface of the conductor 242b, and a conductor 294 on the insulator 275. That is, the capacitance device 292 constitutes a MIM (Metal-Insulator-Metal) capacitance. Note that one of the pair of electrodes of the capacitance device 292, i.e., the conductor 24
2b can also serve as a source electrode of the transistor. Furthermore, the dielectric layer of the capacitor 292 can also serve as a protective layer provided in the transistor, i.e., the insulators 271 and 275. Therefore, part of the manufacturing process of the transistor can be used in the manufacturing process of the capacitor 292, thereby providing a highly productive semiconductor device. Furthermore, one of the pair of electrodes of the capacitor 292, i.e., the conductor 242b, also serves as the source electrode of the transistor, thereby enabling a reduction in the area in which the transistor and the capacitor are arranged.
なお、導電体２９４としては、例えば、導電体２４２に用いることのできる材料を用い
ればよい。
Note that the conductor 294 may be made of, for example, a material that can be used for the conductor 242 .
＜メモリデバイスの変形例＞
以下では、図２８（Ａ）、図２８（Ｂ）、および図２９を用いて、先の＜メモリデバイ
スの構成例＞で示したものとは異なる、本発明の一態様に係るトランジスタ２００、およ
び容量デバイス２９２を有する半導体装置の一例について説明する。なお図２８（Ａ）、
図２８（Ｂ）、および図２９に示す半導体装置において、先の実施の形態および＜メモリ
デバイスの構成例＞に示した半導体装置（図２７参照。）を構成する構造と同機能を有す
る構造には、同符号を付記する。なお、本項目において、トランジスタ２００、および容
量デバイス２９２の構成材料については、先の実施の形態および＜メモリデバイスの構成
例＞で詳細に説明した材料を用いることができる。また、図２８（Ａ）、図２８（Ｂ）、
および図２９などでは、メモリデバイスとして、図２７に示すメモリデバイスを用いてい
るが、これに限られるものではない。
<Modifications of memory device>
Below, an example of a semiconductor device including a transistor 200 and a capacitor device 292 according to one embodiment of the present invention, which is different from the semiconductor device described above in <Configuration Example of Memory Device>, will be described with reference to FIGS.
28(B) and 29, the same reference numerals are used to designate structures having the same functions as those constituting the semiconductor device (see FIG. 27) shown in the previous embodiment and in <Configuration Example of Memory Device>. Note that in this section, the materials described in detail in the previous embodiment and in <Configuration Example of Memory Device> can be used for the constituent materials of the transistor 200 and the capacitor device 292.
29 and the like, the memory device shown in FIG. 27 is used as the memory device, but the present invention is not limited to this.
＜＜メモリデバイスの変形例１＞＞
以下では、本発明の一態様に係るトランジスタ２００ａ、トランジスタ２００ｂ、容量
デバイス２９２ａ、および容量デバイス２９２ｂを有する半導体装置６００の一例につい
て図２８（Ａ）を用いて説明する。
<<Modification 1 of Memory Device>>
An example of a semiconductor device 600 including a transistor 200a, a transistor 200b, a capacitor 292a, and a capacitor 292b according to one embodiment of the present invention will be described below with reference to FIG.
図２８（Ａ）は、トランジスタ２００ａ、トランジスタ２００ｂ、容量デバイス２９２
ａ、および容量デバイス２９２ｂを有する半導体装置６００のチャネル長方向の断面図で
ある。ここで、容量デバイス２９２ａは、導電体２４２ａと、導電体２４２ａ上の絶縁体
２７１ａと、絶縁体２７１ａ上面、絶縁体２７１ａの側面、および導電体２４２ａの側面
と接する絶縁体２７５と、絶縁体２７５上の導電体２９４ａと、を有する。また、容量デ
バイス２９２ｂは、導電体２４２ｂと、導電体２４２ｂ上の絶縁体２７１ｂと、絶縁体２
７１ｂの上面、絶縁体２７１ｂの側面、および導電体２４２ｂの側面に接する絶縁体２７
５と、絶縁体２７５上の導電体２９４ｂと、を有する。
FIG. 28A shows a transistor 200a, a transistor 200b, and a capacitance device 292.
2 is a cross-sectional view in the channel length direction of a semiconductor device 600 having a conductor 242a, an insulator 271a on the conductor 242a, an insulator 275 in contact with the top surface, side surface, and side surface of the insulator 271a, and the conductor 242a, and a conductor 294a on the insulator 275. The capacitor 292b has a conductor 242b, an insulator 271b on the conductor 242b, and an insulator 275.
The insulator 271b contacts the upper surface of the insulator 271b, the side surface of the insulator 271b, and the side surface of the conductor 242b.
5 and a conductor 294b on an insulator 275.
半導体装置６００は、図２８（Ａ）に示すように、Ａ３－Ａ４の一点鎖線を対称軸とし
た線対称の構成となっている。トランジスタ２００ａのソース電極またはドレイン電極の
一方と、トランジスタ２００ｂのソース電極またはドレイン電極の一方は、導電体２４２
ｃが兼ねる構成となっている。なお、導電体２４２ｃ上には絶縁体２７１ｃが設けられる
。また、配線として機能する導電体２４６と、トランジスタ２００ａ、およびトランジス
タ２００ｂとの接続もプラグとして機能する導電体２４０が、兼ねる構成となっている。
このように、２つのトランジスタと、２つの容量デバイスと、配線とプラグとの接続を上
述の構成とすることで、微細化または高集積化が可能な半導体装置を提供することができ
る。
28A, the semiconductor device 600 has a symmetrical structure with respect to the dashed line A3-A4. One of the source electrode or the drain electrode of the transistor 200a and one of the source electrode or the drain electrode of the transistor 200b are connected to the conductor 242.
An insulator 271c is provided over the conductor 242c. The conductor 240, which functions as a plug, also serves to connect the conductor 246, which functions as a wiring, to the transistor 200a and the transistor 200b.
In this way, by configuring the two transistors, the two capacitance devices, and the connections between the wiring and the plugs as described above, it is possible to provide a semiconductor device that can be miniaturized or highly integrated.
トランジスタ２００ａ、トランジスタ２００ｂ、容量デバイス２９２ａ、および容量デ
バイス２９２ｂのそれぞれの構成および効果については、図２８（Ａ）に示す半導体装置
の構成例を参酌することができる。
The structure example of the semiconductor device in FIG. 28A can be referred to for the structures and effects of the transistor 200a, the transistor 200b, the capacitor 292a, and the capacitor 292b.
＜＜メモリデバイスの変形例２＞＞
上記においては、半導体装置の構成例としてトランジスタ２００ａ、トランジスタ２０
０ｂ、容量デバイス２９２ａおよび容量デバイス２９２ｂを挙げたが、本実施の形態に示
す半導体装置はこれに限られるものではない。例えば、図２８（Ｂ）に示すように半導体
装置６００と、半導体装置６００と同様の構成を有する半導体装置が容量部を介して接続
されている構成としてもよい。本明細書では、トランジスタ２００ａ、トランジスタ２０
０ｂ、容量デバイス２９２ａ、および容量デバイス２９２ｂを有する半導体装置をセルと
称する。トランジスタ２００ａ、トランジスタ２００ｂ、容量デバイス２９２ａおよび容
量デバイス２９２ｂの構成については、上述のトランジスタ２００ａ、トランジスタ２０
０ｂ、容量デバイス２９２ａおよび容量デバイス２９２ｂに係る記載を参酌することがで
きる。
<<Modification 2 of Memory Device>>
In the above, the transistor 200a and the transistor 20
28B, a semiconductor device 600 and a semiconductor device having a similar structure to the semiconductor device 600 may be connected via a capacitance portion.
The semiconductor device having the transistor 200a, the transistor 200b, the capacitance device 292a, and the capacitance device 292b is referred to as a cell. The configurations of the transistor 200a, the transistor 200b, the capacitance device 292a, and the capacitance device 292b are the same as those of the transistor 200a and the transistor 200b described above.
0b, the description of the capacitance device 292a and the capacitance device 292b can be taken into consideration.
図２８（Ｂ）は、トランジスタ２００ａ、トランジスタ２００ｂ、容量デバイス２９２
ａ、および容量デバイス２９２ｂを有する半導体装置６００と、半導体装置６００と同様
の構成を有するセルが容量部を介して接続されている断面図である。
FIG. 28B shows a transistor 200a, a transistor 200b, a capacitance device 292, and a
10 is a cross-sectional view showing a semiconductor device 600 having a capacitance device 292b and a cell having a similar configuration to the semiconductor device 600, which is connected via a capacitance portion.
図２８（Ｂ）に示すように、半導体装置６００が有する容量デバイス２９２ｂの一方の
電極として機能する導電体２９４ｂは、半導体装置６００と同様の構成を有する半導体装
置６０１が有する容量デバイスの一方の電極を兼ねる構成となっている。また、図示しな
いが、半導体装置６００が有する容量デバイス２９２ａの一方の電極として機能する導電
体２９４ａが、半導体装置６００の左側、つまり図２８（Ｂ）において、Ａ１方向に隣接
する半導体装置の容量デバイスの一方の電極を兼ねている。また、半導体装置６０１の右
側、つまり、図２８（Ｂ）において、Ａ２方向のセルについても同様の構成となっている
。つまりセルアレイ（メモリデバイス層ともいう。）を構成することができる。この様な
セルアレイの構成とすることで、隣り合うセルの間隔を小さくすることができるので、セ
ルアレイの投影面積を小さくすることができ、高集積化が可能となる。また、図２８（Ｂ
）に示すセルアレイの構成を、マトリクス状に配置することで、マトリクス状のセルアレ
イを構成することができる。
As shown in FIG. 28B, a conductor 294b functioning as one electrode of a capacitance device 292b included in the semiconductor device 600 also serves as one electrode of a capacitance device included in a semiconductor device 601 having a configuration similar to that of the semiconductor device 600. Although not shown, a conductor 294a functioning as one electrode of a capacitance device 292a included in the semiconductor device 600 also serves as one electrode of a capacitance device of a semiconductor device adjacent to the left side of the semiconductor device 600, i.e., in the A1 direction in FIG. 28B. The same configuration is also true for the cells on the right side of the semiconductor device 601, i.e., in the A2 direction in FIG. 28B. In other words, a cell array (also referred to as a memory device layer) can be configured. Such a cell array configuration can reduce the spacing between adjacent cells, thereby reducing the projected area of the cell array and enabling higher integration. Also, as shown in FIG. 28B,
) can be arranged in a matrix to form a matrix cell array.
上述のように、本実施の形態に示す構成で、トランジスタ２００ａ、トランジスタ２０
０ｂ、容量デバイス２９２ａおよび容量デバイス２９２ｂを形成することにより、セルの
面積を低減し、セルアレイを有する半導体装置の微細化または高集積化を図ることができ
る。
As described above, in the configuration shown in this embodiment, the transistor 200a and the transistor 20
By forming the capacitor devices 290b, 292a and 292b, the area of the cell can be reduced, and miniaturization or high integration of a semiconductor device having a cell array can be achieved.
また、上記セルアレイを平面のみでなく積層する構成としてもよい。図２９にセルアレ
イ６１０をｎ層積層する構成の断面図を示す。図２９に示すように、複数のセルアレイ（
セルアレイ６１０＿１乃至セルアレイ６１０＿ｎ）を積層することにより、セルアレイの
占有面積を増やすことなく、セルを集積して配置することができる。つまり、３Ｄセルア
レイを構成することができる。
Moreover, the cell array may be configured not only in a plane but also in a stacked structure. FIG. 29 shows a cross-sectional view of a structure in which cell arrays 610 are stacked in n layers. As shown in FIG. 29, a plurality of cell arrays (
By stacking the cell arrays 610_1 to 610_n, the cells can be integrated and arranged without increasing the area occupied by the cell arrays, that is, a 3D cell array can be configured.
以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記
載する他の実施の形態、他の実施例などと適宜組み合わせて実施することができる。
At least part of the structures, methods, and the like described in this embodiment mode can be implemented in appropriate combination with other embodiment modes and examples described in this specification.
（実施の形態４）
本実施の形態では、図３０（Ａ）、図３０（Ｂ）および図３１（Ａ）乃至図３１（Ｈ）
を用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ（以下、ＯＳト
ランジスタと呼ぶ場合がある。）、および容量素子が適用されている記憶装置（以下、Ｏ
Ｓメモリ装置と呼ぶ場合がある。）について説明する。ＯＳメモリ装置は、少なくとも容
量素子と、容量素子の充放電を制御するＯＳトランジスタを有する記憶装置である。ＯＳ
トランジスタのオフ電流は極めて小さいので、ＯＳメモリ装置は優れた保持特性をもち、
不揮発性メモリとして機能させることができる。
(Fourth embodiment)
In this embodiment, FIGS. 30(A), 30(B) and 31(A) to 31(H)
A transistor using oxide as a semiconductor (hereinafter also referred to as an OS transistor) and a memory device including a capacitor (hereinafter also referred to as an OS transistor) according to one embodiment of the present invention can be manufactured by using the above-mentioned method.
The OS memory device is a storage device that includes at least a capacitor and an OS transistor that controls charging and discharging of the capacitor.
Since the off-state current of the transistor is extremely small, the OS memory device has excellent retention characteristics.
It can function as a non-volatile memory.
＜記憶装置の構成例＞
図３０（Ａ）にＯＳメモリ装置の構成の一例を示す。記憶装置１４００は、周辺回路１
４１１、およびメモリセルアレイ１４７０を有する。周辺回路１４１１は、行回路１４２
０、列回路１４３０、出力回路１４４０、およびコントロールロジック回路１４６０を有
する。
<Configuration example of storage device>
FIG. 30A shows an example of the configuration of an OS memory device. The memory device 1400 includes a peripheral circuit 1
411 and a memory cell array 1470. The peripheral circuit 1411 includes a row circuit 142
0, column circuitry 1430, output circuitry 1440, and control logic circuitry 1460.
列回路１４３０は、例えば、列デコーダ、プリチャージ回路、センスアンプ、書き込み
回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスア
ンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配
線は、メモリセルアレイ１４７０が有するメモリセルに接続されている配線であり、詳し
くは後述する。増幅されたデータ信号は、出力回路１４４０を介して、データ信号ＲＤＡ
ＴＡとして記憶装置１４００の外部に出力される。また、行回路１４２０は、例えば、行
デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
The column circuit 1430 includes, for example, a column decoder, a precharge circuit, a sense amplifier, a write circuit, etc. The precharge circuit has a function of precharging the wiring. The sense amplifier has a function of amplifying the data signal read from the memory cell. Note that the wiring is connected to the memory cell of the memory cell array 1470, and will be described in detail later. The amplified data signal is output as a data signal RDA via the output circuit 1440.
The signal is output as TA to the outside of the memory device 1400. The row circuit 1420 has, for example, a row decoder, a word line driver circuit, etc., and can select a row to access.
記憶装置１４００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路１４
１１用の高電源電圧（ＶＤＤ）、メモリセルアレイ１４７０用の高電源電圧（ＶＩＬ）が
供給される。また、記憶装置１４００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信
号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、行
デコーダおよび列デコーダに入力され、データ信号ＷＤＡＴＡは書き込み回路に入力され
る。
The storage device 1400 is supplied with a low power supply voltage (VSS) from the outside, and a peripheral circuit 14
A high power supply voltage (VDD) for the memory cell array 1470 and a high power supply voltage (VIL) for the memory cell array 1470 are supplied to the memory device 1400. Control signals (CE, WE, RE), an address signal ADDR, and a data signal WDATA are also input from the outside to the memory device 1400. The address signal ADDR is input to a row decoder and a column decoder, and the data signal WDATA is input to a write circuit.
コントロールロジック回路１４６０は、外部から入力される制御信号（ＣＥ、ＷＥ、Ｒ
Ｅ）を処理して、行デコーダ、列デコーダの制御信号を生成する。制御信号ＣＥは、チッ
プイネーブル信号であり、制御信号ＷＥは、書き込みイネーブル信号であり、制御信号Ｒ
Ｅは、読み出しイネーブル信号である。コントロールロジック回路１４６０が処理する信
号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
The control logic circuit 1460 receives control signals (CE, WE, R
E) to generate control signals for the row decoder and the column decoder. The control signal CE is a chip enable signal, the control signal WE is a write enable signal, and the control signal R
E is a read enable signal. The signals processed by the control logic circuit 1460 are not limited to these, and other control signals may be input as necessary.
メモリセルアレイ１４７０は、行列状に配置された、複数個のメモリセルＭＣと、複数
の配線を有する。なお、メモリセルアレイ１４７０と行回路１４２０とを接続している配
線の数は、メモリセルＭＣの構成、一列に有するメモリセルＭＣの数などによって決まる
。また、メモリセルアレイ１４７０と列回路１４３０とを接続している配線の数は、メモ
リセルＭＣの構成、一行に有するメモリセルＭＣの数などによって決まる。
The memory cell array 1470 has a plurality of memory cells MC arranged in a matrix and a plurality of wirings. The number of wirings connecting the memory cell array 1470 and the row circuit 1420 is determined by the configuration of the memory cells MC, the number of memory cells MC in one column, etc. The number of wirings connecting the memory cell array 1470 and the column circuit 1430 is determined by the configuration of the memory cells MC, the number of memory cells MC in one row, etc.
なお、図３０（Ａ）において、周辺回路１４１１とメモリセルアレイ１４７０を同一平
面上に形成する例について示したが、本実施の形態はこれに限られるものではない。例え
ば、図３０（Ｂ）に示すように、周辺回路１４１１の一部の上に、メモリセルアレイ１４
７０が重なるように設けられてもよい。例えば、メモリセルアレイ１４７０の下に重なる
ように、センスアンプを設ける構成にしてもよい。
30A shows an example in which the peripheral circuit 1411 and the memory cell array 1470 are formed on the same plane, but this embodiment is not limited to this. For example, as shown in FIG. 30B, the memory cell array 1470 may be formed on a part of the peripheral circuit 1411.
For example, a sense amplifier may be provided below the memory cell array 1470 so as to overlap it.
図３１（Ａ）乃至図３１（Ｈ）に上述のメモリセルＭＣに適用できるメモリセルの構成
例について説明する。
31A to 31H illustrate examples of the configuration of a memory cell that can be applied to the above-described memory cell MC.
［ＤＯＳＲＡＭ］
図３１（Ａ）乃至図３１（Ｃ）に、ＤＲＡＭのメモリセルの回路構成例を示す。本明細
書等において、１ＯＳトランジスタ１容量素子型のメモリセルを用いたＤＲＡＭを、ＤＯ
ＳＲＡＭ（Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼ぶ場合がある。図３１（Ａ）に示す、メモリセル１４
７１は、トランジスタＭ１と、容量素子ＣＡと、を有する。なお、トランジスタＭ１は、
ゲート（トップゲートと呼ぶ場合がある。）、及びバックゲートを有する。
[DOSRAM]
31A to 31C show examples of circuit configurations of memory cells of a DRAM. In this specification and the like, a DRAM using a memory cell with one OS transistor and one capacitor element is referred to as a DRAM.
SRAM (Dynamic Oxide Semiconductor Random)
The memory cell 14 shown in FIG.
71 includes a transistor M1 and a capacitance element CA. The transistor M1 is
It has a gate (sometimes called a top gate) and a back gate.
トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ
１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接
続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと接続されている。容量素子Ｃ
Ａの第２端子は、配線ＬＬと接続されている。
The first terminal of the transistor M1 is connected to the first terminal of the capacitance element CA, and the transistor M
A second terminal of the capacitor C1 is connected to the wiring BIL, a gate of the transistor M1 is connected to the wiring WOL, and a back gate of the transistor M1 is connected to the wiring BGL.
The second terminal of A is connected to the line LL.
配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線
ＬＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。デ
ータの書き込み時、及び読み出し時において、配線ＬＬは、接地電位でも、低レベル電位
としてもよい。配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するための
配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ
１のしきい値電圧を増減することができる。
The wiring BIL functions as a bit line, and the wiring WOL functions as a word line. The wiring LL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor CA. When writing and reading data, the wiring LL may be set to a ground potential or a low-level potential. The wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M1. By applying an arbitrary potential to the wiring BGL, the transistor M1
The threshold voltage of 1 can be increased or decreased.
ここで、図３１（Ａ）に示すメモリセル１４７１は、図３２に示す記憶装置に対応して
いる。つまり、トランジスタＭ１はトランジスタ２００に、容量素子ＣＡは容量デバイス
２９２に対応している。
31A corresponds to the memory device shown in FIG 32. That is, the transistor M1 corresponds to the transistor 200, and the capacitor CA corresponds to the capacitor device 292.
また、メモリセルＭＣは、メモリセル１４７１に限定されず、回路構成の変更を行うこ
とができる。例えば、メモリセルＭＣは、図３１（Ｂ）に示すメモリセル１４７２のよう
に、トランジスタＭ１のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構
成にしてもよい。また、例えば、メモリセルＭＣは、図３１（Ｃ）に示すメモリセル１４
７３ように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトラン
ジスタＭ１で構成されたメモリセルとしてもよい。
The memory cell MC is not limited to the memory cell 1471, and the circuit configuration can be changed. For example, the memory cell MC may have a configuration in which the back gate of the transistor M1 is connected to the wiring WOL instead of the wiring BGL, as in the memory cell 1472 shown in FIG. 31B. For example, the memory cell MC may have a configuration in which the back gate of the transistor M1 is connected to the wiring WOL instead of the wiring BGL, as in the memory cell 1472 shown in FIG.
As shown in 73, the memory cell may be configured with a transistor having a single gate structure, that is, a transistor M1 having no back gate.
上記実施の形態に示す半導体装置をメモリセル１４７１等に用いる場合、トランジスタ
Ｍ１としてトランジスタ２００を用い、容量素子ＣＡとして容量素子１００を用いること
ができる。トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジス
タＭ１のリーク電流を非常に小さくすることができる。つまり、書き込んだデータをトラ
ンジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻
度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることが
できる。また、リーク電流が非常に小さいため、メモリセル１４７１、メモリセル１４７
２、メモリセル１４７３に対して多値データ、又はアナログデータを保持することができ
る。
When the semiconductor device described in the above embodiment is used for the memory cell 1471 or the like, the transistor 200 can be used as the transistor M1, and the capacitor 100 can be used as the capacitor CA. By using an OS transistor as the transistor M1, the leakage current of the transistor M1 can be made very small. That is, since written data can be held by the transistor M1 for a long time, the frequency of refreshing the memory cell can be reduced. Furthermore, the refresh operation of the memory cell can be made unnecessary. Furthermore, since the leakage current is very small, the memory cell 1471 and the memory cell 147
2. Multi-value data or analog data can be stored in the memory cell 1473.
また、ＤＯＳＲＡＭにおいて、上記のように、メモリセルアレイ１４７０の下に重なる
ように、センスアンプを設ける構成にすると、ビット線を短くすることができる。これに
より、ビット線容量が小さくなり、メモリセルの保持容量を低減することができる。
Furthermore, in the DOSRAM, the bit lines can be shortened by providing a sense amplifier so as to overlap the memory cell array 1470 as described above, which reduces the bit line capacitance and the storage capacitance of the memory cells.
［ＮＯＳＲＡＭ］
図３１（Ｄ）乃至図３１（Ｇ）に、２トランジスタ１容量素子のゲインセル型のメモリ
セルの回路構成例を示す。図３１（Ｄ）に示す、メモリセル１４７４は、トランジスタＭ
２と、トランジスタＭ３と、容量素子ＣＢと、を有する。なお、トランジスタＭ２は、ト
ップゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有する。本明細書等
において、トランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有
する記憶装置を、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ ＲＡＭ）と呼ぶ場合がある。
[NOSRAM]
31D to 31G show examples of circuit configurations of a gain cell type memory cell having two transistors and one capacitor. The memory cell 1474 shown in FIG. 31D has a transistor M
The memory device includes a transistor M2, a transistor M3, and a capacitor CB. The transistor M2 has a top gate (sometimes simply referred to as a gate) and a back gate. In this specification and the like, a memory device having a gain cell type memory cell using an OS transistor as the transistor M2 is referred to as a nonvolatile oxide random access memory (NOSRAM).
It is sometimes called inductor RAM.
トランジスタＭ２の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ
２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接
続され、トランジスタＭ２のバックゲートは、配線ＢＧＬと接続されている。容量素子Ｃ
Ｂの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線Ｒ
ＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ
３のゲートは、容量素子ＣＢの第１端子と接続されている。
The first terminal of the transistor M2 is connected to the first terminal of the capacitance element CB, and the transistor M
A second terminal of the capacitor C2 is connected to the wiring WBL, a gate of the transistor M2 is connected to the wiring WOL, and a back gate of the transistor M2 is connected to the wiring BGL.
The second terminal of transistor B is connected to line CAL. The first terminal of transistor M3 is connected to line R.
The second terminal of the transistor M3 is connected to the wiring SL, and the second terminal of the transistor M
The gate of the capacitor 3 is connected to the first terminal of the capacitor CB.
配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線とし
て機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２
端子に所定の電位を印加するための配線として機能する。データの書き込み時、およびデ
ータの読み出し時においては、配線ＣＡＬには、高レベル電位を印加するのが好ましい。
また、データ保持中においては、配線ＣＡＬには、低レベル電位を印加するのが好ましい
。配線ＢＧＬは、トランジスタＭ２のバックゲートに電位を印加するための配線として機
能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ２のしきい値
電圧を増減することができる。
The wiring WBL functions as a write bit line, the wiring RBL functions as a read bit line, and the wiring WOL functions as a word line.
The wiring CAL functions as a wiring for applying a predetermined potential to the terminal. When writing and reading data, it is preferable to apply a high-level potential to the wiring CAL.
During data retention, a low-level potential is preferably applied to the wiring CAL. The wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M2. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M2 can be increased or decreased.
ここで、図３１（Ｄ）に示すメモリセル１４７４は、図３０および図３１に示す記憶装
置に対応している。つまり、トランジスタＭ２はトランジスタ２００に、容量素子ＣＢは
容量素子１００に、トランジスタＭ３はトランジスタ３００に、配線ＷＢＬは配線１００
３に、配線ＷＯＬは配線１００４に、配線ＢＧＬは配線１００６に、配線ＣＡＬは配線１
００５に、配線ＲＢＬは配線１００２に、配線ＳＬは配線１００１に対応している。
31D corresponds to the memory device shown in FIGS. 30 and 31. That is, the transistor M2 corresponds to the transistor 200, the capacitor CB corresponds to the capacitor 100, the transistor M3 corresponds to the transistor 300, and the wiring WBL corresponds to the wiring 100.
3, the wiring WOL is connected to the wiring 1004, the wiring BGL is connected to the wiring 1006, and the wiring CAL is connected to the wiring 1007.
005, the wiring RBL corresponds to the wiring 1002, and the wiring SL corresponds to the wiring 1001.
また、メモリセルＭＣは、メモリセル１４７４に限定されず、回路の構成を適宜変更す
ることができる。例えば、メモリセルＭＣは、図３１（Ｅ）に示すメモリセル１４７５の
ように、トランジスタＭ２のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続され
る構成にしてもよい。また、例えば、メモリセルＭＣは、図３１（Ｆ）に示すメモリセル
１４７６のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さない
トランジスタＭ２で構成されたメモリセルとしてもよい。また、例えば、メモリセルＭＣ
は、図３１（Ｇ）に示すメモリセル１４７７のように、配線ＷＢＬと配線ＲＢＬを一本の
配線ＢＩＬとしてまとめた構成であってもよい。
Furthermore, the memory cell MC is not limited to the memory cell 1474, and the circuit configuration can be changed as appropriate. For example, the memory cell MC may have a configuration in which the back gate of the transistor M2 is connected to the wiring WOL instead of the wiring BGL, as in the memory cell 1475 shown in FIG. 31E. Furthermore, for example, the memory cell MC may be a memory cell configured with a transistor having a single gate structure, that is, a transistor M2 without a back gate, as in the memory cell 1476 shown in FIG. 31F. Furthermore, for example, the memory cell MC
Alternatively, the memory cell 1477 may have a structure in which the wiring WBL and the wiring RBL are combined into one wiring BIL, as in the memory cell 1477 shown in FIG.
上記実施の形態に示す半導体装置をメモリセル１４７４等に用いる場合、トランジスタ
Ｍ２としてトランジスタ２００を用い、トランジスタＭ３としてトランジスタ３００を用
い、容量素子ＣＢとして容量素子１００を用いることができる。トランジスタＭ２として
ＯＳトランジスタを用いることによって、トランジスタＭ２のリーク電流を非常に小さく
することができる。これにより、書き込んだデータをトランジスタＭ２によって長時間保
持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。
また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非
常に小さいため、メモリセル１４７４に多値データ、又はアナログデータを保持すること
ができる。メモリセル１４７５乃至メモリセル１４７７も同様である。
When the semiconductor device described in the above embodiment is used for the memory cell 1474 or the like, the transistor 200 can be used as the transistor M2, the transistor 300 can be used as the transistor M3, and the capacitor 100 can be used as the capacitor CB. By using an OS transistor as the transistor M2, the leakage current of the transistor M2 can be made extremely small. Thus, written data can be held by the transistor M2 for a long time, and therefore the frequency of refreshing the memory cell can be reduced.
Furthermore, the refresh operation of the memory cell can be eliminated. Also, since the leakage current is extremely small, multi-level data or analog data can be held in the memory cell 1474. The same applies to the memory cells 1475 to 1477.
なお、トランジスタＭ３は、チャネル形成領域にシリコンを有するトランジスタ（以下
、Ｓｉトランジスタと呼ぶ場合がある）であってもよい。Ｓｉトランジスタの導電型は、
ｎチャネル型としてもよいし、ｐチャネル型としてもよい。Ｓｉトランジスタは、ＯＳト
ランジスタよりも電界効果移動度が高くなる場合がある。よって、読み出しトランジスタ
として機能するトランジスタＭ３として、Ｓｉトランジスタを用いてもよい。また、トラ
ンジスタＭ３にＳｉトランジスタを用いることで、トランジスタＭ３の上に積層してトラ
ンジスタＭ２を設けることができるので、メモリセルの占有面積を低減し、記憶装置の高
集積化を図ることができる。
The transistor M3 may be a transistor having silicon in a channel formation region (hereinafter, may be referred to as a Si transistor).
The Si transistor may be an n-channel transistor or a p-channel transistor. A Si transistor may have higher field-effect mobility than an OS transistor. Therefore, a Si transistor may be used as the transistor M3 that functions as a read transistor. Furthermore, by using a Si transistor as the transistor M3, the transistor M2 can be stacked on the transistor M3, thereby reducing the area occupied by the memory cell and achieving higher integration of the memory device.
また、トランジスタＭ３はＯＳトランジスタであってもよい。トランジスタＭ２および
トランジスタＭ３にＯＳトランジスタを用いた場合、メモリセルアレイ１４７０をｎ型ト
ランジスタのみを用いて回路を構成することができる。
In addition, the transistor M3 may be an OS transistor. When the transistors M2 and M3 are OS transistors, the memory cell array 1470 can be configured using only n-channel transistors.
また、図３１（Ｈ）に３トランジスタ１容量素子のゲインセル型のメモリセルの一例を
示す。図３１（Ｈ）に示すメモリセル１４７８は、トランジスタＭ４乃至トランジスタＭ
６、および容量素子ＣＣを有する。容量素子ＣＣは適宜設けられる。メモリセル１４７８
は、配線ＢＩＬ、配線ＲＷＬ、配線ＷＷＬ、配線ＢＧＬ、および配線ＧＮＤＬに電気的に
接続されている。配線ＧＮＤＬは低レベル電位を与える配線である。なお、メモリセル１
４７８を、配線ＢＩＬに代えて、配線ＲＢＬ、配線ＷＢＬに電気的に接続してもよい。
31H shows an example of a gain cell type memory cell having three transistors and one capacitor. The memory cell 1478 shown in FIG. 31H includes transistors M4 to M5.
6 and a capacitor CC. The capacitor CC is provided as needed.
The memory cell 1 is electrically connected to the wiring BIL, the wiring RWL, the wiring WWL, the wiring BGL, and the wiring GNDL. The wiring GNDL is a wiring that applies a low-level potential.
The wiring 478 may be electrically connected to the wiring RBL and the wiring WBL instead of the wiring BIL.
トランジスタＭ４は、バックゲートを有するＯＳトランジスタであり、バックゲートは
配線ＢＧＬに電気的に接続されている。なお、トランジスタＭ４のバックゲートとゲート
とを互いに電気的に接続してもよい。あるいは、トランジスタＭ４はバックゲートを有さ
なくてもよい。
The transistor M4 is an OS transistor having a back gate, and the back gate is electrically connected to the wiring BGL. Note that the back gate and the gate of the transistor M4 may be electrically connected to each other. Alternatively, the transistor M4 does not necessarily have a back gate.
なお、トランジスタＭ５、トランジスタＭ６はそれぞれ、ｎチャネル型Ｓｉトランジス
タまたはｐチャネル型Ｓｉトランジスタでもよい。或いは、トランジスタＭ４乃至トラン
ジスタＭ６がＯＳトランジスタでもよい、この場合、メモリセルアレイ１４７０をｎ型ト
ランジスタのみを用いて回路を構成することができる。
Note that the transistors M5 and M6 may be n-channel Si transistors or p-channel Si transistors. Alternatively, the transistors M4 to M6 may be OS transistors. In this case, the memory cell array 1470 can be configured using only n-channel transistors.
上記実施の形態に示す半導体装置をメモリセル１４７８に用いる場合、トランジスタＭ
４としてトランジスタ２００を用い、トランジスタＭ５、トランジスタＭ６としてトラン
ジスタ３００を用い、容量素子ＣＣとして容量素子１００を用いることができる。トラン
ジスタＭ４としてＯＳトランジスタを用いることによって、トランジスタＭ４のリーク電
流を非常に小さくすることができる。
When the semiconductor device described in the above embodiment is used for the memory cell 1478, the transistor M
The transistor 200 can be used as the transistor M4, the transistors M5 and M6 can be used as the transistors 300, and the capacitor CC can be used as the capacitor 100. By using an OS transistor as the transistor M4, the leakage current of the transistor M4 can be made extremely small.
なお、本実施の形態に示す、周辺回路１４１１、メモリセルアレイ１４７０等の構成は
、上記に限定されるものではない。これらの回路、および当該回路に接続される配線、回
路素子等の、配置または機能は、必要に応じて、変更、削除、または追加してもよい。
本発明の一態様の記憶装置は、動作速度が速く、長期間のデータ保持が可能である。
Note that the configurations of the peripheral circuit 1411, the memory cell array 1470, and the like shown in this embodiment are not limited to those described above. The arrangement or functions of these circuits, and wirings, circuit elements, and the like connected to the circuits may be changed, deleted, or added as necessary.
A storage device according to one embodiment of the present invention has high operating speed and can retain data for a long period of time.
以上、本実施の形態に示す構成、方法などは、本実施の形態に示す他の構成、方法、他
の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
The structures and methods described in this embodiment can be used in appropriate combination with other structures and methods described in this embodiment or structures and methods described in other embodiments.
（実施の形態５）
本実施の形態では、図３２（Ａ）および図３２（Ｂ）を用いて、本発明の半導体装置が
実装されたチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）
が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術
を、システムオンチップ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
Fifth Embodiment
In this embodiment mode, an example of a chip 1200 on which a semiconductor device of the present invention is mounted is shown with reference to FIGS. 32A and 32B. The chip 1200 includes a plurality of circuits (systems).
The technology of integrating multiple circuits (systems) on a single chip in this way is sometimes called a system on chip (SoC).
図３２（Ａ）に示すように、チップ１２００は、ＣＰＵ１２１１、ＧＰＵ１２１２、一
または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一
または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を
有する。
As shown in Figure 32 (A), the chip 1200 has a CPU 1211, a GPU 1212, one or more analog calculation units 1213, one or more memory controllers 1214, one or more interfaces 1215, one or more network circuits 1216, etc.
チップ１２００には、バンプ（図示しない）が設けられ、図３２（Ｂ）に示すように、
パッケージ基板１２０１の第１の面と接続する。また、パッケージ基板１２０１の第１の
面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続す
る。
The chip 1200 is provided with bumps (not shown), and as shown in FIG.
It is connected to the first surface of the package substrate 1201. In addition, a plurality of bumps 1202 are provided on the back surface of the first surface of the package substrate 1201, and it is connected to the motherboard 1203.
マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装
置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲ
ＡＭを用いることができる。また、例えば、フラッシュメモリ１２２２に先の実施の形態
に示すＮＯＳＲＡＭを用いることができる。
The motherboard 1203 may be provided with a storage device such as a DRAM 1221 and a flash memory 1222. For example, the DRAM 1221 may include the DOSR shown in the previous embodiment.
For example, the flash memory 1222 can be the NOSRAM shown in the above embodiment.
ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２
は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１
２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰ
Ｕ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていて
もよい。該メモリには、前述したＮＯＳＲＡＭまたは、ＤＯＳＲＡＭを用いることができ
る。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理または積
和演算に用いることができる。ＧＰＵ１２１２に、本発明の酸化物半導体を用いた画像処
理回路または、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で
実行することが可能になる。
The CPU 1211 preferably has multiple CPU cores.
It is preferable that the CPU 1211 and the GPU 1 have multiple GPU cores.
212 may each have a memory for temporarily storing data.
A memory common to the GPU 1211 and the GPU 1212 may be provided on the chip 1200. The memory may be the NOSRAM or DOSRAM described above. The GPU 1212 is suitable for parallel calculation of a large amount of data and can be used for image processing or multiply-and-accumulate operations. By providing the GPU 1212 with an image processing circuit or a multiply-and-accumulate circuit using the oxide semiconductor of the present invention, it becomes possible to perform image processing and multiply-and-accumulate operations with low power consumption.
また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、
ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１か
らＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモ
リ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２
１１への演算結果の転送を高速に行うことができる。
In addition, since the CPU 1211 and the GPU 1212 are provided on the same chip,
The wiring between the CPU 1211 and the GPU 1212 can be shortened, and data transfer from the CPU 1211 to the GPU 1212, data transfer between memories of the CPU 1211 and the GPU 1212, and data transfer from the GPU 1212 to the CPU 1212 after calculation in the GPU 1212 can be simplified.
The transfer of the calculation results to the processor 11 can be performed at high speed.
アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デ
ジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３
に上記積和演算回路を設けてもよい。
The analog calculation unit 1213 has one or both of an A/D (analog/digital) conversion circuit and a D/A (digital/analog) conversion circuit.
The product-sum calculation circuit may be provided in the
メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路
、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
The memory controller 1214 has a circuit that functions as a controller for the DRAM 1221 and a circuit that functions as an interface for the flash memory 1222 .
インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コン
トローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マ
ウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとし
て、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈ
ｉｇｈ－Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）などを用
いることができる。
The interface 1215 has an interface circuit with externally connected devices such as a display device, a speaker, a microphone, a camera, and a controller. The controller includes a mouse, a keyboard, a game controller, and the like. Examples of such interfaces include USB (Universal Serial Bus), HDMI (registered trademark), and the like.
High-Definition Multimedia Interface) or the like can be used.
ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）など
のネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよ
い。
The network circuit 1216 includes a network circuit such as a LAN (Local Area Network), and may also include a circuit for network security.
チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可
能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増や
す必要が無く、チップ１２００を低コストで作製することができる。
The above circuits (systems) can be formed in the same manufacturing process on the chip 1200. Therefore, even if the number of circuits required for the chip 1200 increases, there is no need to increase the manufacturing process, and the chip 1200 can be manufactured at low cost.
ＧＰＵ１２１２を有するチップ１２００が設けられたパッケージ基板１２０１、ＤＲＡ
Ｍ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、Ｇ
ＰＵモジュール１２０４と呼ぶことができる。
A package substrate 1201 on which a chip 1200 having a GPU 1212 is mounted, a DRA
The motherboard 1203 on which the M1221 and flash memory 1222 are provided is
It can be referred to as a PU module 1204 .
ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、
そのサイズを小さくすることができる。また、画像処理に優れていることから、スマート
フォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの
携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路
により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク
（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマン
マシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができる
ため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモ
ジュールとして用いることができる。
The GPU module 1204 includes a chip 1200 using SoC technology.
The size of the chip 1200 can be reduced. Furthermore, because of its excellent image processing capabilities, it is suitable for use in portable electronic devices such as smartphones, tablet devices, laptop PCs, and portable (portable) game consoles. Furthermore, a product-sum operation circuit using the GPU 1212 can execute techniques such as deep neural networks (DNNs), convolutional neural networks (CNNs), recurrent neural networks (RNNs), autoencoders, deep Boltzmann machines (DBMs), and deep belief networks (DBNs). Therefore, the chip 1200 can be used as an AI chip, or the GPU module 1204 can be used as an AI system module.
以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記
載する他の実施の形態、他の実施例などと適宜組み合わせて実施することができる。
At least part of the structures, methods, and the like described in this embodiment mode can be implemented in appropriate combination with other embodiment modes and examples described in this specification.
（実施の形態６）
本実施の形態は、上記実施の形態に示す記憶装置などが組み込まれた電子部品および電
子機器の一例を示す。
(Embodiment 6)
This embodiment mode will describe examples of electronic components and electronic devices in which the memory device or the like described in the above embodiment mode is incorporated.
＜電子部品＞
まず、記憶装置７２０が組み込まれた電子部品の例を、図３３（Ａ）および図３３（Ｂ
）を用いて説明を行う。
<Electronic Components>
First, examples of electronic components incorporating the memory device 720 are shown in FIGS. 33(A) and 33(B).
) will be used for explanation.
図３３（Ａ）に電子部品７００および電子部品７００が実装された基板（実装基板７０
４）の斜視図を示す。図３３（Ａ）に示す電子部品７００は、モールド７１１内に記憶装
置７２０を有している。図３３（Ａ）は、電子部品７００の内部を示すために、一部を省
略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド
７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は記憶装置７２０とワ
イヤ７１４によって電気的に接続されている。電子部品７００は、例えばプリント基板７
０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板
７０２上で電気的に接続されることで実装基板７０４が完成する。
FIG. 33A shows an electronic component 700 and a substrate on which the electronic component 700 is mounted (mounting substrate 70
33A shows a perspective view of electronic component 700 shown in FIG. 33A. Electronic component 700 shown in FIG. 33A has a memory device 720 inside a mold 711. Parts of the electronic component 700 are omitted in FIG. 33A to show the inside of the electronic component 700. Electronic component 700 has lands 712 on the outside of mold 711. Lands 712 are electrically connected to electrode pads 713, and electrode pads 713 are electrically connected to memory device 720 by wires 714. Electronic component 700 is mounted on, for example, a printed circuit board 7
A plurality of such electronic components are combined and electrically connected on the printed circuit board 702 to complete the mounting board 704.
記憶装置７２０は、駆動回路層７２１と、記憶回路層７２２と、を有する。 The memory device 720 has a drive circuit layer 721 and a memory circuit layer 722.
図３３（Ｂ）に電子部品７３０の斜視図を示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔ
ｅｍ ｉｎ ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）の
一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポ
ーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、および複数の記憶
装置７２０が設けられている。
33B shows a perspective view of the electronic component 730. The electronic component 730 is a SiP (System in Package)
The electronic component 730 is an example of a multi-chip module (MCM) or a multi-chip module (MCM). The electronic component 730 has an interposer 731 provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and a plurality of memory devices 720 provided on the interposer 731.
電子部品７３０では、記憶装置７２０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗ
ｉｄｔｈ Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、Ｃ
ＰＵ、ＧＰＵ、ＦＰＧＡなどの集積回路（半導体装置）を用いることができる。
In the electronic component 730, the storage device 720 is replaced with a high bandwidth memory (HBM).
The semiconductor device 735 is used as a C
An integrated circuit (semiconductor device) such as a PU, GPU, or FPGA can be used.
パッケージ基板７３２は、セラミック基板、プラスチック基板、ガラスエポキシ基板な
どを用いることができる。インターポーザ７３１は、シリコンインターポーザ、樹脂イン
ターポーザなどを用いることができる。
The package substrate 732 may be a ceramic substrate, a plastic substrate, a glass epoxy substrate, etc. The interposer 731 may be a silicon interposer, a resin interposer, etc.
インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電
気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、イン
ターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７
３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポ
ーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３
１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的
に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（
Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を用いることも出来る。
The interposer 731 has a plurality of wirings and functions to electrically connect a plurality of integrated circuits with different terminal pitches. The plurality of wirings are provided in a single layer or in multiple layers. The interposer 731 also functions to connect the integrated circuits provided on the interposer 731 to the package substrate 7.
32. For these reasons, the interposer is sometimes called a "rewiring substrate" or an "intermediate substrate."
In some cases, a through electrode is provided in the silicon interposer 731, and the through electrode is used to electrically connect the integrated circuit to the package substrate 732. In addition, in the silicon interposer, a TSV (
Through Silicon Via) can also be used.
インターポーザ７３１としてシリコンインターポーザを用いることが好ましい。シリコ
ンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製
することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行な
うことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
It is preferable to use a silicon interposer as the interposer 731. Since a silicon interposer does not require an active element, it can be manufactured at a lower cost than an integrated circuit. On the other hand, since wiring formation on a silicon interposer can be performed using a semiconductor process, it is easy to form fine wiring that is difficult to form on a resin interposer.
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。
このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められ
る。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いるこ
とが好ましい。
In the HBM, a large number of wires must be connected to achieve a wide memory bandwidth.
For this reason, the interposer on which the HBM is mounted is required to have fine and high-density wiring, and therefore it is preferable to use a silicon interposer for the interposer on which the HBM is mounted.
また、シリコンインターポーザを用いたＳｉＰ、ＭＣＭなどでは、集積回路とインター
ポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポ
ーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコン
インターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を
横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポー
ザを用いることが好ましい。
Furthermore, in SiP, MCM, and the like that use silicon interposers, a decrease in reliability due to differences in the coefficient of expansion between the integrated circuit and the interposer is unlikely to occur. Furthermore, because the silicon interposer has a highly flat surface, poor connection between the integrated circuit mounted on the silicon interposer and the silicon interposer is unlikely to occur. In particular, it is preferable to use silicon interposers in 2.5D packages (2.5-dimensional packaging) in which multiple integrated circuits are arranged horizontally on an interposer.
また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンク
を設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好まし
い。例えば、本実施の形態に示す電子部品７３０では、記憶装置７２０と半導体装置７３
５の高さを揃えることが好ましい。
A heat sink (heat sink) may be provided on the electronic component 730. When a heat sink is provided, it is preferable to align the height of the integrated circuit provided on the interposer 731. For example, in the electronic component 730 shown in this embodiment, the memory device 720 and the semiconductor device 73
It is preferable to align the heights of the 5.
電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３
を設けてもよい。図３３（Ｂ）では、電極７３３を半田ボールで形成する例を示している
。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂ
ａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで
形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けるこ
とで、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。
In order to mount the electronic component 730 on another substrate, electrodes 733 are attached to the bottom of the package substrate 732.
33B shows an example in which the electrodes 733 are formed of solder balls. By providing solder balls in a matrix on the bottom of the package substrate 732, a BGA (B
The electrodes 733 may be formed of conductive pins. By providing conductive pins in a matrix on the bottom of the package substrate 732, PGA (Pin Grid Array) mounting can be realized.
電子部品７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実
装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ Ｐｉｎ Ｇｒｉｄ Ａｒ
ｒａｙ）、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ
Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）
、またはＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）などの
実装方法を用いることができる。
The electronic component 730 can be mounted on other substrates using various mounting methods, not limited to BGA and PGA. For example, SPGA (Staggered Pin Grid Arrangement)
ray), LGA (Land Grid Array), QFP (Quad Flat
Package), QFJ (Quad Flat J-leaded package)
, or QFN (Quad Flat Non-leaded package), or other mounting methods can be used.
以上、本実施の形態に示す構成、方法などは、本実施の形態に示す他の構成、方法、他
の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
The structures and methods described in this embodiment can be used in appropriate combination with other structures and methods described in this embodiment or structures and methods described in other embodiments.
（実施の形態７）
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例につい
て説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報
端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも
含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、
ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デ
スクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むも
のである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカ
ード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブ
ル記憶装置に適用される。図３４（Ａ）乃至図３４（Ｅ）にリムーバブル記憶装置の幾つ
かの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージン
グされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いら
れる。
Seventh Embodiment
In this embodiment, an application example of a memory device using the semiconductor device described in the above embodiment will be described. The semiconductor device described in the above embodiment can be applied to memory devices of various electronic devices (for example, information terminals, computers, smartphones, e-book readers, digital cameras (including video cameras), recording/playback devices, navigation systems, and the like).
Here, the term "computer" includes tablet computers, notebook computers, desktop computers, and large-scale computers such as server systems. The semiconductor devices described in the above embodiments are also applicable to various removable storage devices such as memory cards (e.g., SD cards), USB memories, and SSDs (solid-state drives). Figures 34A to 34E schematically show several configuration examples of removable storage devices. For example, the semiconductor devices described in the above embodiments are processed into packaged memory chips and used in various storage devices and removable memories.
図３４（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１
、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０
４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０
５、コントローラチップ１１０６が取り付けられている。メモリチップ１１０５などに先
の実施の形態に示す半導体装置を組み込むことができる。
34A is a schematic diagram of a USB memory. The USB memory 1100 is a housing 1101.
, a cap 1102, a USB connector 1103, and a substrate 1104.
4 is housed in a housing 1101. For example, the substrate 1104 includes a memory chip 110
5, and a controller chip 1106 are attached. The semiconductor device described in the above embodiment can be incorporated into the memory chip 1105 or the like.
図３４（Ｂ）はＳＤカードの外観の模式図であり、図３４（Ｃ）は、ＳＤカードの内部
構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基
板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１
１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。
基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の
容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設
けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メ
モリチップ１１１４のデータの読み出し、書き込みが可能となる。メモリチップ１１１４
などに先の実施の形態に示す半導体装置を組み込むことができる。
Fig. 34(B) is a schematic diagram of the external appearance of an SD card, and Fig. 34(C) is a schematic diagram of the internal structure of an SD card. The SD card 1110 has a housing 1111, a connector 1112, and a board 1113. The board 1113 is housed in the housing 1111. For example,
13 has a memory chip 1114 and a controller chip 1115 attached thereto.
By providing a memory chip 1114 on the back side of the substrate 1113, the capacity of the SD card 1110 can be increased. Also, a wireless chip with a wireless communication function may be provided on the substrate 1113. This makes it possible to read and write data from and to the memory chip 1114 through wireless communication between the host device and the SD card 1110. Memory chip 1114
The semiconductor device described in the above embodiment can be incorporated into such a device.
図３４（Ｄ）はＳＳＤの外観の模式図であり、図３４（Ｅ）は、ＳＳＤの内部構造の模
式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を
有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メ
モリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けら
れている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、
例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１
５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５
４などに先の実施の形態に示す半導体装置を組み込むことができる。
Fig. 34(D) is a schematic diagram of the external appearance of an SSD, and Fig. 34(E) is a schematic diagram of the internal structure of the SSD. SSD 1150 has a housing 1151, a connector 1152, and a board 1153. Board 1153 is housed in housing 1151. For example, memory chip 1154, memory chip 1155, and controller chip 1156 are attached to board 1153. Memory chip 1155 is a work memory for controller chip 1156,
For example, a DOSRAM chip may be used.
By providing the memory chip 115, the capacity of the SSD 1150 can be increased.
The semiconductor device described in the above embodiment can be incorporated into the semiconductor device 4 or the like.
以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記
載する他の実施の形態、他の実施例などと適宜組み合わせて実施することができる。
At least part of the structures, methods, and the like described in this embodiment mode can be implemented in appropriate combination with other embodiment modes and examples described in this specification.
（実施の形態８）
本発明の一態様に係る半導体装置は、ＣＰＵ、ＧＰＵなどのプロセッサ、またはチップ
に用いることができる。図３５（Ａ）乃至図３５（Ｈ）に、本発明の一態様に係るＣＰＵ
、ＧＰＵなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
Eighth Embodiment
The semiconductor device according to one embodiment of the present invention can be used in a processor such as a CPU or a GPU, or a chip.
Specific examples of electronic devices equipped with processors such as GPUs or chips are given below.
＜電子機器・システム＞
本発明の一態様に係るＧＰＵまたはチップは、様々な電子機器に搭載することができる
。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型またはノート型の
情報端末用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｇｅ：電子
看板）、パチンコ機などの大型ゲーム機、などの比較的大きな画面を備える電子機器の他
、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、電子ブックリーダ
ー、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。ま
た、本発明の一態様に係るＧＰＵまたはチップを電子機器に設けることにより、電子機器
に人工知能を搭載することができる。
<Electronic devices and systems>
A GPU or chip according to one embodiment of the present invention can be mounted in various electronic devices. Examples of such electronic devices include electronic devices with relatively large screens, such as television sets, monitors for desktop or notebook information terminals, digital signage, and large game machines such as pachinko machines, as well as digital cameras, digital video cameras, digital photo frames, e-book readers, mobile phones, portable game machines, personal digital assistants, and audio playback devices. Furthermore, by providing an electronic device with a GPU or chip according to one embodiment of the present invention, it is possible to provide the electronic device with artificial intelligence.
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信す
ることで、表示部で映像、情報等の表示を行うことができる。また、電子機器がアンテナ
及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
The electronic device of one embodiment of the present invention may include an antenna. By receiving a signal through the antenna, images, information, and the like can be displayed on a display portion. When the electronic device includes an antenna and a secondary battery, the antenna may be used for contactless power transmission.
本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転
数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力
、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を
有していてもよい。
An electronic device according to one embodiment of the present invention may have a sensor (including a function for measuring force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared rays).
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報
（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレ
ンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行
する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す
機能等を有することができる。図３５（Ａ）乃至図３５（Ｈ）に、電子機器の例を示す。
An electronic device of one embodiment of the present invention can have various functions. For example, it can have a function of displaying various information (still images, videos, text images, etc.) on a display portion, a touch panel function, a function of displaying a calendar, date, time, etc., a function of executing various software (programs), a wireless communication function, a function of reading programs or data recorded on a recording medium, etc. Examples of electronic devices are shown in FIGS. 35A to 35H.
［情報端末］
図３５（Ａ）には、情報端末の一種である携帯電話（スマートフォン）が図示されてい
る。情報端末５１００は、筐体５１０１と、表示部５１０２と、を有しており、入力用イ
ンターフェースとして、タッチパネルが表示部５１０２に備えられ、ボタンが筐体５１０
１に備えられている。
[Information terminal]
35A illustrates a mobile phone (smartphone) that is a type of information terminal. The information terminal 5100 includes a housing 5101 and a display portion 5102. The display portion 5102 is provided with a touch panel as an input interface, and buttons are provided on the housing 510.
It is provided in 1.
情報端末５１００は、本発明の一態様のチップを適用することで、人工知能を利用した
アプリケーションを実行することができる。人工知能を利用したアプリケーションとして
は、例えば、会話を認識してその会話内容を表示部５１０２に表示するアプリケーション
、表示部５１０２に備えるタッチパネルに対してユーザが入力した文字、図形などを認識
して、表示部５１０２に表示するアプリケーション、指紋、声紋などの生体認証を行うア
プリケーションなどが挙げられる。
By applying the chip of one embodiment of the present invention, the information terminal 5100 can execute applications using artificial intelligence. Examples of applications using artificial intelligence include an application that recognizes a conversation and displays the conversation content on the display portion 5102, an application that recognizes characters, figures, or the like input by a user to a touch panel included in the display portion 5102 and displays the characters, figures, or the like on the display portion 5102, and an application that performs biometric authentication such as fingerprint or voiceprint authentication.
図３５（Ｂ）には、ノート型情報端末５２００が図示されている。ノート型情報端末５
２００は、情報端末の本体５２０１と、表示部５２０２と、キーボード５２０３と、を有
する。
FIG. 35B shows a notebook information terminal 5200.
The information terminal 200 includes a main body 5201 , a display unit 5202 , and a keyboard 5203 .
ノート型情報端末５２００は、先述した情報端末５１００と同様に、本発明の一態様の
チップを適用することで、人工知能を利用したアプリケーションを実行することができる
。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章
添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、ノート型情報端
末５２００を用いることで、新規の人工知能の開発を行うことができる。
The notebook information terminal 5200 can execute applications using artificial intelligence by applying a chip of one embodiment of the present invention, similar to the information terminal 5100 described above. Examples of applications using artificial intelligence include design support software, text correction software, and automatic menu generation software. Furthermore, new artificial intelligence can be developed by using the notebook information terminal 5200.
なお、上述では、電子機器としてスマートフォン、およびノート型情報端末を例として
、それぞれ図３５（Ａ）、図３５（Ｂ）に図示したが、スマートフォン、およびノート型
情報端末以外の情報端末を適用することができる。スマートフォン、およびノート型情報
端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａ
ｓｓｉｓｔａｎｔ）、デスクトップ型情報端末、ワークステーションなどが挙げられる。
In the above description, a smartphone and a notebook type information terminal are illustrated as examples of electronic devices in FIGS. 35(A) and 35(B), respectively, but information terminals other than smartphones and notebook type information terminals can also be applied. Examples of information terminals other than smartphones and notebook type information terminals include PDAs (Personal Digital Assistants).
Examples of such a computer include a desktop information terminal, a workstation, and the like.
［ゲーム機］
図３５（Ｃ）は、ゲーム機の一例である携帯ゲーム機５３００を示している。携帯ゲー
ム機５３００は、筐体５３０１、筐体５３０２、筐体５３０３、表示部５３０４、接続部
５３０５、操作キー５３０６等を有する。筐体５３０２、および筐体５３０３は、筐体５
３０１から取り外すことが可能である。筐体５３０１に設けられている接続部５３０５を
別の筐体（図示せず）に取り付けることで、表示部５３０４に出力される映像を、別の映
像機器（図示せず）に出力することができる。このとき、筐体５３０２、および筐体５３
０３は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが
同時にゲームを行うことができる。筐体５３０１、筐体５３０２、および筐体５３０３の
基板に設けられているチップなどに先の実施の形態に示すチップを組み込むことができる
。
[Game consoles]
35C shows a portable game machine 5300, which is an example of a game machine. The portable game machine 5300 includes a housing 5301, a housing 5302, a housing 5303, a display portion 5304, a connection portion 5305, operation keys 5306, and the like. The housing 5302 and the housing 5303 are
By attaching the connector 5305 provided on the housing 5301 to another housing (not shown), the image displayed on the display portion 5304 can be output to another video device (not shown).
Each of the housings 5301, 5302, and 5303 can function as an operation unit. This allows multiple players to play the game at the same time. The chip described in the above embodiment can be incorporated into a chip provided on a substrate of the housing 5301, the housing 5302, or the housing 5303.
また、図３５（Ｄ）は、ゲーム機の一例である据え置き型ゲーム機５４００を示してい
る。据え置き型ゲーム機５４００には、無線または有線でコントローラ５４０２が接続さ
れている。
35D shows a stationary game machine 5400, which is an example of a game machine. A controller 5402 is connected to the stationary game machine 5400 wirelessly or via a wire.
携帯ゲーム機５３００、据え置き型ゲーム機５４００などのゲーム機に本発明の一態様
のＧＰＵまたはチップを適用することによって、低消費電力のゲーム機を実現することが
できる。また、低消費電力により、回路からの発熱を低減することができるため、発熱に
よるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
A game machine with low power consumption can be realized by applying the GPU or chip of one embodiment of the present invention to a game machine such as the portable game machine 5300 or the stationary game machine 5400. Furthermore, low power consumption can reduce heat generation from a circuit, thereby reducing the influence of heat on the circuit itself, peripheral circuits, and modules.
更に、携帯ゲーム機５３００に本発明の一態様のＧＰＵまたはチップを適用することに
よって、人工知能を有する携帯ゲーム機５３００を実現することができる。
Furthermore, by applying the GPU or chip of one embodiment of the present invention to the portable game console 5300, the portable game console 5300 can have artificial intelligence.
本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの
表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５３０
０に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能にな
る。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場す
る人物の言動が変化するといった表現が可能となる。
Originally, the progression of a game, the behavior of creatures appearing in the game, and the phenomena occurring in the game are determined by the program that the game has.
By applying artificial intelligence to 0, it becomes possible to express things that are not limited to game programs. For example, it becomes possible to express things such as changes in the questions asked by the player, the game's progress, the time of day, and the words and actions of characters appearing in the game.
また、携帯ゲーム機５３００で複数のプレイヤーが必要なゲームを行う場合、人工知能
によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能に
よるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
Furthermore, when playing a game requiring multiple players on the portable game console 5300, the game players can be personified using artificial intelligence, so that the game can be played by one person by making the opponent a game player based on artificial intelligence.
図３５（Ｃ）、図３５（Ｄ）では、ゲーム機の一例として携帯ゲーム機、および据え置
き型ゲーム機を図示しているが、本発明の一態様のＧＰＵまたはチップを適用するゲーム
機はこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用するゲーム機とし
ては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム
機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
35(C) and 35(D) illustrate a portable game machine and a stationary game machine as examples of game machines, but game machines to which the GPU or chip of one embodiment of the present invention is applied are not limited to these. Examples of game machines to which the GPU or chip of one embodiment of the present invention is applied include arcade game machines installed in entertainment facilities (game centers, amusement parks, etc.) and pitching machines for batting practice installed in sports facilities.
［大型コンピュータ］
本発明の一態様のＧＰＵまたはチップは、大型コンピュータに適用することができる。
[Mainframe computers]
The GPU or chip of one aspect of the present invention can be applied to a large computer.
図３５（Ｅ）は、大型コンピュータの一例である、スーパーコンピュータ５５００を示
す図である。図３５（Ｆ）は、スーパーコンピュータ５５００が有するラックマウント型
の計算機５５０２を示す図である。
Fig. 35(E) is a diagram showing a supercomputer 5500, which is an example of a large computer. Fig. 35(F) is a diagram showing a rack-mounted computer 5502 included in the supercomputer 5500.
スーパーコンピュータ５５００は、ラック５５０１と、複数のラックマウント型の計算
機５５０２と、を有する。なお、複数の計算機５５０２は、ラック５５０１に格納されて
いる。また、計算機５５０２には、複数の基板５５０４が設けられ、当該基板上に上記実
施の形態で説明したＧＰＵまたはチップを搭載することができる。
The supercomputer 5500 includes a rack 5501 and a plurality of rack-mounted computers 5502. The plurality of computers 5502 are stored in the rack 5501. The computer 5502 is provided with a plurality of boards 5504, and the GPU or chip described in the above embodiment can be mounted on the boards.
スーパーコンピュータ５５００は、主に科学技術計算に利用される大型コンピュータで
ある。科学技術計算では、膨大な演算を高速に処理する必要があるため、消費電力が高く
、チップの発熱が大きい。スーパーコンピュータ５５００に本発明の一態様のＧＰＵまた
はチップを適用することによって、低消費電力のスーパーコンピュータを実現することが
できる。また、低消費電力により、回路からの発熱を低減することができるため、発熱に
よるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
The supercomputer 5500 is a large-scale computer mainly used for scientific and technological calculations. Scientific and technological calculations require high-speed processing of enormous amounts of calculations, resulting in high power consumption and large amounts of heat generated by the chip. By applying a GPU or chip according to one embodiment of the present invention to the supercomputer 5500, a supercomputer with low power consumption can be realized. Furthermore, low power consumption can reduce heat generation from circuits, thereby reducing the impact of heat generation on the circuits themselves, peripheral circuits, and modules.
図３５（Ｅ）、図３５（Ｆ）では、大型コンピュータの一例としてスーパーコンピュー
タを図示しているが、本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータ
はこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用する大型コンピュー
タとしては、例えば、サービスを提供するコンピュータ（サーバー）、大型汎用コンピュ
ータ（メインフレーム）などが挙げられる。
35(E) and 35(F) illustrate a supercomputer as an example of a mainframe computer, but the mainframe computer to which the GPU or chip of one embodiment of the present invention is applied is not limited to this. Examples of mainframe computers to which the GPU or chip of one embodiment of the present invention is applied include computers that provide services (servers), large general-purpose computers (mainframes), and the like.
［移動体］
本発明の一態様のＧＰＵまたはチップは、移動体である自動車、および自動車の運転席
周辺に適用することができる。
[Mobile object]
The GPU or chip according to one embodiment of the present invention can be applied to automobiles, which are moving objects, and to the area around the driver's seat of an automobile.
図３５（Ｇ）は、移動体の一例である自動車の室内におけるフロントガラス周辺を示す
図である。図３５（Ｇ）では、ダッシュボードに取り付けられた表示パネル５７０１、表
示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０
４を図示している。
35G is a diagram showing the area around the windshield in the interior of an automobile, which is an example of a moving body. In FIG. 35G, in addition to a display panel 5701, a display panel 5702, and a display panel 5703 attached to the dashboard, a display panel 5704 attached to a pillar is also shown.
4 is shown.
表示パネル５７０１乃至表示パネル５７０３は、スピードメーター、タコメーター、走
行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供す
ることができる。また、表示パネルに表示される表示項目、レイアウトなどは、ユーザの
好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パ
ネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
The display panels 5701 to 5703 can provide various information by displaying a speedometer, a tachometer, a mileage, a fuel gauge, a gear state, air conditioning settings, etc. In addition, the display items and layouts displayed on the display panels can be changed as appropriate to suit the user's preferences, thereby improving the design. The display panels 5701 to 5703 can also be used as lighting devices.
表示パネル５７０４には、自動車に設けられた撮像装置（図示しない。）からの映像を
映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわ
ち、自動車の外側に設けられた撮像装置からの画像を表示することによって、死角を補い
、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって
、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置
として用いることもできる。
The display panel 5704 can display an image from an imaging device (not shown) installed in the vehicle to complement the view (blind spot) blocked by the pillar. That is, by displaying an image from an imaging device installed outside the vehicle, the blind spot can be complemented and safety can be improved. Furthermore, by displaying an image that complements the invisible part, safety can be confirmed more naturally and without discomfort. The display panel 5704 can also be used as a lighting device.
本発明の一態様のＧＰＵまたはチップは人工知能の構成要素として適用できるため、例
えば、当該チップを自動車の自動運転システムに用いることができる。また、当該チップ
を道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７０１乃
至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成としてもよい
。
Since the GPU or chip of one embodiment of the present invention can be used as a component of artificial intelligence, the chip can be used, for example, in an automatic driving system for automobiles. The chip can also be used in a system that provides road guidance, hazard prediction, etc. The display panels 5701 to 5704 may be configured to display information such as road guidance and hazard prediction.
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車
に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプタ
ー、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移
動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与すること
ができる。
Although an automobile is described above as an example of a moving object, the moving object is not limited to an automobile. For example, moving objects may include trains, monorails, ships, and flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, and rockets). The chip of one embodiment of the present invention can be applied to these moving objects to provide a system using artificial intelligence.
［電化製品］
図３５（Ｈ）は、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷
凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有す
る。
[electric appliances]
35H shows an electric refrigerator-freezer 5800, which is an example of an electric appliance. The electric refrigerator-freezer 5800 includes a housing 5801, a refrigerator door 5802, a freezer door 5803, and the like.
電気冷凍冷蔵庫５８００に本発明の一態様のチップを適用することによって、人工知能
を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによ
って電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食
材の消費期限などを基に献立を自動生成する機能、電気冷凍冷蔵庫５８００に保存されて
いる食材に合わせた温度に自動的に調節する機能などを有することができる。
The electric refrigerator-freezer 5800 having artificial intelligence can be realized by applying the chip of one embodiment of the present invention to the electric refrigerator-freezer 5800. By using artificial intelligence, the electric refrigerator-freezer 5800 can have a function of automatically generating a menu based on ingredients stored in the electric refrigerator-freezer 5800, expiration dates of the ingredients, and the like, a function of automatically adjusting the temperature to match the ingredients stored in the electric refrigerator-freezer 5800, and the like.
電化製品の一例として電気冷凍冷蔵庫について説明したが、その他の電化製品としては
、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォ
ーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオ
ビジュアル機器などが挙げられる。
Although an electric refrigerator-freezer has been described as an example of an electrical appliance, other electrical appliances include, for example, vacuum cleaners, microwave ovens, electric ovens, rice cookers, water heaters, induction cookers, water dispensers, heating and cooling appliances including air conditioners, washing machines, dryers, and audiovisual equipment.
本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果
などは、他の電子機器の記載と適宜組み合わせることができる。
The electronic devices, functions of the electronic devices, application examples of artificial intelligence, and effects thereof described in this embodiment can be appropriately combined with descriptions of other electronic devices.
以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記
載する他の実施の形態、他の実施例などと適宜組み合わせて実施することができる。
At least part of the structures, methods, and the like described in this embodiment mode can be implemented in appropriate combination with other embodiment modes and examples described in this specification.
１００ 容量素子
１１０ 導電体
１１２ 導電体
１１５ 導電体
１２０ 導電体
１２５ 導電体
１３０ 絶縁体
１４０ 導電体
１４２ 絶縁体
１４５ 絶縁体
１５０ 絶縁体
１５２ 絶縁体
１５３ 導電体
１５４ 絶縁体
１５６ 絶縁体
２００ トランジスタ
２００ａ トランジスタ
２００ｂ トランジスタ
２０５ 導電体
２０５ａ 導電体
２０５ｂ 導電体
２１０ 絶縁体
２１２ 絶縁体
２１４ 絶縁体
２１６ 絶縁体
２１７ 絶縁体
２１８ 導電体
２２２ 絶縁体
２２４ 絶縁体
２２４Ａ 絶縁膜
２３０ 酸化物
２３０ａ 酸化物
２３０Ａ 酸化膜
２３０ｂ 酸化物
２３０Ｂ 酸化膜
２３０ｂａ 領域
２３０ｂｂ 領域
２３０ｂｃ 領域
２４０ 導電体
２４０ａ 導電体
２４０ｂ 導電体
２４１ 絶縁体
２４１ａ 絶縁体
２４１ｂ 絶縁体
２４２ 導電体
２４２ａ 導電体
２４２Ａ 導電膜
２４２ｂ 導電体
２４２Ｂ 導電層
２４２ｃ 導電体
２４３ 酸化物
２４３ａ 酸化物
２４３ｂ 酸化物
２４６ 導電体
２４６ａ 導電体
２４６ｂ 導電体
２５０ 絶縁体
２５０ａ 絶縁体
２５０Ａ 絶縁膜
２５０ｂ 絶縁体
２５２ 絶縁体
２５２Ａ 絶縁膜
２５４ 絶縁体
２５４Ａ 絶縁膜
２６０ 導電体
２６０ａ 導電体
２６０ｂ 導電体
２６５ 封止部
２７１ 絶縁体
２７１ａ 絶縁体
２７１Ａ 絶縁膜
２７１ｂ 絶縁体
２７１Ｂ 絶縁層
２７１ｃ 絶縁体
２７４ 絶縁体
２７５ 絶縁体
２８０ 絶縁体
２８２ 絶縁体
２８３ 絶縁体
２８５ 絶縁体
２９０ メモリデバイス
２９２ 容量デバイス
２９２ａ 容量デバイス
２９２ｂ 容量デバイス
２９４ 導電体
２９４ａ 導電体
２９４ｂ 導電体
３００ トランジスタ
３１１ 基板
３１３ 半導体領域
３１４ａ 低抵抗領域
３１４ｂ 低抵抗領域
３１５ 絶縁体
３１６ 導電体
３２０ 絶縁体
３２２ 絶縁体
３２４ 絶縁体
３２６ 絶縁体
３２８ 導電体
３３０ 導電体
３５０ 絶縁体
３５２ 絶縁体
３５４ 絶縁体
３５６ 導電体
４００ 開口領域
５００ 半導体装置
６００ 半導体装置
６０１ 半導体装置
６１０ セルアレイ
６１０＿ｎ セルアレイ
６１０＿１ セルアレイ
７００ 電子部品
７０２ プリント基板
７０４ 実装基板
７１１ モールド
７１２ ランド
７１３ 電極パッド
７１４ ワイヤ
７２０ 記憶装置
７２１ 駆動回路層
７２２ 記憶回路層
７３０ 電子部品
７３１ インターポーザ
７３２ パッケージ基板
７３３ 電極
７３５ 半導体装置
１００１ 配線
１００２ 配線
１００３ 配線
１００４ 配線
１００５ 配線
１００６ 配線
１１００ ＵＳＢメモリ
１１０１ 筐体
１１０２ キャップ
１１０３ ＵＳＢコネクタ
１１０４ 基板
１１０５ メモリチップ
１１０６ コントローラチップ
１１１０ ＳＤカード
１１１１ 筐体
１１１２ コネクタ
１１１３ 基板
１１１４ メモリチップ
１１１５ コントローラチップ
１１５０ ＳＳＤ
１１５１ 筐体
１１５２ コネクタ
１１５３ 基板
１１５４ メモリチップ
１１５５ メモリチップ
１１５６ コントローラチップ
１２００ チップ
１２０１ パッケージ基板
１２０２ バンプ
１２０３ マザーボード
１２０４ ＧＰＵモジュール
１２１１ ＣＰＵ
１２１２ ＧＰＵ
１２１３ アナログ演算部
１２１４ メモリコントローラ
１２１５ インターフェース
１２１６ ネットワーク回路
１２２１ ＤＲＡＭ
１２２２ フラッシュメモリ
１４００ 記憶装置
１４１１ 周辺回路
１４２０ 行回路
１４３０ 列回路
１４４０ 出力回路
１４６０ コントロールロジック回路
１４７０ メモリセルアレイ
１４７１ メモリセル
１４７２ メモリセル
１４７３ メモリセル
１４７４ メモリセル
１４７５ メモリセル
１４７６ メモリセル
１４７７ メモリセル
１４７８ メモリセル
２７００ 製造装置
２７０１ 大気側基板供給室
２７０２ 大気側基板搬送室
２７０３ａ ロードロック室
２７０３ｂ アンロードロック室
２７０４ 搬送室
２７０６ａ チャンバー
２７０６ｂ チャンバー
２７０６ｃ チャンバー
２７０６ｄ チャンバー
２７６１ カセットポート
２７６２ アライメントポート
２７６３ａ 搬送ロボット
２７６３ｂ 搬送ロボット
２８０１ ガス供給源
２８０２ バルブ
２８０３ 高周波発生器
２８０４ 導波管
２８０５ モード変換器
２８０６ ガス管
２８０７ 導波管
２８０８ スロットアンテナ板
２８０９ 誘電体板
２８１０ 高密度プラズマ
２８１１ 基板
２８１１＿ｎ 基板
２８１１＿ｎ－１ 基板
２８１１＿ｎ－２ 基板
２８１１＿１ 基板
２８１１＿２ 基板
２８１１＿３ 基板
２８１２ 基板ホルダ
２８１３ 加熱機構
２８１５ マッチングボックス
２８１６ 高周波電源
２８１７ 真空ポンプ
２８１８ バルブ
２８１９ 排気口
２８２０ ランプ
２８２１ ガス供給源
２８２２ バルブ
２８２３ ガス導入口
２８２４ 基板
２８２５ 基板ホルダ
２８２６ 加熱機構
２８２８ 真空ポンプ
２８２９ バルブ
２８３０ 排気口
２９００ マイクロ波処理装置
２９０１ 石英管
２９０２ 基板ホルダ
２９０３ 加熱手段
５１００ 情報端末
５１０１ 筐体
５１０２ 表示部
５２００ ノート型情報端末
５２０１ 本体
５２０２ 表示部
５２０３ キーボード
５３００ 携帯ゲーム機
５３０１ 筐体
５３０２ 筐体
５３０３ 筐体
５３０４ 表示部
５３０５ 接続部
５３０６ 操作キー
５４００ 型ゲーム機
５４０２ コントローラ
５５００ スーパーコンピュータ
５５０１ ラック
５５０２ 計算機
５５０４ 基板
５７０１ 表示パネル
５７０２ 表示パネル
５７０３ 表示パネル
５７０４ 表示パネル
５８００ 電気冷凍冷蔵庫
５８０１ 筐体
５８０２ 冷蔵室用扉
５８０３ 冷凍室用扉
100 Capacitor element 110 Conductor 112 Conductor 115 Conductor 120 Conductor 125 Conductor 130 Insulator 140 Conductor 142 Insulator 145 Insulator 150 Insulator 152 Insulator 153 Conductor 154 Insulator 156 Insulator 200 Transistor 200a Transistor 200b Transistor 205 Conductor 205a Conductor 205b Conductor 210 Insulator 212 Insulator 214 Insulator 216 Insulator 217 Insulator 218 Conductor 222 Insulator 224 Insulator 224A Insulator 230 Oxide 230a Oxide 230A Oxide film 230b Oxide 230B Oxide film 230ba Region 230bb Region 230bc Region 240 Conductor 240a Conductor 240b Conductor 241 Insulator 241a Insulator 241b Insulator 242 Conductor 242a Conductor 242A Conductive film 242b Conductor 242B Conductive layer 242c Conductor 243 Oxide 243a Oxide 243b Oxide 246 Conductor 246a Conductor 246b Conductor 250 Insulator 250a Insulator 250A Insulator film 250b Insulator 252 Insulator 252A Insulator film 254 Insulator 254A Insulator film 260 Conductor 260a Conductor 260b Conductor 265 Sealing portion 271 Insulator 271a Insulator 271A Insulator film 271b Insulator 271B Insulator layer 271c Insulator 274 Insulator 275 Insulator 280 Insulator 282 Insulator 283 Insulator 285 Insulator 290 Memory device 292 Capacitive device 292a Capacitive device 292b Capacitive device 294 Conductor 294a Conductor 294b Conductor 300 Transistor 311 Substrate 313 Semiconductor region 314a Low resistance region 314b Low resistance region 315 Insulator 316 Conductor 320 Insulator 322 Insulator 324 Insulator 326 Insulator 328 Conductor 330 Conductor 350 Insulator 352 Insulator 354 Insulator 356 Conductor 400 Opening region 500 Semiconductor device 600 Semiconductor device 601 Semiconductor device 610 Cell array 610_n Cell array 610_1 Cell array 700 Electronic component 702 Printed circuit board 704 Mounting substrate 711 Mold 712 Land 713 Electrode pad 714 Wire 720 Memory device 721 Drive circuit layer 722 Memory circuit layer 730 Electronic component 731 Interposer 732 Package substrate 733 Electrode 735 Semiconductor device 1001 Wiring 1002 Wiring 1003 Wiring 1004 Wiring 1005 Wiring 1006 Wiring 1100 USB memory 1101 Housing 1102 Cap 1103 USB connector 1104 Substrate 1105 Memory chip 1106 Controller chip 1110 SD card 1111 Housing 1112 Connector 1113 Substrate 1114 Memory chip 1115 Controller chip 1150 SSD
1151 Housing 1152 Connector 1153 Board 1154 Memory chip 1155 Memory chip 1156 Controller chip 1200 Chip 1201 Package board 1202 Bump 1203 Motherboard 1204 GPU module 1211 CPU
1212 GPU
1213 Analog arithmetic unit 1214 Memory controller 1215 Interface 1216 Network circuit 1221 DRAM
1222 Flash memory 1400 Storage device 1411 Peripheral circuit 1420 Row circuit 1430 Column circuit 1440 Output circuit 1460 Control logic circuit 1470 Memory cell array 1471 Memory cell 1472 Memory cell 1473 Memory cell 1474 Memory cell 1475 Memory cell 1476 Memory cell 1477 Memory cell 1478 Memory cell 2700 Manufacturing apparatus 2701 Atmospheric side substrate supply chamber 2702 Atmospheric side substrate transfer chamber 2703a Load lock chamber 2703b Unload lock chamber 2704 Transfer chamber 2706a Chamber 2706b Chamber 2706c Chamber 2706d Chamber 2761 Cassette port 2762 Alignment port 2763a Transfer robot 2763b Transfer robot 2801 Gas supply source 2802 Valve 2803 High frequency generator 2804 Waveguide 2805 Mode converter 2806 Gas pipe 2807 Waveguide 2808 Slot antenna plate 2809 Dielectric plate 2810 High density plasma 2811 Substrate 2811_n Substrate 2811_n-1 Substrate 2811_n-2 Substrate 2811_1 Substrate 2811_2 Substrate 2811_3 Substrate 2812 Substrate holder 2813 Heating mechanism 2815 Matching box 2816 High frequency power supply 2817 Vacuum pump 2818 Valve 2819 Exhaust port 2820 Lamp 2821 Gas supply source 2822 Valve 2823 Gas inlet 2824 Substrate 2825 Substrate holder 2826 Heating mechanism 2828 Vacuum pump 2829 Valve 2830 Exhaust port 2900 Microwave processing unit 2901 Quartz tube 2902 Substrate holder 2903 Heating means 5100 Information terminal 5101 Housing 5102 Display unit 5200 Notebook type information terminal 5201 Main body 5202 Display unit 5203 Keyboard 5300 Portable game machine 5301 Housing 5302 Housing 5303 Housing 5304 Display unit 5305 Connection unit 5306 Operation keys 5400 Type game machine 5402 Controller 5500 Supercomputer 5501 Rack 5502 Computer 5504 Substrate 5701 Display panel 5702 Display panel 5703 Display panel 5704 Display panel 5800 Electric refrigerator-freezer 5801 Housing 5802 Refrigerator compartment door 5803 Freezer compartment door
Claims (3)
前記第１の絶縁体の上方に位置する領域を有する第２の絶縁体と、a second insulator having a region located above the first insulator;
前記第２の絶縁体の側面に接する領域と、前記第１の絶縁体の上面に接する領域を有する第１の導電体と、a first conductor having a region in contact with a side surface of the second insulator and a region in contact with a top surface of the first insulator;
前記第１の導電体の上方に位置する領域を有する第３の絶縁体と、a third insulator having a region located above the first conductor;
前記第３の絶縁体の上方に位置する領域を有する酸化物と、an oxide having a region overlying the third insulator;
前記酸化物の上方に位置する領域を有する第２の導電体および第３の導電体と、a second conductor and a third conductor having regions overlying the oxide;
前記酸化物の上方に位置する領域を有する第４の絶縁体と、a fourth insulator having a region overlying the oxide;
前記第３の絶縁体の上方に位置する領域を有する第４の導電体と、a fourth conductor having a region located above the third insulator;
前記第２の導電体の上方に位置する領域を有する第５の絶縁体と、a fifth insulator having a region located above the second conductor;
前記第３の導電体の上方に位置する領域を有する第６の絶縁体と、a sixth insulator having a region located above the third conductor;
前記第３の絶縁体の上面に接する領域と、前記酸化物の側面に接する領域と、前記第５の絶縁体の上面に接する領域と、前記第６の上面に接する領域と、を有する第７の絶縁体と、a seventh insulator having a region in contact with the top surface of the third insulator, a region in contact with a side surface of the oxide, a region in contact with the top surface of the fifth insulator, and a region in contact with the top surface of the sixth insulator;
前記第７の絶縁体の上方に位置する領域を有する第８の絶縁体と、an eighth insulator having a region located above the seventh insulator;
前記第８の絶縁体の上方に位置する領域を有する第９の絶縁体と、a ninth insulator having a region located above the eighth insulator;
前記第１の絶縁体の上面に接する領域と、前記第２の絶縁体の側面に接する領域と、前記７の絶縁体の側面に接する領域と、前記８の絶縁体の側面に接する領域と、前記第９の絶縁体の上面に接する領域と、を有する第１０の絶縁体と、を有し、a tenth insulator having a region in contact with the top surface of the first insulator, a region in contact with a side surface of the second insulator, a region in contact with a side surface of the seventh insulator, a region in contact with a side surface of the eighth insulator, and a region in contact with the top surface of the ninth insulator;
前記第１０の絶縁体の上方に位置する領域を有する第１１の絶縁体と、an eleventh insulator having a region located above the tenth insulator;
前記第１１の絶縁体の上方に位置する領域を有する第５の導電体と、a fifth conductor having a region located above the eleventh insulator;
前記第１１の絶縁体の上方に位置する領域を有する第６の導電体と、を有し、a sixth conductor having a region located above the eleventh insulator;
前記第５の導電体は、前記第８の絶縁体に形成された第１の開口部を介して前記第２の導電体と電気的に接続し、the fifth conductor is electrically connected to the second conductor through a first opening formed in the eighth insulator;
前記第６の導電体は、前記第８の絶縁体に形成された第２の開口部を介して前記第３の導電体と電気的に接続する、半導体装置。the sixth conductor is electrically connected to the third conductor through a second opening formed in the eighth insulator.
前記酸化物は、インジウム酸化物を有する、半導体装置。The semiconductor device, wherein the oxide comprises indium oxide.
前記第１の絶縁体、前記第５の絶縁体、前記第６の絶縁体、前記第７の絶縁体、前記第９の絶縁体、および前記第１１の絶縁体の少なくとも一は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子または銅原子の少なくとも一の拡散を抑制する機能を有する、半導体装置。At least one of the first insulator, the fifth insulator, the sixth insulator, the seventh insulator, the ninth insulator, and the eleventh insulator has a function of suppressing diffusion of at least one of hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules, and copper atoms.
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