JP7794539B2 - 命令生成方法、演算処理装置、命令生成装置及びプログラム - Google Patents
命令生成方法、演算処理装置、命令生成装置及びプログラムInfo
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Description
30 主記憶装置
40 補助記憶装置
50 ネットワークインタフェース
60 デバイスインタフェース
70 バス
100 演算処理装置
200 ボード
300 ホスト
400 情報処理装置
500、500A コンパイラ
600 通信ネットワーク
710、720 外部装置
BLK1 第1階層ブロック
BLK2 第2階層ブロック
BLK3 第3階層ブロック
EX1、EX2 演算器
HOSTM ホストメモリ
MEM1、MEM2、MEM3、MEM4 メモリ
OPU 演算ユニット
Claims (26)
- 複数の第2ブロックを有し、前記複数の第2ブロックの各々が複数の第1ブロックと少なくとも1つの第2メモリとを含み、前記複数の第1ブロックの各々が少なくとも1つの演算器と少なくとも1つの第1メモリとを含む演算処理装置に実行させる命令列を生成する命令生成方法であって、
少なくとも1つのプロセッサにより、並列での第1データ転送、並列での第2データ転送、並列での第3データ転送又は並列での第4データ転送の少なくとも1つを前記演算処理装置に実行させる前記命令列を生成し、
前記第1データ転送の転送元は、前記複数の第1ブロックのうちの1以上の第1ブロックであり、前記第1データ転送の転送先は、前記複数の第1ブロックのうちの1以上の第1ブロックであり、
前記第2データ転送の転送元は、前記複数の第1ブロックのうちの1以上の第1ブロックであり、前記第2データ転送の転送先は、前記複数の第2ブロックのうちの1以上の第2ブロックであり、
前記第3データ転送の転送元は、前記複数の第2ブロックのうちの1以上の第2ブロックであり、前記第3データ転送の転送先は、前記複数の第1ブロックのうちの1以上の第1ブロックであり、
前記第4データ転送の転送元は、前記複数の第2ブロックのうちの1以上の第2ブロックであり、前記第4データ転送の転送先は、前記複数の第2ブロックのうちの1以上の第2ブロックであり、
前記命令列の生成は、前記少なくとも1つのプロセッサにより、複数種のマルチキャスト命令から選択した少なくとも1つのマルチキャスト命令の組み合わせと実行順とを決定することを含む、
命令生成方法。 - 前記転送元及び前記転送先は、前記第1メモリのアドレス、前記第2メモリのアドレス、前記第1ブロックに含まれるレジスタの番号、前記第2ブロックに含まれるレジスタの番号、前記第1ブロックに含まれる演算ユニットの識別子、前記第1メモリの識別子、前記第2メモリの識別子、前記複数の第1ブロックの各々の識別子又は前記複数の第2ブロックの各々の識別子の少なくとも1つにより識別される、
請求項1に記載の命令生成方法。 - 前記第1データ転送、前記第2データ転送、前記第3データ転送及び前記第4データ転送のうちの並列に実行されるデータ転送の転送元の識別子は互いに同一であり、前記第1データ転送、前記第2データ転送、前記第3データ転送及び前記第4データ転送のうちの並列に実行されるデータ転送の転送先の識別子は互いに同一である、
請求項1又は請求項2に記載の命令生成方法。 - 前記複数の第2ブロックの各々に含まれる前記複数の第1ブロックの各々に第1識別子が割り当てられ、前記第1識別子は、前記複数の第1ブロックの各々で互いに異なり、前記複数の第2ブロック間で共通であり、
前記複数の第2ブロックの各々に第2識別子が割り当てられ、前記第2識別子は、前記複数の第2ブロックの各々で互いに異なる、
請求項1乃至請求項3のいずれか1項に記載の命令生成方法。 - 前記少なくとも1つのプロセッサにより、動的計画法に基づいて、前記少なくとも1つのマルチキャスト命令を選択する、
請求項1乃至請求項4のいずれか1項に記載の命令生成方法。 - 前記少なくとも1つのプロセッサにより、動的計画法に基づいて、前記組み合わせと実行順とを決定する、
請求項1乃至請求項5のいずれか1項に記載の命令生成方法。 - 前記少なくとも1つのプロセッサにより、前記組み合わせと実行順との決定後に別のデータ転送命令の組み合わせと実行順とを決定する、
請求項1乃至請求項6のいずれか1項に記載の命令生成方法。 - 前記少なくとも1つのマルチキャスト命令は、SIMDタイプのデータ転送命令である、
請求項1乃至請求項7のいずれか1項に記載の命令生成方法。 - 前記演算処理装置は、さらに、複数の第3ブロックを有し、前記複数の第3ブロックの各々は、前記複数の第2ブロックと少なくとも1つの第3メモリとを含み、
前記少なくとも1つのプロセッサにより、並列での第5データ転送、並列での第6データ転送又は並列での第7データ転送の少なくとも1つを前記演算処理装置に実行させる第2の命令列を生成し、
前記第5データ転送の転送元は、前記複数の第3ブロックのうちの1以上の第3ブロックであり、前記第5データ転送の転送先は、前記複数の第3ブロックのうちの1以上の第3ブロックであり、
前記第6データ転送の転送元は、前記複数の第2ブロックのうちの1以上の第2ブロックであり、前記第6データ転送の転送先は、前記複数の第3ブロックのうちの1以上の第3ブロックであり、
前記第7データ転送の転送元は、前記複数の第3ブロックのうちの1以上の第3ブロックであり、前記第7データ転送の転送先は、前記複数の第2ブロックのうちの1以上の第2ブロックである、
請求項1乃至請求項8のいずれか1項に記載の命令生成方法。 - 前記少なくとも1つのプロセッサにより、少なくとも1つのマルチキャスト命令を利用することにより、前記第2の命令列を生成する、
請求項9記載の命令生成方法。 - 前記第2の命令列の生成に用いられる前記少なくとも1つのマルチキャスト命令は、前記複数の第3ブロックの各々において同じ種類のデータ転送を並列に前記演算処理装置に実行させる命令である、
請求項10記載の命令生成方法。 - 前記演算処理装置は、前記複数の第2ブロックと少なくとも1つの第3メモリとを含む第3ブロックをさらに備え、
前記少なくとも1つのプロセッサにより、少なくとも第1マルチキャスト命令又は第2マルチキャスト命令の少なくとも1つを用いて第2の命令列を生成し、
前記第1マルチキャスト命令は、前記第3ブロックの前記複数の第2ブロックに含まれる1つの第2ブロックから前記第3ブロックの前記複数の第2ブロックに含まれる他の複数の第2ブロックへのデータ転送を前記演算処理装置に並列に実行させ、
前記第2マルチキャスト命令は、前記第3ブロックの前記複数の第2ブロックに含まれる少なくとも2つの第2ブロックから前記第3ブロックの前記複数の第2ブロックに含まれる他の複数の第2ブロックへのデータ転送を前記演算処理装置に並列に実行させる、
請求項1乃至請求項8のいずれか1項に記載の命令生成方法。 - 前記第1データ転送は、前記第2メモリを介した、前記複数の第1ブロックのうちの1以上の第1ブロックから前記複数の第1ブロックのうちの1以上の第1ブロックへのデータ転送を含む、
請求項1乃至請求項12のいずれか1項に記載の命令生成方法。 - 前記少なくとも1つのプロセッサにより、
データ転送経路に基づいてデータ転送を分類し、
前記分類の結果に基づいて前記命令列を生成する、
請求項1乃至請求項13のいずれか1項に記載の命令生成方法。 - 前記少なくとも1つのプロセッサにより、
前記分類ごとに前記命令列を生成する、
請求項14に記載の命令生成方法。 - 前記少なくとも1つのプロセッサにより、
前記第1データ転送、前記第2データ転送、前記第3データ転送又は前記第4データ転送の少なくとも1つに含まれる複数のデータ転送の少なくとも一部を無効にする情報を生成し、
生成した前記情報を含む前記命令列を生成する、
請求項1乃至請求項15のいずれか1項に記載の命令生成方法。 - 前記演算処理装置とは異なる装置であって、前記少なくとも1つのプロセッサを含む情報処理装置により、請求項1乃至請求項16のいずれか1項に記載の命令生成方法を実行して前記命令列を生成し、生成した前記命令列を前記演算処理装置に送信する、
命令生成方法。 - 複数の第2ブロックを有し、前記複数の第2ブロックの各々が複数の第1ブロックと少なくとも1つの第2メモリとを含み、前記複数の第1ブロックの各々が少なくとも1つの演算器と少なくとも1つの第1メモリとを含む演算処理装置であって、
請求項1乃至請求項17のいずれか1項に記載の命令生成方法によって生成された命令列を実行することで、並列での第1データ転送、並列での第2データ転送、並列での第3データ転送又は並列での第4データ転送の少なくとも1つを実行し、
前記第1データ転送の転送元は、前記複数の第1ブロックのうちの1以上の第1ブロックであり、前記第1データ転送の転送先は、前記複数の第1ブロックのうちの1以上の第1ブロックであり、
前記第2データ転送の転送元は、前記複数の第1ブロックのうちの1以上の第1ブロックであり、前記第2データ転送の転送先は、前記複数の第2ブロックのうちの1以上の第2ブロックであり、
前記第3データ転送の転送元は、前記複数の第2ブロックのうちの1以上の第2ブロックであり、前記第3データ転送の転送先は、前記複数の第1ブロックのうちの1以上の第1ブロックであり、
前記第4データ転送の転送元は、前記複数の第2ブロックのうちの1以上の第2ブロックであり、前記第4データ転送の転送先は、前記複数の第2ブロックのうちの1以上の第2ブロックである、
演算処理装置。 - 複数の第2ブロックを有し、前記複数の第2ブロックの各々が複数の第1ブロックを含む演算処理装置に実行させる命令列を生成する命令生成方法であって、
少なくとも1つのプロセッサにより、動的計画法に基づいて、少なくとも1種類以上のマルチキャスト命令を利用する場合のデータ転送命令の組み合わせと実行順とを決定し、
前記少なくとも1つのプロセッサにより、前記決定した組み合わせと実行順とに基づいて、隣接する階層の2つのブロック間のデータ転送又は同じ階層の2つのブロック間のデータ転送の少なくとも1つを前記演算処理装置に実行させる前記命令列を生成し、
前記決定することは、前記少なくとも1つのプロセッサにより、動的計画法に基づいて、前記1種類以上のマルチキャスト命令のうち、利用するマルチキャスト命令を前記命令列の実行順の最後から探索することを含む、
命令生成方法。 - 複数の第2ブロックを有し、前記複数の第2ブロックの各々が複数の第1ブロックを含む演算処理装置に実行させる命令列を生成する命令生成方法であって、
少なくとも1つのプロセッサにより、動的計画法に基づいて、少なくとも1種類以上のマルチキャスト命令を利用する場合のデータ転送命令の組み合わせと実行順とを決定し、
前記少なくとも1つのプロセッサにより、前記決定した組み合わせと実行順とに基づいて、隣接する階層の2つのブロック間のデータ転送又は同じ階層の2つのブロック間のデータ転送の少なくとも1つを前記演算処理装置に実行させる前記命令列を生成し、
前記1種類以上のマルチキャスト命令は、SIMDタイプのデータ転送命令である、
命令生成方法。 - 前記少なくとも1つのプロセッサにより、少なくとも1種類以上のユニキャスト命令を利用する場合の前記データ転送命令の組み合わせと実行順とを決定する、
請求項19又は請求項20に記載の命令生成方法。 - 前記命令列は、前記隣接する階層の前記2つのブロック間の並列での前記データ転送又は前記同じ階層の前記2つのブロック間の並列での前記データ転送の少なくとも1つを前記演算処理装置に実行させる、
請求項19乃至請求項21のいずれか1項に記載の命令生成方法。 - 前記演算処理装置とは異なる装置であって、前記少なくとも1つのプロセッサを含む情報処理装置により、請求項19乃至請求項22のいずれか1項に記載の命令生成方法を実行して前記命令列を生成し、生成した前記命令列を前記演算処理装置に送信する、
命令生成方法。 - 複数の第2ブロックを有し、前記複数の第2ブロックの各々が複数の第1ブロックを含む演算処理装置であって、
請求項19乃至請求項23のいずれか1項に記載の命令生成方法によって生成された命令列を実行することで、隣接する階層の2つのブロック間のデータ転送又は同じ階層の2つのブロック間のデータ転送の少なくとも1つを実行する、
演算処理装置。 - 少なくとも1つのメモリと、
少なくとも1つのプロセッサ、を備え、
前記少なくとも1つのプロセッサは、請求項1乃至請求項17、請求項19乃至請求項23のいずれか1項に記載の命令生成方法を実行する、
命令生成装置。 - 少なくとも1つのプロセッサに、請求項1乃至請求項17、請求項19乃至請求項23のいずれか1項に記載の命令生成方法を実行させる、
プログラム。
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011133972A (ja) | 2009-12-22 | 2011-07-07 | Nec Corp | 並列計算機、計算機、通信方法およびプログラム |
| US20190386931A1 (en) | 2015-04-24 | 2019-12-19 | At&T Intellectual Property I, L.P. | Broadcast services platform and methods for use therewith |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3855524T2 (de) * | 1987-06-19 | 1997-02-06 | Hitachi Ltd | Arithmetik-Parallelverarbeitungseinheit und zugehöriger Kompilator |
| JP3650519B2 (ja) * | 1997-12-17 | 2005-05-18 | 株式会社ルネサステクノロジ | マイクロコンピュータ |
| DE602005025677D1 (de) * | 2004-11-03 | 2011-02-10 | Koninkl Philips Electronics Nv | Programmierbare datenverarbeitungsschaltung, die simd-befehle unterstützt |
| JP4841861B2 (ja) * | 2005-05-06 | 2011-12-21 | ルネサスエレクトロニクス株式会社 | 演算処理装置及びデータ転送処理の実行方法 |
| CA2577030A1 (en) * | 2007-01-31 | 2008-07-31 | Unlimi-Tech Software Inc. | Improved data transfer method, system and protocol |
| US8683065B2 (en) * | 2007-06-29 | 2014-03-25 | Microsoft Corporation | Multicast content provider |
| US8929369B1 (en) * | 2007-12-31 | 2015-01-06 | Emc Corporation | System and method for striping / mirroring data |
| WO2009119021A1 (ja) * | 2008-03-28 | 2009-10-01 | パナソニック株式会社 | 命令実行制御方法、命令フォーマット、及びプロセッサ |
| JP5544720B2 (ja) * | 2009-01-29 | 2014-07-09 | セイコーエプソン株式会社 | 情報処理装置、演算処理方法及び電子機器 |
| US9135027B1 (en) * | 2011-10-26 | 2015-09-15 | The Mathworks, Inc. | Code generation and execution for dynamic programming languages |
| US9692813B2 (en) * | 2014-08-08 | 2017-06-27 | Sas Institute Inc. | Dynamic assignment of transfers of blocks of data |
| US9794081B2 (en) * | 2015-03-25 | 2017-10-17 | International Business Machines Corporation | Logical multicasting in overlay networks |
| US9733978B2 (en) * | 2015-08-27 | 2017-08-15 | Qualcomm Incorporated | Data management for multiple processing units using data transfer costs |
| US10210088B2 (en) * | 2015-12-28 | 2019-02-19 | Nxp Usa, Inc. | Computing system with a cache invalidation unit, a cache invalidation unit and a method of operating a cache invalidation unit in a computing system |
| JP6790515B2 (ja) * | 2016-07-05 | 2020-11-25 | 富士通株式会社 | ソリッドステートドライブ |
| JP6819166B2 (ja) * | 2016-09-13 | 2021-01-27 | 富士通株式会社 | 演算処理装置および演算処理装置の制御方法 |
| WO2020093320A1 (en) * | 2018-11-08 | 2020-05-14 | Lenovo (Beijing) Limited | Data block transmissions |
| US12393473B2 (en) | 2020-07-17 | 2025-08-19 | Preferred Networks, Inc. | Method for determining parallelization axes combination for split scheme, determining device, and computing system |
| US11662935B2 (en) * | 2021-08-12 | 2023-05-30 | Micron Technology, Inc. | Adaptive data relocation for improved data management for memory |
-
2021
- 2021-10-27 JP JP2021175277A patent/JP7794539B2/ja active Active
-
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- 2022-10-24 US US18/048,927 patent/US12430129B2/en active Active
-
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- 2025-09-04 US US19/318,972 patent/US20260056738A1/en active Pending
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011133972A (ja) | 2009-12-22 | 2011-07-07 | Nec Corp | 並列計算機、計算機、通信方法およびプログラム |
| US20190386931A1 (en) | 2015-04-24 | 2019-12-19 | At&T Intellectual Property I, L.P. | Broadcast services platform and methods for use therewith |
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