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JP7795414B2 - 半導体装置 - Google Patents
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JP7795414B2 - 半導体装置 - Google Patents

半導体装置

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Description

本発明の実施形態は、半導体装置に関する。
Metal Oxide Semiconductor Field Effect Transistor（ＭＯＳＦＥＴ）などの半導体装置は、電力変換等の用途に用いられる。半導体装置の消費電力は、小さいことが望ましい。
特開２０２１－２７２２９号公報
本発明の実施形態は、消費電力を低減可能な半導体装置を提供することである。
実施形態に係る半導体装置は、第１電極と、ｎ形の第１半導体領域と、ｐ形の第２半導体領域と、ｎ形の第３半導体領域と、ゲート電極と、第２電極と、を備える。前記第１半導体領域は、前記第１電極の上に設けられている。前記第２半導体領域は、前記第１半導体領域の上に設けられ、第１コンタクト領域を含む。前記第３半導体領域は、前記第２半導体領域の一部の上に設けられている。前記第３半導体領域は、第２コンタクト領域を含む。前記第２コンタクト領域における第１元素の濃度は、前記第１コンタクト領域における前記第１元素の濃度よりも低い。前記第１元素は、金及び白金属元素からなる群より選択された少なくとも１つである。前記ゲート電極は、ゲート絶縁層を介して前記第２半導体領域と対面する。前記第２電極は、前記第２半導体領域及び前記第３半導体領域の上に設けられ、前記第１コンタクト領域及び前記第２コンタクト領域と接する。
図１は、第１実施形態に係る半導体装置を示す斜視断面図である。 図２（ａ）及び図２（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。 図３（ａ）及び図３（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。 図４（ａ）及び図４（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。 図５は、第１実施形態の第１変形例に係る半導体装置を示す斜視断面図である。 図６は、第１実施形態の第１変形例に係る半導体装置を示す斜視断面図である。 図７（ａ）及び図７（ｂ）は、第１実施形態の第１変形例に係る半導体装置の製造方法を示す断面図である。 図８は、第１実施形態の第２変形例に係る半導体装置を示す斜視断面図である。 図９は、第１実施形態の第３変形例に係る半導体装置を示す斜視断面図である。 図１０は、第２実施形態に係る半導体装置を示す斜視断面図である。 図１１は、第３実施形態に係る半導体装置を示す断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ、ｎ－及びｐ＋、ｐ、ｐ－の表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を示す斜視断面図である。
第１実施形態に係る半導体装置は、ＭＯＳＦＥＴである。図１に示すように、第１実施形態に係る半導体装置１００は、ｎ－形のドリフト領域１（第１半導体領域）、ｐ形のベース領域２（第２半導体領域）、ｎ＋形のソース領域３（第３半導体領域）、ｎ＋形のドレイン領域４、ゲート電極１０、ドレイン電極２１（第１電極）、及びソース電極２２（第２電極）を備える。なお、図１では、ソース電極２２が破線で示されている。
実施形態の説明には、ＸＹＺ直交座標系を用いる。ドレイン電極２１からドリフト領域１に向かう方向をＺ方向（第１方向）とする。Ｚ方向と直交する一方向をＸ方向（第２方向）とする。Ｘ方向及びＺ方向と直交する方向をＹ方向とする。また、ここでは、ドレイン電極２１からドリフト領域１に向かう方向を「上」と呼び、これと反対の方向を「下」と呼ぶ。これらの方向は、ドレイン電極２１とドリフト領域１との相対的な位置関係に基づく方向であり、重力の方向とは無関係である。
ドレイン電極２１は、半導体装置１００の下面に設けられている。ドレイン領域４は、ｎ＋形であり、ドレイン電極２１の上に設けられ、ドレイン電極２１と電気的に接続されている。ドリフト領域１は、ドレイン領域４の上に設けられている。
ドリフト領域１は、ドレイン領域４を介してドレイン電極２１と電気的に接続されている。ベース領域２は、ドリフト領域１の上に設けられている。ソース領域３は、ベース領域２の一部の上に設けられている。
ゲート電極１０は、ゲート絶縁層１１を介してベース領域２と対面している。半導体装置１００では、ゲート電極１０が、Ｘ方向において、ドリフト領域１の一部、ベース領域２、及びソース領域３とゲート絶縁層１１を介して対面している。
ソース電極２２は、ベース領域２及びソース領域３の上に設けられ、ベース領域２及びソース領域３と電気的に接続されている。ゲート電極１０とソース電極２２との間には、ゲート絶縁層１１が設けられ、ソース電極２２は、ゲート電極１０と電気的に分離されている。
ベース領域２は、ソース電極２２と接するコンタクト領域２ａ（第１コンタクト領域）を含む。ソース領域３は、ソース電極２２と接するコンタクト領域３ａ（第２コンタクト領域）を含む。
コンタクト領域２ａは、金及び白金属元素からなる群より選択された少なくとも１つである第１元素を含む。白金属元素は、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、及び白金からなる群より選択された少なくとも１つである。コンタクト領域２ａにおける第１元素の濃度は、コンタクト領域３ａにおける第１元素の濃度よりも高い。コンタクト領域３ａは、第１元素を含まなくても良い。すなわち、コンタクト領域３ａにおける第１元素の濃度は、ゼロであっても良い。
コンタクト領域２ａに加えて、ドリフト領域１が第１元素を含んでも良い。例えば、ドリフト領域１は、Ｘ方向においてゲート電極１０と並ぶ第１領域１ａと、第１領域１ａよりも下方に設けられた第２領域１ｂと、を含む。第２領域１ｂは、Ｚ方向においてドレイン電極２１とゲート電極１０との間に位置する。第１領域１ａは、第１元素を含む。第１領域１ａにおける第１元素の濃度は、第２領域１ｂにおける第１元素の濃度よりも高い。第２領域１ｂは、第１元素を含まなくても良い。すなわち、第２領域１ｂにおける第１元素の濃度は、ゼロであっても良い。
コンタクト領域２ａは、第１元素のシリサイドを含んでも良い。また、コンタクト領域３ａは、ソース電極２２に含まれる金属元素のシリサイドを含んでも良い。コンタクト領域３ａは、第１元素のシリサイドを含まない。
ベース領域２、コンタクト領域２ａ、ソース領域３、コンタクト領域３ａ、及びゲート電極１０のそれぞれは、Ｙ方向に延び、Ｘ方向において複数設けられている。ソース電極２２は、複数のベース領域２及び複数のソース領域３の上に設けられ、複数のベース領域２及び複数のソース領域３と電気的に接続されている。
半導体装置１００の動作を説明する。
ソース電極２２に対してドレイン電極２１に正の電圧が印加された状態で、ゲート電極１０に閾値以上の電圧が印加される。これにより、ベース領域２にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、チャネルを通ってソース電極２２からドレイン電極２１へ流れる。ゲート電極１０に印加される電圧が閾値よりも低くなると、ベース領域２のチャネルが消滅し、半導体装置１００がオフ状態になる。
半導体装置１００の各構成要素の材料の一例を説明する。
ドリフト領域１、ベース領域２、ソース領域３、及びドレイン領域４は、半導体材料を含む。半導体材料は、シリコン、炭化シリコン、窒化ガリウム、又はガリウムヒ素などである。これらの材料の中では、シリコンが好ましい。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート電極１０は、ポリシリコンを含む。ゲート絶縁層１１は、絶縁材料を含む。例えば、ゲート絶縁層１１は、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。ドレイン電極２１及びソース電極２２は、チタン、アルミニウム、銅などの金属を含む。
図２（ａ）～図４（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
まず、ｎ＋形半導体層４ｘを含む半導体基板を用意する。ｎ＋形半導体層４ｘの上に、半導体材料のエピタキシャル成長により、ｎ－形半導体層１ｘを形成する。図２（ａ）に示すように、反応性イオンエッチング（ＲＩＥ）によってｎ－形半導体層１ｘの一部を除去し、ｎ－形半導体層１ｘに開口ＯＰ１を形成する。開口ＯＰ１は、Ｙ方向に延び、Ｘ方向において複数形成される。
開口ＯＰ１の内面及びｎ－形半導体層１ｘの上面に沿って、熱酸化により絶縁層１１ｘを形成する。化学気相堆積（ＣＶＤ）より、絶縁層１１ｘの上に、導電層を形成する。ケミカルドライエッチング（ＣＤＥ）又はウェットエッチングにより、導電層の上面を後退させる。これにより、図２（ｂ）に示すように、開口ＯＰ１の内部に、ゲート電極１０が形成される。
ｎ－形半導体層１ｘの上面に、ｐ形不純物及びｎ形不純物を順次イオン注入し、ｐ形半導体領域２ｘ及びｎ＋形半導体領域３ｘを形成する。ＣＶＤにより、ｐ形半導体領域２ｘ及びｎ＋形半導体領域３ｘの上に、絶縁層１１ｙを形成する。図３（ａ）に示すように、ＲＩＥによって絶縁層１１ｙの一部を除去し、絶縁層１１ｙに開口ＯＰ２を形成する。ｐ形半導体領域２ｘとｎ＋形半導体領域３ｘの一部と、が開口ＯＰ２を通して露出する。
図３（ｂ）に示すように、絶縁層１１ｙの上にマスクＭを形成する。例えば、マスクＭは、フォトレジストであり、フォトリソグラフィにより所定の形状に加工される。マスクＭは、金属材料又は絶縁材料を含むハードマスクであっても良い。マスクＭは、絶縁層１１ｙの表面及びｎ－形半導体層１ｘの上面に沿って形成されても良い。ｎ＋形半導体領域３ｘは、マスクＭにより覆われる。ｐ形半導体領域２ｘの少なくとも一部は、マスクＭに覆われていない。
マスクＭによってｎ＋形半導体領域３ｘが覆われた状態で、ｐ形半導体領域２ｘに第１元素を供給する。第１元素は、イオン注入又はスパッタリングによりｐ形半導体領域２ｘに供給される。第１元素の供給により、ｐ形半導体領域２ｘの上面にシリサイド層２ｙが形成される。シリサイド層２ｙは、第１元素のシリサイドを含む。また、熱処理により、ｎ－形半導体層１ｘに第１元素が拡散していく。
一例として、エピタキシャル成長されるｎ－形半導体層１ｘの厚さは、１３μｍである。開口ＯＰ１の深さは、２μｍである。ｐ形半導体領域２ｘの厚さは、１．５μｍである。熱処理による拡散後、ｐ形半導体領域２ｘの上面から約３μｍの深さにおいて、第１元素の濃度は、１．０×１０１７／ｃｍ－３である。ｐ形半導体領域２ｘの上面から６μｍの深さにおいて、第１元素の濃度は、１．０×１０１６／ｃｍ－３である。
マスクＭを除去する。図４（ａ）に示すように、ｐ形半導体領域２ｘ、シリサイド層２ｙ、及びｎ＋形半導体領域３ｘの上に、スパッタリングにより、金属層２２ｘ～２２ｚを順次形成する。金属層２２ｘは、チタンを含む。金属層２２ｙは、金属層２２ｘの上に設けられ、窒素及びチタンを含む。金属層２２ｚは、金属層２２ｙの上に設けられ、アルミニウムを含む。金属層２２ｚは、さらに銅を含んでも良い。金属層２２ｘのチタンとｎ＋形半導体領域３ｘとが反応し、シリサイド層３ｙが形成される。ｎ＋形半導体層４ｘが所定の厚さになるまで、ｎ＋形半導体層４ｘの下面を研削する。アルミニウムのスパッタリングにより、図４（ｂ）に示すように、ｎ＋形半導体層４ｘの下面に金属層２１ｘを形成する。以上により、半導体装置１００が製造される。
図４（ｂ）に示すｎ－形半導体層１ｘは、図１に示す半導体装置１００のドリフト領域１に対応する。ｐ形半導体領域２ｘは、ベース領域２に対応する。シリサイド層２ｙは、コンタクト領域２ａに対応する。ｎ＋形半導体領域３ｘは、ソース領域３に対応する。シリサイド層３ｙは、コンタクト領域３ａに対応する。ｎ＋形半導体層４ｘは、ドレイン領域４に対応する。絶縁層１１ｘ及び１１ｙは、ゲート絶縁層１１に対応する。金属層２１ｘは、ドレイン電極２１に対応する。金属層２２ｘ～２２ｚは、ソース電極２２に対応する。
実施形態の利点を説明する。
半導体装置１００のスイッチング損失を低減するためには、半導体領域が第１元素を含むことが好ましい。半導体領域が第１元素を含む場合、キャリアが発生してから消失するまでのキャリアライフタイムがより短くなる。例えば、半導体装置１００がターンオフした際、半導体領域に蓄積されたキャリアがより早く消滅し、半導体装置１００のスイッチング時間が短縮される。これにより、半導体装置１００のスイッチング損失が低下し、半導体装置１００の消費電力が低下する。
特に、コンタクト領域２ａが第１元素である白金を含む場合、ベース領域２とソース電極２２との間の正孔に対するショットキー障壁が低下する。これにより、ベース領域２とソース電極２２との間の電気抵抗が低下し、半導体装置１００の消費電力がさらに低下する。
一方、コンタクト領域３ａが第１元素を含む場合、半導体装置１００の特性が低下しうる。例えば、第１元素がソース領域３に含まれる半導体とソース電極２２に含まれる金属との反応を阻害し、ソース領域３とソース電極２２との間の電気抵抗が増大する。特に、第１元素が白金である場合、半導体材料及び白金が互いに反応して凝集する。凝集して形成されたシリサイドが、ソース領域３に含まれる半導体とソース電極２２に含まれる金属とのシリサイドの形成を阻害し、電子に対するショットキー障壁を増加させる。
この課題について、実施形態に係る半導体装置１００では、コンタクト領域３ａにおける第１元素の濃度が、コンタクト領域２ａにおける第１元素の濃度よりも低い。コンタクト領域３ａにおける第１元素の濃度が相対的に低いことで、半導体装置１００の特性の低下を抑制できる。例えば、第１元素のシリサイドが形成されず、ソース領域３とソース電極２２との間の電気抵抗の増加が抑制される。また、コンタクト領域２ａにおける第１元素の濃度が相対的に高いことで、キャリアのライフタイムを短縮でき、半導体装置１００のスイッチング損失を低減できる。
第１実施形態によれば、半導体装置１００の特性の低下を抑制しつつ、半導体装置１００のスイッチング損失を低減できる。
コンタクト領域２ａは、第１元素のシリサイドを含むことが好ましい。コンタクト領域２ａが第１元素のシリサイドを含む場合、ベース領域２とソース電極２２との間での正孔に対する電気抵抗がさらに低下する。これにより、半導体装置１００の消費電力を低減できる。
コンタクト領域３ａは、ソース電極２２に含まれる金属のシリサイドを含むことが好ましい。コンタクト領域３ａがシリサイドを含む場合、ソース領域３とソース電極２２との間での電子に対する電気抵抗がさらに低下する。これにより、半導体装置１００の消費電力を低減できる。
ベース領域２に加えて、ドリフト領域１も第１元素を含むことが好ましい。ドリフト領域１が第１元素を含むことで、半導体装置１００のより広い領域で、より早くキャリアを消滅させることができる。これにより、半導体装置１００のスイッチング損失をさらに低減できる。例えば、第１領域１ａにおける第１元素の濃度は、第２領域１ｂにおける第１元素の濃度よりも高い。第１領域１ａは、Ｘ方向においてゲート電極１０同士の間に位置する。
（第１変形例）
図５及び図６は、第１実施形態の第１変形例に係る半導体装置を示す斜視断面図である。
図５及び図６に示した第１変形例に係る半導体装置１１０は、導電部１５をさらに含む。導電部１５は、絶縁層１６を介して、ドリフト領域１中に設けられている。導電部１５の少なくとも一部は、ゲート電極１０よりも下方に位置する。
導電部１５は、Ｙ方向に延び、Ｘ方向において複数設けられている。例えば、導電部１５のＹ方向における端部は、上方に向けて引き上げられ、ソース電極２２と接している。導電部１５は、ゲート電極１０とは電気的に分離されている。
又は、導電部１５は、ゲート電極１０と接しており、ゲート電極１０と電気的に接続されていても良い。この場合、導電部１５は、ソース電極２２とは電気的に分離される。
また、半導体装置１１０では、ソース電極２２の一部がベース領域２に向けて延びている。ソース電極２２の当該一部は、ベース領域２の中に位置し、Ｘ方向においてベース領域２の一部及びソース領域３の一部と並んでいる。
コンタクト領域２ａは、コンタクト領域３ａよりも下方に位置している。例えば図５に示すように、コンタクト領域２ａは、ベース領域２とソース電極２２との境界に沿って、Ｘ方向に広がっている。図６に示すように、コンタクト領域２ａは、より広い範囲に設けられても良い。具体的には、コンタクト領域２ａの一部がＸ方向に沿って設けられ、コンタクト領域２ａの別の一部がＸ方向に傾斜した方向に沿って設けられても良い。
ドリフト領域１について、第１領域１ａは、Ｘ方向においてゲート電極１０及び導電部１５と並ぶ。第２領域１ｂは、第１領域１ａよりも下方に設けられ、Ｚ方向においてドレイン電極２１と導電部１５との間に位置する。第１領域１ａにおける第１元素の濃度は、第２領域１ｂにおける第１元素の濃度よりも高い。
図７（ａ）及び図７（ｂ）は、第１実施形態の第１変形例に係る半導体装置の製造方法を示す断面図である。
図２（ａ）に示す工程と同様の工程を実行し、ｎ－形半導体層１ｘに開口ＯＰ１を形成する。このとき、図２（ａ）に示す例よりも深い開口ＯＰ１を形成する。開口ＯＰ１内に、絶縁層１６ｘ、導電部１５、絶縁層１１ｘ、ゲート電極１０を形成する。図３（ａ）に示す工程と同様の工程を実行し、ｐ形半導体領域２ｘ、ｎ＋形半導体領域３ｘ、絶縁層１１ｙなどを形成する。その後、開口ＯＰ２を形成する際、絶縁層１１ｙの一部に加えて、ｎ＋形半導体領域３ｘの一部及びｐ形半導体領域２ｘの一部を除去する。これにより、図７（ａ）に示すように、ｐ形半導体領域２ｘに達する開口ＯＰ２が形成される。
図７（ｂ）に示すように、絶縁層１１ｙの上にマスクＭを形成する。ｎ＋形半導体領域３ｘは、マスクＭにより覆われる。ｐ形半導体領域２ｘの少なくとも一部は、マスクＭに覆われていない。
イオン注入又はスパッタリングにより、ｐ形半導体領域２ｘに第１元素を供給する。例えば、Ｚ方向に平行な方向からのイオン注入、又は粒子の直進性の高いロングスロースパッタリングなどにより、開口ＯＰ２底部のｐ形半導体領域２ｘの一部にシリサイド層２ｙを形成できる。
Ｚ方向に対して傾斜した方向からの斜め回転イオン注入、又はロングスロースパッタリングに比べて粒子の直進性の低い通常のスパッタリングが行われても良い。この場合、開口ＯＰ２の側面下部にも第１元素が供給される。この結果、図６に示すように、Ｘ方向に傾斜した方向に沿ってコンタクト領域２ａ（シリサイド層）が形成される。
図７（ｂ）の後の工程は、図４（ａ）及び図４（ｂ）と同様である。以上の工程により、第１変形例に係る半導体装置１１０が製造される。
半導体装置１１０がオフ状態に切り替わると、ソース電極２２に対してドレイン電極２１に印加される正電圧が増大していく。導電部１５が設けられる場合、導電部１５とドレイン電極２１との間の電位差により、ドリフト領域１と絶縁層１６との界面からドリフト領域１に向けて空乏層が広がる。この空乏層の広がりにより、半導体装置１１０の耐圧を高めることができる。又は、半導体装置１１０の耐圧を維持したまま、ドリフト領域１におけるｎ形不純物濃度を高め、半導体装置１１０のオン抵抗を低減できる。
（第２変形例）
図８は、第１実施形態の第２変形例に係る半導体装置を示す斜視断面図である。
第２変形例に係る半導体装置１２０は、半導体装置１１０と比べて、異なるベース領域２の構造を有する。
半導体装置１２０において、ベース領域２は、コンタクト領域２ａに加えて、高濃度領域２ｂを含む。高濃度領域２ｂのｐ形不純物濃度は、他の領域のｐ形不純物濃度よりも高い。例えば、コンタクト領域２ａのシリサイドは、高濃度領域２ｂとソース電極２２との間に位置する。
高濃度領域２ｂが設けられることで、ベース領域２とソース電極２２との間の電気抵抗をさらに低減できる。これにより、半導体装置１２０の消費電力をさらに低減できる。
（第３変形例）
図９は、第１実施形態の第３変形例に係る半導体装置を示す斜視断面図である。
半導体装置１００～１２０では、ゲート電極１０が半導体領域の中に設けられ、ベース領域２がＸ方向においてゲート絶縁層１１を介してゲート電極１０と対面している。図９に示した第３変形例に係る半導体装置１３０では、ゲート電極１０が半導体領域の上に設けられ、ベース領域２がＺ方向においてゲート絶縁層１１を介してゲート電極１０と対面している。図示した例では、ゲート電極１０は、Ｚ方向において、ゲート絶縁層１１を介してドリフト領域１の一部及びソース領域３の一部とさらに対面している。
各半導体領域とゲート電極１０との位置関係を除き、半導体装置１３０の構造、動作は、半導体装置１００の構造、動作と同様である。例えば、ベース領域２及びソース領域３は、ソース電極２２と接するコンタクト領域２ａ及び３ａをそれぞれ含む。コンタクト領域３ａにおける第１元素の濃度は、コンタクト領域２ａにおける第１元素の濃度よりも低い。
半導体装置１３０においても、半導体装置１００と同様に、半導体装置１３０の特性の低下を抑制しつつ、半導体装置１３０のスイッチング損失を低減できる。
（第２実施形態）
図１０は、第２実施形態に係る半導体装置を示す斜視断面図である。
図１０に示した第２実施形態に係る半導体装置２００は、半導体装置１００と比べると、各半導体領域の導電形が反転している。具体的には、半導体装置２００は、ｐ－形のドリフト領域１（第１半導体領域）、ｎ形のベース領域２（第２半導体領域）、ｐ＋形のソース領域３（第３半導体領域）、ｐ＋形のドレイン領域４、ゲート電極１０、ドレイン電極２１（第１電極）、及びソース電極２２（第２電極）を備える。
第１実施形態に係る半導体装置１００～１３０では、オン状態のときに、電子がソース電極２２からドレイン電極２１へ流れる。これに対して、半導体装置２００では、オン状態のときに、正孔がソース電極２２からドレイン電極２１へ流れる。すなわち、半導体装置１００～１３０がＮ形のＭＯＳ（ＮＭＯＳ）であるのに対して、半導体装置２００はＰ形のＭＯＳ（ＰＭＯＳ）である。
ベース領域２及びソース領域３は、それぞれコンタクト領域２ａ及び３ａを含む。ただし、半導体装置２００では、コンタクト領域３ａにおける第１元素の濃度が、コンタクト領域２ａにおける第１元素の濃度よりも高い。コンタクト領域２ａにおける第１元素の濃度は、ゼロであっても良い。
ｐ形のソース領域３のコンタクト領域３ａにおける第１元素の濃度が相対的に高いことで、ライフタイムを短縮でき、半導体装置２００のスイッチング損失を低減できる。第１元素が白金である場合、ソース領域３とソース電極２２との間の正孔に対するショットキー障壁が低下し、半導体装置２００の消費電力がさらに低下する。
また、コンタクト領域２ａにおける第１元素の濃度が相対的に低いことで、半導体装置２００の特性の低下を抑制できる。例えば、ベース領域２とソース電極２２との間の電気抵抗の増加が抑制される。
第２実施形態によれば、第１実施形態と同様に、半導体装置２００の特性の低下を抑制しつつ、半導体装置２００のスイッチング損失を低減できる。
第２実施形態に係る半導体装置に対して、第１実施形態の各変形例に係る構造を適用することも可能である。例えば、半導体装置２００は、半導体装置１１０と同様に、導電部１５を含んでも良い。半導体装置１２０と同様に、ベース領域２は、よりｎ形不純物濃度が高い高濃度領域を含んでも良い。半導体装置１３０と同様に、ゲート電極１０が半導体領域の上に設けられ、ベース領域２がＺ方向においてゲート絶縁層１１を介してゲート電極１０と対面していても良い。
（第３実施形態）
図１１は、第３実施形態に係る半導体装置を示す断面図である。
第３実施形態に係る半導体装置３００は、図１１に示すように、ＮＭＯＳ領域３１０、配線３２２～３２４、ＰＭＯＳ領域３３０、配線３４２～３４４、絶縁部３５０、及び絶縁層３５２を含む。半導体装置３００は、相補型ＭＯＳ（ＣＭＯＳ）構造を含む。
ＮＭＯＳ領域３１０は、ｐ－形半導体領域３１１、ｎ＋形半導体領域３１２、ｎ＋形半導体領域３１３、及びゲート電極３１４を含む。ｎ＋形半導体領域３１２及び３１３は、ｐ－形半導体領域３１１の上に設けられている。ｎ＋形半導体領域３１３は、ｎ＋形半導体領域３１２から離れている。ｐ－形半導体領域３１１の一部は、ｎ＋形半導体領域３１２と３１３との間に位置する。ゲート電極３１４は、ゲート絶縁層３１５を介して、ｐ－形半導体領域３１１の前記一部、ｎ＋形半導体領域３１２の一部、及びｎ＋形半導体領域３１３の一部と対面している。
例えば、ｐ－形半導体領域３１１からゲート電極３１４に向かう方向は、Ｚ方向に平行である。ｎ＋形半導体領域３１２からｎ＋形半導体領域３１３に向かう方向は、Ｘ方向に平行である。
配線３２２は、ｎ＋形半導体領域３１２の上に設けられ、ｎ＋形半導体領域３１２と電気的に接続されている。配線３２３は、ｎ＋形半導体領域３１３の上に設けられ、ｎ＋形半導体領域３１３と電気的に接続されている。配線３２４は、ゲート電極３１４の上に設けられ、ゲート電極３１４と電気的に接続されている。配線３２２～３２４は、互いに電気的に分離されている。
ｎ＋形半導体領域３１２の電位とｎ＋形半導体領域３１３の電位とが異なる状態で、ゲート電極３１４に閾値以上の電圧が印加される。これにより、ｐ－形半導体領域３１１の前記一部にチャネルが形成され、ＮＭＯＳ領域３１０がオン状態となる。電子が、チャネルを通って、ｎ＋形半導体領域３１２とｎ＋形半導体領域３１３の一方から他方へ流れる。
ＰＭＯＳ領域３３０は、ｎ－形半導体領域３３１、ｐ＋形半導体領域３３２、ｐ＋形半導体領域３３３、及びゲート電極３３４を含む。ｐ＋形半導体領域３３２及び３３３は、ｎ－形半導体領域３３１の上に設けられている。ｐ＋形半導体領域３３３は、ｐ＋形半導体領域３３２から離れている。ｎ－形半導体領域３３１の一部は、ｐ＋形半導体領域３３２と３３３との間に位置する。ゲート電極３３４は、ゲート絶縁層３３５を介して、ｎ－形半導体領域３３１の前記一部、ｐ＋形半導体領域３３２の一部、及びｐ＋形半導体領域３３３の一部と対面している。
配線３４２は、ｐ＋形半導体領域３３２の上に設けられ、ｐ＋形半導体領域３３２と電気的に接続されている。配線３４３は、ｐ＋形半導体領域３３３の上に設けられ、ｐ＋形半導体領域３３３と電気的に接続されている。配線３４４は、ゲート電極３３４の上に設けられ、ゲート電極３３４と電気的に接続されている。配線３４２～３４４は、互いに電気的に分離されている。
ｐ＋形半導体領域３３２の電位とｐ＋形半導体領域３３３の電位とが異なる状態で、ゲート電極３３４に閾値以上の電圧が印加される。これにより、ｎ－形半導体領域３３１の前記一部にチャネルが形成され、ＰＭＯＳ領域３３０がオン状態となる。正孔が、チャネルを通って、ｐ＋形半導体領域３３２とｐ＋形半導体領域３３３の一方から他方へ流れる。
絶縁部３５０は、ＮＭＯＳ領域３１０の少なくとも一部とＰＭＯＳ領域３３０の少なくとも一部との間に設けられ、ｎ＋形半導体領域３１３とｐ＋形半導体領域３３２との間に位置している。絶縁部３５０は、LOCal Oxidation of Silicon（ＬＯＣＯＳ）などで形成され、ＮＭＯＳ領域３１０とＰＭＯＳ領域３３０とを電気的に分離している。
絶縁層３５２は、ＮＭＯＳ領域３１０、ＰＭＯＳ領域３３０、及び絶縁部３５０の上に設けられている。配線３２２～３２４及び配線３４２～３４４は、絶縁層３５２中をＺ方向に延びている。
ＮＭＯＳ領域３１０及びＰＭＯＳ領域３３０の各半導体領域は、半導体材料を含む。半導体材料としては、シリコンが好ましい。ゲート電極３１４及び３３４は、ポリシリコンを含む。ゲート絶縁層３１５、ゲート絶縁層３３５、絶縁部３５０、及び絶縁層３５２は、酸化シリコンなどの絶縁材料を含む。配線３２２～３２４及び配線３４２～３４４は、金属を含む。例えば、各配線は、チタン層、窒化チタン層、及びタングステン層の積層構造を有する。
ｎ＋形半導体領域３１２は、配線３２２と接するコンタクト領域３１２ａを含む。ｎ＋形半導体領域３１３は、配線３２３と接するコンタクト領域３１３ａを含む。ｐ＋形半導体領域３３２は、配線３４２と接するコンタクト領域３３２ａを含む。ｐ＋形半導体領域３３３は、配線３４３と接するコンタクト領域３３３ａを含む。
コンタクト領域３３２ａ及び３３３ａは、第１元素を含む。コンタクト領域３３２ａ及び３３３ａのそれぞれにおける第１元素の濃度は、コンタクト領域３１２ａ及び３１３ａのそれぞれにおける第１元素の濃度よりも高い。コンタクト領域３１２ａ及び３１３ａのそれぞれにおける第１元素の濃度は、ゼロであっても良い。
例えば、コンタクト領域３１２ａは、配線３２２に含まれる金属のシリサイドを含む。コンタクト領域３１３ａは、配線３２３に含まれる金属のシリサイドを含む。コンタクト領域３３２ａ及び３３３ａのそれぞれは、第１元素のシリサイドを含む。
コンタクト領域３３２ａ及び３３３ａのそれぞれにおける第１元素の濃度が相対的に高いことで、ｐ＋形半導体領域３３２と配線３４２との間の電気抵抗及びｐ＋形半導体領域３３３と配線３４３との間の電気抵抗を低減できる。半導体装置３００の消費電力を低減できる。
また、コンタクト領域３１２ａ及び３１３ａのそれぞれにおける第１元素の濃度が相対的に低いことで、半導体装置３００の特性の低下を抑制できる。例えば、ｎ＋形半導体領域３１２と配線３２２との間の電気抵抗及びｎ＋形半導体領域３１３と配線３２３との間の電気抵抗の増加が抑制される。
第３実施形態によれば、半導体装置３００の特性の低下を抑制しつつ、半導体装置３００の消費電力を低減できる。
以上で説明した各実施形態の各半導体領域における不純物濃度及び第１元素の濃度については、例えば、二次イオン質量分析（ＳＩＭＳ）により測定することが可能である。複数の領域の第１元素の濃度は、エネルギー分散型Ｘ線分析（ＥＤＸ）を用いて比較することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：ドリフト領域、 １ａ：第１領域、 １ｂ：第２領域、 １ｘ：ｎ－形半導体層、 ２：ベース領域、 ２ａ：コンタクト領域、 ２ｂ：高濃度領域、 ２ｘ：ｐ形半導体領域、 ２ｙ：シリサイド層、 ３：ソース領域、 ３ａ：コンタクト領域、 ３ｘ：ｎ＋形半導体領域、 ３ｙ：シリサイド層、 ４：ドレイン領域、 ４ｘ：ｎ＋形半導体層、 １０：ゲート電極、 １１：ゲート絶縁層、 １１ｘ，１１ｙ：絶縁層、 １５：導電部、 １６，１６ｘ：絶縁層、 ２１：ドレイン電極、 ２１ｘ：金属層、 ２２：ソース電極、 ２２ｘ～２２ｚ：金属層、 １００～１３０，２００，３００：半導体装置、 ３１０：ＮＭＯＳ領域、 ３１１：ｐ－形半導体領域、 ３１２，３１３：ｎ＋形半導体領域、 ３１２ａ，３１３ａ：コンタクト領域、 ３１４：ゲート電極、 ３１５：ゲート絶縁層、 ３２２～３２４：配線、 ３３０：ＰＭＯＳ領域、 ３３１：ｎ－形半導体領域、 ３３２，３３３：ｐ＋形半導体領域、 ３３２ａ，３３３ａ：コンタクト領域、 ３３４：ゲート電極、 ３３５：ゲート絶縁層、 ３４２～３４４：配線、 ３５０：絶縁部、 ３５２：絶縁層、 Ｍ：マスク、 ＯＰ１，ＯＰ２：開口

Claims (8)

  1. 第１電極と、
    前記第１電極の上に設けられたｎ形の第１半導体領域と、
    前記第１半導体領域の上に設けられ、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、及び白金からなる群より選択された少なくとも１つである第１元素を含有した第１コンタクト領域を含むｐ形の第２半導体領域と、
    前記第２半導体領域の一部の上に設けられ、前記第１元素を含有した第２コンタクト領域を含み、前記第２コンタクト領域における前記第１元素の濃度が前記第１コンタクト領域における前記第１元素の濃度よりも低い、ｎ形の第３半導体領域と、
    ゲート絶縁層を介して前記第２半導体領域と対面するゲート電極と、
    前記第２半導体領域及び前記第３半導体領域の上に設けられ、前記第１コンタクト領域及び前記第２コンタクト領域と接し、金属を含有する第２電極であって、前記第２コンタクト領域は前記金属のシリサイドを含む、前記第２電極と、
    を備えた半導体装置。
  2. 前記第１コンタクト領域は、前記第１元素のシリサイドを含む、請求項１記載の半導体装置。
  3. 前記ゲート電極は、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、前記ゲート絶縁層を介して前記第２半導体領域と対面する、請求項１記載の半導体装置。
  4. 前記第１半導体領域の中に絶縁層を介して設けられた導電部をさらに備えた、請求項３記載の半導体装置。
  5. 前記第１半導体領域は、
    前記第２方向において、前記ゲート電極と前記ゲート絶縁層を介して対面する第１領域と、
    前記第１領域よりも下方に位置する第２領域と、
    を含み、
    前記第１領域における前記第１元素の濃度は、前記第２領域における前記第１元素の濃度よりも高い、請求項３記載の半導体装置。
  6. 前記ゲート電極は、前記第１電極から前記第１半導体領域に向かう第１方向において、前記ゲート絶縁層を介して前記第２半導体領域と対面する、請求項１記載の半導体装置。
  7. 前記第１元素は、白金である、請求項１～６のいずれか１つに記載の半導体装置。
  8. 第１電極と、
    前記第１電極の上に設けられたｐ形の第１半導体領域と、
    前記第１半導体領域の上に設けられ、第１コンタクト領域を含むｎ形の第２半導体領域と、
    前記第２半導体領域の一部の上に設けられ、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、及び白金からなる群より選択された少なくとも１つである第１元素の濃度が前記第１コンタクト領域よりも高い第２コンタクト領域を含むｐ形の第３半導体領域と、
    ゲート絶縁層を介して前記第２半導体領域と対面するゲート電極と、
    前記第２半導体領域及び前記第３半導体領域の上に設けられ、前記第１コンタクト領域及び前記第２コンタクト領域と接する第２電極と、
    を備えた半導体装置。
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