JP7796550B2 - Semiconductor Devices - Google Patents
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Description
本明細書で開示する技術は、半導体装置に関する。 The technology disclosed in this specification relates to semiconductor devices.
トレンチゲート型の半導体装置において、低オン抵抗を実現するには、ｎ型ドリフト層の高濃度化が有効である。これにより、大電流化を図ることができる。なお、関連する技術が特許文献１に開示されている。 In trench-gate semiconductor devices, increasing the concentration of the n-type drift layer is effective in achieving low on-resistance. This allows for a larger current. Related technology is disclosed in Patent Document 1.
トレンチゲートの直下のｎ型ドリフト層には、ゲート・ドレイン間容量が形成されている。トレンチゲート下方にｐｎ接合が形成されている場合には、ｐｎ接合からの空乏層の拡がりが小さくなるほど、ゲート・ドレイン間容量の電極間距離が小さくなるため、ゲート・ドレイン間容量が大きくなる。ゲート・ドレイン間容量が大きくなると、ゲート電圧オンの立ち上がり時間が大きくなり、過渡ターンオン時の損失が大きくなってしまう。すなわち、ｎ型ドリフト層の高濃度化を行うと、ゲート・ドレイン間容量が大きくなり、オン損失が大きくなってしまう。 Gate-drain capacitance is formed in the n-type drift layer directly below the trench gate. If a p-n junction is formed below the trench gate, the smaller the extension of the depletion layer from the p-n junction, the smaller the electrode distance for the gate-drain capacitance, resulting in a larger gate-drain capacitance. As the gate-drain capacitance increases, the rise time for turning on the gate voltage increases, resulting in greater losses during transient turn-on. In other words, increasing the concentration of the n-type drift layer increases the gate-drain capacitance and the on-loss.
本明細書に開示する半導体装置の一実施形態は、ｎ型のドリフト層を備える。半導体装置は、ドリフト層の上面に接しているｐ型のボディ層を備える。半導体装置は、ボディ層の上部に配置されているｎ型のソース領域を備える。半導体装置は、ソース領域の上面からボディ層を貫通してドリフト層まで到達しているトレンチを備える。半導体装置は、トレンチ内にゲート絶縁膜を介して配置されているゲート電極を備える。半導体装置は、ドリフト層内であってトレンチの底面の下方側の領域に、トレンチの底面から離間して配置されている第１のｐ型領域を備える。半導体装置は、ドリフト層内であって第１のｐ型領域の下面の下方側の領域に、第１のｐ型領域の下面から離間して配置されている第２のｐ型領域を備える。 One embodiment of a semiconductor device disclosed herein includes an n-type drift layer. The semiconductor device includes a p-type body layer in contact with an upper surface of the drift layer. The semiconductor device includes an n-type source region disposed on top of the body layer. The semiconductor device includes a trench extending from an upper surface of the source region through the body layer to the drift layer. The semiconductor device includes a gate electrode disposed in the trench via a gate insulating film. The semiconductor device includes a first p-type region disposed in the drift layer below the bottom of the trench and spaced apart from the bottom of the trench. The semiconductor device includes a second p-type region disposed in the drift layer below the bottom of the first p-type region and spaced apart from the bottom of the first p-type region.
上記構成では、第１のｐ型領域の上面と、第１のｐ型領域とトレンチ底面との間のドリフト層と、によって第１のｐｎ接合を形成することができる。また、第１のｐ型領域の下面と、第１のｐ型領域と第２のｐ型領域との間のドリフト層と、によって第２のｐｎ接合を形成することができる。また、第２のｐ型領域の上面と、第１のｐ型領域と第２のｐ型領域との間のドリフト層と、によって第３のｐｎ接合を形成することができる。３つのｐｎ接合の各々から空乏層を拡げることができるため、ｐｎ接合が１つである場合に比して、空乏層の拡がりを大きくすることが可能となる。従って、ドリフト層の不純物濃度が高い場合においても、ゲート・ドレイン間容量を小さくすることができるため、過渡ターンオン時の損失を小さくすることが可能となる。オン抵抗の低減とオン損失の低減を同時に実現することが可能となる。 In the above configuration, a first pn junction can be formed by the upper surface of the first p-type region and the drift layer between the first p-type region and the bottom of the trench. A second pn junction can be formed by the lower surface of the first p-type region and the drift layer between the first p-type region and the second p-type region. A third pn junction can be formed by the upper surface of the second p-type region and the drift layer between the first p-type region and the second p-type region. Because the depletion layer can be expanded from each of the three pn junctions, the expansion of the depletion layer can be increased compared to when there is only one pn junction. Therefore, even when the impurity concentration of the drift layer is high, the gate-drain capacitance can be reduced, thereby minimizing losses during transient turn-on. It is possible to simultaneously achieve reduced on-resistance and on-loss.
ドリフト層内であって第２のｐ型領域の下面の下方側の領域に、第２のｐ型領域の下面と接触して配置されている第３のｐ型領域をさらに備えていてもよい。第２のｐ型領域の不純物濃度が、第３のｐ型領域の不純物濃度よりも高くてもよい。効果の詳細は実施例で説明する。 The drift layer may further include a third p-type region disposed below the lower surface of the second p-type region and in contact with the lower surface of the second p-type region. The impurity concentration of the second p-type region may be higher than the impurity concentration of the third p-type region. Details of the effects will be explained in the examples.
トレンチの底面と第１のｐ型領域との間には、第１のｎ型領域が位置していてもよい。第１のｐ型領域と第２のｐ型領域との間には、第２のｎ型領域が位置していてもよい。各々のｐｎ接合界面から伸びる空乏層が、第１のｎ型領域、第１のｐ型領域、第２のｎ型領域の全体を覆っていてもよい。効果の詳細は実施例で説明する。 A first n-type region may be located between the bottom of the trench and the first p-type region. A second n-type region may be located between the first p-type region and the second p-type region. A depletion layer extending from each pn junction interface may cover the entire first n-type region, first p-type region, and second n-type region. Details of the effects will be explained in the examples.
第２のｐ型領域は、ボディ層に接続されていてもよい。第２のｐ型領域の不純物濃度が、第１のｐ型領域の不純物濃度よりも高くてもよい。効果の詳細は実施例で説明する。 The second p-type region may be connected to the body layer. The impurity concentration of the second p-type region may be higher than the impurity concentration of the first p-type region. Details of the effects will be explained in the examples.
第２のｐ型領域の深さ方向の厚さが、第１のｐ型領域の深さ方向の厚さよりも厚くてもよい。 The thickness of the second p-type region in the depth direction may be greater than the thickness of the first p-type region in the depth direction.
トレンチの底面から第１のｐ型領域の上面までの距離を第１距離とするとともに、トレンチの底面から第２のｐ型領域の上面までの距離を第２距離としたときに、第２距離に対する第１距離の比が、０．２～０．７の範囲内であってもよい。効果の詳細は実施例で説明する。 When the distance from the bottom surface of the trench to the top surface of the first p-type region is defined as a first distance and the distance from the bottom surface of the trench to the top surface of the second p-type region is defined as a second distance, the ratio of the first distance to the second distance may be within a range of 0.2 to 0.7. Details of the effects will be explained in the examples.
トレンチの底面と第１のｐ型領域との間には、第１のｎ型領域が位置していてもよい。第１のｎ型領域の不純物濃度に対する第１のｐ型領域の不純物濃度の比が、１～２．５の範囲内であってもよい。効果の詳細は実施例で説明する。 A first n-type region may be located between the bottom of the trench and the first p-type region. The ratio of the impurity concentration of the first p-type region to the impurity concentration of the first n-type region may be in the range of 1 to 2.5. Details of the effects will be explained in the examples.
半導体基板の表面に平行な方向におけるトレンチの底面の幅をトレンチ幅とするとともに、半導体基板の表面に平行な方向における第１のｐ型領域の幅を第１の幅としたときに、トレンチ幅に対する第１の幅の比が、１～１．６の範囲内であってもよい。効果の詳細は実施例で説明する。 When the width of the bottom surface of the trench in a direction parallel to the surface of the semiconductor substrate is defined as the trench width and the width of the first p-type region in a direction parallel to the surface of the semiconductor substrate is defined as the first width, the ratio of the first width to the trench width may be within a range of 1 to 1.6. Details of the effects will be explained in the examples.
半導体基板の表面に平行な方向におけるトレンチの底面の幅をトレンチ幅とするとともに、半導体基板の表面に平行な方向における第２のｐ型領域の幅を第２の幅としたときに、トレンチ幅に対する第２の幅の比が、１～１．６の範囲内であってもよい。効果の詳細は実施例で説明する。 When the width of the bottom surface of the trench in a direction parallel to the surface of the semiconductor substrate is defined as the trench width and the width of the second p-type region in a direction parallel to the surface of the semiconductor substrate is defined as the second width, the ratio of the second width to the trench width may be within a range of 1 to 1.6. Details of the effects will be explained in the examples.
図１に、半導体装置１の側面における断面図を示す。図１には、半導体装置１の一部の断面のみが示されている。半導体装置１には、図１に示される単位構造が繰り返し形成されている。半導体装置１は、ＭＯＳＦＥＴと称されるパワー半導体素子である。半導体装置１は、トレンチゲート型である。 Figure 1 shows a cross-sectional side view of semiconductor device 1. Only a partial cross section of semiconductor device 1 is shown in Figure 1. The unit structure shown in Figure 1 is repeatedly formed in semiconductor device 1. Semiconductor device 1 is a power semiconductor element known as a MOSFET. Semiconductor device 1 is a trench gate type.
図１において、参照番号１０はＳｉＣ基板を示している。ＳｉＣ基板１０の表面１０ｓに平行かつ紙面の左右へ向かう方向がｘ方向であり、紙面に垂直な方向がｙ方向である。また表面１０ｓに垂直な方向がｚ方向である。ＳｉＣ基板１０の表面１０ｓにソース電極３０が形成されており、裏面にドレイン電極３１が形成されている。 In Figure 1, reference number 10 indicates a SiC substrate. The direction parallel to the surface 10s of the SiC substrate 10 and extending to the left and right of the paper surface is the x direction, and the direction perpendicular to the paper surface is the y direction. The direction perpendicular to the surface 10s is the z direction. A source electrode 30 is formed on the surface 10s of the SiC substrate 10, and a drain electrode 31 is formed on the back surface.
ＳｉＣ基板１０は、ｎ＋型のドレイン層１１、ｎ型のドリフト層１２、ｐ型のボディ層１３、ｎ＋型のソース領域１４およびｐ＋型のボディコンタクト領域１５を備えている。ＳｉＣ基板１０には、ソース領域１４の上面からソース領域１４およびボディ層１３を貫通してドリフト層１２まで到達している、トレンチ２０が形成されている。トレンチ２０の内部には、ゲート絶縁膜２２を介して、導電性のトレンチゲート電極２３が充填されている。トレンチ２０の底面２０ｂに配置されているゲート絶縁膜２２の厚さは、ＧＴ１である。トレンチ２０の側面２０ｓに配置されているゲート絶縁膜２２の厚さは、ＧＴ２である。厚さＧＴ１は厚さＧＴ２よりも大きくされている。トレンチゲート電極２３の上面には、層間絶縁膜２４が形成されている。層間絶縁膜２４によって、トレンチゲート電極２３は、ソース電極３０から絶縁されている。 The SiC substrate 10 includes an n + drain layer 11, an n-drift layer 12, a p-body layer 13, an n + source region 14, and a p + body contact region 15. A trench 20 is formed in the SiC substrate 10, extending from the top surface of the source region 14 through the source region 14 and the body layer 13 to the drift layer 12. A conductive trench gate electrode 23 is filled inside the trench 20 via a gate insulating film 22. The gate insulating film 22 disposed on the bottom surface 20b of the trench 20 has a thickness GT1. The gate insulating film 22 disposed on the side surface 20s of the trench 20 has a thickness GT2. The thickness GT1 is greater than the thickness GT2. An interlayer insulating film 24 is formed on the top surface of the trench gate electrode 23. The interlayer insulating film 24 insulates the trench gate electrode 23 from the source electrode 30.
ドリフト層１２の不純物濃度は、オン抵抗が小さくなるような高濃度とされている。本実施例では、不純物濃度は１～４×１０１７（ｃｍ－３）とした。ドリフト層１２内であってトレンチ２０の底面２０ｂの下方側の領域には、第１のｐ型領域４１、第２のｐ型領域４２、第３のｐ型領域４３、が配置されている。第１のｐ型領域４１は、トレンチ２０の底面２０ｂから離間して配置されている。第２のｐ型領域４２は、第１のｐ型領域４１の下面４１ｕの下方側（－ｚ方向側）の領域に、下面４１ｕから離間して配置されている。第３のｐ型領域４３は、第２のｐ型領域４２の下面４２ｕの下方側の領域に、下面４２ｕと接触して配置されている。第２のｐ型領域４２の不純物濃度は、第３のｐ型領域４３の不純物濃度よりも高くされている。なお、第２のｐ型領域４２と第３のｐ型領域４３との間の不純物濃度の変化は、なだらかであっても良い。その結果、第２のｐ型領域４２と第３のｐ型領域４３との間の境界は、深さ方向に幅を有していてもよい。トレンチ２０の底面２０ｂと第１のｐ型領域４１との間には、第１のｎ型領域ｎ１が位置している。第１のｐ型領域４１と第２のｐ型領域４２との間には、第２のｎ型領域ｎ２が位置している。第１のｎ型領域ｎ１および第２のｎ型領域ｎ２は、ドリフト層１２の一部である。 The impurity concentration of the drift layer 12 is set to a high concentration so as to reduce the on-resistance. In this embodiment, the impurity concentration is set to 1 to 4×10 17 (cm −3 ). A first p-type region 41, a second p-type region 42, and a third p-type region 43 are arranged in the drift layer 12 in a region below the bottom surface 20b of the trench 20. The first p-type region 41 is arranged spaced apart from the bottom surface 20b of the trench 20. The second p-type region 42 is arranged in a region below (on the −z direction side of) the lower surface 41u of the first p-type region 41, spaced apart from the lower surface 41u. The third p-type region 43 is arranged in a region below the lower surface 42u of the second p-type region 42, in contact with the lower surface 42u. The impurity concentration of the second p-type region 42 is set to be higher than the impurity concentration of the third p-type region 43. The change in impurity concentration between the second p-type region 42 and the third p-type region 43 may be gradual. As a result, the boundary between the second p-type region 42 and the third p-type region 43 may have a width in the depth direction. A first n-type region n1 is located between the bottom surface 20b of the trench 20 and the first p-type region 41. A second n-type region n2 is located between the first p-type region 41 and the second p-type region 42. The first n-type region n1 and the second n-type region n2 are part of the drift layer 12.
第１のｐ型領域４１は、深さ方向（－ｚ方向）に厚さＰＴ１を有する。第２のｐ型領域４２および第３のｐ型領域４３は、深さ方向に厚さＰＴ２を有する。厚さＰＴ２の方が、厚さＰＴ１よりも厚い。第２のｐ型領域４２は、ｙ方向（紙面に垂直な方向）の何れかの位置で、ボディ層１３に接続されている。また第２のｐ型領域４２の不純物濃度は、第１のｐ型領域４１の不純物濃度よりも高くされている。これにより第２のｐ型領域４２は、ボディ層１３と同じ電位に維持される。よって、第２のｐ型領域４２から第２のｎ型領域ｎ２へ空乏層を拡げる、スーパージャンクション構造が形成されている。 The first p-type region 41 has a thickness PT1 in the depth direction (-z direction). The second p-type region 42 and the third p-type region 43 have a thickness PT2 in the depth direction. Thickness PT2 is thicker than thickness PT1. The second p-type region 42 is connected to the body layer 13 at a position in the y direction (direction perpendicular to the paper). The impurity concentration of the second p-type region 42 is higher than the impurity concentration of the first p-type region 41. This allows the second p-type region 42 to be maintained at the same potential as the body layer 13. Therefore, a superjunction structure is formed, which extends the depletion layer from the second p-type region 42 to the second n-type region n2.
図２に、空乏層ＤＬ１が拡がった状態の半導体装置１を示す。第１のｐ型領域４１の上面と第１のｎ型領域ｎ１とによって、第１のｐｎ接合が形成されている。また、第１のｐ型領域４１の下面と第２のｎ型領域ｎ２とによって、第２のｐｎ接合が形成されている。また、第２のｐ型領域４２の上面と第２のｎ型領域ｎ２とによって、第３のｐｎ接合が形成されている。これら３つのｐｎ接合の各々から、ビルトインポテンシャルによって空乏層を拡げ、互いに繋げることができる。これにより、第１のｎ型領域ｎ１、第１のｐ型領域４１、第２のｎ型領域ｎ２の全体を覆っている空乏層ＤＬ１が形成される。 Figure 2 shows the semiconductor device 1 in a state in which the depletion layer DL1 has expanded. A first pn junction is formed by the upper surface of the first p-type region 41 and the first n-type region n1. A second pn junction is formed by the lower surface of the first p-type region 41 and the second n-type region n2. A third pn junction is formed by the upper surface of the second p-type region 42 and the second n-type region n2. A built-in potential causes the depletion layers to expand from each of these three pn junctions and connect them together. This forms the depletion layer DL1, which covers the entire first n-type region n1, first p-type region 41, and second n-type region n2.
第１のｎ型領域ｎ１、第１のｐ型領域４１、第２のｎ型領域ｎ２、第２のｐ型領域４２、の４層において、チャージバランス（空乏化しやすい状態）を考慮した不純物分布を設定してもよい。第１のｎ型領域ｎ１および第２のｎ型領域ｎ２の不純物濃度が、第１のｐ型領域４１および第２のｐ型領域４２によって相殺され低濃度化する効果で、底面２０ｂ直下の空乏化を促進することができる。なお、第１のｎ型領域ｎ１および第２のｎ型領域ｎ２の不純物濃度が低下しても、半導体装置１のオン抵抗は劣化しない。これは図２に示すように、電流経路ＣＰは、第１のｎ型領域ｎ１および第２のｎ型領域ｎ２の側方に形成されるためである。そして、第１のｎ型領域ｎ１および第２のｎ型領域ｎ２には、ほとんど電流が流れないためである。 The impurity distribution in the four layers of the first n-type region n1, the first p-type region 41, the second n-type region n2, and the second p-type region 42 may be set with consideration given to charge balance (a state in which depletion is likely to occur). The impurity concentrations of the first n-type region n1 and the second n-type region n2 are offset by the first p-type region 41 and the second p-type region 42, resulting in a lower concentration, which promotes depletion directly below the bottom surface 20b. Note that even if the impurity concentrations of the first n-type region n1 and the second n-type region n2 decrease, the on-resistance of the semiconductor device 1 does not deteriorate. This is because, as shown in FIG. 2, the current path CP is formed to the sides of the first n-type region n1 and the second n-type region n2. Furthermore, almost no current flows through the first n-type region n1 and the second n-type region n2.
（課題）
図３の比較例の半導体装置１００を用いて、課題を説明する。比較例の半導体装置１００は、本実施例の半導体装置１（図１）に比して、第１のｐ型領域４１を備えていない。比較例の半導体装置１００では、第２のｐ型領域４２から上方に拡がる空乏層ＤＬ１００は、トレンチ２０の底面２０ｂまで到達していない。従って、トレンチ２０の底面２０ｂの下方側に、空乏化していないドリフト層１２が存在している。
(assignment)
The problem will be explained using a semiconductor device 100 of a comparative example shown in Fig. 3. Unlike the semiconductor device 1 of this embodiment (Fig. 1), the semiconductor device 100 of the comparative example does not include the first p-type region 41. In the semiconductor device 100 of the comparative example, the depletion layer DL100 extending upward from the second p-type region 42 does not reach the bottom surface 20b of the trench 20. Therefore, an undepleted drift layer 12 exists below the bottom surface 20b of the trench 20.
半導体装置１００は、ゲート・ドレイン間容量Ｃｇｄ（帰還容量とも呼ばれる）を備えている。ゲート・ドレイン間容量Ｃｇｄは、酸化膜容量ＣｏｘとＭＯＳ容量Ｃｍとを備えている。酸化膜容量Ｃｏｘは、底面２０ｂに配置されているゲート絶縁膜２２による寄生容量である。ＭＯＳ容量Ｃｍは、底面２０ｂ直下におけるＭＯＳ構造（トレンチゲート電極２３、ゲート絶縁膜２２、ドリフト層１２）による寄生容量である。ＭＯＳ容量Ｃｍの大きさは、空乏層ＤＬ１００の深さ方向の距離ｄ１００によって定まる。距離ｄ１００は容量の電極間距離に相当するため、距離ｄ１００が小さくなるほどＭＯＳ容量Ｃｍは大きくなる。 The semiconductor device 100 has a gate-drain capacitance Cgd (also called feedback capacitance). The gate-drain capacitance Cgd comprises an oxide film capacitance Cox and a MOS capacitance Cm. The oxide film capacitance Cox is a parasitic capacitance due to the gate insulating film 22 disposed on the bottom surface 20b. The MOS capacitance Cm is a parasitic capacitance due to the MOS structure (trench gate electrode 23, gate insulating film 22, drift layer 12) directly below the bottom surface 20b. The magnitude of the MOS capacitance Cm is determined by the distance d100 in the depth direction of the depletion layer DL100. Since the distance d100 corresponds to the distance between the electrodes of the capacitance, the MOS capacitance Cm increases as the distance d100 decreases.
半導体装置１００において低オン抵抗を実現する方法の一つとして、電流経路となるドリフト層１２の不純物を高濃度化することが挙げられる。これによりドリフト層１２の抵抗が小さくなり、電流を増加させることができる。しかし空乏層ＤＬ１００が拡がりにくくなり、距離ｄ１００が小さくなるため、ＭＯＳ容量Ｃｍが大きくなる。その結果、ゲート・ドレイン間容量Ｃｇｄが大きくなってしまう。ゲート・ドレイン間容量Ｃｇｄが大きくなると、ゲート電圧オンの立ち上がり時間（時定数ｔ＝Ｃｇｄ×ゲート抵抗Ｒｇ）が大きくなる。よって過渡ターンオン時の損失が大きくなってしまう。以上より、オン抵抗の低減とオン損失の低減はトレードオフの関係にあり、両者を同時に改善することは困難であることが分かる。 One method for achieving low on-resistance in the semiconductor device 100 is to increase the impurity concentration in the drift layer 12, which forms the current path. This reduces the resistance of the drift layer 12 and allows the current to increase. However, this makes it difficult for the depletion layer DL100 to expand, reducing the distance d100 and increasing the MOS capacitance Cm. As a result, the gate-drain capacitance Cgd increases. As the gate-drain capacitance Cgd increases, the rise time of the gate voltage on (time constant t = Cgd × gate resistance Rg) increases. This increases losses during transient turn-on. From the above, it can be seen that there is a trade-off between reducing on-resistance and reducing on-loss, and it is difficult to improve both simultaneously.
（効果）
本実施例の半導体装置１（図２）では、第１のｎ型領域ｎ１、第１のｐ型領域４１、第２のｎ型領域ｎ２の全体を覆っている空乏層ＤＬ１を形成することができる。従って、空乏層ＤＬ１の深さ方向の距離ｄ１を、比較例の空乏層ＤＬ１００の距離ｄ１００（図３）に比して大きくすることができる。これによりＭＯＳ容量Ｃｍを小さくすることができるため、ゲート・ドレイン間容量Ｃｇｄを小さくすることが可能となる。ゲート電圧オンの立ち上がり時間を短くすることができるため、オン損失を低減することが可能となる。またドリフト層１２の不純物を高濃度に維持したまま、ゲート・ドレイン間容量Ｃｇｄを低下させることができるため、オン抵抗を低く維持できる。したがって、オン抵抗の低減とオン損失の低減を同時に実現することが可能となる。
(effect)
In the semiconductor device 1 ( FIG. 2 ) of this embodiment, a depletion layer DL1 can be formed that entirely covers the first n-type region n1, the first p-type region 41, and the second n-type region n2. Therefore, the depth distance d1 of the depletion layer DL1 can be made larger than the distance d100 of the depletion layer DL100 ( FIG. 3 ) in the comparative example. This reduces the MOS capacitance Cm, thereby enabling the gate-drain capacitance Cgd to be reduced. The rise time of the gate voltage ON can be shortened, thereby reducing ON-state loss. Furthermore, the gate-drain capacitance Cgd can be reduced while maintaining a high impurity concentration in the drift layer 12, thereby maintaining a low ON-state resistance. Therefore, it is possible to simultaneously achieve reduced ON-state resistance and ON-state loss.
底面２０ｂに配置されているゲート絶縁膜２２の厚さＧＴ１は、酸化膜容量Ｃｏｘの電極間距離に相当するため、厚さＧＴ１が大きくなるほど酸化膜容量Ｃｏｘは小さくなる。本実施例の半導体装置１では、底面２０ｂにおける厚さＧＴ１は、側面２０ｓにおける厚さＧＴ２よりも厚くされている。これにより、酸化膜容量Ｃｏｘを小さくすることができるため、ゲート・ドレイン間容量Ｃｇｄを小さくすることが可能となる。 The thickness GT1 of the gate insulating film 22 disposed on the bottom surface 20b corresponds to the inter-electrode distance of the oxide film capacitance Cox, so the larger the thickness GT1, the smaller the oxide film capacitance Cox. In the semiconductor device 1 of this embodiment, the thickness GT1 at the bottom surface 20b is made thicker than the thickness GT2 at the side surface 20s. This reduces the oxide film capacitance Cox, which in turn reduces the gate-drain capacitance Cgd.
（シミュレーション結果（その１））
図４に、第１のｐ型領域４１の深さを変化させた場合における、ターンオン損失Ｅおよびオン抵抗Ｒｏｎのシミュレーション結果を示す。図４（Ａ）に、断面構造の一部拡大図を示す。トレンチ２０の中心線ＣＬに対して線対称であるため、右半分のみ示している。シミュレーションは、以下の条件で行った。トレンチ２０の底面２０ｂのトレンチ幅Ｗｇを、０．２５μｍとした。第１のｐ型領域４１の幅Ｗｐを、０．３５μｍとした。すなわち、トレンチ幅Ｗｇに対する幅Ｗｐの比（Ｗｐ／Ｗｇ）を１．４とした。第１のｎ型領域ｎ１の不純物濃度ＩＣｎは、１．２×１０１７（ｃｍ－３）とした。
(Simulation results (part 1))
4 shows the simulation results of the turn-on loss E and the on-resistance Ron when the depth of the first p-type region 41 is changed. FIG. 4(A) shows an enlarged view of a portion of the cross-sectional structure. Because it is symmetrical with respect to the center line CL of the trench 20, only the right half is shown. The simulation was performed under the following conditions: The trench width Wg of the bottom surface 20b of the trench 20 was set to 0.25 μm. The width Wp of the first p-type region 41 was set to 0.35 μm. In other words, the ratio of the width Wp to the trench width Wg (Wp/Wg) was set to 1.4. The impurity concentration ICn of the first n-type region n1 was set to 1.2×10 17 (cm −3 ).
底面２０ｂから第１のｐ型領域４１の上面までの距離を第１距離Ｄｐとする。底面２０ｂから第２のｐ型領域４２の上面までの距離を第２距離Ｔｅｐｉとする。第２距離Ｔｅｐｉに対する第１距離Ｄｐの比（Ｄｐ／Ｔｅｐｉ）を０．１～０．８まで５水準に変化させ、ターンオン損失Ｅ（図４（Ｂ））およびオン抵抗Ｒｏｎ（図４（Ｃ））を取得した。なおＤｐ／Ｔｅｐｉが「０．１」であるとは、第１のｐ型領域４１が底面２０ｂに接触している状態を示している。またＤｐ／Ｔｅｐｉが「１」であるとは、第１のｐ型領域４１が存在しない状態を示している。グラフＧ１～Ｇ４の各々は、第１のｐ型領域４１の不純物濃度ＩＣｐを、１．５×１０１７（ｃｍ－３）、２×１０１７（ｃｍ－３）、３×１０１７（ｃｍ－３）、３．５×１０１７（ｃｍ－３）とした場合を示している。 The distance from the bottom surface 20b to the upper surface of the first p-type region 41 is defined as the first distance Dp. The distance from the bottom surface 20b to the upper surface of the second p-type region 42 is defined as the second distance Tepi. The ratio of the first distance Dp to the second distance Tepi (Dp/Tepi) was changed to five levels from 0.1 to 0.8, and the turn-on loss E ( FIG. 4B ) and the on-resistance Ron ( FIG. 4C ) were obtained. Note that Dp/Tepi of "0.1" indicates a state in which the first p-type region 41 is in contact with the bottom surface 20b. Furthermore, Dp/Tepi of "1" indicates a state in which the first p-type region 41 is not present. Graphs G1 to G4 show the cases where the impurity concentration ICp of the first p-type region 41 is 1.5×10 17 (cm −3 ), 2×10 17 (cm −3 ), 3×10 17 (cm −3 ), and 3.5×10 17 (cm −3 ), respectively.
図４（Ｂ）に示すように、Ｄｐ／Ｔｅｐｉが０．７以下である場合に、ターンオン損失Ｅが有意に小さくなることが分かる。また図４（Ｃ）に示すように、Ｄｐ／Ｔｅｐｉが０．２以上である場合に、オン抵抗Ｒｏｎが有意に小さくなることが分かる。以上より、Ｄｐ／Ｔｅｐｉの好ましい範囲ＳＲ１は、０．２～０．７であることが分かる。 As shown in Figure 4(B), when Dp/Tepi is 0.7 or less, turn-on loss E is significantly reduced. Also, as shown in Figure 4(C), when Dp/Tepi is 0.2 or more, on-resistance Ron is significantly reduced. From the above, it can be seen that the preferred range SR1 of Dp/Tepi is 0.2 to 0.7.
また図４（Ｂ）に示すように、不純物濃度ＩＣｐが３．５×１０１７（ｃｍ－３）の場合には、ターンオン損失Ｅが極端に大きくなる領域が存在することが分かる（領域Ｒ１参照）。従って不純物濃度ＩＣｐは、３．０×１０１７（ｃｍ－３）以下であることが好ましいことが分かる。すなわち、第１のｎ型領域ｎ１の不純物濃度ＩＣｎに対する第１のｐ型領域の不純物濃度ＩＣｐの比（ＩＣｐ／ＩＣｎ）は、１～２．５の範囲内であることが好ましい。 4B, when the impurity concentration ICp is 3.5×10 17 (cm -3 ), there is a region where the turn-on loss E becomes extremely large (see region R1). Therefore, it is clear that the impurity concentration ICp is preferably 3.0×10 17 (cm -3 ) or less. In other words, the ratio (ICp/ICn) of the impurity concentration ICp in the first p-type region to the impurity concentration ICn in the first n-type region n1 is preferably within the range of 1 to 2.5.
（シミュレーション結果（その２））
図５に、第１のｐ型領域４１の幅Ｗｐを変化させた場合における、ターンオン損失Ｅおよびオン抵抗Ｒｏｎのシミュレーション結果を示す。図５の内容は図４と同様であるため、詳細な説明は省略する。シミュレーションは、以下の条件で行った。Ｄｐ／Ｔｅｐｉを０．５で固定とした。底面２０ｂのｘ方向のトレンチ幅Ｗｇを０．２５μｍとした。
(Simulation results (part 2))
5 shows the results of a simulation of the turn-on loss E and the on-resistance Ron when the width Wp of the first p-type region 41 is changed. The content of FIG. 5 is the same as that of FIG. 4 , so a detailed description will be omitted. The simulation was performed under the following conditions: Dp/Tepi was fixed at 0.5; and the trench width Wg in the x-direction of the bottom surface 20b was set to 0.25 μm.
トレンチ幅Ｗｇに対する幅Ｗｐの比（Ｗｐ／Ｗｇ）を０～１．６まで変化させ、ターンオン損失Ｅ（図５（Ｂ））およびオン抵抗Ｒｏｎ（図５（Ｃ））を取得した。なおＷｐ／Ｗｇが「０」であるとは、第１のｐ型領域４１が存在しない状態を示している。 The ratio of trench width Wg to width Wp (Wp/Wg) was varied from 0 to 1.6, and the turn-on loss E (Figure 5(B)) and on-resistance Ron (Figure 5(C)) were obtained. Note that a Wp/Wg ratio of "0" indicates that the first p-type region 41 is not present.
図５（Ｂ）に示すように、Ｗｐ／Ｗｇが１以上である場合に、ターンオン損失Ｅが有意に小さくなることが分かる。以上より、Ｗｐ／Ｗｇの好ましい範囲ＳＲ２は、１～１．６であることが分かる。 As shown in Figure 5(B), when Wp/Wg is 1 or greater, turn-on loss E is significantly reduced. From the above, it can be seen that the preferable range SR2 for Wp/Wg is 1 to 1.6.
（シミュレーション結果（その３））
図６に、第２のｐ型領域４２の幅Ｗｐ２を変化させた場合における、ターンオン損失Ｅおよびオン抵抗Ｒｏｎのシミュレーション結果を示す。図６の内容は図４および図５と同様であるため、詳細な説明は省略する。シミュレーションは、以下の条件で行った。Ｄｐ／Ｔｅｐｉを０．５で固定とした。底面２０ｂのトレンチ幅Ｗｇおよび第１のｐ型領域４１の幅Ｗｐを、０．２５μｍとした。
(Simulation results (part 3))
6 shows the results of a simulation of the turn-on loss E and the on-resistance Ron when the width Wp2 of the second p-type region 42 is changed. The content of FIG. 6 is similar to that of FIGS. 4 and 5 , so a detailed description will be omitted. The simulation was performed under the following conditions: Dp/Tepi was fixed at 0.5; the trench width Wg of the bottom surface 20b and the width Wp of the first p-type region 41 were set to 0.25 μm.
トレンチ幅Ｗｇに対する幅Ｗｐ２の比（Ｗｐ２／Ｗｇ）を０～１．６まで変化させ、ターンオン損失Ｅ（図６（Ｂ））およびオン抵抗Ｒｏｎ（図６（Ｃ））を取得した。なおＷｐ２／Ｗｇが「０」であるとは、第２のｐ型領域４２が存在しない状態を示している。 The ratio of trench width Wg to width Wp2 (Wp2/Wg) was varied from 0 to 1.6, and the turn-on loss E (Figure 6(B)) and on-resistance Ron (Figure 6(C)) were obtained. Note that a Wp2/Wg ratio of "0" indicates that the second p-type region 42 is not present.
図６（Ｂ）に示すように、Ｗｐ２／Ｗｇが１以上である場合に、ターンオン損失Ｅが有意に小さくなることが分かる。以上より、Ｗｐ２／Ｗｇの好ましい範囲ＳＲ３は、１～１．６であることが分かる。 As shown in Figure 6(B), when Wp2/Wg is 1 or greater, the turn-on loss E is significantly reduced. From the above, it can be seen that the preferable range SR3 for Wp2/Wg is 1 to 1.6.
（半導体装置１の製造方法）
まず、ドレイン層１１上にドリフト層１２およびボディ層１３がエピタキシャル成長により形成されているＳｉＣ基板１０を用意する。次に、ＳｉＣ基板１０の表面１０ｓからイオン注入を行って、ソース領域１４およびボディコンタクト領域１５をそれぞれ形成する。その後、表面１０ｓに、トレンチ２０に対応する開口を備えたマスクを形成する。マスクを介してドライエッチングすることにより、トレンチ２０を形成する。
(Method for manufacturing semiconductor device 1)
First, a SiC substrate 10 is prepared, in which a drift layer 12 and a body layer 13 are formed by epitaxial growth on a drain layer 11. Next, ion implantation is performed from a surface 10s of the SiC substrate 10 to form a source region 14 and a body contact region 15. After that, a mask having an opening corresponding to the trench 20 is formed on the surface 10s. The trench 20 is formed by dry etching through the mask.
次に、マスクをそのまま使用し、トレンチ２０内へｐ型不純物のイオン注入を行うことにより、第１のｐ型領域４１、第２のｐ型領域４２、第３のｐ型領域４３を形成する。このとき、イオンの注入時間や注入強度（例えば、イオンに与える加速エネルギー）を調整することで、第１のｐ型領域４１～第３のｐ型領域４３をそれぞれ形成することができる。また斜めイオン注入を行うことにより、第１のｐ型領域４１の幅Ｗｐおよび第２のｐ型領域４２の幅Ｗｐ２を、トレンチ２０の底面２０ｂのトレンチ幅Ｗｇよりも大きくすることができる。 Next, using the mask as is, p-type impurity ions are implanted into the trench 20 to form the first p-type region 41, second p-type region 42, and third p-type region 43. By adjusting the ion implantation time and implantation strength (e.g., the acceleration energy applied to the ions), the first p-type region 41 to third p-type region 43 can be formed. Furthermore, by performing oblique ion implantation, the width Wp of the first p-type region 41 and the width Wp2 of the second p-type region 42 can be made larger than the trench width Wg at the bottom surface 20b of the trench 20.
その後、ゲート絶縁膜２２、トレンチゲート電極２３、層間絶縁膜２４、ソース電極３０及びドレイン電極３１をそれぞれ形成し、図１に示す半導体装置１が完成する。 Then, the gate insulating film 22, trench gate electrode 23, interlayer insulating film 24, source electrode 30, and drain electrode 31 are formed, completing the semiconductor device 1 shown in Figure 1.
以上、本技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。本明細書又は図面に記載された技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載された組合せに限定されるものではない。また、本明細書又は図面に例示された技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Although specific examples of the present technology have been described in detail above, these are merely examples and do not limit the scope of the claims. The technical elements described in this specification or drawings may exhibit technical utility either alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. Furthermore, the technology illustrated in this specification or drawings may achieve multiple objectives simultaneously, and achieving any one of those objectives is itself technically useful.
（変形例）
半導体材料がＳｉＣである場合を説明したが、この形態に限られない。Ｓｉ、ＧａＮ、Ｇａ２Ｏ３などの各種の材料を用いることが可能である。
(Modification)
Although the semiconductor material is SiC in the above description, it is not limited to this, and various materials such as Si , GaN, and Ga2O3 can be used.
第２のｐ型領域４２の不純物濃度は、チャージバランスが取れる濃度であればよく、第１のｐ型領域４１の不純物濃度と同等以下であってもよい。 The impurity concentration of the second p-type region 42 may be equal to or less than the impurity concentration of the first p-type region 41, as long as charge balance is achieved.
１：半導体装置 １２：ドリフト層 １３：ボディ層 １４：ソース領域 ２０：トレンチ ２０ｂ：底面 ２２：ゲート絶縁膜 ２３：トレンチゲート電極 ４１：第１のｐ型領域 ４２：第２のｐ型領域 ｎ１：第１のｎ型領域 ｎ２：第２のｎ型領域 1: Semiconductor device 12: Drift layer 13: Body layer 14: Source region 20: Trench 20b: Bottom surface 22: Gate insulating film 23: Trench gate electrode 41: First p-type region 42: Second p-type region n1: First n-type region n2: Second n-type region
Claims (8)
前記ドリフト層の上面に接しているｐ型のボディ層と、
前記ボディ層の上部に配置されているｎ型のソース領域と、
前記ソース領域の上面から前記ボディ層を貫通して前記ドリフト層まで到達しているトレンチと、
前記トレンチ内にゲート絶縁膜を介して配置されているゲート電極と、
を備える半導体装置であって、
前記ドリフト層内であって前記トレンチの底面の下方側の領域に、前記トレンチの底面から離間して配置されている第１のｐ型領域と、
前記ドリフト層内であって前記第１のｐ型領域の下面の下方側の領域に、前記第１のｐ型領域の下面から離間して配置されている第２のｐ型領域と、
前記ドリフト層内であって前記第２のｐ型領域の下面の下方側の領域に、前記第２のｐ型領域の下面と接触して配置されている第３のｐ型領域と、
を備え、
前記第２のｐ型領域の不純物濃度が、前記第３のｐ型領域の不純物濃度よりも高い、半導体装置。 an n-type drift layer;
a p-type body layer in contact with an upper surface of the drift layer;
an n-type source region disposed on the body layer;
a trench extending from an upper surface of the source region through the body layer to reach the drift layer;
a gate electrode disposed in the trench via a gate insulating film;
A semiconductor device comprising:
a first p-type region disposed in the drift layer below a bottom surface of the trench and spaced apart from the bottom surface of the trench;
a second p-type region disposed in the drift layer below a lower surface of the first p-type region and spaced apart from the lower surface of the first p-type region;
a third p-type region disposed in the drift layer below a lower surface of the second p-type region and in contact with the lower surface of the second p-type region;
Equipped with
a semiconductor device in which the second p-type region has a higher impurity concentration than the third p-type region ;
前記第１のｐ型領域と前記第２のｐ型領域との間には、第２のｎ型領域が位置しており、
各々のｐｎ接合界面から伸びる空乏層が、前記第１のｎ型領域、前記第１のｐ型領域、前記第２のｎ型領域の全体を覆っている、請求項１に記載の半導体装置。 a first n-type region is located between a bottom surface of the trench and the first p-type region;
a second n-type region is located between the first p-type region and the second p-type region;
2. The semiconductor device according to claim 1 , wherein a depletion layer extending from each pn junction interface covers the entire first n-type region, the first p-type region, and the second n-type region.
前記第２のｐ型領域の不純物濃度が、前記第１のｐ型領域の不純物濃度よりも高い、請求項１または２に記載の半導体装置。 the second p-type region is connected to the body layer;
3. The semiconductor device according to claim 1 , wherein the second p-type region has a higher impurity concentration than the first p-type region.
前記第１のｎ型領域の不純物濃度に対する前記第１のｐ型領域の不純物濃度の比が、１～２．５の範囲内である、請求項１～５の何れか１項に記載の半導体装置。 a first n-type region is located between a bottom surface of the trench and the first p-type region;
6. The semiconductor device according to claim 1, wherein a ratio of an impurity concentration of said first p-type region to an impurity concentration of said first n-type region is within a range of 1 to 2.5 .
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