Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP7801978B2 - 半導体装置およびその製造方法 - Google Patents
[go: Go Back, main page]

JP7801978B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP7801978B2
JP7801978B2 JP2022151945A JP2022151945A JP7801978B2 JP 7801978 B2 JP7801978 B2 JP 7801978B2 JP 2022151945 A JP2022151945 A JP 2022151945A JP 2022151945 A JP2022151945 A JP 2022151945A JP 7801978 B2 JP7801978 B2 JP 7801978B2
Authority
JP
Japan
Prior art keywords
region
trench
semiconductor substrate
field plate
floating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022151945A
Other languages
English (en)
Other versions
JP2024046511A (ja
Inventor
智也 西村
敦 酒井
克己 永久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2022151945A priority Critical patent/JP7801978B2/ja
Priority to US18/353,250 priority patent/US12557336B2/en
Priority to CN202311053942.1A priority patent/CN117747617A/zh
Priority to DE102023125356.5A priority patent/DE102023125356A1/de
Publication of JP2024046511A publication Critical patent/JP2024046511A/ja
Application granted granted Critical
Publication of JP7801978B2 publication Critical patent/JP7801978B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/112—Field plates comprising multiple field plate segments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
    • H10D64/2527—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices for vertical devices wherein the source or drain electrodes are recessed in semiconductor bodies

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)

Description

本発明は、半導体装置およびその製造方法に関し、特に、トレンチの内部にゲート電極およびフィールドプレート電極を備えた半導体装置およびその製造方法に関する。
パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のような半導体素子を備えた半導体装置では、トレンチの内部にゲート電極が埋め込まれたトレンチゲート構造が適用されている。トレンチゲート構造の一種として、トレンチの下部にフィールドプレート電極を形成し、トレンチの上部にゲート電極を形成したスプリットゲート構造がある。フィールドプレート電極には、ソース電極に供給される電位と同じ電位が供給される。このフィールドプレート電極によって、ドリフト領域に空乏層を広げることで、ドリフト領域を高濃度化することが可能となり、ドリフト領域の低抵抗化が可能となる。
また、パワーＭＯＳＦＥＴが形成されるセル領域を有する半導体装置では、セル領域を囲む外周領域の半導体基板に形成される不純物領域の構造に工夫を施すことで、外周領域の耐圧を向上させることが行われている。
例えば、非特許文献１には、ＦＢＲ（Floating Body Ring）構造と呼ばれるｐ型の不純物領域を外周領域の半導体基板に形成することで、外周領域の耐圧を向上させる技術が開示されている。
Tanuj SAxena, Vishnu Khemka, Bernhand Grote, Ganming Qin and Moaniss Zitouni "Floating Body Ring Termination for Trench Field Plate Power MOSFETs" International Symposium on Power Semiconductor Devices and ICs (ISPSD), September 13-18, 2020, Vienna, Austria, pp. 439-442.
外周領域では、セル領域を囲むように、ターミネーショントレンチが形成され、このターミネーショントレンチの内部に、フィールドプレート電極が形成されている。セル領域のトレンチと上記ターミネーショントレンチとの間には、ＭＯＳＦＥＴのチャネル領域となるボディ領域が、セル領域から外周領域に渡って形成されている。しかし、セル領域のトレンチと上記ターミネーショントレンチとの間の距離が、最適値から外れて長くなると、この箇所に位置するボディ領域から発生する空乏層が十分に深く広がらず、電界強度が高くなり、耐圧が低下するという問題がある。
このような問題に対して、特許文献１のようなＦＢＲ構造は効果的であるが、本願発明者らの検討によれば、ｐ型の不純物領域とフィールドプレート電極との間の容量結合、および、ｐ型の不純物領域とゲート配線との間の容量結合によって、ＦＢＲ構造の効果が十分に発揮されないことが判った。それ故、外周領域における耐圧の低下を十分に抑制できず、半導体装置の信頼性が低下するという問題がある。
その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態に係る半導体装置は、ＭＯＳＦＥＴが形成されるセル領域と、平面視において前記セル領域を囲む外周領域とを有する。また、半導体装置は、上面および下面を有する第１導電型の半導体基板と、平面視において第１方向に延在し、且つ、前記半導体基板の上面側において、前記セル領域および前記外周領域の前記半導体基板中に形成された第１トレンチと、前記セル領域および前記外周領域の前記第１トレンチの内部において、前記第１トレンチの下部に形成された第１フィールドプレート電極と、前記外周領域の一部および前記セル領域の前記第１トレンチの内部において、前記第１トレンチの上部に形成されたゲート電極と、平面視において前記セル領域を囲むように、前記第１方向、および、平面視で前記第１方向と直交する第２方向に延在し、且つ、前記半導体基板の上面側において、前記外周領域の前記半導体基板中に形成された第２トレンチと、前記半導体基板の上面側において、前記外周領域の一部および前記セル領域の前記半導体基板中に形成され、且つ、前記第１導電型と反対の第２導電型であるボディ領域と、前記セル領域の前記ボディ領域内に形成された前記第１導電型のソース領域と、前記半導体基板の上面側において、前記外周領域の前記半導体基板中に形成された前記第２導電型の第１フローティング領域と、を備える。ここで、前記ボディ領域および前記第１フローティング領域の各々の深さは、前記第１トレンチおよび前記第２トレンチの各々の深さよりも浅く、前記第１フローティング領域は、前記ボディ領域から離間するように、前記外周領域の前記第１トレンチと前記第２方向に延在している前記第２トレンチとの間に位置し、前記外周領域の前記第１トレンチの内部において、前記第１トレンチの上部には、第１フローティングゲート電極が形成され、前記第２トレンチの内部において、前記第２トレンチの下部には、第２フィールドプレート電極が形成され、前記第２トレンチの内部において、前記第２トレンチの上部には、第２フローティングゲート電極が形成され、前記第１トレンチの内部において、前記半導体基板、前記ゲート電極、前記第１フィールドプレート電極および前記第１フローティングゲート電極は、互いに絶縁され、前記第２トレンチの内部において、前記半導体基板、前記第２フィールドプレート電極および前記第２フローティングゲート電極は、互いに絶縁されている。
一実施の形態に係る半導体装置の製造方法は、ＭＯＳＦＥＴが形成されるセル領域と、平面視において前記セル領域を囲む外周領域とを有する半導体装置の製造方法である。また、半導体装置の製造方法は、（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、（ｂ）前記（ａ）工程後、前記半導体基板の上面側において、前記セル領域および前記外周領域の前記半導体基板中に、平面視において第１方向に延在する第１トレンチを形成し、前記半導体基板の上面側において、前記外周領域の前記半導体基板中に、平面視において前記セル領域を囲むように、前記第１方向、および、平面視で前記第１方向と直交する第２方向に延在する第２トレンチを形成する工程、（ｃ）前記（ｂ）工程後、前記第１トレンチの内部を埋め込むように、第１フィールドプレート電極を形成し、前記第２トレンチの内部を埋め込むように、第２フィールドプレート電極を形成する工程、（ｄ）前記（ｃ）工程後、前記第１フィールドプレート電極の一部が第１コンタクト部として残されるように、前記第１フィールドプレート電極の他部を選択的に後退させ、前記第２フィールドプレート電極の一部が第２コンタクト部として残されるように、前記第２フィールドプレート電極の他部を選択的に後退させる工程、（ｅ）前記（ｄ）工程後、前記（ｄ）工程で後退した前記外周領域の一部および前記セル領域の前記第１フィールドプレート電極上において、前記第１トレンチの内部を埋め込むように、ゲート電極を形成し、前記（ｄ）工程で後退した前記外周領域の前記第１フィールドプレート電極上において、前記第１トレンチの内部を埋め込むように、第１フローティングゲート電極を形成し、前記（ｄ）工程で後退した前記第２フィールドプレート電極上において、前記第２トレンチの内部を埋め込むように、第２フローティングゲート電極を形成する工程、（ｆ）前記（ｅ）工程後、前記半導体基板の上面側において、前記外周領域の一部および前記セル領域の前記半導体基板中に、前記第１導電型と反対の第２導電型のボディ領域を形成し、前記外周領域の前記半導体基板中に、前記第２導電型の第１フローティング領域を形成する工程、（ｇ）前記（ｆ）工程後、前記セル領域の前記ボディ領域内に、前記第１導電型のソース領域を形成する工程、を備える。ここで、前記ボディ領域および前記第１フローティング領域の各々の深さは、前記第１トレンチおよび前記第２トレンチの各々の深さよりも浅く、前記第１フローティング領域は、前記ボディ領域から離間するように、前記外周領域の前記第１トレンチと前記第２方向に延在している前記第２トレンチとの間に位置し、前記第１トレンチの内部において、前記半導体基板、前記ゲート電極、前記第１フィールドプレート電極および前記第１フローティングゲート電極は、互いに絶縁され、前記第２トレンチの内部において、前記半導体基板、前記第２フィールドプレート電極および前記第２フローティングゲート電極は、互いに絶縁されている。
一実施の形態に係る半導体装置は、ＭＯＳＦＥＴが形成されるセル領域と、平面視において前記セル領域を囲む外周領域とを有する。また、半導体装置は、上面および下面を有する第１導電型の半導体基板と、平面視において第１方向に延在し、且つ、前記半導体基板の上面側において、前記セル領域および前記外周領域の前記半導体基板中に形成された第１トレンチと、前記セル領域および前記外周領域の前記第１トレンチの内部において、前記第１トレンチの下部に形成された第１フィールドプレート電極と、前記外周領域の一部および前記セル領域の前記第１トレンチの内部において、前記第１トレンチの上部に形成されたゲート電極と、平面視において前記セル領域を囲むように、前記第１方向、および、平面視で前記第１方向と直交する第２方向に延在し、且つ、前記半導体基板の上面側において、前記外周領域の前記半導体基板中に形成された第２トレンチと、前記半導体基板の上面側において、前記外周領域の一部および前記セル領域の前記半導体基板中に形成され、且つ、前記第１導電型と反対の第２導電型であるボディ領域と、前記セル領域の前記ボディ領域内に形成された前記第１導電型のソース領域と、前記半導体基板の上面側において、前記外周領域の前記半導体基板中に形成された前記第２導電型の第１フローティング領域と、を備える。ここで、前記ボディ領域および前記第１フローティング領域の各々の深さは、前記第１トレンチおよび前記第２トレンチの各々の深さよりも浅く、前記第１フローティング領域は、前記ボディ領域から離間するように、前記外周領域の前記第１トレンチと前記第２方向に延在している前記第２トレンチとの間に位置し、前記外周領域の前記第１トレンチの内部において、前記第１トレンチの上部は、第１絶縁膜によって埋め込まれ、前記第２トレンチの内部において、前記第２トレンチの下部には、第２フィールドプレート電極が形成され、前記第２トレンチの内部において、前記第２トレンチの上部は、第２絶縁膜によって埋め込まれ、前記第１トレンチの内部において、前記半導体基板、前記ゲート電極および前記第１フィールドプレート電極は、互いに絶縁され、前記第２トレンチの内部において、前記半導体基板および前記第２フィールドプレート電極は、互いに絶縁されている。
一実施の形態によれば、半導体装置の信頼性を向上できる。
実施の形態１における半導体装置を示す平面図である。 実施の形態１における半導体装置の要部を示す拡大平面図である。 実施の形態１における半導体装置の要部を示す拡大平面図である。 実施の形態１における半導体装置を示す断面図である。 実施の形態１における半導体装置を示す断面図である。 実施の形態１における半導体装置を示す断面図である。 検討例１における半導体装置の要部を示す拡大平面図である。 検討例２における半導体装置の要部を示す拡大平面図である。 検討例１における半導体装置を示す要部断面図である。 検討例２における半導体装置を示す要部断面図である。 検討例２における半導体装置を示す要部断面図である。 検討例２の測定結果を示すグラフである。 実施の形態１および実施の形態３の測定結果を示すグラフである。 実施の形態１における半導体装置の製造工程を示す断面図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 図１７に続く半導体装置の製造工程を示す断面図である。 図１８に続く半導体装置の製造工程を示す断面図である。 図１９に続く半導体装置の製造工程を示す断面図である。 図２０に続く半導体装置の製造工程を示す断面図である。 図２１に続く半導体装置の製造工程を示す断面図である。 図２２に続く半導体装置の製造工程を示す断面図である。 図２３に続く半導体装置の製造工程を示す断面図である。 図２４に続く半導体装置の製造工程を示す断面図である。 図２５に続く半導体装置の製造工程を示す断面図である。 図２６に続く半導体装置の製造工程を示す断面図である。 図２７に続く半導体装置の製造工程を示す断面図である。 図２８に続く半導体装置の製造工程を示す断面図である。 図２９に続く半導体装置の製造工程を示す断面図である。 実施の形態２における半導体装置の要部を示す拡大平面図である。 実施の形態２における半導体装置を示す断面図である。 実施の形態２における半導体装置を示す断面図である。 実施の形態２における半導体装置の製造工程を示す断面図である。 図３５に続く半導体装置の製造工程を示す断面図である。 図３６に続く半導体装置の製造工程を示す断面図である。 図３７に続く半導体装置の製造工程を示す断面図である。 図３８に続く半導体装置の製造工程を示す断面図である。 図３９に続く半導体装置の製造工程を示す断面図である。 図４０に続く半導体装置の製造工程を示す断面図である。 実施の形態３における半導体装置を示す断面図である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、本願において説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面図」または「平面視」などの表現は、Ｘ方向およびＹ方向によって構成される面を「平面」とし、この「平面」をＺ方向から見ることを意味する。
（実施の形態１）
＜半導体装置の構造＞
以下に図１～図６を用いて、実施の形態１における半導体装置１００について説明する。図１は、半導体装置１００である半導体チップの平面図である。図２および図３は、図１に示される領域１Ａを拡大した要部平面図である。図３は、図２の下方の構造体を示し、主に、半導体基板ＳＵＢに形成されたトレンチゲートの構造を示している。図４は、図２および図３に示されるＡ－Ａ線に沿った断面図である。図５は、図２および図３に示されるＢ－Ｂ線に沿った断面図である。図６は、図２および図３に示されるＣ－Ｃ線およびＤ－Ｄ線に沿った断面図である。
図１は、主に半導体基板ＳＵＢの上方に形成される配線パターンを示している。半導体装置１００は、ＭＯＳＦＥＴが形成されたセル領域ＣＲと、平面視においてセル領域ＣＲを囲む外周領域ＯＲとを有する。セル領域ＣＲには、複数のＭＯＳＦＥＴのような主要な半導体素子が形成される。外周領域ＯＲは、ゲート電極ＧＥにゲート配線ＧＷを接続させるため、および、ターミネーション領域として機能するトレンチＴＲ２を形成するため等に用いられる。
図１に示されるように、セル領域ＣＲはソース電極ＳＥで覆われている。平面視において、ゲート配線ＧＷはソース電極ＳＥを囲んでいる。また、ここでは図示していないが、ソース電極ＳＥおよびゲート配線ＧＷは、ポリイミド膜のような保護膜で覆われている。上記保護膜の一部には開口部が設けられ、その開口部で露出しているソース電極ＳＥおよびゲート配線ＧＷが、ソースパッドＳＰおよびゲートパッドＧＰになる。ソースパッドＳＰ上およびゲートパッドＧＰ上に、ワイヤまたはクリップ（銅板）などの外部接続用部材が接続されることで、半導体装置１００が、他の半導体チップまたは配線基板などに電気的に接続される。
図２に示される孔ＣＨ１～ＣＨ４の位置は、図３に示される孔ＣＨ１～ＣＨ４の位置と一致している。図３に示されるように、セル領域ＣＲおよび外周領域ＯＲにおいて、複数のトレンチＴＲ１は、Ｙ方向に延在し、Ｘ方向において互いに隣接している。
トレンチＴＲ１の内部において、トレンチＴＲ１の下部にはフィールドプレート電極ＦＰが形成され、トレンチＴＲ１の上部にはゲート電極ＧＥまたはフローティングゲート電極ＦＧが形成されている。フィールドプレート電極ＦＰの一部は、コンタクト部ＦＰａおよび分断部ＦＰｂを成している。コンタクト部ＦＰａおよび分断部ＦＰｂを構成するフィールドプレート電極ＦＰは、トレンチＴＲ１の内部において、トレンチＴＲ１の下部だけでなく、トレンチＴＲ１の上部にも形成されている。
コンタクト部ＦＰａは、セル領域ＣＲに形成されている。分断部ＦＰｂは、外周領域ＯＲに形成され、トレンチＴＲ１の内部において、ゲート電極ＧＥとフローティングゲート電極ＦＧとの間に位置している。すなわち、分断部ＦＰｂによって、ゲート電極ＧＥとフローティングゲート電極ＦＧとが物理的に分断されている。
外周領域ＯＲには、トレンチ（ターミネーショントレンチ）ＴＲ２が形成されている。トレンチＴＲ２は、セル領域ＣＲを囲むように、Ｙ方向およびＸ方向に延在している。トレンチＴＲ２の幅は、トレンチＴＲ１と同様である。
トレンチＴＲ２の内部において、トレンチＴＲ２の下部にはフィールドプレート電極ＦＰが形成され、トレンチＴＲ２の上部にはフローティングゲート電極ＦＧが形成されている。トレンチＴＲ１のフィールドプレート電極ＦＰと同様に、Ｙ方向に延在するトレンチＴＲ２に形成されているフィールドプレート電極ＦＰの一部は、コンタクト部ＦＰａおよび分断部ＦＰｂを成している。
また、図３に示されるように、トレンチＴＲ２には、Ｙ方向に延在する箇所と、Ｘ方向に延在する箇所とを繋ぐコーナー部ＴＲ２ａが設けれている場合がある。コーナー部ＴＲ２ａは、平面視において、Ｙ方向またはＸ方向から４５度の角度へ傾斜した方向に延在している。コーナー部ＴＲ２ａを設けることは必須ではないが、このようなコーナー部ＴＲ２ａが設けられていない場合、Ｙ方向に延在する箇所と、Ｘ方向に延在する箇所とが直角に繋がることになる。そうすると、直角箇所において、絶縁膜ＩＦ１の厚さにバラつきが発生し易くなったり、フィールドプレート電極ＦＰの埋め込み不良が発生し易くなる。従って、そのような不具合を発生し難くするために、トレンチＴＲ２には、コーナー部ＴＲ２ａが設けられている方が好ましい。
前記外周領域の一部およびセル領域ＣＲの半導体基板ＳＵＢには、ｐ型のボディ領域ＰＢが形成されている。セル領域ＣＲのボディ領域ＰＢの一部の表面には、ｎ型のソース領域ＮＳが形成されている。外周領域ＯＲの半導体基板ＳＵＢには、ｐ型のフローティング領域ＦＢＲ１～ＦＢＲ３が形成されている。ボディ領域ＰＢは、フローティング領域ＦＢＲ１～ＦＢＲ３から離間している。また、フローティング領域ＦＢＲ１～ＦＢＲ３は、互いに離間している。
フローティング領域ＦＢＲ１は、外周領域ＯＲのトレンチＴＲ１と、Ｘ方向に延在しているトレンチＴＲ２との間に位置する半導体基板ＳＵＢ中に形成されている。フローティング領域ＦＢＲ２およびフローティング領域ＦＢＲ３は、Ｘ方向において各トレンチＴＲ１の間に形成され、Ｙ方向においてフローティング領域ＦＢＲ１とボディ領域ＰＢとの間に位置する。
ソース領域ＮＳ上には、孔ＣＨ１が形成されている。後述するように、孔ＣＨ１は、ボディ領域ＰＢにも達している。ソース電極ＳＥは、孔ＣＨ１を介してソース領域ＮＳおよびボディ領域ＰＢに電気的に接続される。ゲート電極ＧＥ上には、孔ＣＨ２が形成されている。ゲート電極ＧＥは、孔ＣＨ２を介してゲート配線ＧＷに電気的に接続される。トレンチＴＲ１のコンタクト部ＦＰａ上には、孔ＣＨ３が形成されている。トレンチＴＲ１のコンタクト部ＦＰａは、孔ＣＨ３を介してソース電極ＳＥに電気的に接続される。トレンチＴＲ２のコンタクト部ＦＰａ上には、孔ＣＨ４が形成されている。トレンチＴＲ２のコンタクト部ＦＰａは、孔ＣＨ４を介してソース電極ＳＥに電気的に接続される。
以下に図４～図６を用いて、半導体装置１００の断面構造について説明する。まず、図６のＣ－Ｃ断面およびＤ－Ｄ断面を用いて、セル領域ＣＲに形成されるＭＯＳＦＥＴの基本的な構造について説明する。
図６に示されるように、半導体装置１００は、上面および下面を有するｎ型の半導体基板ＳＵＢを備える。半導体基板ＳＵＢは、低濃度のｎ型のドリフト領域ＮＶを有する。ここでは、ｎ型の半導体基板ＳＵＢ自体がドリフト領域ＮＶを構成している。なお、ドリフト領域ＮＶは、ｎ型のシリコン基板上に、エピタキシャル成長法によって燐（Ｐ）を導入しながら成長させたｎ型の半導体層であってもよい。本願では、そのようなｎ型のシリコン基板およびｎ型の半導体層からなる積層体も半導体基板ＳＵＢであるとして説明する。
半導体基板ＳＵＢの上面側において、半導体基板ＳＵＢ中には、半導体基板ＳＵＢの上面から所定の深さに達するトレンチＴＲ１が形成されている。トレンチＴＲ１の深さは、例えば５μｍ以上且つ７μｍ以下である。また、図４および図５に示されるトレンチＴＲ２の深さもトレンチＴＲ１の深さと同様である。トレンチＴＲ１の内部において、トレンチＴＲ１の下部には、絶縁膜ＩＦ１を介してフィールドプレート電極ＦＰが形成され、トレンチＴＲ１の上部には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。ゲート電極ＧＥの上面は、半導体基板ＳＵＢの上面よりも若干後退している。
絶縁膜ＩＦ１の上面の位置は、フィールドプレート電極ＦＰの上面の位置よりも低くなっている。ゲート絶縁膜ＧＩは、絶縁膜ＩＦ１上のトレンチＴＲ１の内部に形成されている。絶縁膜ＩＦ１から露出しているフィールドプレート電極ＦＰの上面および側面には、絶縁膜ＩＦ２が形成されている。また、ゲート電極ＧＥは、絶縁膜ＩＦ１から露出しているフィールドプレート電極ＦＰと半導体基板ＳＵＢとの間にも、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ２を介して形成されている。
絶縁膜ＩＦ１は、半導体基板ＳＵＢとフィールドプレート電極ＦＰとの間に形成されている。絶縁膜ＩＦ２は、ゲート電極ＧＥとフィールドプレート電極ＦＰとの間に形成されている。ゲート絶縁膜ＧＩは、半導体基板ＳＵＢとゲート電極ＧＥとの間に形成されている。これらの絶縁膜によって、半導体基板ＳＵＢ、ゲート電極ＧＥおよびフィールドプレート電極ＦＰは、互いに電気的に絶縁されている。
ゲート電極ＧＥおよびフィールドプレート電極ＦＰは、例えばｎ型の不純物が導入された多結晶シリコン膜からなる。絶縁膜ＩＦ１、絶縁膜ＩＦ２およびゲート絶縁膜ＧＩは、例えば酸化シリコン膜からなる。
絶縁膜ＩＦ１の厚さは、絶縁膜ＩＦ２およびゲート絶縁膜ＧＩの各々の厚さよりも厚くなっている。絶縁膜ＩＦ１の厚さは、例えば４００ｎｍ以上且つ６００ｎｍ以下である。絶縁膜ＩＦ２およびゲート絶縁膜ＧＩの各々の厚さは、例えば５０ｎｍ以上且つ８０ｎｍ以下である。
半導体基板ＳＵＢの上面側において、半導体基板ＳＵＢ中には、トレンチＴＲ１の深さよりも浅くなるように、ｐ型のボディ領域ＰＢが形成されている。ボディ領域ＰＢ内には、ｎ型のソース領域ＮＳが形成されている。ソース領域ＮＳは、ドリフト領域ＮＶよりも高い不純物濃度を有している。
半導体基板ＳＵＢの下面側において、半導体基板ＳＵＢ中には、ｎ型のドレイン領域ＮＤが形成されている。ドレイン領域ＮＤは、ドリフト領域ＮＶよりも高い不純物濃度を有している。半導体基板ＳＵＢの下面下には、ドレイン電極ＤＥが形成されている。ドレイン電極ＤＥは、例えばアルミニウム膜、チタン膜、ニッケル膜、金膜若しくは銀膜のような単層の金属膜、または、これらの金属膜を適宜積層させた積層膜からなる。ドレイン領域ＮＤおよびドレイン電極ＤＥは、セル領域ＣＲおよび外周領域ＯＲに渡って形成されている。半導体基板ＳＵＢ（ドレイン領域ＮＤ、ドリフト領域ＮＶ）には、ドレイン電極ＤＥからドレイン電位が供給される。
半導体基板ＳＵＢの上面上には、トレンチＴＲ１を覆うように、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜からなる。層間絶縁膜ＩＬの厚さは、例えば７００ｎｍ以上且つ９００ｎｍ以下である。なお、層間絶縁膜ＩＬは、薄い酸化シリコン膜と、リンを含む厚い酸化シリコン膜（ＰＳＧ：Phospho Silicate Glass膜）との積層膜であってもよい。
層間絶縁膜ＩＬ中には、ソース領域ＮＳおよびボディ領域ＰＢに達する孔ＣＨ１が形成されている。孔ＣＨ１の底部において、ボディ領域ＰＢには、高濃度拡散領域ＰＲが形成されている。高濃度拡散領域ＰＲは、ボディ領域ＰＢよりも高い不純物濃度を有する。
層間絶縁膜ＩＬ上には、ソース電極ＳＥが形成されている。ソース電極ＳＥは、孔ＣＨ１の内部に埋め込まれ、ソース領域ＮＳ、ボディ領域ＰＢおよび高濃度拡散領域ＰＲに電気的に接続され、これらの不純物領域にソース電位（接地電位）を供給する。
図６のＤ－Ｄ断面に示されるように、フィールドプレート電極ＦＰの一部は、フィールドプレート電極ＦＰのコンタクト部ＦＰａを成している。コンタクト部ＦＰａ以外のフィールドプレート電極ＦＰに接している絶縁膜ＩＦ１の上面の位置は、コンタクト部ＦＰａに接している絶縁膜ＩＦ１の上面の位置よりも低くなっている。すなわち、Ｃ－Ｃ断面の絶縁膜ＩＦ１の上面の位置は、半導体基板ＳＵＢの上面から３００ｎｍ以上且つ４００ｎｍ以下の深さに位置する。Ｄ－Ｄ断面の絶縁膜ＩＦ１の上面の位置は、半導体基板ＳＵＢの上面から５０ｎｍ以上且つ１００ｎｍ以下の深さに位置する。
また、コンタクト部ＦＰａの上面の位置は、半導体基板ＳＵＢの上面の位置よりも高くなっており、半導体基板ＳＵＢの上面から２００ｎｍ以上且つ４００ｎｍ以下の高さに位置する。
層間絶縁膜ＩＬ中には、コンタクト部ＦＰａに達する孔ＣＨ３が形成されている。ソース電極ＳＥは、孔ＣＨ３の内部に埋め込まれ、フィールドプレート電極ＦＰに電気的に接続され、フィールドプレート電極ＦＰにソース電位を供給する。
なお、分断部ＦＰｂの断面構造は、分断部ＦＰｂ上に孔が形成されていない点を除き、Ｄ－Ｄ断面の構造とほぼ同じである。
次に、図４のＡ－Ａ断面および図５のＢ－Ｂ断面を用いて、外周領域ＯＲの構造について説明する。
外周領域ＯＲのトレンチＴＲ１の内部において、トレンチＴＲ１の下部には、絶縁膜ＩＦ１を介してフィールドプレート電極ＦＰが形成され、トレンチＴＲ１の上部には、ゲート絶縁膜ＧＩを介してフローティングゲート電極ＦＧが形成されている。また、トレンチＴＲ２の内部において、トレンチＴＲ２の下部には、絶縁膜ＩＦ１を介してフィールドプレート電極ＦＰが形成され、トレンチＴＲ２の上部には、ゲート絶縁膜ＧＩを介してフローティングゲート電極ＦＧが形成されている。絶縁膜ＩＦ１から露出しているフィールドプレート電極ＦＰの上面および側面には、絶縁膜ＩＦ２が形成されている。フローティングゲート電極ＦＧの上面は、半導体基板ＳＵＢの上面よりも若干後退している。
絶縁膜ＩＦ１は、半導体基板ＳＵＢとフィールドプレート電極ＦＰとの間に形成されている。絶縁膜ＩＦ２は、フローティングゲート電極ＦＧとフィールドプレート電極ＦＰとの間に形成されている。ゲート絶縁膜ＧＩは、半導体基板ＳＵＢとフローティングゲート電極ＦＧとの間に形成されている。また、トレンチのＴＲ１の内部において、ゲート電極ＧＥおよびフローティングゲート電極ＦＧは、分断部ＦＰｂによって物理的に分離されている。
従って、トレンチのＴＲ１の内部において、分断部ＦＰｂ、絶縁膜ＩＦ１、絶縁膜ＩＦ２およびゲート絶縁膜ＧＩによって、半導体基板ＳＵＢ、ゲート電極ＧＥ、フィールドプレート電極ＦＰおよびフローティングゲート電極ＦＧは、互いに電気的に絶縁されている。また、トレンチのＴＲ２の内部においても、分断部ＦＰｂ、絶縁膜ＩＦ１、絶縁膜ＩＦ２およびゲート絶縁膜ＧＩによって、半導体基板ＳＵＢ、フィールドプレート電極ＦＰおよびフローティングゲート電極ＦＧは、互いに電気的に絶縁されている。
半導体基板ＳＵＢの上面側において、半導体基板ＳＵＢ中には、ｐ型のフローティング領域ＦＢＲ１～ＦＢＲ３が形成されている。フローティング領域ＦＢＲ１～ＦＢＲ３は、ボディ領域ＰＢと同じ不純物濃度を有する。フローティング領域ＦＢＲ１～ＦＢＲ３の各々の深さは、トレンチＴＲ１およびトレンチＴＲ２の各々の深さよりも浅い。
層間絶縁膜ＩＬは、トレンチＴＲ１およびトレンチＴＲ２を覆うように形成されている。層間絶縁膜ＩＬ上には、ゲート配線ＧＷが形成されている。また、ゲート電極ＧＥは、外周領域ＯＲの一部のトレンチＴＲ１の内部にも形成されている。図４に示されるように、層間絶縁膜ＩＬ中には、ゲート電極ＧＥに達する孔ＣＨ２が形成されている。ゲート配線ＧＷは、孔ＣＨ２の内部に埋め込まれ、ゲート電極ＧＥに電気的に接続され、ゲート電極ＧＥにゲート電位を供給する。
なお、図３の孔ＣＨ４が位置している箇所の断面構造は、図６のＤ－Ｄ断面の構造とほぼ同じになる。従って、ここでは図示していないが、層間絶縁膜ＩＬ中には、トレンチＴＲ２のコンタクト部ＦＰａに達する孔ＣＨ４が形成されている。ソース電極ＳＥは、孔ＣＨ４の内部に埋め込まれ、トレンチＴＲ２のフィールドプレート電極ＦＰに電気的に接続され、トレンチＴＲ２のフィールドプレート電極ＦＰにソース電位を供給する。
また、フローティング領域ＦＢＲ１～ＦＢＲ３およびフローティングゲート電極ＦＧは、ゲート配線ＧＷ、ソース電極ＳＥおよびドレイン電極ＤＥの何れにも接続されていない。従って、フローティング領域ＦＢＲ１～ＦＢＲ３およびフローティングゲート電極ＦＧには、ゲート電位、ソース電位およびドレイン電位が供給されていない。
また、ソース電極ＳＥおよびゲート配線ＧＷは、例えば、バリアメタル膜と、上記バリアメタル膜上に形成された導電性膜とからなる。上記バリアメタル膜は、例えば窒化チタン膜であり、上記導電性膜は、例えばアルミニウム膜である。
なお、ソース電極ＳＥおよびゲート配線ＧＷは、孔ＣＨ１～ＣＨ４の内部を埋め込むプラグ層と、層間絶縁膜ＩＬ上に形成された配線層とから構成されていてもよい。その場合、配線層は、上記バリアメタル膜および上記導電性膜によって構成される。プラグ層は、例えば、窒化チタン膜のようなバリアメタル膜と、タングステン膜のような導電性膜との積層膜によって構成される。
＜検討例と、実施の形態１の主な特徴＞
図７は、検討例１の半導体装置を示す要部平面図である。図８は、検討例２の半導体装置を示す要部平面図である。図９および図１０は、図７および図８に示されるＡ’－Ａ’線に沿った断面図である。Ａ’－Ａ’線は、図３に示されるＡ－Ａ線の一部に相当する。
図７に示されるように、検討例１では、外周領域ＯＲにフローティング領域ＦＢＲ１～３が形成されておらず、ボディ領域ＰＢが、セル領域ＣＲからトレンチＴＲ２に達するまで形成されている。また、検討例１では、トレンチＴＲ１およびトレンチＴＲ２の各々の上部にフローティングゲート電極ＦＧが形成されておらず、外周領域ＯＲにおいて、トレンチＴＲ１およびトレンチＴＲ２の各々の内部には、フィールドプレート電極ＦＰが埋め込まれている。
図８に示されるように、検討例２では、実施の形態１と同様に、外周領域ＯＲにフローティング領域ＦＢＲ１～３が形成されているが、検討例１と同様に、トレンチＴＲ１およびトレンチＴＲ２の各々の上部にフローティングゲート電極ＦＧが形成されていない。
図９および図１０は、ＭＯＳＦＥＴがオフ状態の時に、外周領域ＯＲのボディ領域ＰＢおよびフローティング領域ＦＢＲ１に掛かる電界強度の様子を模式的に示している。
例えば、図９に示されるように、外周領域ＯＲにおいて、トレンチＴＲ１とトレンチＴＲ２との間の距離が、最適値から外れて長くなる場合がある。そうすると、ボディ領域ＰＢから発生する空乏層１０が十分に深く広がらず、電界強度Ｅが高くなり、耐圧が低下するという問題が発生する。なお、電界強度Ｅは、ドレイン電位Ｖｄと空乏層１０の幅Ｗとを用いて、「Ｅ＝Ｖｄ／Ｗ」で表される。
一方で、図１０に示されるように、ＦＢＲ構造を適用すると、ボディ領域ＰＢで０Ｖであった電位は、フローティング領域ＦＢＲ３、フローティング領域ＦＢＲ２およびフローティング領域ＦＢＲ１を経るに連れて段階的に上昇する。従って、フローティング領域ＦＢＲ１の電位をＶＦＢＲ（＞０Ｖ）で表すと、電界強度Ｅは、「Ｅ＝（Ｖｄ－ＶＦＢＲ）／Ｗ」で表される。すなわち、外周領域ＯＲにおいて電界が緩和されるので、耐圧の向上を図れる。
基本的には、フローティング領域ＦＢＲの数が多い方が、電位が段階的に上昇するので、最終的にフローティング領域ＦＢＲ１の電位を上昇させ易くなる。ここではフローティング領域ＦＢＲ１～ＦＢＲ３のように、フローティング領域ＦＢＲの数が３個である場合を例示しているが、フローティング領域ＦＢＲの数と、それらの配置間隔とは、適宜自由に設計することができる。少なくとも１つのフローティング領域ＦＢＲ（フローティング領域ＦＢＲ１）が形成されていればよい。このような点は、実施の形態１でも同様である。
図１１は、フローティング領域ＦＢＲ１およびその周囲の電位の関係を模式的に示している。フローティング領域ＦＢＲ１の電位ψＦＢＲは、以下の数式１で求められる。ψＧＷはゲート配線ＧＷの電位であり、ψＣＦＰはトレンチＴＲ１内のフィールドプレート電極ＦＰの電位であり、ψＴＦＰはトレンチＴＲ２内のフィールドプレート電極ＦＰの電位である。Ｖｄは、ドレイン電極ＤＥの電位である。
ここで、ＭＯＳＦＥＴがオフ状態の時、ψＧＷ、ψＣＦＰおよびψＴＦＰは、０Ｖである。それ故、フローティング領域ＦＢＲ１の周囲の絶縁膜を介した容量結合によって、フローティング領域ＦＢＲ１の電位上昇を抑える効果が働く。すなわち、フローティング領域ＦＢＲ１を０Ｖに固定しようとする効果が働く。従って、検討例２の構造では、外周領域ＯＲの耐圧を低下させる効果が、十分に発揮されているとは言えない。
そこで、図３～図５に示されるように、実施の形態１では、トレンチＴＲ１およびトレンチＴＲ２の各々の上部に、フローティングゲート電極ＦＧを設けている。フローティングゲート電極ＦＧは、ゲート配線ＧＷ、ソース電極ＳＥおよびドレイン電極ＤＥに電気的に接続されておらず、何の電位も供給されていない。従って、上述の数式１において、容量ＣＣＦＰおよび容量ＣψＴＦＰが非常に小さいと見做せるので、フローティング領域ＦＢＲ１の電位ψＦＢＲを上昇させることができる。
図１２および図１３は、検討例２および実施の形態１におけるフローティング領域ＦＢＲ１の電位上昇を測定した結果を示すグラフである。なお、各グラフ中の「１個」または「２個」などの表示は、フローティング領域ＦＢＲの数を示している。図１２および図１３に示されるように、実施の形態１では、検討例２の１６０％以上の電位上昇量が達成できていることが判る。
このように、実施の形態１によれば、トレンチＴＲ１とトレンチＴＲ２との間の距離が、最適値から外れて長くなったとしても、フローティング領域ＦＢＲ１における電位上昇を、検討例２よりも効果的に発揮させることができる。従って、外周領域ＯＲにおける耐圧の低下を十分に抑制でき、半導体装置１００の信頼性を向上させることができる。
ところで、トレンチＴＲ２の分断部ＦＰｂは、必須ではなく、形成されていなくてもよい。言い換えれば、トレンチＴＲ２の分断部ＦＰｂによって分断されている２つのフローティングゲート電極ＦＧは、一体化していてもよい。しかし、後述のように、分断部ＦＰｂは、フィールドプレート電極ＦＰをパターニングした際に形成されるが、トレンチＴＲ２の分断部ＦＰｂを形成しない場合、トレンチＴＲ２に最も近いトレンチＴＲ１の分断部ＦＰｂの形状が、他のトレンチＴＲ１の分断部ＦＰｂの形状と比較して、歪になることがある。従って、トレンチＴＲ２の分断部ＦＰｂをダミーパターンとして形成することで、トレンチＴＲ１の分断部ＦＰｂの形状が、安定し易くなる。
＜半導体装置の製造方法＞
以下に図１４～図３１を用いて、半導体装置１００の製造方法に含まれる各製造工程について説明する。以下の説明では、図４のＡ－Ａ断面と、図６のＣ－Ｃ断面およびＤ－Ｄ断面を用いる。なお、図５のＢ－Ｂ断面に示されるトレンチＴＲ２は、トレンチＴＲ１と同じ製造工程で形成され、トレンチＴＲ２の内部に形成されるフィールドプレート電極ＦＰおよびフローティングゲート電極ＦＧなどの構造体は、トレンチＴＲ１の内部に形成される構造体と同じ製造工程で形成される。従って、Ｂ－Ｂ断面については図示を省略する。
図１４および図１５に示されるように、まず、上面および下面を有するｎ型の半導体基板ＳＵＢを用意する。上述のように、ここでは、ｎ型の半導体基板ＳＵＢ自体がドリフト領域ＮＶを構成しているが、ドリフト領域ＮＶは、ｎ型のシリコン基板上に、エピタキシャル成長法によって燐（Ｐ）を導入しながら成長させたｎ型の半導体層であってもよい。
次に、半導体基板ＳＵＢの上面側において、半導体基板ＳＵＢ中にトレンチＴＲ１およびトレンチＴＲ２を形成する。トレンチＴＲ１およびトレンチＴＲ２を形成するためには、まず、半導体基板ＳＵＢ上に、例えばＣＶＤ法によって、例えば酸化シリコン膜を形成する。次に、上記酸化シリコン膜上に、フォトリソグラフィ技術によって、開口部を有するレジストパターンを形成する。次に、上記レジストパターンをマスクとしてドライエッチング処理を行うことで、上記酸化シリコン膜をパターニングし、ハードマスクＨＭを形成する。次に、アッシング処理によって上記レジストパターンを除去する。次に、ハードマスクＨＭをマスクとしてドライエッチング処理を行うことで、半導体基板ＳＵＢ中にトレンチＴＲ１およびトレンチＴＲ２を形成する。その後、例えばフッ酸を含む溶液を用いたウェットエッチング処理によって、ハードマスクＨＭを除去する。
図１６および図１７に示されるように、まず、トレンチＴＲ１の内部、トレンチＴＲ２の内部および半導体基板ＳＵＢ上に、例えば熱酸化法またはＣＶＤ法によって、絶縁膜ＩＦ１を形成する。
次に、トレンチＴＲ１の内部およびトレンチＴＲ２の内部を埋め込むように、絶縁膜ＩＦ１上に、例えばＣＶＤ法によって、導電性膜ＣＦ１を形成する。導電性膜ＣＦ１は、例えばｎ型の多結晶シリコン膜である。
図１８および図１９に示されるように、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いた研磨処理、または、異方性エッチング処理を行うことで、トレンチＴＲ１の外部およびトレンチＴＲ２の外部に形成されている導電性膜ＣＦ１を除去する。このようにして、トレンチＴＲ１の内部およびトレンチＴＲ２の内部を埋め込むように、フィールドプレート電極ＦＰが形成される。この時点で、フィールドプレート電極ＦＰの上面の位置は、半導体基板ＳＵＢの上面の位置よりも高くなっている。
図２０および図２１に示されるように、フィールドプレート電極ＦＰの一部がコンタクト部ＦＰａおよび分断部ＦＰｂとして残されるように、フィールドプレート電極ＦＰの他部を選択的に後退させる。まず、コンタクト部ＦＰａおよび分断部ＦＰｂとなる領域を選択的に覆うレジストパターンＲＰ１を形成する。次に、レジストパターンＲＰ１をマスクとして異方性エッチング処理を行うことで、フィールドプレート電極ＦＰをパターニングする。すなわち、コンタクト部ＦＰａおよび分断部ＦＰｂ以外のフィールドプレート電極ＦＰを選択的に後退させる。その後、アッシング処理によってレジストパターンＲＰ１を除去する。
なお、上述したように、トレンチＴＲ２の分断部ＦＰｂは、必須ではなく、形成されていなくてもよい。しかし、トレンチＴＲ２の分断部ＦＰｂを形成しない場合、Ｘ方向に延在するレジストパターンＲＰ１の端部は、トレンチＴＲ１とトレンチＴＲ２との間に位置することになる。レジストパターンＲＰ１の端部は、現像時に丸まり易いので、トレンチＴＲ２に最も近いトレンチＴＲ１（最外周のトレンチＴＲ１）の分断部ＦＰｂの形状も、丸まり易くなる。
そうすると、最外周のトレンチＴＲ１の内部において、分断部ＦＰｂとなるべきフィールドプレート電極ＦＰの一部が後退し、その後の製造工程において、その後退箇所に導電性膜ＣＦ２が埋め込まれる虞がある。すなわち、ゲート電極ＧＥとフローティングゲート電極ＦＧとが、後退箇所の導電性膜ＣＦ２を介して導通する虞がある。従って、トレンチＴＲ２の分断部ＦＰｂをダミーパターンとして形成することで、最外周のトレンチＴＲ１の分断部ＦＰｂの形状が、安定し易くなる。
図２２および図２３に示されるように、トレンチＴＲ１の内部およびトレンチＴＲ２の内部において、例えばフッ酸を含む溶液を用いたウェットエッチング処理によって、絶縁膜ＩＦ１を後退させる。これにより、半導体基板ＳＵＢ上の絶縁膜ＩＦ１が除去され、トレンチＴＲ１の内部およびトレンチＴＲ２の内部において、絶縁膜ＩＦ１の上面の位置が、フィールドプレート電極ＦＰの上面の位置よりも低くなる。
この時点で、コンタクト部ＦＰａおよび分断部ＦＰｂ以外のフィールドプレート電極ＦＰに接している絶縁膜ＩＦ１の上面の位置は、コンタクト部ＦＰａおよび分断部ＦＰｂに接している絶縁膜ＩＦ１の上面の位置よりも低くなっている。また、半導体基板ＳＵＢ上の絶縁膜ＩＦ１を除去したことで、コンタクト部ＦＰａおよび分断部ＦＰｂの上面の位置は、半導体基板ＳＵＢの上面の位置よりも高くなっている。
図２４および図２５に示されるように、まず、絶縁膜ＩＦ１上のトレンチＴＲ１の内部、絶縁膜ＩＦ１上のトレンチＴＲ２の内部および半導体基板ＳＵＢ上に、熱酸化法によって、例えば酸化シリコン膜からなるゲート絶縁膜ＧＩを形成する。同時に、絶縁膜ＩＦ１から露出しているフィールドプレート電極ＦＰの上面および側面には、絶縁膜ＩＦ２が形成される。
次に、トレンチＴＲ１およびトレンチＴＲ２を覆うように、例えばＣＶＤ法によって、半導体基板ＳＵＢ上に、導電性膜ＣＦ２を形成する。導電性膜ＣＦ２は、例えばｎ型の多結晶シリコン膜である。
図２６および図２７に示されるように、導電性膜ＣＦ２に対して異方性ドライエッチング処理を行うことで、トレンチＴＲ１の外部およびトレンチＴＲ２の外部に形成されていた導電性膜ＣＦ２を除去する。これにより、図２０および図２１の製造工程で後退した外周領域ＯＲの一部およびセル領域ＣＲのフィールドプレート電極ＦＰ上において、トレンチＴＲ１の内部を埋め込むように、ゲート電極ＧＥを形成する。同時に、外周領域ＯＲのフィールドプレート電極ＦＰ上において、トレンチＴＲ１およびトレンチＴＲ２の内部を埋め込むように、フローティングゲート電極ＦＧを形成する。
なお、この異方性ドライエッチング処理によって、コンタクト部ＦＰａおよび分断部ＦＰｂが形成されているトレンチＴＲ１およびトレンチＴＲ２の内部では、導電性膜ＣＦ２が除去される。不要な導電性膜ＣＦ２を完全に除去するために、異方性ドライエッチング処理はオーバーエッチングで行われるので、ゲート電極ＧＥおよびフローティングゲート電極ＦＧの各々の上面の位置は、半導体基板ＳＵＢの上面の位置よりも若干低くなる。
この時点で、トレンチＴＲ１の内部において、半導体基板ＳＵＢ、ゲート電極ＧＥ、フィールドプレート電極ＦＰおよびフローティングゲート電極ＦＧは、互いに絶縁されている。また、トレンチＴＲ２の内部において、半導体基板ＳＵＢ、フィールドプレート電極ＦＰおよびフローティングゲート電極ＦＧは、互いに絶縁されている。
図２８および図２９に示されるように、半導体基板ＳＵＢの上面側において、フォトリソグラフィ技術およびイオン注入法によって、例えばホウ素（Ｂ）を導入することで、外周領域ＯＲの一部およびセル領域ＣＲの半導体基板ＳＵＢ中に、ｐ型のボディ領域ＰＢを選択的に形成し、外周領域ＯＲの半導体基板ＳＵＢ中に、ｐ型のフローティング領域ＦＢＲ１～ＦＢＲ３を選択的に形成する。ボディ領域ＰＢおよびフローティング領域ＦＢＲ１～ＦＢＲ３は、トレンチＴＲ１およびトレンチＴＲ２の深さよりも浅くなるように形成される。
次に、フォトリソグラフィ技術およびイオン注入法によって、例えば砒素（Ａｓ）を導入することで、セル領域ＣＲのボディ領域ＰＢ内に、ｎ型のソース領域ＮＳを選択的に形成する。その後、半導体基板ＳＵＢに対して熱処理を施すことで、ソース領域ＮＳ、ボディ領域ＰＢおよびフローティング領域ＦＢＲ１～ＦＢＲ３に含まれる不純物を拡散させる。
なお、これらのイオン注入前に、半導体基板ＳＵＢ上に、スルー膜として薄い酸化シリコン膜を形成しておいてもよい。このスルー膜は、イオン注入後に除去されてもよいし、層間絶縁膜ＩＬの一部として残されていてもよい。
図３０および図３１に示されるように、トレンチＴＲ１およびトレンチＴＲ２を覆うように、例えばＣＶＤ法によって、セル領域ＣＲおよび外周領域ＯＲの半導体基板ＳＵＢの上面上に、層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、例えば酸化シリコン膜からなる。なお、層間絶縁膜ＩＬは、ＣＶＤ法によって形成された薄い酸化シリコン膜と、塗布法によって形成されたＰＳＧ膜との積層膜であってもよい。
次に、層間絶縁膜ＩＬ中に、孔ＣＨ１～ＣＨ４を形成する。まず、層間絶縁膜ＩＬ上に、ソース領域ＮＳが形成されている半導体基板ＳＵＢを開口するパターンを有するレジストパターンを形成する。次に、上記レジストパターンをマスクとして異方性エッチング処理を行うことで、層間絶縁膜ＩＬ中に、ソース領域ＮＳ中およびボディ領域ＰＢ中に達する孔ＣＨ１を形成する。孔ＣＨ１の底部は、ボディ領域ＰＢ内に位置している。次に、イオン注入法によって、孔ＣＨ１の底部におけるボディ領域ＰＢに、例えばホウ素（Ｂ）を導入することで、ｐ型の高濃度拡散領域ＰＲを形成する。その後、アッシング処理によって上記レジストパターンを除去する。
次に、層間絶縁膜ＩＬ上に、外周領域ＯＲのゲート電極ＧＥ上、トレンチＴＲ１のコンタクト部ＦＰａ上、および、トレンチＴＲ２のコンタクト部ＦＰａ上を開口するパターンを有するレジストパターンを形成する。次に、上記レジストパターンをマスクとして異方性エッチング処理を行うことで、層間絶縁膜ＩＬに、ゲート電極ＧＥに達する孔ＣＨ２と、トレンチＴＲ１のコンタクト部ＦＰａに達する孔ＣＨ３と、トレンチＴＲ２のコンタクト部ＦＰａに達する孔ＣＨ４とを形成する。その後、アッシング処理によって上記レジストパターンを除去する。
なお、孔ＣＨ１を形成する工程と、孔ＣＨ２～ＣＨ４を形成する工程とは、どちらが先であってもよい。また、層間絶縁膜ＩＬに、孔ＣＨ１～ＣＨ４を同時に形成してもよい。
次に、層間絶縁膜ＩＬ上に、ソース電極ＳＥと、平面視においてソース電極ＳＥを囲むゲート配線ＧＷとを形成する。まず、層間絶縁膜ＩＬ上に、スパッタリング法またはＣＶＤ法によって、例えば窒化チタン膜からなるバリアメタル膜と、例えばアルミニウム膜からなる導電性膜との積層膜を形成する。次に、上記積層膜をパターニングすることで、ソース電極ＳＥおよびゲート配線ＧＷを形成する。
ゲート配線ＧＷは、孔ＣＨ２内に埋め込まれ、ゲート電極ＧＥに電気的に接続される。ソース電極ＳＥは、孔ＣＨ１内、孔ＣＨ３および孔ＣＨ４に埋め込まれ、ソース領域ＮＳ、ボディ領域ＰＢ、高濃度拡散領域ＰＲおよびフィールドプレート電極ＦＰに電気的に接続される。
なお、ソース電極ＳＥおよびゲート配線ＧＷは、孔ＣＨ１～ＣＨ４の内部を埋め込むプラグ層と、層間絶縁膜ＩＬ上に形成された配線層とから構成されていてもよい。その場合、まず、孔ＣＨ１～ＣＨ４の内部および層間絶縁膜ＩＬ上に、スパッタリング法またはＣＶＤ法によって、例えば窒化チタン膜からなる第１バリアメタル膜を形成する。次に、上記第１バリアメタル膜上に、ＣＶＤ法によって、例えばタングステン膜からなる第１導電性膜を形成する。次に、ＣＭＰ法または異方性エッチング処理によって、孔ＣＨ１～ＣＨ４の外部に形成されている上記第１バリアメタル膜および上記第１導電性膜を除去する。これにより、孔ＣＨ１～ＣＨ４の内部を埋め込むように、上記第１バリアメタル膜および上記第１導電性膜からなるプラグ層が形成される。
次に、層間絶縁膜ＩＬ上に、スパッタリング法またはＣＶＤ法によって、例えば窒化チタン膜からなる第２バリアメタル膜と、例えばアルミニウム膜からなる第２導電性膜との積層膜を形成する。次に、上記積層膜をパターニングすることで、上記プラグ層に電気的に接続された配線層を形成する。
次に、ここでは図示はしないが、ソース電極ＳＥ上およびゲート配線ＧＷ上に、例えば塗布法によって、例えばポリイミド膜からなる保護膜を形成する。上記保護膜の一部に開口部を形成することで、ソース電極ＳＥおよびゲート配線ＧＷのうち、ソースパッドＳＰおよびゲートパッドＧＰになる領域を露出させる。
その後、以下の製造工程を経て、図４～図６に示される半導体装置１００が製造される。まず、必要に応じて半導体基板ＳＵＢの下面を研磨する。次に、セル領域ＣＲおよび外周領域ＯＲの半導体基板ＳＵＢの下面に、イオン注入法によって、例えば砒素（Ａｓ）などを導入することで、ｎ型のドレイン領域ＮＤを形成する。次に、セル領域ＣＲおよび外周領域ＯＲの半導体基板ＳＵＢの下面下に、スパッタリング法によって、ドレイン電極ＤＥを形成する。
なお、フローティング領域ＦＢＲ１～ＦＢＲ３およびフローティングゲート電極ＦＧには、ソース電極ＳＥ、ゲート配線ＧＷおよびドレイン電極ＤＥが電気的に接続されていない。
実施の形態１における半導体装置１００の製造方法では、検討例１および検討例２と比較して、製造工程の追加を行うこと無く、フローティング領域ＦＢＲ１～ＦＢＲ３およびフローティングゲート電極ＦＧを形成できる。そのため、製造コストの増加を抑制できる。
すなわち、図２８および図２９の製造工程時に、ボディ領域ＰＢを形成するためのマスクの開口パターンを変更するだけで、ボディ領域ＰＢと共にフローティング領域ＦＢＲ１～ＦＢＲ３も形成できる。また、図２０および図２１の製造工程時に、レジストパターンＲＰ１の開口パターンを変更するだけで、フローティングゲート電極ＦＧ用の箇所におけるフィールドプレート電極ＦＰを後退させることができる。また、図２４～図２７の製造工程時に、同じ導電性膜ＣＦ２から、ゲート電極ＧＥと共にフローティングゲート電極ＦＧも形成できる。
（実施の形態２）
以下に図３２～図３４を用いて、実施の形態２における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。図３３は、図３２に示されるＡ－Ａ線に沿った断面図である。図３４は、図３２に示されるＢ－Ｂ線に沿った断面図である。なお、図３２に示されるＣ－Ｃ線およびＤ－Ｄ線に沿った断面図は、図６と同じであるので、これらの説明については省略する。
実施の形態２では、実施の形態１のフローティングゲート電極ＦＧが形成されていた箇所に、フローティングゲート電極ＦＧの代わりに絶縁膜ＩＦ３が形成されている。すなわち、図３２～図３４に示されるように、外周領域ＯＲのトレンチＴＲ１の内部において、トレンチＴＲ１の上部には、絶縁膜ＩＦ３が埋め込まれている。また、トレンチＴＲ２の内部において、トレンチＴＲ２の上部には、絶縁膜ＩＦ３が埋め込まれている。
実施の形態２でも、トレンチＴＲ１の内部において、半導体基板ＳＵＢ、ゲート電極ＧＥおよびフィールドプレート電極ＦＰは、互いに絶縁されている。また、トレンチＴＲ２の内部において、半導体基板ＳＵＢおよびフィールドプレート電極ＦＰは、互いに絶縁されている。
図１１および数式１を参照すると、実施の形態２においても、容量ＣＣＦＰおよび容量ＣψＴＦＰが非常に小さいと見做せる。従って、実施の形態２でも、実施の形態１とほぼ同じ程度に、フローティング領域ＦＢＲ１の電位ψＦＢＲを上昇させることができる。
絶縁膜ＩＦ３は、例えば、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜の単層膜であるか、これらを適宜積層させた積層膜であってもよい。しかしながら、容量ＣＣＦＰおよび容量ＣψＴＦＰは小さい方が好ましいという観点から、絶縁膜ＩＦ３は、比誘電率の小さい絶縁膜からなることが好ましい。従って、ここでは絶縁膜ＩＦ３に酸化シリコン膜の単層膜を適用している。
以下に図３５～図４０を用いて、実施の形態２における半導体装置１００の製造方法について説明する。実施の形態２の製造工程は、図１８の製造工程までは、実施の形態１と同様である。図３５は、図１８に続く製造工程を示している。
図３５に示されるように、トレンチＴＲ１の内部において、フィールドプレート電極ＦＰの一部がコンタクト部ＦＰａとして残されるように、外周領域ＯＲの一部およびセル領域ＣＲのフィールドプレート電極ＦＰを選択的に後退させる。まず、ゲート電極ＧＥとなる箇所を開口するパターンを有するレジストパターンＲＰ２を形成する。次に、レジストパターンＲＰ２をマスクとして異方性エッチング処理を行うことで、フィールドプレート電極ＦＰをパターニングする。その後、アッシング処理によってレジストパターンＲＰ２を除去する。
図３６に示されるように、トレンチＴＲ１の内部およびトレンチＴＲ２の内部において、例えばフッ酸を含む溶液を用いたウェットエッチング処理によって、絶縁膜ＩＦ１を後退させる。これにより、半導体基板ＳＵＢ上の絶縁膜ＩＦ１が除去され、トレンチＴＲ１の内部およびトレンチＴＲ２の内部において、絶縁膜ＩＦ１の上面の位置が、フィールドプレート電極ＦＰの上面の位置よりも低くなる。
図３７に示されるように、まず、絶縁膜ＩＦ１上のトレンチＴＲ１の内部、絶縁膜ＩＦ１上のトレンチＴＲ２の内部および半導体基板ＳＵＢ上に、熱酸化法によって、例えば酸化シリコン膜からなるゲート絶縁膜ＧＩを形成する。同時に、絶縁膜ＩＦ１から露出しているフィールドプレート電極ＦＰの上面および側面には、絶縁膜ＩＦ２が形成される。次に、トレンチＴＲ１およびトレンチＴＲ２を覆うように、例えばＣＶＤ法によって、半導体基板ＳＵＢ上に、導電性膜ＣＦ２を形成する。
図３８に示されるように、導電性膜ＣＦ２に対して異方性ドライエッチング処理を行うことで、トレンチＴＲ１の外部およびトレンチＴＲ２の外部に形成されていた導電性膜ＣＦ２を除去する。これにより、図３５の製造工程で後退した外周領域ＯＲの一部およびセル領域ＣＲのフィールドプレート電極ＦＰ上において、トレンチＴＲ１の内部を埋め込むように、ゲート電極ＧＥを形成する。異方性ドライエッチング処理はオーバーエッチングで行われるので、ゲート電極ＧＥの上面の位置は、半導体基板ＳＵＢの上面の位置よりも若干低くなる。
図３９に示されるように、まず、外周領域ＯＲの一部およびセル領域ＣＲのトレンチＴＲ１と、トレンチＴＲ２の一部を覆うように、レジストパターンＲＰ３を形成する。次に、レジストパターンＲＰ３をマスクとして異方性エッチング処理を行うことで、フィールドプレート電極ＦＰをパターニングする。これにより、トレンチＴＲ１では、フィールドプレート電極ＦＰの一部が分断部ＦＰｂとして残されるように、外周領域ＯＲのフィールドプレート電極ＦＰを選択的に後退させる。同時に、トレンチＴＲ２では、フィールドプレート電極ＦＰの一部がコンタクト部ＦＰａおよび分断部ＦＰｂとして残されるように、フィールドプレート電極ＦＰの他部を選択的に後退させる。その後、アッシング処理によってレジストパターンＲＰ３を除去する。
図４０に示されるように、トレンチＴＲ１およびトレンチＴＲ２を覆うように、半導体基板ＳＵＢの上面上に、例えばＣＶＤ法によって絶縁膜ＩＦ３を形成する。
図４１に示されるように、絶縁膜ＩＦ３に対して異方性エッチング処理を行うことで、半導体基板ＳＵＢの上面上の絶縁膜ＩＦ３を除去する。これにより、トレンチＴＲ１の内部では、図３９の製造工程で後退した外周領域ＯＲのフィールドプレート電極ＦＰ上において、トレンチＴＲ１の内部を埋め込むように、絶縁膜ＩＦ３を形成する。トレンチＴＲ２の内部では、図３９の製造工程で後退した外周領域ＯＲのフィールドプレート電極ＦＰ上において、トレンチＴＲ２の内部を埋め込むように、絶縁膜ＩＦ３を形成する。
その後の製造工程は、図２８以降の製造工程と同様である。
（実施の形態３）
以下に図４２を用いて、実施の形態３における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
図４２に示されるように、実施の形態３では、ソース電極ＳＥおよびゲート配線ＧＷは、平面視においてフローティング領域ＦＢＲ１と重ならないように、層間絶縁膜ＩＬ上に形成されている。言い換えれば、断面視において、ソース電極ＳＥおよびゲート配線ＧＷの直下には、フローティング領域ＦＢＲ１が形成されていない。
また、ここでは図示を省略しているが、フローティング領域ＦＢＲ１の他に、フローティング領域ＦＢＲ２およびフローティング領域ＦＢＲ３のような複数のフローティング領域ＦＢＲを設ける場合、複数のフローティング領域ＦＢＲも、平面視においてソース電極ＳＥおよびゲート配線ＧＷと重ならないように形成されている。
図１１および数式１を参照すると、実施の形態３では、容量ＣＣＦＰおよび容量ＣψＴＦＰだけでなく、容量ＣＧＷも非常に小さいと見做せる。その結果、図１３のグラフに示されるように、フローティング領域ＦＢＲ１の電位ψＦＢＲを更に上昇させることができる。
なお、実施の形態３の技術を実現するためには、ソース電極ＳＥが孔ＣＨ１上、孔ＣＨ３上および孔ＣＨ４上に位置し、且つ、ゲート配線ＧＷが孔ＣＨ２上に位置する程度に、ソース電極ＳＥおよびゲート配線ＧＷの配置を変更すればよい。
また、平面視においてフローティング領域ＦＢＲ１～ＦＢＲ３と重ならない位置であれば、層間絶縁膜ＩＬに他の配線Ｍ１が形成されていてもよい。例えば、図４２に示されるように、ゲート配線ＧＷの外周を更に囲むように、配線Ｍ１が形成されていてもよい。このような配線Ｍ１は、ゲート電位、ソース電位またはドレイン電位などのような所定の電位を供給するための配線であってもよいし、フローティング状態のダミー配線であってもよい。
本願では図示していないが、ソース電極ＳＥ上およびゲート配線ＧＷ上には、ポリイミド膜のような保護膜が形成されている。ゲート配線ＧＷの外周に配線Ｍ１を設けることで、半導体装置１００の最外周近くにおいて、上記保護膜の平坦性を向上させることができる。
なお、実施の形態３で開示した技術を、実施の形態２に適用することもできる。その場合でも、同様の効果を得られる。
以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
その他、上記実施の形態に記載された内容の一部を以下に記載する。
［付記１］
ＭＯＳＦＥＴが形成されるセル領域と、平面視において前記セル領域を囲む外周領域とを有する半導体装置の製造方法であって、
（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、
（ｂ）前記（ａ）工程後、前記半導体基板の上面側において、前記セル領域および前記外周領域の前記半導体基板中に、平面視において第１方向に延在する第１トレンチを形成し、前記半導体基板の上面側において、前記外周領域の前記半導体基板中に、平面視において前記セル領域を囲むように、前記第１方向、および、平面視で前記第１方向と直交する第２方向に延在する第２トレンチを形成する工程、
（ｃ）前記（ｂ）工程後、前記第１トレンチの内部を埋め込むように、第１フィールドプレート電極を形成し、前記第２トレンチの内部を埋め込むように、第２フィールドプレート電極を形成する工程、
（ｄ）前記（ｃ）工程後、前記第１フィールドプレート電極の一部が第１コンタクト部として残されるように、前記外周領域の一部および前記セル領域の前記第１フィールドプレート電極を選択的に後退させる工程、
（ｅ）前記（ｄ）工程後、前記（ｄ）工程で後退した前記外周領域の一部および前記セル領域の前記第１フィールドプレート電極上において、前記第１トレンチの内部を埋め込むように、ゲート電極を形成する工程、
（ｆ）前記（ｅ）工程後、前記外周領域の前記第１フィールドプレート電極を選択的に後退させ、前記第２フィールドプレート電極の一部が第２コンタクト部として残されるように、前記第２フィールドプレート電極の他部を選択的に後退させる工程、
（ｇ）前記（ｆ）工程後、前記（ｆ）工程で後退した前記外周領域の前記第１フィールドプレート電極上において、前記第１トレンチの内部を埋め込むように、第１絶縁膜を形成し、前記（ｆ）工程で後退した前記第２フィールドプレート電極上において、前記第２トレンチの内部を埋め込むように、第２絶縁膜を形成する工程、
（ｈ）前記（ｇ）工程後、前記半導体基板の上面側において、前記セル領域の前記半導体基板中に、前記第１導電型と反対の第２導電型のボディ領域を形成し、前記外周領域の前記半導体基板中に、前記第２導電型の第１フローティング領域を形成する工程、
（ｉ）前記（ｈ）工程後、前記ボディ領域内に、前記第１導電型のソース領域を形成する工程、
を備え、
前記ボディ領域および前記第１フローティング領域の各々の深さは、前記第１トレンチおよび前記第２トレンチの各々の深さよりも浅く、
前記第１フローティング領域は、前記ボディ領域から離間するように、前記外周領域の前記第１トレンチと前記第２方向に延在している前記第２トレンチとの間に位置し、
前記第１トレンチの内部において、前記半導体基板、前記ゲート電極および前記第１フィールドプレート電極は、互いに絶縁され、
前記第２トレンチの内部において、前記半導体基板および前記第２フィールドプレート電極は、互いに絶縁されている、半導体装置の製造方法。
［付記２］
付記１に記載の半導体装置の製造方法において、
（ｊ）前記（ｉ）工程後、前記第１トレンチおよび前記第２トレンチを覆うように、前記セル領域および前記外周領域の前記半導体基板の上面上に、層間絶縁膜を形成する工程、
（ｋ）前記（ｊ）工程後、前記層間絶縁膜中に、第１孔、第２孔、第３孔および第４孔を形成する工程、
（ｌ）前記（ｋ）工程後、前記層間絶縁膜上に、ソース電極と、平面視において前記ソース電極を囲むゲート配線とを形成する工程、
（ｍ）前記（ｌ）工程後、前記セル領域および前記外周領域の前記半導体基板の下面下に、ドレイン電極を形成する工程、
を更に備え、
前記第１孔は、前記ソース領域および前記ボディ領域に達し、
前記第２孔は、前記ゲート電極に達し、
前記第３孔は、前記第１コンタクト部に達し、
前記第４孔は、前記第２コンタクト部に達し、
前記ソース電極は、前記第１孔内、前記第３孔内および前記第４孔内に埋め込まれ、且つ、前記ソース領域、前記ボディ領域、前記第１フィールドプレート電極および前記第２フィールドプレート電極に電気的に接続され、
前記ゲート配線は、前記第２孔内に埋め込まれ、且つ、前記ゲート電極に電気的に接続され、
前記第１フローティング領域には、前記ソース電極、前記ゲート配線およびドレイン電極が電気的に接続されていない、半導体装置の製造方法。
［付記３］
付記１に記載の半導体装置の製造方法において、
前記ソース電極および前記ゲート配線は、平面視において前記第１フローティング領域と重ならない、半導体装置の製造方法。
［付記４］
付記１に記載の半導体装置の製造方法において、
前記（ｈ）工程では、前記半導体基板の上面側において、前記外周領域の前記半導体基板中に、前記第２導電型の第２フローティング領域が形成され、
前記第２フローティング領域の深さは、前記第１トレンチおよび前記第２トレンチの各々の深さよりも浅く、
前記第２フローティング領域は、前記第１フローティング領域および前記ボディ領域から離間するように、前記第１フローティング領域と前記ボディ領域との間に位置している、半導体装置の製造方法。
［付記５］
付記４に記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記第１コンタクト部とは別の前記第１フィールドプレート電極の一部が分断部として残されるように、前記外周領域の前記第１フィールドプレート電極が選択的に後退され、
前記第１トレンチの内部において、前記分断部は、前記ゲート電極と前記第１絶縁膜との間に位置している、半導体装置の製造方法。
１００ 半導体装置
１０ 空乏層
１Ａ 領域
ＣＦ１、ＣＦ２ 導電性膜
ＣＨ１～ＣＨ４ 孔
ＣＲ セル領域
ＤＥ ドレイン電極
ＦＢＲ１～ＦＢＲ３ フローティング領域（不純物領域）
ＦＧ フローティングゲート電極
ＦＰ フィールドプレート電極
ＦＰａ コンタクト部
ＦＰｂ 分断部
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＷ ゲート配線
ＨＭ ハードマスク
ＩＦ１～ＩＦ３ 絶縁膜
ＩＬ 層間絶縁膜
ＮＤ ドレイン領域（不純物領域）
ＮＳ ソース領域（不純物領域）
ＮＶ ドリフト領域（不純物領域）
ＯＲ 外周領域
ＰＢ ボディ領域（不純物領域）
ＰＲ 高濃度拡散領域（不純物領域）
ＲＰ１～ＲＰ３ レジストパターン
ＳＥ ソース電極
ＳＰ ソースパッド
ＳＵＢ 半導体基板
ＴＲ１ トレンチ
ＴＲ２ トレンチ（ターミネーショントレンチ）
ＴＲ２ａ コーナー部

Claims (17)

  1. ＭＯＳＦＥＴが形成されるセル領域と、平面視において前記セル領域を囲む外周領域とを有する半導体装置であって、
    上面および下面を有する第１導電型の半導体基板と、
    平面視において第１方向に延在し、且つ、前記半導体基板の上面側において、前記セル領域および前記外周領域の前記半導体基板中に形成された第１トレンチと、
    前記セル領域および前記外周領域の前記第１トレンチの内部において、前記第１トレンチの下部に形成された第１フィールドプレート電極と、
    前記外周領域の一部および前記セル領域の前記第１トレンチの内部において、前記第１トレンチの上部に形成されたゲート電極と、
    平面視において前記セル領域を囲むように、前記第１方向、および、平面視で前記第１方向と直交する第２方向に延在し、且つ、前記半導体基板の上面側において、前記外周領域の前記半導体基板中に形成された第２トレンチと、
    前記半導体基板の上面側において、前記外周領域の一部および前記セル領域の前記半導体基板中に形成され、且つ、前記第１導電型と反対の第２導電型であるボディ領域と、
    前記セル領域の前記ボディ領域内に形成された前記第１導電型のソース領域と、
    前記半導体基板の上面側において、前記外周領域の前記半導体基板中に形成された前記第２導電型の第１フローティング領域と、
    を備え、
    前記ボディ領域および前記第１フローティング領域の各々の深さは、前記第１トレンチおよび前記第２トレンチの各々の深さよりも浅く、
    前記第１フローティング領域は、前記ボディ領域から離間するように、前記外周領域の前記第１トレンチと前記第２方向に延在している前記第２トレンチとの間に位置し、
    前記外周領域の前記第１トレンチの内部において、前記第１トレンチの上部には、第１フローティングゲート電極が形成され、
    前記第２トレンチの内部において、前記第２トレンチの下部には、第２フィールドプレート電極が形成され、
    前記第２トレンチの内部において、前記第２トレンチの上部には、第２フローティングゲート電極が形成され、
    前記第１トレンチの内部において、前記半導体基板、前記ゲート電極、前記第１フィールドプレート電極および前記第１フローティングゲート電極は、互いに絶縁され、
    前記第２トレンチの内部において、前記半導体基板、前記第２フィールドプレート電極および前記第２フローティングゲート電極は、互いに絶縁されている、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記ゲート電極には、ゲート電位が供給され、
    前記ソース領域、前記ボディ領域、前記第１フィールドプレート電極および前記第２フィールドプレート電極には、ソース電位が供給され、
    前記半導体基板には、ドレイン電位が供給され、
    前記第１フローティング領域、前記第１フローティングゲート電極および前記第２フローティングゲート電極には、前記ゲート電位、前記ソース電位および前記ドレイン電位が供給されていない、半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第１トレンチおよび前記第２トレンチを覆うように、前記セル領域および前記外周領域の前記半導体基板の上面上に形成された層間絶縁膜と、
    前記層間絶縁膜上に形成されたソース電極と、
    平面視において前記ソース電極を囲むように、前記層間絶縁膜上に形成されたゲート配線と、
    前記セル領域および前記外周領域の前記半導体基板の下面下に形成されたドレイン電極と、
    を更に備え、
    前記セル領域の前記第１フィールドプレート電極の一部は、前記第１トレンチの下部だけでなく前記第１トレンチの上部にも形成され、且つ、前記第１フィールドプレート電極の第１コンタクト部を成し、
    前記第１方向に延在する前記第２トレンチに形成されている前記第２フィールドプレート電極の一部は、前記第２トレンチの下部だけでなく前記第２トレンチの上部にも形成され、且つ、前記第２フィールドプレート電極の第２コンタクト部を成し、
    前記層間絶縁膜中には、前記ソース領域および前記ボディ領域に達する第１孔と、前記ゲート電極に達する第２孔と、前記第１コンタクト部に達する第３孔と、前記第２コンタクト部に達する第４孔とが形成され、
    前記ソース電極は、前記第１孔内、前記第３孔内および前記第４孔内に埋め込まれ、且つ、前記ソース領域、前記ボディ領域、前記第１フィールドプレート電極および前記第２フィールドプレート電極に電気的に接続され、
    前記ゲート配線は、前記第２孔内に埋め込まれ、且つ、前記ゲート電極に電気的に接続されている、半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記ソース電極および前記ゲート配線は、平面視において前記第１フローティング領域と重ならない、半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記半導体基板の上面側において、前記外周領域の前記半導体基板中に形成された前記第２導電型の第２フローティング領域と、
    を更に備え、
    前記第２フローティング領域の深さは、前記第１トレンチおよび前記第２トレンチの各々の深さよりも浅く、
    前記第２フローティング領域は、前記第１フローティング領域および前記ボディ領域から離間するように、前記第１フローティング領域と前記ボディ領域との間に位置している、半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記外周領域の前記第１フィールドプレート電極の一部は、前記第１トレンチの下部だけでなく前記第１トレンチの上部にも形成され、且つ、分断部を成し、
    前記第１トレンチの内部において、前記分断部は、前記ゲート電極と前記第１フローティングゲート電極との間に位置している、半導体装置。
  7. ＭＯＳＦＥＴが形成されるセル領域と、平面視において前記セル領域を囲む外周領域とを有する半導体装置の製造方法であって、
    （ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、
    （ｂ）前記（ａ）工程後、前記半導体基板の上面側において、前記セル領域および前記外周領域の前記半導体基板中に、平面視において第１方向に延在する第１トレンチを形成し、前記半導体基板の上面側において、前記外周領域の前記半導体基板中に、平面視において前記セル領域を囲むように、前記第１方向、および、平面視で前記第１方向と直交する第２方向に延在する第２トレンチを形成する工程、
    （ｃ）前記（ｂ）工程後、前記第１トレンチの内部を埋め込むように、第１フィールドプレート電極を形成し、前記第２トレンチの内部を埋め込むように、第２フィールドプレート電極を形成する工程、
    （ｄ）前記（ｃ）工程後、前記第１フィールドプレート電極の一部が第１コンタクト部として残されるように、前記第１フィールドプレート電極の他部を選択的に後退させ、前記第２フィールドプレート電極の一部が第２コンタクト部として残されるように、前記第２フィールドプレート電極の他部を選択的に後退させる工程、
    （ｅ）前記（ｄ）工程後、前記（ｄ）工程で後退した前記外周領域の一部および前記セル領域の前記第１フィールドプレート電極上において、前記第１トレンチの内部を埋め込むように、ゲート電極を形成し、前記（ｄ）工程で後退した前記外周領域の前記第１フィールドプレート電極上において、前記第１トレンチの内部を埋め込むように、第１フローティングゲート電極を形成し、前記（ｄ）工程で後退した前記第２フィールドプレート電極上において、前記第２トレンチの内部を埋め込むように、第２フローティングゲート電極を形成する工程、
    （ｆ）前記（ｅ）工程後、前記半導体基板の上面側において、前記外周領域の一部および前記セル領域の前記半導体基板中に、前記第１導電型と反対の第２導電型のボディ領域を形成し、前記外周領域の前記半導体基板中に、前記第２導電型の第１フローティング領域を形成する工程、
    （ｇ）前記（ｆ）工程後、前記セル領域の前記ボディ領域内に、前記第１導電型のソース領域を形成する工程、
    を備え、
    前記ボディ領域および前記第１フローティング領域の各々の深さは、前記第１トレンチおよび前記第２トレンチの各々の深さよりも浅く、
    前記第１フローティング領域は、前記ボディ領域から離間するように、前記外周領域の前記第１トレンチと前記第２方向に延在している前記第２トレンチとの間に位置し、
    前記第１トレンチの内部において、前記半導体基板、前記ゲート電極、前記第１フィールドプレート電極および前記第１フローティングゲート電極は、互いに絶縁され、
    前記第２トレンチの内部において、前記半導体基板、前記第２フィールドプレート電極および前記第２フローティングゲート電極は、互いに絶縁されている、半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法において、
    （ｈ）前記（ｇ）工程後、前記第１トレンチおよび前記第２トレンチを覆うように、前記セル領域および前記外周領域の前記半導体基板の上面上に、層間絶縁膜を形成する工程、
    （ｉ）前記（ｈ）工程後、前記層間絶縁膜中に、第１孔、第２孔、第３孔および第４孔を形成する工程、
    （ｊ）前記（ｉ）工程後、前記層間絶縁膜上に、ソース電極と、平面視において前記ソース電極を囲むゲート配線とを形成する工程、
    （ｋ）前記（ｊ）工程後、前記セル領域および前記外周領域の前記半導体基板の下面下に、ドレイン電極を形成する工程、
    を更に備え、
    前記第１孔は、前記ソース領域および前記ボディ領域に達し、
    前記第２孔は、前記ゲート電極に達し、
    前記第３孔は、前記第１コンタクト部に達し、
    前記第４孔は、前記第２コンタクト部に達し、
    前記ソース電極は、前記第１孔内、前記第３孔内および前記第４孔内に埋め込まれ、且つ、前記ソース領域、前記ボディ領域、前記第１フィールドプレート電極および前記第２フィールドプレート電極に電気的に接続され、
    前記ゲート配線は、前記第２孔内に埋め込まれ、且つ、前記ゲート電極に電気的に接続され、
    前記第１フローティング領域、前記第１フローティングゲート電極および前記第２フローティングゲート電極には、前記ソース電極、前記ゲート配線およびドレイン電極が電気的に接続されていない、半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法において、
    前記ソース電極および前記ゲート配線は、平面視において前記第１フローティング領域と重ならない、半導体装置の製造方法。
  10. 請求項７に記載の半導体装置の製造方法において、
    前記（ｆ）工程では、前記半導体基板の上面側において、前記外周領域の前記半導体基板中に、前記第２導電型の第２フローティング領域が形成され、
    前記第２フローティング領域の深さは、前記第１トレンチおよび前記第２トレンチの各々の深さよりも浅く、
    前記第２フローティング領域は、前記第１フローティング領域および前記ボディ領域から離間するように、前記第１フローティング領域と前記ボディ領域との間に位置している、半導体装置の製造方法。
  11. 請求項７に記載の半導体装置の製造方法において、
    前記（ｄ）工程では、前記第１コンタクト部とは別の前記第１フィールドプレート電極の一部が分断部として残されるように、前記第１フィールドプレート電極の他部が選択的に後退され、
    前記第１トレンチの内部において、前記分断部は、前記ゲート電極と前記第１フローティングゲート電極との間に位置している、半導体装置の製造方法。
  12. ＭＯＳＦＥＴが形成されるセル領域と、平面視において前記セル領域を囲む外周領域とを有する半導体装置であって、
    上面および下面を有する第１導電型の半導体基板と、
    平面視において第１方向に延在し、且つ、前記半導体基板の上面側において、前記セル領域および前記外周領域の前記半導体基板中に形成された第１トレンチと、
    前記セル領域および前記外周領域の前記第１トレンチの内部において、前記第１トレンチの下部に形成された第１フィールドプレート電極と、
    前記外周領域の一部および前記セル領域の前記第１トレンチの内部において、前記第１トレンチの上部に形成されたゲート電極と、
    平面視において前記セル領域を囲むように、前記第１方向、および、平面視で前記第１方向と直交する第２方向に延在し、且つ、前記半導体基板の上面側において、前記外周領域の前記半導体基板中に形成された第２トレンチと、
    前記半導体基板の上面側において、前記外周領域の一部および前記セル領域の前記半導体基板中に形成され、且つ、前記第１導電型と反対の第２導電型であるボディ領域と、
    前記セル領域の前記ボディ領域内に形成された前記第１導電型のソース領域と、
    前記半導体基板の上面側において、前記外周領域の前記半導体基板中に形成された前記第２導電型の第１フローティング領域と、
    を備え、
    前記ボディ領域および前記第１フローティング領域の各々の深さは、前記第１トレンチおよび前記第２トレンチの各々の深さよりも浅く、
    前記第１フローティング領域は、前記ボディ領域から離間するように、前記外周領域の前記第１トレンチと前記第２方向に延在している前記第２トレンチとの間に位置し、
    前記外周領域の前記第１トレンチの内部において、前記第１トレンチの上部は、第１絶縁膜によって埋め込まれ、
    前記第２トレンチの内部において、前記第２トレンチの下部には、第２フィールドプレート電極が形成され、
    前記第２トレンチの内部において、前記第２トレンチの上部は、第２絶縁膜によって埋め込まれ、
    前記第１トレンチの内部において、前記半導体基板、前記ゲート電極および前記第１フィールドプレート電極は、互いに絶縁され、
    前記第２トレンチの内部において、前記半導体基板および前記第２フィールドプレート電極は、互いに絶縁されている、半導体装置。
  13. 請求項１２に記載の半導体装置において、
    前記ゲート電極には、ゲート電位が供給され、
    前記ソース領域、前記ボディ領域、前記第１フィールドプレート電極および前記第２フィールドプレート電極には、ソース電位が供給され、
    前記半導体基板には、ドレイン電位が供給され、
    前記第１フローティング領域には、前記ゲート電位、前記ソース電位および前記ドレイン電位が供給されていない、半導体装置。
  14. 請求項１３に記載の半導体装置において、
    前記第１トレンチおよび前記第２トレンチを覆うように、前記セル領域および前記外周領域の前記半導体基板の上面上に形成された層間絶縁膜と、
    前記層間絶縁膜上に形成されたソース電極と、
    平面視において前記ソース電極を囲むように、前記層間絶縁膜上に形成されたゲート配線と、
    前記セル領域および前記外周領域の前記半導体基板の下面下に形成されたドレイン電極と、
    を更に備え、
    前記セル領域の前記第１フィールドプレート電極の一部は、前記第１トレンチの下部だけでなく前記第１トレンチの上部にも形成され、且つ、前記第１フィールドプレート電極の第１コンタクト部を成し、
    前記第１方向に延在する前記第２トレンチに形成されている前記第２フィールドプレート電極の一部は、前記第２トレンチの下部だけでなく前記第２トレンチの上部にも形成され、且つ、前記第２フィールドプレート電極の第２コンタクト部を成し、
    前記層間絶縁膜中には、前記ソース領域および前記ボディ領域に達する第１孔と、前記ゲート電極に達する第２孔と、前記第１コンタクト部に達する第３孔と、前記第２コンタクト部に達する第４孔とが形成され、
    前記ソース電極は、前記第１孔内、前記第３孔内および前記第４孔内に埋め込まれ、且つ、前記ソース領域、前記ボディ領域、前記第１フィールドプレート電極および前記第２フィールドプレート電極に電気的に接続され、
    前記ゲート配線は、前記第２孔内に埋め込まれ、且つ、前記ゲート電極に電気的に接続されている、半導体装置。
  15. 請求項１４に記載の半導体装置において、
    前記ソース電極および前記ゲート配線は、平面視において前記第１フローティング領域と重ならない、半導体装置。
  16. 請求項１２に記載の半導体装置において、
    前記半導体基板の上面側において、前記外周領域の前記半導体基板中に形成された前記第２導電型の第２フローティング領域と、
    を更に備え、
    前記第２フローティング領域の深さは、前記第１トレンチおよび前記第２トレンチの各々の深さよりも浅く、
    前記第２フローティング領域は、前記第１フローティング領域および前記ボディ領域から離間するように、前記第１フローティング領域と前記ボディ領域との間に位置している、半導体装置。
  17. 請求項１２に記載の半導体装置において、
    前記外周領域の前記第１フィールドプレート電極の一部は、前記第１トレンチの下部だけでなく前記第１トレンチの上部にも形成され、且つ、分断部を成し、
    前記第１トレンチの内部において、前記分断部は、前記ゲート電極と前記第１絶縁膜との間に位置している、半導体装置。
JP2022151945A 2022-09-22 2022-09-22 半導体装置およびその製造方法 Active JP7801978B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2022151945A JP7801978B2 (ja) 2022-09-22 2022-09-22 半導体装置およびその製造方法
US18/353,250 US12557336B2 (en) 2022-09-22 2023-07-17 Semiconductor device and method of manufacturing the same
CN202311053942.1A CN117747617A (zh) 2022-09-22 2023-08-21 半导体器件及其制造方法
DE102023125356.5A DE102023125356A1 (de) 2022-09-22 2023-09-19 Halbleitervorrichtung und verfahren zu ihrer herstellung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022151945A JP7801978B2 (ja) 2022-09-22 2022-09-22 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2024046511A JP2024046511A (ja) 2024-04-03
JP7801978B2 true JP7801978B2 (ja) 2026-01-19

Family

ID=90140292

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022151945A Active JP7801978B2 (ja) 2022-09-22 2022-09-22 半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US12557336B2 (ja)
JP (1) JP7801978B2 (ja)
CN (1) CN117747617A (ja)
DE (1) DE102023125356A1 (ja)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006032420A (ja) 2004-07-12 2006-02-02 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
US20110233659A1 (en) 2010-03-29 2011-09-29 Sung-Shan Tai Semiconductor power device and manufacturing method thereof
JP2012109580A (ja) 2003-12-30 2012-06-07 Fairchild Semiconductor Corp パワー半導体デバイスおよびその製造方法
JP2017139262A (ja) 2016-02-01 2017-08-10 株式会社東芝 半導体装置
JP2019195045A (ja) 2018-03-17 2019-11-07 イクシス，エルエルシー 埋め込み型フィールドプレート電界効果トランジスタ
US20220140073A1 (en) 2020-10-30 2022-05-05 Invinci Semiconductor Corporation Power semiconductor device and manufacturing method thereof
JP2022090921A (ja) 2020-12-08 2022-06-20 株式会社 日立パワーデバイス 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10236340B2 (en) * 2017-04-28 2019-03-19 Semiconductor Components Industries, Llc Termination implant enrichment for shielded gate MOSFETs
JP2018206842A (ja) * 2017-05-31 2018-12-27 ルネサスエレクトロニクス株式会社 半導体装置
JP2022151945A (ja) 2021-03-29 2022-10-12 株式会社荏原製作所 ポンプ設備、排水機場
JP7701865B2 (ja) * 2021-12-03 2025-07-02 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012109580A (ja) 2003-12-30 2012-06-07 Fairchild Semiconductor Corp パワー半導体デバイスおよびその製造方法
JP2006032420A (ja) 2004-07-12 2006-02-02 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
US20110233659A1 (en) 2010-03-29 2011-09-29 Sung-Shan Tai Semiconductor power device and manufacturing method thereof
JP2017139262A (ja) 2016-02-01 2017-08-10 株式会社東芝 半導体装置
JP2019195045A (ja) 2018-03-17 2019-11-07 イクシス，エルエルシー 埋め込み型フィールドプレート電界効果トランジスタ
US20220140073A1 (en) 2020-10-30 2022-05-05 Invinci Semiconductor Corporation Power semiconductor device and manufacturing method thereof
JP2022090921A (ja) 2020-12-08 2022-06-20 株式会社 日立パワーデバイス 半導体装置

Also Published As

Publication number Publication date
JP2024046511A (ja) 2024-04-03
DE102023125356A1 (de) 2024-03-28
US20240113218A1 (en) 2024-04-04
US12557336B2 (en) 2026-02-17
CN117747617A (zh) 2024-03-22

Similar Documents

Publication Publication Date Title
JP7819045B2 (ja) 半導体装置およびその製造方法
US8269312B2 (en) Semiconductor device with resistive element
TW202501578A (zh) 半導體裝置
TWI574405B (zh) Silicon carbide semiconductor device, method for manufacturing silicon carbide semiconductor device, and design method of silicon carbide semiconductor device
JP7801978B2 (ja) 半導体装置およびその製造方法
US20240395878A1 (en) Semiconductor device and method of manufacturing the same
JP7679275B2 (ja) 半導体装置およびその製造方法
CN116230751A (zh) 半导体器件
CN105374854B (zh) 半导体装置以及半导体装置的制造方法
US20240304680A1 (en) Method of manufacturing semiconductor device
JP7847095B2 (ja) 半導体装置の製造方法
JP7821705B2 (ja) 半導体装置の製造方法
US20250022924A1 (en) Semiconductor device
JP7679277B2 (ja) 半導体装置およびその製造方法
US20250040222A1 (en) Method of manufacturing semiconductor device
JP2026026643A (ja) 半導体装置およびその製造方法
US20250015147A1 (en) Semiconductor device and method of manufacturing the same
JP2025116664A (ja) 半導体装置、および半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20250306

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20251120

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20251216

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20260106

R150 Certificate of patent or registration of utility model

Ref document number: 7801978

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150