Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP7802640B2 - 半導体装置 - Google Patents
[go: Go Back, main page]

JP7802640B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP7802640B2
JP7802640B2 JP2022151662A JP2022151662A JP7802640B2 JP 7802640 B2 JP7802640 B2 JP 7802640B2 JP 2022151662 A JP2022151662 A JP 2022151662A JP 2022151662 A JP2022151662 A JP 2022151662A JP 7802640 B2 JP7802640 B2 JP 7802640B2
Authority
JP
Japan
Prior art keywords
conductive member
semiconductor chip
intermediate portion
electrode
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022151662A
Other languages
English (en)
Other versions
JP2024046340A (ja
Inventor
大輔 安藤
豊和 柴田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to JP2022151662A priority Critical patent/JP7802640B2/ja
Priority to CN202310134236.3A priority patent/CN117747568A/zh
Priority to US18/177,644 priority patent/US20240105666A1/en
Publication of JP2024046340A publication Critical patent/JP2024046340A/ja
Application granted granted Critical
Publication of JP7802640B2 publication Critical patent/JP7802640B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/481—Leadframes for devices being provided for in groups H10D8/00 - H10D48/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/421—Shapes or dispositions
    • H10W70/424—Cross-sectional shapes
    • H10W70/427—Bent parts
    • H10W70/429—Bent parts being the outer leads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/464—Additional interconnections in combination with leadframes
    • H10W70/466—Tape carriers or flat leads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/811—Multiple chips on leadframes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/60—Strap connectors, e.g. thick copper clips for grounding of power devices
    • H10W72/631—Shapes of strap connectors
    • H10W72/634—Cross-sectional shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/60—Strap connectors, e.g. thick copper clips for grounding of power devices
    • H10W72/641—Dispositions of strap connectors
    • H10W72/646—Dispositions of strap connectors the connected ends being on auxiliary connecting means on bond pads, e.g. on a bump connector
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/60—Strap connectors, e.g. thick copper clips for grounding of power devices
    • H10W72/651—Materials of strap connectors
    • H10W72/652—Materials of strap connectors comprising metals or metalloids, e.g. silver
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/886—Die-attach connectors and strap connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/944—Dispositions of multiple bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/761—Package configurations characterised by the relative positions of pads or connectors relative to package parts of strap connectors
    • H10W90/766—Package configurations characterised by the relative positions of pads or connectors relative to package parts of strap connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/761—Package configurations characterised by the relative positions of pads or connectors relative to package parts of strap connectors
    • H10W90/767—Package configurations characterised by the relative positions of pads or connectors relative to package parts of strap connectors between a chip and a laterally-adjacent lead frame, conducting package substrate or heat sink

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明の実施形態は、半導体装置に関する。
ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの半導体チップを有する半導体装置は、電力変換等の用途に用いられる。例えば、上述の半導体装置が縦型のＭＯＳＦＥＴである場合、半導体チップの上面に設けられたソース電極及びゲート電極は、半導体チップの上に設けられたコネクタとそれぞれ接続されている。
特開２０２１－０２７１４６号公報
本発明が解決しようとする課題は、低抵抗の半導体装置を提供することである。
実施形態の半導体装置は、第１面と、第２面と、第１面に電気的に接続された第１電極と、第２面に電気的に接続された第２電極と、第２面に電気的に接続された第３電極と、を有する半導体チップと、第１部分及び第１中間部分を含む第１導電部材であって、第１部分は第２電極と電気的に接続され、半導体チップから第１部分に向かう方向は第１方向に沿い、第１部分から第１中間部分に向かう方向は第１方向と交差する第２方向に沿い、第１方向において第１部分は半導体チップと第１中間部分の間に設けられた、第１導電部材と、第３部分、第２中間部分及び第４部分を含む第２導電部材であって、第３部分から第４部分に向かう方向は第２方向に沿い、第２方向における第１中間部分の長さは第２方向における第３部分の長さより長く、第２方向において第２中間部分は第３部分と第４部分の間に設けられた、第２導電部材と、第１面側に設けられた第３導電部材と、第１中間部分と第３部分の間に設けられた、導電性の第１接続部材と、第２電極と第１部分の間に設けられた、導電性の第２接続部材と、第３導電部材と第１電極の間に設けられた、導電性の第３接続部材と、を備え、第１方向において、第２面は、第３部分と第１面の間に設けられ、第３部分の一部は、半導体チップと第１中間部分の間に設けられた、半導体装置である。
実施形態の半導体装置１００の模式図である。 実施形態の半導体装置１００の模式図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
（実施形態）
実施形態の半導体装置は、第１面と、第２面と、第１面に電気的に接続された第１電極と、第２面に電気的に接続された第２電極と、第２面に電気的に接続された第３電極と、を有する半導体チップと、第１部分及び第１中間部分を含む第１導電部材であって、第１部分は第２電極と電気的に接続され、半導体チップから第１部分に向かう方向は第１方向に沿い、第１部分から第１中間部分に向かう方向は第１方向と交差する第２方向に沿い、第１方向において第１部分は半導体チップと第１中間部分の間に設けられた、第１導電部材と、第３部分、第２中間部分及び第４部分を含む第２導電部材であって、第３部分から第４部分に向かう方向は第２方向に沿い、第２方向における第１中間部分の長さは第２方向における第３部分の長さより長く、第２方向において第２中間部分は第３部分と第４部分の間に設けられた、第２導電部材と、第５部分及び第６部分を含む第３導電部材であって、半導体チップは第１部分と第５部分の間に設けられ、第６部分から第５部分に向かう方向は第１方向と交差する第３方向に沿い、第３部分は第５部分と第１中間部分の間に設けられた、第３導電部材と、第１中間部分と第３部分の間に設けられた、導電性の第１接続部材と、第２電極と第１部分の間に設けられた、導電性の第２接続部材と、第５部分と第１電極の間に設けられた、導電性の第３接続部材と、を備える。
図１は、実施形態の半導体装置１００の模式図である。図１（ｃ）は、実施形態の半導体装置１００の模式斜視図である。図１（ｂ）は、図１（ｃ）のＡ１－Ａ２線における模式断面図である。図１（ａ）及び図２は、図１（ｃ）のＡ１－Ａ２線における模式断面図の拡大図である。
半導体装置１００は、半導体チップ１０、第１導電部材２１、第２導電部材２２、第３導電部材２３、第４導電部材２４、第５導電部材２５、第１接続部材４１、第２接続部材４２、第３接続部材４３、及び樹脂３０を含む。
半導体チップ１０は、例えばＳｉ（シリコン）、ＳｉＣ（炭化珪素）、ＧａＡｓ（ヒ化ガリウム）、又はＧａＮ（窒化ガリウム）等の半導体基板に、縦型のＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等が設けられたチップである。半導体チップ１０は、第１電極１１（例えば、ドレイン電極）、第２電極１２（例えば、ソース電極）、及び、半導体層１０ｓを含む。この例では、半導体層１０ｓは、第１電極１１と第２電極１２との間に設けられている。また、半導体チップ１０は、第３電極１３（例えば、ゲート電極）を含む。例えば、半導体チップ１０は、第１面（例えば、下面）１０ａと、第１面１０ａに対向する第２面（例えば、上面）１０ｂと、を含む。第１電極１１は、第１面１０ａに設けられている。第２電極１２及び第３電極１３は、第２面１０ｂに設けられている。
図１（ａ）及び図１（ｂ）に示すように、第１導電部材２１は、半導体チップ１０の第２面１０ｂ側に設けられ、第１部分ｐ１、第１中間部分ｍｐ１及び第２部分ｐ２を含む。なお、第１導電部材２１は、第２部分ｐ２を含んでいなくてもよい。
第１部分ｐ１は、半導体チップ１０と電気的に接続されている。この例では、第１部分ｐ１は、第２電極１２（例えば、ソース電極）と電気的に接続されている（図１（ａ）参照）。
ここで、Ｘ方向（Ｘ軸方向）と、Ｘ方向に対して垂直に交差するＹ方向（Ｙ軸方向）と、Ｘ方向及びＹ方向に垂直に交差するＺ方向（Ｚ軸方向）を定義する。
半導体チップ１０から第１部分ｐ１に向かう方向は、第１方向（Ｚ軸方向）に沿う。例えば、第１部分ｐ１は、半導体チップ１０の上方に位置する。
第１部分ｐ１から第１中間部分ｍｐ１及び第２部分ｐ２に向かう方向は、第２方向に沿う。第２方向は、第１方向（Ｚ軸方向）と交差する。この例では、第２方向は、Ｘ軸方向である。例えば、第１導電部材２１の少なくとも一部は、Ｘ軸方向に沿って延びる。
第１中間部分ｍｐ１は、第２方向（Ｘ軸方向）において、第２部分ｐ２と第１部分ｐ１との間に位置する。第２方向における第１中間部分ｍｐ１の位置は、第２方向における第２部分ｐ２の位置と、第２方向における第１部分ｐ１の位置と、の間にある。この例では、第１中間部分ｍｐ１は、第２部分ｐ２及び第１部分ｐ１よりも上方に位置している。第１部分ｐ１及び第２部分ｐ２は、第１方向（Ｚ軸方向）において、半導体チップ１０と第１中間部分ｍｐ１の間に設けられている。第１中間部分ｍｐ１は、半導体チップ１０に加わる応力の緩和のために設けられている。第１中間部分ｍｐ１は、例えば、ＸＹ面に沿い、ＸＹ面に平行である。
第２導電部材２２は、第３部分ｐ３及び第４部分ｐ４を含む。第３部分ｐ３から第４部分ｐ４に向かう方向は、第２方向に沿う。第２方向は、第１方向（Ｚ軸方向）と交差する。第３部分ｐ３は、例えば、ＸＹ面に沿い、ＸＹ面に平行である。
第２導電部材２２は、第３部分ｐ３と第４部分ｐ４に加えて、第２中間部分ｍｐ２をさらに含んでいてもよい。第２方向において、第２中間部分ｍｐ２は、第３部分ｐ３と第４部分ｐ４との間に位置する。この例では、第３部分ｐ３は、第４部分ｐ４よりも上方に位置する。例えば、第１方向（Ｚ軸方向）における第２中間部分ｍｐ２の位置は、第１方向における第３部分ｐ３の位置と、第１方向における第４部分ｐ４の位置と、の間にある。
第２部分ｐ２は第２中間部分ｍｐ２の上に設けられている。第１方向において、第２部分ｐ２は第２中間部分ｍｐ２と重なる。つまり、第２部分ｐ２は第２中間部分ｍｐ２に沿って設けられる。
図２に示すように、第２方向（この例では、Ｘ軸方向）における第１中間部分ｍｐ１の長さＬ１は、第２方向における第３部分ｐ３の長さＬ２より長い。
図１（ａ）に示すように、第１接続部材４１は、第１中間部分ｍｐ１と第３部分ｐ３との間に設けられている。第１接続部材４１は第１中間部分ｍｐ１と第３部分ｐ３とを接続する。第１接続部材４１は、導電性である。第１接続部材４１は、例えば、はんだを含む。
なお、第１接続部材４１は、第２部分ｐ２と第２中間部分ｍｐ２の間にさらに設けられていることが好ましい。
図２に示すように、第２部分ｐ２及び第２中間部分ｍｐ２は、第１方向及び第２方向に交差する第４方向に沿っていることが好ましい。言い換えると、第２部分ｐ２及び第２中間部分ｍｐ２は、第４方向に延伸していることが好ましい。
第１方向において、半導体チップ１０の第２面１０ｂは、第３部分ｐ３と、半導体チップ１０の第１面１０ａの間に設けられていることが好ましい。さらに、半導体チップ１０の第２面１０ｂは、第３部分ｐ３の下面ｐ３ａと、半導体チップ１０の第１面１０ａの間に設けられていることが好ましい。
第３部分ｐ３の一部は、半導体チップ１０と第１中間部分ｍｐ１の間に設けられていることが好ましい。言い換えると、半導体チップ１０の上に、第３部分ｐ３が延伸していることが好ましい。
半導体チップ１０の第２電極１２（例えば、ソース電極）は、第１導電部材２１、第１接続部材４１及び第２接続部材４２を介して、第２導電部材２２に電気的に接続される。第２導電部材２２の第４部分ｐ４は、外部と接続される外部端子となる。
このように、第１導電部材２１は、半導体チップ１０と、第２導電部材２２（外部端子）と、を電気的に接続する。第１導電部材２１は、例えば、コネクタである。第１導電部材２１は、例えば、金属板である。一方、第２導電部材２２の第３部分ｐ３は、ポストとして機能する。
樹脂３０は、例えば、これらの部材を覆う。樹脂３０は、例えば、封止樹脂である。
図１（ｂ）及び図１（ｃ）に示すように、樹脂３０は、第２導電部材２２の第４部分ｐ４を覆わない。第４部分ｐ４は、樹脂３０から露出している。これにより、第４部分ｐ４は、外部と電気的に接続されることが可能である。
一方、図１（ｂ）に示すように、第１導電部材２１の上方に、樹脂３０が設けられている。例えば、Ｚ軸方向において、樹脂３０の一部と、半導体チップ１０の間に、第１部分ｐ１が位置する。
図１（ａ）及び図１（ｂ）に示すように、第２接続部材４２は、半導体チップ１０と第１部分ｐ１との間に位置する。第２接続部材４２は、半導体チップ１０と第１部分ｐ１とを接続する。第２接続部材４２は、導電性である。第２接続部材４２は、例えば、はんだを含む。第２接続部材４２は、半導体チップ１０の第２電極１２と第１部分ｐ１とを電気的に接続する。
図１（ｂ）に示すように、第３導電部材２３は、半導体チップ１０の第１面１０ａ側に設けられ、第５部分ｐ５及び第６部分ｐ６を含む。第１方向（Ｚ軸方向）において、第５部分ｐ５は、半導体チップ１０と重なる。第５部分ｐ５から半導体チップ１０に向かう方向は、第１方向（Ｚ軸方向）に沿う。第３部分ｐ３は、第５部分ｐ５と第１中間部分ｍｐ１の間に設けられている。第６部分ｐ６から第５部分ｐ５に向かう方向は、第１方向と交差する第３方向に沿う。この例では、第３方向は、Ｘ方向である。なお、第２方向と第３方向は、一致している方向であってもかまわない。半導体チップ１０は、第１部分ｐ１と第５部分ｐ５の間に設けられている。第３部分ｐ３は、第５部分ｐ５と第１中間部分ｍｐ１の間に設けられている。
第３導電部材２３は、例えば、ベッドである。第３導電部材２３は、半導体チップ１０で生じる熱の放熱経路として機能しても良い。第３導電部材２３は、例えば、板状の形状を有する金属部材である。
第３導電部材２３の第６部分ｐ６の少なくとも一部は、樹脂３０に覆われない。第６部分ｐ６の少なくとも一部は、樹脂３０から露出する。第６部分ｐ６は、外部と接続される外部端子の別の１つとなる。
図１（ａ）に示すように、第３接続部材４３は、第５部分ｐ５と半導体チップ１０との間に設けられる。この例では、第３接続部材４３は、第５部分ｐ５と第１電極１１（例えばドレイン電極）との間に設けられる。第３接続部材４３は、導電性である。第３接続部材４３は、例えば、はんだを含む。第３接続部材４３は、第５部分ｐ５と、半導体チップ１０の第１電極１１を電気的に接続する。
このように、第１導電部材２１は、第２電極１２（例えば、ソース電極）と電気的に接続される。第２導電部材２２は、第１導電部材２１を介して、第２電極１２と電気的に接続される。第３導電部材２３は、第１電極１１（例えば、ドレイン電極）と電気的に接続される。
第４導電部材２４は、例えば、半導体チップ１０の第２面１０ｂ側に設けられ、図示しない導電性の接続部材により、第３電極１３（例えば、ゲート電極）と電気的に接続されている（図１（ｃ）参照）。
第５導電部材２５は、例えば、図示しない導電性の接続部材により、第４導電部材２４と電気的に接続されている。
半導体チップ１０の第３電極１３（例えば、ゲート電極）は、第４導電部材２４を介して、第５導電部材２５に電気的に接続される。第５導電部材２５は、外部と接続される外部端子となる。
このように、第４導電部材２４は、半導体チップ１０と、第５導電部材２５（外部端子）と、を電気的に接続する。第４導電部材２４は、例えば、コネクタである。第４導電部材２４は、例えば、金属板である。一方、第５導電部材２５の一部は、ポストとして機能する。
図１（ｃ）に示すように、樹脂３０は、第５導電部材２５の一部を覆わない。これにより、第５導電部材２５の一部は、外部と電気的に接続されることが可能である。
第１導電部材２１、第２導電部材２２、第３導電部材２３、第４導電部材２４及び第５導電部材２５には、例えば、Ｃｕ（銅）などの金属が用いられる。第１導電部材２１及び第２導電部材２２、第４導電部材２４及び第５導電部材２５は、例えば、板状の金属部材を折り曲げた形状を有する。第１接続部材４１、第２接続部材４２及び第３接続部材４３を含む接続部材には、例えば、はんだなどが用いられる。樹脂３０には、例えば、エポキシ樹脂などが設けられる。なお、樹脂３０は、例えば酸化シリコンを含むフィラーを含んでも良い。
実施形態の半導体装置は、例えば、ＳＯＰ（ｓｍａｌｌ ｏｕｔｌｉｎｅ ｐａｃｋａｇｅ）型の半導体装置である。
実施形態の半導体装置には、低抵抗性・高放熱性・高信頼性が求められている。特に低抵抗性は、半導体装置の、定格電流を含む電気特性に直結する。そのため、実施形態の半導体装置において、低抵抗性は、特に重要である。
発明者らは鋭意開発を推進し、実施形態の半導体装置に含まれる部材の抵抗を調べた。その結果、半導体チップ１０を除くパッケージ部では、第１導電部材２１の抵抗及び第２導電部材２２の抵抗が大きいことが明らかになった。また、そのために、第１導電部材２１の抵抗と第２導電部材２２の抵抗を低減することが、実施形態の半導体装置の低抵抗化を実現する上で重要であった。
ここで、第１導電部材２１の抵抗と第２導電部材２２の抵抗を低減するために、第１導電部材２１の膜厚及び第２導電部材２２の膜厚を増加させることが考えられる。これは、半導体チップ１０から発生した熱を、第１導電部材２１及び第２導電部材２２を経由して放熱させる観点からも、好ましいことである。しかし、半導体チップ１０を含めた半導体装置１００全体に加わる応力が大きくなってしまうという問題があった。
特に、半導体装置１００の製造工程においては、以下のような工程が含まれることがある。それは、第２導電部材２２となる部材と第３導電部材２３となる部材が、当初は一体の板状部材に含まれており、後からかかる板状部材を切断することにより、第２導電部材２２と第３導電部材２３が形成される、という工程である。この場合、第２導電部材２２の膜厚と第３導電部材２３の膜厚は等しい。そのため、第２導電部材２２の膜厚を増加させると、第３導電部材２３の膜厚も同様に増加する。従って、第３導電部材２３の膜厚の増加に伴い、さらに半導体チップ１０を含めた半導体装置１００全体に加わる応力が大きくなってしまうという問題があった。なお、第２導電部材２２と第３導電部材２３は、それぞれ、個別に加工及び形成されてもかまわない。
さらに、かかる応力が大きくなった場合に、第１接続部材４１、第２接続部材４２及び第３接続部材４３による接続の信頼性が低下するおそれがあった。
また、半導体装置のＺ方向の高さが高くなるため、半導体装置の小型化が困難になるという問題があった。
そこで、実施形態の半導体装置においては、第２方向における第１導電部材２１の第１中間部分ｍｐ１の長さＬ１は、第２方向における第３部分ｐ３の長さＬ２より長い。そして、第１中間部分ｍｐ１と第３部分ｐ３の間に、導電性の第１接続部材４１が設けられている。
これにより、第１中間部分ｍｐ１と第３部分ｐ３の間の電気抵抗を小さくすることが出来る。そのため、第１導電部材２１の膜厚及び第２導電部材２２の膜厚を増加させなくても、半導体装置の低抵抗化を実現することが可能となる。そのため、半導体チップ１０を含めた半導体装置１００全体に加わる応力を出来るだけ増加させずに、半導体装置の低抵抗化を実現することが可能となる。
言い換えると、実施形態の半導体装置においては、第１導電部材２１の膜厚及び第２導電部材２２の膜厚を、第１中間部分ｍｐ１及び第３部分ｐ３の部分により、擬似的に厚くしている。これにより、半導体装置の低抵抗化を実現することが可能となる。
また、半導体チップ１０から発生した熱が、第１中間部分ｍｐ１を経由して第３部分ｐ３により流れやすくなる。そのため、半導体装置の疲労破壊が発生しづらくなる。
なお、半導体装置内における内部応力のため、第１接続部材４１には、亀裂が入る可能性がある。しかし、実施形態の半導体装置においては、第２方向における第１導電部材２１の第１中間部分ｍｐ１の長さＬ１が長い。そのため、第１接続部材４１の体積を大きくすることが出来る。これにより、ある程度亀裂が入っても、第１中間部分ｍｐ１と第３部分ｐ３の間で良好な接続が得られる。
第１導電部材２１は、さらに第２部分ｐ２を含むことが好ましい。半導体装置の製造工程において、第２導電部材２２の上に第１導電部材２１を配置する際に、第１導電部材２１がＸＹ面内において回転してしまうことがある。これにより、半導体チップ１０及び第２導電部材２２に対する、第１導電部材２１の位置関係が、ＸＹ面内においてずれてしまう。しかし、第１導電部材２１が第２部分ｐ２を含むことにより、第１導電部材２１がＸＹ面内において回転しようとしても、第２部分ｐ２が第２中間部分ｍｐ２に衝突する。そのため、第１導電部材２１のＸＹ面内における回転を抑制することが出来る。そのため、半導体装置の製造をより容易に行うことが出来る。
また、第２部分ｐ２と第２中間部分ｍｐ２が電気的に良好に接続されれば、さらに半導体装置の低抵抗化が可能になる。
第２部分ｐ２と第２中間部分ｍｐ２の間に第１接続部材４１が設けられることにより、第２部分ｐ２と第２中間部分ｍｐ２が電気的に良好に接続される。そのため、さらに半導体装置の低抵抗化が可能になる。
第２部分ｐ２及び第２中間部分ｍｐ２が第４方向に延伸している場合、より良く第１導電部材２１のＸＹ面内における回転を抑制できる。また、第２部分ｐ２と第２中間部分ｍｐ２をより良く電気的に接続できる。第４方向は、例えば、第１方向及び第２方向と非平行な方向である。この場合、第２部分ｐ２の下面ｐ２ａは第１中間部分ｍｐ１の下面ｍｐ１ａ又は第４部分ｐ４の上面ｐ４ｂの向きに対して非平行な面をする。言い換えると、第２部分ｐ２の下面ｐ２ａは第１中間部分ｍｐ１の下面ｍｐ１ａ又は第４部分ｐ４の上面ｐ４ｂの向きに対して傾斜している。
第１方向において、半導体チップ１０の第２面１０ｂは、第３部分ｐ３と第１面１０ａの間に設けられていることが好ましい。さらに、第１方向において、半導体チップ１０の第２面１０ｂは、第３部分ｐ３の下面ｐ３ａと、半導体チップ１０の第１面１０ａの間に設けられていることが好ましい。これにより、第３部分ｐ３の一部を、半導体チップ１０の上に延伸させることが可能となる。よって、第１中間部分ｍｐ１と第３部分ｐ３が接触する面積をより増加させることが出来る。そのため、より半導体装置の低抵抗化が可能となる。
そして、第３部分ｐ３の一部は、半導体チップ１０と第１中間部分ｍｐ１の間に設けられていることが好ましい。言い換えると、半導体チップ１０の上に、第３部分ｐ３が延伸していることが好ましい。より半導体装置の低抵抗化が可能となるためである。
実施形態の半導体装置によれば、低抵抗の半導体装置の提供が可能となる。
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ：半導体チップ １０ａ ：第１面 １０ｂ ：第２面 １０ｓ ：半導体層 １１ ：第１電極 １２ ：第２電極 １３ ：第３電極
２１ ：第１導電部材 ２２ ：第２導電部材 ２３ ：第３導電部材 ２４ ：第４導電部材 ２５ ：第５導電部材 ３０ ：樹脂部 ４１ ：第１接続部材 ４２ ：第２接続部材 ４３ ：第３接続部材 ４４ ：第４接続部材 ４５ ：第５接続部材 ４６ ：第６接続部材 １００ ：半導体装置 ｍｐ１ ：第１中間部分 ｍｐ２ ：第２中間部分 ｐ１ ：第１部分 ｐ２ ：第２部分 ｐ３ ：第３部分 ｐ３ａ ：下面 ｐ４ ：第４部分 ｐ５ ：第５部分 ｐ６ ：第６部分

Claims (4)

  1. 第１面と、第２面と、前記第１面に電気的に接続された第１電極と、前記第２面に電気的に接続された第２電極と、前記第２面に電気的に接続された第３電極と、を有する半導体チップと、
    第１部分及び第１中間部分を含む第１導電部材であって、前記第１部分は前記第２電極と電気的に接続され、前記半導体チップから前記第１部分に向かう方向は第１方向に沿い、前記第１部分から前記第１中間部分に向かう方向は前記第１方向と交差する第２方向に沿い、前記第１方向において前記第１部分は前記半導体チップと前記第１中間部分の間に設けられた、前記第１導電部材と、
    第３部分、第２中間部分及び第４部分を含む第２導電部材であって、前記第３部分から前記第４部分に向かう方向は前記第２方向に沿い、前記第２方向における前記第１中間部分の長さは前記第２方向における前記第３部分の長さより長く、前記第２方向において前記第２中間部分は前記第３部分と前記第４部分の間に設けられた、前記第２導電部材と、
    前記第１面側に設けられた第３導電部材と、
    前記第１中間部分と前記第３部分の間に設けられた、導電性の第１接続部材と、
    前記第２電極と前記第１部分の間に設けられた、導電性の第２接続部材と、
    前記第３導電部材と前記第１電極の間に設けられた、導電性の第３接続部材と、
    を備え、
    前記第１方向において、前記第２面は、前記第３部分と前記第１面の間に設けられ、
    前記第３部分の一部は、前記半導体チップと前記第１中間部分の間に設けられた、
    半導体装置。
  2. 前記第１導電部材は、第２部分をさらに含み、前記第２方向において、前記第１中間部分は、前記第１部分と前記第２部分の間に設けられ、前記第１部分から前記第２部分に向かう方向は前記第２方向に沿う、
    請求項１記載の半導体装置。
  3. 前記第１接続部材は、前記第２部分と前記第２中間部分の間にさらに設けられた、
    請求項２記載の半導体装置。
  4. 前記第２部分は、前記第１方向及び前記第２方向に交差する第４方向に延伸し、
    前記第２中間部分は、前記第４方向に延伸する、
    請求項２記載の半導体装置。
JP2022151662A 2022-09-22 2022-09-22 半導体装置 Active JP7802640B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2022151662A JP7802640B2 (ja) 2022-09-22 2022-09-22 半導体装置
CN202310134236.3A CN117747568A (zh) 2022-09-22 2023-02-20 半导体装置
US18/177,644 US20240105666A1 (en) 2022-09-22 2023-03-02 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022151662A JP7802640B2 (ja) 2022-09-22 2022-09-22 半導体装置

Publications (2)

Publication Number Publication Date
JP2024046340A JP2024046340A (ja) 2024-04-03
JP7802640B2 true JP7802640B2 (ja) 2026-01-20

Family

ID=90259803

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022151662A Active JP7802640B2 (ja) 2022-09-22 2022-09-22 半導体装置

Country Status (3)

Country Link
US (1) US20240105666A1 (ja)
JP (1) JP7802640B2 (ja)
CN (1) CN117747568A (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007251046A (ja) 2006-03-17 2007-09-27 Toshiba Corp 半導体装置および回路基板
JP2011097090A (ja) 2002-09-30 2011-05-12 Fairchild Semiconductor Corp ドレインクリップを備えた半導体ダイパッケージ
US20140154843A1 (en) 2008-12-01 2014-06-05 Alpha and Omega Semiconductor Incorprated Method for Top-side Cooled Semiconductor Package with Stacked Interconnection Plates
JP2019087657A (ja) 2017-11-08 2019-06-06 株式会社東芝 半導体装置
JP2020205380A (ja) 2019-06-18 2020-12-24 株式会社東芝 半導体装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4935803A (en) * 1988-09-09 1990-06-19 Motorola, Inc. Self-centering electrode for power devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011097090A (ja) 2002-09-30 2011-05-12 Fairchild Semiconductor Corp ドレインクリップを備えた半導体ダイパッケージ
JP2007251046A (ja) 2006-03-17 2007-09-27 Toshiba Corp 半導体装置および回路基板
US20140154843A1 (en) 2008-12-01 2014-06-05 Alpha and Omega Semiconductor Incorprated Method for Top-side Cooled Semiconductor Package with Stacked Interconnection Plates
JP2019087657A (ja) 2017-11-08 2019-06-06 株式会社東芝 半導体装置
JP2020205380A (ja) 2019-06-18 2020-12-24 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
US20240105666A1 (en) 2024-03-28
JP2024046340A (ja) 2024-04-03
CN117747568A (zh) 2024-03-22

Similar Documents

Publication Publication Date Title
US10157878B2 (en) Semiconductor device and electronic device
JP7661267B2 (ja) 半導体装置
US12341120B2 (en) Semiconductor chip and semiconductor device including a copper pillar and an intermediate layer
CN106252301A (zh) 具有增大的爬电距离的电子装置
US12191245B2 (en) Semiconductor device having a curved part in the printed circuit board
CN110911388B (zh) 半导体装置
US20220005743A1 (en) Semiconductor module and semiconductor device used therefor
JP2021077777A (ja) 半導体装置
JP7802640B2 (ja) 半導体装置
US20210288016A1 (en) Wiring structure and semiconductor module
US12588240B2 (en) Semiconductor device
US11450623B2 (en) Semiconductor device
TW202226485A (zh) 半導體裝置
US20240105562A1 (en) Semiconductor device
US12327808B2 (en) Semiconductor device
JP7722864B2 (ja) 半導体装置
US11521920B2 (en) Plurality of power semiconductor chips between a substrate and leadframe
JP7700071B2 (ja) 半導体装置
JP7661796B2 (ja) 半導体装置
US20250167163A1 (en) Semiconductor device
CN110299340B (zh) 半导体装置
CN117594547A (zh) 具有金属夹的半导体封装和相关制造方法
CN118738016A (zh) 半导体装置及其制造方法
JP2024157469A (ja) 半導体装置、半導体モジュール、およびリードフレーム
JP2025138292A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240924

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20250820

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20250902

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20251028

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20251209

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20260107

R150 Certificate of patent or registration of utility model

Ref document number: 7802640

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150