JP7802975B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

半導体装置では、接合部により２つの基板を物理的に接合することで、小型化・高機能化が行われている。特許文献１は、光電変換素子を有する第一の基板と、他の回路を有する第二の基板とを接合した固体撮像装置が記載されている。特許文献１において、接合には、銅のボンディングパッドを利用している。

特開２０１２－０１９１４７号公報

しかしながら、特許文献１に記載の接合の方法では、配線を構成する金属原子のエレクトロマイグレーションによる断線を引き起こしてしまう可能性がある。ゆえに、電流密度の上限規定などの制約により、性能を抑えて使用することが考えられる。

さらに、特許文献１の方法では、接合部からの金属原子の拡散を防止する拡散防止膜は層間膜よりも緻密な膜である必要があり、接合部は微細な加工をしづらい。そのため、接合部と下層配線との接続部に、加工サイズの差が生じやすくなる。このようなサイズ差が存在する配線では、エレクトロマイグレーションによるボイドが発生・成長した場合、下層の微細配線の断線を容易に引き起こす。

そこで、本発明は、エレクトロマイグレーションによる断線のリスクを抑制可能な半導体装置を提供することを目的とする。

本発明の一態様は、
半導体素子が配された第１基板と、
前記第１基板の上に配された第１配線構造と、
半導体素子が配された第２基板と、
前記第２基板の上に配された第２配線構造と、
を含み、
前記第１配線構造は、
前記第２配線構造の配線に接合された第１配線層と、
第１ビアによって前記第１配線層に接続された第２配線層と、
第２ビアによって前記第２配線層に接続された第３配線層と、
を有し、
前記第２配線層の厚さは、前記第１ビアの幅よりも小さく、
前記第１配線層、前記第２配線層、および前記第１ビアの主成分は銅であり、
銅とは異なる材料の層が、前記第１ビアと前記第２配線層の間に設けられており、
前記第２配線層は、前記第１ビアと接続する第１部分と、前記第２ビアと接続する第２部分とを有し、前記第１部分における前記第２配線層の表面内の所定の方向に沿った長さよりも、前記第２部分の前記所定の方向に沿った長さの方が小さく、
前記第１部分に前記第１ビアが並列に２個以上接続されており、最隣接する第１ビアの間の距離をＳとしたときに、少なくとも前記第１ビアの中心を通る軸からの平面距離が第１ビアの幅の範囲内は前記第１部分であり、前記第１部分の幅はＳよりも大きい、
半導体装置である。

本発明によれば、エレクトロマイグレーションによる断線のリスクを抑制可能な半導体装置を提供できる。

実施例に係る半導体装置を説明する概要図。 実施例に係る半導体装置を説明する断面模式図。 実施例に係る半導体装置の接合部の断面模式図。 実施例に係る半導体装置を説明する平面模式図。 実施例に係る半導体装置を説明する斜視図。 実施例に係る半導体装置を説明する拡大平面模式図。 実施例に係る半導体装置の画素回路を説明する回路図。

図面を用いて本発明を詳細に説明する。本発明は、以下に説明する実施例に限られるものではない。

図１から図７を用いて、本発明の実施例に係る半導体装置の構造を説明する。以下の説明において、第１基板の主面および第２基板の主面とは、半導体素子が形成される基板表面である。該主面と対向する反対側の面が、第１基板および第２基板の裏面である。また、上方向は裏面から主面に向かう方向とし、下方向および深さ方向は基板の主面から裏面に向かう方向とする。また以下の説明での座標系は、Ｘ軸およびＹ軸が主面に平行な方向であり、Ｚ軸が主面と垂直な方向である。また、ある部材の厚さあるいは高さとは、当該部材の基板主面と直交する方向（すなわちＺ軸方向）の寸法である。第１基板と第２基板とが重なる方向を重畳方向（すなわちＺ軸方向、Ｚ方向）とする。重畳方向（Ｚ軸方向）に直交する方向を平面方向（すなわちＸ－Ｙ方向、Ｘ軸方向、Ｘ方向、あるいはＹ軸方向、Ｙ方向）とする。以下の説明において、２つの要素の平面距離とは、２つの要素の直線距離を重畳方向と平面方向に成分分解（ベクトル分解）した場合の、平面方向における距離のことを意味する。

図１を参照して、まず、以下にて半導体装置ＡＰＲの概要について説明する。図１は、本実施例に係る半導体装置ＡＰＲを説明する模式図である。

半導体装置ＡＰＲは、半導体デバイスＩＣを含んでおり、半導体デバイスＩＣのほかに、半導体デバイスＩＣを実装するためのパッケージＰＫＧを含んでいてもよい。本実施例では、半導体装置ＡＰＲは、光電変換装置（固体撮像装置）である。半導体デバイスＩＣは、画素回路ＰＸＣがマトリックス配列された第１半導体チップ（第１半導体部品）と、周辺回路が設けられた第２半導体チップ（第２半導体部品）とが積層した構造（チップ積層構造）を有する。第１半導体チップにおいて、画素回路ＰＸＣがマトリックス配列された領域が画素領域ＰＸである。画素領域ＰＸは受光画素領域（有効画素領域）や遮光画素領域を含みうる。画素領域ＰＸの周辺に位置する周辺領域ＰＲには周辺回路の一部や、ボンディングワイヤを介して外部との接続を行うためのボンディングパッドなどが設けられる。

また、半導体装置ＡＰＲは、機器ＥＱＰに備えられている。機器ＥＱＰは、光学系ＯＰＴ、制御装置ＣＴＲＬ、処理装置ＰＲＣＳ、表示装置ＤＳＰＬ、記憶装置ＭＭＲＹおよび機械装置ＭＣＨＮの少なくともいずれかを備え得る。機器ＥＱＰについては、後述にて詳細に説明する。

図２は本実施例の半導体装置ＡＰＲのＸＺ断面模式図である。半導体装置ＡＰＲは、主面に光電変換素子を含む画素回路が配された第１基板１００と、主面に回路が配された第２基板２００を備える、ＣＭＯＳ型のイメージセンサである。半導体装置ＡＰＲは、ＣＣＤイメージセンサであってもよい。第２基板２００の主面に配される回路とは例えば、光
電変換素子の電荷に基づく信号を読み出すための読み出し回路および制御回路を含む周辺回路の少なくとも一部を含む。周辺回路の一例は、垂直走査回路、水平走査回路および増幅回路である。半導体装置ＡＰＲがＣＣＤイメージセンサとして構成される場合、第２基板２００の主面に配される回路とは例えば、列ごとに設けられた垂直転送ＣＣＤおよび該垂直転送ＣＣＤを通して転送されてくる各行の信号を水平転送する水平転送ＣＣＤなどを含みうる。

半導体装置ＡＰＲは、第１基板１００と、第１配線構造１５０と、第２配線構造２５０と、第２基板２００がこの順で配置されて形成される。第１基板１００と第１配線構造１５０は第１の半導体部品（半導体チップ）を構成し、第２基板２００と第２配線構造２５０は第２の半導体部品（半導体チップ）を構成する。第１配線構造１５０の配線層１０７ｄと第２配線構造２５０の配線層２０６ｄが接合した接合部が形成されることにより、第１基板１００の画素回路と第２基板２００の周辺回路が接合部を介して電気的に接続される。第１配線構造１５０の第１配線に含まれる配線層１０７ｄと、第２配線構造２５０の第２配線に含まれる配線層２０６ｄとが接合部で接合することで、第１配線および第２配線が基板間配線を構成する。基板間配線の接合部は画素領域ＰＸに重なるように配置されてもよいし、周辺領域ＰＲに重なるように配置されてもよい。図２の例では第１配線に含まれる配線層１０７ｄと第２配線との接合部（配線層２０６ｄとの接合部）は、画素領域ＰＸに重なる。

第１基板１００は、半導体ウェハに対して公知の半導体製造プロセスにより形成された半導体領域を含む。半導体材料として例えばシリコン（Ｓｉ）が挙げられる。半導体材料と別の材料との界面が第１基板１００の主面０１０である。例えば、別の材料は、第１基板１００上に配されており第１基板１００の主面０１０と接している熱酸化膜（不図示）などである。第１基板１００内に、光電変換部１０１および素子分離１０２が形成されている。第１基板１００の主面０１０の上（図２における下方向）に、ゲート電極１０３及び第１配線構造１５０が配される。

第１配線構造１５０は、コンタクトプラグ１０６、配線層１０７ａ～１０７ｄ、層間絶縁膜としての絶縁膜１０４ａ～１０４ｆ、絶縁膜１０５ａ～１０５ｄ、絶縁膜１０９aを
含む。配線層１０７ｄはバリアメタル１０８を含む。絶縁膜１０５ａ～１０５ｄは、配線層１０７ａ～１０７ｃの拡散防止膜であり、例えばＳｉＣやＳｉＯＣからなる。絶縁膜１０９は、配線層１０７ｄの拡散防止膜であり、例えばＳｉＮからなる。バリアメタル１０８は、絶縁膜への銅の拡散を防止するために配線層１０７ｄの銅部を覆っており、例えば、タンタル（Ｔａ）または窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）からなる。

第２基板２００は、半導体ウェハに対して公知の半導体製造プロセスにより形成された半導体領域を含む。半導体材料として例えばシリコン（Ｓｉ）が挙げられる。半導体材料と別の材料との界面が第２基板２００の主面０２０である。例えば、別の材料は、第２基板２００上に配されており第２基板２００の主面０２０と接している熱酸化膜（不図示）などである。第２基板２００内に、素子分離２０１が形成されている。第２基板２００の主面０２０の上（図２における上方向）にゲート電極２０２および第２配線構造２５０が配される。

第２配線構造２５０は、コンタクトプラグ２０５、配線層２０６ａ～２０６ｄ、層間絶縁膜として絶縁膜２０３ａ～２０３ｆ、絶縁膜２０４ａ～２０４ｄ、絶縁膜２０８aを含
む。配線層２０６ｄはバリアメタル２０７を含む。絶縁膜２０４ａ～２０４ｄは配線層２０６ａ～２０６ｃの拡散防止膜であり、例えばＳｉＣやＳｉＯＣからなる。絶縁膜２０８は配線層２０６ｄの拡散防止膜であり、例えばＳｉＮからなる。バリアメタル２０７は、
絶縁膜への銅の拡散を防止するために配線層２０６ｄの銅部を覆っており、例えば、タンタル（Ｔａ）または窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）からなる。

第１配線構造１５０の配線層１０７ｄと第２配線構造２５０の配線層２０６ｄはそれぞれ接合面をもち、これらの接合面を介して配線層１０７ｄと配線層２０６ｄが物理的および電気的に接続されている。すなわち、配線層１０７ｄと配線層２０６ｄは接合部材として機能する。本実施例では、接合部を構成する配線層１０７ｄおよび配線層２０６ｄのそれぞれは、デュアルダマシン構造を有している。しかしながら、接合部を構成する配線層１０７ｄおよび配線層２０６ｄの一方あるいは両方がシングルダマシン構造を有していてもよい。デュアルダマシン構造とシングルダマシン構造をダマシン構造と総称する。また、本実施例では配線層１０７ｄに接続された配線層１０７ｃがデュアルダマシン構造を有しているが、配線層１０７ｃはシングルダマシン構造を有していてもよい。

第１基板１００の主面０１０とは反対側の主面０３０（裏面）は光入射面である。第１基板１００の主面０３０側には、酸化シリコンからなる絶縁膜３００ａ、３００ｂ、窒化シリコンからなる絶縁膜３０１、有機材からなるカラーフィルタ膜３０２、集光レンズ３０３が光路上に配される。第１基板１００には、このような断面構造をもつ画素ＰＩＸがアレイ状に配されるが、図２では省略している。

図３（Ａ）を用いて、半導体装置ＡＰＲの接合部の構造をさらに説明する。図３（Ａ）は、図２のうちの一部の構造のみを示している。

図示されるように、配線層１０７ｄ（第１配線層）と配線層１０７ｃ（第２配線層）は、第１ビア（Ｖｉａ１）１２１によって電気的に接続される。また、配線層１０７ｃ（第２配線層）と配線層１０７ｂ（第３配線層）は、第２ビア（Ｖｉａ２）１２２によって電気的に接続される。

本実施例のようにデュアルダマシン構造を有する配線層１０７ｄは、配線層１０７ｃとの接触面を含む第１ビア１２１と、配線層２０６ｄとの接合面を含むパッドと、を有する。図３（ａ）では便宜的にパッドに相当する部分を配線層１０７ｄとして指し示している。配線層１０７ｄのパッドは絶縁膜１０４ｆに設けられたトレンチ内に設けられており、配線層１０７ｄの第１ビア１２１は絶縁膜１０４ｅに設けられたホール内に設けられている。なお、絶縁膜１０９ａはパッド用のトレンチを絶縁膜１０４ｆに形成する際のエッチングストッパとして用いられる。配線層１０７ｄにおける第１ビア１２１（配線層１０７ｃとの接触面）の幅は、配線層１０７ｄにおけるパッドの幅よりも小さい。配線層１０７ｄの第１ビア１２１と配線層１０７ｄのパッドは同一の導電材料（例えば銅）によって一体的に構成され得る。

配線層１０７ｄがシングルダマシン構造を有する場合には、配線層１０７ｄの配線層１０７ｃ側の表面から配線層１０７ｄの厚みの半分になる位置までの部分を第１ビア１２１と定義することができる。また、配線層１０７ｄがシングルダマシン構造を有する場合には、配線層１０７ｄの配線層２０６ｄ側の表面（接合面）から配線層１０７ｄの厚みの半分になる位置までの部分をパッドと定義することができる。配線層１０７ｄがシングルダマシン構造を有する場合にも、第１ビア１２１が配線層１０７ｃとの接触面を含み、パッドが配線層２０６ｄとの接合面を含む。配線層１０７ｄがシングルダマシン構造を有する場合、第１ビア１２１の幅と配線層１０７ｄのパッドの幅との差は、配線層１０７ｄの厚さよりも小さく、典型的には第１ビア１２１の幅は、パッドの幅とほぼ同じである。ここで、配線層１０７ｄの厚さとは、配線層１０７ｄに接合される配線層２０６ｄと、配線層１０７ｄに第１ビア１２１によって接続された配線層１０７ｃとの間の距離に相当しうる
。

デュアルダマシン構造を有する配線層１０７ｃは、配線層１０７ｂとの接触面を含む第２ビア１２２と、第１ビア１２１（配線層１０７ｄ）との接触面を含む配線パターンと、を有する。図３（ａ）では便宜的に配線パターンに相当する部分を配線層１０７ｃとして指し示している。配線層１０７ｃにおける第２ビア１２２（配線層１０７ｄとの接触面）の幅は、配線層１０７ｃにおける配線パターンの幅よりも小さい。配線層１０７ｃの第２ビア１２２と配線層１０７ｃの配線パターンは同一の導電材料（例えば銅）によって一体的に構成され得る。

配線層１０７ｃがシングルダマシン構造を有する場合には、配線層１０７ｃの配線層１０７ｂ側の表面から配線層１０７ｃの厚みの半分になる位置までの部分を第２ビア１２２と定義することができる。また、配線層１０７ｃがシングルダマシン構造を有する場合には、配線層１０７ｃの配線層１０７ｄ側の表面（接触面）から配線層１０７ｃの厚みの半分になる位置までの部分をパッドと定義することができる。配線層１０７ｃがシングルダマシン構造を有する場合には、第２ビア１２２が配線層１０７ｂとの接触面を含み、配線パターンが第１ビア１２１（配線層１０７ｄ）との接触面を含む。配線層１０７ｃがシングルダマシン構造を有する場合、第２ビア１２２の幅と配線層１０７ｃの配線パターンの幅との差は、配線層１０７ｃの厚さよりも小さく、典型的には第２ビア１２２の幅は、配線パターンの幅とほぼ同じである。ここで、配線層１０７ｃの厚さとは、配線層１０７ｃに接触する配線層１０７ｄと、配線層１０７ｃに第２ビア１２２によって接続された配線層１０７ｂとの間の距離に相当しうる。

ここでは、配線層１０７ｄ，１０７ｃについて説明したが、配線層２０６ｄについても配線層１０７ｄと同様にパッドとビアを定義でき、配線層２０６ｃについても同様に配線パターンとビアを定義できる。

また、各配線層のパッドとビアは同一の導電材料によって一体的に構成されることに限らず、各配線層のパッドとビアを別々の導電材料によって構成することもできる。また、各配線層の配線パターンとビアは同一の導電材料によって一体的に構成されることに限らず、各配線層の配線パターンとビアを別々の導電材料によって構成することもできる。例えば、各配線層の配線パターンの主成分をアルミニウムとし、ビアの主成分をタングステンとすることもできる。

第１ビア１２１および第２ビア１２２の幅（典型的には直径）をそれぞれΦおよびΦ'
とすると、後述する理由からΦ＞Φ'であり、Φ＞２Φ’さらにΦ＞３Φ'となりうる。一例として、第１ビアの幅Φは０．３８μｍ、第２ビアの幅Φ’は０．１４μｍである。ただし、第１ビアの幅Φは０．１９μｍ以上０．５７μｍ以下の範囲であってもよく、第２ビアの幅Φ'は０．０７μｍ以上０．２１μｍ以下の範囲であってもよい。

例えば、配線層１０７ａ～１０７ｄ，２０６ａ，２０６ｂ，２０６ｄ、第１ビア１２１、第２ビア１２２の主成分は銅であり、配線層２０６ｃの主成分は銅またはアルミニウムである。配線層２０６ｃの主成分をアルミニウムとすることで、配線層２０６ｃと同層の導電パターンを、ボンディングワイヤを接続するためのボンディングパッドとして用いることができる。配線層に含まれる導電材料（例えば銅）は、バリアメタル１０８，２０７および拡散防止膜１０５ａ～１０５ｄ，１０９ａ，２０８ａにより、周囲の絶縁膜や半導体領域への拡散が防止される。ここで、バリアメタル１０８は、配線層１０７ｄの主たる導電材料からなる部分（例えば銅を主成分とする部分）と、配線層１０７ｄの周囲の絶縁膜１０４ｆ，１０９ａ，１０４ｅとの間に配されている。また、バリアメタル１０８は、配線層１０７ｄの主たる導電材料からなる部分（例えば銅を主成分とする部分）と、配線
層１０７ｃの主たる導電材料から成る部分（例えば銅を主成分とする部分）との間に配されている。そのため、配線層１０７ｄと配線層１０７ｃとの間では、それぞれの主たる導電材料（銅）の拡散が、バリアメタル１０８によって抑制される。絶縁膜１０９ａは配線層２０６ｄに含まれる導電材料（例えば銅）が絶縁膜１０４ｆへ拡散した場合に、絶縁膜１０４ｆへ拡散した導電材料がさらに絶縁膜１０４ｅへ拡散することを抑制する。絶縁膜１０４ｆおよび絶縁膜１０４ｅは例えば酸化シリコン膜であり、絶縁膜１０９ａは例えば窒化シリコン膜や炭化シリコン膜である。なお、配線層１０７ａ～１０７ｄ、２０６ａ～２０６ｄおよびこれらの配線層を接続するビアの主成分は、特に限定されず、銅、金、銀、アルミニウム、タングステン、その他の良導体であってもよい。

本実施例において、第２ビア１２２は、第１ビア１２１の中心を通る軸ＡＸＳＡから第１ビア１２１の幅（Φ）より離れた範囲に位置する。第１ビア１２１の中心を通る軸ＡＸＳＡは、第１基板１００と第２基板２００とが重なる方向（Ｚ軸に平行な方向）に沿って伸びうる。つまり、第１ビア１２１の中心を通る軸ＡＸＳＡはＺ軸に平行であり、第１ビア１２１の中心を通る軸ＡＸＳＡは第１基板１００と第２基板２００の主面に垂直でありうる。第２ビア１２２が特定の範囲に位置するとは、第２ビア１２２の全ての部分が当該特定の範囲に位置することを意味してもよいし、第２ビア１２２の少なくとも一部分が当該特定範囲に位置することを意味してもよい。第１ビア１２１の断面形状が直径Φの円である場合、第１ビア１２１の幅は直径Φである。さらに第２ビア１２２の断面形状が直径Φ’の円である場合は、第２ビア１２２の少なくとも一部分が第１ビア１２１の中心を通る軸ＡＸＳＡから第１ビア１２１の幅より離れた範囲に位置するためには、平面方向における第１ビア１２１の中心軸ＡＸＳＡと第２ビアの中心軸ＡＸＳＢの間の距離Ｌ（平面距離）が、Φ－Φ’／２より大きければよい（Ｌ＞Φ－Φ’／２）。また、第２ビア１２２の全ての部分が第１ビア１２１の中心を通る軸ＡＸＳＡから第１ビアの幅より離れた範囲に位置する場合は、第１ビア１２１の中心軸ＡＸＳＡと第２ビア１２２の中心軸ＡＸＳＢの間の平面距離ＬがΦ＋Φ'／２より大きければよい（Ｌ＞Φ＋Φ'／２）。第２ビア１２２の全ての部分が、第１ビア１２１の中心を通る軸ＡＸＳＡから第１ビアの幅より離れた範囲に位置することが好ましい。つまり、第２ビア１２２が、第１ビア１２１の中心を通る軸ＡＸＳＡから第１ビア１２１の幅Φに相当する距離までの範囲には位置しないことが好ましい。この場合、第１ビア１２１の中心を通る軸ＡＸＳＡから第２ビア１２２までの距離は、第１ビア１２１の幅Φよりも大きいことになる。また、平面方向における第１ビア１２１と第２ビア１２２の間の距離Ｄ（平面距離）は、第１ビア１２１の幅Φの半分（Φ／２）よりも大きい（Ｄ＞Φ／２）。平面方向における第１ビア１２１と第２ビア１２２の間の距離Ｄ（平面距離）は、第１ビア１２１の幅Φより大きいこと（Ｄ＞Φ）が好ましい。距離Ｄは幅Φと等しくてもよい。距離Ｌおよび／または距離Ｄは、接合面に配列されている複数の接合部のうちの隣接する接合部のピッチ（中心間距離）よりも小さくてよい。距離Ｌおよび／または距離Ｄは、接合面に配列されている複数の接合部のうちの隣接する接合部の間隔よりも小さくてよい。例えば３μｍ幅の接合部が３μｍ間隔で配列されているとすると、接合部のピッチは６μｍである。距離Ｌおよび／または距離Ｄは、例えば１００ｎｍ以上であり、例えば５００ｎｍ以上であり、例えば１μｍ以上であり、例えば１００μｍ以下であり、例えば１０μｍ以下であり、例えば５μｍ以下であり、例えば３μｍ以下である。

なお、第１ビア１２１の断面形状が円以外の場合には、第１ビア１２１の中心軸ＡＸＳＡからの方向ごとに第１ビア１２１の幅が定義される。すなわち、ある方向についての第１ビア１２１の幅は、第１ビア１２１の中心軸ＡＸＳＡを通る当該方向の長さとして定義される。第１ビア１２１の中心を通る軸ＡＸＳＡから第１ビア１２１の幅より離れた範囲とは、第１ビア１２１の中心軸ＡＸＳＡから各方向に、当該方向の第１ビア１２１の幅よりも離れた範囲を意味する。

図３（Ｂ）を参照して、第１ビア１２１と第２ビア１２１の平面距離を離して設けることの効果について説明する。第１ビア１２１から第２ビア１２２に向かって電子流が流れると、熱的および／または電気的ストレスにより配線層１０７ｃにボイドＶが生じうる。１つの例として、このボイドＶは配線層１０７ｃ中の導電材料である金属原子（例えば銅）が電界によって第１ビア１２１から第２ビア１２２に向かって移動することによって形成されうる。金属原子が移動すると、もともと金属原子があった場所では金属原子が欠乏する。配線層１０７ｄ（第１ビア１２１）にも金属原子が存在するが、配線層１０７ｄの金属原子と配線層１０７ｃの金属原子の間にバリアメタル１０８が存在するため、配線層１０７ｄから配線層１０７ｃへの金属原子の補充が阻害される。そのため、金属原子が欠乏し、かつ、金属原子が補充されない部分が生じ、これがボイドＶとなると考えられる。仮に図３（Ｂ）に示すように配線層１０７ｃ中のボイドＶが第１ビア１２１端部から第１ビア径Φと同程度まで成長したとする。このとき、第１ビア１２１の中心を通る軸ＡＸＳＡから距離Ｌ＝Φの内側に第２ビア１２２の全ての部分が含まれると、第１ビア１２１と配線層１０７ｃとの間での断線あるいは接触抵抗の増大の懸念が高まる。

特に、拡散防止のために配した絶縁膜１０９aは絶縁膜１０４より応力の大きい緻密な
膜が必要である一方、十分な厚みが必要であるため、配線信頼性を確保しつつ第１ビア１２１の加工寸法を小さくすることが困難となる。配線層数を増やすことなく実現するためは、第１ビア径Φは、第２ビア径Φ’の２倍より大きく（Φ＞Φ'×２）、より顕著な場
合は３倍より大きくなる（Φ＞Φ'×３）。したがって、第１ビア１２１がボイドＶでふ
さがるよりも、第２ビア１２２または配線層１０７ｃがボイドＶでふさがるほうがより早くなり、配線寿命を律速してしまう懸念が生じる。また、配線層１０７ｃの厚さＨが第１ビア径Φより小さい（Ｈ＜Φ）場合も、配線層１０７ｃがボイドＶでふさがるほうがより早くなる懸念が生じる。

そこで、第１ビア径をΦとし、第１ビア１２１の中心を通る軸ＡＸＳＡから平面距離Ｌ＝Φの範囲の外側に第２ビア１２２を設けることで、配線寿命の低下を抑えつつ、配線層１０７ｃを配線引き回し層として利用することができ、配線層数の増加を防ぐことができる。より望ましくは、第１ビア１２１の中心を通る軸ＡＸＳＡから平面距離Ｌ＝Φ×１．５の範囲外に、第２ビア１２２が位置する。この条件を満たすことで、より確実に信頼性を向上させることができる。

本実施例において、第１配線構造１５０において、配線層１０７ｃに接続される第１ビア１２１および第２ビア１２２が、上述したように離れて配置される。これに対して、第２配線構造２５０において、配線層２０６ｄ（第４配線層）と配線層２０６ｃ（第５配線層）を接続するビアと、配線層２０６ｃと配線層２０６ｂを接続するビアは、配線層２０６ｃにおいて離れて配置されず、同じ平面位置に配置されてよい。配線層２０６ｃがアルミニウムで構成され、ビアと配線層２０６ｃの接続部においてボイドが生じにくいためである。なお、配線層２０６ｃは銅で構成されてもよく、その場合には、配線層２０６ｄと配線層２０６ｃを接続するビアと、配線層２０６ｃと配線層２０６ｂを接続するビアは、配線層２０６ｃにおいて離して配置することが好ましい。また、第１配線構造１５０の配線層１０７ｃがアルミニウムによって構成される場合には、第１ビア１２１と第２ビア１２２は配線層１０７ｃにおいて離して配置しなくてもよい。

図４～図６を参照して、半導体装置ＡＰＲの構造をより詳細に説明する。図４は、半導体装置ＡＰＲのＸＹ平面構造を示し、図２のうち配線層１０７ｃ，第１ビア１２１，第２ビア１２２のみを記載している。

配線層１０７ｃは複数の配線を有する。例えば、配線層１０７ｃの配線Ｌ１は、電源配線または接地配線（ＧＮＤ配線）に接続され、寄生抵抗低減のため、第１ビア１２１と第
２ビア１２２の間に複数の経路が存在する。また例えば、配線層１０７ｃの配線Ｌ２は画素信号線に接続され、第１ビア１２１と第２ビア１２２の間は単一の経路を有する。

図５は、配線層１０７ｃの配線Ｌ２、およびこれに接続される第１ビア１２１，第２ビア１２２、配線層１０７ｂの斜視図を示す。また、図６は、配線層１０７ｃの配線Ｌ２部分の平面図である

図示されるように、配線層１０７ｃの配線Ｌ２は、第１ビア１２１が接続される第１部分４１（ビア接続パッド）と、第２ビア１２２が接続される第２部分４２（引き出し配線）を有する。第１ビア１２１と第２ビア１２２はＸ方向に並んでいる。そのため、第１ビア１２１と第２ビア１２２とを結ぶ方向（Ｘ方向）が典型的な電子流方向でありうる。この例では、第１部分４１に２つの第１ビア１２１が、配線Ｌ２における電子流方向（Ｘ方向）と直交する方向（Ｙ方向）に並列に配置されている。なお、第１ビア１２１の数は１つでも３つ以上でもよく、電子流方向（Ｘ方向）に並列に配置されてもよく、マトリックス状に配置されてもよい。

図６において、範囲５１は、第１ビア１２１の中心を通る軸ＡＸＳＡから平面距離が第１ビア径Φ以内の範囲である。第２ビア１２２はこの範囲５１の外側に位置する。上述したように、ボイド５２が、第１ビア１２１端部から電子流下流方向５３に向かって第１ビア径Φと同程度まで成長したとしても、ボイド５２による断線を防止できる。

また、配線Ｌ２の幅にも所定の条件を課すことが望ましい。ここで、配線の幅とは配線を流れる電子流に直交する方向の配線の長さを意味する。まず、配線Ｌ２に接続される第１ビア１２１の数が１個である場合を考える。ボイド５２の大きさが第１ビア１２１の直径Φと同程度まで成長したとすると、配線幅が第１ビア径Φよりも小さいと、断線が生じてしまう。したがって、配線Ｌ２の幅は第１ビア径Φよりも大きいことが望ましい。なお、ボイド５２が第１ビア１２１の中心を通る軸ＡＸＳＡから第１ビア径Φの範囲５２内に生じることを考慮すれば、第１ビア１２１の中心を通る軸ＡＸＳＡから距離Ｌ＝第１ビア径Φの範囲において、配線Ｌ２の幅が第１ビア径Φよりも大きければ十分である。信頼性をより向上させるためには、第１ビア１２１の中心を通る軸ＡＸＳＡから距離Ｌ＝第１ビア径Φ×１．５の範囲において、配線Ｌ２の幅が第１ビア径Φの１．５倍よりも大きいという条件を満たすことが望ましい。

これらの条件を満たすためには、第１部分４１と第２部分４２の境界と第１ビアの中心との間の電子流方向（Ｘ方向）の長さＬ１’をＬ１’＞ΦまたはＬ１’＞１．５×Φとして、第１部分４１の幅Ｗ１をＷ１＞ΦまたはＷ１＞１．５×Φとすればよい。これらの条件を満たすことで、ボイド５２によって第１ビア１２１が完全に塞がる前に、配線層１０７ｃが先に断線してしまう可能性を減らすことができる。

なお、第２部分４２の幅Ｗ２は特に制限されない。例えば、第２部分４２の幅Ｗ２も第１ビア径Φよりも大きくてもよい。すなわち、配線Ｌ２は第１ビア１２１と第２ビア１２２の全ての範囲で配線幅Ｗ（＝Ｗ１またはＷ２）がＷ＞Φであってもよい。あるいは、第２部分４２の幅Ｗ２は第１ビア径Φよりも小さくてもよく、例えば、幅Ｗ２は第１ビア径の１／２よりも小さくてもよい。

次に、配線層１０７ｃの配線Ｌ２に第１ビア１２１が電子流方向と直交な方向に並列に２個接続される場合について考える。この場合、最隣接の第１ビア１２１間の距離をＳとしたとき、第１ビア１２１の中心を通る軸ＡＸＳＡから距離Ｌ＝第１ビア径Φの範囲において、より好ましくは距離Ｌ＝第１ビア径Φ×１．５の範囲内で、配線Ｌ２の幅がＳよりも大きいという条件をさらに満たすことが好ましい。第１ビア１２１が並列に２個以上接
続されているときも同様に、最隣接する第１ビア１２１の間の距離をＳとしたときに、配線幅がＳより大きければよい。これらの構造を、より電流密度の高い配線や、より多くの第１ビア１２１に対して適用することで、確率的に配線信頼性不良のリスクを低減することができる。

上記の条件を満たすために、本実施例において、２つの第１ビア１２１間の距離Ｓは０．５７μｍである。また、第１部分４１の幅Ｗ１は１．６μｍ、長さＬ１は０．８μｍである。また、第１ビア１２１の中心は第１部分４１のＸ方向中心に位置しており、第１ビア１２１中心と第１部分４１および第２部分４２の境界との間のＸ方向長さＬ１’は０．４μｍ（＝Ｌ１／２）であり、第１ビア１２１の直径Φ（＝０．３８μｍ）よりも大きい。また、第２部分４２の幅Ｗ２は１．０μｍである。第２部分４２の長さは特に限定されないが、第１ビア１２１の中心を通る軸ＡＸＳＡと第２ビア１２２の中心を通る軸ＡＸＳＢとの間の長さが画素ＰＩＸの配置ピッチよりも小さくなるように設定されることが望ましい。また、第１部分４１および第２部分４２の厚さＨは０．２２μｍである。なお、各サイズはここで上げた具体的な数値に限定されず、例えば、第１部分４１の幅Ｗ１は０．８μｍ以上２．４μｍ以下であってよく、長さＬ１は０．４μｍ以上１．２μｍ以下であってよい。また、第２部分４２の幅Ｗ２は０．５μｍ以上１．５μｍ以下であってもよい。第１部分４１および第２部分４２の厚さＨは０．１１μｍ以上０．３３μ以下であってよい。

図７は、画素回路ＰＸＣの一例を示している。画素回路ＰＸＣは、光電変換素子ＰＤと、転送ゲートＴＸと、電荷検出容量ＦＤとを含む。また、画素回路ＰＸＣは、増幅トランジスタＳＦと、リセットトランジスタＲＳと、選択トランジスタＳＬとを含むことができる。電荷検出容量ＦＤはフローティングディフュージョンによって構成される。転送ゲートＴＸと、増幅トランジスタＳＦと、リセットトランジスタＲＳと、選択トランジスタＳＬはＭＩＳ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。増幅トランジスタＳＦは接合型電界効果トランジスタであってもよい。複数の光電変換素子ＰＤが１つの増幅トランジスタＳＦを共有することもできる。

光電変換素子ＰＤで生成された信号電荷は、転送ゲートＴＸを介して電荷検出容量ＦＤに転送される。電荷検出容量ＦＤはフローティングノードＦＮに接続されている。電流源ＣＳと共にソースフォロワ回路を構成する増幅トランジスタＳＦのゲートはフローティングノードＦＮに接続されている。つまり、増幅トランジスタＳＦのゲートは、フローティングノードＦＮを介して、電荷検出容量ＦＤに接続されている。電圧信号としての画素信号が画素信号線ＯＵＴに出力される。リセットトランジスタＲＳはフローティングノードＦＮの電荷、電位のリセットを行い、選択トランジスタＳＬは増幅トランジスタＳＦと画素信号線ＯＵＴとの接続の切り替えを行う。リセットトランジスタＲＳと増幅トランジスタＳＦは電源供給線ＶＤＤに接続されている。画素信号線ＯＵＴと電源供給線ＶＤＤは画素回路ＰＸＣの列毎に設けられている。画素信号線ＯＵＴは画素信号を伝送する。

ここで、例えば、配線層１０７ｃの第２部分４２（図４～図６参照）において、第１ビア１２１が画素信号線ＯＵＴに接続し、第２ビア１２２が選択トランジスタＳＬに接続している。配線層１０７ｄ（接合部材）は基板接合のため一定のピッチで配置され、配線層１０７ｂ（画素信号線）は画素回路ＰＩＸのピッチで配置されている。これらのピッチが異なる場合、例えば配線層１０７ｃの配線Ｌ２の長さを調整して接続することで、配線層数を極力減らすことができる。一方、配線層１０７ｃの配線Ｌ２にてエレクトロマイグレーションにより発生するボイドを考えるとき、第１ビア１２１と第２ビア１２２の間の配線層１０７ｃの銅中に含まれるマイクロボイドが、配線Ｌ２の長さは短くすることが好ましい。電子流上流である第１ビア１２１底のバリアメタル近傍で銅原子の供給がなくなる箇所にて凝集することで、配線層１０７ｃの配線Ｌ２の長さが長いほど、配線中のマイク
ロボイドが多くなり、ボイドがより大きくなりやすいためである。したがって、第１ビア１２１と第２ビア１２２の間の配線長が、アレイ状に配置された画素回路ＰＸＣの配置ピッチと同じかそれよりも小さくすることが好ましい。これによりボイドの成長をより抑えつつ、電源線・接地線を敷き詰め寄生抵抗を抑え、異なるピッチ配置である基板間の接合部と垂直信号線を物理的電気的に接続することができる。

以下、図１が示す、半導体装置ＡＰＲを備える機器ＥＱＰについて詳細に説明する。半導体装置ＡＰＲは、上述のように、第１基板１００を有する半導体デバイスＩＣのほかに、半導体デバイスＩＣを収容するパッケージＰＫＧを含むことができる。パッケージＰＫＧは、半導体デバイスＩＣが固定された基体と、半導体デバイスＩＣに対向するガラスなどの蓋体と、基体に設けられた端子と半導体デバイスＩＣに設けられた端子とを接続するボンディングワイヤやバンプなどの接合部材と、を含むことができる。

機器ＥＱＰは、光学系ＯＰＴ、制御装置ＣＴＲＬ、処理装置ＰＲＣＳ、表示装置ＤＳＰＬ、記憶装置ＭＭＲＹ、機械装置ＭＣＨＮの少なくともいずれかを備えることができる。光学系ＯＰＴは、半導体装置ＡＰＲに光像を結像する。光学系ＯＰＴは、例えばレンズやシャッター、ミラーである。制御装置ＣＴＲＬは、半導体装置ＡＰＲを制御する。制御装置ＣＴＲＬは、例えばＡＳＩＣにより構成される。

処理装置ＰＲＣＳは、半導体装置ＡＰＲから出力された信号を処理する。処理装置ＰＲＣＳは、ＡＦＥ（アナログフロントエンド）あるいはＤＦＥ（デジタルフロントエンド）を構成するための、ＣＰＵやＡＳＩＣにより構成される。表示装置ＤＳＰＬは、半導体装置ＡＰＲで得られた情報（画像）を表示する、ＥＬ表示装置や液晶表示装置である。記憶装ＭＭＲＹは、半導体装置ＡＰＲで得られた情報（画像）を記憶する、磁気デバイスや半導体デバイスである。記憶装置ＭＭＲＹは、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、あるいは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。

機械装置ＭＣＨＮは、モーターやエンジンなどの可動部あるいは推進部を有する。機器ＥＱＰでは、半導体装置ＡＰＲから出力された信号を表示装置ＤＳＰＬに表示したり、機器ＥＱＰが備える通信装置（不図示）によって外部に送信したりする。そのために、機器ＥＱＰは、半導体装置ＡＰＲが有する記憶回路や演算回路とは別に、記憶装置ＭＭＲＹや処理装置ＰＲＣＳをさらに備えることが好ましい。機械装置ＭＣＨＮは、半導体装置ＡＰＲから出力され信号に基づいて制御されてもよい。

また、機器ＥＱＰは、撮影機能を有する情報端末（例えばスマートフォンやウエアラブル端末）やカメラ（例えばレンズ交換式カメラ、コンパクトカメラ、ビデオカメラ、監視カメラ）などの電子機器に適する。カメラにおける機械装置ＭＣＨＮはズーミングや合焦、シャッター動作のために光学系ＯＰＴの部品を駆動することができる。

また、機器ＥＱＰは、車両や船舶、飛行体などの輸送機器であり得る。輸送機器における機械装置ＭＣＨＮは移動装置として用いられうる。輸送機器としての機器ＥＱＰは、半導体装置ＡＰＲを輸送するものや、撮影機能により運転（操縦）の補助および／または自動化を行うものに好適である。運転（操縦）の補助および／または自動化のための処理装置ＰＲＣＳは、半導体装置ＡＰＲで得られた情報に基づいて移動装置としての機械装置ＭＣＨＮを操作するための処理を行うことができる。あるいは、機器ＥＱＰは内視鏡などの医療機器や、測距センサなどの計測機器、電子顕微鏡のような分析機器、複写機などの事務機器であってもよい。本実施形態では、半導体装置ＡＰＲが光電変換装置（固体撮像装置）である例を説明したが、本実施形態における基板間配線を適用可能な半導体装置ＡＰＲは、基板間配線を用いた半導体装置であれば特に限定されない。半導体装置ＡＰＲは、例えば、表示用の画素領域を有する表示装置、ＣＰＵやＧＰＵなどの演算装置、ＳＲＡＭ
やＤＲＡＭ、不揮発性メモリなどの記憶装置、ＡＳＩＣなどの制御装置であってもよい。

以上、説明した実施形態は、技術思想を逸脱しない範囲において適宜変更が可能である。なお、実施形態の開示内容は、本明細書に明記したことのみならず、本明細書および本明細書に添付した図面から把握可能な全ての事項を含む。

１００：第１基板 １５０：第１配線構造 ２００：第２基板 ２５０：第２配線構造
１０７ｂ、１０７ｃ、１０７ｄ：配線層 １２１：第１ビア １２２：第２ビア

Claims (22)

1. 半導体素子が配された第１基板と、
   前記第１基板の上に配された第１配線構造と、
   半導体素子が配された第２基板と、
   前記第２基板の上に配された第２配線構造と、
   を含み、
   前記第１配線構造は、
   前記第２配線構造の配線に接合された第１配線層と、
   第１ビアによって前記第１配線層に接続された第２配線層と、
   第２ビアによって前記第２配線層に接続された第３配線層と、
   を有し、
   前記第２配線層の厚さは、前記第１ビアの幅よりも小さく、
   前記第１配線層、前記第２配線層、および前記第１ビアの主成分は銅であり、
   銅とは異なる材料の層が、前記第１ビアと前記第２配線層の間に設けられており、
   前記第２配線層は、前記第１ビアと接続する第１部分と、前記第２ビアと接続する第２部分とを有し、前記第１部分における前記第２配線層の表面内の所定の方向に沿った長さよりも、前記第２部分の前記所定の方向に沿った長さの方が小さく、
   前記第１部分に前記第１ビアが並列に２個以上接続されており、最隣接する第１ビアの間の距離をＳとしたときに、少なくとも前記第１ビアの中心を通る軸からの平面距離が第１ビアの幅の範囲内は前記第１部分であり、前記第１部分の幅はＳよりも大きい、
   半導体装置。
2. 前記所定の方向は、前記第１ビアと前記第２ビアとを結ぶ方向と直交する方向である、
   請求項１に記載の半導体装置。
3. 前記第１部分に前記第１ビアが並列に２個以上接続されており、
   前記所定の方向は、複数の前記第１ビアが並ぶ方向である、
   請求項１に記載の半導体装置。
4. 前記第２部分の前記所定の方向に沿った長さは、前記第１ビアの幅よりも大きい、
   請求項１から３のいずれか１項に記載の半導体装置。
5. 前記第１ビアの中心を通る軸から第２ビアまでの距離は、前記第１ビアの前記幅より大きい、
   請求項１から４のいずれか１項に記載の半導体装置。
6. 前記第１基板と前記第２基板とが重なる方向に直交する方向における前記第１ビアと前記第２ビアの間の距離は、前記第１ビアの幅よりも大きい、
   請求項１から５のいずれか１項に記載の半導体装置。
7. 前記第１ビアの幅は、前記第２ビアの幅の２倍より大きい、
   請求項１から６のいずれか１項に記載の半導体装置。
8. 前記銅とは異なる材料の層は、バリアメタル層である、
   請求項１から７のいずれか１項に記載の半導体装置。
9. 前記銅とは異なる材料は、タンタル、窒化タンタル、チタン、窒化チタンの少なくともいずれかである、
   請求項１から８のいずれか１項に記載の半導体装置。
10. 前記第２配線層の、前記第１ビアと前記第２ビアとを結ぶ方向と直交する方向の配線幅は、少なくとも前記第１ビアの中心を通る軸からの平面距離が第１ビアの幅の範囲内において、第１ビアの幅よりも大きい、
    請求項１から９のいずれか１項に記載の半導体装置。
11. 前記第２配線構造は、前記第１配線構造の前記第１配線層と接合された第４配線層と、前記第４配線層とビアによって接続される第５配線層とを有し、
    前記第５配線層の主成分はアルミニウムである、
    請求項１から１０のいずれか１項に記載の半導体装置。
12. 前記第１基板および前記第１配線構造により、画素回路の少なくとも一部が構成されており、
    前記第２基板および前記第２配線構造により、周辺回路の少なくとも一部が構成されており、
    前記画素回路と前記周辺回路とが前記配線を介して接続されている、
    請求項１から１１のいずれか１項に記載の半導体装置。
13. 前記第２基板および前記第２配線構造により、画素回路の少なくとも一部が構成されており、
    前記第１基板および前記第１配線構造により、周辺回路の少なくとも一部が構成されており、
    前記画素回路と前記周辺回路とが前記配線を介して接続されている、
    請求項１から１２のいずれか１項に記載の半導体装置。
14. 前記第１ビアおよび第２ビアは接地配線または電源配線に接続されている、
    請求項１２または１３に記載の半導体装置。
15. 前記画素回路は、前記画素回路から出力された画素信号を伝送する信号線を有し、
    前記第１ビアおよび第２ビアは前記信号線に接続されている、
    請求項１２に記載の半導体装置。
16. 前記第２配線層において、前記第１ビアの中心を通る軸と前記第２ビアの中心を通る軸との間の長さが、アレイ状に配置された前記画素回路の配置ピッチと同じかそれより短い、
    請求項１２または１５に記載の半導体装置。
17. 前記画素回路がマトリックス配列された画素領域を有し、前記第１配線層と前記配線との接合部は前記画素領域に重なる、
    請求項１２から１６のいずれか１項に記載の半導体装置。
18. 前記第１ビアの中心を通る軸から第２ビアまでの距離は、前記第１ビアの前記幅より大きい、
    請求項１から１７のいずれか１項に記載の半導体装置。
19. 前記第１基板と前記第２基板とが重なる方向に直交する方向における前記第１ビアと前記第２ビアの間の距離は、前記第１ビアの幅よりも大きい、
    請求項１から１８のいずれか１項に記載の半導体装置。
20. 前記第１配線層はダマシン構造を有する、
    請求項１から１９のいずれか１項に記載の半導体装置。
21. 前記第２配線層はデュアルダマシン構造を有する、
    請求項１から２０のいずれか１項に記載の半導体装置。
22. 請求項１から２１のいずれか１項に記載の半導体装置と、
    前記半導体装置に結像する光学系、
    前記半導体装置を制御する制御装置、
    前記半導体装置から出力された信号を処理する処理装置、
    前記半導体装置が得る情報を表示する表示装置、
    前記半導体装置が得る情報を記憶する記憶装置、
    可動部または推進部を有する機械装置、
    の６つのうち少なくともいずれかと、
    を備える機器。