JP7804552B2 - レベルシフト回路 - Google Patents

Description

本開示は、レベルシフト回路に関する。

レベルシフト回路は、電源電圧と比較して高い基準電圧を必要とする装置において、電源電圧から取得できる信号電圧を昇圧する回路であり、入出力インターフェース、バス等が設けられる種々の半導体集積回路に適用される。レベルシフト回路は、通常p型MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）及びn型MOSFETで構成される。

レベルシフト回路は、電源電圧が供給され、入力の信号電圧に対して昇圧して出力される出力の信号電圧レベルが大きくなると、動作中にMOSFETの端子間に耐圧許容値以上の電圧が印加されることがある。耐圧性能よりも高い高電圧が印加されるとMOSFETが破壊される。このMOSFETの破壊を回避するために、高耐圧のMOSFETをはじめとする種々のトランジスタを用いることもできる。しかしながら、そのコストが高くなるという問題点がある。

特開2019-140476号公報

本開示では、高速動作と消費電流低減とを両立することができるレベルシフト回路を提供する。

一実施形態によれば、レベルシフト回路は、第1インピーダンスと、第2インピーダンスと、第1トランジスタと、第2トランジスタと、電流源と、第1キャパシタと、を備える。第1インピーダンスは、第1端が正側電源電圧に接続される。第2インピーダンスは、第1端が前記正側電源電圧に接続され、第2端から出力信号を出力する。第1トランジスタは、制御端子に入力信号が入力され、第1端が前記第1インピーダンスの第2端に接続される。第2トランジスタは、制御端子に前記入力信号の差動信号が入力され、第1端が前記第2インピーダンスの第2端に接続され、第2端が前記第1トランジスタの第2端に接続される。電流源は、第1端が前記第1トランジスタの第2端に接続され、第2端が負側電源電圧に接続される。第1キャパシタは、第1端が前記第2インピーダンスの第2端に接続され、第2端に入力信号と同位相の信号が入力される。

一実施形態に係るレベルシフト回路の一例を示す回路図。 一実施形態に係るレベルシフト回路の一例を示す回路図。 一実施形態に係るレベルシフト回路の入出力信号の一例を示すタイミングチャート。 一実施形態に係るレベルシフト回路の一例を示す回路図。 一実施形態に係るレベルシフト回路の一例を示す回路図。 一実施形態に係るレベルシフト回路の一例を示す回路図。 一実施形態に係るレベルシフト回路の一例を示す回路図。 一実施形態に係るレベルシフト回路の一例を示す回路図。 一実施形態に係るレベルシフト回路の一例を示す回路図。 一実施形態に係るレベルシフト回路の一例を示す回路図。 一実施形態に係るレベルシフト回路の一例を示す回路図。 一実施形態に係るレベルシフト回路の一例を示す回路図。 一実施形態に係るレベルシフト回路の一例を示す回路図。 一実施形態に係るレベルシフト回路の一例を示す回路図。

以下、図面を参照して本発明の実施形態について説明する。図面及び実施形態の説明は一例として示すものであり、本発明を限定するものではない。本開示において、「未満」「以上」及びこれらに類する比較を示す用語が用いられることがあるが、これらの用語は、それぞれ矛盾しない範囲において、「以下」「より大きい」等と適宜読み替えることができる。逆も同様であり、「以下」「より大きい」の用語は、「未満」「以上」と読み替えてもよい。また、原則的に特に注意書きがない限り、それぞれの構成要素において、正側電源（図面上側）と接続される側の端子を第1端とし、負側電源（図面下側）と接続される側の端子を第2端とする。

（第1実施形態）
本実施形態では、バイアス電流IBと出力インピーダンスにより出力信号の電位を決定する。正側電源電圧Hvddと負側電源電圧Vssとの差は、回路で使用されるトランジスタの耐圧より高くてもよい。

図1は、第1実施形態に係るレベルシフト回路の一例を示す回路図である。

レベルシフト回路1は、第1インピーダンスR1と、第2インピーダンスR2と、第1トランジスタMN11と、第2トランジスタMN21と、電流源IBと、第1キャパシタC1と、を含む。レベルシフト回路1は、正側電源から正側電源電圧Hvddが供給され、端子INから入力された入力信号Vinを昇圧して出力する。レベルシフト回路1は、ハイレベルが正側電源電圧Hvddとなる出力信号Voutを端子OUTから出力する。レベルシフト回路1は、用途に応じて適切に出力端子外において負荷容量CLが接続されていてもよい。以下の図においては、負荷容量CLの図示は省略する。

第1インピーダンスR1は、第1端が正側電源電圧Hvddと接続され、第2端がノードN1に接続される。第2インピーダンスR2は、第1端が正側電源電圧Hvddと接続され、第2端がノードN2に接続される。

これら第1インピーダンスR1及び第2インピーダンスR2は、例えば、出力インピーダンスとして動作する。

第1トランジスタMN11は、例えば、n型MOSFETである。第1トランジスタMN11は、ドレイン（第1端）がノードN1に接続され、ソース（第2端）がノードN3に接続され、ゲート（制御端子）に入力信号Vinが入力される。

第2トランジスタMN21は、例えば、n型MOSFETである。第2トランジスタMN21は、ドレイン（第1端）がノードN2に接続され、ソース（第2端）がノードN3に接続され、ゲート（制御端子）に入力信号の反転信号Vinb（入力信号Vinの差動信号）が端子INBから入力される。

これら第1トランジスタMN11及び第2トランジスタMN21により、差動入力回路が形成される。第1トランジスタMN11及び第2トランジスタMN21は、同じ特性を有するトランジスタであってもよい。

電流源IBは、第1端がノードN3に接続され、第2端が負側電源電圧Vssに接続される。電流源IBは、ノードN3から負側電源電圧Vssに電流を流す回路である。電流源IBは、定電流源であってもよい。負側電源電圧Vssは、限定されない一例として、接地電位であってもよい。

この電流源IBと、第1インピーダンスR1及び第2インピーダンスR2により、出力信号の直流成分が定義される。電源電圧Hvddは、レベルシフト回路1で用いられるトランジスタの耐圧よりも高い電圧であってもよい。

第1キャパシタC1は、第1端がノードN2に接続され、第2端に入力信号Vinと同位相の信号が端子CINから印加される。すなわち、第1キャパシタC1の第2端には、第1トランジスタMN11のゲートに印加される信号と同じ信号、又は、第1トランジスタMN11に印加される信号と同じ位相を有する異なる振幅の信号が印加されてもよい。

入力信号がゲートに印加されることにより、第1トランジスタMN11及び第2トランジスタMN21は、入力信号に基づいたドレイン電流を流す。第2インピーダンスR2は、第2トランジスタMN21のドレイン電流及び第2トランジスタMN21のドレイン－ソース間の電圧に基づいて、入力信号のハイレベルを正側電源電圧Hvddレベルへと昇圧した出力信号Voutを、ノードN2（第2インピーダンスR2の第2端）と接続する端子OUTから出力する。この結果、出力信号Voutは、ハイレベルが正側電源電圧Hvddとなる。

第1キャパシタC1に入力信号と同位相の信号を印加することで、ノードN2に接続するインピーダンスにおける寄生容量に保持されている電荷を、バイアス電流を増加させることなく高速に注入又は引抜をする、すなわち、ブーストすることができる。

以上のように、本実施形態によれば、消費電力を増大させずに、動作の高速化を実現するレベルシフト回路を形成することができる。また、耐圧に関しては、シフトレベルが第1トランジスタMN11及び第2トランジスタMN21のドレイン－ソース間の電位差以下であればよい。

なお、第1キャパシタC1の容量値（ブースト容量）は、負荷容量、出力スルーレート、定常電流、入出力振幅比等により決定することができる。第1キャパシタC1の容量値は、例えば、負荷容量が大きくなるほど、出力スルーレートを高くするほど、定常電流を小さくするほど、又は、入出力振幅比を大きくするほど、大きくすることが望ましい。

（第2実施形態）
前述の第1実施形態においては、入力トランジスタとインピーダンスの関係を示したが、以下の実施形態においては、第1実施形態で示したレベルシフト回路1について、より具体的な実装について説明する。

図2は、第2実施形態に係るレベルシフト回路の一例を示す回路図である。レベルシフト回路1は、インピーダンスとして複数のトランジスタを備える。

以下、第1実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

レベルシフト回路1は、第1トランジスタMN11と、第2トランジスタMN21と、電流源IBと、キャパシタC1と、を備え、出力インピーダンスとして、第3トランジスタMP11と、第4トランジスタMP21と、第5トランジスタMP31と、第6トランジスタMP41と、を備える。

第3トランジスタMP11は、例えば、p型MOSFETである。第3トランジスタMP11は、ソース（第1端）が正側電源電圧Hvddと接続され、ゲート（制御端子）及びドレイン（第2端）がノードN1に接続される。

第4トランジスタMP21は、例えば、p型MOSFETである。第4トランジスタMP21は、ソース（第1端）が正側電源電圧Hvddと接続され、ゲート（ゲート）がノードN2に接続され、ドレイン（第2端）がノードN1に接続される。

第5トランジスタMP31は、例えば、p型MOSFETである。第5トランジスタMP31は、ソース（第1端）が正側電源電圧Hvddと接続され、ゲート（制御端子）がノードN1に接続され、ドレイン（第2端）がノードN2に接続される。

第6トランジスタMP41は、例えば、p型MOSFETである。第6トランジスタMP41は、ソース（第1端）が正側電源電圧Hvddと接続され、ゲート（制御端子）及びドレイン（第2端）がノードN2に接続される。このダイオード接続した第6トランジスタMP41のインピーダンスにより、出力信号Voutの直流電位が決定される。

すなわち、第3トランジスタMP11及び第6トランジスタMP41は、それぞれダイオード接続される。また、第4トランジスタMP21及び第5トランジスタMP31は、それぞれのゲートとドレインとがたすき掛けで接続される。

これらのトランジスタは、しきい値電圧等が同じ特性を有するトランジスタであってもよい。

すなわち、第3トランジスタMP11及び第5トランジスタMP31は、ゲートとソースを共有するため、同じタイミングでオンする。同様に、第4トランジスタMP21及び第6トランジスタMP41は、ゲートとソースを共有するため、同じタイミングでオンする。

入力信号がLowからHighへと遷移するタイミングにおいて、第1トランジスタMN11がオンしてノードN1の電位がLowとなり、第2トランジスタMN21がオフしてノードN2の電位がHighとなる。この結果、第3トランジスタMP11及び第5トランジスタMP31がオンし、第4トランジスタMP21及び第6トランジスタMP41がオフする。

このタイミングにおいて、第1キャパシタC1には端子CINから入力信号Vinと同位相の信号が印加されるため、第1キャパシタC1から入力信号Vinの遷移に応じた電流が出力ノード（ノードN2）へと流れる。この結果、ノードN2がLowからHighへと遷移する時間を短くし、第4トランジスタMP21及び第6トランジスタMP41の寄生容量による電子の解放を高速に実現することができる。

入力信号がHighからLowへと遷移するタイミングにおいて、第1トランジスタMN11がオフしてノードN1の電位がHighとなり、第2トランジスタMN21がオンしてノードN2の電位がLowとなる。この結果、第3トランジスタMP11及び第5トランジスタMP31がオフし、第4トランジスタMP21及び第6トランジスタMP41がオンする。

このタイミングにおいて、第1キャパシタC1へと入力信号Vinの遷移に応じた電流がノードN2から流れる。この結果、ノードN2がHighからLowへと遷移する時間を短くし、第4トランジスタMP21及び第6トランジスタMP41の寄生容量による電荷の解放を高速に実現することができる。

なお、入力信号がLow又はHighを維持する定常状態においては、上記のように第1キャパシタC1がブースト動作をするため、電流源IBが出力する電流を小さくすることができ、消費電力を抑制することができる。

以上のように、本実施形態によれば、消費電力を下げるとともに、高速動作を実現することが可能となる。

図3は、本実施形態に係る入出力波形の一例を示すタイミングチャートである。横軸は時間を示し、縦軸は信号値（例えば、電圧値）を示す。上から順に、入力信号、本実施形態に係る出力信号、比較例1及び比較例2に係る出力信号をそれぞれ示す。なお、出力信号のHigh/Lowは、入力信号のHigh/Lowよりも高い電位である。

入力信号は、例えば、図に示す矩形波（例えば、クロック信号）である。

本実施形態に係るレベルシフト回路1によれば、出力信号は、入力信号の立ち上がり及び立ち下がりに十分に追従し、かつ、電流源IBにおけるバイアス電流は、非常に小さく（例えば、1uA）することができる。

比較例1は、第1キャパシタC1を有しない例において、本実施形態に近い立ち上がり及び立ち下がりの時間を設定したものである。この例においては、出力インピーダンスから定常的に引き抜く電流は、本実施形態に係るレベルシフト回路1の10倍～の定常電流が必要となり、消費電力が相当に大きくなる。

比較例2は、第1キャパシタC1を有しない例において、本実施形態と同様のバイアス電流を流すものである。図に示すように、出力信号の立ち上がり及び立ち下がりは、入力信号に十分に追従できないものである。

このように、本実施形態に係るレベルシフト回路1によれば、第1キャパシタC1を有することにより、小さい定常電流のバイアス電流を流すことで、十分に入力信号に追従できるレベルシフトした出力信号を出力することが可能となる。

（第3実施形態）
次に、入力トランジスタ側の実装例について説明する。インピーダンスの構成は、上述の第2実施形態及び後述する各実施形態と同等のものであればよい。

図4は、一実施形態に係るレベルシフト回路を示す図である。

レベルシフト回路1は、第1トランジスタMN11の第1端と、ノードN1との間、及び、第2トランジスタMN21の第1端と、ノードN2との間に、トランジスタ（所謂縦積みトランジスタ）を備えてもよい。レベルシフト回路 1 は、例えば、第1縦積みトランジスタMN12と、第2縦積みトランジスタMN22と、を備える。

第1縦積みトランジスタMN12は、第1端がノードN1に接続され、第2端が第1トランジスタMN11の第1端に接続される。第1縦積みトランジスタMN12の制御端子には、第1バイアス電圧Vb1が印加される。

第2縦積みトランジスタMN22は、第1端がノードN2に接続され、第2端が第2トランジスタMN21の第1端に接続される。第2縦積みトランジスタMN22の制御端子には、第1バイアス電圧Vb1が印加される。

このように接続することで、第1バイアス電圧Vb1を適切に制御することで、第1縦積みトランジスタMN12及び第2縦積みトランジスタMN12において電圧降下が発生し、第1トランジスタMN1及び第2トランジスタMN2の耐圧性能並びに第1インピーダンスR1及び第2インピーダンスR2において備えられるトランジスタの耐圧性能よりも高いレベルにレベルシフトすることが可能となる。

（第4実施形態）
第3実施形態においては、入力側のトランジスタに縦積みトランジスタを備える構成としたが、より高い耐圧性能を確保するために、この縦積みトランジスタの数を増やすこともできる。

図5は、一実施形態に係るレベルシフト回路を示す図である。レベルシフト回路1は、第1トランジスタ群10と、第2トランジスタ群12と、を備える。

第1トランジスタ群10は、第1端がノードN1に接続され、第2端が第1トランジスタMN11の第1端に接続される。第1トランジスタ群10は、例えば、直列に接続されたm個（mは1以上の整数）のn型MOSFETを備える。ここで、本開示においてトランジスタが直列に接続されるとは、隣接する2つのトランジスタにおいて上段のトランジスタのソースが下段のトランジスタのドレインに接続されることを意味する。

すなわち、本開示においてトランジスタが直列に接続されるとは、隣接する2段のトランジスタにおいて、図面の下側の段（負側電源電圧側）のトランジスタのソースと、上側の段（正側電源電圧側）のトランジスタのドレインが接続される状態をいう。

第1トランジスタ群10は、例えば、それぞれが直列に接続された、縦積みトランジスタMN12、・・・、MN1mを備える。第1段目（最下段）の縦積みトランジスタMN12は、第2端が第1トランジスタMN11の第1端と接続される。第m段目（最上段）の縦積みトランジスタMN1mは、第1端がノードN1に接続される。

第2トランジスタ群12は、第1端がノードN2に接続され、第2端が第2トランジスタMN21の第1端に接続される。第2トランジスタ群12は、例えば、直列に接続されたm個のn型MOSFETを備える。第1段目の縦積みトランジスタMN22は、第2端が第2トランジスタMN21の第1端と接続され、第m段目の縦積みトランジスタMN2mは、第1端がノードN2に接続される。

第1トランジスタ群10及び第2トランジスタ群12の同じ段のトランジスタは、それぞれ同じ性能のトランジスタであってもよく、それぞれの制御端子に同じバイアス電圧が印加されていてもよい。

本実施形態によっても、バイアス電圧を制御することで、低耐圧の素子を用いた高耐圧であるレベルシフト回路を形成することができる。前述の実施形態と比べて回路面積が増大するものの、より耐圧性の高いレベルシフト回路を形成することが可能となる。

（第5実施形態）
前述の第2実施形態では、消費電力の削減と高速動作とを両立するレベルシフト回路について説明したが、本実施形態に係るレベルシフト回路は、さらに、低耐圧素子を用い、この低耐圧素子の制限内でのレベルシフトを実現するものである。第3実施形態及び第4実施形態においては、入力側の耐圧を向上させたが、インピーダンス側の耐圧性能を向上させることも可能である。

図6は、出力インピーダンスとして、n（nは1以上の整数）段のトランジスタを備えるレベルシフト回路の一例を示す図である。

レベルシフト回路1は、第3トランジスタ群14と、第4トランジスタ群16と、第5トランジスタ群18と、第6トランジスタ群20と、第1トランジスタMN11と、第2トランジスタMN21と、電流源IBと、第1キャパシタC1と、を含む。

第3トランジスタ群14は、トランジスタMP11、MP12、・・・、MP1nを備えて構成される。出力インピーダンスにおける段の構成は、負側電源電圧側から順に、第1段目、第2段目、・・・、第n段目、と記載する。

第3トランジスタ群14に備えられるそれぞれのトランジスタは、例えば、p型MOSFETである。それぞれのトランジスタは、直列に接続される。ここで、直列に接続されるとは、上記と同様に、一例として、トランジスタMP11の第1端がトランジスタMP12の第2端に接続される接続をいう。トランジスタMP13をさらに備える場合には、トランジスタMP12の第1端は、トランジスタMP13の第2端に接続される。

最下段のトランジスタMP11は、第2端がノードN1に接続される。また、最上段のトランジスタMP1nは、第1端が正側電源電圧に接続される。

また、第3トランジスタ群14に備えられるそれぞれのトランジスタは、制御端子が共有され、ノードN1に接続される。

すなわち、第3トランジスタ群14は、正側電源電圧Hvddと、ノードN1との間に直列に接続され、制御端子を共有する複数のトランジスタを備えて形成される。また、複数の直列したトランジスタではなく、図2に示す1段の構成も、図4に示す構成の一例として含めることができる。限定されない別の例として、第3トランジスタ群14は、2段のトランジスタMP11、MP12を備える構成であってもよい。

第4トランジスタ群16は、トランジスタMP21、MP22、・・・、MN2nを備えて構成される。

第4トランジスタ群16に備えられるそれぞれのトランジスタは、例えば、p型MOSFETである。それぞれのトランジスタは、第3トランジスタ群14と同様に直列に接続される。

最下段のトランジスタMP21は、第2端がノードN1に接続される。また、最上段のトランジスタMP2nは、第1端が正側電源電圧Hvddに接続される。

また、第4トランジスタ群16に備えられるそれぞれのトランジスタは、ゲートが共有されて、ノードN2に接続される

すなわち、第4トランジスタ群16は、第3トランジスタ群14と同様に、正側電源電圧Hvddと、ノードN1との間に直列に接続され、ゲートを共有する複数のトランジスタを備えて形成される。また、複数の直列したトランジスタではなく、図2に示す1段の構成も、図4に示す構成の一例として含めることができる。また、2段のトランジスタMP21、MP22を備える構成であってもよい。

第3トランジスタ群14と、第4トランジスタ群16と、において、1段目のトランジスタMP11及びトランジスタMP21の第1端及び第2端は、それぞれが共有され、同様に2段目のトランジスタMP12、MP22の第1端及び第2端、・・・、n段目のトランジスタMP1n、MP2nの第1端及び第2端がそれぞれ共有される。換言すると、第3トランジスタ群14と、第4トランジスタ群16と、に備えられるトランジスタは、同じ段の相互の群に属するトランジスタと、第1端を共有し、かつ、第2端を共有する。

第5トランジスタ群18は、トランジスタMP31、MP32、・・・、MP3nを直列に接続された形態で備える。

第5トランジスタ群18に備えられるそれぞれのトランジスタは、第4トランジスタ群16と同様の構成である。

第6トランジスタ群20は、トランジスタMP41、MP42、・・・、MP4nを直列に接続された形態で備える。

第6トランジスタ群20に備えられるそれぞれのトランジスタは、第3トランジスタ群14と同様の構成である。

また、第5トランジスタ群18と、第6トランジスタ群20と、に備えられるトランジスタにおいても、第3トランジスタ群14と、第4トランジスタ群16と、に備えられるトランジスタと同様に、同じ段に備えられる相互のトランジスタ同士は、ドレイン（第2端）を共有し、かつ、ソース（第1端）を共有する。

このような構成とすることで、個々のトランジスタが低耐圧であっても、出力インピーダンス側の耐圧を高耐圧とすることができる。

（第6実施形態）
図7は、一実施形態に係るレベルシフト回路の一例である。

レベルシフト回路1は、第3トランジスタ群14、第4トランジスタ群16、第5トランジスタ群18、第6トランジスタ群20を備える。

第3トランジスタ群14は、トランジスタMP11、MP12、・・・、MP1nを備えて構成される。

第3トランジスタ群14に備えられるそれぞれのトランジスタは、例えば、p型MOSFETである。それぞれのトランジスタは、直列に接続される

最下段のトランジスタMP11は、第2端がノードN1に接続される。また、最上段のトランジスタMP1nは、第1端が正側電源電圧に接続される。

また、第3トランジスタ群14に備えられるそれぞれのトランジスタは、制御端子（ゲート）がそれぞれの第2端（ドレイン）に接続されるダイオード接続をする。

すなわち、第3トランジスタ群14は、正側電源電圧Hvddと、ノードN1との間に直列に接続され、制御端子がそれぞれの第2端に接続されるトランジスタを備えて形成される。また、複数の直列したトランジスタではなく、図2に示す１段の構成も、図7に示す構成の一例として含めることができる。また、2段のトランジスタMP11、MP12を備える構成であってもよい。

第4トランジスタ群16は、トランジスタMP21、MP22、・・・、MP2nを備えて構成される。

第4トランジスタ群16に備えられるそれぞれのトランジスタは、例えば、p型MOSFET
である。それぞれのトランジスタは、直列に接続される。

また、第4トランジスタ群16に備えられるそれぞれのトランジスタは、制御端子が共有されて、ノードN2に接続される

すなわち、第4トランジスタ群16は、第3トランジスタ群14と同様に正側電源電圧Hvddと、ノードN1との間に直列に接続され、かつ、制御端子を共有する複数のトランジスタを備えて形成される。また、複数の直列したトランジスタではなく、図2に示す1段の構成も、図7に示す構成の一例として含めることができる。また、2段のトランジスタMP21、MP22を備える構成であってもよい。

また、トランジスタMP11及びトランジスタMP21は、第1端及び第2端をそれぞれ共有し、トランジスタMP12及びトランジスタMP22、・・・、トランジスタMP1n及びトランジスタMP2nといったそれぞれ同じ段のトランジスタは、第1端（ソース）及び第2端（ドレイン）をそれぞれ共有する。

第5トランジスタ群18は、トランジスタMP31、MP32、・・・、MP3nを備えて構成される。

第5トランジスタ群18に備えられるそれぞれのトランジスタは、第4トランジスタ群16と同様の構成である。

第6トランジスタ群20は、トランジスタMP41、MP42、・・・、MP4nを備えて構成される。

第6トランジスタ群20に備えられるそれぞれのトランジスタは、第3トランジスタ群14と同様の構成である。

また、第3トランジスタ群14及び第4トランジスタ群16の同じ段のトランジスタと同様に、第5トランジスタ群18及び第6トランジスタ群20のそれぞれの同じ段のトランジスタも、第1端及び第2端をそれぞれ共有する。

前述した実施形態における出力インピーダンスを縦積みトランジスタで形成することによっては、インピーダンス全体としてのしきい値電圧を大きくする（ゲート長を大きくする）ことができる。この結果、出力側の電圧の振幅を適切に制御することが可能となる。一方で、本実施形態における縦積みトランジスタの構成によれば、しきい値電圧は、それぞれのトランジスタに依存するものの適切にインピーダンスを設定することができる。この結果、出力電圧の直流成分の安定化を図ることが可能となる

（第7実施形態）
前述の各実施形態においては、入出力に関連するトランジスタの実装例について説明したが、本実施形態以降では、電流源IBについての実装例をいくつか挙げて説明する。

図8は、一実施形態に係るレベルシフト回路の一例を示す図である。レベルシフト回路1の電流源IBは、制御回路22により出力する電流を制御することができる。制御回路22は、例えば、入力信号Vin又は出力信号Voutの立ち上がり、立ち下がりのタイミング、すなわち、信号の遷移のタイミングにおいて、電流源IBが出力するバイアス電流を制御してもよい。

制御回路22は、例えば、出力信号Voutの立ち上がりのタイミングにおいて電流源IBに流れる電流が小さくなるように制御し、ノードN2の電位がより高速に高くなるように制御してもよい。同様に、制御回路22は、例えば、出力信号Voutの立ち下がりのタイミングにおいて電流源IBに流れる電流が大きくなるように制御し、ノードN2の電位がより高速に低くなるように制御してもよい。

また、制御回路22は、別の例として、信号の遷移において何らかの要因によりオーバーシュートが発生する場合には、このオーバーシュートを抑制するように、上記とは逆の制御、すなわち、出力信号Voutの立ち上がりのタイミングで流れる電流を大きくし、立ち下がりのタイミングで流れる電流を小さくしてもよい。

図9は、本実施形態における電流源IBの一形態を示す図である。電流源IBは、例えば、n型MOSFET（電流源トランジスタ）であってもよい。電流源トランジスタは、第1端が第1トランジスタMN11及び第2トランジスタMN21の第2端と接続され、第2端が負側電源電圧Vssに接続され、制御端子が制御回路22と接続される。制御回路22は、このn型MOSFETのゲートに印加する電圧Vgを制御することで、電流源IBの制御をしてもよい。

図10は、本実施形態における電流源IBの一形態を示す図である。電流源IBは、カレントミラーを備えて構成されてもよい。

電流源IBは、カレントミラーの入力側の電流を制御することで、第1トランジスタMN11及び第2トランジスタMN21から抜き出す電流の大きさを制御することができる。

図11は、本実施形態における電流源IBの一形態を示す図である。電流源IBは、第1電流源IB1と、第2電流源IB2と、を備えてもよい。第1電流源IB1は、例えば、所定のバイアス電流Ib1を流し続ける。

第2電流源IB2は、所定のバイアス電流Ib2を流し続ける。第2電流源IB2は、制御手段により第1トランジスタMN11及び第2トランジスタMN21から引き抜く電流を制御してもよい。

この制御手段の一例として、n型MOSFETである電流源トランジスタを、第1トランジスタMN11及び第2トランジスタMN21と、第2電流源IB2との間に接続してもよい。電流源トランジスタのゲートに印加される電圧Vg2により、第2電流源IB2により引き抜かれる電流を制御する。

電圧Vg2は、例えば、定常状態において電流源トランジスタのドレイン電流が飽和しない電圧に制御される。この状態から、流れる電流を大きくする場合には電圧Vg2が高く制御され、流れる電流を小さくする場合には電圧Vg2が低く制御される。

このように、所定の電流を第1電流源IB1により引き抜くとともに、信号遷移のタイミングにおいて第2電流源IB2を用いて適切な電流制御をすることができる。

図12は、本実施形態における電流源IBの一形態を示す図である。電流源IBは、可変抵抗を備えていてもよい。可変抵抗は、第1端が第1トランジスタMN11及び第2トランジスタMN21の第2端と接続され、第2端が負側電源電圧Vssに接続される。可変抵抗の抵抗値を制御することにより、電流源IBが出力する電流値を制御することができる。

以上のように、本実施形態によれば、レベルシフト回路内の電流源における電流を制御することで、さらなるブースト効果を奏することが可能となる。

（第8実施形態）
図13は、一実施形態に係る レベルシフト回路の一例を示す図である。この図に示すように、レベルシフト回路1は、出力電圧Voutの差動信号Voutbをさらに出力する端子OUTBを備えてもよい。端子OUTBは、ノードN1と接続される。さらに、レベルシフト回路1は、差動信号Voutbのブーストをするための第2キャパシタC2を備える。

第2キャパシタC2は、第1端がノードN1に接続され、第2端に第1キャパシタC1の第2端に印加される信号の差動信号が印加される。この第2キャパシタC2の動作は、第1キャパシタC1と同様である。

このように、レベルシフト回路１が差動信号を出力する場合には、反転信号を出力する端子においてもキャパシタを備えることで、前述の各実施形態と同様に出力する信号を適切にブーストすることが可能となる。

（第9実施形態）
図14は、一実施形態に係るレベルシフト回路の一例を示す図である。レベルシフト回路1は、差動入力信号を受け付けるトランジスタN1、N2と、電流源IBと、出力側のインピーダンスR3、R4と、を備える。

インピーダンスR3、R4は、例えば、複数のn型MOSFETを、前述の各実施形態におけるp型MOSFETと同様な形態で備える。

この図に示すように、n型MOSFETとp型MOSFETを適切に入れ替えた態様であってもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

1: レベルシフト回路、
MN1: 第1トランジスタ、
10: 第1トランジスタ群、
MN11、MN12、・・・、MN1m: 第1トランジスタ群に属するトランジスタ、
MN2: 第2トランジスタ、
12: 第2トランジスタ群、
MN21、MN22、・・・、MN2m: 第2トランジスタ群に属するトランジスタ、
14: 第3トランジスタ群、
MP1: 第3トランジスタ、
MP11、MP12、・・・、MP1n: 第3トランジスタ群に属するトランジスタ、
16: 第4トランジスタ群、
MP2: 第4トランジスタ、
MP21、MP21、MP22、・・・、MP2n: 第4トランジスタ群に属するトランジスタ、
18: 第5トランジスタ群、
MP3: 第5トランジスタ、
MP31、MP32、・・・、MP3n: 第5トランジスタ群に属するトランジスタ、
20: 第6トランジスタ群、
MP4: 第6トランジスタ、
MP41、MP42、・・・、MP4n: 第6トランジスタ群に属するトランジスタ、
IB: 電流源、
IB1: 第1電流源、
IB2: 第2電流源、
C1: 第1キャパシタ、
C2: 第2キャパシタ

Claims (12)

1. 第1端が正側電源電圧に接続される、第1インピーダンスと、
   第1端が前記正側電源電圧に接続され、第2端から出力信号を出力する、第2インピーダンスと、
   制御端子に入力信号が入力され、第1端が前記第1インピーダンスの第2端に接続される、第1トランジスタと、
   制御端子に前記入力信号の差動信号が入力され、第1端が前記第2インピーダンスの第2端に接続され、第2端が前記第1トランジスタの第2端に接続される、第2トランジスタと、
   第1端が前記第1トランジスタの第2端に接続され、第2端が負側電源電圧に接続される、電流源と、
   第1端が前記第2インピーダンスの第2端に接続され、第2端に入力信号と同位相の信号が入力される、第1キャパシタと、
   を備え、
   直列に接続され、バイアス電圧が制御端子に印加される、m（m >= 1）段のトランジスタを有し、第1段目のトランジスタの第2端は前記第1トランジスタの第1端に接続され、第m段目のトランジスタの第1端は前記第1インピーダンスの第2端に接続される、第1トランジスタ群と、
   直列に接続され、前記第1トランジスタ群と同じ段のトランジスタと同じバイアス電圧が制御端子に印加される、m段のトランジスタを有し、第1段目のトランジスタの第2端は前記第2トランジスタの第1端に接続され、第m段目のトランジスタの第1端は前記第2インピーダンスの第2端に接続される、第2トランジスタ群と、
   をさらに備える、レベルシフト回路。
2. 前記第1トランジスタ群は、第1バイアス電圧が制御端子に印加され、第1端は前記第1インピーダンスの第2端に接続され、第2端は前記第1トランジスタの第1端に接続される、第1縦積みトランジスタを備え、
   前記第2トランジスタ群は、第1バイアス電圧が制御端子に印加され、第1端は前記第2インピーダンスの第2端に接続され、第2端は前記第2トランジスタの第1端に接続される、第2縦積みトランジスタを備える、
   請求項1に記載のレベルシフト回路。
3. 第1端が正側電源電圧に接続される、第1インピーダンスと、
   第1端が前記正側電源電圧に接続され、第2端から出力信号を出力する、第2インピーダンスと、
   制御端子に入力信号が入力され、第1端が前記第1インピーダンスの第2端に接続される、第1トランジスタと、
   制御端子に前記入力信号の差動信号が入力され、第1端が前記第2インピーダンスの第2端に接続され、第2端が前記第1トランジスタの第2端に接続される、第2トランジスタと、
   第1端が前記第1トランジスタの第2端に接続され、第2端が負側電源電圧に接続される、電流源と、
   第1端が前記第2インピーダンスの第2端に接続され、第2端に入力信号と同位相の信号が入力される、第1キャパシタと、
   を備え、
   前記第1インピーダンスは、
   直列に接続され、制御端子が前記第1トランジスタの第1端と接続されるn（n >= 1）段のトランジスタを有し、第1段目のトランジスタの第2端が前記第1トランジスタの第1端と接続され、第n段目のトランジスタの第1端が前記正側電源電圧と接続される、第3トランジスタ群と、
   直列に接続され、制御端子が前記第2トランジスタの第1端と接続され、第1端が前記第3トランジスタ群の同じ段のトランジスタと第1端と接続され、第2端が前記第3トランジスタ群の同じ段のトランジスタと第2端が接続されるn段のトランジスタを有する、第4トランジスタ群と、
   を備え、
   前記第2インピーダンスは、
   直列に接続され、制御端子が前記第1トランジスタの第1端と接続されるn段のトランジスタを有し、第1段目のトランジスタの第2端が前記第2トランジスタの第1端と接続され、第n段目のトランジスタの第1端が前記正側電源電圧と接続される、第5トランジスタ群と、
   直接に接続され、制御端子が前記第2トランジスタの第1端と接続され、第1端が前記第5トランジスタ群の同じ段のトランジスタと第1端と接続され、第2端が前記第5トランジスタ群の同じ段のトランジスタと第2端が接続されるn段のトランジスタを有する、第6トランジスタ群と、
   を備える、レベルシフト回路。
4. 前記第3トランジスタ群は、第1端が前記正側電源電圧と接続され、第2端が前記第1トランジスタの第1端と接続される、第3トランジスタを備え、
   前記第4トランジスタ群は、第1端が前記第3トランジスタの第1端と接続され、第2端が前記第3トランジスタの第2端と接続される、第4トランジスタを備え、
   前記第5トランジスタ群は、第1端が前記正側電源電圧と接続され、第2端が前記第2トランジスタの第1端と接続される、第5トランジスタを備え、
   前記第6トランジスタ群は、第1端が前記第5トランジスタの第1端と接続され、第2端が前記第5トランジスタの第2端に接続される、第6トランジスタを備える、
   請求項3に記載のレベルシフト回路。
5. 第1端が正側電源電圧に接続される、第1インピーダンスと、
   第1端が前記正側電源電圧に接続され、第2端から出力信号を出力する、第2インピーダンスと、
   制御端子に入力信号が入力され、第1端が前記第1インピーダンスの第2端に接続される、第1トランジスタと、
   制御端子に前記入力信号の差動信号が入力され、第1端が前記第2インピーダンスの第2端に接続され、第2端が前記第1トランジスタの第2端に接続される、第2トランジスタと、
   第1端が前記第1トランジスタの第2端に接続され、第2端が負側電源電圧に接続される、電流源と、
   第1端が前記第2インピーダンスの第2端に接続され、第2端に入力信号と同位相の信号が入力される、第1キャパシタと、
   を備え、
   前記第1インピーダンスは、
   直列に接続され、制御端子がそれぞれの第2端と接続されるn（n >= 1）段のトランジスタを有し、第1段目のトランジスタの第2端が前記第1トランジスタの第1端と接続され、第n段目のトランジスタの第1端が前記正側電源電圧と接続される、第3トランジスタ群と、
   直列に接続され、制御端子が前記第2トランジスタの第1端に接続され、第1端が前記第3トランジスタ群の同じ段のトランジスタの第1端と接続され、第2端が前記第3トランジスタ群の同じ段のトランジスタの第2端と接続される、第4トランジスタ群と、
   を備え、
   前記第2インピーダンスは、
   直列に接続され、制御端子が前記第1トランジスタの第1端と接続されるn段のトランジスタを有し、第1段目のトランジスタの第2端が前記第2トランジスタの第1端と接続され、第n段目のトランジスタの第1端が前記正側電源電圧と接続される、第5トランジスタ群と、
   直列に接続され、制御端子がそれぞれの第2端と接続され、第1端が前記第5トランジスタ群の同じ段のトランジスタの第1端と接続され、第2端が前記第5トランジスタ群の同じ段のトランジスタの第2端と接続される、第6トランジスタ群と、
   を備える、レベルシフト回路。
6. 第1端が正側電源電圧に接続される、第1インピーダンスと、
   第1端が前記正側電源電圧に接続され、第2端から出力信号を出力する、第2インピーダンスと、
   制御端子に入力信号が入力され、第1端が前記第1インピーダンスの第2端に接続される、第1トランジスタと、
   制御端子に前記入力信号の差動信号が入力され、第1端が前記第2インピーダンスの第2端に接続され、第2端が前記第1トランジスタの第2端に接続される、第2トランジスタと、
   第1端が前記第1トランジスタの第2端に接続され、第2端が負側電源電圧に接続される、電流源と、
   第1端が前記第2インピーダンスの第2端に接続され、第2端に入力信号と同位相の信号が入力される、第1キャパシタと、
   を備え、
   直列に接続され、バイアス電圧が制御端子に印加される、m（m >= 1）段のトランジスタを有し、第1段目のトランジスタの第2端は前記第1トランジスタの第1端に接続され、第m段目のトランジスタの第1端は前記第1インピーダンスの第2端に接続される、第1トランジスタ群と、
   直列に接続され、前記第1トランジスタ群と同じ段のトランジスタと同じバイアス電圧が制御端子に印加される、m段のトランジスタを有し、第1段目のトランジスタの第2端は前記第2トランジスタの第1端に接続され、第m段目のトランジスタの第1端は前記第2インピーダンスの第2端に接続される、第2トランジスタ群と、
   をさらに備え、
   前記第1インピーダンスは、
   直列に接続されるn（n >= 1）段のトランジスタを有し、第1段目のトランジスタの第2端が前記第1トランジスタ群の第m段目のトランジスタの第1端と接続され、第n段目のトランジスタの第1端が前記正側電源電圧と接続される、第3トランジスタ群と、
   直列に接続される、第1端が前記第3トランジスタ群の同じ段のトランジスタの第1端と接続され、第2端が前記第3トランジスタ群の同じ段のトランジスタの第2端と接続される、第4トランジスタ群と、
   を備え、
   前記第2インピーダンスは、
   直列に接続される、n段のトランジスタを有し、第1段目のトランジスタの第2端が前記第2トランジスタ群の第m段目のトランジスタの第1端と接続され、第n段目のトランジスタの第1端が前記正側電源電圧と接続される、第5トランジスタ群と、
   直列に接続され、第1端が前記第5トランジスタ群の同じ段のトランジスタの第1端と接続され、第2端が前記第5トランジスタ群の同じ段のトランジスタの第2端と接続される、第6トランジスタ群と、
   を備える、レベルシフト回路。
7. 第1端が正側電源電圧に接続される、第1インピーダンスと、
   第1端が前記正側電源電圧に接続され、第2端から出力信号を出力する、第2インピーダンスと、
   制御端子に入力信号が入力され、第1端が前記第1インピーダンスの第2端に接続される、第1トランジスタと、
   制御端子に前記入力信号の差動信号が入力され、第1端が前記第2インピーダンスの第2端に接続され、第2端が前記第1トランジスタの第2端に接続される、第2トランジスタと、
   第1端が前記第1トランジスタの第2端に接続され、第2端が負側電源電圧に接続される、電流源と、
   第1端が前記第2インピーダンスの第2端に接続され、第2端に入力信号と同位相の信号が入力される、第1キャパシタと、
   を備え、
   前記電流源は、信号遷移時に電流を可変させる、制御回路を備える、
   レベルシフト回路。
8. 前記電流源は、
   第1端が前記第1トランジスタの第2端に接続され、第2端が負側電源電圧に接続される、第1電流源と、
   第2端が前記第1トランジスタの第2端に接続され、第2端が負側電源電圧に接続され、前記入力信号の遷移時に、電流を流す、第2電流源と、
   を備える、
   請求項7に記載のレベルシフト回路。
9. 前記電流源は、
   第1バイアス電圧が制御端子に印加され、第1端が前記第1トランジスタの第2端に接続され、第2端が負側電源電圧に接続される、電流源トランジスタ、
   を備える、
   請求項7に記載のレベルシフト回路。
10. 前記電流源は、
    第1端が前記第1トランジスタの第2端に接続され、第2端が負側電源電圧に接続される、可変抵抗、
    を備える、
    請求項7に記載のレベルシフト回路。
11. 前記電流源は、
    カレントミラー回路を備える、
    請求項7に記載のレベルシフト回路。
12. 第1端が前記第1インピーダンスの第2端に接続され、第2端が前記入力信号と逆位相の信号に接続される、第2キャパシタ、
    をさらに備え、
    前記第1インピーダンスの第2端から、前記出力信号と逆位相を有する信号を出力する、
    請求項1から請求項11のいずれかに記載のレベルシフト回路。