JP7804782B2

JP7804782B2 - 半導体基板にメモリセル、高電圧デバイス、及び論理デバイスを形成する方法

Info

Publication number: JP7804782B2
Application number: JP2024549210A
Authority: JP
Inventors: ジア、ズオキアン; シン、レオ; リウ、シアン; ジョルバ、セルゲイ; ドー、ナン
Original assignee: Silicon Storage Technology Inc
Current assignee: Silicon Storage Technology Inc
Priority date: 2022-03-10
Filing date: 2022-06-13
Publication date: 2026-01-22
Anticipated expiration: 2042-06-13
Also published as: JP2025509093A; US11968829B2; KR20240130791A; EP4490781A1; TW202401776A; KR102912278B1; EP4490781B1; CN118923222A; US20230292504A1; TWI858550B

Description

（関連出願）
本出願は、２０２２年３月１０日出願の米国仮特許出願第６３／３１８，６５７号及び２０２２年６月７日出願の米国特許出願第１７／８３４，７４６号の利益を主張するものである。

（発明の分野）
本開示は、論理デバイス及び高電圧デバイスと同じ基板に埋め込まれた不揮発性メモリセルを有する半導体デバイスに関する。

シリコン半導体基板に形成された不揮発性メモリ半導体デバイスは、既知である。例えば、米国特許第６，７４７，３１０号、同第７，８６８，３７５号、及び同第７，９２７，９９４号は、半導体基板に形成された４つのゲート（浮遊ゲート、制御ゲート、選択ゲート、及び消去ゲート）を有するメモリセルを開示し、これらは、全ての目的に対して参照により本明細書に組み込まれる。ソース及びドレイン領域は、基板への拡散埋め込み領域として形成され、基板においてそれらの間にチャネル領域を画定する。浮遊ゲートは、チャネル領域の第１の部分の上方に配設され、第１の部分の導電率を制御し、選択ゲートは、チャネル領域の第２の部分の上方に配設され、第２の部分の導電率を制御し、制御ゲートは、（浮遊ゲートと容量結合するために）浮遊ゲートの上方に配設され、消去ゲートは、ソース領域の上方に、かつ浮遊ゲートに横方向に隣接して配設される。

また、不揮発性メモリセルと同じ基板に低電圧論理デバイス及び高電圧論理デバイスを形成することも既知である。例えば、全ての目的に対して参照により本明細書に組み込まれる、米国特許第９，２７６，００５号を参照されたい。高Ｋ誘電体及び金属ゲートなどの新しいゲート材料も、性能を高めるために使用される。しかしながら、メモリセルを形成することにおける処理動作は、同時に作製される論理デバイスに悪影響を与える場合があり、逆もまた同様である。

同じ基板にメモリセル、低電圧論理デバイス、及び高電圧デバイスを含むデバイスを作製する改善された方法が必要とされている。

上で言及された問題及び必要性は、半導体デバイスを形成する方法によって対処され、この方法は、
第１のエリア、第２のエリア、及び第３のエリアを含む、半導体材料の基板を提供するステップと、
第３のエリア内の基板の上面に対して、第１のエリア内の基板の上面及び第２のエリア内の基板の上面を陥凹させるステップと、
第１のエリア、第２のエリア、及び第３のエリア内の上面の上方に配設され、第１のエリア、第２のエリア、及び第３のエリア内の上面から絶縁された第１の導電層を形成するステップと、
第２のエリア及び第３のエリアから第１の導電層を除去するステップと、
第１のエリア内の第１の導電層に、並びに第２のエリア及び第３のエリア内の上面の上方に絶縁層を形成するステップと、
第１のエリア、第２のエリア、及び第３のエリア内の絶縁層に第２の導電層を形成するステップと、
１回以上のエッチングを実行して、第１のエリア内の第１及び第２の導電層の一部を選択的に除去する一方で、第２のエリア及び第３のエリア内の第２の導電層を維持するステップであって、１回以上のエッチングは、第１のエリア内に複数のスタック構造の複数の対をもたらし、それぞれのスタック構造は、第１の導電層の浮遊ゲートの上方に配設され、第１の導電層の浮遊ゲートから絶縁された第２の導電層の制御ゲートを含む、ステップと、
第１のエリアの基板内に複数の第１のソース領域を形成するステップであって、それぞれの第１のソース領域は、それぞれの対のスタック構造の間に配設される、ステップと、
第１のエリア内のスタック構造の上方に及び間に配設され、並びに第２のエリア及び第３のエリア内に配設された第３の導電層を形成するステップと、
化学機械研磨又はエッチバックを実行して、第３の導電層の上面を平坦化するステップと、
第１のエリア内のスタック構造の頂部より下に第３の導電層の上面を陥凹させ、第２のエリア及び第３のエリアから第３の導電層を除去するエッチングを実行するステップであって、第３の導電層の複数の消去ゲートをそれぞれ、第１のエリア内の複数の第１のソース領域のうちの１つの上方に配設され、第１のエリア内の複数の第１のソース領域のうちの１つから絶縁されたままにする、ステップと、
第２のエリア及び第３のエリアから第２の導電層を除去するステップと、
第２のエリア及び第３のエリアからの第２の導電層の除去するステップの後に、第２のエリア及び第３のエリア内の上面の上方に配設され、第２のエリア及び第３のエリア内の上面から絶縁されたダミー導電性材料の複数のブロックを形成するステップと、
第２のエリア及び第３のエリア内のダミー導電性材料の複数のブロックの形成ステップ後に、第１のエリア内の第３の導電層の部分をエッチングして、スタック構造のうちの１つにそれぞれ隣接して配設された第３の導電層の複数の選択ゲートを形成するステップと、
第１のエリアの基板内に複数の第１のドレイン領域を形成するステップであって、複数の第１のドレイン領域はそれぞれ、複数の選択ゲートのうちの１つに隣接する、ステップと、
基板内に第２のソース領域を形成するステップであって、第２のソース領域はそれぞれ、第２のエリア内のダミー導電性材料のブロックのうちの１つに隣接する、ステップと、
基板内に第２のドレイン領域を形成するステップであって、第２のドレイン領域はそれぞれ、第２のエリア内のダミー導電性材料のブロックのうちの１つに隣接する、ステップと、
基板内に第３のソース領域を形成するステップであって、第３のソース領域はそれぞれ、第３のエリア内のダミー導電性材料のブロックのうちの１つに隣接する、ステップと、
基板内に第３のドレイン領域を形成するステップであって、第３のドレイン領域はそれぞれ、第３のエリア内のダミー導電性材料のブロックのうちの１つに隣接する、ステップと、
第２のエリア内及び第３のエリア内のダミー導電性材料のブロックを金属材料のブロックで置換するステップとを含む。

本開示の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。

メモリセルの形成を示すメモリセルエリアの断面図である。ＨＶデバイスの形成を示すＨＶエリアの断面図である。論理デバイスの形成を示す論理エリアの断面図である。メモリセルの形成を示すメモリセルエリアの断面図である。ＨＶデバイスの形成を示すＨＶエリアの断面図である。論理デバイスの形成を示す論理エリアの断面図である。メモリセルの形成を示すメモリセルエリアの断面図である。ＨＶデバイスの形成を示すＨＶエリアの断面図である。論理デバイスの形成を示す論理エリアの断面図である。メモリセルの形成を示すメモリセルエリアの断面図である。ＨＶデバイスの形成を示すＨＶエリアの断面図である。論理デバイスの形成を示す論理エリアの断面図である。メモリセルの形成を示すメモリセルエリアの断面図である。ＨＶデバイスの形成を示すＨＶエリアの断面図である。論理デバイスの形成を示す論理エリアの断面図である。メモリセルの形成を示すメモリセルエリアの断面図である。ＨＶデバイスの形成を示すＨＶエリアの断面図である。論理デバイスの形成を示す論理エリアの断面図である。メモリセルの形成を示すメモリセルエリアの断面図である。ＨＶデバイスの形成を示すＨＶエリアの断面図である。論理デバイスの形成を示す論理エリアの断面図である。メモリセルの形成を示すメモリセルエリアの断面図である。ＨＶデバイスの形成を示すＨＶエリアの断面図である。論理デバイスの形成を示す論理エリアの断面図である。メモリセルの形成を示すメモリセルエリアの断面図である。ＨＶデバイスの形成を示すＨＶエリアの断面図である。論理デバイスの形成を示す論理エリアの断面図である。メモリセルの形成を示すメモリセルエリアの断面図である。ＨＶデバイスの形成を示すＨＶエリアの断面図である。論理デバイスの形成を示す論理エリアの断面図である。メモリセルの形成を示すメモリセルエリアの断面図である。ＨＶデバイスの形成を示すＨＶエリアの断面図である。論理デバイスの形成を示す論理エリアの断面図である。メモリセルの形成を示すメモリセルエリアの断面図である。ＨＶデバイスの形成を示すＨＶエリアの断面図である。論理デバイスの形成を示す論理エリアの断面図である。メモリセルの形成を示すメモリセルエリアの断面図である。ＨＶデバイスの形成を示すＨＶエリアの断面図である。論理デバイスの形成を示す論理エリアの断面図である。メモリセルの形成を示すメモリセルエリアの断面図である。ＨＶデバイスの形成を示すＨＶエリアの断面図である。論理デバイスの形成を示す論理エリアの断面図である。完成したメモリセルを示すメモリセルエリアの断面図である。完成したＨＶデバイスを示すＨＶエリアの断面図である。完成した論理デバイスを示す論理エリアの断面図である。代替実施例を示すメモリセルエリアの断面図である。

同じ半導体基板にメモリセル、低電圧論理デバイス、及び高電圧論理デバイスを同時に形成することによって半導体デバイスを形成するプロセスが開示される。以下に説明するプロセスは、基板１０の１つ以上のメモリセルエリア２（第１のエリア２又はＭＣエリア２とも称される）内にメモリセル、基板１０の１つ以上の高電圧論理デバイスエリア４（第２のエリア４又はＨＶエリア４とも称される）内に高電圧論理デバイス（本明細書ではＨＶデバイスとも称される）、及び基板１０の１つ以上の低電圧論理デバイスエリア６（第３のエリア６又は論理エリア６とも称される）内に低電圧論理デバイス（本明細書ではＬＶデバイスとも称される）を形成するステップを含む。本プロセスは、ＭＣエリア２内にメモリセルの対、ＨＶエリア４内に高電圧論理デバイス、及び論理エリア６内に低電圧論理デバイスを同時に形成することに関して説明される。しかしながら、各エリア内の複数のそのようなデバイスが、同時に形成され得る。基板１０は、半導体材料（例えば、シリコン）の基板である。本開示の目的のために、高電圧論理デバイス（ＨＶデバイス）は、低電圧論理デバイス（ＬＶデバイス）の動作電圧より高い動作電圧を有するものである。

ＭＣエリア２について図１Ａ～図１４Ａを参照し、ＨＶエリア４について図１Ｂ～図１４Ｂを参照し、論理エリア６について図１Ｃ～図１４Ｃを参照すると、半導体デバイスを作製するプロセスにおける動作の断面図が示されている。このプロセスは、ＭＣエリア２及びＨＶエリア４におけるシリコン基板１０の上面１０ａを、論理エリア６に対して凹部量Ｒだけ陥凹させることによって始まる。基板上面１０ａを陥凹させるステップは、基板上面１０ａに二酸化ケイ素（本明細書では「酸化物」とも称される）層を形成し、酸化物層に窒化ケイ素（本明細書では「窒化物」とも称される）層を形成することによって行われ得る。フォトリソグラフィマスキング動作を実行して、フォトレジストで、ＭＣ及びＨＶエリア２／４は覆わずに論理エリア６を覆う（すなわち、３つのエリア全てにわたってフォトレジストを形成し、フォトレジストの一部を選択的に露出し、フォトレジストの一部を選択的に除去し、下地構造の露出した部分（この場合、ＭＣ及びＨＶエリア２／４内の窒化物層）を残す一方、下地構造の他の部分（この場合、論理エリア６内の窒化物層）をフォトレジストによって覆われたままにする）。窒化物及び酸化物エッチングを行い、これらの層をＭＣ及びＨＶエリア２／４から除去し、これらのエリア内の上面１０ａを露出したままにする。フォトレジストを除去した後、シリコンエッチングを実行して、実質的に、ＭＣ及びＨＶエリア２／４内の上面１０ａを凹部量Ｒだけ下げる。次いで、窒化物及び酸化物エッチングを使用して、論理エリア６から全ての酸化物及び窒化物層を除去し、図１Ａ、図１Ｂ、及び図１Ｃに示す構造を得る。ＭＣ及びＨＶエリア２／４内の上面１０ａは、論理エリア内６の上面１０ａに対して凹部量Ｒ（例えば、～３００Ａ）だけ陥凹される。代替的に又は追加的に、ＭＣ及びＨＶエリア２／４内の表面１０ａは、熱酸化によって陥凹させることができ、これは、上面１０ａの一部を消費する。

次に、酸化物層１２が上面１０ａに形成される（例えば、堆積又は熱成長によって）。その後、導電層１４（本明細書では第１の導電層とも称される）を酸化物層１２に形成する。導電層１４は、その場ドープ又は非ドープのいずれかのポリシリコン又はアモルファスシリコンであり得る。次いで、フォトリソグラフィマスキング動作を実行して、ＭＣエリア２をフォトレジストで覆うが、ＨＶ及び論理エリア４／６は露出したままにする（すなわち、フォトレジストは、マスキング動作の一部としてＨＶ及び論理エリア４／６から除去される）。エッチングを使用して、ＨＶ及び論理エリア４／６から導電層１４を除去する。結果として得られた構造を、図２Ａ、図２Ｂ、及び図２Ｃ（フォトレジスト除去後）に示す。

酸化物層１８を、ＭＣエリア２内の導電層１４に、並びにＨＶ及び論理エリア４／６内の酸化物層１２に形成する。窒化物などの絶縁層２０（本明細書ではハードマスク絶縁層２０とも称される）を酸化物層１８に形成する。フォトリソグラフィマスキング動作を使用して、各エリアの部分をフォトレジストで選択的に覆い、各エリア内で窒化物層の部分を露出したままにする。窒化物、酸化物、ポリシリコン、及びシリコンエッチングなどのエッチングを使用して、ハードマスク絶縁層２０、酸化物層１８、導電層１４（ＭＣエリア２内）、酸化物層１２を貫通してシリコン基板１０内に達するトレンチを形成する。次いで、トレンチを、酸化物堆積及び化学機械研磨（ＣＭＰ）によって酸化物２２で充填する。酸化物２２は、ＳＴＩ（shallow trench isolation、シャロートレンチアイソレーション）酸化物２２とも称され得る絶縁材料である。ＳＴＩ酸化物２２は、酸化物堆積前の熱酸化によって形成されたライナー酸化物を含むことができる。結果として得られた構造を、図３Ａ、図３Ｂ、及び図３Ｃ（フォトレジスト除去後）に示す。酸化物２２で充填されたトレンチは、ＭＣエリア２内の活性領域に平行に延在するが、図３Ａは活性領域のうちの１つの断面図であるため、酸化物２２で充填されたトレンチは図３Ａには示されていない。

ハードマスク絶縁層２０は、窒化物エッチングによって除去される。エリア２／４／６の各々において基板１０内に所望のウェルを作るために、一連の埋め込みを実行することができる（各埋め込み中にフォトレジストで１つ以上の他のエリアを選択的に覆うためのそれぞれのフォトリソグラフィマスキング動作の後）。埋め込み段階からのフォトレジストの除去、並びにＨＶ及び論理エリア４／６をフォトレジストで覆い、ＭＣエリア２を露出させたままにするためのそれぞれのフォトリソグラフィマスキング動作の後、酸化物エッチングがＳＴＩ酸化物２２を陥凹させ、ＭＣエリア２から酸化物層１８を除去する。フォトレジストの除去後、構造の上方に絶縁層２４を形成する。絶縁層２４は、酸化物／窒化物／酸化物副層（酸化物、窒化物、酸化物堆積、及びアニールによって形成された）を有するＯＮＯ複合体層であり得る。しかしながら、絶縁層２４は、代わりに、他の誘電体層の複合体、又は副層を有しない単一の誘電体材料で形成され得る。次いで、導電層２６（本明細書では第２の導電層とも称される）を構造に、一例では堆積によって、形成する。導電層２６は、ポリシリコンであり得るか、又はその場ドープ若しくは非ドープのいずれかのアモルファスシリコンであり得る。導電層２６にポリシリコン又は非ドープのアモルファスシリコンが使用される場合、埋め込み及びアニールを実行する。次いで、１つ以上のハードマスク層を導電層２６に形成する。具体的には、一例では、酸化物層２７を導電層２６に形成し、窒化物層２８を酸化物層２７に形成する。結果として得られた構造を図４Ａ、図４Ｂ、及び図４Ｃに示す。

それぞれのフォトリソグラフィマスキング動作を使用して、構造にフォトレジストを形成し、フォトレジストはＭＣエリア２から選択的に除去されて、ＭＣエリア２内の窒化物層２８の部分を露出させる。一連のエッチングを使用して、窒化物層２８、酸化物層２７、導電層２６、及び絶縁層２４の露出部分を除去し、その結果、ＭＣエリア２内に維持される窒化物層２８、酸化物層２７、導電層２６、及び絶縁層２４の離間したスタック構造Ｓ１及びＳ２の対が得られる。結果として得られた構造を、図５Ａ、図５Ｂ、及び図５Ｃ（フォトレジスト除去後）に示す。

酸化物スペーサ３２、窒化物スペーサ３４、及び酸化物スペーサ３６を、ＭＣエリア２内のスタックＳ１及びＳ２の側面に形成する。スペーサの形成は、当該技術分野においてよく知られており、構造体の輪郭の上方に材料を堆積した後、異方性エッチング処理することを含み、それによって、材料は、構造体の水平面からは除去される一方、材料は、構造体（丸みを帯びた上面を有することが多い）の垂直配向面においては大部分がそのまま残存する。この場合、酸化物スペーサ３２及び窒化物スペーサ３４は、酸化物堆積、窒化物堆積、次いで１回以上の異方性エッチングによって形成される。次いで、酸化物スペーサ３６は、酸化物堆積及びエッチングによって形成される。ＨＶ及び論理エリア４／６内の平坦な窒化物層２８は、このスペーサ形成によってほとんど影響を受けない。フォトリソグラフィマスキング動作を使用して、スタックＳ１とＳ２との間のエリア（本明細書では内部スタックエリアと称される）と、内部スタックエリアからスタック構造Ｓ１及びＳ２の反対側にあるエリア（本明細書では外部スタックエリアと称される）内とを含む、ＭＣエリア２をフォトレジスト３８で覆う。フォトレジスト３８を外部スタックエリアから除去する。酸化物エッチングを使用して、外部スタックエリアに面する酸化物スペーサ３６を除去する。結果として得られた構造を図６Ａ、図６Ｂ、及び図６Ｃに示す。

フォトレジスト３８が除去された後、導電層１４の材料に応じて、ポリシリコン又はシリコンエッチングなどのエッチングを実行して、導電層１４（内部及び外部スタックエリア内）及び酸化物層１２の露出部分を除去し、このエッチングは、ＨＶ／ＬＶエリア４、６内の窒化物層２８を除去せず、その結果、各離間したスタック構造Ｓ１／Ｓ２は、ＭＣエリア２内でスタックＳ１及びＳ２並びにスペーサ３２、３４、３６の下に維持される、導電層１４の残りからの導電性材料１４ａのブロックを含み、この導電性材料１４ａのブロックは、酸化物層１２の残りの部分によって基板１０から分離される。導電性材料１４ａのブロックは、浮遊ゲートを構成し、本明細書では浮遊ゲート１４ａとも称される。酸化物スペーサ４０を、酸化物堆積及び酸化物異方性エッチングによって、導電性材料１４ａのブロックの露出された端部に沿って形成する。フォトレジストを構造に形成し、ＭＣエリア２内のスタックＳ１とＳ２との間のエリア（内部スタックエリア）から除去する。埋め込みプロセスを実行して、スタックＳ１とスタックＳ２との間の基板内にソース領域４２（本明細書では第１のソース領域とも称される）を形成する。次いで、酸化物エッチングを使用して、内部スタックエリア内の酸化物スペーサ４０を導電性材料１４ａのブロックの露出端部まで除去する。結果として得られた構造を、図７Ａ、図７Ｂ、及び図７Ｃ（フォトレジスト除去後）に示す。

トンネル酸化物層４４を構造に形成し、これは、内部スタックエリア内の導電性材料１４ａのブロックの露出端部に直接形成することを含む。トンネル酸化物４４は、堆積、熱成長、又はその両方によって形成される酸化物、酸窒化物、又はその両方であり得る。ソース領域４２内でのより高いドーパントレベルの触媒効果により、トンネル酸化物４４は、より厚い部分をソース領域４２に有することができる。フォトリソグラフィマスキング動作を使用して、ＨＶ及び論理エリア４／６、並びにＭＣエリア２内の内部スタックエリアをフォトレジストで覆う。外部スタックエリアは露出されたままである。埋め込みは、この時点で、外部スタックエリア内の基板１０の部分（すなわち、後に形成される選択ゲートの下にあるそれらの基板部分）について実行され得る。酸化物エッチングを使用して、外部スタックエリア並びにＨＶ及び論理エリア４、６内の酸化物層１２及びトンネル酸化物層４４の任意の残りの部分を除去することができる。フォトレジストの除去後、構造に絶縁層４６を形成する。絶縁層４６は、堆積、熱成長、又はその両方によって形成された酸化物、酸窒化物、又は任意の他の適切な誘電体材料であり得る。絶縁層４６の形成は、内部スタックエリア内においてトンネル酸化物４４を厚くするか、又はトンネル酸化物４４の一部となるので、別個に示されていない。結果として得られた構造を図８Ａ、図８Ｂ、及び図８Ｃに示す。

導電層４８（本明細書では第３の導電層とも称される）を構造に形成する。導電層４８は、その場ドープ又は非ドープのいずれかのポリシリコンとすることができ、また代わりにアモルファスシリコンであり得る。導電層４８に非ドープのポリシリコン又はアモルファスシリコンが使用される場合、ドーピング及びアニールを実行する。化学機械研磨（ＣＭＰ）又はエッチバックを実行して、導電層４８の頂面を平坦化する。更なるエッチバックプロセスを使用して、導電層４８の上面をスタックＳ１及びＳ２の頂部より下に陥凹させ、ＨＶ及び論理エリア４／６から導電層４８を除去する。酸化物層５０を構造の上方に形成し、ＭＣエリア２内のスタックＳ１及びＳ２の頂部と同じ高さになるように平坦化し、ＨＶ及び論理エリア４／６から完全に除去する。結果として得られた構造を図９Ａ、図９Ｂ、及び図９Ｃに示す。

この時点で、大部分のメモリセル形成が完了する。酸化物５０は、ＨＶ及び論理エリア４／６における後続の処理からＭＣエリア２を保護する。フォトリソグラフィマスキング動作を使用して、ＭＣエリア２をフォトレジストで覆う一方で、ＨＶ及び論理エリア４／６を露出させたままにする。１回以上のエッチングを使用して、図１０Ａ、図１０Ｂ、及び図１０Ｃ（フォトレジスト除去後）に示すように、ＨＶ及び論理エリア４／６内の窒化物層２８、酸化物層２７、導電層２６、及び絶縁層２４を除去する。

埋め込みをこの時点で実行して、ＨＶ及び論理エリア４／６内の基板１０に、ドープされたＰ及びＮウェルを形成することができる。ＭＣ及び論理エリア２／６をフォトレジストで覆い、酸化物エッチングを使用して、ＨＶエリア４から酸化物層１２／１８を除去し、基板１０を露出させたままにする。酸化物層５２を、ＨＶエリア４内の基板１０に形成する。フォトレジスト除去後、高Ｋ絶縁材料の層５４を、ＭＣエリア２内の酸化物層５０、ＨＶエリア４内の酸化物層５２、及び論理エリア６内の酸化物層１２／１８に形成する。高Ｋ絶縁材料は、二酸化ケイ素の誘電率よりも大きい誘電率Ｋを有する絶縁材料である。高Ｋ絶縁材料の例としては、ＨｆＯ₂、ＺｒＯ₂、ＴｉＯ₂、Ｔａ₂Ｏ₅、及びそれらの組み合わせが挙げられる。窒化チタン（ＴｉＮ）層５６を高Ｋ絶縁層５４に形成する。結果として得られた構造を図１１Ａ、図１１Ｂ、及び図１１Ｃに示す。

次いで、ダミー導電性材料の層を構造の上方に形成し、これは、ポリシリコンで形成することができる。次いで、窒化物などの絶縁層５９（本明細書では論理絶縁層５９とも称される）、及び酸化物などのハードマスク層６０をそれぞれ、ダミー導電性材料の層に形成する。フォトリソグラフィマスキング動作を使用して、ＨＶ及び論理エリア４／６の選択部分をフォトレジストで覆い、ＭＣエリア２全体は露出したままにする。次いで、１回以上のエッチングを使用して、ＭＣ、ＨＶ、及び論理エリア２／４／６内のハードマスク層６０、絶縁層５９、ダミー導電性材料の層、及び高Ｋ層５４の露出エリアを除去し、ＨＶ及び論理エリア４／６内の絶縁層５９及びハードマスク層６０で覆われたダミー導電性材料のブロック５８を残す。フォトレジスト除去後、酸化物スペーサ６１を、酸化物堆積及びエッチングによって形成する。この時点で、論理エリア６内の基板１０に埋め込みを実行することができる。結果として得られた構造を図１２Ａ、図１２Ｂ、及び図１２Ｃに示す。

フォトリソグラフィマスキング動作を使用して、ＨＶ及び論理エリア４／６、並びにＭＣエリア２の部分をフォトレジストで覆う（すなわち、内部スタックエリア、スタック構造Ｓ１及びＳ２、並びにスタック構造Ｓ１及びＳ２に直接隣接する外部スタックエリアのそれらの部分を覆う）。エッチングを使用して、酸化物層５０及び導電層４８の露出部分を除去する。フォトレジスト除去後、追加の選択的な埋め込み及びエッチングを、基板１０の異なる露出部分において（すなわち、追加のフォトリソグラフィマスク動作及びＬＤＤ埋め込みなどの埋め込みによって）実行することができる。酸化物スペーサ６６を酸化物堆積及びエッチングによって形成し、窒化物スペーサ６８を窒化物堆積及びエッチングによって形成し、酸化物スペーサ７０を酸化物堆積及びエッチングによって形成する。１回以上の埋め込みを実行して、ＭＣエリア２内の酸化物スペーサ７０に隣接する基板内にドレイン領域７４（本明細書では第１のドレイン領域とも称される）を形成し、ＨＶエリア４内の酸化物スペーサ７０に隣接するソース及びドレイン領域７６／７８（本明細書では第２のソース領域及び第２のドレイン領域とも称される）を形成し、論理エリア６内の酸化物スペーサ７０に隣接するソース及びドレイン領域８０／８２（本明細書では第３のソース領域及び第３のドレイン領域とも称される）を形成する。更なる酸化物エッチングの後、シリサイド８４（自己整合シリサイドであるサリサイドとも称される）を、金属堆積（例えば、ＮｉＰｔ）及びアニールによって、ソース領域７６／８０及びドレイン領域７４／７８／８２に形成する。結果として得られた構造を図１３Ａ、図１３Ｂ、及び図１３Ｃに示す。

絶縁層８６（例えば、窒化物）を構造の上方に形成する。次いで、層間誘電体（ＩＬＤ）絶縁材料の比較的厚い層８８（例えば、酸化物）を層８６に形成する。ＣＭＰを実行して、ＩＬＤ絶縁材料の層８８を平坦化及び陥凹させ、窒化物層５９を除去して、ＨＶ及び論理エリア４／６内のダミー導電層５８を露出させる。次いで、ポリシリコンエッチングなどのエッチングを使用して、ＨＶ及び論理エリア４／６内の層５８からの残りのダミー導電性材料のブロックを除去する。Ａｌ、Ｔｉ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＮ、ＴｉＮ、若しくは他の適切な金属材料であるがこれらに限定されない、又はそれらの複合体などの層を構造の上方に形成する。次いで、ＣＭＰを実行して、金属材料層の部分を除去し、ＨＶ及び論理エリア４／６内に金属材料のブロック９２を残す（すなわち、ダミー導電性材料のブロック５８を金属材料のブロック９２で置き換える）。窒化物層９４を、構造の上方に形成する。酸化物の比較的厚い層９６を構造の上方に形成し、続いて化学機械研磨（ＣＭＰ）又はエッチバックによって構造の頂面を平坦化する。次いで、酸化物層９６、窒化物層９４、酸化物層８８、及び窒化物層８６を貫通したコンタクトホールを形成して、ソース領域７６／８０及びドレイン領域７４／７８／８２にあるシリサイド８４を露出させる。コンタクトホールをＴｉＮライナー層９８及び金属材料１００（例えば、タングステン）で充填する。最終構造を図１４Ａ、図１４Ｂ、及び図１４Ｃに示す。

図１５は、ＭＣエリア２内の最終メモリセル構造を示し、これは、各々が２つのドレイン領域７４から離間したソース領域４２を共有し、２つのドレイン領域７４の間に延在するシリコン１０内のチャネル領域１０２を有する、メモリセルの複数の対を含む。各メモリセルは、チャネル領域１０２の第１の部分の導電率を制御するためにチャネル領域１０２の第１の部分の上方に配設され、チャネル領域１０２の第１の部分から絶縁された浮遊ゲート１４ａ（すなわち、導電層１４からの残りの導電性材料のブロック）と、チャネル領域１０２の第２の部分の導電率を制御するためにチャネル領域１０２の第２の部分の上方に配設され、チャネル領域１０２の第２の部分から絶縁された選択ゲート４８ａ（すなわち、ワード線ゲートとも称することができ、導電層４８からの残りの導電性材料のブロックである）と、浮遊ゲート１４ａの上方に配設され、浮遊ゲート１４ａから絶縁された制御ゲート２６ａ（すなわち、導電層２６からの残りの導電性材料のブロック）と、ソース領域４２（メモリセルの対によって共有される）の上方に配設され、ソース領域４２から絶縁された消去ゲート４８ｂ（すなわち、導電層４８からの残りの導電性材料のブロック）と、を含む。メモリセルの対は、行及び列に配置されたメモリセルのアレイに配置できる。メモリセルの対は、列方向（すなわち、ビット線方向）に端から端まで延在することができ、隣接する列の間にＳＴＩ酸化物２２が配設される。制御ゲート２６ａの行は、メモリセルの行全体にわたって制御ゲート２６ａを相互に接続する、連続制御ゲート線として形成することができる。選択ゲート４８ａの行は、メモリセルの行全体にわたって選択ゲート４８ａを相互に接続する、連続選択ゲート線（ワードゲート線としても知られる）として形成される。消去ゲート４８ｂの行は、メモリセルの対の行全体にわたって消去ゲート４８ｂを相互に接続する、連続消去ゲート線として形成される。

最終ＨＶデバイスを図１６に示す。各ＨＶデバイスは、離間したソース及びドレイン領域７６及び７８を含み、シリコン基板１０のチャネル領域１０４がそれらの間に延在する。ＨＶゲート９２ａ（すなわち、金属材料層の層からの残りの金属材料のブロック）は、チャネル領域１０４の導電率を制御するために、チャネル領域１０４の上方に配設され、チャネル領域１０４から絶縁される。

最終論理デバイスを図１７に示す。各論理デバイスは、離間したソース及びドレイン領域８０及び８２を含み、シリコン基板１０のチャネル領域１０６がそれらの間に延在する。論理ゲート９２ｂ（すなわち、金属材料の層からの残りの金属材料のブロック）は、チャネル領域１０６の導電率を制御するために、チャネル領域１０６の上方に配設され、チャネル領域１０６から絶縁される。

同じ基板にメモリセル、ＨＶデバイス、及び論理デバイスを形成する上記方法には、多くの利点がある。メモリセル形成は、金属ＨＶ及び論理ゲート９２ａ及び９２ｂがＨＶ及び論理エリア４／６に形成される前に実質的に完了され、その結果、金属ＨＶ及び論理ゲート９２ａ／９２ｂは、メモリセルの形成によって悪影響を受けない。ＭＣエリア２内のゲートを形成するためのプロセス動作は、ＨＶ及び論理エリア４／６内のゲートの形成のためのプロセス動作とは別個かつ独立している（そして、そのプロセス動作に対してカスタマイズされ得る）。ＭＣエリア２は、メモリセル形成の大部分が完了した後、かつＨＶ及び論理エリア４／６内の処理の前（すなわち、限定されないが、メモリセル形成の結果としてもたらされたＨＶ及び論理エリア４／６内の層の除去の前、かつダミーポリシリコンの除去を含むＨＶデバイス及び論理デバイスの形成に使用された層の堆積及び除去の前）に覆われる。基板１０の上面１０ａは、ＭＣ／ＨＶエリア２／４内のより高い構造を収容するように、ＭＣ及びＨＶエリア２／４において、論理エリア６内の上面１０ａに対して陥凹させられる（すなわち、その結果、論理エリア６内のより低い論理デバイスの頂部は、ＭＣ／ＨＶエリア２／４内のより高いメモリセル及びＨＶデバイスの頂部とほぼ同じ高さになり、またその結果、３つのエリア全てにまたがるＣＭＰを処理のために使用できる）。シリサイド８４は、ドレイン領域７４、及びソース／ドレイン領域７６／７８、ソース／ドレイン領域８０／８２の導電率を増強する。メモリセル選択ゲート４８ａ及びメモリセル消去ゲート４８ｂは、単一の導電性材料堆積を使用して形成される（すなわち、単一のポリシリコン堆積によって形成された単一のポリシリコン層を使用して、選択ゲート４８ａ及び消去ゲート４８ｂの両方を形成することができる）。様々な層４６、１２、１８、５２、及び５４（これらはゲート絶縁体として使用される）の厚さは、互いに独立しており、各々がそのそれぞれのゲート動作のための大きさである。例えば、選択ゲート４８ａの下の絶縁層４６は、浮遊ゲート１４ａの下の酸化物層１２よりも薄くすることができる。

導電層４８をスタック構造Ｓ１及びＳ２の頂部と平坦化するために使用されるＣＭＰと、それに続く、導電層４８をスタック構造Ｓ１及びＳ２の頂部より下に陥凹させるためのエッチング（図９Ａ～図９Ｃ及び関連する説明を参照）は、ＭＣエリア２における導電層４８の高さの信頼できる制御を提供し（例えば、ＡＰＣ（自動プロセス制御）を使用して、エッチングプロセス前に導電層４８の厚さを測定し、次いでエッチングのエッチング速度に基づいてエッチング時間を導出し）、したがって追加のマスキング動作を回避する。

図１８は、シリサイド８４が選択ゲート４８ａ及び消去ゲート４８ｂの頂面にも形成されて、これらのゲート及びゲート線の導電率を増加させる代替実施例を示す。シリサイド８４は、ソース及びドレイン領域にシリサイド８４が形成される（図１３Ａ～図１３Ｂを参照）前に、選択ゲート４８ａ及び消去ゲート４８ｂの頂面を露出させる（すなわち、酸化物エッチングを使用して選択／消去ゲート４８ａ／４８ｂの上面にある酸化物を除去する）ことによって、これらのゲートに形成することができる。

本開示は、本明細書に図示された上記実施例に限定されるものではなく、任意の特許請求の範囲の範疇に収まるあらゆる変形例を包含することが理解されよう。例えば、本明細書で本開示若しくは本発明又は実施例に言及することは、いかなる特許請求項又は特許請求項の用語の範囲を限定することも意図しておらず、代わりに、単に、１つ以上の特許請求項によって網羅され得る１つ以上の特徴に言及するものである。上で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、全ての方法動作が例解又は特許請求される正確な順序で行われる必要はないが、むしろ本明細書に記載されるメモリセルエリア、ＨＶエリア、及び論理エリアの適切な形成を可能にする任意の順序で（任意の順序における明示的に列挙された制限がない限り）行われる。単一の材料層は、かかる又は類似の材料から構成される多数の層として形成することができ、そして、逆もまた同様である。最後に、本明細書で使用される、「形成」及び「形成される」という用語は、材料堆積、材料化成、又は開示又は特許請求される材料を提供する際の任意の他の技法を含むものとする。

本明細書で使用される場合、「の上方に（over）」及び「に（on）」という用語は両方とも、「に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接する」という用語は、「直接隣接する」（中間材料、要素、又は空間がそれらの間に何も配設されない）、及び「間接的に隣接する」（中間材料、要素、又は空間がそれらの間に配設される）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。

Claims

半導体デバイスを形成する方法であって、前記方法は、
第１のエリア、第２のエリア、及び第３のエリアを含む、半導体材料の基板を提供するステップと、
前記第３のエリア内の前記基板の上面に対して、前記第１のエリア内の前記基板の上面及び前記第２のエリア内の前記基板の上面を陥凹させるステップと、
前記第１のエリア、前記第２のエリア、及び前記第３のエリア内の前記上面の上方に配設され、前記第１のエリア、前記第２のエリア、及び前記第３のエリア内の前記上面から絶縁された第１の導電層を形成するステップと、
前記第２のエリア及び前記第３のエリアから前記第１の導電層を除去するステップと、
前記第１のエリア内の前記第１の導電層に、並びに前記第２のエリア及び前記第３のエリア内の前記上面の上方に絶縁層を形成するステップと、
前記第１のエリア、前記第２のエリア、及び前記第３のエリア内の前記絶縁層に第２の導電層を形成するステップと、
１回以上のエッチングを実行して、前記第１のエリア内の前記第１及び第２の導電層の一部を選択的に除去する一方で、前記第２のエリア及び前記第３のエリア内の前記第２の導電層を維持するステップであって、前記１回以上のエッチングは、前記第１のエリア内に複数のスタック構造の複数の対をもたらし、前記それぞれのスタック構造は、前記第１の導電層の浮遊ゲートの上方に配設され、前記第１の導電層の浮遊ゲートから絶縁された前記第２の導電層の制御ゲートを含む、ステップと、
前記第１のエリアの前記基板内に複数の第１のソース領域を形成するステップであって、それぞれの第１のソース領域は、それぞれの対のスタック構造の間に配設される、形成するステップと、
前記第１のエリア内の前記スタック構造の上方に及び間に配設され、並びに前記第２のエリア及び前記第３のエリア内に配設された第３の導電層を形成するステップと、
化学機械研磨又はエッチバックを実行して、前記第３の導電層の上面を平坦化する、形成するステップと、
前記第１のエリア内の前記スタック構造の頂部より下に前記第３の導電層の前記上面を陥凹させ、前記第２のエリア及び前記第３のエリアから前記第３の導電層を除去するエッチングを実行するステップであって、前記第３の導電層の複数の消去ゲートをそれぞれ、前記第１のエリア内の前記複数の第１のソース領域のうちの１つの上方に配設され、前記第１のエリア内の前記複数の第１のソース領域のうちの前記１つから絶縁されたままにする、実行するステップと、
そのあと、前記第２のエリア及び前記第３のエリアから前記第２の導電層を除去するステップと、
前記第２のエリア及び前記第３のエリアからの前記第２の導電層の前記除去するステップの後に、前記第２のエリア及び前記第３のエリア内の前記上面の上方に配設され、前記第２のエリア及び前記第３のエリア内の前記上面から絶縁されたダミー導電性材料の複数のブロックを形成するステップであって、前記ダミー導電性材料の複数のブロックの前記形成するステップは、前記ダミー導電性材料の複数のブロックに論理絶縁層を形成し、前記論理絶縁層にハードマスク層を形成するステップを含む、形成するステップと、
前記第２のエリア及び前記第３のエリア内の前記ダミー導電性材料の複数のブロックの前記形成するステップ後に、前記第１のエリア内の前記第３の導電層の部分をエッチングして、前記複数のスタック構造のうちの１つにそれぞれ隣接して配設された前記第３の導電層の複数の選択ゲートを形成するステップと、
前記第１のエリアの前記基板内に複数の第１のドレイン領域を形成するステップであって、前記第１のドレイン領域はそれぞれ、前記複数の選択ゲートのうちの１つに隣接する、形成するステップと、
前記基板内に複数の第２のソース領域を形成するステップであって、前記第２のソース領域はそれぞれ、前記第２のエリア内の前記ダミー導電性材料の複数のブロックのうちの１つに隣接する、形成するステップと、
前記基板内に複数の第２のドレイン領域を形成するステップであって、前記複数の第２のドレイン領域はそれぞれ、前記第２のエリア内の前記ダミー導電性材料の複数のブロックのうちの１つに隣接する、形成するステップと、
前記基板内に複数の第３のソース領域を形成するステップであって、前記複数の第３のソース領域はそれぞれ、前記第３のエリア内の前記ダミー導電性材料の複数のブロックのうちの１つに隣接する、形成するステップと、
前記基板内に複数の第３のドレイン領域を形成するステップであって、前記複数の第３のドレイン領域はそれぞれ、前記第３のエリア内の前記ダミー導電性材料の複数のブロックのうちの１つに隣接する、形成するステップと、
前記第２のエリア内及び前記第３のエリア内の前記ダミー導電性材料の複数のブロックを金属材料のブロックで置換するステップと、を含む、方法。
前記第１のエリア内の前記第１の導電層に、並びに前記第２のエリア及び前記第３のエリア内の前記上面の上方にハードマスク絶縁層を形成するステップと、
前記第２のエリア及び前記第３のエリアにおいて前記ハードマスク絶縁層を貫通して前記基板内に入り込み、前記第１のエリアにおいて前記ハードマスク絶縁層及び前記第１の導電層を貫通して前記基板内に入り込む複数のトレンチを形成するステップと、
前記複数のトレンチを絶縁材料で充填するステップと、
前記複数のトレンチの前記充填するステップの後に、前記第１のエリア、前記第２のエリア、前記第３のエリアから前記ハードマスク絶縁層を除去するステップと、を含む、請求項１に記載の方法。
前記第２のエリア及び前記第３のエリア内の前記上面の上方に高Ｋ絶縁材料の層を形成するステップであって、前記ダミー導電性材料の複数のブロックは、前記第２のエリア及び前記第３のエリア内の前記高Ｋ絶縁材料の層に形成される、形成するステップを含む、請求項１に記載の方法。
前記第１の導電層、前記第２の導電層、及び前記第３の導電層はそれぞれ、ポリシリコン又はアモルファスシリコンで形成される、請求項１に記載の方法。
前記第１、第２、及び第３のドレイン領域に、並びに前記第２及び第３のソース領域にシリサイドを形成するステップを含む、請求項１に記載の方法。
前記複数の選択ゲート及び前記複数の消去ゲートにシリサイドを形成するステップを含む、請求項４に記載の方法。
前記絶縁層は、酸化物副層、窒化物副層、及び酸化物副層を含み、その結果、前記複数のスタック構造の各々に対して、前記制御ゲートは、前記酸化物副層、前記窒化物副層、及び前記酸化物副層によって前記浮遊ゲートから絶縁される、請求項１に記載の方法。