JP7806490B2 - 回路装置、発振器及び製造方法 - Google Patents

Description

本発明は、回路装置、発振器及び製造方法等に関する。

発振信号に基づいてクロック信号を出力する回路装置では、正弦波の発振信号を波形整形して矩形波のクロック信号を出力する。この場合にクロック信号のデューティー比に対して要求仕様があり、要求仕様を満たさないクロック信号が出力されると、後段のデジタル回路の誤動作等を招いてしまう。例えば特許文献１の発振器では、ローパスフィルターにより矩形波のクロック信号を平滑化する。そして平滑化により得られた直流電圧が一定電圧と一致するように帰還回路により発振信号の直流電圧成分を変化させることで、デューティー比が一定のクロック信号を出力するようにしている。

特開平７－２９７６４１公報

しかしながら、この従来技術においては、発振器がクロック信号を出力する通常動作時において、クロック信号に基づく信号を入力側の増幅器にフィードバックしている。このため、このフィードバック経路が原因となってノイズの回り込みが発生し、クロック信号のノイズ特性が悪化してしまう。

本開示の一態様は、発振信号を波形整形する波形整形回路を有し、前記波形整形回路による波形整形後のクロック信号に基づく出力クロック信号を出力する出力回路と、前記波形整形回路に入力される前記発振信号のバイアス電圧を出力するバイアス電圧出力回路と、前記波形整形後の前記クロック信号を平滑化した直流電圧と、基準電圧とを比較するコンパレーターと、前記バイアス電圧出力回路のバイアス電圧の調整値を設定するロジック回路と、記憶回路と、を含み、前記ロジック回路は、テストモードにおいて、前記調整値を変化させ、前記調整値を変化させたときの前記コンパレーターの出力に基づいて前記調整値の設定値を決定し、決定された前記設定値を前記記憶回路に記憶させる回路装置に関係する。

また本開示の他の態様は、振動子と、前記振動子を発振させて発振信号を生成する回路装置と、を含み、前記回路装置は、前記発振信号を波形整形する波形整形回路を有し、前記波形整形回路による波形整形後のクロック信号に基づく出力クロック信号を出力する出力回路と、前記波形整形回路に入力される前記発振信号のバイアス電圧を出力するバイアス電圧出力回路と、前記波形整形後の前記クロック信号を平滑化した直流電圧と、基準電圧とを比較するコンパレーターと、前記バイアス電圧出力回路のバイアス電圧の調整値を設定するロジック回路と、記憶回路と、を含み、前記ロジック回路は、テストモードにおいて、前記調整値を変化させ、前記調整値を変化させたときの前記コンパレーターの出力に基づいて前記調整値の設定値を決定し、決定された前記設定値を前記記憶回路に記憶させる発振器に関係する。

また本開示の他の態様は、振動子と、前記振動子を発振させて発振信号を生成する回路装置とを含む発振器の製造方法であって、前記回路装置は、前記発振信号を波形整形する波形整形回路を有し、前記波形整形回路による波形整形後のクロック信号に基づく出力クロック信号を出力する出力回路と、前記波形整形回路に入力される前記発振信号のバイアス電圧を出力するバイアス電圧出力回路と、前記波形整形後の前記クロック信号を平滑化した直流電圧と、基準電圧とを比較するコンパレーターと、記憶回路と、を含み、前記回路装置をテストモードに設定する工程と、前記テストモードにおいて、前記調整値を変化させる工程と、前記調整値を変化させたときの前記コンパレーターの出力に基づいて、前記出力クロック信号のデューティー比を所定のデューティー比に設定する前記調整値を探索する工程と、探索された前記調整値を、前記調整値の設定値として決定する工程と、決定された前記設定値を前記記憶回路に記憶させる工程と、を含む製造方法に関係する。

本実施形態の回路装置の構成例。 本実施形態の回路装置、発振器の具体的な構成例。 クロック信号の位相ノイズの説明図。 本実施形態の回路装置の他の具体的な構成例。 本実施形態の回路装置の他の具体的な構成例。 温度補償回路の構成例。 バイナリーサーチによる設定値の決定処理の説明図。 バイナリーサーチによる設定値の決定処理のフロー図。 本実施形態の発振器の製造方法を説明するフロー図。 発振器の第１構造例。 発振器の第２構造例。

以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲の記載内容を不当に限定するものではない。また本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

１．回路装置
図１に本実施形態の回路装置２０の構成例を示す。本実施形態の回路装置２０は、バイアス電圧出力回路５０とロジック回路６０とコンパレーター６２と記憶回路７０と出力回路８０を含む。

出力回路８０には発振信号ＯＳＣが入力される。例えば後述するように振動子を発振させることにより生成された発振信号ＯＳＣが出力回路８０に入力される。そして出力回路８０は、入力された発振信号ＯＳＣを波形整形する波形整形回路８２を有する。例えば波形整形回路８２は、正弦波の発振信号ＯＳＣを波形整形して、矩形波のクロック信号ＣＫを出力する。そして出力回路８０は、波形整形回路８２による波形整形後のクロック信号ＣＫに基づく出力クロック信号ＣＫＱを出力する。例えば図１では波形整形回路８２の後段に出力バッファー回路８４が設けられており、出力バッファー回路８４がクロック信号ＣＫをバッファリングして、出力クロック信号ＣＫＱを出力する。

バイアス電圧出力回路５０は、波形整形回路８２に入力される発振信号ＯＳＣのバイアス電圧ＶＢＳを出力する。バイアス電圧出力回路５０が、例えば抵抗ＲＢを介して発振信号ＯＳＣの入力ノードＮＩにバイアス電圧ＶＢＳを供給することで、発振信号ＯＳＣの中心電圧をバイアス電圧ＶＢＳに設定できるようになる。例えばバイアス電圧ＶＢＳを中心電圧とした正弦波の発振信号ＯＳＣを波形整形回路８２に入力できるようになる。

コンパレーター６２は、波形整形後のクロック信号ＣＫを平滑化した直流電圧ＶＤＣと、基準電圧ＶＲＦとを比較する。例えばクロック信号ＣＫの出力ノードとグランドノードとの間に、平滑化用の抵抗Ｒ及びキャパシターＣが設けられている。そして抵抗ＲとキャパシターＣの接続ノードが、コンパレーター６２の第１入力端子に接続される。これによりコンパレーター６２の第１入力端子に、クロック信号ＣＫを平滑化した直流電圧ＶＤＣが入力されるようになる。そしてコンパレーター６２の第２入力端子には基準電圧ＶＲＦが入力されており、これによりコンパレーター６２は直流電圧ＶＤＣと基準電圧ＶＲＦの比較を行うことになる。なお図１では第１入力端子はコンパレーター６２の非反転入力端子になっており、第２入力端子はコンパレーター６２の反転入力端子となっているが、本実施形態はこれに限定されず、逆であってもよい。またデューティー調整の目標となるデューティー比が５０％である場合に、基準電圧ＶＲＦは例えば電源電圧の１／２の電圧である。また図１では、波形整形回路８２の出力信号がクロック信号ＣＫとなっているが、クロック信号ＣＫは、波形整形回路８２の波形整形後の信号であればよく、例えば出力バッファー回路８４のバッファー回路間のノードからの信号であってもよい。また以下ではグランドを、適宜、ＧＮＤと記載する。ＧＮＤはＶＳＳと呼ぶこともでき、グランド電圧は例えば接地電位である。

ロジック回路６０は、バイアス電圧出力回路５０のバイアス電圧ＶＢＳの調整値ＡＪを設定する。例えばロジック回路６０が調整値ＡＪを変化させることで、バイアス電圧出力回路５０が出力するバイアス電圧ＶＢＳが変化するようになる。記憶回路７０は情報を記憶する回路であり、例えばメモリーである。

そして本実施形態ではロジック回路６０は、テストモードにおいて、調整値ＡＪを変化させる。そしてロジック回路６０は、調整値ＡＪを変化させたときのコンパレーター６２の出力に基づいて調整値ＡＪの設定値を決定する。そしてロジック回路６０は、決定された設定値を記憶回路７０に記憶させる。

例えば基準電圧ＶＲＦが電源電圧の１／２の電圧であり、デューティー調整の目標となるデューティー比が５０％であったとする。この場合にクロック信号ＣＫを平滑化した直流電圧ＶＤＣが基準電圧ＶＲＦよりも高くなり、コンパレーター６２がＨレベルを出力したとする。例えばクロック信号ＣＫのＨレベルの幅がＬレベルの幅よりも長くなり、デューティー比が大きくなると、直流電圧ＶＤＣが上昇して、基準電圧ＶＲＦよりも高くなり、コンパレーター６２がＨレベルを出力する。この場合にはロジック回路６０は、バイアス電圧ＶＢＳを低くする調整値ＡＪを、バイアス電圧出力回路５０に出力する。これによりデューティー比が小さくなるように調整される。

またクロック信号ＣＫを平滑化した直流電圧ＶＤＣが基準電圧ＶＲＦよりも低くなり、コンパレーター６２がＬレベルを出力したとする。例えばクロック信号ＣＫのＨレベルの幅がＬレベルの幅よりも短くなり、デューティー比が小さくなると、直流電圧ＶＤＣが低下して、基準電圧ＶＲＦよりも低くなり、コンパレーター６２がＬレベルを出力する。この場合にはロジック回路６０は、バイアス電圧ＶＢＳを高くする調整値ＡＪを、バイアス電圧出力回路５０に出力する。これによりデューティー比が大きくなるように調整される。なおＨレベルはハイレベルのことであり、Ｌレベルはローレベルのことである。

そしてロジック回路６０は、出力クロック信号ＣＫＱのデューティー比が所定のデューティー比に設定されるときの調整値ＡＪを、設定値として決定し、決定された設定値を記憶回路７０に書き込む。そして回路装置２０の通常動作時である通常モードにおいては、バイアス電圧出力回路５０は、記憶回路７０に記憶される設定値による調整値ＡＪに基づいてバイアス電圧ＶＢＳを出力する。

図２に回路装置２０の具体的な構成例を示す。図２では、振動子１０を用いて発振信号ＯＳＣを生成する発振回路３０が回路装置２０に設けられている。また図２ではバイアス電圧出力回路５０、波形整形回路８２、出力バッファー回路８４の具体的な構成例が示されており、図１の記憶回路７０として不揮発性メモリー７２が設けられている。

本実施形態の回路装置２０は、例えばＩＣ（Integrated Circuit）と呼ばれる集積回路装置である。例えば回路装置２０は、半導体プロセスにより製造されるＩＣであり、半導体基板上に回路素子が形成された半導体チップである。また本実施形態の発振器４は、振動子１０と回路装置２０を含む。振動子１０は回路装置２０に電気的に接続されている。例えば振動子１０及び回路装置２０を収納するパッケージの内部配線、ボンディングワイヤー又は金属バンプ等を用いて、振動子１０と回路装置２０は電気的に接続されている。

振動子１０は、電気的な信号により機械的な振動を発生する素子である。振動子１０は、例えば水晶振動片などの振動片により実現できる。例えば振動子１０は、カット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動片、音叉型水晶振動片、又は双音叉型水晶振動片などにより実現できる。例えば振動子１０は、恒温槽を備えない温度補償型水晶発振器（ＴＣＸＯ）に内蔵されている振動子であってもよいし、恒温槽を備える恒温槽型水晶発振器（ＯＣＸＯ）に内蔵されている振動子であってもよい。或いは振動子１０は、ＳＰＸＯ（Simple Packaged Crystal Oscillator）の発振器に内蔵される振動子であってもよい。なお本実施形態の振動子１０は、例えば厚みすべり振動型、音叉型又は双音叉型以外の振動片や、水晶以外の材料で形成された圧電振動片などの種々の振動片により実現することも可能である。例えば振動子１０として、ＳＡＷ（Surface Acoustic Wave）共振子や、シリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用することも可能である。

発振回路３０は振動子１０を発振させる回路である。例えば発振回路３０は、パッドＰＸ１、ＰＸ２に電気的に接続され、振動子１０を発振させることで発振信号ＯＳＣを生成する。パッドＰＸ１は第１の振動子接続用パッドであり、パッドＰＸ２は第２の振動子接続用パッドである。例えば発振回路３０は、パッドＰＸ１とパッドＰＸ２との間に設けられた発振用の駆動回路と、キャパシターや抵抗などの能動素子により実現できる。駆動回路は、例えばＣＭＯＳのインバーター回路やバイポーラートランジスターにより実現できる。駆動回路は、発振回路３０のコア回路であり、駆動回路が、振動子１０を電圧駆動又は電流駆動することで、振動子１０を発振させる。発振回路３０としては、例えばインバーター型、ピアース型、コルピッツ型、又はハートレー型などの種々のタイプの発振回路を用いることができる。また発振回路３０には、可変容量回路が設けられ、この可変容量回路の容量の調整により、発振周波数を調整できるようになっている。可変容量回路は、例えばバラクターなどの可変容量素子により実現できる。例えば可変容量回路は、温度補償電圧に基づいて容量が制御される可変容量素子により実現できる。或いは可変容量回路を、キャパシターアレイと、キャパシターアレイに接続されるスイッチアレイとにより実現してもよい。また本実施形態における接続は電気的な接続である。電気的な接続は、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は受動素子等を介した接続であってもよい。

波形整形回路８２は、発振信号ＯＳＣが入力される１段目のインバーター回路ＩＶ１と、インバーター回路ＩＶ１の出力が入力される２段目のインバーター回路ＩＶ２を含む。インバーター回路ＩＶ１は、電源電圧ＶＲＥＧのノードとＧＮＤノードとの間に直列に設けられるＰ型のトランジスターＴＡ１及びＮ型のトランジスターＴＡ２を含む。インバーター回路ＩＶ２は、ＶＲＥＧのノードとＧＮＤノードとの間に直列に設けられるＰ型のトランジスターＴＡ３及びＮ型のトランジスターＴＡ４を含む。電源電圧ＶＲＥＧは、例えば外部電源電圧をレギュレーターによりレギュレートした電圧である。

出力バッファー回路８４は、バッファー回路ＢＦ１、ＢＦ２、ＢＦ３を含む。バッファー回路ＢＦ１には波形整形回路８２の出力が入力される。バッファー回路ＢＦ３は出力クロック信号ＣＫＱを、回路装置２０の出力端子であるパッドＰＣＫに出力する。バッファー回路ＢＦ２はバッファー回路ＢＦ１とＢＦ３の間に設けられる。バッファー回路ＢＦ３はＣＭＯＳ出力の回路であってもよいし、クリップドサイン波の信号を出力する回路などであってもよい。なお波形整形後のクロック信号ＣＫは、図１では波形整形回路８２の出力信号であったが、図２ではバッファー回路ＢＦ２の出力信号となっている。このように波形整形後のクロック信号ＣＫは、波形整形回路８２により波形整形された信号に基づく信号であればよい。

抵抗Ｒ１、Ｒ２はＶＲＥＧのノードとＧＮＤノードとの間に直列に設けれており、抵抗Ｒ１、Ｒ２の抵抗値は同じになっている。従って、コンパレーター６２は、非反転入力端子である第１入力端子に、波形整形後のクロック信号ＣＫを平滑化した直流電圧ＶＤＣが入力され、反転入力端子である第２入力端子に、基準電圧ＶＲＦ＝ＶＲＥＧ／２が入力される。

ロジック回路６０は制御回路であり、種々の制御処理を行う。例えばロジック回路６０は、回路装置２０の全体の制御を行ったり、回路装置２０の動作シーケンスの制御を行う。またロジック回路６０は、発振回路３０の制御のための各種の処理を行ったり、不揮発性メモリー７２の情報の読み出しや書き込みの制御を行う。ロジック回路６０は、例えばゲートアレイ等の自動配置配線によるＡＳＩＣ（Application Specific Integrated Circuit）の回路により実現できる。

不揮発性メモリー７２は、電源を供給しなくても情報の記憶を保持するメモリーである。例えば不揮発性メモリー７２は、電源を供給しなくても情報を保持できると共に、情報の書き換えが可能なメモリーである。不揮発性メモリー７２は、回路装置２０の動作等に必要な種々の情報を記憶する。不揮発性メモリー７２は、ＦＡＭＯＳメモリー（Floating gate Avalanche injection MOS memory）又はＭＯＮＯＳメモリー(Metal-Oxide- Nitride-Oxide-Silicon memory）により実現されるＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等により実現できる。

バイアス電圧出力回路５０は、ラダー抵抗回路５２とセレクター５４を含む。ラダー抵抗回路５２は、高電位側電源ノードであるＶＲＥＧのノードと、低電位側電源ノードであるＧＮＤノードとの間に設けられる。例えばラダー抵抗回路５２は、ＶＲＥＧのノードＧＮＤノードとの間に直列に設けられる複数の抵抗を含む。セレクター５４は、ラダー抵抗回路５２の複数の電圧分割タップＴＰ１～ＴＰｎ（ｎは２以上の整数）のうちのいずれかの電圧分割タップを調整値ＡＪに基づき選択する。電圧分割タップＴＰ１～ＴＰｎの各電圧分割タップは、ラダー抵抗回路５２を構成する複数の抵抗の隣り合う２つの抵抗間の接続ノードのタップである。

以上のような構成の本実施形態の回路装置２０では、発振信号ＯＳＣを波形整形回路８２により波形整形した後のクロック信号ＣＫを平滑化した直流電圧ＶＤＣと、基準電圧ＶＲＦとをコンパレーター６２が比較し、比較結果をロジック回路６０に出力する。またバイアス電圧出力回路５０は、波形整形回路８２に入力される発振信号ＯＳＣのバイアス電圧ＶＢＳを出力し、ロジック回路６０は、バイアス電圧出力回路５０のバイアス電圧ＶＢＳの調整値ＡＪを設定する。そしてロジック回路６０は、テストモードにおいて、調整値ＡＪを変化させ、調整値ＡＪを変化させたときのコンパレーター６２の出力に基づいて調整値ＡＪの設定値を決定する。例えば回路装置２０や発振器４の製品出荷前の検査時等において回路装置２０がテストモードに設定される。そして、このテストモードにおいて、ロジック回路６０は、後述するバイナリーサーチなどの所定の探索アルゴリズムにより調整値ＡＪを変化させて、発振信号ＯＳＣのバイアス電圧ＶＢＳを変化させて、クロック信号ＣＫを平滑化した直流電圧ＶＤＣと基準電圧ＶＲＦを比較するコンパレーター６２の出力をモニターする。そしてロジック回路６０は、コンパレーター６２の出力に基づいて、クロック信号ＣＫのデューティー比が例えば５０％などの所定のデューティー比に設定される調整値ＡＪを、探索アルゴリズムにより探索する。例えば図２ではコンパレーター６２は、発振信号ＯＳＣを波形整形する波形整形回路８２の電源電圧ＶＲＥＧの１／２の電圧の基準電圧ＶＲＦ＝ＶＲＥＧ／２と、直流電圧ＶＤＣとを比較している。従ってロジック回路６０は、コンパレーター６２の出力に基づいて、例えば直流電圧ＶＤＣが基準電圧ＶＲＦと略同一となる調整値ＡＪを探索することで、出力クロック信号ＣＫＱのデューティー比を例えば５０％にする調整値ＡＪの設定値を決定できる。そしてロジック回路６０は、このようにして決定された調整値ＡＪの設定値を、記憶回路７０である不揮発性メモリー７２に記憶させる。このようにすれば、このように決定された設定値の調整値ＡＪがバイアス電圧出力回路５０に入力されることで、バイアス電圧出力回路５０は、クロック信号ＣＫに基づく出力クロック信号ＣＫＱのデューティー比を５０％等の所定のデューティー比に設定するバイアス電圧ＶＢＳを出力できるようになる。これにより回路装置２０は、クロック信号ＣＫに基づく出力クロック信号ＣＫＱとして、所定のデューティー比の出力クロック信号ＣＫＱを出力できるようになる。

例えば前述の特許文献１の従来技術においては、発振器がクロック信号を出力する通常動作時において、クロック信号に基づく信号を入力側の増幅器にフィードバックさせている。このため、ノイズの回り込みが発生し、最終的にクロック信号のノイズ特性が一層悪化してしまうおそれがあるという問題があった。例えば図３はクロック信号に発生する位相ノイズの説明図である。図３の横軸は周波数であり縦軸は位相ノイズである。従来技術のようにクロック信号に基づく信号を入力側の増幅器にフィードバックさせる手法では、図３のＡ１に示すように例えば２００ＫＨｚなどの周波数の付近においてスプリアスが発生し、ノイズ特性が悪化してしまう。

この点、本実施形態の手法によれば、図３のＡ２に示すように、従来技術のようなスプリアスが発生せず、ノイズ特性の悪化を防止できる。即ち本実施形態では、テストモードにおいて、調整値ＡＪを適切な設定値に設定して、発振信号ＯＳＣのバイアス電圧ＶＢＳを適正な電圧に設定することで、出力クロック信号ＣＫＱのデューティー比を、要求仕様の範囲内のデューティー比に設定している。例えばデューティー比を５０％±２％というような要求仕様の範囲内のデューティー比に設定している。そして通常動作時である通常モードにおいては、従来技術のようなフィードバックをかけなくても済むため、図３のＡ２に示すようにノイズ特性の悪化も効果的に防止できるようになる。

次に調整値ＡＪによるバイアス電圧ＶＢＳの設定とデューティー比の関係について説明する。例えば調整値ＡＪによる調整により、バイアス電圧ＶＢＳが低い電圧に調整されると、波形整形回路８２の初段のインバーター回路ＩＶ１の出力信号のＨレベルの幅に対応するデューティー比は大きくなる。これにより、回路装置２０の最終的な出力である出力クロック信号ＣＫＱのＨレベルの幅に対応するデューティー比は小さくなる。また調整値ＡＪによる調整により、バイアス電圧ＶＢＳが高い電圧に調整されると、波形整形回路８２の初段のインバーター回路ＩＶ１の出力信号のデューティー比は小さくなる。これにより出力クロック信号ＣＫＱのデューティー比は大きくなる。

ここで例えば半導体の製造プロセスの変動により、Ｎ型のトランジスターの能力がＳＬＯＷになったとする。この場合に波形整形回路８２の初段のインバーター回路ＩＶ１のＮ型のトランジスターＴＡ２の能力が低いため、インバーター回路ＩＶ１の出力信号のデューティー比は大きくなり、出力クロック信号ＣＫＱのデューティー比が例えば５０％よりも小さくなってしまう。この場合には、出力クロック信号ＣＫＱのデューティー比を５０％にするために、調整値ＡＪによりバイアス電圧ＶＢＳを上昇させて高くする。このようにバイアス電圧ＶＢＳが高くなると、波形整形回路８２の初段のインバーター回路ＩＶ１の出力信号のデューティー比が小さくなり、出力クロック信号ＣＫＱのデューティー比が大きくなるため、デューティー比が５０％になるように調整することが可能になる。

このように本実施形態では製造時におけるテストモードにおいて、調整値ＡＪによりバイアス電圧ＶＢＳを調整することで、出力クロック信号ＣＫＱのデューティー比を設定している。これにより製造プロセスの変動により、トランジスターの能力が変動した場合にも、出力クロック信号ＣＫＱを適切なデューティー比に設定する調整値ＡＪの設定値を、不揮発性メモリー７２等の記憶回路７０に記憶できるようになる。従って、製造プロセスの変動に起因する出力クロック信号ＣＫＱのデューティー比の変動を防止することが可能になる。

また本実施形態ではバイアス電圧出力回路５０は、通常モードにおいて、記憶回路７０に記憶される設定値による調整値ＡＪに基づいてバイアス電圧ＶＢＳを出力する。例えば本実施形態では上述のように、テストモードにおいて、出力クロック信号ＣＫＱを適切なデューティー比に設定する調整値ＡＪの設定値が決定され、決定された設定値が記憶回路７０に記憶される。そして通常モードにおいては、バイアス電圧出力回路５０は、このようにして記憶回路７０に記憶された設定値による調整値ＡＪに基づいて、発振信号ＯＳＣのバイアス電圧ＶＢＳを出力する。このようにすれば、通常モードにおいてバイアス電圧出力回路５０は、テストモードにおいて出力クロック信号ＣＫＱを適切なデューティー比に設定する設定値による調整値ＡＪに基づいて、バイアス電圧ＶＢＳを出力できるようになる。従って回路装置２０は、通常モードにおいて、テストモードと同様に、適切なデューティー比の出力クロック信号ＣＫＱを出力できるようになる。そして通常モードにおいて特許文献１のようなフィードバック経路を設けなくても済むため、図３で説明したようにノイズ特性の悪化も防止できる。従って、適切なデューティー比の出力クロック信号ＣＫＱの出力とノイズ特性の悪化の防止を両立して実現することが可能になる。

また図２ではバイアス電圧出力回路５０は、ＶＲＥＧノードとＧＮＤノードの間に設けられるラダー抵抗回路５２と、ラダー抵抗回路５２の複数の電圧分割タップＴＰ１～ＴＰｎのうちのいずれかの電圧分割タップを調整値ＡＪに基づき選択するセレクター５４を含む。このようにすれば、ロジック回路６０からの調整値ＡＪに基づいて、セレクター５４が、ラダー抵抗回路５２の複数の電圧分割タップＴＰ１～ＴＰｎのうちのいずれかの電圧分割タップを選択することで、調整値ＡＪに応じたバイアス電圧ＶＢＳを、発振信号ＯＳＣのバイアス電圧として出力できるようになる。従って、簡素な構成のバイアス電圧出力回路５０により、ロジック回路６０からの調整値ＡＪに応じたバイアス電圧ＶＢＳを出力して、適切なデューティー比の出力クロック信号ＣＫＱを出力できるようになる。

また図２では、図１の記憶回路７０が不揮発性メモリー７２となっている。このようにすれば、出力クロック信号ＣＫＱを適切なデューティー比に設定する調整値ＡＪの設定値が、電源を供給しなくても情報の記憶を保持できる不揮発性メモリー７２に記憶されるようになる。従って、通常モードにおいて電源が投入された場合に、ロジック回路６０が、不揮発性メモリー７２から調整値ＡＪの設定値を読み出して、バイアス電圧出力回路５０に出力することで、適切なデューティー比の出力クロック信号ＣＫＱを出力できるようになる。

２．他の具体例
図４に本実施形態の回路装置２０の他の具体的な構成例を示す。図４が図２の構成と異なるのは、図４では、波形整形回路８２の初段のインバーター回路ＩＶ１のトランジスターＴＡ１、ＴＡ２のレプリカとなるトランジスターＴＢ１、ＴＢ２を、バイアス電圧出力回路５０に設けていることである。即ち図４ではバイアス電圧出力回路５０は、高電位側電源ノードであるＶＲＥＧノードと、ラダー抵抗回路５２の一端との間に設けられ、ゲートにバイアス電圧ＶＢＳが入力されるＰ型のトランジスターＴＢ１を含む。ラダー抵抗回路５２の一端は、ラダー抵抗回路５２の高電位側の一端であり、ラダー抵抗回路５２の複数の抵抗のうち、最も高電位側に設けられる抵抗の一端である。またバイアス電圧出力回路５０は、ラダー抵抗回路５２の他端と低電位側電源ノードであるＧＮＤノードとの間に設けられ、ゲートにバイアス電圧ＶＢＳが入力されるＮ型のトランジスターＴＢ２を含む。ラダー抵抗回路５２の他端は、ラダー抵抗回路５２の低電位側の一端であり、ラダー抵抗回路５２の複数の抵抗のうち、最も低電位側に設けられる抵抗の一端である。

このように波形整形回路８２の初段のインバーター回路ＩＶ１のトランジスターＴＡ１、ＴＡ２のレプリカとなるトランジスターＴＢ１、ＴＢ２を、バイアス電圧出力回路５０に設けることで、半導体の製造プロセスのコーナーバラツキの影響を抑制できるようになる。コーナーバラツキとは、ＦＦ、ＳＳ、ＳＦ、ＦＳのバラツキである。ＦＦは、Ｎ型トランジスター及びＰ型トランジスターの両方がＦＡＳＴの場合である。ＳＳは、Ｎ型トランジスター及びＰ型トランジスターの両方がＳＬＯＷの場合である。ＳＦは、Ｎ型トランジスターがＳＬＯＷであり、Ｐ型トランジスターがＦＡＳＴの場合である。ＦＳは、Ｎ型トランジスターがＦＡＳＴであり、Ｐ型トランジスターがＳＬＯＷの場合である。

例えば図４では、波形整形回路８２のＮ型のトランジスターＴＡ２、Ｐ型のトランジスターＴＡ１がＦＡＳＴになった場合に、ラダー抵抗回路５２のＮ型のトランジスターＴＢ２、Ｐ型のトランジスターＴＢ１もＦＡＳＴになる。従って、ＦＦのコーナーバラツキの影響を小さくできる。また波形整形回路８２のＮ型のトランジスターＴＡ２、Ｐ型のトランジスターＴＡ１がＳＬＯＷになった場合に、ラダー抵抗回路５２のＮ型のトランジスターＴＢ２、Ｐ型のトランジスターＴＢ１もＳＬＯＷになる。従って、ＳＳのコーナーバラツキの影響を小さくできる。ＦＳ、ＳＦのコーナーバラツキにおいても同様である。

そして、このように半導体の製造プロセスにおけるコーナーバラツキの影響を小さくできることで、ラダー抵抗回路５２での調整幅を狭くできるため、バイアス電圧出力回路５０の面積の小規模化を実現できる。例えばラダー抵抗回路５２の複数の抵抗のレイアウト面積は他の回路と比べて大きくなるが、調整幅を小さくできることで、これらの複数の抵抗のレイアウト面積を小さくでき、回路装置２０の面積の小規模化を実現できる。

図５に本実施形態の回路装置２０、発振器４の他の具体的な構成例を示す。図５では回路装置２０が、更に、温度補償回路４０、温度センサー４８、電源回路９０を含んでいる。また発振器４の端子ＴＶＤＤ、ＴＧＮＤから回路装置２０のパッドＰＶＤＤ、ＰＧＮＤに、電源電圧であるとＶＤＤ、グランド電圧であるＧＮＤが供給されている。また出力回路８０からの出力クロック信号ＣＫＱが、回路装置２０のパッドＰＣＫから発振器４の端子ＴＣＫを介して外部に出力される。

電源回路９０は、パッドＰＶＤＤからのＶＤＤやパッドＰＧＮＤからのＧＮＤが供給されて、回路装置２０の内部回路用の種々の電源電圧を内部回路に供給する。例えば電源回路９０は、電源電圧ＶＤＤをレギュレートしたレギュレート電源電圧を回路装置２０の各回路に供給する。

温度補償回路４０は、発振回路３０の発振周波数の温度補償を行う回路である。例えば温度補償回路４０は、温度センサー４８の温度検出結果である温度検出電圧ＶＴＳに基づいて、発振回路３０の発振周波数を温度補償する温度補償電圧ＶＣＰを出力する。温度補償は、例えば温度変動による発振周波数の変動を抑制して補償する処理である。即ち温度補償回路４０は、温度変動があった場合にも発振周波数が一定になるように、発振回路３０の発振周波数の温度補償を行う。

具体的には温度補償回路４０は、例えば多項式近似によるアナログ方式の温度補償を行う。例えば振動子１０の周波数温度特性を補償する温度補償電圧ＶＣＰが多項式により近似される場合に、温度補償回路４０は、当該多項式の係数情報に基づいてアナログ方式の温度補償を行う。アナログ方式の温度補償は、例えばアナログ信号である電流信号や電圧信号の加算処理等により実現される温度補償である。例えば、高次の多項式により温度補償電圧ＶＣＰが近似される場合、多項式の０次係数、１次係数、高次係数が、それぞれ０次補正データ、１次補正データ、高次補正データとして、例えば不揮発性メモリー７２に記憶される。高次係数は例えば１次より大きい高次の次数の係数であり、高次補正データは、高次係数に対応する補正データである。例えば３次多項式により温度補償電圧ＶＣＰが近似される場合には、多項式の０次係数、１次係数、２次係数、３次係数が、０次補正データ、１次補正データ、２次補正データ、３次補正データとして不揮発性メモリー７２に記憶される。そして温度補償回路４０は、０次補正データ～３次補正データに基づいて温度補償を行う。この場合に２次補正データや２次補正データに基づく温度補償については省略してもよい。また例えば５次多項式により温度補償電圧ＶＣＰが近似される場合には、多項式の０次係数、１次係数、２次係数、３次係数、４次係数、５次係数が、０次補正データ、１次補正データ、２次補正データ、３次補正データ、４次補正データ、５次補正データとして不揮発性メモリー７２に記憶される。そして温度補償回路４０は、０次補正データ～５次補正データに基づいて温度補償を行う。この場合に２次補正データ又は４次補正データや、２次補正データ又は４次補正データに基づく温度補償については省略してもよい。また多項式近似の次数は任意であり、例えば５次よりも大きい次数の多項式近似を行うようにしてもよい。また０次補正を温度センサー４８が行うようにしてもよい。

温度センサー４８は温度を検出するセンサーである。具体的には温度センサー４８は、環境の温度に応じて変化する温度依存電圧を、温度検出電圧ＶＴＳとして出力する。例えば温度センサー４８は、温度依存性を有する回路素子を利用して温度検出信号である温度検出電圧ＶＴＳを生成する。具体的には温度センサー４８は、例えばＰＮ接合の順方向電圧が有する温度依存性を用いることで、温度に依存して電圧が変化する温度検出電圧ＶＴＳを出力する。なお温度センサー４８としてデジタル方式の温度センサー回路を用いる変形実施も可能である。この場合には温度検出データをＤ／Ａ変換して温度検出電圧ＶＴＳを生成すればよい。

このように本実施形態の回路装置２０は、発振信号ＯＳＣの発振周波数の温度補償を行う温度補償回路４０を含む。そして図５に示すように、バイアス電圧出力回路５０は、発振信号ＯＳＣのバイアス電圧ＶＢＳを出力すると共に、温度補償回路４０の温度補償用の基準電圧ＶＲＣを温度補償回路４０に出力する。

例えば前述したように、バイアス電圧出力回路５０のセレクター５４が、ラダー抵抗回路５２の複数の電圧分割タップのうちのいずれかの電圧分割タップを、ロジック回路６０からの調整値ＡＪに基づき選択することで、発振信号ＯＳＣのバイアス電圧ＶＢＳが出力されるようになる。一方、セレクター５４が、ラダー抵抗回路５２の複数の電圧分割タップのうちのいずれかの電圧分割タップを、ロジック回路６０からの第２調整値ＡＪ２に基づき選択することで、温度補償用の基準電圧ＶＲＣが温度補償回路４０に出力されるようになる。このようにすれば、バイアス電圧出力回路５０のセレクター５４等の回路を有効活用して、バイアス電圧ＶＢＳのみならず、温度補償用の基準電圧ＶＲＣも生成して、出力できるようになるため、回路の共用化を図ることができ、回路装置２０の小規模化を実現できるようになる。

図６に温度補償回路４０の構成例を示す。温度補償回路４０は、温度を変数とする多項式近似によって温度補償電圧ＶＣＰを出力する回路である。この温度補償回路４０は電流生成回路４２と電流電圧変換回路４６を含む。電流生成回路４２は、温度センサー４８の温度検出結果に基づいて関数電流を生成する。例えば電流生成回路４２は、温度センサー４８からの温度検出結果である温度検出電圧ＶＴＳに基づいて、振動子１０の周波数温度特性を温度補償するための関数電流を生成する。そして電流電圧変換回路４６は、電流生成回路４２からの関数電流を電圧に変換して温度補償電圧ＶＣＰを出力する。

電流生成回路４２は、１次補正回路４３と高次補正回路４４を含む。１次補正回路４３は、温度検出電圧ＶＴＳに基づいて、１次関数を近似する１次電流を出力する。例えば１次補正回路４３は、多項式近似における多項式の１次係数に対応する１次補正データに基づいて１次関数電流を出力する。高次補正回路４４は、温度検出電圧ＶＴＳに基づいて、高次関数を近似する高次電流を、電流電圧変換回路４６に出力する。例えば高次補正回路４４は、多項式近似における多項式の高次係数に対応する高次補正データに基づいて高次電流を出力する。一例としては、高次補正回路４４は、３次関数を近似する３次電流を出力する。この場合には高次補正回路４４は、温度検出電圧ＶＴＳに基づいて差動動作を行う第１差動回路と、第１差動回路の出力電圧と温度検出電圧ＶＴＳに基づいて差動動作を行うことで３次電流を出力する第２差動回路を含む。なお図６では、温度センサー４８が、多項式の０次係数に対応する０次補正データに基づいて、温度検出電圧ＶＴＳのオフセット補正を行っている。即ち温度センサー４８は、０次補正データが示すオフセットの分だけ、温度検出電圧ＶＴＳのオフセットを調整する。温度検出電圧ＶＴＳのオフセット補正は、発振周波数の温度補償において０次補正に対応する。また高次補正回路４４は、４次以上の補正を行う補正回路を更に含んでもよい。例えば高次補正回路４４は、４次関数を近似する４次電流を出力する４次補正回路と、５次関数を近似する５次電流を出力する５次補正回路などを更に含んでもよい。

電流電圧変換回路４６は、１次電流と高次電流を加算すると共に、その加算電流を電流電圧変換することで温度補償電圧ＶＣＰを出力する。これにより、多項式関数を近似する温度補償電圧ＶＣＰが生成される。

そしてバイアス電圧出力回路５０からの温度補償用の基準電圧ＶＲＣは、図６に示すように電流電圧変換回路４６に供給されると共に、電流生成回路４２の１次補正回路４３や高次補正回路４４にも供給される。例えば基準電圧ＶＲＣは、温度特性の変曲点に対応する電圧として１次補正回路４３や高次補正回路４４に供給される。例えばティピカル温度などに対応する変曲点において、１次補正回路４３、高次補正回路４４から流れる電流がゼロになるように設定されている。１次補正回路４３は、例えば変曲点を原点とする１次関数の電流を生成する。高次補正回路４４は、例えば変曲点を原点とする高次関数の電流を生成する。そして基準電圧ＶＲＣによりこの変曲点が設定される。

３．バイナリーサーチ
本実施形態ではロジック回路６０は、例えばバイナリーサーチによって、調整値ＡＪを変化させて調整値ＡＪの設定値を決定する。そしてロジック回路６０はテストモードにおいて決定した設定値を、不揮発性メモリー７２等の記憶回路７０に書き込む。このようにすることで、出力クロック信号ＣＫＱを適切なデューティー比に設定する調整値ＡＪの設定値を、バイナリーサーチにより効率良く探索して、探索した設定値を記憶回路７０に記憶させることが可能になる。

図７は、バイナリーサーチによる設定値の決定処理の説明図である。本実施形態ではバイナリーサーチの探索アルゴリズムにより、デューティー比が５０％になるバイアス電圧ＶＢＳを設定する調整値ＡＪを探索する。まず図７のＢ１に示すように、ロジック回路６０は、調整値ＡＪとして中間値をバイアス電圧出力回路５０に入力する。これにより、図７に示すようにコンパレーター６２の出力がＨレベルになると、デューティー比は５０％よりも大きいということになるため、２回目はＢ２に示すように、デューティー比が小さくなる設定側の中間値を入力する。これにより図７に示すようにコンパレーター６２の出力がＬレベルになると、デューティー比は５０％よりも小さいということになるため、３回目はＢ３に示すように、デューティー比が大きくなる設定側の中間値を入力する。このようにして図７では、Ｂ４、Ｂ５、Ｂ６に示すように更に３回の探索を繰り返し、６回の繰り返しにより、デューティー比を５０％に設定する調整値ＡＪの探索に成功している。図７ではＢ６に示すように調整値がＡＪ＝４５の場合にデューティー比が５０％になることが探索されたため、ＡＪ＝４５の設定値が、不揮発性メモリー７２等の記憶回路７０に書き込まれることになる。

図８はバイナリーサーチによる設定値の決定処理のフロー図である。まずロジック回路６０は、バイアス電圧出力回路５０に入力する調整値ＡＪをサーチ範囲の中央値に設定する（ステップＳ１１）。そしてロジック回路６０は、コンパレーター６２の出力がＨレベルなのか、Ｌレベルなのかを判断する（ステップＳ１２）。そしてコンパレーター６２の出力がＨレベルである場合には、ロジック回路６０は、サーチ範囲が分割可能か否かを判断し（ステップＳ１３）、分割可能であればサーチ範囲をＭＳＢ側の半分に絞って（ステップＳ１４）、ステップＳ１１に戻る。一方、コンパレーター６２の出力がＬレベルである場合には、ロジック回路６０は、サーチ範囲が分割可能か否かを判断し（ステップＳ１５）、分割可能であればサーチ範囲をＬＳＢ側の半分に絞って（ステップＳ１６）、ステップＳ１１に戻る。ロジック回路６０は、以上の処理をサーチ範囲が分割可能ではなくなるまで繰り返すことで、調整値ＡＪの設定値を決定し、決定された設定値を記憶回路７０に記憶させる。以上のように本実施形態では、バイナリーサーチによって、調整値を変化させて調整値ＡＪの設定値を決定しているため、出力クロック信号ＣＫＱを適切なデューティー比に設定する調整値ＡＪの設定値を、バイナリーサーチにより効率良く探索することが可能になる。

４．製造方法
次に本実施形態の発振器４の製造方法について説明する。図９は本実施形態の発振器４の製造方法を説明するフロー図である。なお図９のフロー図の前提として、半導体ウェハーに回路素子を形成してダイシングにより回路装置２０のＩＣチップを製造する工程と、回路装置２０のＩＣチップと振動子１０をパッケージに実装して発振器４を製造する工程とが行われているものとする。

まず図９のステップＳ２１に示すように、回路装置２０をテストモードに設定する工程が行われる。テストモードの設定は、例えばテスターによりロジック回路６０のモード設定レジスターにテストモードの設定を書き込むことなどにより実現される。次にステップＳ２２に示すように、テストモードにおいて調整値ＡＪを変化させる工程が行われる。そしてステップＳ２３に示すように、調整値ＡＪを変化させたときのコンパレーター６２の出力に基づいて、出力クロック信号ＣＫＱのデューティー比を５０％等の所定のデューティー比に設定する調整値ＡＪを探索する工程が行われる。例えば図７、図８に示すようなバイナリーサーチにより、デューティー比を所定のデューティー比に設定する調整値ＡＪの探索が行われる。具体的にはロジック回路６０が、調整値ＡＪを変化させながら、バイナリーサーチ等の探索アルゴリズムを実行することで、所定のデューティー比に設定する調整値ＡＪを探索する。

次にステップＳ２４に示すように、出力クロック信号ＣＫＱを所定のデューティー比に設定する調整値ＡＪが探索されたかが判断され、探索されなかった場合にはステップＳ２２に戻る。一方、調整値ＡＪが探索された場合には、ステップＳ２５に示すように、探索された調整値ＡＪを設定値として決定する工程が行われる。そしてステップＳ２６に示すように、決定された設定値を記憶回路７０に書き込む工程が行われる。具体的にはロジック回路６０が、決定された設定値を不揮発性メモリー７２等の記憶回路７０に書き込む処理を行う。

以上のように本実施形態の製造方法は、回路装置２０をテストモードに設定する工程（Ｓ２１）と、テストモードにおいて調整値ＡＪを変化させる工程（Ｓ２２）を含む。また本実施形態の製造方法は、調整値ＡＪを変化させたときのコンパレーター６２の出力に基づいて、出力クロック信号ＣＫＱのデューティー比を所定のデューティー比に設定する調整値ＡＪを探索する工程（Ｓ２３、Ｓ２４）を含む。また本実施形態の製造方法は、探索された調整値ＡＪを、調整値ＡＪの設定値として決定する工程（Ｓ２５）と、決定された設定値を記憶回路７０に記憶させる工程（Ｓ２６）を含む。このような発振器４の製造方法によれば、所定のデューティー比に適切に設定された出力クロック信号ＣＫＱを出力できると共に、出力クロック信号ＣＫＱのノイズ特性の悪化も効果的に防止できる発振器４を製造することが可能になる。

５．発振器
図１０に本実施形態の発振器４の第１構造例を示す。発振器４は、振動子１０と、回路装置２０と、振動子１０及び回路装置２０を収容するパッケージ１５を有する。パッケージ１５は、例えばセラミック等により形成され、その内側に収容空間を有しており、この収容空間に振動子１０及び回路装置２０が収容されている。収容空間は気密封止されており、望ましくは真空に近い状態である減圧状態になっている。パッケージ１５により、振動子１０及び回路装置２０を衝撃、埃、熱、湿気等から好適に保護することができる。

パッケージ１５はベース１６とリッド１７を有する。具体的にはパッケージ１５は、振動子１０及び回路装置２０を支持するベース１６と、ベース１６との間に収容空間を形成するようにベース１６の上面に接合されたリッド１７とにより構成されている。そして振動子１０は、ベース１６の内側に設けられた段差部に端子電極を介して支持されている。また回路装置２０は、ベース１６の内側底面に配置されている。具体的には回路装置２０は、能動面がベース１６の内側底面に向くように配置されている。能動面は回路装置２０の回路素子が形成される面である。また回路装置２０の端子にバンプＢＭＰが形成されている。そして回路装置２０は、導電性のバンプＢＭＰを介してベース１６の内側底面に支持される。導電性のバンプＢＭＰは例えば金属バンプであり、このバンプＢＭＰやパッケージ１５の内部配線や端子電極などを介して、振動子１０と回路装置２０が電気的に接続される。また回路装置２０は、バンプＢＭＰやパッケージ１５の内部配線を介して、発振器４の外部端子１８、１９に電気的に接続される。外部端子１８、１９は、パッケージ１５の外側底面に形成されている。外部端子１８、１９は、外部配線を介して外部デバイスに接続される。外部配線は、例えば外部デバイスが実装される回路基板に形成される配線などである。これにより外部デバイスに対してクロック信号などを出力できるようになる。

なお図１０では、回路装置２０の能動面が下方に向くように回路装置２０がフリップ実装されているが、本実施形態はこのような実装には限定されない。例えば回路装置２０の能動面が上方に向くように回路装置２０を実装してもよい。即ち能動面が振動子１０に対向するように回路装置２０を実装する。

図１１に発振器４の第２構造例を示す。発振器４は、振動子１０と、回路装置２０と、振動子１０及び回路装置２０を収容するパッケージ１５を有し、パッケージ１５は、ベース１６とリッド１７を有する。ベース１６は、中間基板である第１基板６と、第１基板６の上面側に積層された略矩形フレーム形状の第２基板７と、第１基板６の底面側に積層された略矩形フレーム形状の第３基板８を有する。そして、第２基板７の上面にはリッド１７が接合され、第１基板６と第２基板７とリッド１７とにより形成された収容空間Ｓ１に、振動子１０が収容されている。例えば収容空間Ｓ１に振動子１０が気密封止されており、望ましくは真空に近い状態である減圧状態になっている。これにより、振動子１０を衝撃、埃、熱、湿気等から好適に保護することができる。また第１基板と第３基板８とにより形成された収容空間Ｓ２に、半導体チップである回路装置２０が収容されている。また第３基板８の底面には、発振器４の外部接続用の電極端子である外部端子１８、１９が形成されている。

また収容空間Ｓ１においては、振動子１０が、導電性の接続部ＣＤＣ１、ＣＤＣ２により、第１基板６の上面に形成された不図示の第１電極端子、第２電極端子に接続される。導電性の接続部ＣＤＣ１、ＣＤＣ２は、例えば金属バンプ等の導電性のバンプにより実現してもよいし、導電性の接着剤により実現してもよい。具体的には、例えば音叉型の振動子１０の一端に形成された不図示の第１電極パッドが、導電性の接続部ＣＤＣ１を介して、第１基板６の上面に形成された第１電極端子に接続される。そして第１電極端子は回路装置２０のパッドＰＸ１に電気的に接続される。また音叉型の振動子１０の他端に形成された不図示の第２電極パッドが、導電性の接続部ＣＤＣ２を介して、第１基板６の上面に形成された第２電極端子に接続される。そして第２電極端子は回路装置２０のパッドＰＸ２に電気的に接続される。これにより振動子１０の一端及び他端を、導電性の接続部ＣＤＣ１、ＣＤＣ２を介して、回路装置２０のパッドＰＸ１、ＰＸ２に電気的に接続できるようになる。また半導体チップである回路装置２０の複数のパッドには導電性のバンプＢＭＰが形成され、これらの導電性のバンプＢＭＰが、第１基板６の底面に形成された複数の電極端子に接続される。そして回路装置２０のパッドに接続された電極端子は、内部配線等を介して発振器４の外部端子１８、１９に電気的に接続される。

なお発振器４は、ウェハーレベルパッケージ（ＷＬＰ）の発振器であってもよい。この場合には発振器４は、半導体基板と、半導体基板の第１面と第２面との間を貫通する貫通電極とを有するベースと、半導体基板の第１面に対して、金属バンプ等の導電性の接合部材を介して固定される振動子１０と、半導体基板の第２面側に再配置配線層等の絶縁層を介して設けられる外部端子を含む。そして半導体基板の第１面又は第２面に、回路装置２０となる集積回路が形成される。この場合には、振動子１０及び集積回路が配置された複数のベースが形成された第１半導体ウェハーと、複数のリッドが形成された第２半導体ウェハーとを貼りつけることで、複数のベースと複数のリッドを接合し、その後にダイシングソー等によって発振器４の個片化を行う。このようにすれば、ウェハーレベルパッケージの発振器４の実現が可能になり、高スループット、且つ、低コストでの発振器４の製造が可能になる。

以上に説明したように本実施形態の回路装置は、発振信号を波形整形する波形整形回路を有し、波形整形回路による波形整形後のクロック信号に基づく出力クロック信号を出力する出力回路を含む。また回路装置は、波形整形回路に入力される発振信号のバイアス電圧を出力するバイアス電圧出力回路と、波形整形後のクロック信号を平滑化した直流電圧と、基準電圧とを比較するコンパレーターと、バイアス電圧出力回路のバイアス電圧の調整値を設定するロジック回路と、記憶回路を含む。そしてロジック回路は、テストモードにおいて、調整値を変化させ、調整値を変化させたときのコンパレーターの出力に基づいて調整値の設定値を決定し、決定された設定値を記憶回路に記憶させる。

本実施形態によれば、発振信号が波形整形され、波形整形後のクロック信号に基づく出力クロック信号が出力されると共に、発振信号のバイアス電圧が出力される。また波形整形後のクロック信号を平滑化した直流電圧と、基準電圧とが比較されて、バイアス電圧の調整値が設定される。そしてテストモードにおいて、調整値を変化させて、調整値を変化させたときのコンパレーターの出力に基づいて調整値の設定値が決定され、決定された設定値が記憶回路に記憶される。このようにして調整値の設定値を決定することで、出力クロック信号のデューティー比を適切なデューティー比に設定できるようになる。また調整値の設定値を記憶回路に記憶しておくことで、出力クロック信号におけるノイズ特性の悪化も防止できるようになる。従って、適正なデューティー比に設定されると共にノイズ悪化が低減された出力クロック信号を出力できる回路装置等の提供が可能になる。

また本実施形態では、バイアス電圧出力回路は、通常モードにおいて、記憶回路に記憶される設定値による調整値に基づいてバイアス電圧を出力してもよい。

このようにすれば、通常モードにおいてバイアス電圧出力回路は、テストモードにおいて出力クロック信号を適切なデューティー比に設定する設定値による調整値に基づいて、バイアス電圧を出力できるようになる。

また本実施形態では、バイアス電圧出力回路は、高電位側電源ノードと低電位側電源ノードとの間に設けられるラダー抵抗回路と、ラダー抵抗回路の複数の電圧分割タップのうちのいずれかの電圧分割タップを調整値に基づき選択するセレクターと、を含んでもよい。

このようにすれば、簡素な構成のバイアス電圧出力回路により、ロジック回路からの調整値に応じたバイアス電圧を出力して、適切なデューティー比の出力クロック信号を出力できるようになる。

また本実施形態では、バイアス電圧出力回路は、高電位側電源ノードと、ラダー抵抗回路の一端との間に設けられ、ゲートにバイアス電圧が入力されるＰ型のトランジスターと、ラダー抵抗回路の他端と低電位側電源ノードとの間に設けられ、ゲートにバイアス電圧が入力されるＮ型のトランジスターと、を含んでもよい。

このようにすれば、半導体の製造プロセスにおけるコーナーバラツキの影響を小さくできるようになり、ラダー抵抗回路での調整幅を狭くすることなどが可能になる。

また本実施形態では、ロジック回路は、バイナリーサーチによって、調整値を変化させて設定値を決定してもよい。

このようにすれば、出力クロック信号を適切なデューティー比に設定する調整値の設定値を、バイナリーサーチにより効率良く探索して、探索した設定値を記憶回路に記憶させることが可能になる。

また本実施形態では、記憶回路は不揮発性メモリーであってもよい。

このようにすれば、出力クロック信号を適切なデューティー比に設定する調整値の設定値が、電源を供給しなくても情報の記憶を保持できる不揮発性メモリーに記憶されるようになる。

また本実施形態では、発振信号の発振周波数の温度補償を行う温度補償回路を含み、バイアス電圧出力回路は、発振信号のバイアス電圧を出力すると共に、温度補償用の基準電圧を温度補償回路に出力してもよい。

このようにすれば、バイアス電圧出力回路の回路を有効活用して、バイアス電圧のみならず、温度補償用の基準電圧も生成して、出力できるようになるため、回路の共用化を図ることができ、回路装置の小規模化を実現できるようになる。

また本実施形態の発振器は、振動子と、振動子を発振させて発振信号を生成する回路装置と、を含む。また回路装置は、発振信号を波形整形する波形整形回路を有し、波形整形回路による波形整形後のクロック信号に基づく出力クロック信号を出力する出力回路と、波形整形回路に入力される発振信号のバイアス電圧を出力するバイアス電圧出力回路と、波形整形後のクロック信号を平滑化した直流電圧と、基準電圧とを比較するコンパレーターと、バイアス電圧出力回路のバイアス電圧の調整値を設定するロジック回路と、記憶回路と、を含む。そしてロジック回路は、テストモードにおいて、調整値を変化させ、調整値を変化させたときのコンパレーターの出力に基づいて調整値の設定値を決定し、決定された設定値を記憶回路に記憶させる。

このようにすれば、適正なデューティー比に設定されると共にノイズ悪化が低減された出力クロック信号を出力できる発振器の提供が可能になる。

また本実施形態の製造方法は、振動子と、振動子を発振させて発振信号を生成する回路装置とを含む発振器の製造方法である。回路装置は、発振信号を波形整形する波形整形回路を有し、波形整形回路による波形整形後のクロック信号に基づく出力クロック信号を出力する出力回路と、波形整形回路に入力される発振信号のバイアス電圧を出力するバイアス電圧出力回路と、波形整形後のクロック信号を平滑化した直流電圧と、基準電圧とを比較するコンパレーターと、記憶回路と、を含む。そして本実施形態の製造方法は、回路装置をテストモードに設定する工程と、テストモードにおいて、調整値を変化させる工程と、調整値を変化させたときのコンパレーターの出力に基づいて、出力クロック信号のデューティー比を所定のデューティー比に設定する調整値を探索する工程と、を含む。また本実施形態の製造方法は、探索された調整値を、調整値の設定値として決定する工程と、決定された設定値を記憶回路に記憶させる工程と、を含む。

このようにすれば、適切な所定のデューティー比に設定された出力クロック信号を出力できると共に、出力クロック信号のノイズ特性の悪化も効果的に防止できる発振器を製造することが可能になる。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また回路装置、発振器の構成・動作等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

４…発振器、６…第１基板、７…第２基板、８…第３基板、１０…振動子、１５…パッケージ、１６…ベース、１７…リッド、１８…外部端子、１９…外部端子、２０…回路装置、３０…発振回路、４０…温度補償回路、４２…電流生成回路、４３…１次補正回路、４４…高次補正回路、４６…電流電圧変換回路、４８…温度センサー、５０…バイアス電圧出力回路、５２…ラダー抵抗回路、５４…セレクター、６０…ロジック回路、６２…コンパレーター、７０…記憶回路、７２…不揮発性メモリー、８０…出力回路、８２…波形整形回路、８４…出力バッファー回路、９０…電源回路、ＡＪ…調整値、ＡＪ２…第２調整値、ＢＦ１、ＢＦ２、ＢＦ３…バッファー回路、ＢＭＰ…バンプ、Ｃ…キャパシター、ＣＫ…クロック信号、ＣＫＱ…出力クロック信号、ＩＶ１、ＩＶ２…インバーター回路、ＮＩ…入力ノード、ＯＳＣ…発振信号、ＰＣＫ、ＰＧＮＤ、ＰＶＤＤ、ＰＸ１、ＰＸ２…パッド、Ｒ、Ｒ１、Ｒ２、ＲＢ…抵抗、Ｓ１、Ｓ２…収容空間、ＴＣＫ、ＴＧＮＤ、ＴＶＤＤ…端子、ＴＰ１～ＴＰｎ…電圧分割タップ、ＶＢＳ…バイアス電圧、ＶＣＰ…温度補償電圧、ＶＤＣ…直流電圧、ＶＤＤ…電源電圧、ＶＲＦ、ＶＲＣ、ＶＲＥＧ…基準電圧、ＶＴＳ…温度検出電圧

Claims (8)

1. 発振信号を波形整形する波形整形回路を有し、前記波形整形回路による波形整形後のクロック信号に基づく出力クロック信号を出力する出力回路と、
   前記波形整形回路に入力される前記発振信号のバイアス電圧を出力するバイアス電圧出力回路と、
   前記波形整形後の前記クロック信号を平滑化した直流電圧と、基準電圧とを比較するコンパレーターと、
   前記バイアス電圧出力回路のバイアス電圧の調整値を設定するロジック回路と、
   記憶回路と、
   を含み、
   前記ロジック回路は、
   テストモードにおいて、前記調整値を変化させ、前記調整値を変化させたときの前記コンパレーターの出力に基づいて前記調整値の設定値を決定し、決定された前記設定値を前記記憶回路に記憶させ、
   前記バイアス電圧出力回路は、
   高電位側電源ノードと低電位側電源ノードとの間に設けられるラダー抵抗回路と、
   前記ラダー抵抗回路の複数の電圧分割タップのうちのいずれかの電圧分割タップを前記調整値に基づき選択するセレクターと、
   を含むことを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記バイアス電圧出力回路は、
   通常モードにおいて、前記記憶回路に記憶される前記設定値による前記調整値に基づいて前記バイアス電圧を出力することを特徴とする回路装置。
3. 請求項１又は２に記載の回路装置において、
   前記バイアス電圧出力回路は、
   前記高電位側電源ノードと、前記ラダー抵抗回路の一端との間に設けられ、ゲートにバイアス電圧が入力されるＰ型のトランジスターと、
   前記ラダー抵抗回路の他端と前記低電位側電源ノードとの間に設けられ、ゲートにバイアス電圧が入力されるＮ型のトランジスターと、
   を含むことを特徴とする回路装置。
4. 請求項１乃至３のいずれか一項に記載の回路装置において、
   前記ロジック回路は、
   バイナリーサーチによって、前記調整値を変化させて前記設定値を決定することを特徴とする回路装置。
5. 請求項１乃至４のいずれか一項に記載の回路装置において、
   前記記憶回路は不揮発性メモリーであることを特徴とする回路装置。
6. 請求項１乃至５のいずれか一項に記載の回路装置において、
   前記発振信号の発振周波数の温度補償を行う温度補償回路を含み、
   前記バイアス電圧出力回路は、
   前記発振信号の前記バイアス電圧を出力すると共に、温度補償用の基準電圧を前記温度補償回路に出力することを特徴とする回路装置。
7. 振動子と、
   前記振動子を発振させて発振信号を生成する回路装置と、
   を含み、
   前記回路装置は、
   前記発振信号を波形整形する波形整形回路を有し、前記波形整形回路による波形整形後のクロック信号に基づく出力クロック信号を出力する出力回路と、
   前記波形整形回路に入力される前記発振信号のバイアス電圧を出力するバイアス電圧出力回路と、
   前記波形整形後の前記クロック信号を平滑化した直流電圧と、基準電圧とを比較するコンパレーターと、
   前記バイアス電圧出力回路のバイアス電圧の調整値を設定するロジック回路と、
   記憶回路と、
   を含み、
   前記ロジック回路は、
   テストモードにおいて、前記調整値を変化させ、前記調整値を変化させたときの前記コンパレーターの出力に基づいて前記調整値の設定値を決定し、決定された前記設定値を前記記憶回路に記憶させ、
   前記バイアス電圧出力回路は、
   高電位側電源ノードと低電位側電源ノードとの間に設けられるラダー抵抗回路と、
   前記ラダー抵抗回路の複数の電圧分割タップのうちのいずれかの電圧分割タップを前記調整値に基づき選択するセレクターと、
   を含むことを特徴とする発振器。
8. 振動子と、前記振動子を発振させて発振信号を生成する回路装置とを含む発振器の製造方法であって、
   前記回路装置は、
   前記発振信号を波形整形する波形整形回路を有し、前記波形整形回路による波形整形後のクロック信号に基づく出力クロック信号を出力する出力回路と、
   前記波形整形回路に入力される前記発振信号のバイアス電圧を出力するバイアス電圧出力回路と、
   前記波形整形後の前記クロック信号を平滑化した直流電圧と、基準電圧とを比較するコンパレーターと、
   記憶回路と、
   を含み、
   前記バイアス電圧出力回路は、
   高電位側電源ノードと低電位側電源ノードとの間に設けられるラダー抵抗回路と、
   前記ラダー抵抗回路の複数の電圧分割タップのうちのいずれかの電圧分割タップを調整値に基づき選択するセレクターと、
   を含み、
   前記回路装置をテストモードに設定する工程と、
   前記テストモードにおいて、前記調整値を変化させる工程と、
   前記調整値を変化させたときの前記コンパレーターの出力に基づいて、前記出力クロック信号のデューティー比を所定のデューティー比に設定する前記調整値を探索する工程と、
   探索された前記調整値を、前記調整値の設定値として決定する工程と、
   決定された前記設定値を前記記憶回路に記憶させる工程と、
   を含むことを特徴とする製造方法。