JP7806798B2 - 撮像素子および撮像装置 - Google Patents

Description

参照による取り込み

本出願は、令和３年（２０２１年）８月２５日に出願された日本出願である特願２０２１－１３７５８６の優先権を主張し、その内容を参照することにより、本出願に取り込む。

本発明は、撮像素子および撮像装置に関する。

複数の画素が配置された画素アレイ部を備える撮像センサが知られている（例えば、特許文献１）。従来より、ローリングシャッタ方式を用いて撮像信号を読み出すと、撮影した画像において被写体に歪みが生じるという問題があった。

特開２０１４－７２７７９号公報

第１開示技術の撮像素子は、光を電荷に変換する第１光電変換部と、光を電荷に変換する光電変換部であって行方向において前記第１光電変換部と並んで配置される第２光電変換部と、前記第１光電変換部で変換された電荷を転送する第１転送部と、前記第２光電変換部で変換された電荷を転送する第２転送部と、前記第１転送部により前記第１光電変換部から転送された電荷を保持する第１保持部と、前記第２転送部により前記第２光電変換部から転送された電荷を保持する第２保持部と、前記第１保持部で保持された電荷が転送される第１蓄積部と、前記第２保持部で保持された電荷が転送される第２蓄積部と、前記第１保持部から前記第１蓄積部に転送された電荷に基づく第１信号を第１信号線に出力する出力部であって前記第１信号線と電気的に接続される第１選択部を有する第１出力部と、前記第２保持部から前記第２蓄積部に転送された電荷に基づく第２信号を第２信号線に出力する出力部であって前記第２信号線と電気的に接続される第２選択部を有する第２出力部とを含む画素部を有する第１半導体基板と、前記第１半導体基板と積層された半導体基板であって、前記第１転送部を制御するための第１転送制御信号を出力する第１制御ブロックと、前記第２転送部を制御するための第２転送制御信号を出力する第２制御ブロックとを含む第１回路部と、前記第１回路部の外側に配置され、前記第１選択部と前記第２選択部とを制御するための選択制御信号を出力する第２回路部とを有する第２半導体基板と、を備え、前記第１転送部は、前記第１転送制御信号が出力される第１転送制御線と電気的に接続され、前記第２転送部は、前記第２転送制御信号が出力される第２転送制御線と電気的に接続され、前記第１選択部と前記第２選択部とは、前記選択制御信号が出力される選択制御線と電気的に接続される。

第２開示技術の撮像装置は、第１開示技術の撮像素子を備える。

図１は、撮像素子の一例を示す分解斜視図である。 図２は、画素部の具体的な構成の一例を示す説明図である。 図３は、画素の回路構成の一例を示す回路図である。 図４は、制御回路部の具体的な構成の一例を示す説明図である。 図５は、制御ブロックの内部構成の一例を示す説明図である。 図６は、撮像素子における第１半導体基板と第２半導体基板との信号の伝送例を示す説明図である。 図７は、本実施形態に係る撮像素子のＸ－Ｚ方向断面の一例を示す説明図である。 図８は、撮像素子の撮像動作例１を示すタイミングチャートである。 図９は、撮像素子の撮像動作例２を示すタイミングチャートである。 図１０は、比較例に係る撮像素子の撮像動作を示すタイミングチャートである。 図１１は、撮像素子が撮像する被写体の一例を示す説明図である。 図１２は、図１１に示した領域１～５ごとの露光時間を示すタイミングチャートである。 図１３は、複数の制御ブロックのレイアウト例を示す平面図である。 図１４は、画素の回路構成の他の例を示す回路図である。 図１５は、撮像素子の撮像動作例３を示すタイミングチャートである。 図１６は、撮像素子の他の例を示す分解斜視図である。 図１７は、制御回路部の具体的な構成の他の例を示す説明図である。 図１８は、撮像素子における第１半導体基板および第２半導体基板の接続関係を示す説明図である。 図１９は、撮像素子における第１半導体基板と第２半導体基板との信号の伝送例を示す説明図である。 図２０は、ＡＤＣ部と画素ブロックとの接続関係を示す説明図である。 図２１は、撮像素子の画素ブロック内での撮像動作を示すタイミングチャートである。 図２２は、画素ブロック毎の露光タイミングの一例を示す説明図である。 図２３は、自律露光制御方式１の構成例を示すブロック図である。 図２４は、自律露光制御方式２の構成例を示すブロック図である。 図２５は、自律露光制御方式３の構成例を示すブロック図である。 図２６は、ローカル制御とグローバル制御とを示す説明図である。 図２７は、６Ｔｒ構成の画素を含む撮像素子による自律露光制御方式による制御方法例を示す説明図である。 図２８は、制御方法１－１のパルスチャートである。 図２９は、制御方法１－２のパルスチャートである。 図３０は、５Ｔｒ構成の画素を含む撮像素子による自律露光制御方式による制御方法例を示す説明図である。 図３１は、制御方法２－１のパルスチャートである。 図３２は、制御方法２－２のパルスチャートである。 図３３は、６Ｔｒ構成の画素を含む撮像素子による自律露光制御方式による制御方法例を示す説明図である。 図３４は、制御方法３－１のパルスチャートである。 図３５は、制御方法３－２のパルスチャートである。 図３６は、５Ｔｒ構成の画素を含む撮像素子による自律露光制御方式による制御方法例を示す説明図である。 図３７は、制御方法４－１のパルスチャートである。 図３８は、制御方法４－２のパルスチャートである。 図３９は、フレームまたぎ露光を示す説明図である。 図４０は、フリッカ軽減制御例を示す説明図である。 図４１は、画素グループ単位露光制御例１を示す説明図である。 図４２は、画素グループ単位露光制御における配線例を示す説明図である。 図４３は、画素グループ単位露光制御例２を示す説明図である。 図４４は、画素グループ単位露光制御例３を示す説明図である。 図４５は、画素グループ単位露光制御例３を示す説明図である。 図４６は、メモリ追加による自律露光制御２の回路構成例１を示す回路図である。 図４７は、図４６に示した回路構成例１における画素ブロック単位での自律露光制御の動作例を示す説明図である。 図４８は、図４６に示した回路構成例１における画素ブロック単位での自律露光制御の動作例を示すパルスチャートである。 図４９は、メモリ追加による自律露光制御２の回路構成例２を示す回路図である。 図５０は、図４９に示した回路構成例２における画素ブロック単位での自律露光制御の動作例を示すパルスチャートである。 図５１は、実施例に係る撮像装置の構成例を示すブロック図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

本明細書において、Ｘ軸とＹ軸とは互いに直交し、Ｚ軸はＸＹ平面に直交する。ＸＹＺ軸は右手系を構成する。Ｚ軸と平行な方向を撮像素子１００の積層方向と称する場合がある。本明細書において、「上」および「下」の用語は、重力方向における上下方向に限定されない。これらの用語は、Ｚ軸方向における相対的な方向を指すに過ぎない。なお、本明細書では、Ｘ軸方向の配列を「行」とし、Ｙ軸方向の配列を「列」として説明するが、行列方向はこれに限定されない。

＜撮像素子の構成＞
まず、図１～図２２を用いて、撮像素子の構成について説明する。撮像素子の構造は、裏面照射型であっても、表面照射型であってもよい。

図１は、撮像素子１００Ａの一例を示す分解斜視図である。撮像素子１００Ａは、被写体を撮像する。撮像素子１００Ａは、撮像された被写体の画像データを生成する。撮像素子１００Ａは、第１半導体基板１１０、第２半導体基板１２０および第３半導体基板１３０を備える。図１に示すように、第１半導体基板１１０は、第２半導体基板１２０に積層されており、第２半導体基板１２０は、第３半導体基板１３０に積層されている。

第１半導体基板１１０は、画素部１０１を有する。画素部１０１は、入射された光に基づく画素信号を出力する。

第２半導体基板１２０は、制御回路部１０２および周辺回路部１２１を有する。

制御回路部１０２は、第１半導体基板１１０から出力された画素信号を入力する。制御回路部１０２は、入力された画素信号を処理する。制御回路部１０２は、第２半導体基板１２０において、画素部１０１と対向する位置に配置されている。たとえば、制御回路部１０２は、第１半導体基板１１０と第２半導体基板１２０とが積層される方向において画素部１０１と重なるように配置されている。制御回路部１０２は、画素部１０１の駆動を制御するための制御信号を画素部１０１に出力してもよい。

周辺回路部１２１は、制御回路部１０２の駆動を制御する。周辺回路部１２１は、第２半導体基板１２０において、制御回路部１０２の周辺に配置される。具体的には、周辺回路部１２１は、第２半導体基板１２０において、制御回路部１０２が配置される領域の外側に配置された領域に配置されている。また、周辺回路部１２１は、第１半導体基板１１０と電気的に接続され、画素部１０１の駆動を制御してもよい。周辺回路部１２１は、第２半導体基板１２０の２辺に沿って配置されているが、周辺回路部１２１の配置方法は本例に限られない。

第３半導体基板１３０は、データ処理部１０３を有する。データ処理部１０３は、第２半導体基板１２０から出力されるデジタルデータを用いて、加算処理や間引き処理、その他画像処理を行う。

図２は、画素部１０１の具体的な構成の一例を示す説明図である。画素部１０１は、複数の画素ブロック２００を有する。複数の画素ブロック２００は、画素部１０１において行方向および列方向に並んで配置される。具体的には、複数の画素ブロック２００は、画素部１０１において行方向および列方向に並ぶＭ×Ｎ個（Ｍ，Ｎは、自然数）の画素ブロック２００を有する。ＭがＮと等しい場合を図示しているが、ＭとＮは異なっていてもよい。

画素ブロック２００は、複数の画素２０１を有する。複数の画素２０１は、画素ブロック２００において行方向および列方向に並んで配置される。画素ブロック２００は、行方向および列方向に並ぶｍ×ｎ個（ｍ，ｎは、自然数）の画素２０１を有する。たとえば、画素ブロック２００は、行方向および列方向に並ぶ１６×１６個の画素２０１を有する。画素ブロック２００に対応する画素２０１の個数はこれに限定されない。ｍがｎと等しい場合を図示しているが、ｍはｎと異なっていてもよい。

画素ブロック２００は、行方向において共通の制御線（たとえば、後述する転送制御線３１１、排出制御線３１２）に接続された複数の画素２０１を有する。たとえば、画素ブロック２００のそれぞれの画素２０１は、同一の露光時間に設定されるように上記共通の制御線に接続されている。具体的には、たとえば、行方向に並ぶｎ個の画素２０１毎に上記共通の制御線によって接続される。

一方、異なる画素ブロック２００間において、一方の画素ブロック２００は、他方の画素ブロック２００とは異なる露光時間に設定されてよい。たとえば、一方の画素ブロック２００と他方の画素ブロック２００が行方向に並んで配置されている場合、一方の画素ブロック２００が有する複数の画素２０１と他方の画素ブロック２００が有する複数の画素２０１は異なる制御線により接続される。一方の画素ブロック２００が有するｍ行目の複数の画素２０１は、他方の画素ブロック２００のｍ行目の複数の画素２０１が接続される共通の制御線とは異なる制御線で共通に接続される。また、一方の画素ブロック２００と他方の画素ブロック２００が列方向に並んで配置されている場合、一方の画素ブロック２００が有する複数の画素２０１と他方の画素ブロック２００が有する複数の画素２０１は異なる制御線により接続される。一方の画素ブロック２００が有するｍ行目の複数の画素２０１は、他方の画素ブロック２００のｍ行目の複数の画素２０１が接続される共通の制御線とは異なる制御線で共通に接続される。

また、たとえば、一方の画素ブロック２００と他方の画素ブロック２００が行方向に並んで配置されている場合、一方の画素ブロック２００が有する複数の画素２０１と他方の画素ブロック２００が有する複数の画素２０１は異なる信号線２０２により接続される。一方の画素ブロック２００のｎ列目の複数の画素２０１は、他方の画素ブロック２００のｎ列目の複数の画素２０１が接続される共通の信号線２０２とは異なる信号線２０２で共通に接続される。また、一方の画素ブロック２００と他方の画素ブロック２００が列方向に並んで配置されている場合、一方の画素ブロック２００が有する複数の画素２０１と他方の画素ブロック２００が有する複数の画素２０１は異なる信号線２０２により接続される。一方の画素ブロック２００が有するｎ列目の複数の画素２０１は、他方の画素ブロック２００のｎ列目の複数の画素２０１が接続される共通の信号線２０２とは異なる信号線２０２で共通に接続される。

画素ブロック２００は、後述する制御ブロック４００Ａ、４００Ｂ（図４および図１７参照）に対応して配置される。即ち、１つの制御ブロック４００Ａ、４００Ｂに対して、１つの画素ブロック２００が配置されている。

また、１つの制御ブロック４００Ａ、４００Ｂに対して、複数の画素ブロック２００が配置されてもよい。１つの制御ブロック４００Ａ、４００Ｂに対して、複数の画素ブロック２００が配置される場合であっても、それぞれの画素ブロック２００が異なる露光時間に設定されてよい。１つの制御ブロックに対して、列方向に並ぶ２つの画素ブロック２００が配置される場合、制御ブロック４００Ａ、４００Ｂは、２ｍ×ｎ個の画素２０１を制御する。具体的には、たとえば、制御ブロック４００Ａ、４００Ｂは、３２×１６個の画素２０１を制御する。制御ブロック４００Ａ、４００Ｂに対応する画素２０１の個数はこれに限定されない。

図３は、画素２０１の回路構成の一例を示す回路図である。画素２０１は、光電変換部３００と、読出部３１０とを備える。読出部３１０は、転送部３０１と、排出部３０２と、ＦＤ（フローティングディフージョン）３０３と、リセット部３０４と、画素出力部３０５とを有し、光電変換部３００で変換された電荷に基づく画素信号を信号線２０２に読み出す。画素出力部３０５は、増幅部３５１および選択部３５２を有する。転送部３０１、排出部３０２、ＦＤ３０３、リセット部３０４、増幅部３５１および選択部３５２を読出部３１０と称す。読出部３１０は、Ｎチャンネル型ＦＥＴとして説明するが、トランジスタの種類はこれに限られない。

光電変換部３００は、光を電荷に変換する光電変換機能を有する。光電変換部３００は、光電変換された電荷を蓄積する。光電変換部３００は、たとえば、フォトダイオードにより構成される。

転送部３０１は、光電変換部３００の電荷をＦＤ３０３に転送する。転送部３０１は、光電変換部３００とＦＤ３０３との間の電気的な接続を制御する。転送部３０１は、たとえば、トランジスタにより構成される。また、転送部３０１は、少なくともゲート端子を有し、光電変換部３００の一部をソース端子、ＦＤ３０３の一部をドレイン端子とするトランジスタの一部を構成する素子であってもよい。転送部３０１のゲート端子は、転送制御信号φＴＸを入力するための転送制御線３１１に接続される。転送制御線３１１については後述する。

排出部３０２は、光電変換部３００に蓄積された電荷を電源電圧ＶＤＤが供給される電源配線に排出する。排出部３０２は、光電変換部３００と電源配線との間の接続を制御する。排出部３０２は、たとえば、トランジスタにより構成される。また、排出部３０２は、少なくともゲート端子を有し、光電変換部３００の一部をソース端子、電源配線に接続される拡散領域の一部をドレイン端子とするトランジスタの一部を構成する素子であってもよい。排出部３０２のゲート端子は、排出制御信号φＰＤＲＳＴを入力するための排出制御線３１２に接続される。なお、排出部３０２は、光電変換部３００の電荷を電源電圧ＶＤＤが供給される電源配線に排出するとして説明したが、電源電圧ＶＤＤとは異なる電源電圧が供給される電源配線に排出してもよい。

ＦＤ３０３は、転送部３０１により光電変換部３００から転送される。ＦＤ３０３は、光電変換部３００から転送された電荷を蓄積する。

リセット部３０４は、ＦＤ３０３に蓄積された電荷を電源電圧ＶＤＤが供給される電源配線に排出する。リセット部３０４は、ＦＤ３０３の電位を基準電位である電源電圧ＶＤＤにリセットする。リセット部３０４は、ＦＤ３０３と電源配線との間の電気的な接続を制御する。リセット部３０４は、たとえば、トランジスタにより構成される。また、リセット部３０４は、少なくともゲート端子を有し、ＦＤ３０３の一部をソース端子、電源配線に接続される拡散領域の一部をドレイン端子とするトランジスタの一部を構成する素子であってもよい。リセット部３０４のゲート端子は、リセット制御信号φＲＳＴを入力するためのリセット制御線３１３に接続される。リセット制御線３１３については後述する。

画素出力部３０５は、ＦＤ３０３の電位に基づく画素信号を信号線２０２に出力する。画素出力部３０５は、増幅部３５１および選択部３５２を有する。増幅部３５１は、トランジスタにより構成される。増幅部３５１は、ゲート端子がＦＤ３０３に接続され、ドレイン端子が電源電圧ＶＤＤの供給される電源配線に接続され、ソース端子が選択部３５２のドレイン端子に接続される。

選択部３５２は、画素２０１と信号線２０２の間の電気的な接続を制御する。選択部３５２により画素２０１と信号線２０２が電気的に接続されると、画素２０１から信号線２０２に画素信号が出力される。選択部３５２は、トランジスタにより構成される。また、選択部３５２は、少なくともゲート端子を有し、増幅部３５１の一部をソース端子、信号線２０２に接続される拡散領域の一部をドレイン端子とするトランジスタの一部を構成する素子であってもよい。選択部３５２のゲート端子は、選択制御信号φＳＥＬを入力するための複数の画素ブロック２００にわたる選択制御線３１４に接続される。選択部３５２のソース端子は負荷電流源３０６に接続されている。

負荷電流源３０６は、信号線２０２に接続され、画素２０１から画素信号を読み出すための電流を供給する。これにより、増幅部３５１の動作を安定させることができる。また、負荷電流源３０６は、信号線２０２に接続されている。負荷電流源３０６は、第１半導体基板１１０に設けられてもよいし、第２半導体基板１２０に設けられてもよい。

また、ＦＤ３０３、画素出力部３０５を他の画素２０１と共有してもよい。たとえば、行方向または列方向に並んで配置される複数の画素２０１においてＦＤ３０３、画素出力部３０５を共有してもよい。また、画素２０１は複数の光電変換部３００、転送部３０１で構成してもよい。

図４は、制御回路部１０２の具体的な構成の一例を示す説明図である。制御回路部１０２は、複数の制御ブロック４００Ａを有する。複数の制御ブロック４００Ａは、制御回路部１０２において行方向および列方向に並んで配置される。具体的には、制御回路部１０２は、Ｍ×Ｎ個の制御ブロック４００Ａを有する。制御回路部１０２は、１つの制御ブロック４００Ａに対して、１つの画素ブロック２００が配置される場合、画素ブロック２００の直下に制御ブロック４００Ａを有する。１つの画素ブロック２００と１つの制御ブロック４００Ａとは、ほぼ同一形状および同一サイズである。また、制御回路部１０２は、１つの制御ブロック４００Ａに対して、列方向に並ぶ複数の画素ブロック２００が配置される場合、列方向に並んで配置された複数の画素ブロック２００の直下に１つの制御ブロック４００Ａを有する。

制御ブロック４００Ａは、画素ブロック２００に対応して設けられる。制御ブロックと画素ブロックとの対応関係の一例として、たとえば、制御ブロック４００Ａは、第１半導体基板１１０と第２半導体基板１２０とが積層される方向（積層方向）において画素ブロック２００の直下に位置する。また、制御ブロック４００Ａは、信号線２０２、転送制御線３１１および排出制御線３１２により画素ブロック２００と電気的に接続される。具体的には、積層方向において画素ブロック２００の直下に位置する制御ブロック４００Ａは、転送制御線３１１や排出制御線３１２のようなローカル制御線により、積層方向において直上の画素ブロック２００（以下、対応画素ブロック２００）と電気的に接続されている。また、制御ブロック４００Ａは、対応画素ブロック２００の画素２０１から出力された画素信号を信号線２０２を介して入力する。

制御ブロック４００Ａは、対応画素ブロック２００の駆動を制御する。たとえば、制御ブロック４００Ａは、対応画素ブロック２００に含まれる画素２０１の露光時間を制御する。また、制御ブロック４００Ａは、入力された信号を処理する信号処理部４０２を有し、対応画素ブロック２００に含まれる画素２０１から出力された画素信号を処理する。たとえば、制御ブロック４００Ａは、対応画素ブロック２００に含まれる画素２０１から出力されたアナログの画素信号をデジタル信号に変換する。

制御ブロック４００Ａは、画素制御部４０１と信号処理部４０２とを有する。画素制御部４０１は、自律露光処理部４１１と、露光制御部４１２と、画素駆動部４１３と、を有し、画素部１０１の画素２０１を制御する。信号処理部４０２は、信号入力部４２１と、信号変換部４２２と、信号出力部４２３とを有し、画素部１０１からのアナログの画素信号をデジタル信号に変換して画素制御部４０１およびデータ処理部１０３に転送する。

自律露光処理部４１１は、信号処理部４０２によりデジタル信号に変換された画素信号に基づいて、対応画素ブロック２００に含まれる画素２０１の露光時間を算出する回路である。自律露光処理部４１１の詳細については後述する。

露光制御部４１２は、自律露光処理部４１１によって算出された露光時間に基づいて、対応画素ブロック２００に含まれる画素２０１の露光を制御する回路である。具体的には、露光制御部４１２は、対応画素ブロック２００に含まれる画素２０１の露光時間（光電変換部３００の電荷蓄積時間）を制御するための制御信号を生成する。たとえば、露光制御部４１２は、対応画素ブロック２００に含まれる画素２０１の露光の開始タイミングまたは終了タイミングを調整して、画素ブロック２００毎の露光時間を制御する。露光制御部４１２は、制御ブロック４００Ａにおいて行方向に延伸して設けられる。

画素駆動部４１３は、露光制御部４１２によって生成された制御信号を対応画素ブロック２００に含まれる画素２０１に出力する。画素駆動部４１３は、対応する画素ブロック２００に含まれる画素２０１を駆動させる駆動回路である。画素駆動部４１３は、対応する画素ブロック２００に含まれる画素２０１のうちから選択された画素行の画素２０１を駆動する。画素駆動部４１３は、列方向に延伸して設けられる。これにより、画素駆動部４１３は、列方向に配置されたｍ個の画素２０１と対応した位置に配置されている。自律露光処理部４１１、露光制御部４１２および画素駆動部４１３は、制御ブロック４００Ａにおいて、画素駆動部４１３が列方向に延伸して、自律露光処理部４１１および露光制御部４１２が行方向に延伸することにより、Ｌ字型に配置されている。

信号入力部４２１は、対応する画素ブロック２００に含まれる画素２０１から出力された画素信号を入力する。信号入力部４２１は、入力された画素信号を信号変換部４２２に出力する。信号入力部４２１は、対応画素ブロック２００において行方向に配置されたｎ個の画素２０１毎に設けられてもよい。信号入力部４２１は、第１半導体基板１１０から出力された画素信号に対してノイズ除去処理等の信号処理を行う処理回路を有してもよい。また、信号入力部４２１は、対応する画素ブロック２００に含まれる画素２０１に接続される信号線２０２の電圧が所定値以下にならないように調整を行う電圧調整回路を有してもよい。負荷電流源３０６は、第２半導体基板に配置される場合、対応する制御ブロック４００Ａに含まれる信号入力部４２１に配置されていてもよい。

信号変換部４２２は、信号入力部４２１から出力された画素信号をデジタル信号に変換する。信号変換部４２２は、対応画素ブロック２００において列方向に配列されたｍ個の画素２０１からそれぞれ出力された画素信号を順次デジタル信号に変換する。信号変換部４２２は、対応する画素ブロック２００において行方向にｎ列に並んだ画素２０１から出力された画素信号を並列にデジタル信号に変換する。

信号出力部４２３は、信号変換部４２２でデジタル信号に変換された画素信号を記憶する。信号出力部４２３は、デジタル信号を記憶するためのラッチ回路を有してよい。信号出力部４２３は、列方向において、信号変換部４２２と自律露光処理部４１１との間に配置される。信号出力部４２３は、デジタル信号に変換された画素信号を制御回路部１０２の外部に出力する。信号出力部４２３は、制御ブロック４００Ａにおいて行方向に延伸して設けられる。信号出力部４２３は、列方向において信号変換部４２２および自律露光処理部４１１の間に配置される。

図５は、制御ブロック４００Ａの内部構成の一例を示す説明図である。信号変換部４２２は、ｎ個のコンパレータ５０１とｎ個の記憶部５０２とを備える。露光制御部４１２は、画素ブロック制御部５０３およびレベルシフト部５０４を備える。１個のコンパレータ５０１とそのコンパレータ５０１に接続される記憶部５０２との組み合わせが１つのＡＤＣ（Ａｎａｌｏｇ－ｔｏ－Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）５００となる。

コンパレータ５０１は、制御ブロック４００Ａにおいて列方向に延伸して設けられる。ｎ個のコンパレータ５０１は、行方向に並んで配置されている。コンパレータ５０１は、対応する画素ブロック２００において列方向に並ぶｍ個の画素２０１毎に配置されている。コンパレータ５０１は、対応画素ブロック２００において列方向に並ぶｍ個の画素２０１の画素信号を順次読み出してデジタル信号に変換する。

記憶部５０２は、コンパレータ５０１を用いてデジタル信号に変換された画素信号を記憶する。記憶部５０２は、信号変換部４２２において、コンパレータ５０１よりもＹ軸方向の負側に設けられる。たとえば、記憶部５０２は、ラッチ回路を有する。記憶部５０２は、ＳＲＡＭ等で構成されたメモリを有してよい。

画素ブロック制御部５０３は、対応する画素ブロック２００に含まれる画素２０１が有する転送部３０１および排出部３０２の動作を制御する。具体的には、画素ブロック制御部５０３は、対応画素ブロック２００に含まれる画素２０１が有する転送部３０１を制御するための転送制御信号φＴＸと、対応画素ブロック２００に含まれる画素２０１が有する排出部３０２を制御するための排出制御信号φＰＤＲＳＴとを出力する。画素ブロック制御部５０３は、制御ブロック４００Ａにおいて行方向に延伸して設けられている。画素ブロック制御部５０３は、列方向においてレベルシフト部５０４と自律露光処理部４１１との間に配置される。

レベルシフト部５０４は、画素ブロック制御部５０３から出力された制御信号の電圧レベルを調整する。具体的には、レベルシフト部５０４は、画素ブロック制御部５０３から出力された転送制御信号φＴＸの電圧レベルを昇圧する。また、レベルシフト部５０４は、画素ブロック制御部５０３から出力された排出制御信号φＰＤＲＳＴの電圧レベルを昇圧する。

転送部３０１は、画素ブロック制御部５０３により昇圧された転送制御信号φＴＸを転送制御線３１１を介して入力する。排出部３０２は、画素ブロック制御部５０３により昇圧された排出制御信号φＰＤＲＳＴを排出制御線３１２を介して入力する。

このように、画素ブロック制御部５０３は、画素２０１が有する読出部３１０の転送部３０１および排出部３０２において用いられる電圧レベルとなるように転送制御信号φＴＸおよび排出制御信号φＰＤＲＳＴを昇圧する。レベルシフト部５０４は、制御ブロック４００Ａにおいて行方向に延伸して設けられる。

レベルシフト部５０４は、画素ブロック制御部５０３よりも制御ブロック４００Ａの外周側に設けられている。レベルシフト部５０４のＸ軸方向正側の端部と、Ｙ軸方向負側の端部とが制御ブロック４００Ａの最も外側に位置している。レベルシフト部５０４のＸ軸方向負側の端部は、画素駆動部４１３と接している。

レベルシフト部５０４および画素駆動部４１３は、レベルシフト後の信号を扱う。一方、自律露光処理部４１１、画素ブロック制御部５０３、レベルシフト部５０４および画素駆動部４１３は、第１半導体基板１１０から出力された画素信号を扱う。

ここで、制御ブロック４００Ａの各構成は、第２半導体基板１２０に設けられたウェル領域に形成される。ウェル領域は、取り扱う信号の電圧レベルに応じて分離して設けられる。ウェル領域は、使用される電源が、デジタル用電源かアナログ用電源かによって分離される。また、信号変換部４２２は、同じアナログ電源を使用する場合であっても、ノイズの観点から他のアナログ電源を用いる領域と分離される場合がある。ウェル領域の分離には、製造プロセスルールに応じた間隔のウェル分離領域が必要となる。

制御ブロック４００Ａは、レベルシフト部５０４および画素駆動部４１３を形成するためのウェル領域を、他のウェル領域と分離している。たとえば、レベルシフト部５０４および画素駆動部４１３は、Ｌ字型に設けられることにより、レベルシフト部５０４および画素駆動部４１３のウェル領域を共有することができる。ウェル領域の共有により、ウェル分離領域を省略することができるので、レイアウト効率が向上する。

Ｌ字型の画素制御部４０１は、制御ブロック４００Ａの外周の一部を構成する。これにより、行方向および列方向に隣り合う他の制御ブロック４００Ａともウェル領域を共有することができる。

図６は、撮像素子１００Ａにおける第１半導体基板１１０と第２半導体基板１２０との信号の伝送例を示す説明図である。グローバル駆動部６００は、制御回路部１０２の両端を挟んで配置された周辺回路部１２１に設けられている。

転送制御線３１１ａおよび排出制御線３１２ａはそれぞれ、画素ブロック２００ａに含まれる画素２０１に接続される。転送制御線３１１ａは、画素ブロック２００ａに含まれる画素２０１が有する転送部３０１のゲート端子に接続され、排出制御線３１２ａは、画素ブロック２００ａに含まれる画素２０１が有する排出部３０２のゲート端子に接続される。転送制御線３１１ａは、制御ブロック４００Ａａから出力された転送制御信号φＴＸを画素ブロック２００ａに含まれる画素２０１が有する転送部３０１に供給する。排出制御線３１２ａは、制御ブロック４００Ａａから出力された排出制御信号φＰＤＲＳＴを画素ブロック２００ａに含まれる画素２０１が有する排出部３０２に供給する。

同様に、転送制御線３１１ｂおよび排出制御線３１２ｂはそれぞれ、画素ブロック２００ｂに含まれる画素２０１に接続される。転送制御線３１１ｂは、画素ブロック２００ｂに含まれる画素２０１が有する転送部３０１のゲート端子に接続され、排出制御線３１２ｂは、画素ブロック２００ｂに含まれる画素２０１が有する排出部３０２のゲート端子に接続される。転送制御線３１１ｂは、制御ブロック４００Ａｂから出力された転送制御信号φＴＸを画素ブロック２００ｂに含まれる画素２０１が有する転送部３０１に供給する。排出制御線３１２ｂは、制御ブロック４００Ａｂから出力された排出制御信号φＰＤＲＳＴを画素ブロック２００ｂに含まれる画素２０１が有する排出部３０２に供給する。

転送制御線３１１ａ，３１１ｂを区別しない場合は、転送制御線３１１と称す。排出制御線３１２ａ，排出制御線３１２ｂを区別しない場合は、排出制御線３１２と称す。

転送制御線３１１および排出制御線３１２は、画素ブロック２００の第１画素に接続されるローカル制御線の一例である。なお、転送制御線３１１および排出制御線３１２は、画素ブロック２００において、行方向に並ぶｎ個の画素２０１に対して共通接続される。

グローバル駆動部６００は、リセット制御信号φＲＳＴ、選択制御信号φＳＥＬおよび転送選択制御信号φＴＸＳＥＬを出力する。グローバル駆動部６００は、それぞれの画素ブロック２００に制御信号を出力するリセット制御線３１３、選択制御線３１４、および転送選択制御線６０３に接続されている。

グローバル駆動部６００は、リセット制御線３１３および選択制御線３１４を介して複数の画素ブロック２００に、リセット制御信号φＲＳＴおよび選択制御信号φＳＥＬを供給する。グローバル駆動部６００は、転送選択制御線６０３を介して複数の制御ブロック４００Ａに転送選択制御信号φＴＸＳＥＬを供給する。

転送選択制御信号φＴＸＳＥＬは、画素ブロック２００毎の露光時間を制御するために、グローバル駆動部６００から制御ブロック４００Ａに供給される。転送選択制御信号φＴＸＳＥＬが供給された制御ブロック４００Ａは、転送選択制御信号φＴＸＳＥＬを対応する画素ブロック２００に出力する。制御ブロック４００Ａは、転送選択制御信号φＴＸＳＥＬを、転送制御信号φＴＸまたは排出制御信号φＰＤＲＳＴとして画素２０１に入力するか否かを決定する。これにより、画素２０１への転送制御信号φＴＸまたは排出制御信号φＰＤＲＳＴの入力がスキップされる。

たとえば、制御ブロック４００Ａは、転送制御信号φＴＸが露光の終了時刻を決定する場合、転送制御信号φＴＸをスキップさせることによって露光時間を延長する。また、制御ブロック４００Ａは、転送制御信号φＴＸが露光の開始時刻を決定する場合、転送制御信号φＴＸをスキップさせることによって露光時間を短縮できる。このように、転送選択制御信号φＴＸＳＥＬによって、画素ブロック２００の露光時間を調整することができる。排出制御信号φＰＤＲＳＴが露光の開始時刻または終了時刻を決定する場合も同様である。

リセット制御線３１３、選択制御線３１４、および転送選択制御線６０３は、複数の画素ブロック２００に共通して設けられる。リセット制御線３１３、選択制御線３１４、および転送選択制御線６０３は、行方向に第１半導体基板１１０を横断するように配線されている。リセット制御線３１３、選択制御線３１４、および転送選択制御線６０３は、列方向に第１半導体基板１１０を横断するように配線されてもよい。

たとえば、リセット制御線３１３は、画素ブロック２００内の画素２０１のリセット部３０４のゲート端子に接続され、リセット制御信号φＲＳＴを供給する。選択制御線３１４は、画素ブロック２００内の画素２０１の選択部３５２のゲート端子に接続され、選択制御信号φＳＥＬを供給する。転送選択制御線６０３は、複数の制御ブロック４００Ａのそれぞれに接続され、画素制御部４０１に転送選択制御信号φＴＸＳＥＬを供給する。

なお、グローバル駆動部６００は、第２半導体基板１２０から第１半導体基板１１０を経由して転送選択制御信号φＴＸＳＥＬを制御ブロック４００Ａに出力しているが、第１半導体基板１１０を経由せずに制御ブロック４００Ａに転送選択制御信号φＴＸＳＥＬを出力してもよい。この場合、転送選択制御線６０３は、第２半導体基板１２０に設けられる。

接合部６１０は、第１半導体基板１１０および第２半導体基板１２０が互いに接合する接合面に設けられる。接合部６１０は、第１半導体基板１１０と第２半導体基板１２０との間において、転送制御線３１１，排出制御線３１２，転送選択制御線６０３を位置合わせする。接合部６１０の各々は１対の導電性の接合パッドで構成され、第１半導体基板１１０および第２半導体基板１２０の加圧処理等により接合されて、電気的に接続される。

撮像素子１００Ａは、転送制御線３１１および排出制御線３１２のようなローカル制御線によって、転送部３０１および排出部３０２の少なくとも１つのタイミングを変化させることにより、画素ブロック２００毎に露光時間を制御する。撮像素子１００Ａは、転送制御線３１１および排出制御線３１２のようなローカル制御線と、リセット制御線３１３、選択制御線３１４、および転送選択制御線６０３のようなグローバル制御線を組み合わせることにより、より少ない制御線で露光時間の制御を実現することができる。

図７は、本実施形態に係る撮像素子１００ＡのＸ－Ｚ方向断面の一例を示す説明図である。図７では、裏面照射型の撮像素子１００Ａを示すが、撮像素子１００Ａは裏面照射型に限定されない。撮像素子１００Ａは、マイクロレンズ層７００と、カラーフィルタ層７０２と、第１半導体基板１１０と、第２半導体基板１２０と、第３半導体基板１３０とを備える。なお、図示するように、被写体からの光は白抜き矢印で示す方向（図中においてＺ軸負方向）へ入射する。第１半導体基板１１０において光が入射してくる側（図中においてＺ軸正側）の面を表面と称し、その反対側（図中においてＺ軸負側）の面を裏面と称する場合がある。

マイクロレンズ層７００は、複数のマイクロレンズ７０１を有する。複数のマイクロレンズ７０１は、カラーフィルタ層７０２よりもＺ軸正側に積層される。マイクロレンズ７０１は、光が入射される。マイクロレンズ７０１は、入射した光を光電変換部３００に集光する。マイクロレンズ７０１は、光電変換部３００毎に設けられてもよい。マイクロレンズ７０１の光軸Ｌは、第１半導体基板１１０、第２半導体基板１２０および第３半導体基板１３０の積層方向（Ｚ軸と平行な方向）となる。

カラーフィルタ層７０２は、複数のカラーフィルタ７０３と、パッシベーション膜７０４と、を有する。カラーフィルタ層７０２は、第１半導体層７１１よりもＺ軸正側に積層される。カラーフィルタ７０３は、特定の波長領域の光を透過する光学フィルタである。カラーフィルタ７０３は、特定の分光特性を有する光学フィルタである。複数のカラーフィルタ７０３は、分光特性が異なる複数の光学フィルタを有し、互いに異なる波長領域の光を透過する。複数のカラーフィルタ７０３は、特定の配列（たとえば、ベイヤー配列）で設けられる。

第１半導体基板１１０の一例は、裏面照射型のＣＭＯＳイメージセンサである。第１半導体基板１１０は、第１半導体層７１１と、第１配線層７１２とを有する。第１半導体層７１１は、第１配線層７１２よりもＺ軸正側に設けられている。第１半導体層７１１は、行方向と列方向とに二次元的に配置される複数の画素ブロック２００を有する。第１半導体層７１１は、行方向と列方向とに二次元的に配置される複数の画素２０１を有する。複数の画素２０１は、入射した光に基づいて電荷を蓄積する複数の光電変換部３００と、複数の読出部３１０とをそれぞれ有する。

第１配線層７１２は、第１半導体層７１１よりも第２半導体基板１２０側（図中においてＺ軸負側）に設けられている。第１配線層７１２は、導体膜（金属膜）からなる複数の配線７１３と、複数の接合パッド７１４と、絶縁膜（絶縁層）とを有する。

第１配線層７１２は、電源または回路等と電気的に接続される複数の配線７１３を有する。第１半導体基板１１０において、配線７１３は、具体的には、たとえば、所定の電源電圧が供給される電源配線、第１半導体基板１１０（画素）からの画素信号を第２半導体基板１２０に伝送する信号線２０２、第２半導体基板１２０からの制御信号を第１半導体基板１１０（画素）に伝送する転送制御線３１１、排出制御線３１２、リセット制御線３１３、選択制御線３１４、および転送選択制御線６０３である。第１配線層７１２は多層であってよく、また、受動素子および能動素子が設けられてもよい。

接合パッド７１４は、第１配線層７１２の表面（Ｚ軸負側の面）に設けられ、配線７１３と接続される。また後述するように、接合パッド７１４は、層同士の接続を補助にも用いられる。接合パッド７１４は、たとえば、銅等の導電性材料で形成される。なお、接合パッド７１４は金または銀、アルミから形成されてもよい。複数の配線７１３の間および複数の接合パッド７１４の間には絶縁層（絶縁膜）が形成される。

第２半導体基板１２０は、第２半導体層７２１と、第２配線層７２２と配線層７２３とを有する。第２配線層７２２は、第２半導体層７２１よりも第１半導体基板１１０側（図中においてＺ軸正側）に設けられている。配線層７２３は、第２半導体層７２１よりも第３半導体基板１３０側（図中においてＺ軸負側）に設けられ、第２半導体層７２１と第３半導体基板１３０との間に設けられている。第２半導体層７２１は、制御回路部１０２および周辺回路部１２１を有する。制御回路部１０２は、行方向と列方向とに二次元的に配置される複数の制御ブロック４００Ａを有する。

第２半導体基板１２０は、第１半導体基板１１０と同様に、第２配線層７２２に設けられた複数の配線７１３と、第２配線層７２２および配線層７２３に設けられた複数の接合パッド７１４と、第２配線層７２２および配線層７２３に設けられた絶縁膜（絶縁層）とを有する。

第２配線層７２２は、電源または回路等と電気的に接続するため、画素部１０１からの信号を制御回路部１０２に伝送するため、制御回路部１０２からの信号を画素部１０１に伝送するための、複数の配線７１３および接合パッド７１４を有する。第２半導体基板１２０において、配線７１３は、具体的には、たとえば、所定の電源電圧が供給される電源配線、第１半導体基板１１０（画素）からの画素信号を第２半導体基板１２０に伝送する信号線２０２、第２半導体基板１２０からの制御信号を第１半導体基板１１０（画素）に伝送する転送制御線３１１、排出制御線３１２、リセット制御線３１３、選択制御線３１４、および転送選択制御線６０３である。第２配線層７２２は多層であってよく、また、受動素子および能動素子が設けられてもよい。配線７１３および接合パッド７１４は、配線層７２３にさらに設けられてもよい。

第２半導体基板１２０は、表裏面にそれぞれ設けられた回路を互いに接続するＴＳＶ（シリコン貫通電極）７２４をさらに有する。ＴＳＶ７２４は、周辺領域に設けられることが好ましい。ＴＳＶ７２４は、データ処理部１０３で生成された画像データ等を第１半導体基板１１０に伝送する。ＴＳＶ７２４は、第１半導体基板１１０および第３半導体基板１３０にも設けられてよい。

第３半導体基板１３０は、データ処理部１０３が設けられた第３半導体層７３１と、第３配線層７３２とを有する。第３配線層７３２は、第３半導体層７３１と第２半導体基板１２０との間に設けられている。

第３半導体基板１３０は、第１半導体基板１１０と同様に、第３配線層７３２に設けられた配線７１３および複数の接合パッド７１４を有する。第３配線層７３２は、電源または回路等と電気的に接続するため、制御回路部１０２からの信号をデータ処理部１０３に伝送するため、および、データ処理部１０３からの信号を第２半導体基板１２０の制御回路部１０２に伝送するための、複数の配線７１３および接合パッド７１４を有する。

なお、第１半導体基板１１０、第２半導体基板１２０および第３半導体基板１３０は、各層に設けられた接合パッド７１４同士の電気的接続と、各層の配線層（絶縁層）同士の接合とにより積層される。

第１半導体基板１１０と第２半導体基板１２０とが積層されると、第１配線層７１２のＺ軸負側の面と第２配線層７２２のＺ軸正側の面とで境界面７２０が構成される。同様に、第２半導体基板１２０と第３半導体基板１３０とが積層されると、配線層７２３のＺ軸負側の面と第３配線層７３２のＺ軸正側の面とで境界面７３０が構成される。境界面７２０および境界面７３０には、複数の接合パッド７１４が配置される。具体的には、対応する接合パッド７１４同士が位置合わせされ、２つの層が積層されることにより、位置合わせされた接合部が電気的に接続される。

第１半導体基板１１０、第２半導体基板１２０および第３半導体基板１３０は、チップ化される前のウエハの状態で積層され、積層されたウエハをダイシングすることにより形成（個片化）されてもよいし、第１半導体基板１１０、第２半導体基板１２０および第３半導体基板１３０の各ウエハをダイシングした後に積層されることにより形成されてもよい。

図８は、撮像素子１００Ａの撮像動作例１を示すタイミングチャートである。図８は、転送制御信号φＴＸ、排出制御信号φＰＤＲＳＴ、リセット制御信号φＲＳＴおよび選択制御信号φＳＥＬによって、撮像素子１００Ａの駆動を制御する撮像動作例である。図８では、排出制御信号φＰＤＲＳＴがローカル制御され、転送制御信号φＴＸ、リセット制御信号φＲＳＴおよび選択制御信号φＳＥＬがグローバル制御される。なお、左端の各信号の末尾の＜１＞、＜２＞、…、＜ｍ＞は、画素ブロック内の画素２０１の行番号を示す。

排出制御信号φＰＤＲＳＴは、露光を開始するタイミングを制御する。露光の開始タイミングは、排出制御信号φＰＤＲＳＴの立ち下りのタイミング（たとえば、時刻Ｔ１）に対応する。即ち、露光の開始時刻Ｔ１の前に、排出制御信号φＰＤＲＳＴは、排出部３０２をオンして、光電変換部３００に蓄積された電荷を排出して、排出制御信号φＰＤＲＳＴの立ち下りで露光が開始する。排出制御信号φＰＤＲＳＴは、ローカル制御されているので、画素ブロック２００毎に露光時間を調整することができる。

転送制御信号φＴＸは、露光を終了するタイミングを制御する。時刻Ｔ３において、転送制御信号φＴＸは、転送部３０１をオンすることにより、光電変換部３００に蓄積された電荷をＦＤ３０３に転送する。露光の終了タイミングは、転送制御信号φＴＸの立ち下がりのタイミング（たとえば、時刻Ｔ４）に対応する。転送制御信号φＴＸは、グローバル制御された信号であるので、各画素ブロック２００で露光を終了するタイミングが同じである。

リセット制御信号φＲＳＴは、ＦＤ３０３に蓄積された電荷の排出のタイミングを制御する。時刻Ｔ２において、リセット制御信号φＲＳＴは、リセット部３０４をオンすることにより、ＦＤ３０３の電荷を排出する。露光の終了のタイミングの前にＦＤ３０３の電荷を排出しておくことにより、光電変換部３００からの電荷の転送時に、ＦＤ３０３に残った電荷の影響を抑制できる。

選択制御信号φＳＥＬは、任意の画素２０１を選択するための信号である。選択制御信号φＳＥＬは、選択部３５２のオンオフを制御する。時刻Ｔ２において、選択制御信号φＳＥＬがハイに設定される。時刻Ｔ３において、選択制御信号φＳＥＬがハイに設定された画素２０１は、転送制御信号φＴＸのオンに応じて信号線２０２に画素信号を出力する。一方、選択制御信号φＳＥＬがハイに設定されていない画素２０１では、画素信号が出力されない。

撮像素子１００Ａは、排出制御信号φＰＤＲＳＴをローカル制御することにより、画素ブロック２００毎に露光の開始タイミングを変更して、画素ブロック２００毎に露光時間を制御することができる。また、撮像素子１００Ａは、転送制御信号φＴＸをローカル制御することにより、露光の終了タイミングを画素ブロック２００毎に制御してもよい。そして、撮像素子１００Ａは、転送制御信号φＴＸと排出制御信号φＰＤＲＳＴの両方をローカル制御することにより、露光の開始タイミングと終了タイミングの両方を画素ブロック２００毎に制御してもよい。

図９は、撮像素子１００Ａの撮像動作例２を示すタイミングチャートである。図９は、転送制御信号φＴＸ、リセット制御信号φＲＳＴおよび選択制御信号φＳＥＬによって、撮像素子１００Ａの駆動を制御する撮像動作例である。撮像素子１００Ａは、転送制御信号φＴＸによって、露光の開始のタイミングを制御する点で図８の場合と相違する。図８と相違する点について特に説明する。

転送制御信号φＴＸは、露光の開始および終了のタイミングを制御する。フレーム（ｎ）において、時刻Ｔ５で露光が開始して、時刻Ｔ７で露光が終了している。

露光の開始時刻Ｔ５において、転送制御信号φＴＸが立ち下がることにより、露光が開始する。即ち、露光の開始時刻Ｔ５の前に、転送制御信号φＴＸは、リセット制御信号φＲＳＴがオンされた状態で転送部３０１をオンすることにより、光電変換部３００に蓄積された電荷を排出して、転送制御信号φＴＸの立ち下りで露光が開始する。転送制御信号φＴＸは、ローカル制御された信号であるので、各画素ブロック２００で露光を開始するタイミングを変化させることができる。但し、各画素ブロック２００で露光を開始するタイミングを合わせてもよい。

また、露光の終了時刻Ｔ７において、転送制御信号φＴＸが立ち下がることにより、露光が終了する。即ち、露光の終了時刻Ｔ７の前に、転送制御信号φＴＸは、リセット制御信号φＲＳＴがオフされた状態で転送部３０１をオンすることにより、光電変換部３００に蓄積された電荷をＦＤ３０３に転送して、転送制御信号φＴＸの立ち下りで露光が終了する。転送制御信号φＴＸは、ローカル制御された信号であるので、各画素ブロック２００で露光を終了するタイミングを変化させることができる。但し、各画素ブロック２００で露光を終了するタイミングを合わせてもよい。

選択制御信号φＳＥＬは、任意の画素２０１を選択するための信号である。時刻Ｔ６において、選択制御信号φＳＥＬがハイに設定された画素２０１は、信号線２０２に画素信号を出力する。

リセット制御信号φＲＳＴは、ＦＤ３０３に蓄積された電荷の排出のタイミングを制御する。リセット制御信号φＲＳＴは、グローバル制御された信号であってよい。リセット制御信号φＲＳＴが読み出しのタイミング以外で常時オンしているので、ＦＤ３０３に電荷が蓄積されない。一方、読み出しのタイミングでリセット制御信号φＲＳＴをオフして、転送制御信号φＴＸをオンすることにより、光電変換部３００からＦＤ３０３に電荷を転送させる。リセット制御信号φＲＳＴでは、読み出し時の切り替えのタイミングが同じなので、選択制御信号φＳＥＬのパルスと共通化することができる。

撮像素子１００Ａは、転送制御信号φＴＸをローカル制御することにより、画素ブロック２００毎に露光の開始または終了のタイミングを変更して、画素ブロック２００毎に露光時間を制御することができる。また、撮像素子１００Ａは、リセット制御信号φＲＳＴと選択制御信号φＳＥＬのパルスを共通化しているので、制御回路をさらに簡略化することができる。

図１０は、比較例に係る撮像素子の撮像動作を示すタイミングチャートである。図１０は、転送制御信号φＴＸ、リセット制御信号φＲＳＴおよび選択制御信号φＳＥＬによって、撮像素子の駆動を制御する撮像動作例であり、画素ブロック２００毎に露光時間を制御していない。

比較例では、転送制御信号φＴＸおよびリセット制御信号φＲＳＴによって露光の開始が制御される。露光の開始タイミングは、転送制御信号φＴＸおよびリセット制御信号φＲＳＴの立ち下がりのタイミング（時刻ｔ１）である。露光の終了タイミングは、転送制御信号φＴＸの立ち下がりのタイミング（時刻ｔ２）である。比較例では、露光の開始タイミングおよび終了タイミングがグローバル制御されており、画素ブロック２００毎に露光時間を制御していない。

図１１は、撮像素子１００Ａが撮像する被写体の一例を示す説明図である。図１１において、撮像素子１００Ａは、トンネルの外に西日が差している状況において、画素ブロック２００毎に露光時間を制御する。

領域１～領域５は、明るさに応じて分けられた５つの領域である。領域１～領域５は、明るい順に番号が振られている。領域１は、西日が直接見えている最も明るい領域である。領域２は、トンネルの出口に対応する領域であり、領域１よりも暗い。領域３は、トンネル内で西日が反射している領域であり、領域２よりも暗い。領域４は、トンネル内で出口からの西日に差し込まれた領域であり、領域３よりも暗い。領域５は、トンネル内で出口からの西日に差し込まれていない最も暗い領域である。

撮像素子１００Ａは、各領域の明るさに応じて、画素ブロック２００毎に露光時間を制御する。撮像素子１００Ａは、明るい領域の画素ブロック２００ほど露光時間が短くなるように制御する。領域１の露光時間を最も短く設定して、領域５の露光時間を最も長く設定する。たとえば、領域１～領域５の露光時間は、１／１９２００ｓ、１／１９２０ｓ、１／９６０ｓ、１／２４０ｓおよび１／１２０ｓである。

図１２は、図１１に示した領域１～５ごとの露光時間を示すタイミングチャートである。図１２において、撮像素子１００Ａは、図１１に示した領域１～領域５の画素ブロック２００毎に露光時間を制御している。時刻Ｔ１１から時刻Ｔ１９までの区間が、動画フレームレートに対応している。

領域１において、制御ブロック４００Ａは、画素ブロック２００における露光時間が予め定められた露光時間ＥＴ１となるように駆動を制御する。制御ブロック４００Ａは、露光の開始を排出制御信号φＰＤＲＳＴで制御して、露光の終了を転送制御信号φＴＸで制御している。領域１では、時刻Ｔ１２～時刻Ｔ１９のそれぞれで露光が終了している。

領域２において、制御ブロック４００Ａは、画素ブロック２００における露光時間がＥＴ１よりも長い露光時間ＥＴ２となるように駆動を制御する。制御ブロック４００Ａは、領域２の露光開始時刻を領域１よりも早め、露光の終了時刻を領域１と一致させている。よって、領域２では、時刻Ｔ１２～時刻Ｔ１９のそれぞれで露光が終了している。領域２の露光時間ＥＴ２は、センサレートの周期よりも短い。

領域３において、制御ブロック４００Ａは、画素ブロック２００における露光時間がＥＴ２よりも長い露光時間ＥＴ３となるように駆動を制御する。制御ブロック４００Ａは、領域３の露光開始時刻を領域２よりも早め、露光の終了時刻を領域２と一致させている。よって、領域３では、時刻Ｔ１２～時刻Ｔ１９のそれぞれで露光が終了している。領域３の露光時間ＥＴ３は、センサレートの周期と同一になるように設定されている。

領域４において、制御ブロック４００Ａは、画素ブロック２００における露光時間がＥＴ３よりも長い露光時間ＥＴ４となるように駆動を制御する。制御ブロック４００Ａは、領域４を領域３と同じ露光開始時刻とする一方で、露光の終了時刻を転送選択制御信号φＴＸＳＥＬによりスキップする。制御ブロック４００Ａは、転送選択制御信号φＴＸＳＥＬにより３回スキップすることにより、領域３の４倍の露光時間を実現している。領域４では、時刻Ｔ１２～時刻Ｔ１４のそれぞれの時刻で転送選択制御信号φＴＸＳＥＬが供給されている。

領域５において、制御ブロック４００Ａは、画素ブロック２００における露光時間がＥＴ４よりも長い露光時間ＥＴ５となるように駆動を制御する。制御ブロック４００Ａは、領域５を領域４と同じ露光開始時刻とする一方で、露光の終了時刻を転送選択制御信号φＴＸＳＥＬによりスキップする回数を増やしている。制御ブロック４００Ａは、転送選択制御信号φＴＸＳＥＬにより７回スキップすることにより、領域４の２倍の露光時間を実現している。領域５の露光時間ＥＴ５は、動画フレームレートの周期と同一になるように設定されている。領域５では、時刻Ｔ１２～時刻Ｔ１８のそれぞれの時刻で転送選択制御信号φＴＸＳＥＬが供給されている。

撮像素子１００Ａは、転送制御信号φＴＸと排出制御信号φＰＤＲＳＴの間隔を近づけることで短秒露光を実現する。また、撮像素子１００は、転送選択制御信号φＴＸＳＥＬにより転送制御信号φＴＸの制御をスキップすることで長秒露光を実現している。これにより、ダイナミックレンジを拡大することができる。

図１３は、複数の制御ブロック４００Ａのレイアウト例を示す平面図である。複数の制御ブロック４００Ａは、隣りに並ぶ制御ブロック４００Ａ同士で反転配置されている。図１３は、制御回路部１０２に設けられた複数の制御ブロック４００Ａのうち、１２個の制御ブロック４００Ａを例示している。

反転配置とは、制御ブロック４００Ａの各構成（たとえば、露光制御部４１２、画素駆動部４１３、信号入力部４２１、信号変換部４２２および信号出力部４２３）の形成される領域が、制御ブロック４００Ａ同士の境界線を中心にミラー反転配置（線対称に配置）されていることを示す。制御ブロック４００Ａの各構成の回路までもが反転配置されなくてもよい。また、制御ブロック４００Ａの各画素の読出し順も反転して読み出すものに限定されない。

たとえば、行方向において隣りに並ぶ複数の制御ブロック４００Ａ同士が反転配置されている場合、制御ブロック４００Ａの各構成が行方向に反転して配置されるので、両制御ブロック４００Ａの境界では各々の画素駆動部４１３同士が隣り合って配置されることになる。これにより、行方向において隣りに並ぶ複数の画素駆動部４１３を１つの画素駆動部４１３としてレイアウトすることができ、制御ブロック４００Ａのレイアウト効率を向上することができる。

同様に、列方向において隣に並ぶ複数の制御ブロック４００Ａ同士が反転配置されている場合、制御ブロック４００Ａの各構成が列方向に反転して配置されるので、両制御ブロック４００Ａの境界では同一の構成が隣り合って配置されることになる。これにより、列方向において隣に並ぶ複数の信号入力部４２１を１つの信号入力部４２１としてレイアウトすることができ、制御ブロック４００Ａのレイアウト効率を向上することができる。

制御ブロック４００Ａは、それぞれ隣り合って配置される制御ブロック４００Ａと反転配置されている。全ての制御ブロック４００Ａが行方向および列方向で反転配置されているが、行方向または列方向の一方で反転配置されてもよい。たとえば、制御ブロック４００Ａの信号変換部４２２は、行方向において隣りに並ぶ制御ブロック４００Ａの信号変換部４２２と反転配置されている。また、制御ブロック４００Ａの信号変換部４２２は、列方向に隣り合う制御ブロック４００Ａの信号変換部４２２とも反転配置されている。

制御ブロック４００Ａａおよび制御ブロック４００Ａｂは、行方向において隣に並んで配置される。制御ブロック４００Ａａは、制御ブロック４００Ａｂと反転配置されている。制御ブロック４００Ａａのレベルシフト部５０４は、制御ブロック４００Ａｂのレベルシフト部５０４と同一のウェル領域内に設けられる。同様に、画素ブロック制御部５０３、記憶部５０２および信号出力部４２３は、制御ブロック４００Ａａと制御ブロック４００Ａｂとで同一のウェル領域内に設けられる。

制御ブロック４００Ａｂおよび制御ブロック４００Ａｃは、行方向において隣に並んで配置される。制御ブロック４００Ａｂは、制御ブロック４００Ａｃと反転配置されている。制御ブロック４００Ａｂの画素駆動部４１３は、制御ブロック４００Ａｃの画素駆動部４１３と同一のウェル領域内に設けられる。画素駆動部４１３のウェル領域は、レベルシフト部５０４のウェル領域とも共有されてよい。

制御ブロック４００Ａａおよび制御ブロック４００Ａｄは、列方向において隣に並んで配置される。制御ブロック４００Ａａは、制御ブロック４００Ａｄと反転配置されている。制御ブロック４００Ａａの画素駆動部４１３は、制御ブロック４００Ａｄの画素駆動部４１３と同一のウェル領域内に設けられる。また、制御ブロック４００Ａａの信号変換部４２２は、制御ブロック４００Ａｄの信号変換部４２２と同一のウェル領域内に設けられる。

制御ブロック４００Ａｄおよび制御ブロック４００Ａｅは、列方向に隣り合って設けられる。制御ブロック４００Ａｄは、制御ブロック４００Ａｅと反転配置されている。制御ブロック４００Ａｄの画素駆動部４１３およびレベルシフト部５０４は、制御ブロック４００Ａｅの画素駆動部４１３およびレベルシフト部５０４と同一のウェル領域内に設けられる。

撮像素子１００は、制御ブロック４００Ａを反転配置することにより、制御ブロック４００Ａ毎に並列で信号処理する場合であっても、レイアウトを効率化することができる。撮像素子１００Ａは、複数の制御ブロック４００ＡをＸＹ平面で反転配置することにより、隣り合う制御ブロック４００Ａ同士でウェル領域を共有することができる。これにより、ウェル領域の切り替えの回数が減り、面積効率が向上する。

図１４は、画素２０１の回路構成の他の例を示す回路図である。画素２０１において、図３と同じ構成には同じ参照番号を付して説明を省略する。画素２０１では、画素２０１に設けられていた排出部３０２は設けられていない。光電変換部３００に蓄積された電荷を電源電圧ＶＤＤが供給される電源配線に排出する場合、転送部３０１のゲート端子に転送制御信号φＴＸを入力し、かつ、リセット部３０４のゲート端子にリセット制御信号φＲＳＴを入力することになる。

図１５は、撮像素子１００Ａの撮像動作例３を示すタイミングチャートである。図１５では、図１４に示した画素２０１が用い、転送制御信号φＴＸ、リセット制御信号φＲＳＴおよび選択制御信号φＳＥＬによって、撮像素子１００Ａの駆動を制御する撮像動作例である。撮像素子１００Ａは、転送制御信号φＴＸによって、露光の開始のタイミングを制御する点で図１２の場合と相違する。図１２と相違する点について特に説明する。

転送制御信号φＴＸは、露光の開始および終了のタイミングを制御する。フレーム（ｎ）において、時刻Ｔ５で露光が開始して、時刻Ｔ７で露光が終了している。

露光の開始時刻Ｔ５において、転送制御信号φＴＸが立ち下がることにより、露光が開始する。即ち、露光の開始時刻Ｔ５の前に、転送制御信号φＴＸは、リセット制御信号φＲＳＴがオンされた状態で転送部３０１をオンすることにより、光電変換部３００に蓄積された電荷を排出して、転送制御信号φＴＸの立ち下りで露光が開始する。転送制御信号φＴＸは、ローカルに制御された信号であるので、各画素ブロック２００で露光を開始するタイミングを変化させることもできる。

また、露光の終了時刻Ｔ７において、転送制御信号φＴＸが立ち下がることにより、露光が終了する。即ち、露光の終了時刻Ｔ７の前に、転送制御信号φＴＸは、リセット制御信号φＲＳＴがオフされた状態で転送部３０１をオンすることにより、光電変換部３００に蓄積された電荷をＦＤ３０３に転送して、転送制御信号φＴＸの立ち下りで露光が終了する。転送制御信号φＴＸは、ローカルに制御された信号であるので、各画素ブロック２００で露光を終了するタイミングを変化させることもできる。

選択制御信号φＳＥＬは、任意の画素２０１を選択するための信号である。時刻Ｔ６において、選択制御信号φＳＥＬがハイに設定された画素２０１は、信号線２０２に画素信号を出力する。

リセット制御信号φＲＳＴは、ＦＤ３０３に蓄積された電荷の排出のタイミングを制御する。リセット制御信号φＲＳＴは、グローバルに制御された信号であってよい。リセット制御信号φＲＳＴが読み出しのタイミング以外で常時オンしているので、ＦＤ３０３に電荷が蓄積されない。一方、読み出しのタイミングでリセット制御信号φＲＳＴをオフして、転送制御信号φＴＸをオンすることにより、光電変換部３００からＦＤ３０３に電荷を転送させる。リセット制御信号φＲＳＴでは、読み出し時の切り替えのタイミングが同じなので、選択制御信号φＳＥＬのパルスと共通化することができる。

このように、図１～図１５に示した撮像素子１００Ａの構成によれば、複数の画素２０１で構成される画素ブロック２００単位で露光し、画素ブロック２００に対応する制御ブロック４００Ａ単位で画素ブロック２００からの画素信号を読み出してアナログ信号をデジタル信号に変換することができる。また、撮像素子１００Ａは、画素ブロック２００毎に設けられた制御ブロック４００Ａによって、画素信号を画素ブロック２００毎に並列に読み出す。したがって、撮像素子１００Ａは、入射光の強度に応じて、画素ブロック２００毎に露光時間を設定が可能であるため、ダイナミックレンジを拡大することができる。

つぎに、図１６～図２２を用いて、画素ブロック２００単位で露光するが、画素行ごとに画素信号を順次読み出して、画素列毎にＡＤ変換をおこなう撮像素子１００Ｂの構成について説明する。

図１６は、撮像素子の他の例を示す分解斜視図である。撮像素子１００Ｂは、第１半導体基板１１０、第２半導体基板１２０および第３半導体基板１３０を備える。図１６に示すように、第１半導体基板１１０は、第２半導体基板１２０に積層されており、第２半導体基板１２０は、第３半導体基板１３０に積層されている。

第１半導体基板１１０は、画素部１０１および接続領域１６０１を有する。画素部１０１は、入射された光に基づく画素信号を出力する。接続領域１６０１は画素部１０１の周辺に配される。図１６の例では画素部１０１の手前と奥に、第１半導体基板１１０の向かい合う２辺に沿って接続領域１６０１が一対配される。

第２半導体基板１２０は、制御回路部１０２、周辺回路部１２１および信号処理部１６０２を有する。

制御回路部１０２は、画素部１０１の駆動を制御するための制御信号を画素部１０１に出力する。制御回路部１０２は、第２半導体基板１２０において、画素部１０１と対向する位置に配置されている。

周辺回路部１２１は、制御回路部１０２の駆動を制御する。周辺回路部１２１は、第２半導体基板１２０において、制御回路部１０２の周辺に配置されている。また、周辺回路部１２１は、第１半導体基板１１０と電気的に接続され、画素部１０１の駆動を制御してもよい。周辺回路部１２１は、第２半導体基板１２０の向かい合う２辺に沿って配置されているが、周辺回路部１２１の配置方法は本例に限られない。

信号処理部１６０２には、第１半導体基板１１０から出力されたアナログの画素信号が入力される。信号処理部１６０２は画素信号に対する信号処理を行う。たとえば、信号処理部１６０２は、アナログの画素信号をデジタル信号に変換する処理を行う。信号処理部１６０２は他の信号処理を行ってもよい。他の信号処理の例としてアナログまたはデジタルのＣＤＳ（相関二重サンプリング）などのノイズ除去処理が挙げられる。信号処理部１６０２は制御回路部１０２の周辺すなわち外側に配される。図１６の例では、制御回路部１０２の手前と奥に、第２半導体基板１２０の向かい合う２辺に沿って信号処理部１６０２が一対配される。信号処理部１６０２は、周辺回路部１２１に含まれる回路であってもよい。

第３半導体基板１３０は、データ処理部１０３を有する。データ処理部１０３は、第２半導体基板１２０から出力されるデジタルデータを用いて、加算処理や間引き処理、その他画像処理を行う。

図１７は、制御回路部１０２の具体的な構成の他の例を示す説明図である。図１７では、制御ブロック４００Ｂは、画素制御部４０１（自律露光処理部４１１、露光制御部４１２、画素駆動部４１３）を有するが、信号処理部４０２を有しない。

１つの画素ブロック２００に対して１つの制御ブロック４００Ｂを設けることに代えて、Ｎ個（Ｎは２以上の自然数）の画素ブロック２００に対して１つの制御ブロック４００Ｂを設けてもよい。１つの画素ブロックに対応したＮ個の画素ブロック２００を画素ブロック群と称することがある。たとえば、列方向に沿って並んで配置された２つの画素ブロック２００を１つの画素ブロック群として、１つの制御ブロック４００Ｂを設けてもよい。この場合、制御ブロック４００Ｂは、画素ブロック２００毎に露光時間を制御してもよい。

付言すれば、制御ブロック４００Ｂは、少なくとも１つの画素ブロック２００に電気的に接続され、当該少なくとも１つの画素ブロック２００の画素２０１の露光を制御する回路の最小単位であるともいえる。

図１８は、撮像素子１００Ｂにおける第１半導体基板１１０および第２半導体基板１２０の接続関係を示す説明図である。第１半導体基板１１０は、画素部１０１の周辺に設けられて画素部１０１と電気的に接続する接続領域１８０１、接続領域１６０１を備える。第２半導体基板１２０は、制御回路部１０２の周辺に設けられて制御回路部１０２と電気的に接続する接続領域１８０２、接続領域１８０３を備える。

一対の接続領域１８０１は、それぞれ対向する位置にある一対の接続領域１８０２と接続されている。互いに接続された接続領域１８０１および接続領域１８０２は、グローバル駆動部６００からの制御信号をグローバルな制御線を用いて画素部１０１に入力する。

一対の接続領域１６０１は、それぞれ対向する位置にある一対の接続領域１８０３と接続されている。互いに接続された接続領域１６０１、接続領域１８０３は、画素部１０１からの画素信号を共通の信号線を用いて対応するＡＤＣ部１８２０、ＡＤＣ部１８３０に入力する。

図１９は、撮像素子１００Ｂにおける第１半導体基板１１０と第２半導体基板１２０との信号の伝送例を示す説明図である。グローバル駆動部６００は、リセット制御信号φＲＳＴ、選択制御信号φＳＥＬおよび転送選択制御信号φＴＸＳＥＬを出力する。グローバル駆動部６００は、それぞれの画素ブロック２００に信号を出力するリセット制御線１９０３、選択制御線１９０４に接続されている。グローバル駆動部６００は、リセット制御線１９０３を介して複数の画素ブロック２００に、リセット制御信号φＲＳＴを供給し、選択制御線１９０４を介して選択制御信号φＳＥＬを供給する。グローバル駆動部６００は、転送選択制御線１９０５を介して複数の制御ブロック４００Ｂに転送選択制御信号φＴＸＳＥＬを供給する。

転送選択制御信号φＴＸＳＥＬは、画素ブロック２００毎の露光時間を制御するために、グローバル駆動部６００から制御ブロック４００Ｂに供給される。転送選択制御信号φＴＸＳＥＬが供給された制御ブロック４００Ｂは、転送選択制御信号φＴＸＳＥＬを対応する画素ブロック２００に出力する。画素ブロック２００は、転送選択制御信号φＴＸＳＥＬを、転送制御信号φＴＸまたは排出制御信号φＰＤＲＳＴとして画素２０１に入力するか否かを決定する。これにより、画素２０１への転送制御信号φＴＸまたは排出制御信号φＰＤＲＳＴの入力がスキップされる。

たとえば、制御ブロック４００Ｂは、転送制御信号φＴＸが露光の終了時刻を決定する場合、転送制御信号φＴＸをスキップさせることによって露光時間を延長する。また、制御ブロック４００Ｂは、転送制御信号φＴＸが露光の開始時刻を決定する場合、転送制御信号φＴＸをスキップさせることによって露光時間を短縮できる。このように、転送選択制御信号φＴＸＳＥＬによって、画素ブロック２００の露光時間を調整することができる。排出制御信号φＰＤＲＳＴが露光の開始時刻または終了時刻を決定する場合も同様である。

リセット制御線１９０３、選択制御線１９０４および転送選択制御線１９０５は、グローバルに配線されている、すなわち、複数の画素ブロック２００に共通して設けられる。リセット制御線１９０３、選択制御線１９０４および転送選択制御線１９０５は、行方向に画素部１０１を横断するように配線されている。リセット制御線１９０３、選択制御線１９０４および転送選択制御線１９０５は、列方向に画素部１０１を横断するように配線されてもよい。

たとえば、リセット制御線１９０３は、画素ブロック２００のリセット部３０４のゲート端子に接続され、リセット制御信号φＲＳＴを供給する。選択制御線１９０４は、画素ブロック２００の選択部３５２のゲート端子に接続され、選択制御信号φＳＥＬを供給する。また、転送選択制御線１９０５は、複数の制御ブロック４００Ｂのそれぞれに接続され、画素制御部４０１に転送選択制御信号φＴＸＳＥＬを供給する。

なお、グローバル駆動部６００は、第２半導体基板１２０から第１半導体基板１１０に転送選択制御信号φＴＸＳＥＬを出力しているが、第１半導体基板１１０に供給せずに制御ブロック４００Ｂに転送選択制御信号φＴＸＳＥＬを出力してもよい。この場合、転送選択制御線１９０５は、第２半導体基板１２０に設けられる。

一方、転送制御線１９０１ａおよび排出制御線１９０２ａは、画素ブロック２００ａに接続される。転送制御線１９０１ａは、画素ブロック２００ａに設けられた転送部３０１のゲート端子に接続される。転送制御線１９０１ａは、制御ブロック４００Ｂａから出力された転送制御信号φＴＸを画素ブロック２００ａに供給する。排出制御線１９０２ａは、画素ブロック２００ａに設けられた排出部３０２のゲート端子に接続される。排出制御線１９０２ａは、制御ブロック４００Ｂａから出力された排出制御信号φＰＤＲＳＴを画素ブロック２００ａに供給する。

転送制御線１９０１ｂおよび排出制御線１９０２ｂは、画素ブロック２００ｂに接続される。転送制御線１９０１ｂは、画素ブロック２００ｂに設けられた転送部３０１排出のゲート端子に接続される。転送制御線１９０１ｂは、制御ブロック４００Ｂｂから出力された転送制御信号φＴＸを画素ブロック２００ｂに供給する。排出制御線１９０２ｂは、画素ブロック２００ｂに設けられた排出部３０２のゲート端子に接続される。排出制御線１９０２ｂは、制御ブロック４００Ｂｂから出力された排出制御信号φＰＤＲＳＴを画素ブロック２００ｂに供給する。

複数の接合部６１０は、第１半導体基板１１０および第２半導体基板１２０が互いに接合する接合面に設けられる。第１半導体基板１１０の接合部６１０は、第２半導体基板１２０の接合部６１０と位置合わせされている。対向する複数の接合部６１０は、第１半導体基板１１０および第２半導体基板１２０の加圧処理等により接合されて、電気的に接続される。この場合にグローバルな制御線の接合部６１０は、対応する画素ブロック２００の下にあってもよいし、接続領域１８０１、接続領域１８０２にあってもよい。一方、ローカルな制御線の接合部６１０は、対応する画素ブロック２００の下（制御ブロック４００Ｂ上でもある）に設けられる。

撮像素子１００Ｂは、ローカルな制御線によって、転送部３０１および排出部３０２の少なくとも１つのタイミングを変化させることにより、画素ブロック２００毎に露光時間を制御する。撮像素子１００Ｂは、ローカルな制御線とグローバルな制御線を組み合わせることにより、より少ない制御線で露光時間の制御を実現することができる。

図２０は、ＡＤＣ部と画素ブロックとの接続関係を示す説明図である。図２０に示すように、画素ブロック２００ｃの内部で列ごとに当該列方向に延伸した共通の信号線２０２が配される。さらにこの信号線２０２は列方向に並んだ複数の画素ブロック２００ｃ、２００ｄに対しても共通である。したがって、本例において１つの信号線２０２には、１列にならんだｍ×Ｍ個の画素２０１が接続され、これらの画素２０１からの画素信号が出力される。

信号線２０２のそれぞれには、接合部６１０を介して第２半導体基板１２０の側にＡＤＣ２０００が接続される。複数の信号線２０２に対応する複数のＡＤＣ２０００がＡＤＣ部１８２０を構成する。

図２０の例では、奇数列の画素ブロック２００ｃ、２００ｄに対応するＡＤＣ２０００がＡＤＣ部１８２０に設けられ、偶数列の画素ブロック２００ｅ，２００ｆに対応するＡＤＣ２０００がＡＤＣ部１８３０に設けられている。しかしながら、画素ブロック２００ｃ等とこれに対応するＡＤＣ部１８２０等の配置関係はこれに限られない。

上記構成により、それぞれのＡＤＣ２０００は、接続された１列のｍ×Ｍ個の画素２０１から順に出力される画素信号をデジタル信号に変換して出力する。この場合にＡＤＣ部１８２０、１８３０の全体としては、行方向にｎ×Ｎ列に並んだ画素２０１からの画素信号を並列にデジタル信号に変換する。この観点から、このデジタル変換はいわゆるカラムＡＤＣの一種であるということもできる。なお、ＡＤＣの一例としてシングルスロープＡＤＣが挙げられるが、他のデジタル変換の方式が用いられてもよい。また、各画素２０１と信号線２０２の接続位置は、図２０に示す形態に限られず、他の例として各画素ブロック２００ｃ等の内にあってもよい。

図２１は、撮像素子１００Ｂの画素ブロック２００内での撮像動作を示すタイミングチャートである。転送制御信号φＴＸ、排出制御信号φＰＤＲＳＴ、リセット制御信号φＲＳＴおよび選択制御信号φＳＥＬによって、画素ブロック２００の駆動を制御する。

排出制御信号φＰＤＲＳＴは、露光を開始するタイミングを制御する。露光の開始タイミングは、排出制御信号φＰＤＲＳＴの立ち下りのタイミング（たとえば、時刻Ｔ１）に対応する。即ち、露光の開始時刻Ｔ１の前に、排出制御信号φＰＤＲＳＴは、排出部３０２をオンして、光電変換部３００に蓄積された電荷を排出して、排出制御信号φＰＤＲＳＴの立ち下りで露光が開始する。排出制御信号φＰＤＲＳＴは、ローカルに制御されているので、画素ブロック２００毎に露光時間を調整することができる。

転送制御信号φＴＸは、露光を終了するタイミングを制御する。時刻Ｔ３において、転送制御信号φＴＸは、転送部３０１をオンすることにより、光電変換部３００に蓄積された電荷をＦＤ３０３に転送する。露光の終了タイミングは、転送制御信号φＴＸの立ち下がりのタイミング（たとえば、時刻Ｔ４）に対応する。

リセット制御信号φＲＳＴは、ＦＤ３０３に蓄積された電荷の排出のタイミングを制御する。時刻Ｔ２において、リセット制御信号φＲＳＴは、リセット部３０４をオンすることにより、ＦＤ３０３の電荷を排出する。露光の終了のタイミングの前にＦＤ３０３の電荷を排出しておくことにより、光電変換部３００からの電荷の転送時に、ＦＤ３０３に残った電荷の影響を抑制できる。

選択制御信号φＳＥＬは、任意の画素２０１を選択するための信号である。選択制御信号φＳＥＬは、選択部３５２のオンオフを制御する。時刻Ｔ２において、選択制御信号φＳＥＬがハイに設定される。時刻Ｔ３において、選択制御信号φＳＥＬがハイに設定された画素２０１は、転送制御信号φＴＸのオンに応じて信号線２０２に画素信号を出力する。一方、選択制御信号φＳＥＬがハイに設定されていない画素２０１では、画素信号が出力されない。

撮像素子１００Ｂは、排出制御信号φＰＤＲＳＴをローカルに制御することにより、画素ブロック２００毎に露光の開始タイミングを変更して、画素ブロック２００毎に露光時間を制御することができる。また、撮像素子１００Ｂは、転送制御信号φＴＸをローカルに制御することにより、露光の終了タイミングを画素ブロック２００毎に制御してもよい。そして、撮像素子１００Ｂは、転送制御信号φＴＸと排出制御信号φＰＤＲＳＴの両方をローカルに制御することにより、露光の開始タイミングと終了タイミングの両方を画素ブロック２００毎に制御してもよい。

各画素２０１の画素信号は光電変換部３００に蓄積された電荷量に対応する。したがって、画素２０１の露光のタイミングを制御することは、光電変換部３００の電荷蓄積のタイミングを制御することであるともいえる。より具体的には、画素２０１の露光のタイミングを制御することは、電荷の排出から転送までの電荷蓄積時間のタイミングと長さを制御することであると言える。

図２２は、画素ブロック２００毎の露光タイミングの一例を示す説明図である。１列に並んだ３つの画素ブロック２００について、画素ブロック２００毎に露光時間を制御している。ここで、撮像素子１００Ｂは、画素ブロック２００毎に画素リセットの時刻をずらすことで、露光量を変更している。

一方、画素信号の読み出しのタイミングは、上の画素ブロック２００から順になっている。すなわち、「画素ブロック１」の画素２０１から画素信号を読み出し、その後に「画素ブロック２」の画素２０１から画素信号を読み出し、その後に「画素ブロック３」の画素２０１から画素信号を読み出す。

さらに、画素ブロック２００内でも、図２１で説明した通り上の行の画素２０１から画素信号が順次読み出される。したがって、画素部１０１全体でみた場合に、共通の信号線２０２に接続されている同列のｍ×Ｍ個の画素２０１の上の行から順に、画素信号が読み出される。言い換えれば、グローバル駆動部６００が１行目からｍ×Ｍ行目まで、１列に並んだ複数の画素ブロック２００を跨いで、１行ずつ選択制御信号φＳＥＬをハイに設定する。

この場合に、図２０で説明した通り、１行に並んだ複数の画素ブロック２００について、同じ行に並んだｎ×Ｎ個に対して共通の選択制御線１９０４が接続されている。よって、選択制御信号φＳＥＬがハイに設定された行に接続されているｎ×Ｎ個の画素２０１から並列に画素信号が読み出される。これにより１フレーム分の画素信号を出力することができる。

それらの画素信号は、図２０で説明した通り、ＡＤＣ部１８２０，２５２によりにデジタル変換される。デジタル変換された画素信号は後段の画像処理に出力されて、１フレーム分の画像を形成する。

上記の通り、画素信号の読み出しは複数の画素ブロック２００の間で、同じ列の上の行から順になされる、という観点から、本実施形態の読み出し方法は画素部１０１全体として、いわゆるローリングシャッタ方式であるともいえる。ただし、付言すればその場合でも画素ブロック２００毎に異なる露光時間に設定することができる。

このように、図１６～図２２に示した撮像素子１００Ｂは、画素ブロック２００単位で露光するが、画素行ごとに画素信号を順次読み出して、画素列毎にＡＤ変換をおこなう。具体的には、撮像素子１００Ｂは、１列に並んだ複数の画素ブロック２００のうち、上の画素ブロック２００の画素２０１から画素信号を読み出した後に、その下の画素ブロック２００の画素２０１から画素信号を読み出す。したがって、移動する被写体を撮像した場合の読み出し順序による画像の歪みが滑らかとなり、看者が画像に対して持つ違和感を低減することができる。より詳しくは、移動する被写体を、１列に並んでいる複数の画素ブロック２００から並行で読み出す場合には、画像の縦方向（すなわち画素の列方向に対応する）に、画素ブロック２００間に対応する鋸刃状の複数の段差が表れて看者への違和感が生じる。これに対し、図１６～図２２に示した撮像素子１００Ｂによれば、当該複数の段差は画像に現れない。

また、図１６～図２２に示した撮像素子１００Ｂは、制御ブロック４００Ｂ内にアナログ信号をデジタル信号に変換するＡＤＣ部を設けず、制御回路部１０２の外側に信号処理部１６０２を配置した。従って、制御ブロック４００Ｂの面積を小さくすることができ、制御ブロック４００Ｂに対応した位置に配される画素ブロック２００のサイズを小さく、すなわち、少ない画素数の単位で制御ブロック４００Ｂによる露光制御をすることができる。これにより、画像内を精細に露光時間制御することができ、画像上で画素ブロック２００の境界を目立たせなくすることができる。さらには、画素２０１の直下でデジタル変換しないので発熱による画素２０１へのノイズの影響を抑えることができる。

なお、信号処理部１６０２は複数の離れた領域に設けなくてもよく、画素部１０１の全体に対して１つの領域に設けてもよい。

上記の通り、結果的に撮像素子１００Ａと同様に画素信号の読み出しは複数の画素ブロック２００のうち同じ列の上の行から順になされる、という観点から、撮像素子１００Ｂの読み出し方法も画素部１０１全体として、いわゆるローリングシャッタ方式であるといえる。ただし、その場合でも画素ブロック２００毎に異なる露光時間に設定することができることも撮像素子１００Ａと同様である。これにより、撮像素子１００Ｂにおいても撮像素子１００Ａと同様に、移動する被写体を撮像した場合の読み出し順序による画像の歪みが滑らかとなり、看者が感じる画像の違和感を低減することができる。

［自律露光処理部４１１］
つぎに、上述した自律露光処理部４１１の詳細について説明する。なお、以降の説明において、撮像素子１００Ａ、１００Ｂを区別しない場合は、撮像素子１００と表記し、制御ブロック４００Ａ、４００Ｂを区別しない場合は、制御ブロック４００と表記する。

自律露光処理部４１１は、図４および図１７に示したように、制御ブロック４００内に実装される。また、自律露光処理部４１１は、制御ブロック４００内ではなく、周辺回路部１２１内に実装することも可能であり、また、制御ブロック４００内および周辺回路部１２１内の両方に実装することも可能である。以下、この３つのパターンについて図２３～図２５を用いて説明する。

図２３は、自律露光制御方式１の構成例を示すブロック図である。自律露光制御方式１は、自律露光処理部４１１が制御ブロック４００内に実装される構成例である。自律露光処理部４１１が制御ブロック４００内に追加されることで制御ブロック４００の回路規模が大きくなるが、その分、画素ブロック２００の各画素２０１が大きくなることがあるため、受光面積を拡大することが可能である。

図２３では、制御ブロック４００Ａを例に挙げて説明する（図２５も同様）。制御ブロック４００Ａは、信号変換部４２２と、信号出力部４２３と、自律露光処理部４１１と、露光制御部４１２と、画素駆動部４１３と、を有する。説明の便宜上、信号入力部４２１は省略する。なお、制御ブロック４００Ｂであれば、信号入力部４２１、信号変換部４２２および信号出力部４２３は制御ブロック４００Ｂ内に含まれず、信号処理部１６０２として第２半導体基板１２０上に配置される（図２５も同様）。

信号変換部４２２は、ｎ個のＡＤＣ５００を有する。ｎ個のＡＤＣ５００の各々は、接続されている列方向のｍ個の画素２０１からのアナログの画素信号をデジタル信号に変換する。ＡＤＣ５００は、コンパレータ５０１と記憶部５０２とにより構成される。

列選択回路２３０１は、信号出力部４２３に含まれる。列選択回路２３０１は、外部Ｋら読出列選択信号が入力される都度画素ブロック２００の列を順次選択する。列選択回路２３０１は、水平転送用クロックが外部から入力される都度、選択した列のｍ個の画素２０１からのデジタル画素信号を、水平転送線２３００を介して周辺回路部１２１に出力するとともに、自律露光処理部４１１に出力する。

自律露光処理部４１１は、画素ブロック２００の露光時間を示す露光値を算出する。具体的には、たとえば、自律露光処理部４１１は、前処理部２３１１と、コントローラ２３１２と、露光値演算部２３１３と、を有する。

前処理部２３１１は、列選択回路２３０１から画素ブロック２００の画素列ごとのデジタル画素信号を取得する。そして、前処理部２３１１は、取得した画素信号の統計値（たとえば、平均値、中央値、最大値、または最小値。）を算出する。前処理部２３１１は、この算出結果を露光値演算部２３１３に出力する。

コントローラ２３１２は、前処理部２３１１にリセット信号を入力し、前処理部２３１１による前処理をリセットさせる。これにより、前処理部２３１１は、リセットの都度、すなわち、フレームごとに、画素ブロック２００からの画素信号の統計値を算出する。

露光値演算部２３１３は、前処理部２３１１からの算出結果（画素信号の統計値）に基づいて、次の露光値を決定する。具体的には、たとえば、露光値演算部は、算出結果に基づいて、露出アンダーまたは露出オーバーとならないように次の露光値を決定する。たとえば、露光値演算部２３１３は、第１しきい値および第２しきい値を保持する。第１しきい値は、算出結果が露出アンダーになるか否かを判断するためのしきい値である。第２しきい値は、第１しきい値よりも大きいしきい値であり、算出結果が露出オーバーになるか否かを判断するためのしきい値である。

露光値演算部２３１３は、算出結果が第１しきい値以上第２しきい値以下であるか否かを判断する。算出結果が第１しきい値以上第２しきい値以下であれば、露光値演算部は、算出結果を露光値として露光制御部４１２のラッチ回路２３２１に出力する。また、算出結果が第１しきい値未満であれば、露光値演算部２３１３は、第１しきい値を露光値として露光制御部４１２のラッチ回路２３２１に出力する。また、算出結果が第２しきい値を超えていれば、露光値演算部は、第２しきい値を露光値として露光制御部４１２のラッチ回路２３２１に出力する。

また、露光値演算部２３１３は、複数段の露光値範囲を保持してもよい。この場合、算出結果が第１しきい値以上第２しきい値以下であれば、露光値演算部２３１３は、算出結果が含まれる露光値範囲の段数を露光値として、露光制御部４１２のラッチ回路２３２１に出力する。

また、算出結果が第１しきい値未満であれば、露光値演算部２３１３は、算出結果が含まれる露光値範囲の段数よりも１段以上上げた段数を露光値として、露光制御部４１２のラッチ回路２３２１に出力する。また、算出結果が第２しきい値を超えていれば、露光値演算部２３１３は、算出結果が含まれる露光値範囲の段数よりも１段以上下げた段数を露光値として、を露光制御部４１２のラッチ回路２３２１に出力する。

露光制御部４１２は、たとえば、ラッチ回路２３２１と、シフトレジスタ２３２２と、画素ブロック制御部と、レベルシフト部と、を有する。ラッチ回路２３２１は、自律露光処理部からの露光値を保持する。ラッチ回路２３２１は、外部からラッチパルスが入力される都度、保持した露光値を画素ブロック制御部およびシフトレジスタ２３２２に出力する。

シフトレジスタ２３２２は、ラッチ回路２３２１からの露光値をパラレルシリアル変換して、シリアル信号をしてデータ処理部に出力する。

撮像素子１００外の外部システムにて露光時間を算出し、その算出結果を撮像素子１００にフィードバックすると、撮像素子１００への露光時間への反映に時間がかかり、消費電力が増加する。これに対し、制御ブロック４００内に自律露光処理部４１１を設けることにより、画素ブロック２００への露光時間の反映速度の向上と低消費電力化を図ることができる。

なお、図２３では、１制御ブロック４００で１画素ブロック２００を露光制御する場合について説明したが、１制御ブロック４００で複数の画素ブロック２００を露光制御する場合、自律露光処理部４１１は、リセット信号に同期して複数の画素ブロック２００から順次１つの画素ブロック２００を選択して、露光値を演算してもよい。露光値演算部２３１３の出力側にセレクタを設け、コントローラ２３１２が複数の画素ブロック２００から１つの画素ブロック２００を選択する選択信号をセレクタに出力する。

また、この場合、露光制御部４１２は、画素ブロック２００ごとにラッチ回路２３２１およびシフトレジスタ２３２２を有する。ラッチ回路２３２１の各々は自律露光処理部４１１内のセレクタ（不図示）に接続され、セレクタから露光値が入力されると、ラッチパルスが入力される都度、保持した露光値を画素ブロック制御部５０３およびシフトレジスタ２３２２に出力する。これにより、１制御ブロック４００で複数の画素ブロック２００を露光制御する場合でも自律露光を実現することができる。

図２４は、自律露光制御方式２の構成例を示すブロック図である。自律露光制御方式２は、自律露光処理部４１１が周辺回路部１２１内に実装される構成例である。自律露光処理部４１１が制御ブロック内ではなく周辺回路部１２１に実装される。このため、図２３の場合と比べて制御ブロック４００の回路規模を小さくできる。

周辺回路部１２１は、水平転送部２４１０を介して画素部１０１に接続される。水平転送部２４１０は、行方向に配列された画素ブロック２００（以下、画素ブロック行）ごとに接続され、画素ブロック行ごとに、画素信号を周辺回路部１２１に転送する。画素部１０１は、Ｍ行Ｎ列の画素ブロック２００の集合であるため、水平転送部２４１０は、Ｍ個の画素ブロック行ごとに、画素信号を周辺回路部１２１に転送する。

周辺回路部１２１は、画素ブロック行ごとの行方向自律露光処理部群２４００－１～２４００－Ｍ（これらを区別しない場合は、単に行方向自律露光処理部群２４００と表記。）を有する。行方向自律露光処理部群２４００は、データサンプリング部２４１１と、画素ブロックの列数Ｎ分の自律露光処理部４１１（前処理部２３１１、コントローラ２３１２および露光値演算部２３１３）と、を有する。図２４では、Ｎ＝４であるため、前処理部２３１１、コントローラ２３１２および露光値演算部２３１３は、４セット実装される。

データサンプリング部２４１１は、水平転送部２４１０からの画素ブロック行の画素信号列をＮ等分してサンプリングする。データサンプリング部２４１１は、サンプリングした画素信号列の各々を、対応する前処理部２３１１に出力する。

前処理部２３１１は、上述したように、対応画素ブロック２００からの画素信号の統計値を算出する。また、周辺回路部１２１は、制御ブロック４００よりも回路規模を大きくできるため、前処理部２３１１は、画素信号の統計値の算出以外の他の処理を実行することができる。

たとえば、前処理部２３１１は、対応画素ブロック２００内の製造時の不良画素の画素番号を記憶するメモリを有し、データサンプリング部２４１１が当該画素番号の画素信号をサンプリングした場合には、前処理部２３１１は、その画素信号の統計値の算出には用いない。これにより、画素信号の統計値の算出の高精度化を図ることができる。

また、前処理部２３１１は、対応画素ブロック２００と隣り合う画素ブロック２００を担当する他の前処理部２３１１から算出結果を取得し、他の前処理部２３１１から取得した算出結果に基づいて、対応画素ブロック２００からの画素信号の統計値を算出してもよい。これにより、隣り合う画素ブロック２００の露出段差を滑らかにすることができる。

また、露光値演算部２３１３には、第１しきい値および第２しきい値が設定されているが、撮像素子１００が実装される撮像装置における撮影モードに応じて、第１しきい値および第２しきい値の少なくとも一方が変更可能としてもよい。これにより、撮影モードに応じて最適な露出計算が可能になる。

また、周辺回路部１２１は、露光値演算部２３１３ごとに、ラッチ回路２３２１およびシフトレジスタ２３２２を有する。シフトレジスタ２３２２は、ラッチ回路２３２１からの露光値をパラレルシリアル変換して、シリアル信号をしてデータ処理部１０３に出力するとともに、画素ブロック２００に対応する制御ブロック４００内の露光制御部４１２に、露光値を出力する。

図２４に示した構成により、図２３の場合と比べて制御ブロック４００の回路規模を小さくでき、対応画素ブロック２００のサイズを小さくすることができる。したがって、画素ブロック数が増加し、きめ細やかな自律露光制御が可能になる。また、露光制御部４１２および画素駆動部４１３を周辺回路部１２１に実装してもよい。これにより、さらに制御ブロック４００の回路規模を小さくでき、対応画素ブロック２００のサイズを小さくすることができる。

図２５は、自律露光制御方式３の構成例を示すブロック図である。自律露光制御方式３は、自律露光処理部４１１が制御ブロック４００Ａ内および周辺回路部１２１内の両方に実装される構成例である。制御ブロック４００Ａ内で自動露光制御を実行する場合、制御ブロック４００Ａから周辺回路部１２１に画素信号を送信したり周辺回路部１２１から画素ブロック２００に露光値を送信したりするといったデータ伝送が不要になる。したがって、周辺回路部１２１で実行する場合に比べて、対応画素ブロック２００へのフィードバックが速い。

一方、制御ブロック４００Ａの面積は対応画素ブロック２００の面積に依存する制約があるため、制御ブロック４００Ａ内に実装するよりも周辺回路部１２１に実装した方が自律露光処理部４１１の回路規模を大きくすることができる。このため、周辺回路部１２１に実装した方が自律露光制御についてより高度な機能（たとえば、図２４で説明した不良画素の画素信号の除去、隣り合う画素ブロック２００との露出段差制御、撮影モードに応じた最適露出の計算）を実装することができる。

したがって、自律露光制御方式３では、撮像素子１００は、状況に応じて、自律露光制御に関する高機能な演算を実行する場合は周辺回路部１２１で、露光値のフィードバックを高速に実行する場合は制御ブロック４００Ａで、自律露光制御を実行する。図２５では、例として、自律露光制御方式３では、周辺回路部１２１内の行方向自律露光処理部群２４００により自律露光制御を実行するが、撮像素子１００は、何らかのトリガが制御回路部１０２に与えられた場合に、制御ブロック４００Ａごとに自律露光制御を実行する。

たとえば、撮像素子１００は、ユーザ操作によって、自律露光制御に関する高機能な演算が選択された場合には周辺回路部１２１で、露光値のフィードバックの高速実行が選択された場合には制御ブロック４００Ａで、自律露光制御を実行する。また、撮像素子１００は、電池残量が所定量以下となった場合、自律露光制御に関する高機能な演算および露光値のフィードバックの高速実行のうち低消費電力の処理を選択して実行してもよい。

周辺回路部１２１に実装される行方向自律露光処理部群２４００は、図２４に示した構成と同一であるため、図２５では省略する。

列選択回路２３０１は、ｎビットのデジタル画素信号をｎ個のＯＲ回路２５０１に出力する。制御ブロック４００Ａ内の自律露光処理部２５００は、コントローラ２３１２のほか、ｎ個のＯＲ回路２５０１と、出力データラッチ回路２５０２と、ｎビットＡＮＤ回路２５０３と、を有する。

コントローラ２３１２は、出力データラッチ回路２５０２からｎビット信号が出力されると、リセット信号を出力データラッチ回路２５０２に入力する。

ＯＲ回路２５０１は、２入力１出力の論理回路である。ＯＲ回路２５０１の一方の入力は列選択回路に接続され、他方の入力はｎビットＡＮＤ回路２５０３の出力に接続される。

ｎ個のＯＲ回路２５０１は、出力データラッチ回路２５０２の入力に接続される。出力データラッチ回路２５０２は、ｎ個のＯＲ回路２５０１からのｎビット信号を保持する。出力データラッチ回路２５０２は、水平転送用クロックが入力されると、ｎビットＡＮＤ回路２５０３にｎビット信号を出力する。また、出力データラッチ回路２５０２は、コントローラ２３１２からリセット信号が入力されると、保持しているｎビット信号をリセットし、ｎビットのうち少なくとも１ビットが０であるｎビット信号をｎビットＡＮＤ回路２５０３に出力する。

ｎビットＡＮＤ回路２５０３は、ｎ入力１出力のＡＮＤ回路であり、出力データラッチ回路２５０２の出力が、ｎビットＡＮＤ回路２５０３の入力に接続される。ｎビットＡＮＤ回路２５０３の出力は、露光制御部４１２のセレクタ２５１２および各ＯＲ回路２５０１の入力に接続される。ｎビットＡＮＤ回路２５０３からの出力が「０」であれば、ｎビットのデジタル画素信号を出力した画素列は飽和していないことを示す。ｎビットＡＮＤ回路２５０３からの出力が「１」であれば、ｎビットのデジタル画素信号を出力した画素列は飽和していることを示す。以下、ｎビットＡＮＤ回路２５０３からの出力が「１」の１ビット信号を飽和検出信号と称す。

画素列の画素２０１からのデジタル画素信号の値が「１」であれば、その画素２０１は飽和していることを示す。列選択回路２３０１からのｎビット信号の値がすべて「１」であれば、その画素列全体が飽和していることを示す。この場合、各ＯＲ回路２５０１の一方の入力にはすべて「１」が入力されるため、各ＯＲ回路２５０１は、出力データラッチ回路２５０２に、値が「１」である１ビット信号を出力する。

出力データラッチ回路２５０２は、値がすべて「１」であるこのｎ個のビット信号を保持し、水平転送用クロックが入力されると、保持しているｎビット信号をｎビットＡＮＤ回路２５０３に出力する。

ｎビットＡＮＤ回路２５０３は、値がすべて「１」であるｎビット信号が入力されると、値が「１」の飽和検出信号をセレクタ２５１２および各ＯＲ回路２５０１に出力する。これにより、出力データラッチ回路２５０２は、リセット信号が入力されるまで、ｎビットＡＮＤ回路２５０３に、値がすべて「１」のｎビット信号を出力することになる。したがって、ｎビットＡＮＤ回路２５０３は、出力データラッチ回路２５０２にコントローラ２３１２からリセット信号が入力されるまで、飽和検出信号を出力することになる。

露光制御部４１２は、図２４に示した構成のほか、シフトレジスタ２５１１とセレクタ２５１２とを有する。シフトレジスタ２５１１は、周辺回路部１２１からの露光値をシリアルパラレル変換し、レベルシフト部５０４およびセレクタ２５１２に出力する。

セレクタ２５１２は、シフトレジスタ２５１１からの露光値および設定露光値を入力する。セレクタ２５１２は、シフトレジスタ２５１１からの露光値および設定露光値のいずれか一方を、ｎビットＡＮＤ回路２５０３からの出力信号に基づいて選択して、選択した露光値をラッチ回路２３２１に出力する。設定露光値とは、画素２０１が飽和しない程度の露光時間に対応する露光値であり、たとえば、露光時間が最短となるように設定された露光値である。

設定露光値は、たとえば、制御ブロック４００Ａ外の外部システムで算出されて設定される。設定露光値は、固定値でもよく、外部システムから選択されてもよい。外部システムは、たとえば、撮像素子１００内の周辺回路部１２１、第３半導体基板１３０のデータ処理部１０３、または、撮像素子１００を有する撮像装置内の撮像素子１００と接続されている画像処理部である。

セレクタ２５１２は、具体的には、たとえば、ｎビットＡＮＤ回路２５０３からの出力信号が飽和検出信号でない場合、シフトレジスタ２５１１からの露光値を選択してラッチ回路２３２１に出力する。一方、セレクタ２５１２は、ｎビットＡＮＤ回路２５０３からの出力信号が飽和検出信号である場合、設定露光値を選択してラッチ回路２３２１に出力する。

制御ブロック４００Ａ内に自律露光処理部２５００および露光制御部４１２により、制御ブロック４００Ａにおいて飽和が検出されるまで、周辺回路部１２１からの露光値を用いて自律露光制御が実行される。制御ブロック４００Ａにおいて飽和が検出されると、露光制御部４１２内の設定露光値を用いて自律露光制御が実行される。

これにより、非飽和状態の画素列については周辺回路部１２１からの露光値により高精度な露光値を設定するという処理と、飽和状態の画素列については非飽和状態となるような設定露光値に変更するという単純かつ高速なフィードバックが可能な処理と、を選択可能にすることができる。

また、制御ブロック４００内の自律露光処理部２５００は、図２３に示した自律露光処理部４１１であってもよい。この場合、たとえば、ユーザ設定により、周辺回路部１２１内の自律露光処理部４１１と制御ブロック４００内の自律露光処理部４１１とを選択可能にしてもよい。

たとえば、撮像素子１００を実装した撮像装置は、電池残量に基づいて、周辺回路部１２１内の自律露光処理部４１１と制御ブロック４００内の自律露光処理部４１１とを選択可能にしてもよい。この場合、撮像装置は、電池残量が所定値以上であれば、周辺回路部１２１内の自律露光処理部４１１による自律露光制御を選択し、所定値以上でなければ、制御ブロック４００内の自律露光処理部４１１による自律露光制御を選択してもよい。また、高品質な撮像を行いたい場合は、ユーザは、周辺回路部１２１内の自律露光処理部４１１を選択し、消費電力を低減したい場合は、制御ブロック４００内の自律露光処理部４１１を選択すればよい。

＜メモリ追加による自律露光制御１＞
つぎに、上述した基本構成における、メモリ追加による自律露光制御１について説明する。なお、以降の説明において、撮像素子１００Ａ、１００Ｂを区別しない場合は、撮像素子１００と表記し、制御ブロック４００Ａ、４００Ｂを区別しない場合は、制御ブロック４００と表記する。メモリ追加による自律露光制御１は、上述した画素２０１にアナログメモリを追加した画素２０１による自律露光制御であり、図２６～図４５を用いて説明する。画素２０１にアナログメモリを追加することで、図８、図９、図１５および図２１に示したようなローリングシャッタ動作による画像の歪みを抑制する。ここで、上述した撮像素子１００におけるローカル制御とグローバル制御とについて具体的に説明する。

図２６は、ローカル制御とグローバル制御とを示す説明図である。ローカル制御とは、同じ画素ブロック行に位置する複数の画素ブロック２００の各々の同じ画素行が異なる動作となるように、制御ブロック４００の画素制御部４０１がその接続先の画素ブロック２００を制御することである。また、グローバル制御とは、画素部１０１全面に渡って、同じ画素ブロック行に位置する複数の画素ブロック２００の各々の同じ画素行が同じ動作となるように、周辺回路部１２１が画素ブロック２００を制御することである。グローバル制御では、異なる画素ブロック行における同一画素行では、同一動作となるように制御される。

画素２０１において、転送部３０１と光電変換部３００との間に第１転送部２６１３（以降、転送部３０１を第２転送部３０１と称し、第２転送部３０１のゲート端子に入力される転送制御信号φＴＸを第２転送制御信号φＴＸ２と称し、その転送制御線３１１を第２転送制御線３１１と称す。）とアナログメモリである保持部２６０３とが設けられる。左側の６Ｔｒ（トランジスタ）構成の画素２６０１は、図３に示した画素２０１の回路構成に第１転送部２６１３と保持部２６０３とが追加された画素２０１である。

第１転送部２６１３のゲート端子は、第１転送制御信号φＴＸ１を入力するための第１転送制御線２６１０に接続される。第１転送制御線２６１０は、ローカル制御可能な構成では、その画素２０１を含む画素ブロック２００を制御する制御ブロック４００の画素制御部４０１に接続され、グローバル制御可能な構成では、周辺回路部１２１に接続される。

右側の５Ｔｒ構成の画素２６０２は、図１４に示した画素２０１の回路構成に第１転送部２６１３と保持部２６０３とが追加された画素２０１である。

保持部２６０３はコンデンサで構成され、第１転送部２６１３はトランジスタで構成される。保持部２６０３は、光電変換部３００の電荷を保持する。画素２６０１，２６０２において、光電変換部３００のリセット（ＰＤリセット）後で、かつ、第２転送部３０１による読出し前に、第１転送部２６１３は、そのゲート端子に第１転送制御信号φＴＸ１が入力されると、光電変換部３００に蓄積された電荷を保持部２６０３に転送する。そして、第２転送部３０１は、保持部２６０３に保持された電荷を読み出して蓄積部としてのＦＤ３０３に転送する。画素出力部３０５は、ＦＤ３０３に蓄積された電荷に基づく電圧信号を信号線２０２に出力する。なお、画素２６０１，２６０２を区別しない場合は、画素２６００と表記する。

画素ブロック２００の自律露光制御には、撮像素子１００Ａにおいて、画素ブロック２００単位で自律露光制御し、かつ、画素ブロック２００単位でアナログ画素信号を読み出してＡＤ変換する撮像素子１００Ａによる自律露光制御方式と、撮像素子１００Ｂにおいて、画素ブロック２００単位で自律露光制御するが、画素行ごとにアナログ画素信号を順次読み出して、同じ画素ブロック列の各画素ブロック２００をまたぐ画素列単位でアナログ画素信号をＡＤ変換する撮像素子１００Ｂによる自律露光制御方式と、がある。撮像素子１００Ｂによる自律露光制御方式の場合、異なる画素ブロック列における同一画素列では、同一タイミングでアナログ画素信号が読み出される。

また、画素ブロック２００における露光時間の調節には、光電変換部３００でリセットをかける「ＰＤリセット」と、光電変換部３００から一旦保持部２６０３に電荷を転送して保持し（ＰＤ→メモリ転送）、保持部２６０３に保持された電荷をＦＤ３０３に転送（ＦＤ読出し）する「ＰＤ→ＦＤ転送」と、がある。

ＰＤリセットの場合、露光の開始タイミングで露光時間が調節可能である。また、ＰＤリセットの場合、画素２６０１であれば排出部３０２がローカル制御に必須のトランジスタであり、画素２６０２であれば第２転送部３０１、リセット部３０４、および第１転送部２６１３がローカル制御に必須のトランジスタである。

ＰＤ→ＦＤ転送の場合、露光の終了タイミングで露光時間が調節可能である。また、ＰＤ→ＦＤ転送の場合、第１転送部２６１３がローカル制御に必須のトランジスタである。

以降、自律露光制御方式（撮像素子１００Ａまたは撮像素子１００Ｂ）、画素２０１の回路構成（画素２６０１または画素２６０２）、および露光時間調節方式（ＰＤリセットまたはＰＤ→ＦＤ転送）の組み合わせごとの制御について説明する。また、説明を単純化するため、６個の画素ブロック２００－１～２００－６からなる画素ブロック列を例に挙げて説明する。

［６Ｔｒ構成の画素２６０１を含む撮像素子１００Ａによる自律露光制御方式］
図２７は、６Ｔｒ構成の画素２６０１を含む撮像素子１００Ａによる自律露光制御方式による制御方法例を示す説明図である。図２７において、制御方法１－１は、露光時間調節方式がＰＤリセットである場合の制御例であり、制御方法１－２は、露光時間調節方式がＰＤ→ＦＤ転送である場合の制御例である。以降において、制御方法の枝番が「１」であれば露光時間調節方式がＰＤリセットであり、「２」であれば露光時間調節方式がＰＤ→ＦＤ転送であることを示す。また、図２７において、縦方向は、画素ブロック２００の列方向を示し、横方向は、時間の流れを示す。以降の制御方法例を示す説明図でも同様である。

図２８は、制御方法１－１のパルスチャートであり、図２９は、制御方法１－２のパルスチャートである。図２８および図２９において、信号名の末尾の括弧付き記号（Ｇ），（Ｌ）は、グローバル制御によるグローバル信号（Ｇ）またはローカル制御によるローカル信号（Ｌ）を示す。以降のパルスチャートでも同様である。

図２７および図２８において、制御方法１－１では、排出部３０２がローカル制御に必須のトランジスタである。画素ブロック２００－１～２００－６の各々では、画素２６０１の排出部３０２のゲート端子に排出制御信号φＰＤＲＳＴがローカル制御で入力されると、光電変換部３００がリセットされ、光電変換部３００で露光が開始される（ＰＤリセット）。

つぎに、画素ブロック２００－１～２００－６では、ＰＤ→ＦＤ転送が行われる。具体的には、たとえば、画素２６０１の第１転送部２６１３のゲート端子に第１転送制御信号φＴＸ１がグローバル制御で入力されると、光電変換部３００に蓄積された電荷が保持部２６０３に転送されて保持される（ＰＤ→メモリ転送）。グローバル制御であるため、露光の開始タイミングが異なる画素ブロック２００－１～２００－６ごとに異なる露光時間に設定される。

そして、画素ブロック２００－１～２００－６では、画素２６０１のリセット部３０４のゲート端子にリセット制御信号φＲＳＴがグローバル制御で入力され、第２転送部３０１のゲート端子に第２転送制御信号φＴＸ２がグローバル制御で入力され、選択部３５２のゲート端子に選択信号ＳＥＬがグローバル制御で入力されると、保持部２６０３に蓄積された電荷がＦＤ３０３に転送され、アナログ画素信号として選択部３５２から出力される（ＦＤ読出し）。

図２７において、制御方法１－１では、ＰＤリセットとＦＤ読出しは画素２６０１において別経路で行われるため、フレーム２のＰＤリセットは、フレーム１のＦＤ読出しが終わる前に可能である。

図２７および図２９において、制御方法１－２では、第１転送部２６１３がローカル制御に必須のトランジスタである。画素ブロック２００－１～２００－６では、画素２６０１の排出部３０２のゲート端子に排出制御信号φＰＤＲＳＴがグローバル制御で入力されると、光電変換部３００がリセットされ、光電変換部３００で露光が開始される（ＰＤリセット）。

つぎに、画素ブロック２００－１～２００－６の各々では、ＰＤ→ＦＤ転送が行われる。具体的には、たとえば、画素２６０１の第１転送部２６１３のゲート端子に第１転送制御信号φＴＸ１がローカル制御で入力されると、光電変換部３００に蓄積された電荷が保持部２６０３に転送されて保持される（ＰＤ→メモリ転送）。ローカル制御であるため、露光の終了タイミングが画素ブロック２００－１～２００－６ごとに異なる。したがって、画素ブロック２００－１～２００－６ごとに異なる露光時間に設定される。

そして、画素ブロック２００－１～２００－６では、画素２６０１のリセット部３０４のゲート端子にリセット制御信号φＲＳＴがグローバル制御で入力され、第２転送部３０１のゲート端子に第２転送制御信号φＴＸ２がグローバル制御で入力され、選択部３５２のゲート端子に選択信号ＳＥＬがグローバル制御で入力されると、保持部２６０３に蓄積された電荷がＦＤ３０３に転送され、アナログ画素信号として選択部３５２から出力される（ＦＤ読出し）。

図２７において、制御方法１－２では、制御方法１－１と同様、ＰＤリセットとＦＤ読出しは画素２６０１において別経路で行われるが、フレーム２の第１転送部２６１３によるＰＤ→メモリ転送は、フレーム１のＦＤ読出しの完了後になる。

［５Ｔｒ構成の画素２６０２を含む撮像素子１００Ａによる自律露光制御方式］
図３０は、５Ｔｒ構成の画素２６０２を含む撮像素子１００Ａによる自律露光制御方式による制御方法例を示す説明図である。図３０において、制御方法２－１は、露光時間調節方式がＰＤリセットである場合の制御例であり、制御方法２－２は、露光時間調節方式がＰＤ→ＦＤ転送である場合の制御例である。

図３１は、制御方法２－１のパルスチャートであり、図３２は、制御方法２－２のパルスチャートである。図３０および図３１において、制御方法２－１では、第２転送部３０１、リセット部３０４、および第１転送部２６１３がローカル制御に必須のトランジスタである。画素ブロック２００－１～２００－６の各々では、画素２６０２の第１転送部２６１３のゲート端子に第１転送制御信号φＴＸ１がローカル制御で入力され、第２転送部３０１のゲート端子に第２転送制御信号φＴＸ２がローカル制御で入力され、リセット部３０４のゲート端子にリセット制御信号φＲＳＴがローカル制御で入力されると、光電変換部３００がリセットされ、光電変換部３００で露光が開始される（ＰＤリセット）。

つぎに、画素ブロック２００－１～２００－６では、ＰＤ→ＦＤ転送が行われる。具体的には、たとえば、画素２６０１の第１転送部２６１３のゲート端子に第１転送制御信号φＴＸ１がローカル制御可能な第１転送制御線２６１０で入力されると（ただし、転送のタイミングは、画素部１０１全面でのグローバル動作）、光電変換部３００に蓄積された電荷が保持部２６０３に転送されて保持される（ＰＤ→メモリ転送）。ＰＤリセットがローカル制御で行われたため、露光の開始タイミングが異なる画素ブロック２００－１～２００－６ごとに異なる露光時間に設定される。

そして、画素ブロック２００－１～２００－６では、画素２６０２のリセット部３０４のゲート端子にリセット制御信号φＲＳＴがローカル制御可能なリセット制御線３１３で入力され（ただし、読出しのタイミングは、画素部１０１全面の行方向で同タイミングのグローバル動作）、第２転送部３０１のゲート端子に第２転送制御信号φＴＸ２がローカル制御可能な第２転送制御線３１１で入力され（ただし、読出しのタイミングは、画素部１０１全面の行方向で同タイミングのグローバル動作）、選択部３５２のゲート端子に選択信号ＳＥＬがグローバル制御で入力されると、保持部２６０３に蓄積された電荷がＦＤ３０３に転送され、アナログ画素信号として選択部３５２から出力される（ＦＤ読出し）。

図３０および図３２において、制御方法２－２では、第１転送部２６１３がローカル制御に必須のトランジスタである。画素ブロック２００－１～２００－６では、画素２６０２の第１転送部２６１３のゲート端子に第１転送制御信号φＴＸ１がローカル制御可能な第１転送制御線２６１０で入力され（ただし、リセットのタイミングは、画素部１０１全面の行方向で同タイミングのグローバル動作）、第２転送部３０１のゲート端子に第２転送制御信号φＴＸ２がグローバル制御で入力され、リセット部３０４のゲート端子にリセット制御信号φＲＳＴがグローバル制御で入力されると、光電変換部３００がリセットされ、光電変換部３００で露光が開始される（ＰＤリセット）。

つぎに、画素ブロック２００－１～２００－６の各々では、ＰＤ→ＦＤ転送が行われる。具体的には、たとえば、画素２６０１の第１転送部２６１３のゲート端子に第１転送制御信号φＴＸ１がローカル制御で入力されると、光電変換部３００に蓄積された電荷が保持部２６０３に転送されて保持される（ＰＤ→メモリ転送）。ローカル制御であるため、露光の終了タイミングが画素ブロック２００－１～２００－６ごとに異なる。したがって、画素ブロック２００－１～２００－６ごとに異なる露光時間に設定される。

そして、画素ブロック２００－１～２００－６では、画素２６０１のリセット部３０４のゲート端子にリセット制御信号φＲＳＴがグローバル制御で入力され、第２転送部３０１のゲート端子に第２転送制御信号φＴＸ２がグローバル制御で入力され、選択部３５２のゲート端子に選択信号ＳＥＬがグローバル制御で入力されると、保持部２６０３に蓄積された電荷がＦＤ３０３に転送され、アナログ画素信号として選択部３５２から出力される（ＦＤ読出し）。

［６Ｔｒ構成の画素２６０１を含む撮像素子１００Ｂによる自律露光制御方式］
図３３は、６Ｔｒ構成の画素２６０１を含む撮像素子１００Ｂによる自律露光制御方式による制御方法例を示す説明図である。図３３において、制御方法３－１は、露光時間調節方式がＰＤリセットである場合の制御例であり、制御方法３－２は、露光時間調節方式がＰＤ→ＦＤ転送である場合の制御例である。

図３４は、制御方法３－１のパルスチャートであり、図３５は、制御方法３－２のパルスチャートである。図３３および図３４において、制御方法３－１では、排出部３０２がローカル制御に必須のトランジスタである。画素ブロック２００－１～２００－６の各々では、画素２６０１の排出部３０２のゲート端子に排出制御信号φＰＤＲＳＴがローカル制御で入力されると、光電変換部３００がリセットされ、光電変換部３００で露光が開始される（ＰＤリセット）。

つぎに、画素ブロック２００－１～２００－６では、ＰＤ→ＦＤ転送が行われる。具体的には、たとえば、画素２６０１の第１転送部２６１３のゲート端子に第１転送制御信号φＴＸ１がグローバル制御で入力されると、光電変換部３００に蓄積された電荷が保持部２６０３に転送されて保持される（ＰＤ→メモリ転送）。グローバル制御であるため、露光の開始タイミングが異なる画素ブロック２００－１～２００－６ごとに異なる露光時間に設定される。

そして、画素ブロック２００－１～２００－６では、画素２６０１のリセット部３０４のゲート端子にリセット制御信号φＲＳＴがグローバル制御で入力され、第２転送部３０１のゲート端子に第２転送制御信号φＴＸ２がグローバル制御で入力され、選択部３５２のゲート端子に選択信号ＳＥＬがグローバル制御で入力されると、保持部２６０３に蓄積された電荷がＦＤ３０３に転送され、アナログ画素信号として選択部３５２から出力される（ＦＤ読出し）。

図３３において、制御方法３－１では、ＰＤリセットとＦＤ読出しは画素２６０１において別経路で行われるため、フレーム２のＰＤリセットは、フレーム１のＦＤ読出しが終わる前に可能である。

図３３および図３５において、制御方法３－２では、第１転送部２６１３がローカル制御に必須のトランジスタである。画素ブロック２００－１～２００－６では、画素２６０１の排出部３０２のゲート端子に排出制御信号φＰＤＲＳＴがグローバル制御で入力されると、光電変換部３００がリセットされ、光電変換部３００で露光が開始される（ＰＤリセット）。

つぎに、画素ブロック２００－１～２００－６の各々では、ＰＤ→ＦＤ転送が行われる。具体的には、たとえば、画素２６０１の第１転送部２６１３のゲート端子に第１転送制御信号φＴＸ１がローカル制御で入力されると、光電変換部３００に蓄積された電荷が保持部２６０３に転送されて保持される（ＰＤ→メモリ転送）。ローカル制御であるため、露光の終了タイミングが画素ブロック２００－１～２００－６ごとに異なる。したがって、画素ブロック２００－１～２００－６ごとに異なる露光時間に設定される。

そして、画素ブロック２００－１～２００－６では、画素２６０１のリセット部３０４のゲート端子にリセット制御信号φＲＳＴがグローバル制御で入力され、第２転送部３０１のゲート端子に第２転送制御信号φＴＸ２がグローバル制御で入力され、選択部３５２のゲート端子に選択信号ＳＥＬがグローバル制御で入力されると、保持部２６０３に蓄積された電荷がＦＤ３０３に転送され、アナログ画素信号として選択部３５２から出力される（ＦＤ読出し）。

図３３において、制御方法３－２では、制御方法３－１と同様、ＰＤリセットとＦＤ読出しは画素２６０１において別経路で行われるが、フレーム２の第１転送部２６１３によるＰＤ→メモリ転送は、フレーム１のＦＤ読出しの完了後になる。

［５Ｔｒ画素２６０２を含む撮像素子１００Ｂによる自律露光制御方式］
図３６は、５Ｔｒ構成の画素２６０２を含む撮像素子１００Ｂによる自律露光制御方式による制御方法例を示す説明図である。図３６において、制御方法４－１は、露光時間調節方式がＰＤリセットである場合の制御例であり、制御方法４－２は、露光時間調節方式がＰＤ→ＦＤ転送である場合の制御例である。

図３７は、制御方法４－１のパルスチャートであり、図３８は、制御方法４－２のパルスチャートである。図３６および図３７において、制御方法４－１では、第２転送部３０１、リセット部３０４、および第１転送部２６１３がローカル制御に必須のトランジスタである。画素ブロック２００－１～２００－６の各々では、画素２６０２の第１転送部２６１３のゲート端子に第１転送制御信号φＴＸ１がローカル制御で入力され、第２転送部３０１のゲート端子に第２転送制御信号φＴＸ２がローカル制御で入力され、リセット部３０４のゲート端子にリセット制御信号φＲＳＴがローカル制御で入力されると、光電変換部３００がリセットされ、光電変換部３００で露光が開始される（ＰＤリセット）。

つぎに、画素ブロック２００－１～２００－６では、ＰＤ→ＦＤ転送が行われる。具体的には、たとえば、画素２６０１の第１転送部２６１３のゲート端子に第１転送制御信号φＴＸ１がローカル制御可能な第１転送制御線２６１０で入力されると（ただし、転送のタイミングは、画素部１０１全面でのグローバル動作）、光電変換部３００に蓄積された電荷が保持部２６０３に転送されて保持される（ＰＤ→メモリ転送）。ＰＤリセットがローカル制御で行われたため、露光の開始タイミングが異なる画素ブロック２００－１～２００－６ごとに異なる露光時間に設定される。

そして、画素ブロック２００－１～２００－６では、画素２６０２のリセット部３０４のゲート端子にリセット制御信号φＲＳＴがローカル制御可能なリセット制御線３１３で入力され、第２転送部３０１のゲート端子に第２転送制御信号φＴＸ２がローカル制御可能な第２転送制御線３１１で入力され、選択部３５２のゲート端子に選択信号ＳＥＬがグローバル制御で入力されると、保持部２６０３に蓄積された電荷がＦＤ３０３に転送され、アナログ画素信号として選択部３５２から出力される（ＦＤ読出し）。

図３６および図３８において、制御方法４－２では、第１転送部２６１３がローカル制御に必須のトランジスタである。画素ブロック２００－１～２００－６では、画素２６０２の第１転送部２６１３のゲート端子に第１転送制御信号φＴＸ１がローカル制御可能な第１転送制御線２６１０で入力され（ただし、リセットのタイミングは、画素部１０１全面の行方向で同タイミングのグローバル動作）、第２転送部３０１のゲート端子に第２転送制御信号φＴＸ２がグローバル制御で入力され、リセット部３０４のゲート端子にリセット制御信号φＲＳＴがグローバル制御で入力されると、光電変換部３００がリセットされ、光電変換部３００で露光が開始される（ＰＤリセット）。

つぎに、画素ブロック２００－１～２００－６の各々では、ＰＤ→ＦＤ転送が行われる。具体的には、たとえば、画素２６０１の第１転送部２６１３のゲート端子に第１転送制御信号φＴＸ１がローカル制御で入力されると、光電変換部３００に蓄積された電荷が保持部２６０３に転送されて保持される（ＰＤ→メモリ転送）。ローカル制御であるため、露光の終了タイミングが画素ブロック２００－１～２００－６ごとに異なる。したがって、画素ブロック２００－１～２００－６ごとに異なる露光時間に設定される。

そして、画素ブロック２００－１～２００－６では、画素２６０１のリセット部３０４のゲート端子にリセット制御信号φＲＳＴがグローバル制御で入力され、第２転送部３０１のゲート端子に第２転送制御信号φＴＸ２がグローバル制御で入力され、選択部３５２のゲート端子に選択信号ＳＥＬがグローバル制御で入力されると、保持部２６０３に蓄積された電荷がＦＤ３０３に転送され、アナログ画素信号として選択部３５２から出力される（ＦＤ読出し）。

このように、自律露光制御方式（撮像素子１００Ａまたは撮像素子１００Ｂ）、画素２０１の回路構成（画素２６０１または画素２６０２）、および露光時間調節方式（ＰＤリセットまたはＰＤ→ＦＤ転送）の８通りの組み合わせの各々において、ローリングシャッタ動作による画像の歪みを抑制することができる。

［フレームまたぎ露光］
つぎに、フレームまたぎ露光について説明する。フレームまたぎ露光とは、１フレーム分の露光時間以上の露光時間またはそのような露光時時間に制御する露光である。フレームまたぎ露光を画素ブロック２００単位で実行することで、画素ブロック２００ごとに１フレーム分の露光時間以上の長秒露光が可能なる。フレームまたぎ露光が実行可能な制御方法は、制御方法１－１、２－１、３－１および４－１である。すなわち、露光時間調節がＰＤリセットである制御方法である。

図３９は、フレームまたぎ露光を示す説明図である。図３９では、制御方法１－１の場合におけるフレームまたぎ露光例について説明するが、制御方法２－１、３－１、４－１でも同様である。図３９では、画素ブロック２００－３を制御する制御ブロック４００－３は、フレーム１についてＰＤリセットおよびＰＤ→メモリ転送したあと、特定のＦＤ読出しまたはＦＤ読出しのスキップをしつつ、フレーム２のＰＤリセットを実行しないように制御する。特定のＦＤ読出しとは、第２転送部３０１をＯＦＦのまま、リセット部３０４および選択部３５２をＯＮにする動作である。

制御ブロック４００－３は、フレーム１の１つ前のフレームの露光値が所定のしきい値未満であった場合、フレーム１において、フレームまたぎ露光、すなわち、フレーム２のＰＤリセットを実行しないように制御する。これにより、画素ブロック２００単位でフレームまたぎ露光を実現することができる。

［フリッカ軽減制御］
つぎに、フリッカ軽減制御について説明する。たとえば、車載用途のイメージセンサや、映像用途のカメラでは、イメージセンサのシャッタタイミングとＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）の発光タイミングのズレによるちらつきが発生する。このちらつきがフリッカである。撮像素子１００を用いた撮影環境においてフリッカが発生すると、画素ブロック２００毎に異なる露光時間が設定可能であるため、画素ブロック２００によっては被写体光の一部または全部が受光できない場合がある。

図４０は、フリッカ軽減制御例を示す説明図である。図４０では、制御方法３－１の場合におけるフリッカ軽減制御例について説明するが、制御方法１－１でも同様である。（Ａ）は、フリッカ軽減制御が適用されていない基本動作を示しており、（Ｂ）は、フリッカ軽減制御が適用された動作を示している。

（Ａ）では、画素ブロック２００－２、２００－４、２００－６はＬＥＤ光を受光できていない。これに対し、（Ｂ）では、露光時間がフリッカの周期よりも短く設定される。したがって、どの画素ブロック２００－１～２００－６の露光時間もＬＥＤ光の受光タイミングと重複する。（Ｂ）では、どの画素ブロック２００－１～２００－６の露光時間も細切れになるが、画素ブロック２００－１～２００－６の各々において、合計した露光時間は（Ａ）の露光時間と同じである。このようにして、フリッカが軽減され、画素ブロック２００の受光効率が向上する。なお、（Ａ）と（Ｂ）の動作切替は、ユーザ操作により行われる。また、（Ｂ）フリッカ軽減動作のみが行われる撮像素子１００であってもよい。

［画素グループ単位露光制御］
つぎに、上述した制御方法１－１～４－２における画素グループ単位露光制御について説明する。１画素ブロック２００内に複数色の画素２６００がある場合、画素ブロック２００の露光時間をある色に適正に合わせると、他の色にとっては適正な露光時間でない場合がある。たとえば、ある色で画素信号が飽和すると、当該色の画素２６００で本来ないはずの色づきが発生する。

このため、制御ブロック４００は、制御対象となる画素ブロック２００について、当該画素ブロック２００内で同一色の画素２６００の集合を画素グループとし、画素グループ単位で露光時間を設定可能にする。

図４１は、画素グループ単位露光制御例１を示す説明図である。図４１は、露光時間調節方式がＰＤリセットの場合の制御例であるが、露光時間調節方式がＰＤ→ＦＤ転送であっても適用可能である。

画素ブロック２００は、ベイヤ配列された複数の画素２６００を有する。ここでは、例として、赤色画素２６００の所属先を画素グループＡ、行方向の赤色画素２６００で挟まれた緑色画素２６００の所属先を画素グループＢ、列方向の赤色画素２６００で挟まれた緑色画素２６００の所属先を画素グループＣ、青色画素２６００の所属先を画素グループＤとする。なお、画素グループＢ、Ｃはともに緑色画素２６００であるため、１つの画素グループとしてもよい。

制御ブロック４００は、画素グループＡ～Ｄ各々の露光開始のタイミングで、画素グループＡのＰＤリセット４１００Ａ、画素グループＢのＰＤリセット４１００Ｂ、画素グループＣのＰＤリセット４１００Ｃ、画素グループＤのＰＤリセット４１００Ｄを実行する。

なお、露光時間調節方式がＰＤ→ＦＤ転送の場合は、制御ブロック４００は、画素グループＡ～Ｄ各々の露光終了のタイミングで、画素グループＡのＰＤ→ＦＤ転送、画素グループＢのＰＤ→ＦＤ転送、画素グループＣのＰＤ→ＦＤ転送、画素グループＤのＰＤ→ＦＤ転送を実行する。

図４２は、画素グループ単位露光制御における配線例を示す説明図である。図４２は、露光時間調節方式がＰＤリセットの場合の配線例であるが、露光時間調節方式がＰＤ→ＦＤ転送であっても、適宜接続関係に従って接続される。画素２６００において、「Ｒ」は画素グループＡに属する赤色画素２６００であり、「Ｇａ」は画素グループＢに属する緑色画素２６００であり、「Ｇｂ」は画素グループＣに属する緑色画素２６００であり、「Ｂ」は画素グループＤに属する青色画素２６００である。

なお、図４２においてＴＸ２の末尾の記号Ｒ、Ｇａ、Ｇｂ、Ｂは、その色Ｒ、Ｇａ、Ｇｂ、Ｂの画素２６００に入力される排出制御信号φＰＤＲＳＴを示す。たとえば、ＴＸ２＿Ｇａは、画素グループＢに属する緑色画素２６００（Ｇａ）に入力される排出制御信号φＰＤＲＳＴである。また、ＳＥＬ、ＴＸ１、ＲＳＴの末尾の記号ｉは、選択信号ＳＥＬ、第２転送制御信号φＴＸ２およびリセット制御信号ＲＳＴが入力される画素行の行番号を示す。

制御線４２０１Ｒは、画素グループＡに属する緑色画素２６００（Ｒ）に接続され、赤色画素２６００（Ｒ）に排出制御信号φＰＤＲＳＴ＿Ｒを供給する。制御線４２０１Ｇａは、画素グループＢに属する緑色画素２６００（Ｇａ）に接続され、緑色画素２６００（Ｇａ）に排出制御信号φＰＤＲＳＴ＿Ｇａを供給する。制御線４２０１Ｇｂは、画素グループＣに属する緑色画素２６００（Ｇｂ）に接続され、緑色画素２６００（Ｇｂ）に排出制御信号φＰＤＲＳＴ＿Ｇｂを供給する。制御線４２０１Ｂは、画素グループＤに属する青色画素２６００（Ｂ）に接続され、青色画素２６００（Ｂ）に排出制御信号φＰＤＲＳＴ＿Ｂを供給する。

制御線４２０２は、同一画素行の各画素２６００に接続され、第１転送制御信号φＴＸ１を画素２６００の第１転送部２６１３のゲート端子に供給する。第１転送制御信号φＴＸ１は、画素部１０１全面において同時にグローバル制御される信号である。

制御線４２０３は、同一画素行の各画素２６００に接続され、選択信号ＳＥＬを画素２６００の選択部３５２のゲート端子に供給する。選択信号ＳＥＬは画素行ごとにグローバル制御される信号である。

制御線４２０４は、同一画素行の各画素２６００に接続され、第２転送制御信号φＴＸ２を画素２６００の第２転送部３０１のゲート端子に供給する。第２転送制御信号φＴＸ２は画素行ごとにグローバル制御される信号である。

制御線４２０５は、同一画素行の各画素２６００に接続され、リセット制御信号ＲＳＴを画素２６００のリセット部３０４のゲート端子に供給する。リセット制御信号ＲＳＴは画素行ごとにグローバル制御される信号である。

このように、画素グループ単位露光制御を実行することにより、色ごとに適正な露光時間にすることができ、不適正な露光時間に起因する色づきを抑制することができる。

図４３は、画素グループ単位露光制御例２を示す説明図である。図４１の画素グループ単位露光制御例１では、ＲＧＢのカラーイメージセンサを例に挙げたが、図４３は、白画素のみのモノクロイメージセンサの撮像素子１００における画素グループ単位露光制御例である。白画素とは、カラーフィルタ７０３ではなく透明フィルタが設けられた画素２６００である。

図４３において、白画素のみの画素ブロック２００内の画素２６００のうち、「Ａ」の画素２６００の所属先は、画素グループＡであり、「Ｂ」の画素２６００の所属先は、画素グループＢであり、「Ｃ」の画素２６００の所属先は、画素グループＣであり、「Ｄ」の画素２６００の所属先は、画素グループＤである。

制御ブロック４００は、画素グループＡ～Ｄの各々の露光開始のタイミングで、画素グループＡのＰＤリセット４１００Ａ、画素グループＢのＰＤリセット４１００Ｂ、画素グループＣのＰＤリセット４１００Ｃ、画素グループＤのＰＤリセット４１００Ｄを実行する。これにより、制御ブロック４００は、画素グループＡ～Ｄごとに異なる露光時間を設定することができる。

モノクロイメージセンサにも画素グループ単位露光制御を適用することにより、１画素ブロック２００内に高輝度被写体と低輝度被写体の両方が映り込んだ場合におけるダイナミックレンジの不足を抑制することができる。

図４４および図４５は、画素グループ単位露光制御例３を示す説明図である。図４１の画素グループ単位露光制御例１では、ＲＧＢのカラーイメージセンサを例に挙げたが、図４４および図４５は、画素ブロック２００をいわゆるクワッドベイヤ配列で構成した例である。すなわち、図４４および図４５は、同色の２×２画素の各画素２６００が異なる画素グループに所属する例である。

図４４または図４５の画素ブロック２００では、たとえば、制御ブロック４００は、画素グループＡ、Ｂ、Ｃ、Ｄの順に露光時間を短く設定したり、長く設定したりすることができる。また、特定の画素グループＡのみ、他の画素グループＢ～Ｄの露光時間よりも短く、または、長く設定することもできる。

＜メモリ追加による自律露光制御２＞
つぎに、上述した基本構成における、メモリ追加による自律露光制御２について説明する。メモリ追加による自律露光制御２は、信号線２０２に電荷に対応する電圧を保持するメモリを設けて画素ブロック２００ごとにグルーバルシャッタを実現し、アナログ画素信号の読出しに起因して生じる画像の歪みを抑制する例であり、図４６～図５０を用いて説明する。

図４６は、メモリ追加による自律露光制御２の回路構成例１を示す回路図である。図４６において、画素２０１は、排出部３０２が設けられていない回路構成である。信号線２０２は、第１半導体基板１１０の接合パッド７１４ａと、第２半導体基板１２０の接合パッド７１４ｂと、が接合された接合部６１０を介して、第１半導体基板１１０から第２半導体基板１２０に配線されている。信号線２０２は、第２半導体基板１２０において第１信号線４６２１と第２信号線４６２２とに分岐されており、読出し回路４６１０に接続されている。

接合部６１０と読出し回路４６１０との間において、第１信号線４６２１には、第１スイッチ４６０１と第１メモリ４６１１とが直列に接続されている。同様に、接合部６１０と読出し回路４６１０との間において、第２信号線４６２２には、第２スイッチ４６０２と第２メモリ４６１２とが直列に接続されている。

第１スイッチ４６０１は、ダーク信号を第１メモリ４６１１に出力制御する。ダーク信号とは、ＦＤ読出し前においてＦＤ３０３に残存する電荷に関する電圧信号である。第１スイッチ４６０１のゲート端子に第１切替制御信号ｓｗ＿ｄが入力されると、第１スイッチ４６０１は、ダーク信号を第１メモリ４６１１に出力し、第１スイッチ４６０１のゲート端子に第１切替制御信号ｓｗ＿ｄが入力されていないときは、第１スイッチ４６０１は、ダーク信号を第１メモリ４６１１に出力されない。第１メモリ４６１１は、読出し回路４６１０に接続され、ダーク信号を保持するメモリである。

第２スイッチ４６０２は、ダーク信号の出力後にＦＤ３０３に蓄積された電荷に関する電圧信号（以下、ＦＤ電圧信号）を第２メモリ４６１２に出力制御する。第２スイッチ４６０２のゲート端子に第２切替制御信号ｓｗ＿ｓが入力されると、第２スイッチ４６０２は、ダーク信号を第２メモリ４６１２に出力し、第２スイッチ４６０２のゲート端子に第２切替制御信号ｓｗ＿ｓが入力されていないときは、第２スイッチ４６０２は、ＦＤ電圧信号を第２メモリ４６１２に出力されない。第２メモリ４６１２は、読出し回路４６１０に接続され、ＦＤ電圧信号を保持するメモリである。

読出し回路４６１０は、たとえば、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）回路であり、第２メモリ４６１２からのＦＤ電圧信号と第１メモリ４６１１からのダーク信号との差分を読み出して、アナログ画素信号として、信号変換部４２２に出力する。

図４７は、図４６に示した回路構成例１における画素ブロック２００単位での自律露光制御の動作例を示す説明図であり、図４８は、図４６に示した回路構成例１における画素ブロック２００単位での自律露光制御の動作例を示すパルスチャートである。図４７および図４８中、画素ブロック２００－１～２００－４の各々でＰＤリセットが第２転送制御信号φＴＸ２およびリセット制御信号ＲＳＴによりローカル制御で実行され、ダーク信号およびＦＤ電圧信号のメモリ転送が第２転送制御信号φＴＸ２およびリセット制御信号ＲＳＴによりグローバル制御で実行されたとする。

このメモリ転送では、画素部１０１全面一括制御により、第１スイッチ４６０１は、第１切替制御信号ｓｗ＿ｄの入力によりダーク信号を第１メモリ４６１１に出力し、第２スイッチ４６０２は、第２切替制御信号ｓｗ＿ｓの入力によりＦＤ電圧信号を第２メモリ４６１２に出力する。これにより、第１メモリ４６１１にはダーク信号が保持され、第２メモリ４６１２にはＦＤ電圧信号が保持される。

また、メモリ読出し期間では、各画素ブロック２００－１～２００－４では、グローバル制御で信号読出しが実行される。具体的には、たとえば、画素ブロック２００－１～２００－４の各々において、画素行ごとにダーク信号が第１メモリ４６１１からローリング読み出しされ、その後、ＦＤ電圧信号が第２メモリ４６１２からローリング読み出しされる。

このように、ダーク信号を第１メモリ４６１１で保持し、ＦＤ電圧信号を第２メモリ４６１２で保持することにより、画素ブロック２００内の全画素２０１についてローカル制御により同一タイミングでＰＤリセットが可能になる。したがって、ダーク信号およびＦＤ電圧信号のグローバル転送が可能になり、画素ブロック２００毎のローリング読出しに伴う歪みが解消する。

図４９は、メモリ追加による自律露光制御２の回路構成例２を示す回路図である。図４９において、画素２０１は、排出部３０２が設けられた回路構成である。

図５０は、図４９に示した回路構成例２における画素ブロック２００単位での自律露光制御の動作例を示すパルスチャートである。回路構成例２における画素ブロック２００単位での自律露光制御の動作例については、図４７と同一であるため省略する。

図４７および図５０において、画素ブロック２００－１～２００－４の各々でＰＤリセットが排出制御信号φＰＤＲＳＴによりローカル制御で実行され、ダーク信号およびＦＤ電圧信号のメモリ転送が第２転送制御信号φＴＸ２およびリセット制御信号ＲＳＴによりグローバル制御で実行されたとする。このメモリ転送では、画素部１０１全面一括制御により、第１スイッチ４６０１は、第１切替制御信号ｓｗ＿ｄの入力によりダーク信号を第１メモリ４６１１に出力し、第２スイッチ４６０２は、第２切替制御信号ｓｗ＿ｓの入力によりＦＤ電圧信号を第２メモリ４６１２に出力する。これにより、第１メモリ４６１１にはダーク信号が保持され、第２メモリ４６１２にはＦＤ電圧信号が保持される。

また、メモリ読出し期間では、各画素ブロック２００－１～２００－４では、グローバル制御で信号読出しが実行される。具体的には、たとえば、画素ブロック２００－１～２００－４の各々において、画素行ごとにダーク信号が第１メモリ４６１１からローリング読み出しされ、その後、ＦＤ電圧信号が第２メモリ４６１２からローリング読み出しされる。

このように、ダーク信号を第１メモリ４６１１で保持し、ＦＤ電圧信号を第２メモリ４６１２で保持することにより、画素ブロック２００内の全画素２０１についてローカル制御により同一タイミングでＰＤリセットが可能になる。したがって、ダーク信号およびＦＤ電圧信号のグローバル転送が可能になり、画素ブロック２００毎のローリング読出しに伴う歪みが解消する。また、回路構成例２の場合、排出制御信号φＰＤＲＳＴのみでローカル制御が可能になるため、ローカル制御の簡易化を図ることができる。

なお、図４６～図５０に示したメモリ追加による自律露光制御２において、信号変換部４２２および信号出力部４２３は、第２半導体基板１２０ではなく、第３半導体基板１３０に配置されてもよい。

図５１は、実施例に係る撮像装置５１００の構成例を示すブロック図である。撮像装置５１００は、撮像素子１００と、システム制御部５１０１と、駆動部５１０２と、測光部５１０３と、ワークメモリ５１０４と、記録部５１０５と、表示部５１０６と、操作部５１０８と、駆動部５１１４と、撮影レンズ５１２０とを備える。

撮影レンズ５１２０は、光軸ＯＡに沿って入射する被写体光束を撮像素子１００へと導く。撮影レンズ５１２０は、複数の光学レンズ群から構成され、シーンからの被写体光束をその焦点面近傍に結像させる。撮影レンズ５１２０は、撮像装置５１００に対して着脱できる交換式レンズであってもよい。なお、図５１では瞳近傍に配置された仮想的な１枚のレンズで当該撮影レンズ５１２０を代表して表している。

駆動部５１１４は、撮影レンズ５１２０を駆動する。たとえば、駆動部５１１４は、撮影レンズ５１２０の光学レンズ群を移動させて合焦位置を変更する。また、駆動部５１１４は、撮影レンズ５１２０内の虹彩絞りを駆動して撮像素子１００に入射する被写体光束の光量を制御してよい。

駆動部５１０２は、システム制御部５１０１からの指示に従って撮像素子１００のタイミング制御、領域制御等の電荷蓄積制御を実行する制御回路を有する。また、操作部５１０８は、レリーズボタン等により撮像者からの指示を受け付ける。

撮像素子１００は、画素信号をシステム制御部５１０１の画像処理部５１１１へ引き渡す。画像処理部５１１１は、ワークメモリ５１０４をワークスペースとして種々の画像処理を施した画像データを生成する。たとえば、ＪＰＥＧファイル形式の画像データを生成する場合は、ベイヤ配列で得られた信号からカラー映像信号を生成した後に圧縮処理を実行する。生成された画像データは、記録部５１０５に記録されるとともに、表示信号に変換されて予め設定された時間の間、表示部５１０６に表示される。

測光部５１０３は、画像データを生成する一連の撮影シーケンスに先立ち、シーンの輝度分布を検出する。測光部５１０３は、たとえば１００万画素程度のＡＥセンサを含む。システム制御部５１０１の演算部５１１２は、測光部５１０３の出力を受けてシーンの領域ごとの輝度を算出する。

演算部５１１２は、算出した輝度分布に従ってシャッタ速度、絞り値、ＩＳＯ感度を決定する。測光部５１０３は撮像素子１００で兼用してもよい。なお、演算部５１１２は、撮像装置５１００を動作させるための各種演算も実行する。駆動部５１０２は、一部または全部が撮像素子１００に搭載されてよい。システム制御部５１０１の一部が撮像素子１００に搭載されてもよい。

なお、本発明は上記の内容に限定されるものではなく、これらを任意に組み合わせたものであってもよい。また、本発明の技術的思想の範囲で考えられるその他の態様も本発明の範囲に含まれる。

１００、１００Ａ、１００Ｂ 撮像素子、１０１ 画素部、１０２ 制御回路部、１０３ データ処理部、１１０ 第１半導体基板、１２０ 第２半導体基板、１２１ 周辺回路部、１３０ 第３半導体基板、２００ 画素ブロック、２０１ 画素、２０２ 信号線、２１０ 画素群、３００ 光電変換部、３０１ 転送部、３０２ 排出部、３０４ リセット部、３０５ 画素出力部、３０６ 負荷電流源、３１０ 読出部、３５１ 増幅部、３５２ 選択部、４００、４００Ａ、４００Ｂ 制御ブロック、４０１ 画素制御部、４０２ 信号転送部、４１１ 自律露光処理部、４１２ 露光制御部、４１３ 画素駆動部、４２１ 信号入力部、４２２ 信号処理部、４２３ 信号出力部

Claims (25)

1. 光を電荷に変換する第１光電変換部と、光を電荷に変換する光電変換部であって行方向において前記第１光電変換部と並んで配置される第２光電変換部と、前記第１光電変換部で変換された電荷を転送する第１転送部と、前記第２光電変換部で変換された電荷を転送する第２転送部と、前記第１転送部により前記第１光電変換部から転送された電荷を保持する第１保持部と、前記第２転送部により前記第２光電変換部から転送された電荷を保持する第２保持部と、前記第１保持部で保持された電荷が転送される第１蓄積部と、前記第２保持部で保持された電荷が転送される第２蓄積部と、前記第１保持部から前記第１蓄積部に転送された電荷に基づく第１信号を第１信号線に出力する出力部であって前記第１信号線と電気的に接続される第１選択部を有する第１出力部と、前記第２保持部から前記第２蓄積部に転送された電荷に基づく第２信号を第２信号線に出力する出力部であって前記第２信号線と電気的に接続される第２選択部を有する第２出力部とを含む画素部を有する第１半導体基板と、
   前記第１半導体基板と積層された半導体基板であって、前記第１転送部を制御するための第１転送制御信号を出力する第１制御ブロックと、前記第２転送部を制御するための第２転送制御信号を出力する第２制御ブロックとを含む第１回路部と、前記第１回路部の外側に配置され、前記第１選択部と前記第２選択部とを制御するための選択制御信号を出力する第２回路部とを有する第２半導体基板と、を備え、
   前記第１転送部は、前記第１転送制御信号が出力される第１転送制御線と電気的に接続され、
   前記第２転送部は、前記第２転送制御信号が出力される第２転送制御線と電気的に接続され、
   前記第１選択部と前記第２選択部とは、前記選択制御信号が出力される選択制御線と電気的に接続される、
   撮像素子。
2. 請求項１に記載の撮像素子において、
   前記第１回路部は、前記第１半導体基板と前記第２半導体基板とが積層される積層方向において前記画素部と対向する位置に配置される、
   撮像素子。
3. 請求項１または請求項２に記載の撮像素子において、
   前記画素部は、前記第１保持部で保持された電荷を前記第１蓄積部に転送する第３転送部と、前記第２保持部で保持された電荷を前記第２蓄積部に転送する第４転送部とを有し、
   前記第１制御ブロックは、前記第３転送部を制御するための第３転送制御信号を出力し、
   前記第２制御ブロックは、前記第４転送部を制御するための第４転送制御信号を出力し、
   前記第３転送部は、前記第３転送制御信号が出力される第３転送制御線と電気的に接続され、
   前記第４転送部は、前記第４転送制御信号が出力される第４転送制御線と電気的に接続される、
   撮像素子。
4. 請求項１または請求項２に記載の撮像素子において、
   前記画素部は、前記第１蓄積部の電荷を排出する第１リセット部と、前記第２蓄積部の電荷を排出する第２リセット部とを含み、
   前記第１制御ブロックは、前記第１リセット部を制御するための第１リセット制御信号を出力し、
   前記第２制御ブロックは、前記第２リセット部を制御するための第２リセット制御信号を出力し、
   前記第１リセット部は、前記第１リセット制御信号が出力される第１リセット制御線と電気的に接続され、
   前記第２リセット部は、前記第２リセット制御信号が出力される第２リセット制御線と電気的に接続される、
   撮像素子。
5. 請求項１または請求項２に記載の撮像素子において、
   前記画素部は、前記第１保持部で保持された電荷を前記第１蓄積部に転送する第３転送部と、前記第２保持部で保持された電荷を前記第２蓄積部に転送する第４転送部とを有し、
   前記第２回路部は、前記第３転送部と前記第４転送部とを制御するための第３転送制御信号を出力し、
   前記第３転送部と前記第４転送部とは、前記第３転送制御信号が出力される第３転送制御線と電気的に接続される、
   撮像素子。
6. 請求項５に記載の撮像素子において、
   前記画素部は、前記第１蓄積部の電荷を排出する第１リセット部と、前記第２蓄積部の電荷を排出する第２リセット部とを含み、
   前記第２回路部は、前記第１リセット部と前記第２リセット部とを制御するためのリセット制御信号を出力し、
   前記第１リセット部と前記第２リセット部とは、前記リセット制御信号が出力されるリセット制御線と電気的に接続される、
   撮像素子。
7. 請求項１または請求項２に記載の撮像素子において、
   前記画素部は、前記第１蓄積部の電荷を排出する第１リセット部と、前記第２蓄積部の電荷を排出する第２リセット部とを含み、
   前記第２回路部は、前記第１リセット部と前記第２リセット部とを制御するためのリセット制御信号を出力し、
   前記第１リセット部と前記第２リセット部とは、前記リセット制御信号が出力されるリセット制御線と電気的に接続される、
   撮像素子。
8. 請求項１または請求項２に記載の撮像素子において、
   前記画素部は、前記第１光電変換部の電荷を排出するための第１排出部と、前記第２光電変換部の電荷を排出するための第２排出部とを含み、
   前記第１制御ブロックは、前記第１排出部を制御するための第１排出制御信号を出力し、
   前記第２制御ブロックは、前記第２排出部を制御するための第２排出制御信号を出力し、
   前記第１排出部は、前記第１排出制御信号が出力される第１排出制御線と電気的に接続され、
   前記第２排出部は、前記第２排出制御信号が出力される第２排出制御線と電気的に接続される、
   撮像素子。
9. 請求項８に記載の撮像素子において、
   前記画素部は、前記第１保持部で保持された電荷を前記第１蓄積部に転送する第３転送部と、前記第２保持部で保持された電荷を前記第２蓄積部に転送する第４転送部とを有し、
   前記第２回路部は、前記第３転送部と前記第４転送部とを制御するための第３転送制御信号を出力し、
   前記第３転送部と前記第４転送部とは、前記第３転送制御信号が出力される第３転送制御線と電気的に接続される、
   撮像素子。
10. 請求項８に記載の撮像素子において、
    前記画素部は、前記第１蓄積部の電荷を排出する第１リセット部と、前記第２蓄積部の電荷を排出する第２リセット部とを含み、
    前記第２回路部は、前記第１リセット部と前記第２リセット部とを制御するためのリセット制御信号を出力し、
    前記第１リセット部と前記第２リセット部とは、前記リセット制御信号が出力されるリセット制御線と電気的に接続される、
    撮像素子。
11. 請求項１または請求項２に記載の撮像素子において、
    前記第１出力部は、前記第１蓄積部と電気的に接続され、前記第１信号を出力する第１増幅部を有し、
    前記第２出力部は、前記第２蓄積部と電気的に接続され、前記第２信号を出力する第２増幅部を有する、
    撮像素子。
12. 請求項１または請求項２に記載の撮像素子において、
    前記第１制御ブロックは、前記第１信号線に出力された前記第１信号に信号処理を行い、
    前記第２制御ブロックは、前記第２信号線に出力された前記第２信号に信号処理を行う、
    撮像素子。
13. 請求項１２に記載の撮像素子において、
    前記第１制御ブロックは、前記第１信号線に出力された前記第１信号を第１デジタル信号に変換し、
    前記第２制御ブロックは、前記第２信号線に出力された前記第２信号を第２デジタル信号に変換する、
    撮像素子。
14. 請求項１３に記載の撮像素子において、
    前記第１半導体基板と積層された半導体基板であって、前記第１デジタル信号と前記第２デジタル信号とのうち、少なくとも一方のデジタル信号を用いてデータ処理を行うデータ処理部を有する第３半導体基板と、
    を備える撮像素子。
15. 請求項１４に記載の撮像素子において、
    前記データ処理部は、前記第１デジタル信号と前記第２デジタル信号とのうち、少なくとも一方のデジタル信号を用いて加算処理を行う、
    撮像素子。
16. 請求項１４に記載の撮像素子において、
    前記データ処理部は、前記第１デジタル信号と前記第２デジタル信号とのうち、少なくとも一方のデジタル信号を用いて画像処理を行う、
    撮像素子。
17. 請求項１または請求項２に記載の撮像素子において、
    前記第２半導体基板は、前記第１信号線に出力された前記第１信号に信号処理を行う第１信号処理部と、前記第２信号線に出力された前記第２信号に信号処理を行う第２信号処理部とを有する、
    撮像素子。
18. 請求項１７に記載の撮像素子において、
    前記第１信号処理部は、前記第２半導体基板において前記第１回路部の外側に配置され、
    前記第２信号処理部は、前記第２半導体基板において前記第１回路部の外側に配置される、
    撮像素子。
19. 請求項１７に記載の撮像素子において、
    前記第１信号処理部は、前記第１信号線に出力された前記第１信号を第１デジタル信号に変換し、
    前記第２信号処理部は、前記第２信号線に出力された前記第２信号を第２デジタル信号に変換する、
    撮像素子。
20. 請求項１９に記載の撮像素子において、
    前記第１半導体基板と積層された半導体基板であって、前記第１デジタル信号と前記第２デジタル信号とのうち、少なくとも一方のデジタル信号を用いてデータ処理を行うデータ処理部を有する第３半導体基板と、
    を備える撮像素子。
21. 請求項２０に記載の撮像素子において、
    前記データ処理部は、前記第１デジタル信号と前記第２デジタル信号とのうち、少なくとも一方のデジタル信号を用いて加算処理を行う、
    撮像素子。
22. 請求項２０に記載の撮像素子において、
    前記データ処理部は、前記第１デジタル信号と前記第２デジタル信号とのうち、少なくとも一方のデジタル信号を用いて画像処理を行う、
    撮像素子。
23. 請求項１または請求項２に記載の撮像素子を備える撮像装置。
24. 請求項２３に記載の撮像装置において、
    前記撮像素子と電気的に接続され、画像データを生成する画像処理部と、
    を備える撮像装置。
25. 請求項２３に記載の撮像装置において、
    前記撮像素子に光を射出する光学系を備える撮像装置。