JP7809728B2 - 分割読み出しポートラッチアレイビットセル - Google Patents

Description

（関連技術の説明）
一般に、様々な半導体チップは、メモリに結合された少なくとも１つの処理ユニットを含む。処理ユニットは、命令及びデータをフェッチし、命令を復号し、命令を実行し、結果を記憶することによって、命令（又はコマンド）を処理する。処理ユニットは、命令をフェッチし、データをフェッチし、計算の結果を記憶するために、メモリアクセス要求をメモリに送信する。処理ユニットの例は、中央処理ユニット（central processing unit、ＣＰＵ）、特定用途向け集積回路（application specific integrated circuit、ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（field programmable gate array、ＦＰＧＡ）、マルチメディアエンジン、グラフィックス処理ユニット（graphics processing unit、ＧＰＵ）及びディジタル信号プロセッサ（digital signa processor、ＤＳＰ）等の高度な並列マイクロアーキテクチャを備える処理ユニットである。いくつかの設計では、処理ユニット及びメモリは、システムオンチップ（system-on-a-chip、ＳＯＣ）等の同じダイ上にあるが、他の設計では、処理ユニット及びメモリは、マルチチップモジュール（multi-chip-module、ＭＣＭ）等の同じパッケージ内の異なるダイ上にあるか、又は、システムインパッケージ（system in a package、ＳｉＰ）内にある。メモリとしては、スタティックランダムアクセスメモリ（static random access memory、ＳＲＡＭ）が一般的に使用される。ＳＲＡＭは、多くのメモリビットセルのアレイと、アレイに記憶された値にアクセスするために使用される周囲の回路と、を含む。

ダイ又はパッケージは、処理ユニット及びメモリに加えて、他のユニット又は構成要素を含み得る。個々の構成要素の寸法は、構成要素の全てを同じダイ又は同じパッケージ上に配置するために制限を有する。ＳＲＡＭ等のいくつかのタイプのメモリについては、効率的な配置のために寸法が限界を超えることがある。高さ及び／又は幅等のメモリの寸法は、他の構成要素の配置を妨げるほど十分に大きい場合がある。場合によっては、他の構成要素が同じダイ又は同じパッケージ内に収まらないことさえあり得る。その結果、著しい再設計なしでは、チップが動作不能になる可能性がある。

上記を鑑みて、メモリアクセスの効率的なフロアプランニング、電力及び性能トレードオフを提供するための効率的な方法及び装置が望まれる。

非対称読み出しアクセス回路及び分割読み出しポートを含むメモリビットセルの一般化された図である。 非対称読み出しアクセス回路及び分割読み出しポートを利用する隣接するメモリビットセルの一実施形態の一般化された図である。 非対称読み出しアクセス回路及び分割読み出しポートを利用する隣接するメモリビットセルの半導体レイアウトの一実施形態の一般化された図である。 非対称読み出しアクセス回路及び分割読み出しポートを利用する隣接するメモリビットセルの半導体レイアウトの別の実施形態の一般化された図である。 非対称読み出しアクセス回路及び分割読み出しポートを有するメモリビットセルを利用するメモリのプリチャージ回路の一実施形態の一般化された図である。 非対称読み出しアクセス回路及び分割読み出しポートを有するメモリビットセルを利用するメモリバンクの実施形態のブロック図である。 非対称読み出しアクセス回路及び分割読み出しポートを含むメモリビットセルに記憶されたデータに効率的にアクセスするための方法の一実施形態の一般化された図である。 非対称読み出しアクセス回路及び分割読み出しポートを利用する隣接するメモリビットセルの半導体レイアウトを効率的に生成するための方法の一実施形態の一般化された図である。

本発明は、様々な変更及び代替形態の余地があるが、具体的な実施形態が例として図面に示されており、本明細書で詳細に説明される。しかしながら、図面及びその詳細な説明は、開示された特定の形態に本発明を限定することを意図するものではなく、逆に、本発明は、添付の特許請求の範囲によって定義される本発明の範囲に含まれる全ての変更、均等物及び代替物を包含するものであることを理解されたい。

以下の説明では、本発明の十分な理解を提供するために、多数の具体的な詳細が記載されている。しかしながら、当業者は、これらの具体的な詳細なしに本発明が実施され得ることを認識すべきである。いくつかの例では、本発明を不明瞭にすることを避けるために、周知の回路、構造及び技術が詳細に示されていない。更に、説明の簡略化及び明確化のために、図に示される要素は必ずしも縮尺どおりに描画されていないことが理解されよう。例えば、いくつかの要素の寸法は、他の要素に対して誇張されている。

メモリアクセスの効率的なフロアプランニング、電力及び性能トレードオフを提供するための装置及び方法が企図される。メモリアレイ（又はアレイ）は、複数の行（ロウ）及び複数の列（カラム）として配列されたメモリビットセルを利用する。これらの複数のメモリビットセルの少なくとも一部は、分割読み出しポート（split read port）を利用する。アレイは、対応する複数の読み出しビット線を有するメモリビットセル（又はビットセル）の複数の行を含む。いくつかの実施形態では、ビットセルの複数の行は、アレイの行の総数である。他の実施形態では、ビットセルの複数の行は、アレイの複数のバンクのうち特定のメモリバンク内のいくつかの行である。対応する複数の読み出しビット線は、ビットセルの複数の行に記憶される要求されたデータを同時に提供することができる。例えば、対応する複数の読み出しビット線は、特定のクロックサイクルにおける複数の読み出し動作の実行中に、要求されたデータを同時に提供する。ビットセルの複数の行は、複数の分割読み出しポートを含む。本明細書で使用される場合、「分割読み出しポート」は、対応する複数の読み出しビット線のうち特定の読み出しビット線を指し、特定の読み出しビット線は、メモリビットセルの総数よりも少ない数のメモリビットセルへのアクセスを提供する。

一例では、ビットセルの複数の行は、第１の部分及び第２の部分を含む。いくつかの実施形態では、第１の部分は、ビットセルの複数の行のうち奇数番号の行を含み、第２の部分は、複数の行のうち偶数番号の行を含む。別の実施形態では、第１の部分は、偶数番号の行を含み、第２の部分は、奇数番号の行を含む。第１の部分は、第１の部分のビットセルに記憶されたデータの第１の読み出しビット線へのアクセスを提供するが、第２の読み出しビット線へのアクセスを提供しない。第２の部分は、第２の部分のビットセルに記憶されたデータの第２の読み出しビット線へのアクセスを提供するが、第１の読み出しビット線へのアクセスを提供しない。列内の隣接するメモリビットセルは、第１の部分からの第１のビットセル及び第２の部分からの第２のビットセルを含む。第１のビットセル及び第２のビットセルの各々は、非対称読み出しアクセス回路を使用する。本明細書で使用される場合、「非対称回路」は、ｎ型トランジスタの数とは異なる数のｐ型トランジスタを含む回路を指す。対照的に、対称読み出しアクセス回路は、ｎ型トランジスタの数に等しい数のｐ型トランジスタを含む。第１のビットセル及び第２のビットセルにおいて非対称読み出しアクセス回路を使用することによって、隣接するビットセルは、フロアプランニングにおける隣接するビットセルの配置のために使用されるオンダイ面積を低減する。分割読み出しポート及び非対称読み出しアクセス回路の更なる詳細は、ビットセルの後の説明において提供される。隣接するビットセルの半導体レイアウト（又はレイアウト）は、ビットセル当たりのコンタクトゲートピッチ（contacted gate pitch、ＣＰＰ）数を最小限に抑えるために、分割読み出しポートの回路接続性を利用する。隣接するメモリビットセルの回路及びレイアウトの両方の更なる説明は、以下の説明において提供される。

図１を参照すると、非対称読み出しアクセス回路及び分割読み出しポートを含むメモリビットセル１００の一実施形態の一般化されたブロック図が示されている。示された実施形態では、ラッチ素子によるデータ記憶は、メモリビットセル１００によって提供される。例えば、デバイス１０２～１１２は、インバータ及びトライステートインバータのバックツーバック構成を使用してデータ記憶を提供する。インバータは、デバイス１０２～１０４用いて実装される。トライステートインバータは、デバイス１０６～１１２用いて実装される。デバイス１５０及び１５２は、メモリビットセル１００のための単一の非対称読み出しアクセス回路１８０を提供する。メモリビットセル１００は、スタティックＲＡＭ（ＳＲＡＭ）の一実施形態である。他の実施形態では、様々なタイプのＲＡＭセルのうち別のＲＡＭセルが使用される。この「メモリビットセル」は、「メモリビットセル」、「ＳＲＡＭビットセル」及び「ビットセル」と称されることもある。様々な実施形態では、メモリビットセル１００は、何度もコピーされ、メモリアレイの特定の行及び特定の列に配列されるが、アレイの各行及び各列にではない。また、アレイは、行デコーダ、列デコーダ、センス増幅器、プリチャージ回路、並びに、読み出しアクセスデータ及び書き込みアクセスデータを記憶するためのラッチ又はフリップフロップ回路等のシーケンシャル要素のうち１つ以上等の外部回路（図示せず）を含む。

いくつかの実施形態では、メモリビットセル１００（又はビットセル１００）を使用するアレイは、アレイの列に沿ってルーティングされる読み出しビット線及び書き込みビット線と、アレイの行に沿ってルーティングされる読み出しワード線及び書き込みワード線と、を含む。この向きを使用して、列は、書き込みビット線１６４並びに読み出しビット線偶数（read bit line even、ＲＢＬＥ）１７６及び読み出しビット線奇数（read bit line odd、ＲＢＬＯ）１７８の経路に沿って、ビットセル１００内で水平に整列される。この向きを使用して、行は、読み出しワード線ＲＷＬ１７０並びに書き込みワード線ＷＷＬ１６０及びＷＷＬＸ１６２の経路に沿ってビットセル１００内で垂直に整列される。以下の説明ではこの向きを使用するが、他の実施形態では、向きは、ビット線がアレイの行に沿ってルーティングされ、ワード線がアレイの列に沿ってルーティングされることで回転される。様々な実施形態では、読み出しビット線ＲＢＬＥ１７６は、アレイの偶数番号の行に接続される一方で、奇数番号の行から切断され、読み出しビット線ＲＢＬＯ１７８は、アレイの奇数番号の行に接続される一方で、偶数番号の行から切断される。したがって、読み出しビット線ＲＢＬＥ１７６は、ターゲットとされる偶数番号の行に記憶された要求されたデータを提供するために使用され、読み出しビット線ＲＢＬＯ１７８は、ターゲットとされる奇数番号の行に記憶された要求されたデータを提供するために使用される。

メモリビットセル１００は、書き込みビット線ＷＢＬ１６４を、同じ列内の隣接するメモリビットセルを含む他のメモリビットセルと共有する。一例では、ビットセル１００は、アレイの行９に記憶されたデータワードのビット［４］である。同じアレイの行１０に記憶された別のデータワードのビット［４］である隣接するビットセル（図示せず）は、書き込みビット線ＷＢＬ１６４をビットセル１００と共有する。ビットセル１００は、この例では行９等の奇数番号の行で使用されるので、ビットセル１００は、読み出しビット線ＲＢＬＯ１７８に接続される。しかしながら、この例では、行９内のビットセル１００は、ターゲットとされる偶数番号の行に記憶された要求されたデータを提供するために使用される読み出しビット線ＲＢＬＥ１７６に接続されていない。ビットセル１００は、読み出しビット線ＲＢＬＯ１７８を、同じ列（アレイの全ての行におけるビット［４］の同じ列）内の行１０における隣接するビットセル（図示せず）と共有しない。換言すれば、同じ列の行１０におけるこの隣接するビットセル（図示せず）は、読み出しビット線ＲＢＬＯ１７８に接続されていない。同様に、同じアレイの行８等の別の偶数番号の行に記憶された別のデータワードのビット［４］である隣接するビットセル（図示せず）は、読み出しビット線ＲＢＬＯ１７８をビットセル１００と共有しない。同じ列の行８におけるこの隣接するビットセルは、読み出しビット線ＲＢＬＯ１７８に接続されていない。むしろ、アレイの行８及び１０等の偶数番号の行に記憶される他のデータワードのビット［４］を実装するために使用されるこれらのビットセル（図示せず）は、読み出しビット線ＲＢＬＥ１７６を共有し、これは、この例では、ターゲットとされる奇数番号の行に記憶される要求されたデータを提供するために使用されるメモリビットセル１００の何れのデバイスにも接続されない。したがって、メモリビットセル１００を使用するアレイは、分割読み出しビットセルトポロジをサポートする。先に説明したように、「分割読み出しポート」は、ビットセルの複数の行に対応する複数の読み出しビット線のうち特定の読み出しビット線を指し、特定の読み出しビット線は、複数の行内のビットセルの総数よりも少ない数のビットセルへのアクセスを提供する。示されるように、第１の分割読み出しポートは、読み出しビット線ＲＢＬＯ１７８を用いて実装され、第２の分割読み出しポートは、読み出しビット線ＲＢＬＥ１７６を用いて実装される。

様々な実施形態では、メモリビットセル１００のデバイスは、トランジスタである。いくつかの実施形態では、トランジスタは、プレーナ金属酸化物半導体（metal oxide semiconductor、ＭＯＳ）電界効果トランジスタ（field effect transistor、ＦＥＴ）である。他の実施形態では、メモリビットセル１００におけるデバイス（又はトランジスタ）は、非プレーナトランジスタである。非プレーナトランジスタは、短チャネル効果を低減するために半導体加工において最近開発されたものである。トライゲートトランジスタ、フィン電界効果トランジスタ（ＦＥＴ）及びゲートオールアラウンド（gate all around、ＧＡＡ）トランジスタは、非プレーナトランジスタの例である。先に説明したように、ビットセル１００は、非対称読み出しアクセス回路１８０を含む。先に説明したように、「非対称」は、ｎ型トランジスタの数とは異なる数のｐ型トランジスタを含む回路を指す。示されるように、非対称読み出しアクセス回路１８０は、直列スタックトポロジで接続された２つのｎ型トランジスタ１５０及び１５２と、ゼロ個のｐ型トランジスタと、を含む。したがって、非対称読み出しアクセス回路１８０によって利用されるｐ型トランジスタの数（例えば、０）は、非対称読み出しアクセス回路１８０によって利用されるｎ型トランジスタの数（例えば、２）と異なる。

メモリビットセル１００のデータ記憶ノードＤ１３０が論理ハイレベルを有する場合に、ｎ型トランジスタ１０４はイネーブルされ、ｐ型トランジスタ１０２はディセーブルされる。本明細書で使用される場合、ブール論理ハイレベルは、論理ハイレベルとも称される。同様に、ブール論理ローレベルは、論理ローレベルとも称される。様々な実施形態では、論理ハイレベルは電源基準レベルに等しく、論理ローレベルは接地基準レベルに等しい。本明細書で使用されるように、回路ノード又はラインは、ノード又はラインが、電圧レベルを受信するトランジスタをイネーブルする電圧レベルを記憶する場合、又は、電圧レベルが、動作がイネーブルされていることを示す場合に、「アサート」される。例えば、ｎ型トランジスタは、ｎ型トランジスタが、そのソース端子上の電圧レベルを少なくとも閾値電圧上回る正の非ゼロ電圧レベルをそのゲート端子上で受信する場合に、イネーブルされる。

本明細書で使用されるように、回路ノード又はラインは、ノード又はラインが、電圧レベルを受信するトランジスタをディセーブルする電圧レベルを記憶する場合に、「ネゲート」される。ｎ型トランジスタは、ｎ型トランジスタがそのソース端子の電圧レベルを閾値電圧下回る電圧レベルをそのゲート端子上で受信する場合に、ディセーブルされる。同様に、ｐ型トランジスタは、ｐ型トランジスタがそのソース端子上の電圧レベルを下回る少なくとも閾値電圧である電圧レベルをそのゲート端子上で受信する場合に、イネーブルされる。ｐ型トランジスタは、ｐ型トランジスタがそのソース端子の電圧レベルを上回る少なくとも閾値電圧である電圧レベルをそのゲート端子上で受信する場合に、ネゲートされる。加えて、対応する制御信号がアサート又はネゲートされることに基づいて、動作がイネーブル及びディセーブルされる。一例では、書き込み動作は、書き込みワード線がアサートされる場合、又は、書き込みワード線が、書き込み動作が行われていることを示す電圧レベルを有する場合に、イネーブルされる。書き込み動作は、書き込みワード線がネゲートされる場合、又は、書き込みワード線が、書き込み動作が行われていないことを示す電圧レベルを有する場合に、ディセーブルされる。いくつかの実施形態では、書き込みワード線は、書き込みワード線が論理ハイレベルを有する場合にアサートされ、書き込みワード線は、書き込みワード線が論理ローレベルを有する場合にネゲートされる。

イネーブルされたｎ型トランジスタ１０４は、ノードＤＸ１３２を放電し、これは、ｐ型トランジスタ１１０をイネーブルし、ｎ型トランジスタ１０８をディセーブルする。本明細書で使用される場合、「ｎ型トランジスタ」は、「ｎ型デバイス」、「ｎ型ＭＯＳＦＥＴ」及び「ｎｆｅｔ」とも称される。加えて、「ｐ型トランジスタ」は、「ｐ型デバイス」、「ｐ型ＭＯＳＦＥＴ」及び「ｐｆｅｔ」とも称される。したがって、ｎ型トランジスタ１０８は、ｎｆｅｔ１０８とも称され、ｐ型トランジスタ１１０は、ｐｆｅｔ１１０とも称される。ｎ型トランジスタ１０８は、図１においてＮＦＢ０ １０８とラベル付けされていることに留意されたい。「ＮＦＢ０ １０８」等の図１で使用されるラベルは、図１の回路図内のトランジスタ及び回路ノード、並びに、少なくとも図２等の後の説明で使用される半導体レイアウト図内の等価なトランジスタ及びノードを識別するのに役立つ。

書き込み動作が行われていない場合に、書き込みワード線（write word line、ＷＷＬ）１６０及び相補書き込みワード線（complementary write word line、ＷＷＬＸ）１６２の各々は、ネゲートされる。それに応じて、パスゲートのｎ型トランジスタ１２２及びｐ型トランジスタ１２０の各々がディセーブルされ、それは、ワード線ＷＢＬ１６４をメモリビットセル１００のノードＤ１３０から電気的に切断する。加えて、ｎ型トランジスタ１０６及びｐ型トランジスタ１１２の各々がイネーブルされ、これは、ｎ型トランジスタ１０８及びｐ型トランジスタ１１０のうち一方が、ノードＤＸ１３２の電圧レベルに基づいてノードＤ１３０上の特定の電圧レベルをドライブすることと、メモリビットセル１００のデータ記憶ループを閉じることと、の両方を可能にする。例えば、ノードＤＸ１３２が論理ハイレベルを記憶する場合に、ｎ型トランジスタ１０８はイネーブルされ、ｐ型トランジスタ１１０はディセーブルされる。ｎ型トランジスタ１０６は、ネゲートされるＷＷＬＸ１６２の論理ハイレベルによりイネーブルされる。イネーブルされたｎ型トランジスタ１０６及び１０８は、データ記憶ノードＤ１３０と、「ＶＳＳ」によって示される接地基準レベルとの間に電気放電経路を提供し、これは、データ記憶ノードＤ１３０上の論理ローレベルを維持する。ノードＤ１３０上の論理ローレベルは、ｐ型トランジスタ１０２をイネーブルし、ｎ型トランジスタ１０４をディセーブルする。イネーブルされたｐ型トランジスタ１０２は、データ記憶ノードＤＸ１３２と「ＶＤＤ」によって示される電源基準レベルとの間に電気充電経路を提供し、これはデータ記憶ループを閉じる。逆に、ノードＤＸ１３２が論理ローレベルを記憶する場合に、ｎ型トランジスタ１０８はディセーブルされ、ｐ型トランジスタ１１０はイネーブルされる。ｐ型トランジスタ１１２は、書き込み動作が行われていない場合にネゲートされるＷＷＬ１６０の論理ローレベルによりイネーブルされる。イネーブルされたｐ型トランジスタ１１０及び１１２は、データ記憶ノードＤ１３０とＶＤＤとの間に電気充電経路を提供し、それは、データ記憶ノードＤ１３０上の論理ハイレベルを維持する。ノードＤ１３０上の論理ハイレベルは、ｎ型トランジスタ１０４をイネーブルし、ｐ型トランジスタ１０２をディセーブルする。イネーブルされたｎ型トランジスタ１０４は、データ記憶ノードＤＸ１３２とＶＳＳとの間に電気放電経路を提供し、これは、データ記憶ループを閉じる。

書き込み動作が行われている場合に、外部回路（図示せず）は、メモリビットセル１００のＷＷＬ１６０及びＷＷＬＸ１６２の各々をアサートする。線ＷＷＬ１６０は論理ハイレベルでアサートされ、線ＷＷＬＸ１６２は論理ローレベルでアサートされる。それに応じて、パスゲートのｐ型トランジスタ１２０及びｎ型トランジスタ１２２の各々がイネーブルされる。パスゲートのイネーブルされたトランジスタ１２０及び１２２は、ワード線ＷＢＬ１６４をメモリビットセル１００のノードＤ１３０に電気的に接続する。したがって、ＷＢＬ１６４は、ノードＤ１３０上に記憶される電圧レベルをドライブする。書き込みワード線ＷＷＬ１６０は、アレイの対応する行内の他のメモリビットセルにも接続される。ｎ型トランジスタ１０６及びｐ型トランジスタ１１２の各々はディセーブルされ、これは、データ記憶ノードＤ１３０及びＤＸ１３２を使用する記憶ループ形成を電気的に切断する。この実施形態では、メモリビットセル１００は、単一の書き込みポートを有するシングルエンド書き込みビットセルである。ビット線ＷＢＬ１６４は、アレイの列上の書き込みデータをドライブする外部シーケンシャル要素及びバッファ回路（図示せず）によって書き込みデータでドライブされる。書き込みアクセス動作の場合、外部回路は、入力データに対応する論理ハイレベル又は論理ローレベル等の特定の電圧レベルを、列全体にわたってルーティングされたビット線ＷＢＬ１６４上にドライブする。書き込み動作によってターゲットにされないメモリビットセルについては、データ記憶は変化しないままであることに留意されたい。

読み出しアクセス動作の場合に、いくつかの実施形態では、外部プリチャージトランジスタがディセーブルされ、読み出しワード線がアサートされ（ＲＷＬ１７０等）、外部センス増幅器がイネーブルされ、外部読み出しラッチがイネーブルされて、ターゲットメモリビットセルから読み出されたデータをキャプチャする。メモリビットセル１００のラッチ素子（トランジスタ１０２～１１２）によって記憶されたデータは、非対称読み出しアクセス回路１８０によって読み出しビット線ＲＢＬＯ１７８からゲート制御される。非対称読み出しアクセス回路１８０への入力は、ノードＤＸ１３２及び読み出しワード線ＲＷＬ１７０である。非対称読み出しアクセス回路１８０の出力は、読み出しビット線ＲＢＬＯ１７８である。非対称読み出しアクセス回路１８０は、ｐ型トランジスタよりも多くのｎ型トランジスタを含む。例えば、示された実施形態では、非対称読み出しアクセス回路１８０は、直列スタックトポロジで接続された２つのｎ型トランジスタ１５０及び１５２と、ゼロ個のｐ型トランジスタと、を含む。したがって、非対称読み出しアクセス回路１８０は、ｎ型トランジスタの数とは異なる数のｐ型トランジスタを含む回路である。

ビット線ＲＢＬＯ１７８は、電源基準レベル「ＶＤＤ」等の論理ハイレベルにプリチャージされている。プリチャージサイクル（又はフェーズ）が終了した後、ワード線ＲＷＬ１７０がアサートされると、ｎ型トランジスタ１５０がイネーブルになる。ｎ型トランジスタ１５２がイネーブルされるかどうかは、ノードＤＸ１３２上に記憶された電圧レベルに基づく。ｎ型トランジスタ１５０及び１５２の両方がイネーブルされ、ノードＤＸ１３２が論理ハイレベルを記憶する場合に、ｎ型トランジスタ１５０及び１５２のこの直列スタックは、ビット線ＲＢＬＯ１７８を接地基準レベル等の論理ローレベルに放電する。ｎ型トランジスタ１５０及び１５２は、ｎ型トランジスタのみに依存する非対称読み出しアクセス回路１８０を提供する。この非対称読み出しアクセス回路は、ｐ型トランジスタを使用しない。メモリビットセル１００のこのトポロジは、読み出しアクセス回路を実装するために、完全相補型トライステートインバータを使用するビットセルよりも少ないトランジスタを使用する。

図２を参照すると、非対称読み出しアクセス回路及び分割読み出しポートを利用する隣接するメモリビットセル２００の一実施形態の一般化されたブロック図が示されている。先に説明された信号及び回路は、全く同様に番号が付されている。図示した実施形態では、２つのメモリビットセル２９０及び２９２が、隣接した様態で配置されている。いくつかの実施形態では、２つのビットセル２９０及び２９２は、アレイの同じ列内の２つの異なる行の２つの隣接するビットである。一例では、ビットセル２９０は、マルチ行アレイの行９に記憶されたデータワードのビット［４］であり、ビットセル２９２は、同じマルチ行アレイの行１０に記憶された別のデータワードのビット［４］である。ビットセル２９０は、（図１の）メモリビットセル１００と同じトランジスタ及びトポロジを使用する。同様に、ビットセル２９２は、ビットセル２９０と同じトランジスタ及びトポロジを使用するが、ミラーリングされた方式であり、加えて、非対称読み出しアクセス回路２８０は、ｐ型トランジスタ及ゼロ個のｎ型トランジスタのみを使用する。同様に、ビットセル２９２は、ビットセル２９０が制御信号１６０～１７０を受信するのと同様の方式で制御信号２６０～２７０を受信する。メモリビットセル２９０及び２９２は、書き込みビット線ＷＢＬ１６４を共有する。しかしながら、メモリビットセル２９０及び２９２は、読み出しビット線ＲＢＬＥ１７６及びＲＢＬＯ１７８を共有しない。

先に説明したように、読み出しアクセス動作の場合、外部プリチャージトランジスタがディセーブルされ、１つ以上の読み出しワード線がアサートされ（ＲＷＬ１７０及びＲＷＬ２７０等）、外部センス増幅器がイネーブルされ、外部読み出しラッチがイネーブルされる。ビットセル２９０のラッチ素子（トランジスタ１０２～１１２）によって記憶されたデータは、非対称読み出しアクセス回路１８０によって読み出しビット線ＲＢＬＯ１７８からゲート制御される。同様に、ビットセル２９２のラッチ素子（トランジスタ２０２～２１２）によって記憶されたデータは、非対称読み出しアクセス回路２８０によって読み出しビット線ＲＢＬＥ１７６からゲート制御される。ビット線ＲＢＬＥ１７６は、接地基準レベル「ＶＳＳ」等の論理ローレベルにプリチャージされている。プリチャージサイクル（又はフェーズ）が終了した後、ワード線ＲＷＬ２７０が論理ローレベルでアサートされると、ｐ型トランジスタ２４０がイネーブルになる。ｐ型トランジスタ２４２がイネーブルになるかどうかは、ノードＤＸ２３２上に記憶された論理レベルに基づく。ｐ型トランジスタ２４０及び２４２の両方がイネーブルされ、ノードＤＸ２３２が論理ローレベルを記憶する場合に、ｐ型トランジスタ２４０及び２４２のこの直列スタックは、ビット線ＲＢＬＥ１７６を論理ハイレベルに充電する。

いくつかの実施形態では、アレイは、奇数番号の行においてビットセル２９０の複数のインスタンス化を使用し、偶数番号の行においてビットセル２９２の複数のインスタンス化を使用する。他の実施形態では、アレイは、奇数番号の行がビットセル２９２の複数のインスタンス化を含み、偶数番号の行がビットセル２９０の複数のインスタンス化を含む場合に、使用を逆にする。一例では、ビットセル２９０は、アレイの行９に記憶されたデータワードのビット［４］であり、ビットセル２９２は、同じアレイの行１０に記憶された別のデータワードのビット［４］である。この例では、行９のビットセル２９０は、読み出しビット線ＲＢＬＯ１７８を、行１０のビットセル２９２及び行８のビットセル２９２のインスタンス化されたコピーである別のビットセル（図示せず）等の同じ列の隣接するメモリビットセルと共有しない。

加えて、ビットセル２９０は、読み出しビット線ＲＢＬＯ１７８を、行０、行２、行４、行６、行８、行１０、行１２等の偶数番号の行においてビットセル２９２のインスタンス化されたコピーである他のビットセル（図示せず）と共有しない。これらの偶数番号の行に記憶されたデータワード内のビット［４］を実装するために使用されるビットセルは、読み出しビット線ＲＢＬＥ１７６を共有する。ビットセル２９０は、読み出しビット線ＲＢＬＯ１７８を、一例でビット［４］に対応する同じ列内のメモリビットセルと、行１、行３、行５、行７、行１１、行１３等の奇数番号の行においてビットセル２９０のインスタンス化されたコピーである他のビットセル（図示せず）と共有する。したがって、ビットセル２９０及び２９２を使用するアレイは、分割読み出しビットセルトポロジをサポートする。読み出しビット線ＲＢＬＥ１７６は、行の総数の半分の数の行へのアクセスを提供する分割読み出しポートである。同様に、読み出しビット線ＲＢＬＯ１７８は、行の総数の半分の数の行へのアクセスを提供する分割読み出しポートである。

図３を参照すると、非対称読み出しアクセス回路及び分割読み出しポートを利用する隣接するメモリビットセルの半導体レイアウト３００の一実施形態の一般化されたブロック図が示されている。先に説明された信号及び回路は、全く同様に番号が付されている。ここで、ｐ型トランジスタは標準セルレイアウト３００の上部にあり、ｎ型トランジスタは標準セルレイアウト３００の下部にある。ビットセル２９０及び２９２のための破線ボックス並びに非対称読み出しアクセス回路１８０及び２８０のための中括弧（braces）は、これらの回路のレイアウト要素を強調するために使用され、破線ボックス及び中括弧は、レイアウト３００の一部ではないことに留意されたい。半導体レイアウト（又はレイアウト）３００は、（図２の）ビットセル２００等の隣接するメモリビットセルの半導体レイアウトである。示されるように、レイアウト３００は、ソース／ドレイン領域３１０～３６８を利用するトランジスタ１０２～２４２を含み、金属ゲート上で受信される制御信号３７０～３９５を受信する。示されるように、レイアウト３００は、垂直方向における金属ゲート３０６、及び、水平方向において活性領域を画定するために使用される拡散領域３０２及び３０４を使用する。例えば、ｐ型拡散領域３０２は、レイアウト３００においてｐ型活性領域を画定し、一方、ｎ型拡散領域３０４は、レイアウト３００においてｎ型活性領域を画定する。標準セルレイアウト２００を回転させて、異なる向きを有することが可能であることに留意されたい。

（図２の）ビットセル２００のトランジスタと同様に、いくつかの実施形態では、レイアウト３００内のトランジスタは、プレーナ金属酸化物半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）である。他の実施形態では、レイアウト２００のデバイス（又はトランジスタ）は、トライゲートトランジスタ、フィン電界効果トランジスタ（Ｆｉｎ－ＦＥＴ）及びゲートオールアラウンド（ＧＡＡ）トランジスタ等の非プレーナトランジスタである。いくつかの実施形態では、ソース／ドレイン領域は、トレンチシリサイドコンタクトを用いて実装される。ソース／ドレイン領域に使用されるトレンチシリサイドコンタクト、異なる金属層における信号経路、コンタクト及びビア等は、説明を容易にするためにレイアウト３００には示されていない。示されるように、ｐ型トランジスタ１０２、１１０、１１２、１２０、２０２、２１０、２１２、２２０、２４０、２４２は、特定の順序で配置される。同様に、ｎ型トランジスタ１０４、１０６、１０８、１２２、１５０、１５２、２０４、２０６、２０８、２２２は、特定の順序で配置される。

いくつかの実施形態では、ビットセル２９０及び２９２の各々のレイアウトは、長方形のレイアウトではなく、Ｌ字形のレイアウトである。ビットセル２９０及び２９２の破線ボックスは、Ｌ字形レイアウト及び異なるエッジを示す。本明細書で使用される場合、「ビットセルのＬ字形レイアウト」は、特定のタイプの拡散の反対の極性であるタイプの別の拡散の上に形成されたいくつかの金属ゲートとは異なる特定のタイプの拡散の上に形成されたいくつかの金属ゲートを含むビットセルのレイアウトを指す。例えば、ビットセル２９０のレイアウトの破線ボックスは、ｐ型拡散３０２の上に形成された４つの金属ゲートの数を含み、これは、ｎ型拡散３０４の上に形成されたビットセル２９０の７つの金属ゲートの数とは異なる。同様に、ビットセル２９２のレイアウトの破線のボックスは、ｐ型拡散３０２の上に形成された７つの金属ゲートの数を含み、これは、ｎ型拡散３０４の上に形成されたビットセル２９２の４つの金属ゲートの数とは異なる。

ダミーゲートは、通常、領域間の電気的絶縁を提供するために使用される。様々な実施形態では、ダミーゲートは金属ゲートを使用するが、ゲート領域は、ｎ型又はｐ型拡散層等の活性シリコン層ではなく、絶縁層の上に形成される。分離層は、窒化ケイ素層、二酸化ケイ素層等の酸化ケイ素層、又は、別のタイプの誘電体層を使用する。したがって、ダミーゲートと、ソース／ドレイン領域等のダミーゲートの両側の１つ以上の領域とに電圧レベルが印加されても、電気経路は提供されず、ソース／ドレイン領域間に電流は流れない。ダミーゲートの製造ステップは、ダミーゲートのレイアウト内の位置にアクティブなトランジスタが形成されないことを保証する。いくつかの実施形態では、標準セルレイアウトは、セルレイアウトのエッジにおいてダミーゲートを使用する。これらの場合、ダミーゲートが、セルを互いに分離するために典型的に使用される。例えば、セルのエッジは、最後のアクティブ金属ゲートと、それに続くアクティブ拡散と、次いでダミーゲートとを有する。いくつかの設計では、２つの隣接するセルがダミーゲートを共有する。しかしながら、図示した実施形態に示されるように、レイアウト３００は、最外エッジにダミーゲートを有していない。むしろ、レイアウト３００は、レイアウト３００の中央に複数のダミーゲート３７６、３７８、３８０、３８３、３８５、３８６を使用する。

いくつかの実施形態では、ダミーゲート３７６、３７８、３８０、３８３、３８５、３８６のうち１つ以上はフローティングのままであるが、他の実施形態では、これらのダミーゲートのうち１つ以上は、ＶＤＤ及びＶＳＳのうち何れかに接続される。金属ゲートを使用するにもかかわらず、ｐ型活性領域及びｎ型活性領域の両方の上にルーティングされるレイアウト３００のダミーゲート３７６及び３８６は、活性領域の上部ではなく誘電体層の上部に形成され、その結果、電流を伝導することができない。いくつかの実施形態では、ｐ型活性領域及びｎ型活性領域のうち何れかのみの上にルーティングされるダミーゲート３７８、３８０、３８３、３８５のうち１つ以上が誘電体層の上部に形成され、その結果、電流を伝導することができない。他の実施形態では、ダミーゲート３７８、３８０、３８３、３８５のうち１つ以上は、単一の活性領域のみの上に形成されるが、結果として生じるトランジスタをディセーブルする電圧レベルに接続される。例えば、ｐ型活性領域のみの上にルーティングされるダミーゲート３７８及び３８０のうち１つ以上が誘電体層ではなく活性領域の上部に形成される場合、これらのダミーゲートは、結果として生じるトランジスタをディセーブルために電源基準ＶＤＤに接続される。

別の例では、ｎ型活性領域のみの上にルーティングされるダミーゲート３８３及び３８５のうち１つ以上が誘電体層ではなく活性領域の上部に形成される場合、これらのダミーゲートは、結果として生じるトランジスタをディセーブルするために接地基準ＶＳＳに接続される。したがって、ソース／ドレイン領域ＤＸ３２６は、ソース／ドレイン領域ＲＢＬＥ３３８から電気的に分離されている。同様に、ソース／ドレイン領域ＤＸ３２８は、ソース／ドレイン領域ＶＳＳ３３２から電気的に分離されている。加えて、ソース／ドレイン領域ＶＤＤ３４６は、ソース／ドレイン領域ＤＸ３５０から電気的に分離され、ソース／ドレイン領域ＲＢＬＯ３４０は、ソース／ドレイン領域ＤＸ３５２から電気的に分離され、以下同様である。

ビットセル２９０において、第１の金属ゲート３７０は、第１の書き込みワード線を受け取ることができるｐ型拡散のみの上に配置されている。したがって、第１の金属ゲート３７０は、ｐ型トランジスタを生成するために使用されるｐ型活性領域の上に配置される。第１の金属ゲート３７０は、（図１～図２の）ＰＰＧ１２０等のパスゲートのｐ型トランジスタを実装するために使用される。前に説明した信号を使用して、一実施形態では、第１のエッジにおいてＷＢＬ３１０とラベル付けされたソース／ドレイン領域は、後で（図１の）信号ＷＢＬ１６４に電気的に接続される。第１の金属ゲート３７０の他方の側のＤ３１４とラベル付けされたソース／ドレイン領域は、後でソース／ドレイン領域Ｄ３１６に電気的に接続され、後の接続の後、これらのソース／ドレイン領域３１４及び３１６の両方は、（図１の）信号Ｄ１３０と論理的に等価である。同様に、後の製造ステップは、第１の金属ゲートＷＷＬＸ３７０を金属ゲートＷＷＬＸ３７４に電気的に接続し、後の接続の後、これらの金属ゲート３７０及び３７４の両方は、（図１の）信号ＷＷＬＸ１６２と論理的に等価である。

ビットセル２９０において、第２の金属ゲート３７１は、ｎ型拡散３０４のみの上に配置され、後で電気的接続が、コンタクト、ビア及び他の金属層と形成される場合に、（図１の）信号ＷＷＬ１６０を受信することができる。したがって、第２の金属ゲート３７１は、ｎ型トランジスタを生成するために使用されるｎ型活性領域の上に配置される。第２の金属ゲート３７１は、（図１～図２の）ＮＰＧ１２２等のパスゲートのｎ型トランジスタを実装するために使用される。しかしながら、ここでは、信号は、ノードを互いに電気的に接続するために更なる層及びコンタクトが配置されるまで、ソース／ドレイン領域及び金属ゲートで物理的に切断される。したがって、図２において互いに同一の名前が付けられ、（図１の）メモリビットセル１００において先に説明された信号と同一の名前が付けられた信号は、レイアウト２００の異なる物理的要素を識別する信号のために、レイアウト２００において異なる番号が付けられている。例えば、データ記憶ノードＤ３１４及びＤ３１６は論理的に等価であるが、ノードＤ３１４のためにソース／ドレイン領域を形成するｐ型活性領域は、ノードＤ３１６のためにソース／ドレイン領域を形成するｎ型活性領域と物理的に当接しない。したがって、ノードＤ３１４とＤ３１６とは、ソース／ドレイン領域において物理的に接続されていない。しかしながら、ノードＤ３１４及びＤ３１６は、更なる金属層、ビア及びコンタクトが半導体製造ステップによって配置された後に物理的に接続される。

半導体製造ステップが、説明を容易にするために示されていない更なる金属層、ビア及びコンタクトを配置する場合に、ノードＤ３１４及びＤ３１６は、物理的に接続されるようになる。この物理的接続は、電圧レベルがレイアウト３００に印加される場合に、ノードＤ３１４及びＤ３１６が電気的に接続されるようになることを可能にする。同様に、書き込みワード線ＷＷＬ３７１とＷＷＬ３７３とは、論理的に等価であるが、ＷＷＬ３７１の金属ゲートはＷＷＬ３７３の金属ゲートと物理的に当接しない。したがって、書き込みワード線ＷＷＬ３７１とＷＷＬ３７３とは、金属ゲートで物理的に接続されていない。しかしながら、書き込みワード線ＷＷＬ３７１とＷＷＬ３７３とは、更なる層及びコンタクトが半導体製造ステップによって配置された後に物理的に接続される。半導体製造ステップが更なる金属層、ビア及びコンタクトを配置する場合に、書き込みワード線ＷＷＬ３７１とＷＷＬ３７３とは、物理的に接続されるようになる。この物理的接続は、電圧レベルがレイアウト３００に印加される場合に、書き込みワード線ＷＷＬ３７１とＷＷＬ３７３とが電気的に接続されるようになることを可能にする。

先に説明したのと同様の様態で、第３の金属ゲート３９４は、（図２の）信号ＷＷＬＸ２６２を受信することができるレイアウト３００の右エッジのｐ型拡散のみの上に配置される。第３の金属ゲート３９４は、（図２の）ＰＰＧ２２０等のパスゲートのｐ型トランジスタを実装するために使用される。前に説明した信号を使用して、一実施形態では、右エッジのＷＢＬ３６６とラベル付けされたソース／ドレイン領域は、後で（図１の）ＷＢＬ１６４に電気的に接続され、第３の金属ゲート３９４の他方の側のＤ３６２とラベル付けされたソース／ドレイン領域は、後で（図２の）Ｄ２３０に電気的に接続され、第３の金属ゲート３９４は、後で（図２の）ＷＷＬＸ２６２に電気的に接続される。

同様の方式で、第４の金属ゲート３９５は、（図２の）信号ＷＷＬ２６０を受信することができるレイアウト３００の右エッジのｎ型拡散３０４のみの上に配置される。第４の金属ゲート３９５は、（図２の）ＮＰＧ２２２等のパスゲートのｎ型トランジスタを実装するために使用される。前に説明した信号を使用して、一実施形態では、第４のエッジのｎ型拡散３０４上のＷＢＬ３６８とラベル付けされたソース／ドレイン領域は、後でＷＢＬ１６４に電気的に接続され、第４の金属ゲート３９５の他方の側のＤ３６４とラベル付けされたソース／ドレイン領域は、後でＤ２３０に電気的に接続され、第４の金属ゲート３９５は、後でＷＷＬ２６０に電気的に接続される。

ダミーゲート３７６は、ｐ型拡散及びｎ型拡散の両方の上に配置される。前に説明した信号を使用して、一実施形態では、ｐ型拡散３０２上のＤＸ３２６とラベル付けされたソース／ドレイン領域は、後でＤＸ１３２に電気的に接続され、ｐ型拡散３０２上のダミーゲート３７６の他方の側のＤＳＮ３３０とラベル付けされたソース／ドレイン領域は、ビットセル２９０をビットセル２９２から分離するために使用される。ｐ型拡散３０２に沿って、ビットセル２９０は、ダミーゲート３７６で終端することに留意されたい。ＲＢＬＥ１７６に電気的に接続されたＲＢＬＥ３３８とラベル付けされたソース／ドレイン領域は、ビットセル２９２内にある。ｎ型拡散３０４上のＤＸ３２８とラベル付けされたソース／ドレイン領域は、後でＤＸ１３２に電気的に接続され、ｎ型拡散３０４上のダミーゲート３７６の他方の側のＶＳＳ３３２とラベル付けされたソース／ドレイン領域は、後で接地基準レベルに電気的に接続される。ダミーゲート３８６は、ビットセル２９２内のｐ型拡散３０２及びｎ型拡散３０４の両方の上に配置される。ｐ型拡散３０４上のＶＤＤ３４６とラベル付けされたソース／ドレイン領域は、後で電源基準レベルに電気的に接続され、ｐ型拡散３０２上のＤＸ３５０とラベル付けされたソース／ドレイン領域は、後でＤＸ２３２に電気的に接続される。

レイアウト３００は、ビットセル２９０と２９２との間にダミーゲート３７８、３８０、３８３、３８５等の他のダミーゲートを含む。レイアウト３００は、信号名ＤＳＮ（ダミー構造ノード）とそれに続くコールアウト番号とでラベル付けされたソース／ドレイン領域を含む。信号名ＤＳＮは、これらのノードがダミーゲートとともに使用され、それらがフローティングのままであることを示すために使用される。ＤＳＮ３３０及びＤＳＮ３３４とラベル付けされたソース／ドレイン領域は、ｐ型拡散３０２に沿ってビットセル２９２からビットセル２９０を分離するために、ダミーゲート３７６、３７８、３８０とともに使用される。ＤＳＮ３４４及びＤＳＮ３４８とラベル付けされたソース／ドレイン領域は、ｎ型拡散３０４に沿ってビットセル２９２からビットセル２９０を分離するために、ダミーゲート３８３、３８５、３８６とともに使用される。他のソース／ドレイン領域は、信号名ＩＮＴ（中間）とそれに続くコールアウト番号とでラベル付けされている。信号名ＩＮＴは、これらのノードがトランジスタ間の中間ノードであることを示すために使用される。例えば、ＩＮＴ３１８は、２つのｐ型トランジスタＰＦＢ０ １１０とＰＦＢ１ １１２との間のソース／ドレイン領域である。（ダミーゲートとは異なり）トランジスタをイネーブルすることができる他のソース／ドレイン領域及び金属ゲートとは異なり、ＩＮＴとラベル付けされたソース／ドレイン領域は、それらに接続された追加の層、コンタクト及びビアを有さない。

レイアウト３００は、コンタクトゲートピッチ（ＣＰＰ）数によって特徴付けられる。頭字語ＣＰＰが使用されるのは、金属ゲートがポリシリコンを使用して形成され得るためであり、したがって、レイアウト３００内には、多数のコンタクトポリシリコン（ポリ）ピッチ、すなわちＣＰＰが存在することになる。しかしながら、金属ゲートは、今では、様々な他の材料から形成されてもよい。窒化チタン（titanium nitride、ＴｉＮ）は、レイアウト３００内の金属ゲートを形成するために使用される材料の一例である。レイアウト３００の金属ゲートを形成するために他の材料が使用されてもよいが、コンタクトゲートピッチ数を示すために頭字語ＣＰＰが依然として使用される。レイアウト３００の他のノードの配置は、ＣＰＰがレイアウト３００に対して計算される場合に、ＣＰＰがレイアウト３００の隣接するビットセル２９０及び２９２に対して１４である態様で完了する。例えば、レイアウト３００に示されるように、ｐ型拡散３０２の上に形成される金属ゲートの数は１４である。同様に、レイアウト３００内のｎ型拡散３０４の上に形成される金属ゲートの数は１４である。２つの隣接するビットセル２９０及び２９２のレイアウト３００の総ＣＰＰは１４である。レイアウト３００のビットセル当たりのＣＰＰは、１４を２つのビットセルで除算したものであり、これはビットセル当たり７である。

上述したように、レイアウト３００の他のノードの配置は、第１の数が特定のビットセル内のｐ型トランジスタの数であり、第２の数が特定のビットセル内のｎ型トランジスタの数である場合に、第１の数及び第２の数の最大値よりも１つ多い数に等しいビットセル当たりのＣＰＰを提供する態様で完了する。例えば、ビットセル２９０は、４つのｐ型トランジスタ及び６つのｎ型トランジスタを有し、これは、６の最大値を提供する。ビットセル２９０のＣＰＰは、６より１つ多い７である。同様に、ビットセル２９２は、６つのｐ型トランジスタ及び４つのｎ型トランジスタを有し、これは、６の最大値を提供する。ビットセル２９２のＣＰＰは、６より１つ多い７である。

特定のビットセルが、特定のビットセルの非対称読み出しアクセス回路の外部で対称回路を使用する場合、特定のビットセルのＣＰＰは、非対称読み出しアクセス回路で使用される対応するトランジスタタイプの特定のビットセル内のトランジスタの数よりも１つ多い数に等しいことに留意されたい。例えば、（図２の）隣接するビットセル２９０及び２９２を再び簡単に参照すると、ビットセル２９０は、非対称読み出しアクセス回路１８０の外部の対称回路を使用する。例えば、ビットセル２９０の外部回路は、４つのｐ型トランジスタ１０２、１１０、１１２、１２０を使用する。ビットセル２９０の外部回路は、４つのｎ型トランジスタ１０４、１０６、１０８、１２２を使用する。ビットセル２９０は、非対称読み出しアクセス回路１８０においてｎ型トランジスタを使用する。ビットセル２９０内のｎ型トランジスタの数は、６である。ビットセル２９０のビットセル当たりのＣＰＰは、６より１つ多い７である。ビットセル２９２は、非対称読み出しアクセス回路２８０の外部に対称回路を使用する。ビットセル２９２は、非対称読み出しアクセス回路２８０においてｐ型トランジスタを使用する。ビットセル２９２内のｐ型トランジスタの数は、６である。ビットセル２９２のビットセル当たりのＣＰＰは、６より１つ多い７である。

図４を参照すると、非対称読み出しアクセス回路及び分割読み出しポートを利用する隣接するメモリビットセルの半導体レイアウト４００の一実施形態の一般化されたブロック図が示されている。先に説明された信号及び回路は、全く同様に番号が付されている。レイアウト３００と同様に、レイアウト４００は、（図２の）ビットセル２００等の隣接するメモリビットセルの半導体レイアウトである。ビットセル２９０及び２９２の各々のレイアウトは、長方形のレイアウトではなく、Ｌ字形のレイアウトである。ビットセル２９０及び２９２の破線ボックスは、Ｌ字形レイアウトを示す。レイアウト３００と同様に、レイアウト４００のビットセル２９０のレイアウトの破線ボックスは、ｐ型拡散３０２の上に形成された４つの金属ゲートの数を含み、これは、ｎ型拡散３０４の上に形成された７つの金属ゲートの数とは異なる。ビットセル２９２のレイアウトの破線ボックスは、ｐ型拡散３０２の上に形成された７つの金属ゲートの数を含み、これは、ｎ型拡散３０４の上に形成された４つの金属ゲートの数とは異なる。レイアウト３００と比較して、レイアウト４００では、ＤＳＮ３３０、ＤＳＮ３３４、ＤＳＮ３４４、ＤＳＮ３４８とラベル付けされたソース／ドレイン領域、並びに、ダミーゲート３７８、３８０、３８３、３８５は除去されており、使用されていないことに留意されたい。レイアウト４００は、２つのダミーゲート３７６及び３８６を含み、各々がｐ型拡散３０２及びｎ型拡散３０４の両方の上にルーティングされている。ｐ型拡散３０２に沿って、ビットセル２９０はダミーゲート３７６で終端する。加えて、ｎ型拡散３０４に沿って、ビットセル２９０はダミーゲート３８６で終端する。

レイアウト４００の他のノードの配置は、（Ａ／Ｂ）である第２の数に対する第１の数の比に等しいビットセル当たりのコンタクトゲートピッチの数を提供する態様で完了される。第１の数は、第３の数と第４の数との間の差、すなわちＡ＝Ｃ－Ｄである。言い換えれば、ビットセル当たりのコンタクトゲートピッチの数は、（Ｃ－Ｄ）／Ｂに等しい。第２の数Ｂは、レイアウト内の隣接するビットセルの数であり、２つのビットセル（例えば、ビットセル２９０及び２９２）である。第３の数Ｃは、隣接するビットセル（例えば、ビットセル２９０及び２９２）の各々における活性領域の何れかの上の金属ゲート（コンタクト信号ノード及びダミーゲート）の最大数の合計である。ビットセル２９０及び２９２の各々のレイアウトは、ｐ型活性領域及びｎ型活性領域のうち何れかの上に最大数７つの金属ゲートを有する。例えば、ビットセル２９０のレイアウトは、レイアウトの左側の金属ゲートＷＷＬ３７１からレイアウトの右側の金属ゲートＲＷＬ３８１までのｎ型活性領域の上に７の金属ゲートの最大数を有する。ビットセル２９２のレイアウトは、レイアウトの左側の金属ゲートＲＷＬ３８２からレイアウトの右側の金属ゲートＷＷＬＸ３９４までのｐ型活性領域の上に７の金属ゲートの最大数を有する。したがって、合計は７＋７、すなわち１４である。Ｌ字形レイアウトに起因して、隣接するビットセルの各々における活性領域の何れかの上の金属ゲート（コンタクト信号ノード及びダミーゲート）の最大数は、隣接するビットセルの各々における活性領域の何れかの上の金属ゲート（コンタクト信号ノード及びダミーゲート）の最小数に等しくないことに留意されたい。ビットセル２９０を例にとると、金属ゲートのこの最小数は、レイアウトの左側の金属ゲートＷＷＬＸ３７０からｐ型活性領域の上のレイアウトの右側の金属ゲートＤ３７５までの４である。

第４の数Ｄは、単一の活性領域の上のビットセルのコンタクト金属ゲート（ダミーゲートではない）の合計であり、コンタクト金属ゲートが他の活性領域の上にルーティングするように拡張された場合、他のビットセルのレイアウトと交差することになる。例えば、金属ゲートＲＷＬ３８２は、単一の活性領域（例えば、ｐ型活性領域）の上に配置されるビットセル２９０のレイアウト内のコンタクト金属ゲートである。金属ゲートＲＷＬ３８２は、金属ゲートＲＷＬ３８２が他の活性領域（例えば、ｎ型活性領域）の上にルーティングするように拡張された場合、ビットセル２９２のレイアウトと交差することになる。同様に、この説明はコンタクト金属ゲートＤＸ３８４に適用される。したがって、ビットセル２９０は、第４の数Ｄを２として提供する。同様の様態で、第４の数Ｄについての説明は、ビットセル２９２のレイアウトのコンタクト金属ゲートＤＸ３７９及びＲＷＬ３８１に適用される。したがって、ビットセル当たりのコンタクトゲートピッチの数は、（Ｃ－Ｄ）／Ｂ、すなわち（１４－２）／２に等しく、これはビットセル当たり６ＣＰＰである。（図３の）レイアウト３００に対してこの式を使用することは、（Ｃ－Ｄ）／Ｂ、すなわち（１８－４）／２に等しいビットセル当たりのコンタクトゲートピッチの数を提供し、これはビットセル当たり７ＣＰＰであることに留意されたい。

２つのビットセル２９０及び２９２の各々がＬ字形レイアウトを利用することに起因して、隣接するビットセル２９０及び２９２のビットセル当たりのコンタクトゲートピッチ（ＣＰＰ）の数は、隣接するビットセル２９０及び２９２の各々のレイアウト内の金属ゲート（コンタクト信号ノード及びダミーゲート）の最大数の合計を、２つのビットセルである隣接するビットセルの数で除算したものよりも少ないことに留意されたい。ビットセル２９０及び２９２の各々のレイアウト内の金属ゲート（コンタクト信号ノード及びダミーゲート）の最大数は、７である。したがって、合計は１４である。１４を２つのビットセルの数で除算した合計は、ビットセル当たり７ＣＰＰである。しかしながら、達成されるビットセル当たりのコンタクトゲートピッチの数は、ビットセル当たり６ＣＰＰである。隣接するビットセル２９０及び２９２のレイアウトは、Ｌ字形レイアウトを利用することによって、ビットセル当たりのより少ない数のコンタクトゲートピッチを達成する。ビットセル２９０及び２９２に関して、隣接するビットセルのレイアウトの他のノードの配置は、ビットセル当たり６ＣＰＰに等しいビットセル当たりの低減された数のコンタクトゲートピッチを提供する態様で完了される。

図５を参照すると、プリチャージ回路５００の一実施形態の一般化されたブロック図が示されている。前に説明した信号名は、同一の番号が付されている。例えば、読み出しビット線ＲＢＬＥ１７６及びＲＢＬＯ１７８は、（図１～図２の）メモリビットセル１００～２００からの読み出しビット線である。示されるように、回路５００は、２つの読み出しビット線のためのプリチャージ回路（又は回路）を含む。回路５２０は、ｎ型トランジスタのみを使用する非対称読み出しアクセス回路に接続される読み出しビット線ＲＢＬＯ１７８をプリチャージする。回路５２０は、プリチャージｐ型トランジスタ５０２、インバータ５１０、及び、直列スタックトポロジのｐ型トランジスタ５１２及び５１４を含む。プリチャージｐ型トランジスタ５０２は、プリチャージ制御信号ＰＣＨ１ ５０４を受信する。トランジスタ５１４は、制御信号ＬＥ１ ５１６を受信する。回路５４０は、ｐ型トランジスタのみを使用する非対称読み出しアクセス回路に接続される読み出しビット線ＲＢＬＥ１７６をプリチャージする。回路５４０は、プリチャージトランジスタ５２２、インバータ５３０、及び、直列スタックトポロジのトランジスタ５３２及び５３４を含む。プリチャージトランジスタ５２２は、プリチャージ制御信号ＰＣＨ０ ５２４を受信し、トランジスタ５２２は制御信号ＰＣＨ０ ５２４を受信する。回路５２０の動作の更なる説明は、以下の考察において提供される。同様のステップが、回路５４０を動作させるために使用される。

プリチャージフェーズ中、制御信号ＰＣＨ１ ５０４がアサートされ、ｐ型トランジスタ５０２がイネーブルされ、イネーブルされたトランジスタ５０２が、電源電圧基準レベル「ＶＤＤ」と読み出しビット線ＲＢＬＯ１７８との間に導電経路を生成する。ＲＢＬＯ１７８が電源基準レベルにプリチャージされると、インバータ５１０が、ｐ型トランジスタ５１２のゲート端子を放電し、トランジスタ５１２をイネーブルする。トランジスタ５１２は、キーパトランジスタとして使用される。いくつかの実施形態では、回路５２０は、トランジスタ５１４なしに、トランジスタ５１２等の単一のキーパトランジスタを使用する。他の実施形態では、回路５２０は、様々なスプリットキーパ（又はデュアルキーパ）方式のうち何れかを提供する２つのｐ型トランジスタ５１２及び５１４で示されるような直列スタックを使用する。例えば、２つのｐ型トランジスタ５１２及び５１４は、様々な遅延オンセットキーパ回路のうち何れかを提供する。評価フェーズ中、制御信号ＰＣＨ１ ５０４はネゲートされ、トランジスタ５０２はディセーブルされる。読み出しビット線ＲＢＬＯ１７８上の電圧レベルは、選択されたビットセルの非対称読み出しアクセス回路によって提供される電圧レベルに少なくとも基づく。

図６を参照すると、メモリバンク６００の一実施形態の一般化されたブロック図が示されている。様々な実施形態では、メモリは複数のメモリバンクとして編成され、メモリマクロブロックは左バンクと右バンクの両方を含む。いくつかの実施形態では、バンク６００は、メモリマクロブロックの左バンク又は右バンクのうち何れかである。「左」及び「右」は、メモリバンクを説明するために使用されるが、「上部バンク」及び「下部バンク」等の他の表記が使用されてもよい。示されるように、メモリバンク６００は、アレイ６１０Ａ～６１０Ｂと、行デコーダ６２０Ａ～６２０Ｂと、アレイ６１０Ａ～６１０Ｂの間のセンス増幅器６３０Ａ～６３０Ｂと、読み出し及び書き込みタイミング制御論理６４０Ａ～６４０Ｂと、ブロック６５０内の読み出しラッチ及び書き込みラッチと、を含む。いくつかの実施形態では、複数のバンクが、同じクロックサイクル又は同じパイプラインステージにおいて同時にアクセスされることに留意されたい。アクセスは、読み出しアクセス及び書き込みアクセスのうち何れかを含む。そのような実施形態では、バンクアドレスデコーダは、アクセスすべき対応するバンクを選択する。

様々な実施形態では、メモリバンク６００内のブロック６１０Ａ～６１０Ｂ、６２０Ａ～６２０Ｂ、６３０Ａ～６３０Ｂ、６４０Ａ～６４０Ｂ、６５０の各々は、別のブロックに通信可能に結合される。例えば、ルーティングが別のブロックを介して行われる直接接続が使用される。代替的に、信号のステージングは中間ブロックで行われる。様々な実施形態では、アレイ６１０Ａ～６１０Ｂの各々は、タイル形式で配列された複数のメモリビットセル６６０を含む。ここで、行は、図示した実施形態では垂直方向等のように、アレイのワード線のルーティングのために使用されるトラックと整列される。列は、図示した実施形態では水平方向等のように、アレイのビット線のルーティングのために使用されるトラックと整列される。様々な実施形態では、アレイ６１０Ａの複数の行は、第１の読み出しビット線に接続され、第２の読み出しビット線から切断された行の第１の部分を含む。加えて、アレイ６１０Ａの複数の行は、第２の読み出しビット線に接続され、第１の読み出しビット線から切断された行の第２の部分を含む。したがって、アレイ６１０Ａは分割読み出しポートを利用する。様々な実施形態では、アレイ６１０Ｂは、アレイ６１０Ａのインスタンス化されたコピーである。

いくつかの実施形態では、アレイ６１０Ａの行の第１の部分は、複数の行のうち奇数番号の行を含み、アレイ６１０Ａの行の第２の部分は、複数の行のうち偶数番号の行を含む。別の実施形態では、割り当ては、行の第１の部分における偶数番号の行と、行の第２の部分における奇数番号の行と、で逆にされる。一対の隣接するメモリビットセルは、行の第１の部分における第１のメモリビットセルと、行の第２の部分における第２のメモリビットセルと、を含む。１対の隣接するメモリビットセル６１２が、アレイ６１０Ａにおいて破線の楕円で強調されている。一例では、隣接するビットセル６１２内の最も左のビットセルである第１のメモリビットセル（又は第１のビットセル）は、アレイ６１０Ａの行９に記憶されたデータワードのビット［４］である。隣接するビットセル６１２内の最も右のビットセルである第２のビットセルは、アレイ６１０Ａの行１０に記憶された別のデータワードのビット［４］である。第１のビットセル及び第２のビットセルは、書き込みビット線を共有する。しかしながら、様々な実施形態では、第１のビットセル及び第２のビットセルは、読み出しビット線を共有しない。いくつかの実施形態では、隣接するビットセル６１２は、（図４の）レイアウト４００を利用する。

いくつかの実施形態では、１つ以上のビットセルは、非対称読み出しアクセス回路を含む。例えば、行の第２の部分のビットセルは、記憶されたバイナリ値がプリチャージされた読み出しビット線ＲＢＬＥ１６６に影響を及ぼすかどうかを制御する、（図２の）ｐ型トランジスタ２４０及び２４２等のｐ型トランジスタのスタックを含む。加えて、行の第１の部分のビットセルは、記憶されたバイナリ値がプリチャージされた読み出しビット線ＲＢＬＯ１６８に影響を及ぼすかどうかを制御する、（図１～図２の）ｎ型トランジスタ１５０及び１５２等のｎ型トランジスタのスタックを含む。

ブロック６２０Ａ～６２０Ｂにおける行デコーダ及びワード線ドライバは、アクセス要求に対応するアドレス情報を受信する。例えば、ブロック６２０Ａ～６２０Ｂの各々は、アクセス要求アドレス６７０によって提供される情報を受信する。ブロック６２０Ａ～６２０Ｂの各々は、アレイ６２０Ａ～６２０Ｂのうち関連するアレイ内の複数の行のうち特定の行又はエントリを選択する。いくつかの実施形態では、ブロック６２０Ａ～６２０Ｂは、アレイ６２０Ａ～６２０Ｂのうち関連するアレイ内の所定の行又はエントリを選択するためにアドレス６７０のインデックス部分を使用する。各行又はエントリは、１つ以上のメモリラインを記憶する。

示された実施形態では、アレイ６２０Ａ～６２０Ｂ内の行又はエントリは、垂直方向に配列されている。しかしながら、他の実施形態では、メモリラインの記憶のために水平方向が使用される。書き込みアクセス要求の場合、書き込みラッチはブロック６５０内に位置している。書き込みデータは、アレイ６１０Ａ～６１０Ｂにドライブされる。タイミング制御論理６４０Ａ～６４０Ｂは、ブロック６５０において書き込みラッチを新しいデータで更新し、書き込みワード線ドライバ論理をセットアップする。書き込みデータは、ブロック６２０Ａ～６２０Ｂのうち関連するブロックによって選択されたビットセルの行に書き込まれる。いくつかの実施形態では、プリチャージ回路がブロック６５０に含まれる。

読み出しアクセス要求の場合、ブロック６５０は、アレイ６１０Ａ～６１０Ｂにルーティングされた読み出しビット線をプリチャージするために使用される。ブロック６４０Ａ～６４０Ｂにおけるタイミング回路は、ブロック６３０Ａ～６３０Ｂにおけるセンス増幅器をプリチャージ及びセットアップするために使用される。タイミング回路６４０Ａ～６４０Ｂは、読み出しワード線ドライバ論理をセットアップする。行デコーダ６２０Ａ～６２０Ｂのうち何れかは、データを読み出す行を選択し、このデータは、センス増幅器によってセンシングされる読み出しビット線上に提供される。読み出しラッチは、読み出しデータをキャプチャする。

図７を参照すると、メモリビットセルに記憶されたデータに効率的にアクセスするための方法７００の一実施形態が示されている。説明のために、この実施形態（及び図８）におけるステップを順番に示す。しかしながら、他の実施形態では、いくつかのステップは、図示した順序とは異なる順序で行われ、いくつかのステップは、同時に実行され、いくつかのステップは、他のステップと組み合わされ、いくつかのステップは、存在しない。

複数の行及び列として配列されたメモリビットセルのアレイが、データを記憶する（ブロック７０２）。様々な実施形態では、記憶されたデータの値は、メモリビットセル内のデータ記憶ループによって維持される。加えて、記憶されたデータの値は、書き込み動作によって更新される。いくつかの実施形態では、メモリビットセルは、パスゲートとフィードバックインバータ（及びフィードバックトライステートインバータ）とを含み、データ記憶ループを実装し、書き込み動作中に記憶された値の更新を可能にする。いくつかの実施形態では、メモリビットセルは、（図１の）メモリビットセル１００、並びに、（図２の）メモリビットセル２９０及び２９２のパスゲート及びフィードバックインバータを使用する。

様々な実施形態では、アレイは、２つ以上の分割読み出しポートを含む。一実施形態では、メモリビットセルのアレイは、第１の読み出しビット線に接続された偶数番号の行と、第１の読み出しビット線とは異なる第２の読み出しビット線に接続された奇数番号の行と、を有する。別の実施形態では、接続が逆にされ、メモリビットセルのアレイは、第１の読み出しビット線に接続された奇数番号の行と、第１の読み出しビット線とは異なる第２の読み出しビット線に接続された偶数番号の行と、を有する。したがって、第１の読み出しビット線及び第２の読み出しビット線の各々は、アレイの行の各々からの容量性負荷を含むのではなく、アレイの行の半分からの容量性負荷を含む。

これらの接続は、第１の読み出しビット線及び第２の読み出しビット線の各々がどのようにプリチャージされるかを決定する。以下の説明では、偶数番号の行と第１の読み出しビット線との間の接続が使用されるが、他の実施形態では、逆のケースが、奇数番号の行と第１の読み出しビット線の間の接続を用いて使用される。メモリビットセルの外部の回路は、第１の読み出しビット線を接地基準レベルにプリチャージする（ブロック７０４）。回路は、第２の読み出しビット線を電源基準レベルにプリチャージする（ブロック７０６）。単一の読み出しビット線が説明されているが、偶数番号の行の読み出しビット線の各々は、第１の読み出しビット線と同様の様態でプリチャージされ、奇数番号の行の読み出しビット線の各々は、第２の読み出しビット線と同様の態様でプリチャージされる。

アレイが、アレイの偶数番号の行をターゲットとする、第１の読み出しビット線上で読み出されるデータをターゲットとする第１の読み出し動作を受信する場合（条件ブロック７０８：「はい」）、第１の非対称読み出しアクセス回路は、ターゲットとされる行のビットセルに記憶されたデータを第１の読み出しビット線に伝達する（ブロック７１０）。第１の非対称読み出しアクセス回路は、ｎ型トランジスタよりも多くのｐ型トランジスタを含む。いくつかの実施形態では、第１の非対称読み出しアクセス回路は、ｐ型トランジスタのみを含む。例えば、メモリビットセルは、記憶されたバイナリ値がプリチャージされた読み出しビット線ＲＢＬＥ１７６に影響を及ぼすかどうかを制御する（図２の）ｐ型トランジスタ２４０及び２４２等のｐ型トランジスタのスタックを含む。一例では、ターゲットとされる行は、アレイの行０～６３のうち行８であり、ターゲットとされる行は、３２ビットデータワードを記憶する３２個のメモリビットセルを含む。行８の３２個のメモリビットセルの各々は、第１の非対称読み出しアクセス回路を含む。３２ビットデータワードのビット［４］に対応するメモリビットセルの第１の非対称読み出しアクセス回路は、ビットセル［４］に記憶されたデータを、ビット［４］に対応する列にルーティングされる第１の読み出しビット線に伝達する。同様に、行８の場合、ビット［０～３］及びビット［５～３１］のメモリビットセルは、列０～３及び列５～３１にルーティングされる対応する読み出しビット線にデータを伝達する。

アレイが、アレイの偶数番号の行をターゲットとする、第１の読み出しビット線上で読み出されるデータをターゲットとする第１の読み出し動作を受信しない場合（条件ブロック７０８：「いいえ」）、方法７００の制御フローは、ブロック７１０をスキップし、条件ブロック７１２に移動する。アレイが、奇数番号の行をターゲットとし、第２の読み出しビット線上で読み出されるデータをターゲットとする第２の読み出し動作を受信する場合（条件ブロック７１２：「はい」）、第２の非対称読み出しアクセス回路は、ターゲットとされる行のビットセルに記憶されたデータを第２の読み出しビット線に伝達する（ブロック７１４）。第２の非対称読み出しアクセス回路は、ｐ型トランジスタよりも多くのｎ型トランジスタを含む。いくつかの実施形態では、第２の非対称読み出しアクセス回路は、ｎ型トランジスタのみを含む。例えば、メモリビットセルは、記憶されたバイナリ値がプリチャージされた読み出しビット線ＲＢＬＯ１７８に影響を与えるかどうかを制御する（図１の）ｎ型トランジスタ１５０及び１５２等のｎ型トランジスタのスタックを含む。

一例では、ターゲットとされる行は、アレイの行０～６３のうち行２１であり、ターゲットとされる行は、３２ビットデータワードを記憶する３２個のメモリビットセルを含む。行２１の３２個のメモリビットセルの各々は、第２の非対称読み出しアクセス回路を含む。３２ビットデータワードのビット［４］に対応するメモリビットセルの第２の非対称読み出しアクセス回路は、ビットセル［４］に記憶されたデータを、ビット［４］に対応する列にルーティングされる第２の読み出しビット線に伝達する。同様に、行２１の場合、ビット［０～３］及びビット［５～３１］のメモリビットセルは、列０～３及び列５～３１にルーティングされる対応する読み出しビット線にデータを伝達する。アレイが、アレイの奇数番号の行をターゲットとし、第２の読み出しビット線上で読み出されるデータをターゲットとする第２の読み出し動作を受信しない場合（条件ブロック７１２：「いいえ」）、方法７００の制御フローは、ブロック７１４をスキップし、ブロック７１６に移動する。ビットセルは、記憶されたバイナリ値を維持する（ブロック７１６）。例えば、ビットセルは、バイナリ値が書き込みアクセス動作によって修正されるまでバイナリ値を記憶するためのラッチ素子を含む。

図８を参照すると、隣接するメモリビットセルの半導体レイアウトを効率的に生成するための方法８００の一実施形態が示されている。以下のステップは、（図２の）ビットセル２００及び（図７の）隣接するビットセル７１２のビットセル等の隣接するメモリビットセルの半導体レイアウトを生成する。例えば、以下のステップは、（図４の）レイアウト４００等の隣接するメモリビットセルの半導体レイアウトを生成する。複数の金属ゲートが、隣接するビットセルのレイアウトの外側エッジ上に配置され、各々は、書き込みワード線及び書き込みワード線の相補値のうち何れかを受け取ることができる（ブロック８０２）。例えば、（図４の）レイアウト４００の金属ゲート３７０、３７１、３９４、３９５は、レイアウト４００の最も外側のエッジ上に配置される。

第１のダミーゲートが、隣接するビットセルのうち第１のメモリビットセルのレイアウトの第１のエッジとは反対の第２のエッジにおいて、ｐ型拡散及びｎ型拡散の両方の上に配置される（ブロック８０４）。例えば、（図４の）レイアウト４００のダミーゲート３７６は、ビットセル２９０と２９２との間のｐ型拡散３０２の上の第２のエッジに配置される。第２のダミーゲートが、第２のエッジよりも第１のエッジから遠く離れて位置する第３のエッジにおいて、ｐ型拡散及びｎ型拡散の両方の上に配置される（ブロック８０６）。レイアウト３００及び４００を再び簡単に参照すると、ビットセル２９０及び２９２の破線ボックスは、Ｌ字形レイアウト及び異なるエッジを示す。先に説明したように、第１のエッジと第３のエッジとの間のｎ型拡散３０４に沿った距離は、第１のエッジと第２のエッジとの間のｐ型拡散３０２に沿った距離よりも大きい。隣接するビットセルのレイアウトの他のノードの配置は、隣接するビットセルの各々のレイアウト内の金属ゲートの最大数の合計を、隣接するビットセルの数で除算したものよりも少ない、ビットセル当たりのコンタクトゲートピッチの数を提供する態様で完了される（ブロック８０８）。この計算の例は、（図４の）レイアウト４００に関して先に説明されている。

上述した実施形態のうち１つ以上は、ソフトウェアを含むことに留意されたい。そのような実施形態では、方法及び／又は機構を実施するプログラム命令は、コンピュータ可読媒体に搬送又は記憶される。プログラム命令を記憶するように構成されている多数のタイプの媒体が利用可能であり、ハードディスク、フロッピー（登録商標）ディスク、ＣＤ－ＲＯＭ、ＤＶＤ、フラッシュメモリ、プログラマブルＲＯＭ（Programmable ROM、ＰＲＯＭ）、ランダムアクセスメモリ（random access memory、ＲＡＭ）等の揮発性又は不揮発性記憶装置が挙げられる。一般的に言えば、コンピュータアクセス可能記憶媒体は、命令及び／又はデータをコンピュータに提供するために、使用中にコンピュータによってアクセス可能な任意の記憶媒体を含む。例えば、コンピュータアクセス可能記憶媒体としては、磁気又は光学媒体（例えば、ディスク（固定又は取り外し可能）、テープ、ＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭ、ＣＤ－Ｒ、ＣＤ－ＲＷ、ＤＶＤ－Ｒ、ＤＶＤ－ＲＷ、Ｂｌｕ－Ｒａｙ（登録商標）等）の記憶媒体が挙げられる。記憶媒体としては、ＲＡＭ（例えば、同期ダイナミックＲＡＭ（synchronous dynamic RAM、ＳＤＲＡＭ）、ダブルデータレート（double data rate、ＤＤＲ、ＤＤＲ２、ＤＤＲ３等）ＳＤＲＡＭ、低電力ＤＤＲ（low-power DDR、ＬＰＤＤＲ２等）ＳＤＲＡＭ、ラムバスＤＲＡＭ（Rambus DRAM、ＲＤＲＡＭ）、スタティックＲＡＭ（static RAM、ＳＲＡＭ）等）、ＲＯＭ、フラッシュメモリ等の揮発性又は不揮発性メモリ媒体、ユニバーサルシリアルバス（Universal Serial Bus、ＵＳＢ）インターフェース等の周辺インターフェースを介してアクセス可能な不揮発性メモリ（例えば、フラッシュメモリ）等が更に挙げられる。記憶媒体としては、微小電気機械システム（microelectromechanical system、ＭＥＭＳ）、並びに、ネットワーク及び／又はワイヤレスリンク等の通信媒体を介してアクセス可能な記憶媒体が挙げられる。

更に、様々な実施形態では、プログラム命令は、Ｃ等の高レベルプログラミング言語、又は、Ｖｅｒｉｌｏｇ、ＶＨＤＬ等の設計言語（design language、ＨＤＬ）、又は、ＧＤＳＩＩストリームフォーマット（ＧＤＳＩＩ）等のデータベースフォーマットでのハードウェア機能の動作レベル記述又はレジスタ転送レベル（register-transfer level、ＲＴＬ）記述を含む。場合によっては、記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成する合成ツールによって読み出される。ネットリストは、システムを含むハードウェアの機能も表すゲートのセットを含む。ネットリストは、次いで、マスクに適用される幾何学的形状を記述するデータセットを生成するために、配置及びルーティングされ得る。次に、マスクは、システムに対応する半導体回路又は回路を生成するために、様々な半導体製造ステップで使用され得る。代替的に、コンピュータアクセス可能記憶媒体上の命令は、必要に応じて、ネットリスト（合成ライブラリを有する若しくは有しない）又はデータセットである。追加的に、命令は、Ｃａｄｅｎｃｅ（登録商標）、ＥＶＥ（登録商標）及びＭｅｎｔｏｒ Ｇｒａｐｈｉｃｓ（登録商標）等のベンダからのハードウェアベースのタイプのエミュレータによるエミュレーションのために利用される。

上記の実施形態は、かなり詳細に説明されているが、上記の開示が十分に理解されると、多数の変形及び修正が当業者には明らかになるであろう。以下の特許請求の範囲は、全てのそのような変形及び修正を包含すると解釈されることが意図されている。

Claims (14)

1. 回路であって、
   複数の行及び複数の列として配列された、データを記憶するためのメモリビットセルのアレイであって、
   前記行の第１の部分は、第１の読み出しビット線に接続されており、第２の読み出しビット線に接続されておらず、
   前記行の第２の部分は、前記第２の読み出しビット線に接続されており、前記第１の読み出しビット線に接続されていない、メモリビットセルのアレイと、
   前記第１の読み出しビット線及び前記第２の読み出しビット線をそれぞれ異なる電圧レベルにプリチャージするように構成された回路と、を備え、
   前記メモリビットセルのアレイは、第１の読み出し動作が、第１のメモリビットセルを備える前記第１の部分の行をターゲットとしていることに応じて、第１の非対称読み出しアクセス回路を介して、前記第１のメモリビットセルに記憶された第１のデータを前記第１の読み出しビット線に伝達するように構成されている、
   回路。
2. 前記複数の行のうち前記第１の部分は、前記複数の行のうち奇数番号の行を備え、
   前記複数の行のうち前記第２の部分は、前記複数の行のうち偶数番号の行を備える、
   請求項１の回路。
3. 前記メモリビットセルのアレイは、第２のメモリビットセルを備える前記第２の部分の行をターゲットとする第２の読み出し動作を受信することに応じて、ｎ型トランジスタよりも多くのｐ型トランジスタを備える第２の非対称読み出しアクセス回路を介して、前記第２のメモリビットセルに記憶された第２のデータを前記第２の読み出しビット線に伝達するように構成されている、
   請求項１の回路。
4. 前記メモリビットセルのアレイは、同じクロックサイクルにおいて、前記第１のデータ及び前記第２のデータを伝達するように構成されている、
   請求項３の回路。
5. 前記第２の非対称読み出しアクセス回路は、ｐ型トランジスタのみを備える、
   請求項３の回路。
6. 前記回路は、前記第２の読み出しビット線を接地基準レベルにプリチャージするように構成されたプリチャージ回路を備える、
   請求項５の回路。
7. 前記第２の非対称読み出しアクセス回路は、前記回路によって記憶された前記データの相補値をゲート端子において受信するように構成された第１のｐ型トランジスタを備える、
   請求項５の回路。
8. 前記第２の非対称読み出しアクセス回路は、前記第１のｐ型トランジスタと直列に接続された第２のｐ型トランジスタを備え、
   前記第２のｐ型トランジスタは、
   ゲート端子において、前記第２の読み出し動作の前記指標として読み出しワード線を受けることと、
   ドレイン端子において、前記第２の読み出しビット線を受けることと、
   を行うように構成されている、
   請求項７の回路。
9. 方法であって、
   複数の行及び複数の列として配列されたメモリビットセルのアレイにデータを記憶することであって、
   前記行の第１の部分は、第１の読み出しビット線に接続されており、第２の読み出しビット線に接続されておらず、
   前記行の第２の部分は、前記第２の読み出しビット線に接続されており、前記第１の読み出しビット線に接続されていない、ことと、
   前記第１の読み出しビット線及び前記第２の読み出しビット線をそれぞれ異なる電圧レベルにプリチャージすることと、
   第１の読み出し動作が、第１のメモリビットセルを備える前記第１の部分の行をターゲットとしていることに応じて、第１の非対称読み出しアクセス回路を介して、前記第１のメモリビットセルに記憶された第１のデータを前記第１の読み出しビット線に伝達することと、を含む、
   方法。
10. 前記複数の行のうち前記第１の部分は、前記複数の行のうち奇数番号の行を備え、
    前記複数の行のうち前記第２の部分は、前記複数の行のうち偶数番号の行を備える、
    請求項９の方法。
11. 前記方法は、第２のメモリビットセルを備える前記第２の部分の行をターゲットとする第２の読み出し動作を受信することに応じて、ｎ型トランジスタよりも多くのｐ型トランジスタを備える第２の非対称読み出しアクセス回路を介して、前記第２のメモリビットセルに記憶された第２のデータを前記第２の読み出しビット線に伝達することを含む、
    請求項９の方法。
12. 前記メモリビットセルのアレイが、同じクロックサイクルにおいて、前記第１のデータ及び前記第２のデータを伝達することを含む、
    請求項１１の方法。
13. 前記第２の非対称読み出しアクセス回路は、ｐ型トランジスタのみを備える、
    請求項１１の方法。
14. 前記第２の読み出しビット線を接地基準レベルにプリチャージすることを含む、
    請求項１３の方法。