JP7810550B2 - バイアス回路及びａｂ級増幅回路 - Google Patents

Description

本発明は、バイアス回路及びＡＢ級増幅回路に関する。

増幅回路の出力段は、電力効率と電源駆動力を向上させるため、ＡＢ級構成とすることが多い。ＡＢ級出力回路の静止電流や入力バイアス電圧を安定化させる手法として、非特許文献１に記載のＡＢ級増幅回路が提案されている。

従来のＡＢ級増幅回路を構成するＡＢ級出力回路と、ＡＢ級出力回路に入力バイアス電圧を供給するバイアス回路とについて図１６を参照して説明する。図１６に示すようにＡＢ級出力回路１２Ｇは、互いに直列接続されたＮｃｈのトランジスタＭｎ１及びＰｃｈのトランジスタＭｐ１を有している。

図１６に示すＮｃｈバイアス回路１００は、トランジスタＭｎ１に入力バイアス電圧を与える回路である。Ｎｃｈバイアス回路１００は、ゲートにバイアス電圧Ｖｂが供給されたトランジスタＭ１０４から構成された電流源１０１と、電流源１０１から電流が供給されるトランジスタＭ１０１と、トランジスタＭ１０１にカレントミラー接続されたトランジスタＭ１０２と、トランジスタＭ１０２に電流を供給する電流源１０２と、ダイオード接続されたトランジスタＭ１０３とを有している。上述したトランジスタＭ１０２のソースが、トランジスタＭｎ１のゲートに接続される。

上述した電流源１０１，１０２は等しい電流をトランジスタＭ１０１，Ｍ１０２に供給する。トランジスタＭ１０１，Ｍ１０２には等しい電流が流れているため、トランジスタＭ１０１，Ｍ１０２のゲート・ソース間電圧が等しくなる。このため、ＡＢ級出力回路１２Ｇが静止状態の場合、トランジスタＭ１０２のソース電圧は、トランジスタＭ１０３のゲート・ソース間電圧と等しくなる。すなわち、トランジスタＭ１０３のゲート・ソース間電圧が、トランジスタＭｎ１のゲートに入力バイアス電圧として入力される。

上述したＮｃｈバイアス回路１００は、ＡＢ級増幅回路の電源電圧が４０Ｖや６０Ｖといった高電圧でも動作可能な高耐圧としたい場合がある。このため、ＡＢ級出力回路１２Ｇは、トランジスタＭｎ１にカスコード接続されたＮｃｈ、高耐圧のトランジスタＭｎ２と、トランジスタＭｐ１にカスコード接続されたＰｃｈ、高耐圧のトランジスタＭｐ２とをさらに有している。以上の構成により、トランジスタＭｐ１，Ｍｎ１のドレイン・ソース間に大きな電圧がかからないように保護することができる。また、Ｎｃｈバイアス回路１００においては、トランジスタＭ１０１，Ｍ１０２，Ｍ１０４について高耐圧のトランジスタを用いる。

ところで、電流源１０１を構成するトランジスタＭ１０４のドレイン・ソース電圧Ｖｄｓは、下記の式（１）で表される。
Ｖｄｓ＝ＶＤＤ－（Ｖｇｓｍ１０１＋Ｖｇｓｍ１０３） …（１）
ＶＤＤ：電源電圧
Ｖｇｓｍ１０１：トランジスタＭ１０１のゲート・ソース間電圧
Ｖｇｓｍ１０３：トランジスタＭ１０３のゲート・ソース間電圧

電源電圧ＶＤＤが低下して電圧Ｖｄｓが低下すると、トランジスタＭ１０４が飽和領域で動作できず、三極管領域での動作となってしまうため、トランジスタＭ１０４のドレイン電流が低下する。トランジスタＭ１０４のドレイン電流が低下すると、トランジスタＭ１０１，Ｍ１０２に流れる電流が低下し、トランジスタＭｎ１の入力バイアス電圧が変わってしまう。そこで、電源電圧ＶＤＤとしては、トランジスタＭ１０４が三極管領域で動作しないような最低動作電源電圧を供給する必要がある。しかしながら、上述した高耐圧トランジスタＭ１０１は、ゲート酸化膜が厚い関係で、閾値電圧が大きく、ゲート・ソース間電圧Ｖｇｓｍ１０１が大きくなる。ゲート・ソース間電圧Ｖｇｓｍ１０１が大きくなると、上記式（１）から明らかなように、電源電圧ＶＤＤの最低動作電源電圧が制限されてしまう、という問題があった。

トランジスタＭｐ１に入力バイアス電圧を与えるＰｃｈバイアス回路は、Ｎｃｈバイアス回路１００の「Ｐｃｈ」を「Ｎｃｈ」に代え、正電源、負電源の接続を逆にして説明できるため、ここでは詳細な説明を省略する。

Ron Hogervorst, John P. Tero, Ruud G. H. Eschauzier, and Johan H. Huijsing, "A Compact Power-Efficient 3 V CMOS Rail-to-Rail Input/Output Operational Amplifier for VLSI Cell Libraries", IEEE JOURNAL OF SOLID-STATE CIRCUITS. VOL. 29. NO 12. DECEMBER 1994.

本発明は、上述した事情に鑑みてなされたものであり、その目的は、電源電圧が広い範囲で変動しても精度よく入力バイアス電圧を出力できるバイアス回路及びＡＢ級増幅回路を提供することにある。

前述した目的を達成するために、本発明に係るバイアス回路及びＡＢ級増幅回路は、下記［１］～［１６］を特徴としている。
［１］
制御端子に入力される電圧に応じた電流が第１端子から出力され、前記第１端子から出力される電流と第２端子から入力される電流と第３端子から出力される電流とがほぼ等しくなるように動作し、前記第１端子に入力される電圧と前記第３端子に出力される電圧がほぼ等しくなるように動作する機能を有する第１電圧ミラー回路と、
前記第１電圧ミラー回路の前記第１端子に出力電圧を入力する第１電圧発生回路と、
前記第１電圧ミラー回路の前記制御端子に出力が接続され、前記第１電圧ミラー回路の前記第２端子に入力が接続され、入力された電流とほぼ同じ電流を出力し、出力された電流に応じた電圧を出力する機能を有するカスコード回路と、
前記カスコード回路の入力及び前記第１電圧ミラー回路の前記第２端子に接続された第１電流源回路と、
前記カスコード回路の出力及び前記第１電圧ミラー回路の前記制御端子に接続された第２電流源回路とを備え、
前記カスコード回路の出力から入力にかけて負帰還経路が設けられ、
前記第１電圧ミラー回路は、ゲート又はベースが共通接続されて前記制御端子となる第１トランジスタ及び第２トランジスタと、前記第２トランジスタに直列接続され、前記第２トランジスタに電流を供給する第３電流源回路とを有し、
前記第１トランジスタのソース又はエミッタが前記第１端子となり、前記第１トランジスタのドレイン又はコレクタが前記第２端子となり、前記第２トランジスタのソース又はエミッタが前記第３端子となり、
前記カスコード回路は、ドレイン又はコレクタが出力となり、ソース又はエミッタが入力となる第４トランジスタを有している、
バイアス回路であること。
［２］
［１］に記載のバイアス回路において、
位相補償回路をさらに備えた、
バイアス回路であること。
［３］
［１］に記載のバイアス回路において、
前記］第１トランジスタ及び前記第２トランジスタが、ディプレッション型のトランジスタから構成されている、
バイアス回路であること。
［４］
［１］～［３］の何れか１項に記載のバイアス回路において、
前記第１電圧発生回路は、ダイオード接続された第３トランジスタを有する、
バイアス回路であること。
［５］
［１］～［４］の何れか１項に記載のバイアス回路において、
前記第３端子から出力される電流とほぼ等しい電流を第４端子から入力し、第５端子から出力するように動作し、前記第５端子に入力した電圧と第６端子に出力する電圧とがほぼ等しくなるように動作する第２電圧ミラー回路と、
前記第２電圧ミラー回路の前記第５端子に出力電圧を供給する第２電圧発生回路とを備えた、
バイアス回路であること。
［６］
［１］又は［３］に記載のバイアス回路において、
ゲート又はベースが前記第１トランジスタ及び前記第２トランジスタのゲート又はベースに共通接続された第５トランジスタと、前記第２トランジスタにカスコード接続された第６トランジスタと、前記第６トランジスタにカレントミラー接続されると共に前記第５トランジスタにカスコード接続された第７トランジスタと、前記第５トランジスタ及び前記第７トランジスタに直列接続された第４電流源回路とを有した第２電圧ミラー回路と、
前記第６トランジスタのソース又はエミッタに出力電圧を供給する第２電圧発生回路とを備えた、
バイアス回路であること。
［７］
［６］に記載のバイアス回路において、
前記第１トランジスタ、前記第２トランジスタ及び前記第５トランジスタは、前記第６トランジスタ及び前記第７トランジスタよりも高耐圧のトランジスタから構成されている、
バイアス回路であること。
［８］
［６］又は［７］に記載のバイアス回路において、
前記第５トランジスタは、ディプレッション型のトランジスタから構成されている、
バイアス回路。
［９］
［５］～［８］の何れか１項に記載のバイアス回路において、
前記第２電圧発生回路は、ダイオード接続された第８トランジスタを有する、
バイアス回路であること。
［１０］
［１］～［４］の何れか１項に記載のバイアス回路において、
前記第１電圧ミラー回路及び前記第１電圧発生回路を構成するトランジスタが、Ｎｃｈのトランジスタから構成され、
前記カスコード回路を構成するトランジスタが、Ｐｃｈのトランジスタから構成される、
バイアス回路であること。
［１１］
［５］～［９］の何れか１項に記載のバイアス回路において、
前記第１電圧ミラー回路、前記第２電圧ミラー回路、前記第１電圧発生回路及び前記第２電圧発生回路を構成するトランジスタが、Ｎｃｈのトランジスタから構成され、
前記カスコード回路を構成するトランジスタが、Ｐｃｈのトランジスタから構成される、
バイアス回路であること。
［１２］
［１］～［４］の何れか１項に記載のバイアス回路において、
前記第１電圧ミラー回路及び前記第１電圧発生回路を構成するトランジスタが、Ｐｃｈのトランジスタから構成され、
前記カスコード回路を構成するトランジスタが、Ｎｃｈのトランジスタから構成される、
バイアス回路であること。
［１３］
［５］～［９］の何れか１項に記載のバイアス回路において、
前記第１電圧ミラー回路、前記第２電圧ミラー回路、前記第１電圧発生回路及び前記第２電圧発生回路を構成するトランジスタが、Ｐｃｈのトランジスタから構成され、
前記カスコード回路を構成するトランジスタが、Ｎｃｈのトランジスタから構成される、
バイアス回路であること。
［１４］
入力電圧に応じた差動電流を出力する差動入力部と、
互いに直列接続されたＮｃｈの第９トランジスタ及びＰｃｈの第１０トランジスタと、前記第９トランジスタ及び前記第１０トランジスタの間に接続された出力端子とを有するＡＢ級出力回路と、
前記第９トランジスタのゲート又はベースに接続された［１０］又は［１１］に記載のバイアス回路と、前記第１０トランジスタのゲート又はベースに接続された［１２］又は１３］に記載のバイアス回路とを有し、前記差動入力部から出力される差動電流に応じた出力電圧及び出力電流を前記出力端子に出力するように前記第９トランジスタ及び前記第１０トランジスタを制御する制御回路とを備えた、
ＡＢ級増幅回路であること。
［１５］
［１４］に記載のＡＢ級増幅回路において、
［１０］又は［１１］に記載のバイアス回路に正の第１正電源電圧を供給する第１正電源端子と、
前記ＡＢ級出力回路に正の第２正電源電圧を供給する第２正電源端子と、
［１０］又は［１１］に記載バイアス回路及び前記ＡＢ級出力回路に負電源電圧を供給する負電源端子とを備え、
前記第１正電源電圧及び前記第２正電源電圧は異なる電圧である、
ＡＢ級増幅回路であること。
［１６］
［１４］に記載のＡＢ級増幅回路において、
［１２］又は［１３］に記載のバイアス回路に負の第１負電源電圧を供給する第１負電源端子と、
前記ＡＢ級出力回路に負の第２負電源電圧を供給する第２負電源端子と、
［１２］又は［１３］に記載のバイアス回路及び前記ＡＢ級出力回路に正電源電圧を供給する正電源端子とを備え、
前記第１負電源電圧及び前記第２負電源電圧は異なる電圧である、
ＡＢ級増幅回路であること。

本発明によれば、電源電圧が広い範囲で変動しても精度よく入力バイアス電圧を出力できるバイアス回路及びＡＢ級増幅回路を提供する。

以上、本発明について簡潔に説明した。更に、以下に説明される発明を実施するための形態（以下、「実施形態」という。）を添付の図面を参照して通読することにより、本発明の詳細は更に明確化されるであろう。

図１は、第１実施形態におけるＮｃｈバイアス回路を示すブロック図である。 図２は、第１実施形態における図１に示すＮｃｈバイアス回路の詳細を示す回路図である。 図３は、第２実施形態における図１に示すＮｃｈバイアス回路の詳細を示す回路図である。 図４は、第３実施形態におけるＰｃｈバイアス回路を示すブロック図である。 図５は、第３実施形態における図４に示すＰｃｈバイアス回路の詳細を示す回路図である。 図６は、第４実施形態における図４に示すＰｃｈバイアス回路の詳細を示す回路図である。 図７は、第５実施形態におけるＡＢ級増幅回路の回路図である。 図８は、第６実施形態におけるＡＢ級増幅回路の一部を示す回路図である。 図９は、第７実施形態におけるＡＢ級増幅回路の一部を示す回路図である。 図１０は、第８実施形態におけるＡＢ級増幅回路の一部を示す回路図である。 図１１は、第９実施形態におけるＮｃｈバイアス回路を示すブロック図である。 図１２は、図１１に示すＮｃｈバイアス回路の詳細を示す回路図である。 図１３は、第１０実施形態におけるＡＢ級増幅回路の一部を示す回路図である。 図１４は、第１１実施形態におけるＰｃｈバイアス回路を示すブロック図である。 図１５は、図１４に示すＰｃｈバイアス回路の詳細を示す回路図である。 図１６は、従来のＡＢ級増幅回路を構成するＡＢ級出力回路と、Ｎｃｈバイアス回路の一例を示す回路図である。

(第１実施形態)
図１は、本発明のＮｃｈバイアス回路１の一実施形態を示す回路図である。図１に示すＮｃｈバイアス回路１（＝バイアス回路）は、正電源電圧ＶＤＤ１，負電源電圧ＶＳＳ１からＮｃｈのトランジスタの入力バイアス電圧Ｖｂ１を生成して、出力端子Ｔ１から出力する回路である。

Ｎｃｈバイアス回路１は、第１電圧発生回路２と、第１電圧ミラー回路３と、第１電流源回路４と、第２電流源回路５と、カスコード回路６とを備えている。

第１電圧発生回路２は、一端が負電源端子Ｔ２２に接続され、他端が後述する第１電圧ミラー回路３の第１端子Ｔ３１に接続され、第１端子Ｔ３１に対して電圧Ｖ１１を出力する。上記負電源端子Ｔ２２には、負電源電圧ＶＳＳ１が供給されている。

第１電圧ミラー回路３は、制御端子Ｔｃに入力された電圧に応じた電流が第１端子Ｔ３１から出力され、第１端子Ｔ３１から出力される電流と第２端子Ｔ３２から入力される電流と第３端子Ｔ３３から出力される電流がほぼ等しくなるように動作する。また、第１電圧ミラー回路３は、第１端子Ｔ３１に入力された電圧と第３端子Ｔ３３から出力される電圧とがほぼ等しくなるように動作する。第３端子Ｔ３３は、出力端子Ｔ１に接続され、電圧Ｖ１１とほぼ等しい入力バイアス電圧Ｖｂ１が出力される。

第１電流源回路４は、一端が正電源端子Ｔ２１に接続され、他端が第１電圧ミラー回路３の第２端子Ｔ３２及び後述するカスコード回路６の入力Ｔ６１に接続される。上記正電源端子Ｔ２１には、正電源電圧ＶＤＤ１が供給されている。第１電流源回路４は、電流Ｉ４を供給する。

第２電流源回路５は、一端が負電源端子Ｔ２２に接続され、他端が第１電圧ミラー回路３の制御端子Ｔｃ及びカスコード回路６の出力Ｔ６２に接続されている。第２電流源回路５は、電流Ｉ５を供給する。カスコード回路６は、入力Ｔ６１から入力された電流とほぼ同じ電流を出力Ｔ６２から出力し、出力された電流に応じた電圧を出力Ｔ６２から出力する。

以上の構成によれば、第１電圧ミラー回路３の第１端子Ｔ３１に入力された電圧Ｖ１１と第３端子Ｔ３３から出力される入力バイアス電圧Ｖｂ１とが等しくなるように設計制御できる。また、カスコード回路６の出力Ｔ６２から入力Ｔ６１にかけて負帰還経路が形成される。このため、第１電圧ミラー回路３の第２端子Ｔ３２に入力され、第１端子Ｔ３１から出力される電流Ｉ３が、第１電流源回路４により供給される電流Ｉ４から第２電流源回路５に供給される電流Ｉ５を差し引いた値となるように、制御端子Ｔｃに入力される電圧が調整される。これにより、第１電圧発生回路２に所望の電流が流れるように設計制御できる。

次に、上記概略で説明したＮｃｈバイアス回路１のさらに詳細について図２を参照して説明する。同図に示すように、第１電圧発生回路２は、ダイオード接続されたトランジスタＭ２１（＝第３トランジスタ）を有している。トランジスタＭ２１は、Ｎｃｈ、低耐圧の電界効果トランジスタから構成され、ゲート・ソース間電圧を電圧Ｖ１１として発生する。

第１電圧ミラー回路３は、ゲートが共通接続されたトランジスタＭ３１（＝第１トランジスタ），トランジスタＭ３２（＝第２トランジスタ）と、トランジスタＭ３２に接続された第３電流源回路３３とを有している。トランジスタＭ３１，Ｍ３２は、Ｎｃｈ、低耐圧、ディプレッション型の電界効果トランジスタから構成されている。

トランジスタＭ３１は、ゲートが後述するトランジスタＭ６１のドレイン及び第２電流源回路５に接続され、ソースがトランジスタＭ２１のゲート・ドレインに接続され、ドレインがトランジスタＭ６１のソース及び第１電流源回路４に接続されている。このトランジスタＭ３１は、ソースが上述した第１端子Ｔ３１となり、ドレインが第２端子Ｔ３２となる。トランジスタＭ３２は、ゲートがトランジスタＭ３１のゲートに接続され、ソースが第３電流源回路３３に接続されている。トランジスタＭ３１，Ｍ３２の共通接続されたゲートが制御端子Ｔｃとなる。また、トランジスタＭ３２は、ソースが第３端子Ｔ３３となる。

カスコード回路６は、トランジスタＭ６１（＝第４トランジスタ）を有している。トランジスタＭ６１は、Ｐｃｈ、低耐圧の電界効果トランジスタから構成されている。トランジスタＭ６１は、ソースが第１電流源回路４に接続され、ドレインが第２電流源回路５に接続されている。トランジスタＭ６１のゲートには、一定のバイアス電圧Ｖｂ３が供給されている。このトランジスタＭ６１は、ソースがカスコード回路６の入力Ｔ６１となり、ドレインがカスコード回路６の出力Ｔ６２となる。

以上の構成によれば、トランジスタＭ６１から構成された負帰還経路により、トランジスタＭ３１には、電流Ｉ４から電流Ｉ５を差し引いた電流Ｉ３が流れるように設計できる。このため、第３電流源回路３３を電流Ｉ３と等しい電流が供給できるように設計すれば、トランジスタＭ３２にも電流Ｉ３が流れる。すなわち、トランジスタＭ３１，Ｍ３２には等しい電流Ｉ３が流れるため、トランジスタＭ３１，Ｍ３２のゲート・ソース間電圧が等しくなる。さらにトランジスタＭ３１，Ｍ３２のゲート同士が共通接続されているため、トランジスタＭ３２のソース電圧（入力バイアス電圧Ｖｂ１）が、トランジスタＭ３１のソース電圧Ｖ１１とほぼ等しくなる。

以上の構成によれば、トランジスタＭ３１が飽和領域で動作するには、トランジスタＭ３１のドレイン・ソース間電圧が、ゲート・ソース間電圧よりも大きければよい。ディプレッション型のトランジスタＭ３１は、ゲート・ソース間電圧がマイナスであるため、飽和領域で動作するためのドレイン・ソース間電圧も低くてよい。このため、電源電圧（＝ＶＤＤ１－ＶＳＳ１）が低下しても、飽和領域で動作するドレイン・ソース間電圧を確保することができる。すなわち、第１実施形態のＮｃｈバイアス回路１は、電源電圧が広い範囲で変動しても精度よく入力バイアス電圧Ｖｂ１を出力することができる。

（第１実施形態の変形例）
なお、上述した第１実施形態では、トランジスタＭ３１，Ｍ３２としては、ディプレッション型のトラジスタから構成されていたが、これに限ったものではない。トランジスタＭ３１，Ｍ３２としては、閾値電圧が小さい（例えばトランジスタＭ６１，Ｍ２１よりも閾値電圧が小さい）エンハンスメント型のトランジスタから構成されていてもよい。エンハンスメント型のトランジスタであっても閾値電圧が小さく、ゲート・ソース間電圧が小さければ、同様の効果を得ることができる。

また、上述した第１実施形態では、トランジスタＭ３１，Ｍ３２としては、低耐圧のトランジスタから構成されていたが、これに限ったものではない。トランジスタＭ３１，Ｍ３２としては、高耐圧のトランジスタから構成されていてもよい。

（第２実施形態）
次に、第２実施形態におけるＮｃｈバイアス回路１Ｂについて図３を参照して説明する。図３において、上述した第１実施形態で既に説明した図２に示すＮｃｈバイアス回路１と同等の部分には同一符号を付してその詳細な説明を省略する。第１実施形態と第２実施形態とで異なる点は、Ｎｃｈバイアス回路１Ｂが、さらに位相補償容量Ｃ１を有している点である。位相補償容量Ｃ１は、一端がトランジスタＭ３１のゲートに接続され、他端が負電源端子Ｔ２２に接続されている。

上述した第１実施形態では、トランジスタＭ６１が負帰還経路を構成しているため、発振する場合がある。そのため第２実施形態では、位相補償回路として、トランジスタＭ３１のゲートに位相補償容量Ｃ１を接続している。これにより、Ｎｃｈバイアス回路１Ｂの発振を抑制することができる。なお、図３に示す例では、位相補償容量Ｃ１の他端は負電源端子Ｔ２２に接続されていたが、位相補償容量Ｃ１の他端は低インピーダンスな端子に接続されていればよく、正電源端子Ｔ２１に接続してもよい。

（第３実施形態）
次に、第３実施形態のＰｃｈバイアス回路１Ｃ（＝バイアス回路）について図４、図５を参照して説明する。図４及び図５に示すＰｃｈバイアス回路１Ｃは、正電源電圧ＶＤＤ１，負電源電圧ＶＳＳ１からＰｃｈのトランジスタの入力バイアス電圧Ｖｂ２を生成する回路である。

第３実施形態のＰｃｈバイアス回路１Ｃは、第１実施形態のＮｃｈバイアス回路１の説明において、ＮｃｈをＰｃｈに読み替え、符号１～６、Ｔ１、Ｍ３１、Ｍ３２、３３、Ｍ２１、Ｍ６１を符号１Ｃ～６Ｃ、Ｔ１Ｃ、Ｍ３１Ｃ、Ｍ３２Ｃ、３３Ｃ、Ｍ２１Ｃ、Ｍ６１Ｃに読み替え、負電源端子Ｔ２２、負電源電圧ＶＳＳ１を正電源端子Ｔ２１、正電源電圧ＶＤＤ１に読み替え、正電源端子Ｔ２１、正電源電圧ＶＤＤ１を負電源端子Ｔ２２、負電源電圧ＶＳＳ１に読み替え、電圧Ｖ１１、Ｖｂ１を電圧Ｖ２１、Ｖｂ２に読み替え、図１、図２を図４、図５に読み替えて説明できるため、ここでは詳細な説明を省略する。

第３実施形態のＰｃｈバイアス回路１Ｃも第１実施形態のＮｃｈバイアス回路１と同様の効果を得ることができる。

（第３実施形態の変形例）
なお、上述した第３実施形態では、トランジスタＭ３１Ｃ，Ｍ３２Ｃとしては、ディプレッション型のトラジスタから構成されていたが、これに限ったものではない。トランジスタＭ３１Ｃ，Ｍ３２Ｃとしては、閾値電圧が小さい（例えばトランジスタＭ６１Ｃ、Ｍ２１Ｃよりも閾値電圧が小さい）エンハンスメント型のトランジスタから構成されていてもよい。エンハンスメント型のトランジスタであっても閾値電圧が小さく、ゲート・ソース間電圧が小さければ、同様の効果を得ることができる。

また、上述した第３実施形態では、トランジスタＭ３１Ｃ，Ｍ３２Ｃとしては、低耐圧のトランジスタから構成されていたが、これに限ったものではない。トランジスタＭ３１Ｃ，Ｍ３２Ｃとしては、高耐圧のトランジスタから構成されていてもよい。

（第４実施形態）
次に、第４実施形態におけるＰｃｈバイアス回路１Ｄについて図６を参照して説明する。図６において、上述した第３実施形態で既に説明した図５に示すＰｃｈバイアス回路１Ｃと同等の部分には同一符号を付してその詳細な説明を省略する。第３実施形態と第４実施形態とで異なる点は、Ｐｃｈバイアス回路１Ｄが、さらに位相補償容量Ｃ１Ｄを有している点である。位相補償容量Ｃ１Ｄは、一端がトランジスタＭ３１Ｃのゲートに接続され、他端が正電源端子Ｔ２１に接続されている。

上述した第３実施形態では、トランジスタＭ６１Ｃが負帰還経路を構成しているため、発振する場合がある。そのため第４実施形態では、位相補償回路として、トランジスタＭ３１Ｃのゲートに位相補償容量Ｃ１Ｄを接続している。これにより、Ｐｃｈバイアス回路１Ｄの発振を抑制することができる。なお、図６に示す例では、位相補償容量Ｃ１Ｄの他端は正電源端子Ｔ２１に接続されていたが、位相補償容量Ｃ１Ｄの他端は低インピーダンスな端子に接続されていればよく、負電源端子Ｔ２２に接続してもよい。

（第５実施形態）
次に、上述した第１実施形態に示すＮｃｈバイアス回路１と、第３実施形態に示すＰｃｈバイアス回路１Ｃとを組み込んだ第５実施形態におけるＡＢ級増幅回路１０について図７を参照して説明する。なお、図を簡単にするために図７においては、Ｎｃｈバイアス回路１を構成するトランジスタＭ３２、第３電流源回路３３についてはＮｃｈバイアス回路１を表すブロック外に記載し、Ｐｃｈバイアス回路１Ｃを構成するトランジスタＭ３２Ｃ、第３電流源回路３３ＣについてはＰｃｈバイアス回路１Ｃを表すブロック外に記載している。

同図に示すＡＢ級増幅回路１０は、入力端子Ｔ４１に入力された入力電位ＩＮＭと、入力端子Ｔ４２に入力された入力電位ＩＮＰの差分である入力電圧を増幅して、出力端子Ｔ４から出力信号ＶＯＵＴとして出力する回路である。

ＡＢ級増幅回路１０は、差動入力部１１と、ＡＢ級出力回路１２と、フローティング型の制御回路１３とを有している。

差動入力部１１は、入力電流に応じた差動電流を出力する。差動入力部１１は、ソースが共通接続された差動トランジスタＭ１，Ｍ２と、定電流源１１１とを有している。差動トランジスタＭ１，Ｍ２は、Ｐｃｈの電界効果トランジスタから構成されている。差動トランジスタＭ１のゲートは、入力端子Ｔ４１に接続され、差動トランジスタＭ２のゲートは、入力端子Ｔ４２に接続されている。差動トランジスタＭ１，Ｍ２のソースは共通接続され、定電流源１１１に接続されている。

定電流源１１１は、正電源端子Ｔ２１と共通接続された差動トランジスタＭ１，Ｍ２のソースとの間に接続される。差動入力部１１は、定電流源１１１が供給する定電流を差動トランジスタＭ１，Ｍ２に分流する。差動トランジスタＭ１，Ｍ２に流れる電流の電流比（分流比）は、入力電位ＩＮＭ，ＩＮＰに応じた値となる。この差動トランジスタＭ１，Ｍ２に流れる電流差が差動電流として出力される。

ＡＢ級出力回路１２は、トランジスタＭｐ１（＝第１０トランジスタ）と、コンデンサＣｍ１と、トランジスタＭｎ１（＝第９トランジスタ）と、コンデンサＣｍ２とを有している。トランジスタＭｐ１は、Ｐｃｈの電界効果トランジスタから構成されている。トランジスタＭｐ１は、低耐圧のトランジスタから構成されている。トランジスタＭｐ１は、ソースが正電源端子Ｔ２１に接続され、ドレインがトランジスタＭｎ１のドレインに接続され、ゲートがＰｃｈバイアス回路１Ｃの出力端子Ｔ１Ｃに接続されている。トランジスタＭｎ２は、ソースが負電源端子Ｔ２２に接続され、ドレインがトランジスタＭｐ１のドレインに接続され、ゲートがＮｃｈバイアス回路１の出力端子Ｔ１に接続されている。このトランジスタＭｐ１，Ｍｎ１のドレイン同士の接続点が出力端子Ｔ４に接続されている。コンデンサＣｍ１は、トランジスタＭｐ１のゲートとドレインとの間に接続されている。コンデンサＣｍ２は、トランジスタＭｎ１のゲートとドレインとの間に接続されている。

制御回路１３は、差動トランジスタＭ１，Ｍ２に流れる電流差（差動電流）に応じてＡＢ級出力回路１２の出力電圧及び出力端子Ｔ４に流れる出力電流を制御するための回路である。出力信号ＶＯＵＴは出力電圧及び出力電流に応じた値となる。制御回路１３は、Ｎｃｈバイアス回路１と、Ｐｃｈバイアス回路１Ｃとを有している。

Ｎｃｈバイアス回路１と、Ｐｃｈバイアス回路１Ｃとは、第１実施形態と同様であるため、ここでは詳細な説明を省略する。なお、Ｎｃｈバイアス回路１を構成するトランジスタＭ３２と、Ｐｃｈバイアス回路１Ｃを構成するトランジスタＭ３２Ｃとは、並列接続されている。詳しくは、トランジスタＭ３２のソースがトランジスタＭ３２Ｃのドレインに接続され、トランジスタＭ３２のドレインがトランジスタＭ３２Ｃのソースに接続されている。よって、第３電流源回路３３Ｃは電流Ｉ３を供給し、トランジスタＭ３２，Ｍ３２Ｃのゲート・ソース間電圧に応じて電流Ｉ３を分流する。

また、本実施形態では、第３電流源回路３３は、トランジスタＭ３～Ｍ７と、定電流源３３１とから構成されている。トランジスタＭ３～Ｍ６は、Ｎｃｈ、低耐圧の電界効果トランジスタから構成されている。トランジスタＭ７は、Ｐｃｈ、低耐圧の電界効果トランジスタから構成されている。トランジスタＭ３は、ドレインがトランジスタＭ５のソースに接続され、ソースが負電源端子Ｔ２２に接続され、ゲートがトランジスタＭ５のドレインに接続されている。トランジスタＭ４は、ドレインがトランジスタＭ６のソースに接続され、ソースが負電源端子Ｔ２２に接続され、ゲートがトランジスタＭ３のゲートに接続されている。

トランジスタＭ５は、ドレインがトランジスタＭ７のドレインに接続され、ゲートがトランジスタＭ６のゲートに接続される。トランジスタＭ６は、ドレインがトランジスタＭ３２Ｃのドレイン及びトランジスタＭ３２のソースに接続される。トランジスタＭ５，Ｍ６のゲートにはバイアス電圧Ｖｂ７が供給される。トランジスタＭ７は、ゲートがトランジスタＭ３１Ｃ，Ｍ３２Ｃのゲートに接続され、ソースが定電流源３３１に接続される。定電流源３３１は、正電源端子Ｔ２１とトランジスタＭ７のソースとの間に接続され、電流Ｉ３を供給する。

トランジスタＭ３のドレインとトランジスタＭ５のソースとの接続点には、差動トランジスタＭ１のドレインが接続されている。トランジスタＭ４のドレインとトランジスタＭ６のソースとの接続点には、差動トランジスタＭ２のドレインが接続されている。

トランジスタＭ３～Ｍ７は、カスコードカレントミラー回路を構成し、トランジスタＭ３に流れる電流に応じて、トランジスタＭ４に流れる電流及びゲート電圧を制御するように動作する。差動トランジスタＭ２に流れる電流が差動トランジスタＭ１に流れる電流よりも少ない場合、差動トランジスタＭ２からトランジスタＭ４に流れる電流が少ない分、トランジスタＭ４のドレイン・ソース間の抵抗成分による電圧降下が小さくなり、トランジスタＭ６のゲート・ソース間電圧が大きくなり、トランジスタＭ６のドレイン電圧が低下する。結果として、トランジスタＭｎ１のゲート・ソース間電圧は小さくなり、トランジスタＭｎ１に流れる電流は減少する。また、トランジスタＭ６のドレイン電圧が低下することよって、トランジスタＭ３２のゲート・ソース間電圧が大きくなり、第３電流源回路３３Ｃから流れる電流は、トランジスタＭ３２に流れる割合が多くなり、トランジスタＭ３２Ｃに流れる割合が少なくなる。すると、トランジスタＭ３２Ｃはゲート・ソース間電圧が小さくなるようにソース電圧が低下し、トランジスタＭ３２Ｃのソースに接続されたトランジスタＭｐ１のゲート・ソース間電圧が大きくなり、トランジスタＭｐ１に流れる電流は増加する。

一方、差動トランジスタＭ１に流れる電流がトランジスタＭ２に流れる電流よりも少ない場合、差動トランジスタＭ２からトランジスタＭ４に流れる電流が多い分、トランジスタＭ４のドレイン・ソース間の抵抗成分による電圧降下が大きくなり、トランジスタＭ６のゲート・ソース間電圧が小さくなり、トランジスタＭ６のドレイン電圧が上昇する。結果として、トランジスタＭｎ１のゲート・ソース間電圧は大きくなり、トランジスタＭｎ１に流れる電流は増加する。また、トランジスタＭ６のドレイン電圧が上昇することよって、トランジスタＭ３２のゲート・ソース間電圧が小さくなり、第３電流源回路３３Ｃから流れる電流は、トランジスタＭ３２に流れる割合が少なくなり、トランジスタＭ３２Ｃに流れる割合が多くなる。すると、トランジスタＭ３２Ｃはゲート・ソース間電圧が大きくなるようにソース電圧が上昇し、トランジスタＭ３２Ｃのソースに接続されたトランジスタＭｐ１のゲート・ソース間電圧が小さくなり、トランジスタＭｐ１に流れる電流は減少する。

また、差動トランジスタＭ１，Ｍ２に流れる電流が等しい場合（静止状態の場合）、コンデンサＣｍ１からトランジスタＭ３２のドレイン及びトランジスタＭ３２Ｃのソースに流れる電流と、トランジスタＭ３２のソース及びトランジスタＭ３２ＣのドレインからコンデンサＣｍ２に流れる電流とが等しくなるため、出力電流は０となる。このとき、トランジスタＭｐ１にはＰｃｈバイアス回路１Ｃにより入力バイアス電圧Ｖｂ２が供給され、トランジスタＭｎ１にはＮｃｈバイアス回路１により入力バイアス電圧Ｖｂ１が供給されるため、トランジスタＭｐ１，Ｍｎ１は双方ともオンする。

（第６実施形態）
次に、第６実施形態におけるＡＢ級増幅回路１０Ｆについて図８を参照して説明する。図８において、上述した第１実施形態で説明した図２に示すＮｃｈバイアス回路１、第５実施形態で説明した図７に示すＡＢ級増幅回路１０と同一部分には同一符号を付してその詳細な説明を省略する。

第５実施形態ではＡＢ級出力回路１２及びＮｃｈバイアス回路１の双方を同じ正電源端子Ｔ２１に接続していた。これに対して、第６実施形態では、ＡＢ級出力回路１２は正電源端子Ｔ２３（＝第２正電源端子）に接続され、Ｎｃｈバイアス回路１は正電源端子Ｔ２１（＝第１正電源端子）に接続されている。正電源端子Ｔ２３には、正電源電圧ＶＤＤ２（＝第２正電源電圧）が供給され、正電源電圧ＶＤＤ２は正電源電圧ＶＤＤ１（＝第１正電源電圧）より高い電圧である。正電源電圧ＶＤＤ１は、正電源電圧ＶＤＤ２から生成するようにしてもよい。以上の構成のように、ＡＢ級出力回路１２に供給する正電源電圧ＶＤＤ２と、Ｎｃｈバイアス回路１に供給する正電源電圧ＶＤＤ１とを別電源とすることにより、Ｎｃｈバイアス回路１は、正電源電圧ＶＤＤ２の変動の影響を受け難くなる。

（第７実施形態）
次に、第７実施形態におけるＡＢ級増幅回路１０Ｇについて図９を参照して説明する。図９において、上述した第６実施形態で説明した図８に示すＡＢ級増幅回路１０Ｆと同一部分には同一符号を付してその詳細な説明を省略する。

第７実施形態では、電源電圧（ＶＤＤ２－ＶＳＳ１）は、高電圧である。そこで、トランジスタＭｐ１，Ｍｎ２を高耐圧から保護するために、ＡＢ級出力回路１２Ｇは、さらにトランジスタＭｐ２，Ｍｎ２を有する。トランジスタＭｐ２は、Ｐｃｈ、高耐圧のトランジスタから構成され、トランジスタＭｐ１にカスコード接続され、ゲートにバイアス電圧Ｖｂ５が入力されている。トランジスタＭｎ２は、Ｎｃｈ、高耐圧のトランジスタから構成され、トランジスタＭｎ２にカスコード接続され、ゲートにバイアス電圧Ｖｂ６が入力されている。また、Ｎｃｈバイアス回路１を構成するトランジスタＭ３１，Ｍ３２、Ｐｃｈバイアス回路１Ｃを構成するトランジスタＭ３１Ｃ（図示せず），Ｍ３２Ｃも高耐圧のトランジスタを用いている。以上の構成により、高耐圧に対応できるＡＢ級増幅回路１０Ｇを得ることができる。

（第８実施形態）
次に、第８実施形態におけるＡＢ級増幅回路１０Ｈについて図１０を参照して説明する。図１０において、上述した第３実施形態で説明した図５に示すＰｃｈバイアス回路１Ｃ、第５実施形態で説明した図７に示すＡＢ級増幅回路１０と同一部分には同一符号を付してその詳細な説明を省略する。

第５実施形態ではＡＢ級出力回路１２及びＰｃｈバイアス回路１Ｃの双方を同じ負電源端子Ｔ２２に接続していた。これに対して、第８実施形態では、ＡＢ級出力回路１２は負電源端子Ｔ２４（＝第２負電源端子）に接続され、Ｐｃｈバイアス回路１Ｃは負電源端子Ｔ２２（＝第１負電源端子）に接続されている。負電源端子Ｔ２４には、負電源電圧ＶＳＳ２（＝第２負電源電圧）が供給され、負電源電圧ＶＳＳ２は負電源電圧ＶＳＳ１（＝第１負電源電圧）より低い電圧である。負電源電圧ＶＳＳ１は、負電源電圧ＶＳＳ２から生成するようにしてもよい。以上の構成のように、ＡＢ級出力回路１２に供給する負電源電圧ＶＳＳ２と、Ｐｃｈバイアス回路１Ｃに供給する負電源電圧ＶＳＳ２とを別電源とすることにより、Ｐｃｈバイアス回路１Ｃは、負電源電圧ＶＳＳ２の変動の影響を受け難くなる。

（第８実施形態の変形例）
第８実施形態では、低圧用のＡＢ級増幅回路１０Ｈについて説明したが、第８実施形態を変形して高耐圧用のＡＢ級増幅回路としてもよい。この場合、図１０に示すＡＢ級増幅回路１０Ｈにおいて、ＡＢ級出力回路１２を第７実施形態で説明した図９に示す高圧用のＡＢ級出力回路１２Ｇに置き換え、トランジスタＭ３１Ｃ，Ｍ３２Ｃ、Ｍ３１（図示せず），Ｍ３２を高耐圧のトランジスタに置き換えれば、高耐圧用のＡＢ級増幅回路とすることができる。以上の構成により、高耐圧に対応できるＡＢ級増幅器を得ることができる。

（第９実施形態）
次に、第９実施形態のＮｃｈバイアス回路１Ｉについて図１１を参照して説明する。なお、図１１においては、第１実施形態で既に説明した図１に示すＮｃｈバイアス回路１と同等の部分には同一符号を付してその詳細な説明を省略する。第９実施形態のＮｃｈバイアス回路１Ｉは、第１電圧発生回路２と、第１電圧ミラー回路３Ｉと、第１電流源回路４と、第２電流源回路５と、カスコード回路６と、第２電圧発生回路７と、第２電圧ミラー回路８とを備えている。

第１電圧発生回路２、第１電流源回路４、第２電流源回路５、カスコード回路６については、上述した第１実施形態で既に説明しているものと同様であるため、ここでは詳細な説明を省略する。第１電圧ミラー回路３Ｉについては後述する。

第２電圧発生回路７は、一端が負電源端子Ｔ２２に接続され、他端が後述する第２電圧ミラー回路８の第５端子Ｔ８１に接続され、第５端子Ｔ８１に対して電圧Ｖ１２を出力する。第２電圧ミラー回路８は、第４端子Ｔ８２が第１電圧ミラー回路３Ｉの第３端子Ｔ３３に接続されている。第２電圧ミラー回路８は、第３端子Ｔ３３から出力される電流とほぼ等しい電流を第４端子Ｔ８２から入力し、第５端子Ｔ８１から出力するように動作し、第５端子Ｔ８１に入力した電圧と第６端子Ｔ８３に出力する電圧とがほぼ等しくなるように動作する。第６端子Ｔ８３は、出力端子Ｔ１に接続され、電圧Ｖ１２とほぼ等しい入力バイアス電圧Ｖｂ１が出力される。

次に、上記概略で説明したＮｃｈバイアス回路１Ｉのさらに詳細について図１２を参照して説明する。第１電圧発生回路２、第１電流源回路４、第２電流源回路５と、カスコード回路６の詳細については、上述した第１実施形態と同様であるため、ここでは詳細な説明を省略する。

次に、第１実施形態とは構成の異なる第１電圧ミラー回路３Ｉについて説明する。第１電圧ミラー回路３Ｉは、ゲートが共通接続されたトランジスタＭ３１Ｉ，Ｍ３２Ｉと、トランジスタＭ３２Ｉに接続された第３電流源回路３３Ｉとを有している。トランジスタＭ３１Ｉ，Ｍ３２Ｉは、Ｎｃｈ、高耐圧、ディプレッション型の電界効果トランジスタから構成されている。

トランジスタＭ３１Ｉ，Ｍ３２Ｉの接続は、第１実施形態のトランジスタＭ３１，Ｍ３２と同様であるため、ここでは詳細な説明を省略する。本実施形態では、第３電流源回路３３Ｉは、第１実施形態と異なり、トランジスタＭ３２Ｉのドレインと正電源端子Ｔ２１との間に接続されている。

第２電圧発生回路７は、ダイオード接続されたトランジスタＭ７１（＝第８トランジスタ）を有している。トランジスタＭ７１は、Ｎｃｈ、低耐圧の電界効果トランジスタから構成され、ゲート・ソース間電圧を電圧Ｖ１２として発生する。

第２電圧ミラー回路７は、トランジスタＭ８１～Ｍ８３と、第４電流源回路８４とを有している。トランジスタＭ８１は、Ｎｃｈ、高耐圧、ディプレッション型の電界効果トランジスタから構成されている。トランジスタＭ８１（＝第５トランジスタ）は、ゲートがトランジスタＭ３１Ｉ，Ｍ３２Ｉのゲートに共通接続されている。トランジスタＭ８２（＝第６トランジスタ），トランジスタＭ８３（＝第７トランジスタ）は、Ｎｃｈ、低耐圧の電界効果トランジスタから構成されている。トランジスタＭ８２は、トランジスタＭ３２Ｉにカスコード接続されている。詳しく説明すると、トランジスタＭ８２は、ゲートがトランジスタＭ３２Ｉのドレインに接続され、ドレインがトランジスタＭ３２Ｉのソースに接続され、ソースがトランジスタＭ７１のゲート・ドレインに接続されている。

トランジスタＭ８３は、トランジスタＭ８２にカレントミラー接続されると共にトランジスタＭ８１にカスコード接続されている。詳しく説明すると、トランジスタＭ８３は、ゲートがトランジスタＭ８２のゲートに接続され、ドレインがトランジスタＭ８１のソースに接続されている。第４電流源回路８４は、トランジスタＭ８３のソース及び負電源端子Ｔ２２の間に接続されている。

以上の構成によれば、第１実施形態と同様にトランジスタＭ３１Ｉには、電流Ｉ４から電流Ｉ５を差し引いた電流Ｉ３が流れるように設計できる。このため、第３電流源回路３３Ｉ、第４電流源回路８４を電流Ｉ３と等しい電流が供給できるように設計すれば、トランジスタＭ３１Ｉ，Ｍ３２Ｉ，Ｍ８１には等しい電流が流れるため、ゲート・ソース間電圧が等しくなる。さらに、トランジスタＭ３１Ｉ，Ｍ３２Ｉ，Ｍ８１のゲート同士が共通接続されるため、トランジスタＭ３２Ｉ，Ｍ８１のソース電圧が、トランジスタＭ３１Ｉのソース電圧Ｖ１１とほぼ等しくなる。

また、トランジスタＭ８２，Ｍ８３にも等しい電流Ｉ３が流れるため、ゲート・ソース間電圧が等しくなる。さらにトランジスタＭ８２，Ｍ８３のゲート同士が共通接続されるため、トランジスタＭ８３のソース電圧（入力バイアス電圧Ｖｂ１）が、トランジスタＭ８２のソース電圧Ｖ１２とほぼ等しくなる。

また、上述したようにトランジスタＭ８２のドレイン（トランジスタＭ３２Ｉのソース）は電圧Ｖ１１となり、ソースは電圧Ｖ１２となる。電圧Ｖ１１を電圧Ｖ１２より高くなるようにすれば、トランジスタＭ８２を飽和領域で動作させることができる。また、トランジスタＭ８２のゲートがトランジスタＭ３２Ｉのドレインに接続されているため、トランジスタＭ３２Ｉのドレインは、電圧Ｖ１２にトランジスタＭ８２のゲート・ソース間電圧を加算した電圧に固定され、これによりトランジスタＭ３２Ｉを飽和領域で動作させることができる。

高耐圧、ディプレッション型のトランジスタは、低耐圧のトランジスタに比べて閾値電圧の製造バラツキが大きく、温度依存性も高い。このため、トランジスタＭ３１，Ｍ３２を高耐圧、ディプレッション型のトランジスタから構成した図２に示す第１実施形態のＮｃｈバイアス回路１は、入力バイアス電圧Ｖｂ１の製造バラツキ、温度依存性が高くなる。これに対して、第９実施形態のＮｃｈバイアス回路１Ｉによれば、入力バイアス電圧Ｖｂ１は、低耐圧のトランジスタＭ８２，Ｍ８３の動作によって電圧Ｖ１２となるため、製造バラツキ、温度依存性を抑えることができる。しかも、高耐圧のトランジスタＭ３２Ｉ，Ｍ８１が低耐圧のトランジスタＭ８２，Ｍ８３にそれぞれカスコード接続されるため、低耐圧のトランジスタＭ８２，Ｍ８２を高電圧から保護することができる。

（第１０実施形態）
次に、第１０実施形態のＡＢ級増幅回路１０Ｊについて図１３を参照して説明する。図１３においては、上述した第７実施形態で既に説明した図９に示すＡＢ級増幅回路１０Ｇと同等の部分については同一符号を付してその詳細な説明を省略する。第７実施形態のＡＢ級増幅回路１０Ｇと第１０実施形態に示すＡＢ級増幅回路１０Ｊとで異なる点は、以下の点である。第１０実施形態のＡＢ級増幅回路１０Ｊは、第７実施形態のＮｃｈバイアス回路１に代えて第９実施形態で説明したＮｃｈバイアス回路１Ｉが設けられている点である。

（第１１実施形態）
次に、第１１実施形態のＰｃｈバイアス回路１Ｋについて図１４を参照して説明する。第１１実施形態のＰｃｈバイアス回路１Ｋは、図１１に示す第９実施形態のＮｃｈバイアス回路１Ｉの説明において、「Ｎｃｈ」を「Ｐｃｈ」に読み替え、符号１、１Ｉ、２、３Ｉ、４～８を符号１Ｃ、１Ｋ、２Ｃ、３Ｋ、４Ｃ～８Ｃに読み替え、図１１を図１４に読み替え、第１実施形態、第９実施形態を第３実施形態、第１１実施形態に読み替え、正電源端子Ｔ２１、正電源電圧ＶＤＤ１を負電源端子Ｔ２２、負電源電圧ＶＳＳ１に読み替え、Ｖ１２をＶ２２、Ｖｂ１をＶｂ２に読み替えて説明できるため、ここでは詳細な説明を省略する。

次に、上記概略で説明したＰｃｈバイアス回路１Ｋのさらに詳細について図１５を参照して説明する。第１１実施形態のＰｃｈバイアス回路１Ｋは、図１２に示す第９実施形態のＮｃｈバイアス回路１Ｉにおいて、上述した読み替えに加えて、符号Ｍ３１Ｉ，Ｍ３２Ｉ、３３Ｉ、Ｍ７１、Ｍ８１～Ｍ８３、８４をＭ３１Ｋ，Ｍ３２Ｋ、３３Ｋ、Ｍ７１Ｃ、Ｍ８１Ｃ～Ｍ８３Ｃ、８４Ｃに読み替えて説明できるため、ここでは詳細な説明を省略する。第１１実施形態のＰｃｈバイアス回路１Ｋも第９実施形態のＮｃｈバイアス回路１Ｉと同等の効果を得ることができる。

（第１２実施形態）
次に、第１２実施形態のＡＢ級増幅回路について説明する。第１２実施形態のＡＢ級増幅回路は、図１０に示す第８実施形態のＡＢ級増幅回路１０Ｈを構成するＰｃｈバイアス回路１Ｃに代えて第１１実施形態で説明した図１５に示すＰｃｈバイアス回路１Ｋを用いてもよい。

なお、本発明は、上述した実施形態に限定されるものではなく、適宜、変形、改良、等が可能である。その他、上述した実施形態における各構成要素の材質、形状、寸法、数、配置箇所、等は本発明を達成できるものであれば任意であり、限定されない。

例えば、第５実施形態に示すＡＢ級増幅回路１０を構成するＮｃｈバイアス回路１に代えて、第２実施形態で説明したＮｃｈバイアス回路１Ｂを用いてもよい。同様に、Ｐｃｈバイアス回路１Ｃに代えて、第４実施形態で説明したＰｃｈバイアス回路１Ｄを用いてもよい。

また、上述した第１～第１２実施形態では、トランジスタは、電界効果トランジスタから構成されていたが、これに限ったものではない。トランジスタは、バイポーラトランジスタから構成されていてもよい。この場合、トランジスタのゲートをベースに、ソースをエミッタに、ドレインをコレクタに読み替えて説明することができる。

１、１Ｂ、１Ｉ Ｎｃｈバイアス回路（バイアス回路）
１Ｃ、１Ｄ、１Ｋ Ｐｃｈバイアス回路（バイアス回路）
２、２Ｃ 第１電圧発生回路
３、３Ｃ、３Ｉ、３Ｋ 第１電圧ミラー回路
４、４Ｃ 第１電流源回路
５、５Ｃ 第２電流源回路
６、６Ｃ カスコード回路
７、７Ｃ 第２電圧発生回路
８、８Ｃ 第２電圧ミラー回路
１０、１０Ｆ、１０Ｇ、１０Ｈ、１０Ｊ ＡＢ級増幅回路
１１ 差動入力部
１２、１２Ｇ ＡＢ級出力回路
１３ 制御回路
３３、３３Ｃ、３３Ｉ、３３Ｋ 第３電流源回路
８４、８４Ｃ 第４電流源回路
Ｃ１、Ｃ１Ｄ 位相補償容量（位相補償回路）
Ｍ２１、Ｍ２１Ｃ トランジスタ（第３トランジスタ）
Ｍ３１、Ｍ３１Ｃ、Ｍ３１Ｉ、Ｍ３１Ｋ トランジスタ（第１トランジスタ）
Ｍ３２、Ｍ３２Ｃ、Ｍ３２Ｉ、Ｍ３２Ｋ トランジスタ（第２トランジスタ）
Ｍ６１、Ｍ６１Ｃ トランジスタ（第４トランジスタ）
Ｍ７１、Ｍ７１Ｃ トランジスタ（第８トランジスタ）
Ｍ８１、Ｍ８１Ｃ トランジスタ（第５トランジスタ）
Ｍ８２、Ｍ８２Ｃ トランジスタ（第６トランジスタ）
Ｍ８３、Ｍ８３Ｃ トランジスタ（第７トランジスタ）
Ｍｎ１ トランジスタ（第９トランジスタ）
Ｍｐ１ トランジスタ（第１０トランジスタ）
Ｔ２１ 正電源端子（第１正電源端子）
Ｔ２２ 負電源端子（第１負電源端子）
Ｔ２３ 正電源端子（第２正電源端子）
Ｔ２４ 負電源端子（第２負電源端子）
Ｔ４ 出力端子
Ｔ３１ 第１端子
Ｔ３２ 第２端子
Ｔ３３ 第３端子
Ｔ８１ 第５端子
Ｔ８２ 第４端子
Ｔ８３ 第６端子
Ｔｃ 制御端子
Ｖ１１、Ｖ２１、Ｖ１２、Ｖ２２ 電圧
ＶＤＤ１ 正電源電圧（第１正電源電圧）
ＶＤＤ２ 正電源電圧（第２正電源電圧）
ＶＳＳ１ 負電源電圧（第１負電源電圧）
ＶＳＳ２ 負電源電圧（第２負電源電圧）

Claims (16)

1. 制御端子に入力される電圧に応じた電流が第１端子から出力され、前記第１端子から出力される電流と第２端子から入力される電流と第３端子から出力される電流とがほぼ等しくなるように動作し、前記第１端子に入力される電圧と前記第３端子に出力される電圧がほぼ等しくなるように動作する機能を有する第１電圧ミラー回路と、
   前記第１電圧ミラー回路の前記第１端子に出力電圧を入力する第１電圧発生回路と、
   前記第１電圧ミラー回路の前記制御端子に出力が接続され、前記第１電圧ミラー回路の前記第２端子に入力が接続され、入力された電流とほぼ同じ電流を出力し、出力された電流に応じた電圧を出力する機能を有するカスコード回路と、
   前記カスコード回路の入力及び前記第１電圧ミラー回路の前記第２端子に接続された第１電流源回路と、
   前記カスコード回路の出力及び前記第１電圧ミラー回路の前記制御端子に接続された第２電流源回路とを備え、
   前記カスコード回路の出力から入力にかけて負帰還経路が設けられ、
   前記第１電圧ミラー回路は、ゲート又はベースが共通接続されて前記制御端子となる第１トランジスタ及び第２トランジスタと、前記第２トランジスタに直列接続され、前記第２トランジスタに電流を供給する第３電流源回路とを有し、
   前記第１トランジスタのソース又はエミッタが前記第１端子となり、前記第１トランジスタのドレイン又はコレクタが前記第２端子となり、前記第２トランジスタのソース又はエミッタが前記第３端子となり、
   前記カスコード回路は、ドレイン又はコレクタが出力となり、ソース又はエミッタが入力となる第４トランジスタを有している、
   バイアス回路。
2. 請求項１に記載のバイアス回路において、
   位相補償回路をさらに備えた、
   バイアス回路。
3. 請求項１に記載のバイアス回路において、
   前記第１トランジスタ及び前記第２トランジスタが、ディプレッション型のトランジスタから構成されている、
   バイアス回路。
4. 請求項１～３の何れか１項に記載のバイアス回路において、
   前記第１電圧発生回路は、ダイオード接続された第３トランジスタを有する、
   バイアス回路。
5. 請求項１～４の何れか１項に記載のバイアス回路において、
   前記第３端子から出力される電流とほぼ等しい電流を第４端子から入力し、第５端子から出力するように動作し、前記第５端子に入力した電圧と第６端子に出力する電圧とがほぼ等しくなるように動作する第２電圧ミラー回路と、
   前記第２電圧ミラー回路の前記第５端子に出力電圧を供給する第２電圧発生回路とを備えた、
   バイアス回路。
6. 請求項１又は３に記載のバイアス回路において、
   ゲート又はベースが前記第１トランジスタ及び前記第２トランジスタのゲート又はベースに共通接続された第５トランジスタと、前記第２トランジスタにカスコード接続された第６トランジスタと、前記第６トランジスタにカレントミラー接続されると共に前記第５トランジスタにカスコード接続された第７トランジスタと、前記第５トランジスタ及び前記第７トランジスタに直列接続された第４電流源回路とを有した第２電圧ミラー回路と、
   前記第６トランジスタのソース又はエミッタに出力電圧を供給する第２電圧発生回路とを備えた、
   バイアス回路。
7. 請求項６に記載のバイアス回路において、
   前記第１トランジスタ、前記第２トランジスタ及び前記第５トランジスタは、前記第６トランジスタ及び前記第７トランジスタよりも高耐圧のトランジスタから構成されている、
   バイアス回路。
8. 請求項６又は７に記載のバイアス回路において、
   前記第５トランジスタは、ディプレッション型のトランジスタから構成されている、
   バイアス回路。
9. 請求項５～８の何れか１項に記載のバイアス回路において、
   前記第２電圧発生回路は、ダイオード接続された第８トランジスタを有する、
   バイアス回路。
10. 請求項１～４の何れか１項に記載のバイアス回路において、
    前記第１電圧ミラー回路及び前記第１電圧発生回路を構成するトランジスタが、Ｎｃｈのトランジスタから構成され、
    前記カスコード回路を構成するトランジスタが、Ｐｃｈのトランジスタから構成される、
    バイアス回路。
11. 請求項５～９の何れか１項に記載のバイアス回路において、
    前記第１電圧ミラー回路、前記第２電圧ミラー回路、前記第１電圧発生回路及び前記第２電圧発生回路を構成するトランジスタが、Ｎｃｈのトランジスタから構成され、
    前記カスコード回路を構成するトランジスタが、Ｐｃｈのトランジスタから構成される、
    バイアス回路。
12. 請求項１～４の何れか１項に記載のバイアス回路において、
    前記第１電圧ミラー回路及び前記第１電圧発生回路を構成するトランジスタが、Ｐｃｈのトランジスタから構成され、
    前記カスコード回路を構成するトランジスタが、Ｎｃｈのトランジスタから構成される、
    バイアス回路。
13. 請求項５～９の何れか１項に記載のバイアス回路において、
    前記第１電圧ミラー回路、前記第２電圧ミラー回路、前記第１電圧発生回路及び前記第２電圧発生回路を構成するトランジスタが、Ｐｃｈのトランジスタから構成され、
    前記カスコード回路を構成するトランジスタが、Ｎｃｈのトランジスタから構成される、
    バイアス回路。
14. 入力電圧に応じた差動電流を出力する差動入力部と、
    互いに直列接続されたＮｃｈの第９トランジスタ及びＰｃｈの第１０トランジスタと、前記第９トランジスタ及び前記第１０トランジスタの間に接続された出力端子とを有するＡＢ級出力回路と、
    前記第９トランジスタのゲート又はベースに接続された請求項１０又は１１に記載のバイアス回路と、前記第１０トランジスタのゲート又はベースに接続された請求項１２又は１３に記載のバイアス回路とを有し、前記差動入力部から出力される差動電流に応じた出力電圧及び出力電流を前記出力端子に出力するように前記第９トランジスタ及び前記第１０トランジスタを制御する制御回路とを備えた、
    ＡＢ級増幅回路。
15. 請求項１４に記載のＡＢ級増幅回路において、
    請求項１０又は１１に記載のバイアス回路に正の第１正電源電圧を供給する第１正電源端子と、
    前記ＡＢ級出力回路に正の第２正電源電圧を供給する第２正電源端子と、
    請求項１０又は１１に記載バイアス回路及び前記ＡＢ級出力回路に負電源電圧を供給する負電源端子とを備え、
    前記第１正電源電圧及び前記第２正電源電圧は異なる電圧である、
    ＡＢ級増幅回路。
16. 請求項１４に記載のＡＢ級増幅回路において、
    請求項１２又は１３に記載のバイアス回路に負の第１負電源電圧を供給する第１負電源端子と、
    前記ＡＢ級出力回路に負の第２負電源電圧を供給する第２負電源端子と、
    請求項１２又は１３に記載のバイアス回路及び前記ＡＢ級出力回路に正電源電圧を供給する正電源端子とを備え、
    前記第１負電源電圧及び前記第２負電源電圧は異なる電圧である、
    ＡＢ級増幅回路。