JP7814858B2 - マルチページデータをプログラムするための不揮発性メモリ装置の動作方法 - Google Patents

Description

本発明は、半導体装置に関し、さらに詳細には、マルチページデータをプログラムするための不揮発性メモリ装置の動作方法に関する。

半導体メモリは、ＳＲＡＭ、ＤＲＡＭのように電源供給が遮断されれば、保存していたデータが消滅する揮発性メモリ装置と、フラッシュメモリ装置、ＰＲＡＭ、ＭＲＡＭ、ＲＲＡＭ、ＦＲＡＭのように電源供給が遮断されても、保存していたデータを保持する不揮発性メモリ装置とに区分される。

不揮発性メモリ装置のうち、フラッシュメモリ装置は、ページ単位またはワードライン単位でプログラム動作を遂行することができる。フラッシュメモリ装置は、選択ワードラインに連結されたメモリセルに複数のページに対応するデータ（以下、マルチページデータと称する）をプログラムすることができる。その場合、メモリセルそれぞれは、複数のビットを保存することができる。

マルチページデータに対するプログラム過程で選択ワードラインに高いプログラム電圧が印加される場合、選択ワードラインに隣接したワードラインに連結されたメモリセルに劣化が発生しうる。このような劣化発生を減少させるために、マルチページデータに対する１つのプログラムサイクルの間、マルチページデータのうち、一部ページデータを先にプログラムし、残りのページデータを後でプログラムするプログラム技法が使用されている。そのようなプログラム技法によれば、一部ページデータに係わるプログラム動作時に発生するエラーのレベルによってフラッシュメモリ装置の信頼性が低下しうる。

本発明が解決しようとする課題は、不揮発性メモリ装置の信頼性を向上させるための不揮発性メモリ装置のプログラム動作方法を提供することである。

本発明の一実施例によるマルチページデータをプログラムするための不揮発性メモリ装置の動作方法は、メモリコントローラから前記マルチページデータを受信する段階、前記マルチページデータのうち、第１ページデータを選択ワードラインに隣接したワードラインに連結された第１メモリセルにプログラムする段階、前記第１ページデータをプログラムした後、前記選択ワードラインに連結された第２メモリセルに予め保存されている以前ページデータを第１センシング値及び第２センシング値に基づいて読み取る段階、及び前記第１センシング値に基づいて読み取られた前記以前ページデータの第１ビットと前記第２センシング値に基づいて読み取られた前記以前ページデータの第２ビットとを比較して算出された第１フェイルビット数によって前記第２メモリセルから読み取られた前記以前ページデータ及び前記マルチページデータのうち、第２ページデータを前記第２メモリセルにプログラムする段階を含む。

本発明の一実施例によるマルチページデータをプログラムするための不揮発性メモリ装置の動作方法は、メモリコントローラから前記マルチページデータのうち、第１ページデータを受信する段階、前記第１ページデータを選択ワードラインに連結されたメモリセルにプログラムする段階、前記第１ページデータをプログラムした後、前記メモリコントローラから前記マルチページデータのうち、第２ページデータを受信する段階、前記第２ページデータを受信した後、前記メモリセルに保存された第１ページデータを第１センシング値及び第２センシング値に基づいて読み取る段階、及び前記第１センシング値に基づいて読み取られた前記第１ページデータの第１ビットと前記第２センシング値に基づいて読み取られた前記第１ページデータの第２ビットとを比較して算出された第１フェイルビット数によって前記メモリセルから読み取られた前記第１ページデータ及び前記第２ページデータを前記メモリセルにプログラムする段階を含む。

本発明の一実施例によるマルチページデータをプログラムするための不揮発性メモリ装置の動作方法は、メモリコントローラから前記マルチページデータを受信する段階、前記マルチページデータのうち、少なくとも１つのページデータを選択ワードラインに隣接したワードラインに連結された第１メモリセルにプログラムする段階、前記少なくとも１つのページデータをプログラムした後、前記選択ワードラインに連結された第２メモリセルに予め保存されている少なくとも１つの以前ページデータを第１読取電圧及び第２読取電圧に基づいて読み取る段階、前記第２メモリセルのうち、前記第１読取電圧と前記第２読取電圧とのしきい値電圧を有する失敗セルの個数が基準値未満である場合、前記第２メモリセルから読み取られた前記少なくとも１つの以前ページデータ及び前記マルチページデータのうち、残りのページデータを前記第２メモリセルにプログラムする段階、及び前記失敗セルの個数が前記基準値以上である場合、前記マルチページデータに対するプログラム失敗を示す状態情報を前記メモリコントローラに伝送する段階を含む。

本発明の一実施例によるメモリ装置は、第１ワードラインに連結された第１メモリセル及び前記第１ワードラインに隣接した第２ワードラインに連結された第２メモリセルを含むメモリセルアレイ、メモリコントローラからのマルチページデータに対するプログラムコマンドに応答して前記マルチページデータのうち、第１ページデータを前記第２メモリセルにプログラムするように構成された制御ロジック回路、前記第１メモリセルに予め保存されている以前ページデータを第１センシング値及び第２センシング値に基づいて読み取るように構成されたページバッファ部、及び前記第１センシング値に基づいて読み取られた前記以前ページデータの第１ビットと前記第２センシング値に基づいて読み取られた前記以前ページデータの第２ビットとを比較して、第１フェイルビット数を算出するように構成されたフェイルビット算出器を含み、前記制御ロジック回路は、前記第１フェイルビット数によって前記第１メモリセルから読み取られた前記以前ページデータ及び前記マルチページデータのうち、第２ページデータを前記第１メモリセルにプログラムするようにさらに構成される。

本発明の実施例によれば、不揮発性メモリ装置は、マルチページデータに係わるプログラム動作を遂行する間、以前プログラムサイクルまたは現在プログラムサイクルでプログラムされた一部ページデータのエラーレベルを判別し、判別されたエラーレベルに基づいてマルチページデータに係わるプログラム動作を遂行することができる。これにより、プログラムされたマルチページデータの信頼性が向上しうる。

本発明の一実施例によるメモリシステムを例示的に示すブロック図である。 図１のメモリコントローラを例示的に示すブロック図である。 図１の不揮発性メモリ装置を例示的に示すブロック図である。 本発明の一実施例によるメモリブロックを例示的に示す回路図である。 本発明の一実施例によるマルチページデータに係わる１つのプログラム技法を説明するための図面である。 本発明の一実施例によるマルチページデータに係わる１つのプログラム技法を説明するための図面である。 本発明の一実施例によるマルチページデータに係わるプログラム技法を説明するための図面である。 本発明の一実施例によるマルチページデータに係わるプログラム技法を説明するための図面である。 図５Ａ及び図５Ｂのプログラム技法による図１の不揮発性メモリ装置のマルチページデータに係わるプログラム動作を示すフローチャートである。 図７のマルチページプログラム動作において以前ページデータを読み取る動作を説明するための図面である。 ２個の読取電圧に基づいて以前ページデータを読み取る方法を示す図面である。 選択ワードラインに図９Ａの読取電圧を印加する例示を示す図面である。 ２個のセンシング時点に基づいて以前ページデータを読み取る方法を示す図面である。 図３のフェイルビット算出器を例示的に示す図面である。 図１０のフェイルビット算出器の動作による算出されたフェイルビット数の例示を示す図面である。 図７で算出されたフェイルビット数が第１基準値以上である場合、図１の不揮発性メモリ装置の例示的な動作を示すフローチャートである。 図１２の不揮発性メモリ装置の動作による２個のセンシング値を調節する例示を示す。 図１２のフローチャートによる不揮発性メモリ装置の例示的な動作を示すタイミング図である。 図７で算出されたフェイルビット数が第１基準値以上である場合、図１の不揮発性メモリ装置の例示的な動作を示すフローチャートである。 図１５のフローチャートによる図１のメモリシステムの例示的な動作を示すフローチャートである。 図１５及び図１６のフローチャートによる不揮発性メモリ装置の例示的な動作を示すタイミング図である。 本発明の一実施例によるマルチページデータに係わるプログラム技法を説明するための図面である。 本発明の一実施例によるマルチページデータに係わるプログラム技法を説明するための図面である。 図１８Ａ及び図１８Ｂのプログラム技法による図１の不揮発性メモリ装置のマルチページデータに係わるプログラム動作を示すフローチャートである。 図１９で算出されたフェイルビット数が第１基準値以上である場合、図１の不揮発性メモリ装置の例示的な動作を示すフローチャートである。 図２０のフローチャートによる不揮発性メモリ装置の例示的な動作を示すタイミング図である。 図１９で算出されたフェイルビット数が第１基準値以上である場合、図１の不揮発性メモリ装置の例示的な動作を示すフローチャートである。 図１９及び図２２のフローチャートによる不揮発性メモリ装置の例示的な動作を示すタイミング図である。 本発明の一実施例によるメモリ装置の例示的な断面図である。 本発明の実施例によるメモリ装置が適用されたＳＳＤシステムを示すブロック図である。

以下、本発明の技術分野で通常の知識を有する者が本発明を容易に実施可能なように本発明の実施例について明確且つ詳細に記載する。

図１は、本発明の一実施例によるメモリシステムを例示的に示すブロック図である。図１を参照すれば、メモリシステム１０は、メモリコントローラ１００及び不揮発性メモリ装置２００を含んでもよい。メモリシステム１０は、個人用コンピュータ、サーバ、データセンター、スマートフォン、タブレットＰＣ、自律型走行自動車、携帯用ゲームコンソール、ウェアラブル機器のような電子装置に含まれたり、装着されたりもする。例えば、メモリシステム１０は、SSD(Solid State Drive)のようなストレージ装置によっても具現化される。

メモリコントローラ１００は、不揮発性メモリ装置２００の全般的な動作を制御することができる。具体的に、メモリコントローラ１００は、不揮発性メモリ装置２００に制御信号ＣＴＲＬ、コマンドＣＭＤ、及び／またはアドレスＡＤＤＲを提供して不揮発性メモリ装置２００を制御することができる。例示的な実施例において、メモリコントローラ１００は、外部のホストからの要請に応答して、不揮発性メモリ装置２００がデータＤＡＴＡを保存するか、またはデータＤＡＴＡを出力するように不揮発性メモリ装置２００を制御することができる。

不揮発性メモリ装置２００は、メモリコントローラ１００の制御によって動作することができる。例示的な実施例において、不揮発性メモリ装置２００は、メモリコントローラ１００の制御によって保存されたデータＤＡＴＡを出力するか、またはメモリコントローラ１００から提供されたデータＤＡＴＡを保存することができる。

不揮発性メモリ装置２００は、メモリセルアレイ２１０及びフェイルビット算出器２２０を含んでもよい。メモリセルアレイ２１０は、複数のメモリセルを含んでもよい。例えば、複数のメモリセルは、フラッシュメモリセルでもある。しかし、本発明は、それに限定されず、メモリセルは、RRAM(Resistive Random Access Memory)セル、FRAM(Ferroelectric Random Access Memory)セル、PRAM(Phase Change Random Access Memory)セル、TRAM(Thyristor Random Access Memory)セル、MRAM(Magnetic Random Access Memory)セルでもある。以下では、メモリセルがＮＡＮＤフラッシュメモリセルである実施例を中心に本発明の実施例が説明される。

例示的な実施例において、メモリセルアレイ２１０に含まれた複数のメモリセルは、それぞれＮビットデータを保存することができる（Ｎは、正の整数）。Ｎが１である場合、メモリセルは、SLC(Single Level Cell)と指称されうる。Ｎが２以上である場合、メモリセルは、MLC(Multi Level Cell)と指称されうる。例えば、Ｎが３である場合、メモリセルは、TLC(Triple Level Cell)と指称されうる。例えば、Ｎが４である場合、メモリセルは、QLC(Quadruple Level Cell)と指称されうる。

例示的な実施例において、不揮発性メモリ装置２００は、１本のワードラインに連結されたメモリセルにマルチページデータをプログラムすることができる。その場合、ワードラインに連結されたメモリセルは、それぞれ２個以上のビットを保存することができる。例えば、ＴＬＣモードにおいて、不揮発性メモリ装置２００は、メモリセルに３個のページデータをプログラムすることができる。ＱＬＣモードにおいて、不揮発性メモリ装置２００は、メモリセルに４個のページデータをプログラムすることができる。

例示的な実施例において、不揮発性メモリ装置２００は、１つのプログラムサイクルを通じてマルチページデータに係わるプログラム動作（以下、マルチページプログラム動作と称する）を遂行することができる。マルチページプログラム動作のための１つのプログラムサイクルは、マルチページデータのうち、少なくとも１つのページデータに係わるプログラム動作及び残りのページデータに係わるプログラム動作を含んでもよい。すなわち、不揮発性メモリ装置２００は、複数のプログラム動作を通じてマルチページプログラム動作を遂行することができる。

不揮発性メモリ装置２００は、１本のワードラインに連結されたメモリセルからデータＤＡＴＡを読み取ることができる。その場合、不揮発性メモリ装置２００は、ページ単位でメモリセルに保存されたデータＤＡＴＡ（すなわち、ページデータ）を読み取ることができる。例示的な実施例において、不揮発性メモリ装置２００は、２個のセンシング値（すなわち、第１センシングを通じる第１センシング値及び第２センシングを通じる第２センシング値）に基づいて同じワードラインに連結されたメモリセルに保存されたページデータを読み取ることができる。例えば、不揮発性メモリ装置２００は、第１レベルを有する第１読取電圧に基づいて特定メモリセルからページデータを読取り、第１ビットを検知し、第２レベルを有する第２読取電圧に基づいて特定メモリセルからページデータを読み取って第２ビットを検知することができる。例示的な実施例において、２個のセンシング値に基づいて遂行される読取動作は、マルチページプログラム動作のための１つのプログラムサイクルにおいて上述した複数のプログラム動作と共に行われる。

フェイルビット算出器２２０は、２個のセンシング値に基づいて読み取られるページデータに基づいてメモリセルにプログラムされたページデータのフェイルビットの個数（以下、フェイルビット数と称する）を算出することができる。ここで、フェイルビットは、原本ページデータのビットと異なると推定されるページデータのビットでもある。すなわち、算出されたフェイルビット数に基づいてプログラムされたページデータのエラーレベルが判別されうる。例えば、フェイルビット算出器２２０は、第１センシング値に基づいて読み取られたページデータ（以下、第１センシングデータと称する）の第１ビットと、第２センシング値に基づいて読み取られたページデータ（以下、第２センシングデータと称する）の第２ビットとを比較して、フェイルビット数を算出することができる。

例示的な実施例において、フェイルビット算出器２２０は、マルチページプログラム動作が行われる間に、プログラムされたページデータのフェイルビット数を算出することができる。その場合、プログラムされるマルチページデータの信頼性が向上するように算出されたフェイルビット数が用いられうる。これにより、不揮発性メモリ装置２００の信頼性が向上しうる。

以下、算出されたフェイルビット数を用いるマルチページプログラム動作に係わる実施例が詳細に説明される。

図２は、図１のメモリコントローラを例示的に示すブロック図である。図１及び図２を参照すれば、メモリコントローラ１００は、プロセッサ１１０、ＲＡＭ １２０、エラー訂正コード(ECC; Error Correction Code)回路１３０、ホストインターフェース回路１４０、及びメモリインターフェース回路１５０を含んでもよい。

プロセッサ１１０は、メモリコントローラ１００の諸般の動作を制御することができる。ＲＡＭ １２０は、メモリコントローラ１００の動作メモリ、バッファメモリ、キャッシュメモリとしても使用される。ＲＡＭ １２０に含まれた多様な情報、データ、または命令語などはプロセッサ１１０によって実行されるか、または管理されうる。

例示的な実施例において、ＲＡＭ １２０は、フラッシュ変換階層(FTL; Flash Translation Layer)を含んでもよい。フラッシュ変換階層（ＦＴＬ）は、ホストＨＯＳＴ及び不揮発性メモリ装置２００の間のインターフェース役割を遂行することができる。例えば、フラッシュ変換階層（ＦＴＬ）は、ホストＨＯＳＴによって管理される論理的アドレスを不揮発性メモリ装置２００で識別可能な物理的アドレスに変換するアドレス変換を遂行することができる。すなわち、不揮発性メモリ装置２００の物理的保存空間は、フラッシュ変換階層（ＦＴＬ）によって管理されうる。例示的な実施例において、フラッシュ変換階層（ＦＴＬ）は、ＲＡＭ １２０に保存され、ＲＡＭ １２０に保存されたフラッシュ変換階層（ＦＴＬ）は、プロセッサ１１０によって実行されうる。

ＥＣＣ回路１３０は、不揮発性メモリ装置２００から出力されたデータＤＡＴＡのエラーを検出し、訂正するように構成される。例えば、ＥＣＣ回路１３０は、不揮発性メモリ装置２００に保存されるデータＤＡＴＡに対するエラー訂正コードを生成することができる。生成されたエラー訂正コードは、データＤＡＴＡと共に不揮発性メモリ装置２００に保存されうる。不揮発性メモリ装置２００からデータＤＡＴＡが出力される場合、ＥＣＣ回路１３０は、データＤＡＴＡに対するエラー訂正コードを使用して不揮発性メモリ装置２００から出力されたデータＤＡＴＡに対するエラーを検出し、訂正する。

ホストインターフェース回路１４０は、メモリコントローラ１００とホストＨＯＳＴとの通信を支援する。例示的な実施例において、ホストインターフェース回路１４０は、USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), UFS(Universal Flash Storage), NVMe(Nonvolatile Memory express)のような多様なインターフェースのうち、少なくとも１つを支援することができる。

メモリインターフェース回路１５０は、メモリコントローラ１００と不揮発性メモリ装置２００との通信を支援する。例示的な実施例において、メモリインターフェース回路１５０は、ＮＡＮＤインターフェースを支援することができる。

図３は、図１の不揮発性メモリ装置を例示的に示すブロック図である。図１及び図３を参照すれば、不揮発性メモリ装置２００は、メモリセルアレイ２１０、フェイルビット算出器２２０、ロウ（row：行）デコーダ２３０、ページバッファ部２４０、入出力回路２５０、及び制御ロジック回路２６０を含んでもよい。

メモリセルアレイ２１０は、複数のメモリブロックＢＬＫ１～ＢＬＫｚを含んでもよい（ｚは、正の整数）。複数のメモリブロックＢＬＫ１～ＢＬＫｚそれぞれは、複数のメモリセルを含んでもよい。メモリセルアレイ２１０は、ビットラインＢＬを通じてページバッファ部２４０に連結され、ワードラインＷＬ、ストリング選択ラインＳＳＬ、及びグラウンド選択ラインＧＳＬを通じてロウデコーダ２３０に連結されうる。

例示的な実施例において、メモリセルアレイ２１０は、３次元メモリセルアレイを含んでもよく、３次元メモリセルアレイは、複数のＮＡＮＤストリングを含んでもよい。各ＮＡＮＤストリングは、基板上に垂直に積層されたワードラインにそれぞれ連結されたメモリセルを含んでもよい。米国特許公開公報第７,６７９,１３３号、米国特許公開公報第８,５５３,４６６号、米国特許公開公報第８,６５４,５８７号、米国特許公開公報第８,５５９,２３５号、及び米国特許出願公開公報第２０１１／０２３３６４８号は、本明細書に引用形式によって結合される。例示的な実施例において、メモリセルアレイ２１０は、２次元メモリセルアレイを含んでもよく、２次元メモリセルアレイは、行及び列方向に沿って配置された複数のＮＡＮＤストリングを含んでもよい。

ロウデコーダ２３０は、メモリコントローラ１００からアドレスＡＤＤＲを受信する。ロウデコーダ２３０は、アドレスＡＤＤＲをデコーディングし、デコーディングされた結果に基づいて、ワードラインＷＬ、ストリング選択ラインＳＳＬ、及びグラウンド選択ラインＧＳＬの電圧を制御することができる。例えば、プログラム動作時、ロウデコーダ２３０は、選択ワードラインにプログラム電圧及びプログラム検証電圧を印加し、読取動作時、ロウデコーダ２３０は、選択ワードラインに読取電圧を印加することができる。

ページバッファ部２４０は、複数のページバッファＰＢ１～ＰＢｎを含み（ｎは、３以上の整数）、複数のページバッファＰＢ１～ＰＢｎは、複数のビットラインＢＬを通じてメモリセルとそれぞれ連結されうる。ページバッファ部２４０は、制御ロジック回路２６０の制御によってビットラインＢＬのうち、少なくとも１つのビットラインを選択することができる。ページバッファ部２４０は、動作モードによって書込ドライバまたは検知増幅器として動作する。例えば、プログラム動作時、ページバッファ部２４０は、選択されたビットラインにプログラムされるデータＤＡＴＡに対応するビットライン電圧を印加することができる。読取動作時、ページバッファ部２４０は、選択されたビットラインの電流または電圧を検知してメモリセルに保存されたデータＤＡＴＡを読み取ることができる。ページバッファ部２４０は、プログラムされるデータＤＡＴＡを一時保存するか、メモリセルから読み取られたデータＤＡＴＡを一時保存するように構成される。

例示的な実施例において、読取動作時、ページバッファ部２４０は、２個のセンシング値に基づいて１本のワードラインに連結されたメモリセルに保存されたページデータを読み取ることができる。これにより、ページバッファ部２４０は、第１センシング値に対応する第１センシングデータ及び第２センシング値に対応する第２センシングデータを一時保存することができる。

入出力回路２５０は、メモリコントローラ１００から受信されたデータＤＡＴＡをデータラインＤＬを通じてページバッファ部２４０に提供するか、またはデータラインＤＬを通じてページバッファ部２４０から受信されたデータＤＡＴＡをメモリコントローラ１００に提供する。例示的な実施例において、図３に図示されたコマンドＣＭＤ、アドレスＡＤＤＲ、または制御信号ＣＴＲＬのような信号は、入出力回路２５０を通じて受信されうる。

制御ロジック回路２６０は、不揮発性メモリ装置２００の諸般動作を制御することができる。例えば、制御ロジック回路２６０は、メモリコントローラ１００からのコマンドＣＭＤまたは制御信号ＣＴＲＬに基づいて不揮発性メモリ装置２００が多様な動作（例えば、プログラム動作、読取動作、消去動作など）を遂行するように、不揮発性メモリ装置２００の各構成要素を制御することができる。

フェイルビット算出器２２０は、ページバッファ部２４０を通じてメモリセルから読み取られたデータＤＡＴＡに基づいてメモリセルにプログラムされたデータＤＡＴＡのフェイルビット数を算出することができる。すなわち、フェイルビット算出器２２０を通じて、プログラムされたページデータのフェイルビット数が算出されうる。例示的な実施例において、フェイルビット算出器２２０は、ページバッファ部２４０を通じて読み取られた第１センシングデータ及び第２センシングデータを比べて、フェイルビット数を算出することができる。算出されたフェイルビット数は、制御ロジック回路２６０に提供されうる。

例示的な実施例において、制御ロジック回路２６０は、フェイルビット数に基づいてマルチページプログラム動作を制御することができる。例えば、制御ロジック回路２６０は、マルチページプログラム動作を行いつつ、先にプログラムされたページデータのフェイルビット数によって先にプログラムされたページデータのエラーレベルを判別することができる。制御ロジック回路２６０は、判別されたエラーレベルに基づいてマルチページプログラム動作を制御することができる。

図４は、本発明の一実施例によるメモリブロックを例示的に示す回路図である。図４を参照すれば、メモリブロックＢＬＫは、図３のメモリブロックＢＬＫ１～ＢＬＫｚのうち、１つに対応する。メモリブロックＢＬＫは、ＮＡＮＤストリングＮＳ１１～ＮＳ３３を含み、各ＮＡＮＤストリング（例えば、ＮＳ１１）は、直列に連結されたストリング選択トランジスタＳＳＴ、複数のメモリセルＭＣｓ及びグラウンド選択トランジスタＧＳＴを含んでもよい。

第１ビットラインＢＬ１と共通ソースラインＣＳＬとの間にＮＡＮＤストリングＮＳ１１、ＮＳ２１、ＮＳ３１が位置し、第２ビットラインＢＬ２と共通ソースラインＣＳＬとの間にＮＡＮＤストリングＮＳ１２、ＮＳ２２、ＮＳ３２が位置し、第３ビットラインＢＬ３と共通ソースラインＣＳＬとの間にＮＡＮＤストリングＮＳ１３、ＮＳ２３、ＮＳ３３が位置する。ストリング選択トランジスタＳＳＴは、対応するストリング選択ラインＳＳＬ１～ＳＳＬ３に連結されうる。メモリセルＭＣｓは、対応するワードラインＷＬ１～ＷＬ８にそれぞれ連結されうる。グラウンド選択トランジスタＧＳＴは、対応するグラウンド選択ラインＧＳＬ１～ＧＳＬ３に連結されうる。ストリング選択トランジスタＳＳＴは、対応するビットラインＢＬ１～ＢＬ３に連結され、グラウンド選択トランジスタＧＳＴは、共通ソースラインＣＳＬに連結されうる。ここで、ＮＡＮＤストリングの本数、ワードラインの個数、ビットラインの個数、グラウンド選択ラインの個数及びストリング選択ラインの個数は、実施例によって多様に変更されうる。

以下、図５Ａないし図２３を参照して、本発明の多様な実施例によるマルチページプログラム動作が説明される。説明の便宜上、本発明の実施例によるマルチページプログラム動作は、第１ワードラインＷＬ１を示すアドレスＡＤＤＲに基づいて３個のページデータＰＤ１～ＰＤ３をプログラム（すなわち、ＴＬＣモードでプログラム）することで仮定する（すなわち、第１ワードラインＷＬ１が選択ワードライン）。しかし、本発明がこれに限定されるものではなく、本発明は、４個以上のページデータに対するマルチページプログラム動作に対しても適用されうる。

図５Ａ及び図５Ｂは、本発明の一実施例によるマルチページデータに係わる１つのプログラム技法を説明するための図面である。マルチページプログラム動作のための１つのプログラムサイクルにおいて、図５Ａ及び図５Ｂの動作が行われうる。説明の便宜上、第１ワードラインＷＬ１に連結されたメモリセルは、以前プログラムサイクルで１つの以前ページデータＰＤｐを保存したと仮定する。すなわち、以前プログラムサイクルでプログラムされた３個のページデータのうち、１つの以前ページデータＰＤｐは、第１ワードラインＷＬ１に連結されたメモリセルに予め保存されうる。図５Ｂに図示された散布図の横軸は、メモリセルのしきい値電圧を示し、縦軸は、メモリセルの個数を示す。

図３、図５Ａ、及び図５Ｂを参照すれば、不揮発性メモリ装置２００は、第１ないし第３ページデータＰＤ１～ＰＤ３を受信することができる。例示的な実施例において、受信された第１ないし第３ページデータＰＤ１～ＰＤ３は、不揮発性メモリ装置２００のページバッファ部２４０に保存されうる。

不揮発性メモリ装置２００は、第１ないし第３ページデータＰＤ１～ＰＤ３のうち、１つのページデータ（例えば、第１ページデータＰＤ１）を非選択ワードラインである第２ワードラインＷＬ２に連結されたメモリセルにプログラム（以下、非選択プログラム動作ＰＧＭ＿ｕｎｓｅｌと称する）することができる。例えば、第２ワードラインＷＬ２は、第１ワードラインＷＬ１に隣接したワードラインでもある。図５Ｂに図示されたように、不揮発性メモリ装置２００は、第２ワードラインＷＬ２に連結されたメモリセルが消去状態Ｅ及びプログラム状態Ｐ０１のうち、いずれか１つの状態を有するように非選択プログラム動作ＰＧＭ＿ｕｎｓｅｌを遂行することができる。非選択プログラム動作ＰＧＭ＿ｕｎｓｅｌにおいて、プログラム状態Ｐ０１を検証するために、非選択プログラム検証電圧ＶＦ０１が使用されうる。第２ワードラインＷＬ２に対する非選択プログラム動作ＰＧＭ＿ｕｎｓｅｌが完了された場合、第２ワードラインＷＬ２に連結されたメモリセルは、第１ページデータＰＤ１を保存した状態であり、第１ワードラインＷＬ１に連結されたメモリセルは、以前ページデータＰＤｐを保存した状態である。

非選択プログラム動作ＰＧＭ＿ｕｎｓｅｌ以後に、不揮発性メモリ装置２００は、第１ワードラインＷＬ１に連結されたメモリセルから以前ページデータＰＤｐを読み取る（以下、以前ページデータ読取動作ＲＤ＿ｐｒｅと称する）ことができる。図５Ｂに図示されたように、以前ページデータＰＤｐが保存されたメモリセルそれぞれは、消去状態Ｅ及びプログラム状態Ｐ０１のうち、いずれか１つの状態を有する。不揮発性メモリ装置２００は、読取電圧ＶＲＤ０１を用いて以前ページデータ読取動作ＲＤ＿ｐｒｅを遂行することで、以前ページデータＰＤｐを読み取ることができる。

以前ページデータ読取動作ＲＤ＿ｐｒｅ以後に、不揮発性メモリ装置２００は、第２ページデータＰＤ２、第３ページデータＰＤ３、及び以前ページデータＰＤｐに基づいて第１ワードラインＷＬ１に連結されたメモリセルにプログラム動作（以下、選択プログラム動作ＰＧＭ＿ｓｅｌと称する）を遂行することができる。図５Ｂに図示されたように、選択プログラム動作ＰＧＭ＿ｓｅｌが行われることで、第１ワードラインＷＬ１に連結されたメモリセルのうち、消去状態Ｅを有するメモリセルは、消去状態Ｅ及び第１ないし第３プログラム状態Ｐ１～Ｐ３のうち、いずれか１つの状態を有し、プログラム状態Ｐ０１を有するメモリセルは、第４ないし第７プログラム状態Ｐ４～Ｐ７のうち、いずれか１つの状態を有することができる。選択プログラム動作ＰＭＧ＿ｓｅｌで、第１ないし第７プログラム状態Ｐ１～Ｐ７を検証するために、第１ないし第７プログラム検証電圧ＶＦ１～ＶＦ７が使用されうる。

選択プログラム動作ＰＧＭ＿ｓｅｌが完了された場合、第１ワードラインＷＬ１に連結されたメモリセルは、第２ページデータＰＤ２、第３ページデータＰＤ３、及び以前ページデータＰＤｐを保存し、第２ワードラインＷＬ２に連結されたメモリセルは、第１ページデータＰＤ１を保存することができる。

図６Ａ及び図６Ｂは、本発明の一実施例によるマルチページデータに係わるプログラム技法を説明するための図面である。マルチページプログラム動作のための１つのプログラムサイクルにおいて、図６Ａ及び図６Ｂの動作が行われうる。説明の便宜上、第１ワードラインＷＬ１に連結されたメモリセルは、以前プログラムサイクルで２個の以前ページデータＰＤｐ１、ＰＤｐ２を保存したと仮定する。すなわち、以前プログラムサイクルでプログラムされた３個のページデータのうち、２個のページデータＰＤｐ１、ＰＤｐ２は、第１ワードラインＷＬ１に連結されたメモリセルに予め保存されうる。図６Ｂに図示された散布図の横軸は、メモリセルのしきい値電圧を示し、縦軸は、メモリセルの個数を示す。

図３、図６Ａ、及び図６Ｂを参照すれば、不揮発性メモリ装置２００は、第１ないし第３ページデータＰＤ１～ＰＤ３を受信することができる。不揮発性メモリ装置２００は、第１ないし第３ページデータＰＤ１～ＰＤ３のうち、２個のページデータ（例えば、第１及び第２ページデータＰＤ１、ＰＤ２）を非選択ワードラインである第２ワードラインＷＬ２に連結されたメモリセルにプログラムすることができる。図６Ｂに図示されたように、不揮発性メモリ装置２００は、第２ワードラインＷＬ２に連結されたメモリセルが消去状態Ｅ及び第１ないし第３非選択プログラム状態Ｐ０１～Ｐ０３のうち、いずれか１つの状態を有するように非選択プログラム動作ＰＧＭ＿ｕｎｓｅｌを遂行することができる。非選択プログラム動作ＰＧＭ＿ｕｎｓｅｌにおいて、非選択プログラム状態Ｐ０１～Ｐ０３を検証するために、第１ないし第３非選択プログラム検証電圧ＶＦ０１～ＶＦ０３が使用されうる。第２ワードラインＷＬ２に対する非選択プログラム動作ＰＧＭ＿ｕｎｓｅｌが完了された場合、第２ワードラインＷＬ２に連結されたメモリセルは、第１及び第２ページデータＰＤ１、ＰＤ２を保存した状態で、第１ワードラインＷＬ１に連結されたメモリセルは、第１及び第２以前ページデータＰＤｐ１、ＰＤｐ２を保存した状態である。

非選択プログラム動作ＰＧＭ＿ｕｎｓｅｌ以後に、不揮発性メモリ装置２００は、第１ワードラインＷＬ１に連結されたメモリセルから第１及び第２以前ページデータＰＤｐ１、ＰＤｐ２を読み取ることができる。図６Ｂに図示されたように、第１及び第２以前ページデータＰＤｐ１、ＰＤｐ２が保存されたメモリセルそれぞれは、消去状態Ｅ及び第１ないし第３非選択プログラム状態Ｐ０１～Ｐ０３のうち、いずれか１つの状態を有する。不揮発性メモリ装置２００は、第１ないし第３読取電圧ＶＲＤ０１～ＶＲＤ０３を用いて以前ページデータ読取動作ＲＤ＿ｐｒｅを遂行することで、第１及び第２以前ページデータＰＤｐ１、ＰＤｐ２を読み取ることができる。

以前ページデータ読取動作ＲＤ＿ｐｒｅ以後に、不揮発性メモリ装置２００は、第３ページデータＰＤ３、第１以前ページデータＰＤｐ１、及び第２以前ページデータＰＤｐ２に基づいて第１ワードラインＷＬ１に連結されたメモリセルにプログラム動作を遂行することができる。図６Ｂに図示されたように、選択プログラム動作ＰＧＭ＿ｓｅｌが行われることで、第１ワードラインＷＬ１に連結されたメモリセルのうち、消去状態Ｅを有するメモリセルは、消去状態Ｅ及び第１プログラム状態Ｐ１のうち、いずれか１つの状態を有し、第１プログラム状態Ｐ０１を有するメモリセルは、第２及び第３プログラム状態Ｐ２、Ｐ３のうち、いずれか１つの状態を有することができる。同様に、第２非選択プログラム状態Ｐ０２を有するメモリセルは、第４及び第５プログラム状態Ｐ４、Ｐ５のうち、いずれか１つの状態を有し、第３非選択プログラム状態Ｐ０３を有するメモリセルは、第６及び第７プログラム状態Ｐ６、Ｐ７のうち、いずれか１つの状態を有することができる。

選択プログラム動作ＰＧＭ＿ｓｅｌが完了された場合、第１ワードラインＷＬ１に連結されたメモリセルは、第３ページデータＰＤ３、第１以前ページデータＰＤｐ１、及び第２以前ページデータＰＤｐ２を保存し、第２ワードラインＷＬ２に連結されたメモリセルは、第１ページデータＰＤ１及び第２ページデータＰＤ２を保存することができる。

例示的な実施例において、選択ワードラインである第１ワードラインＷＬ１は、基板から近く位置するワードラインであり、非選択ワードラインである第２ワードラインＷＬ２は、基板から遠く位置するワードラインでもある。しかし、本発明は、それに限定されるものではない。例えば、第１ワードラインＷＬ１は、基板から遠く位置するワードラインであり、第２ワードラインＷＬ２は、基板から近く位置するワードラインでもある。

上述したように、本発明の実施例によるマルチページプログラム技法は、マルチページデータのうち、少なくとも１つのページデータを選択ワードラインに隣接した非選択ワードラインに連結されたメモリセルにプログラムする動作（すなわち、非選択プログラム動作ＰＧＭ＿ｕｎｓｅｌ）及び残りのページデータを選択ワードラインに連結されたメモリセルにプログラムする動作（すなわち、選択プログラム動作ＰＧＭ＿ｓｅｌ）を含んでもよい。例えば、第１ページデータは、選択ワードラインに隣接した非選択ワードラインに連結されたメモリセルにプログラムされ、次いで、第２及び第３ページデータは、選択ワードラインに連結されたメモリセルにプログラムされうる。この場合、選択ワードラインに連結されたメモリセルに予め保存されている少なくとも１つの以前ページデータが読取られ、読み取られた少なくとも１つの以前ページデータ及び残りのページデータに基づいて選択プログラム動作ＰＧＭ＿ｓｅｌが行われうる。このようなプログラム技法によれば、以前プログラムサイクルで以前ページデータに係わるプログラム動作時に発生するエラーレベルによって選択プログラム動作ＰＧＭ＿ｓｅｌを通じてプログラムされるページデータの信頼性が減少しうる。

以下、図７ないし図１７を参照し、図５Ａないし図６Ｂを参照して説明されたプログラム技法の信頼性を高めるためのマルチページプログラム動作が詳細に説明される。説明の便宜上、図５Ａ及び図５Ｂに図示されたように、１つのページデータに対する非選択プログラム動作ＰＧＭ＿ｕｎｓｅｌが行われる実施例を中心にマルチページプログラム動作が説明される。

図７は、図５Ａ及び図５Ｂのプログラム技法による図１の不揮発性メモリ装置のマルチページデータに係わるプログラム動作を示すフローチャートである。図１、図３、及び図７を参照すれば、Ｓ２０１段階において、不揮発性メモリ装置２００は、メモリコントローラ１００からマルチページデータを受信することができる。例えば、不揮発性メモリ装置２００は、メモリコントローラ１００からマルチページデータと共に選択ワードラインに対応するアドレスＡＤＤＲ及びマルチページデータに対するプログラムコマンドＣＭＤをさらに受信することができる。

Ｓ２０２段階において、不揮発性メモリ装置２００は、マルチページデータのうち、１つのページデータを非選択ワードラインに連結されたメモリセルにプログラムすることができる。例えば、第１ページデータＰＤ１は、第２ワードラインＷＬ２にプログラムされうる。

Ｓ２０３段階において、不揮発性メモリ装置２００は、選択ワードラインに連結されたメモリセルに予め保存されている以前ページデータを第１センシング値及び第２センシング値に基づいて読み取ることができる。例えば、不揮発性メモリ装置２００は、選択ワードラインに第１読取電圧を印加して以前ページデータを読取り、第２読取電圧を印加し、以前ページデータを読み取ることができる。他の例として、不揮発性メモリ装置２００は、選択ワードラインに特定読取電圧（例えば、既設定のレベルを有する読取電圧）を印加し、第１センシング時点及び第２センシング時点でページバッファ部２４０のセンシングノードの電圧または電流を検知することで、以前ページデータを読み取ることができる。具体的に、不揮発性メモリ装置２００は、選択ワードラインに特定読取電圧を印加し、第１デベロップ時間及び第２デベロップ時間の間、ページバッファ部２４０のセンシングノードをデベロップさせることで、以前ページデータを読み取ることができる。これにより、ページバッファ部２４０は、第１センシング値に基づいて読み取られた第１センシングデータ及び第２センシング値に基づいて読み取られた第２センシングデータを保存することができる。

Ｓ２０４段階において、不揮発性メモリ装置２００は、第１センシング値に基づいて読み取られた以前ページデータ（すなわち、第１センシングデータ）の第１ビットと第２センシング値に基づいて読み取られた以前ページデータ（すなわち、第２センシングデータ）の第２ビットに基づいてフェイルビット数を算出することができる。例えば、フェイルビット算出器２２０は、第１ビットと第２ビットとを比較して互いに異なるビットの個数を判別することができる。フェイルビット算出器２２０は、判別されたビットの個数をフェイルビット数として算出することができる。

Ｓ２０５段階において、不揮発性メモリ装置２００は、フェイルビット数が第１基準値未満であるか否かを判別することができる。ここで、第１基準値は、マルチページプログラム動作を続けて遂行するか否かを判断するための基準値である。例えば、Ｓ２０５段階は、制御ロジック回路２６０によっても遂行される。

フェイルビット数が第１基準値未満である場合（すなわち、プログラムされた以前ページデータのエラーレベルが低いと判別される場合）、Ｓ２０６段階において、不揮発性メモリ装置２００は、読み取られた以前ページデータ及びマルチページデータのうち、残りのページデータを選択ワードラインに連結されたメモリセルにプログラムすることができる。例えば、読み取られた以前ページデータは、第１センシング値または第２センシング値に基づいて読み取られたデータでもある。他の例として、読み取られた以前ページデータは、既設定の読取電圧に基づいて読み取られたデータでもある。

フェイルビット数が第１基準値以上である場合（すなわち、プログラムされた以前ページデータのエラーレベルが低くないと判別される場合）、不揮発性メモリ装置２００は、Ｓ２１１段階またはＳ２３１段階を遂行することができる。Ｓ２１１段階は、図１２を参照して後述され、Ｓ２３１段階は、図１５を参照して後述される。例えば、不揮発性メモリ装置２００は、マルチページプログラム動作を失敗として処理するか、読み取られた以前ページデータのエラーを訂正するか、または他のセンシング値に基づいて以前ページデータを再び読み取ることができる。

図８は、図７のマルチページプログラム動作において以前ページデータを読み取る動作を説明するための図面である。図３及び図８を参照すれば、ＮＡＮＤストリングＮＳ１～ＮＳｎは、ビットラインＢＬ１～ＢＬｎを通じてページバッファＰＢ１～ＰＢｎにそれぞれ連結されうる。ＮＡＮＤストリングＮＳ１～ＮＳｎは、メモリセルアレイ２１０に含まれ、ページバッファＰＢ１～ＰＢｎは、ページバッファ部２４０に含まれうる。

ＮＡＮＤストリングＮＳ１～ＮＳｎは、グラウンド選択トランジスタＧＳＴ１～ＧＳＴｎ、メモリセルＭＣ１１～ＭＣｎ８、及びストリング選択トランジスタＳＳＴ１～ＳＳＴｎを含んでもよい。グラウンド選択トランジスタＧＳＴ１～ＧＳＴｎは、共通ソースラインＣＳＬ及びグラウンド選択ラインＧＳＬに連結され、メモリセルＭＣ１１～ＭＣｎ８は、ワードラインＷＬ１～ＷＬ８に連結されうる。ストリング選択トランジスタＳＳＴ１～ＳＳＴｎは、ストリング選択ラインＳＳＬ及びビットラインＢＬ１～ＢＬｎに連結されうる。

図８に図示されたように、第１ワードラインＷＬ１が選択ワードラインであり、第２ワードラインＷＬ２が非選択ワードラインでもある。その場合、第１ワードラインＷＬ１に連結されたメモリセルＭＣ１１～ＭＣｎ１は、以前ページデータがプログラムされた状態であり、図７のＳ２０２段階によって第２ワードラインＷＬ２に連結されたメモリセルＭＣ１２～ＭＣｎ２は、マルチページデータのうち、１つのページデータがプログラムされた状態でもある。

図７のＳ２０３段階によって第１センシング値及び第２センシング値に基づいて第１ワードラインＷＬ１に連結されたメモリセルＭＣ１１～ＭＣｎ１から以前ページデータが読取される場合、ページバッファＰＢ１～ＰＢｎには、第１センシングデータＰＤＳ１及び第２センシングデータＰＤＳ２が保存されうる。第１センシングデータＰＤＳ１は、ページバッファＰＢ１～ＰＢｎの第１ラッチＬ１ｓに保存され、第２センシングデータＰＤＳ２は、ページバッファＰＢ１～ＰＢｎの第２ラッチＬ２ｓに保存されうる。例えば、第１センシングデータＰＤＳ１及び第２センシングデータＰＤＳ２は、それぞれｎビットデータでもある。その場合、第１センシングデータＰＤＳ１のビットＰＤＳ１［１：ｎ］は、ページバッファＰＢ１～ＰＢｎの第１ラッチＬ１ｓにそれぞれ保存され、第２センシングデータＰＤＳ２のビットＰＤＳ２［１：ｎ］は、ページバッファＰＢ１～ＰＢｎの第２ラッチＬ２ｓにそれぞれ保存されうる。例えば、第１センシング値に基づいてメモリセルＭＣ１１から出力された第１センシングデータＰＤＳ１のビットＰＤＳ１［１］は、第１ページバッファＰＢ１の第１ラッチＬ１に保存され、第２センシング値に基づいてメモリセルＭＣ１１から出力された第２センシングデータＰＤＳ２のビットＰＤＳ２［１］は、第１ページバッファＰＢ１の第２ラッチＬ２に保存されうる。同様に、第１センシング値に基づいてメモリセルＭＣｎ１から出力された第１センシングデータＰＤＳ１のビットＰＤＳ１［ｎ］は、第ｎページバッファＰＢｎの第１ラッチＬ１に保存され、第２センシング値に基づいてメモリセルＭＣｎ１から出力された第２センシングデータＰＤＳ２のビットＰＤＳ２［ｎ］は、第ｎページバッファＰＢｎの第２ラッチＬ２に保存されうる。

図９Ａは、２個の読取電圧に基づいて以前ページデータを読み取る方法を示す図面である。図９Ａの散布図の横軸は、メモリセルのしきい値電圧を示し、縦軸は、メモリセルの個数を示す。図９Ａを参照すれば、以前ページデータがメモリセルにプログラムされた場合、プログラム正常状態でのメモリセルの散布（distribution：分布）と、プログラム不良状態でのメモリセルの散布とが図示される。プログラム正常状態は、プログラムされた以前ページデータのエラーレベルが相対的に低い状態を示し、プログラム不良状態は、プログラムされた以前ページデータのエラーレベルが相対的に高い状態を示す。図５Ｂを参照して説明したように、以前ページデータが保存されたメモリセルそれぞれは、消去状態Ｅ及びプログラム状態Ｐ０１のうち、いずれか１つの状態を有することができる。

プログラム正常状態及びプログラム不良状態において、第１センシング値に基づいて以前ページデータを読み取るために、第１読取電圧ＶＳ１が図８の選択ワードライン（すなわち、第１ワードラインＷＬ１）に印加され、第２センシング値に基づいて以前ページデータを読み取るために、第２読取電圧ＶＳ２が選択ワードラインに印加されうる。第１読取電圧ＶＳ１は、基準読取電圧ＶＲＤよりも小さく、第２読取電圧ＶＳ２は、基準読取電圧ＶＲＤよりも大きい。基準読取電圧ＶＲＤは、１つのセンシング値に基づいて遂行される一般的な読取動作で以前ページデータを読み取るための電圧でもある。例えば、基準読取電圧ＶＲＤは、図５Ｂの読取電圧ＶＲＤ０１に対応し、既設定のレベルを有することができる。しかし、本発明がこれに限定されるものではなく、第１読取電圧ＶＳ１のレベルまたは第２読取電圧ＶＳ２のレベルは、基準読取電圧ＶＲＤのレベルと同一である。

プログラム正常状態の場合、消去状態Ｅを有するメモリセルのしきい値電圧とプログラム状態Ｐ０１を有するメモリセルのしきい値電圧は、互いに異なってもいる。例えば、図９Ａに図示されたように、消去状態Ｅを有するメモリセルのしきい値電圧のうち、最高電圧は、第１読取電圧ＶＳ１よりも小さく、プログラム状態Ｐ０１を有するメモリセルのしきい値電圧のうち、最小電圧は、第２読取電圧ＶＳ２よりも大きい。その場合、第１読取電圧ＶＳ１と第２読取電圧ＶＳ２とのしきい値電圧を有するメモリセルが存在しない。すなわち、第１読取電圧ＶＳ１に基づいて読み取られた以前ページデータのビットと第２読取電圧ＶＳ２に基づいて読み取られた以前ページデータのビットは、互いに同一でもある。このように、消去状態Ｅを有するメモリセルは、第１読取電圧ＶＳ１及び第２読取電圧ＶＳ２によっていずれも第１ビット（例えば、「１」）が保存されたメモリセル（以下、消去セルと称する）と判別され、プログラム状態Ｐ０１を有するメモリセルは、第１読取電圧ＶＳ１及び第２読取電圧ＶＳ２によっていずれも第２ビット（例えば、「０」）が保存されたメモリセル（以下、プログラムセルと称する）と判別されうる。その場合、フェイルビット数は、０個と算出されうる。

プログラム不良状態の場合、消去状態Ｅを有するメモリセルのしきい値電圧のうち、一部とプログラム状態Ｐ０１を有するメモリセルのしきい値電圧のうち、一部は、同一でもある。すなわち、消去状態Ｅを有するメモリセルのしきい値電圧のうち、一部は、プログラム状態Ｐ０１を有するメモリセルのしきい値電圧のうち、一部とオーバーラップされうる。例えば、図９Ａに図示されたように、消去状態Ｅを有するメモリセルのしきい値電圧のうち、最高電圧は、第１読取電圧ＶＳ１より大きく、プログラム状態Ｐ０１を有するメモリセルのしきい値電圧のうち、最小電圧は、第２読取電圧ＶＳ２よりも小さい。その場合、第１読取電圧ＶＳ１と第２読取電圧ＶＳ２とのしきい値電圧を有するメモリセルが存在することができる。すなわち、第１読取電圧ＶＳ１に基づいて読み取られた以前ページデータのビットのうち、一部は、第２読取電圧ＶＳ２に基づいて読み取られた以前ページデータのビットのうち、一部と互いに異なってもいる。例えば、消去状態Ｅを有するメモリセルのうち、第１読取電圧ＶＳ１よりも大きいしきい値電圧を有するメモリセルにおいて、第１読取電圧ＶＳ１に基づいて検知されるビットと第２読取電圧ＶＳ２に基づいて検知されるビットは、互いに異なってもいる。また、プログラム状態Ｐ０１を有するメモリセルのうち、第２読取電圧ＶＳ２よりも小さいしきい値電圧を有するメモリセルにおいて、第１読取電圧ＶＳ１に基づいて検知されるビットと第２読取電圧ＶＳ２に基づいて検知されるビットは、互いに異なってもいる。このように、消去状態Ｅを有するメモリセルのうち、第１読取電圧ＶＳ１よりも小さいしきい値電圧を有するメモリセルは、消去セルと判別され、第１読取電圧ＶＳ１よりも大きいしきい値電圧を有するメモリセルは、第１読取電圧ＶＳ１及び第２読取電圧ＶＳ２によって互いに異なるビットが保存されたメモリセル（以下、失敗セルと称する）と判別されうる。また、プログラム状態Ｐ０１を有するメモリセルのうち、第２読取電圧ＶＳ２よりも大きいしきい値電圧を有するメモリセルは、プログラムセルと判別され、第２読取電圧ＶＳ２よりも小さいしきい値電圧を有するメモリセルは、失敗セルと判別されうる。すなわち、失敗セルは、第１読取電圧ＶＳ１と第２読取電圧ＶＳ２とのしきい値電圧を有するメモリセルでもある。その場合、算出されるフェイルビット数は、失敗セルの個数と同一でもある。

図９Ｂは、選択ワードラインに図９Ａの読取電圧を印加する例示を示す図面である。図９Ｂを参照すれば、図９Ａを参照して説明したように、２個のセンシング値に基づいて第１ワードラインＷＬ１（すなわち、選択ワードライン）に読取電圧ＶＳ１、ＶＳ２が印加されうる。例えば、第１ワードラインＷＬ１に第１読取電圧ＶＳ１及び第２読取電圧ＶＳ２が順次に印加されることで、第１センシング及び第２センシングが行われうる。第１センシング及び第２センシングに基づいてフェイルビット数が算出されうる。

図９Ｃは、２個のセンシング時点に基づいて以前ページデータを読み取る方法を示す図面である。図９Ｃのグラフの横軸は、時間を示し、縦軸は、メモリセルに保存されたビットを検知するための図３のページバッファ部２４０のセンシングノードの電圧を示す。図９Ｃを参照すれば、メモリセルにプログラムされた以前ページデータを読み取るためのプリチャージ区間とデベロッピング区間でセンシングノードの電圧変化が図示される。デベロッピング区間でセンシングノードの電圧変化は、メモリセルのしきい値電圧によっても異なる。

プログラム正常状態及びプログラム不良状態で以前ページデータを読み取るために図９Ａの基準読取電圧ＶＲＤが図８の選択ワードライン（すなわち、第１ワードラインＷＬ１）に印加されうる。その場合、第１センシング値に基づいて以前ページデータを読み取るために、第１センシング時点ｔＳ１でセンシングノード電圧と基準電圧Ｖｒとが比較され、第２センシング値に基づいて以前ページデータを読み取るために、第２センシング時点ｔＳ２でセンシングノード電圧と基準電圧Ｖｒとが比較されうる。センシングノード電圧が基準電圧Ｖｒよりも大きい場合、メモリセルは、プログラムセルと判別され、センシングノード電圧が基準電圧Ｖｒよりも小さい場合、メモリセルは、消去セルと判別される。すなわち、第１センシング時点ｔＳ１は、図９Ａの第１読取電圧ＶＳ１に対応し、第２センシング時点ｔＳ２は、第２読取電圧ＶＳ２に対応しうる。

第１センシング時点ｔＳ１は、基準センシング時点ｔＲＤよりも早く、第２センシング時点ｔＳ２は、基準センシング時点ｔＲＤよりも遅い。すなわち、第１センシング時点ｔＳ１は、基準センシング時点ｔＲＤ以前となり、第２センシング時点ｔＳ２は、基準センシング時点ｔＲＤ以後となる。基準センシング時点ｔＲＤは、１つのセンシング値に基づいて遂行される一般的な読取動作において以前ページデータを読み取るためのセンシング時点でもあり、既設定の値でもある。しかし、本発明がそれに限定されるものではなく、第１センシング時点ｔＳ１または第２センシング時点ｔＳ２は、基準センシング時点ｔＲＤと同一でもある。

プログラム正常状態の場合、メモリセルそれぞれは、プログラムセル及び消去セルのうち、１つと判別されうる。例えば、図９Ｃに図示されたように、第１センシング時点ｔＳ１及び第２センシング時点ｔＳ２において、センシングノード電圧が基準電圧Ｖｒよりも大きい場合、メモリセルは、プログラムセルと判別され、第１センシング時点ｔＳ１及び第２センシング時点ｔＳ２においてセンシングノード電圧が基準電圧Ｖｒよりも小さい場合、メモリセルは、消去セルと判別されうる。その場合、フェイルビット数は、０個と算出されうる。

プログラム不良状態の場合、メモリセルそれぞれは、プログラムセル、消去セル、及び失敗セルのうち、１つと判別されうる。例えば、図９Ｃに図示されたように、第１センシング時点ｔＳ１及び第２センシング時点ｔＳ２においてセンシングノード電圧が基準電圧Ｖｒよりも大きい場合、メモリセルは、プログラムセルと判別され、第１センシング時点ｔＳ１及び第２センシング時点ｔＳ２でセンシングノード電圧が基準電圧Ｖｒよりも小さい場合、メモリセルは、消去セルと判別されうる。第１センシング時点ｔＳ１において、センシングノード電圧が基準電圧Ｖｒよりも大きく、第２センシング時点ｔＳ２においてセンシングノード電圧が基準電圧Ｖｒよりも小さい場合、メモリセルは、失敗セルと判別されうる。その場合、算出されるフェイルビット数は、失敗セルの個数でもある。

図１０は、図３のフェイルビット算出器を例示的に示す図面である。図１０を参照すれば、フェイルビット算出器２２０は、第１ないし第ｎ比較器２２１～２２ｎ、及びカウンタ２７０を含んでもよい。比較器２２１～２２ｎは、図８のページバッファＰＢ１～ＰＢｎの第１ラッチＬ１ｓ及び第２ラッチＬ２ｓに保存された第１センシングデータＰＤＳ１及び第２センシングデータＰＤＳ２を受信することができる。例えば、第１比較器２２１は、第１センシングデータの第１ビットＰＤＳ１［１］及び第２センシングデータの第１ビットＰＤＳ２［１］を受信し、第２比較器２２２は、第１センシングデータの第２ビットＰＤＳ１［２］及び第２センシングデータの第２ビットＰＤＳ２［２］を受信することができる。同様に、第ｎ比較器２２ｎは、第１センシングデータの第ｎビットＰＤＳ１［ｎ］及び第２センシングデータの第ｎビットＰＤＳ２［ｎ］を受信することができる。

比較器２２１～２２ｎそれぞれは、受信される２個のビットを比較して比較結果を出力することができる。例えば、第１比較器２２１は、第１センシングデータの第１ビットＰＤＳ１［１］及び第２センシングデータの第１ビットＰＤＳ２［１］を比較して第１比較結果ＣＲ１を出力することができる。第２比較器２２２は、第１センシングデータの第２ビットＰＤＳ１［２］及び第２センシングデータの第２ビットＰＤＳ２［２］を比較して第２比較結果ＣＲ２を出力することができる。同様に、第ｎ比較器２２ｎは、第１センシングデータの第ｎビットＰＤＳ１［ｎ］及び第２センシングデータの第ｎビットＰＤＳ２［ｎ］を比較して第ｎ比較結果ＣＲｎを出力することができる。比較器２２１～２２ｎそれぞれは、２個のビットが同一である場合、第１値（例えば、「０」）を比較結果として出力し、２個のビットが互いに異なる場合、第２値（例えば、「１」）を比較結果として出力することができる。例えば、比較器２２１～２２ｎそれぞれは、ＸＯＲゲートによって具現化されうるが、本発明が、それに限定されるものではない。

カウンタ２７０は、比較結果ＣＲ１～ＣＲｎに基づいてフェイルビット数ＦＢＮを算出することができる。例示的な実施例において、カウンタ２７０は、比較結果ＣＲ１～ＣＲｎのうち、２個のビットが互いに異なるということを示す特定値（例えば、「１」）の個数をカウントしてフェイルビット数ＦＢＮを算出することができる。算出されたフェイルビット数ＦＢＮは、制御ロジック回路２６０に提供されうる。制御ロジック回路２６０は、算出されたフェイルビット数ＦＢＮに基づいてマルチページプログラム動作を遂行することができる。

図１１は、図１０のフェイルビット算出器の動作による算出されたフェイルビット数の例示を示す図面である。説明の便宜上、図８の選択ワードライン（すなわち、第１ワードラインＷＬ１）に連結されたメモリセルＭＣ１１～ＭＣｎ１が７個（すなわち、ｎが７）であると仮定する。図１０及び図１１を参照すれば、フェイルビット算出器２２０は、第１センシング値に基づいてメモリセルＭＣ１１～ＭＣ７１から読み取られた第１センシングデータＰＤＳ１と、第２センシング値に基づいて、メモリセルＭＣ１１～ＭＣ７１から読み取られた第２センシングデータＰＤＳ２を受信することができる。例えば、図１１に図示されたように、第１センシングデータＰＤＳ１は、「０１０１１１１」であり、第２センシングデータＰＤＳ２は、「００１０１１１」でもある。その場合、フェイルビット算出器２２０は、第１センシングデータＰＤＳ１と第２センシングデータＰＤＳ２とを比較して比較結果ＣＲとして「０１１１０００」を獲得することができる。フェイルビット算出器２２０は、比較結果ＣＲのうち、メモリセルＭＣ１１～ＭＣ７１それぞれから読み取られた２個のビットが互いに異なるということを示す「１」をカウントし、フェイルビット数ＦＢＮを算出することができる。これにより、フェイルビット数ＦＢＮとして「３」が算出されうる。

図１２は、図７で算出されたフェイルビット数が第１基準値以上である場合、図１の不揮発性メモリ装置の例示的な動作を示すフローチャートである。図１及び図１２を参照すれば、算出されたフェイルビット数が第１基準値以上である場合、Ｓ２１１段階において、不揮発性メモリ装置２００は、選択ワードラインに連結されたメモリセルに予め保存されている以前ページデータを第１補正センシング値及び第２補正センシング値に基づいて再び読み取ることができる。ここで、第１補正センシング値及び第２補正センシング値は、プログラムされた以前ページデータのエラーレベルがさらに正確に判別されるように、不揮発性メモリ装置２００内部のアルゴリズムを通じて決定されうる。例えば、第１補正センシング値は、第１センシング値（例えば、Ｓ２０４段階に用いられる第１センシング値）と異なり、第２補正センシング値は、第２センシング値（例えば、Ｓ２０４段階に用いられる第２センシング値）と異なってもいる。

Ｓ２１２段階において、不揮発性メモリ装置２００は、第１補正センシング値に基づいて読み取られた以前ページデータの第１ビットと、第２補正センシング値に基づいて読み取られた以前ページデータの第２ビットに基づいて、フェイルビット数を算出することができる。図８ないし図１１を参照して説明したように、不揮発性メモリ装置２００は、再び読み取られた以前ページデータに対応するフェイルビット数を算出することができる。

Ｓ２１３段階において、不揮発性メモリ装置２００は、算出されたフェイルビット数が第１基準値未満であるか否かを判別することができる。例えば、第１基準値は、Ｓ２０５段階における第１基準値と同一でもあるが、本発明が、それに限定されるものではない。算出されたフェイルビット数が第１基準値未満である場合（すなわち、再び読み取られた以前ページデータのエラーレベルが相対的に低いと判断される場合）、Ｓ２１４段階において、不揮発性メモリ装置２００は、再び読み取られた以前ページデータ及びマルチページデータのうち、残りのページデータを選択ワードラインに連結されたメモリセルにプログラムすることができる。

算出されたフェイルビット数が第１基準値以上である場合（すなわち、再び読み取られた以前ページデータのエラーレベルが相対的に高いと判断される場合）、Ｓ２１５段階において、不揮発性メモリ装置２００は、メモリコントローラ１００にプログラム失敗情報を伝送することができる。例えば、不揮発性メモリ装置２００は、メモリコントローラ１００からの状態情報要請に応答してプログラム失敗を示す状態情報をメモリコントローラ１００に伝送することができる。

Ｓ２１６段階において、不揮発性メモリ装置２００は、読取またはプログラム設定値をアップデートすることができる。例えば、不揮発性メモリ装置２００は、多様なワードライン（例えば、図８の第１ないし第８ワードラインＷＬ１～ＷＬ８）及び多様なメモリブロックに対してＳ２１１ないしＳ２１５段階を行いつつ、メモリブロックまたはメモリダイの特性情報を抽出することができる。不揮発性メモリ装置２００は、抽出された特性情報に基づいて読取設定値（例えば、読取電圧、デベロップ時間またはセンシング時点）、またはプログラム設定値（例えば、プログラム電圧またはプログラム検証電圧）をアップデートすることができる。例えば、不揮発性メモリ装置２００は、抽出されたメモリブロックまたはメモリダイの特性情報に基づいて読取電圧、デベロップ時間またはセンシング時点を減少または増加させうる。不揮発性メモリ装置２００は、抽出されたメモリブロックまたはメモリダイの特性情報に基づいてプログラム電圧またはプログラム検証電圧を減少または増加させうる。これにより、図５Ｂに図示されたように、非選択プログラム動作ＰＧＭ＿ｕｎｓｅｌにおける非選択プログラム検証電圧ＶＦ０１またはプログラム電圧が変更されるか、以前ページデータ読取動作ＲＤ＿ｐｒｅにおける読取電圧ＶＲＤ０１が変更されうる。例示的な実施例において、Ｓ２１６段階は、省略されうる。

上述したようにプログラムされた以前ページデータのエラーレベルが相対的に高いと判断される場合、不揮発性メモリ装置２００は、２個のセンシング値を調節して以前ページデータを再び読み取ることができる。すなわち、不揮発性メモリ装置２００は、読取条件を変更して以前ページデータを再び読み取ることで、以前ページデータを再び獲得し、また獲得された以前ページデータに対してエラーレベルを判別することができる。

図１３は、図１２の不揮発性メモリ装置の動作による２個のセンシング値を調節する例示を示す。すなわち、図１３を参照して第１補正センシング値及び第２補正センシング値を獲得する例示が説明される。図１３を参照すれば、以前ページデータＰＤｐがプログラムされたメモリセル（すなわち、選択ワードラインに連結されたメモリセル）の散布図が図示される。散布図の横軸は、しきい値電圧を示し、縦軸は、メモリセルの個数を示す。以前ページデータＰＤｐがプログラムされたメモリセルそれぞれは、消去状態Ｅ及びプログラム状態Ｐ０１のうち、１つの状態を有することができる。

２個のセンシング値を調節するために、不揮発性メモリ装置２００は、図９Ａを参照して説明したように、一般的な読取動作（すなわち、１つのセンシング値に基づいて遂行される読取動作）で用いられる基準読取電圧ＶＲＤを調節して補正基準読取電圧ＶＲＤ’を獲得することができる。例えば、不揮発性メモリ装置２００は、メモリセルによって形成されたしきい値電圧散布の谷(valley)を探索するバレーサーチ動作(valley search operation)を遂行して補正基準読取電圧ＶＲＤ’を獲得することができる。他の例として、不揮発性メモリ装置２００は、非選択ワードラインに連結されたメモリセルのプログラム状態によって基準読取電圧ＶＲＤを調節して補正基準読取電圧ＶＲＤ’を獲得することができる。例えば、非選択ワードラインに連結されたメモリセルがプログラム状態を有する場合、基準読取電圧ＶＲＤを増加させ、補正基準読取電圧ＶＲＤ’を獲得し、非選択ワードラインに連結されたメモリセルが消去状態を有する場合、基準読取電圧ＶＲＤを減少させ、補正基準読取電圧ＶＲＤ’を獲得することができる。

図１３に図示されたように、基準読取電圧ＶＲＤが調節されることにより、第１センシング値及び第２センシング値が調節されうる。例えば、図９Ａを参照して説明したように、２個の読取電圧に基づいて読取動作が行われる場合、基準読取電圧ＶＲＤに対応する第１読取電圧ＶＳ１及び第２読取電圧ＶＳ２は、第１補正読取電圧ＶＳ１’及び第２補正読取電圧ＶＳ２’に調節されうる。例えば、補正基準読取電圧ＶＲＤ’が基準読取電圧ＶＲＤよりも小さくなる場合、第１補正読取電圧ＶＳ１’及び第２補正読取電圧ＶＳ２’は、第１読取電圧ＶＳ１及び第２読取電圧ＶＳ２よりも小さくなる。他の例として、補正基準読取電圧ＶＲＤ’が基準読取電圧ＶＲＤよりも大きい場合、第１補正読取電圧ＶＳ１’及び第２補正読取電圧ＶＳ２’は、第１読取電圧ＶＳ１及び第２読取電圧ＶＳ２よりもそれぞれ大きくなる。

例えば、図９Ｃを参照して説明したように、２個のセンシング時点に基づいて読取動作が行われる場合、基準読取電圧ＶＲＤが調節されることにより、２個のセンシング値が調節されうる。例えば、補正基準読取電圧ＶＲＤ’が選択ワードラインに印加される場合、第１センシング時点ｔＳ１は、第１補正読取電圧ＶＳ１’に対応し、第２センシング時点ｔＳ２は、第２補正読取電圧ＶＳ２’に対応することができる。しかし、本発明がこれに限定されるものではなく、基準読取電圧ＶＲＤが同一に保持され、第１センシング時点ｔＳ１または第２センシング時点ｔＳ２が調節されうる。

上述したように、基準読取電圧ＶＲＤが補正基準読取電圧ＶＲＤ’に調節される場合、２個の補正センシング値に基づいて読み取られた以前ページデータＰＤｐに対するフェイルビット数は減少しうる。これにより、不揮発性メモリ装置２００は、減少したエラーレベルを有する以前ページデータに基づいてマルチページプログラム動作を遂行することができる。これにより、マルチページプログラム動作に対する信頼性が向上しうる。

図１４は、図１２のフローチャートによる不揮発性メモリ装置の例示的な動作を示すタイミング図である。図１及び図１４を参照すれば、Ｓ２２１段階において、不揮発性メモリ装置２００は、メモリコントローラ１００からマルチページデータを受信することができる。例えば、不揮発性メモリ装置２００は、データ入力コマンドによってマルチページデータを受信することができる。Ｓ２２２段階において、不揮発性メモリ装置２００は、メモリコントローラ１００からプログラムコマンドを受信することができる。不揮発性メモリ装置２００は、プログラムコマンドに応答して受信されたマルチページデータに係わるプログラム動作を遂行することができる。例えば、不揮発性メモリ装置２００は、メモリコントローラ１００からデータ入力コマンドまたはプログラムコマンドと共にマルチページデータがプログラムされる１つのアドレスを受信することができる。しかし、本発明は、Ｓ２２１段階以後に、Ｓ２２２段階が行われることに限定されない。例えば、コマンド及びアドレスが送信されるチャネルとデータが送受信されるチャネルが分離される場合、Ｓ２２１段階及びＳ２２２段階は、並列的に行われる。他の例として、Ｓ２２２段階によって、プログラムコマンドが先に受信された後、Ｓ２２１段階によってマルチページデータが受信されうる。

不揮発性メモリ装置２００は、Ｓ２２１及びＳ２２２段階を行いつつ、レディー状態（例えば、ハイ(high)レベル）を示すレディー（ready）／ビジー（busy）信号ｎＲ／Ｂをメモリコントローラ１００に伝送することができる。例示的な実施例において、不揮発性メモリ装置２００は、マルチページデータを受信する前にプログラムセットアップコマンドを受信し、マルチページデータを受信した後、プログラムコンファームコマンドを受信することができる。

Ｓ２２３段階において、不揮発性メモリ装置２００は、非選択プログラム動作ＰＧＭ＿ｕｎｓｅｌを遂行することができる。例えば、不揮発性メモリ装置２００は、マルチページデータのうち、１つのページデータを非選択ワードラインに連結されたメモリセルにプログラムすることができる。Ｓ２２４段階において、不揮発性メモリ装置２００は、第１以前ページデータ読取動作ＲＤ１＿ｐｒｅを遂行することができる。例えば、不揮発性メモリ装置２００は、第１センシング値及び第２センシング値に基づいて選択ワードラインに連結されたメモリセルに予め保存されている以前ページデータを読み取ることができる。Ｓ２２５段階において、不揮発性メモリ装置２００は、第２以前ページデータ読取動作ＲＤ２＿ｐｒｅを遂行することができる。例えば、不揮発性メモリ装置２００は、第１補正センシング値及び第２補正センシング値に基づいて以前ページデータを再び読み取ることができる。その場合、図１２を参照して説明したように、Ｓ２２５段階は、以前ページデータに対するフェイルビット数が第１基準値以上である場合に行われる。Ｓ２２６段階において、不揮発性メモリ装置２００は、選択プログラム動作ＰＧＭ＿ｓｅｌを行うことができる。例えば、不揮発性メモリ装置２００は、再び読み取られた以前ページデータ及びマルチページデータのうち、残りのページデータを選択ワードラインに連結されたメモリセルにプログラムすることができる。不揮発性メモリ装置２００は、Ｓ２２３及びＳ２２６段階の動作を行いつつ、ビジー状態（例えば、ロー(low)レベル）を示すレディー／ビジー信号ｎＲ／Ｂをメモリコントローラ１００に伝送することができる。すなわち、本発明の一実施例によるマルチページプログラム動作が行われる間（すなわち、１つのプログラムサイクルの間）、レディー／ビジー信号ｎＲ／Ｂがビジー状態を保持することができる。

図１５は、図７で算出されたフェイルビット数が第１基準値以上である場合、図１の不揮発性メモリ装置の例示的な動作を示すフローチャートである。図１及び図１５を参照すれば、算出されたフェイルビット数が第１基準値以上である場合、Ｓ２３１段階において、不揮発性メモリ装置２００は、フェイルビット数が第２基準値未満であるか否かを判別する。ここで、第２基準値は、以前ページデータのエラーを訂正するか否かを判断するための基準値でもあり、第１基準値より大きくもある。すなわち、Ｓ２３１段階において、不揮発性メモリ装置２００は、以前ページデータのエラーが訂正されるレベルであるか否かを判別することができる。

フェイルビット数が第２基準値未満である場合（すなわち、以前ページデータのエラーが訂正可能なレベルと判別される場合）、Ｓ２３２段階において、不揮発性メモリ装置２００は、読み取られた以前ページデータをメモリコントローラ１００に伝送することができる。例えば、読み取られた以前ページデータは、図９Ａ及び図９Ｃを参照して説明したように、第１センシング値または第２センシング値に基づいて読み取られたデータでもある。しかし、本発明がそれに限定されるものではなく、読み取られた以前ページデータは、基準読取電圧ＶＲＤ及び基準センシング時点ｔＲＤに基づいて読み取られたデータでもある。

Ｓ２３３段階において、不揮発性メモリ装置２００は、メモリコントローラ１００から以前訂正ページデータを受信することができる。以前訂正ページデータは、メモリコントローラ１００に伝送された以前ページデータのエラーが訂正されることで生成されうる。例えば、メモリコントローラ１００に伝送された以前ページデータは、図２のＥＣＣ回路１３０によってエラーが訂正されうる。

Ｓ２３４段階において、不揮発性メモリ装置２００は、以前訂正ページデータ及びマルチページデータのうち、残りのページデータを選択ワードラインに連結されたメモリセルにプログラムすることができる。これにより、マルチページプログラム動作が完了しうる。他の実施例において、不揮発性メモリ装置２００は、以前訂正ページデータ及びマルチページデータのうち、残りのページデータを選択ワードラインに連結されたメモリセルにプログラムせず、他のメモリセルにプログラムすることができる。その場合、他のメモリセルは、以前ページデータがプログラムされたメモリブロックと異なるメモリブロックに含まれうる。

フェイルビット数ＦＢＮが第２基準値以上である場合（すなわち、以前ページデータのエラーが訂正不可能なレベルと判別される場合）、Ｓ２３５段階において、不揮発性メモリ装置２００は、メモリコントローラ１００にプログラム失敗情報を伝送することができる。例えば、不揮発性メモリ装置２００は、メモリコントローラ１００からの状態情報要請に応答してプログラム失敗を示す状態情報をメモリコントローラ１００に伝送することができる。

上述したように、フェイルビット数ＦＢＮが読み取られた以前ページデータのエラー訂正が可能であると判断される場合、不揮発性メモリ装置２００は、メモリコントローラ１００に以前ページデータを伝送し、メモリコントローラ１００によって以前ページデータのエラーが訂正される。これにより、エラーが訂正された以前ページデータ（すなわち、以前訂正ページデータ）に基づいてマルチページプログラム動作が行われ、マルチページプログラム動作によってプログラムされたマルチページデータの信頼性が向上しうる。しかし、本発明がこれに限定されるものではなく、読み取られた以前ページデータのエラーは、不揮発性メモリ装置２００内部で訂正されうる。

例示的な実施例において、Ｓ２３１ないしＳ２３５段階は、図１２のＳ２１３段階において、フェイルビット数が第１基準値以上であると判別された場合に行われる。すなわち、不揮発性メモリ装置２００内部で変更された読取条件（例えば、読取電圧及びセンシング時点）によって再び読み取られた以前ページデータのエラーレベルが減少しない場合（すなわち、以前ページデータのフェイルビット数が第１基準値以上である場合）、メモリコントローラ１００によって以前ページデータのエラーが訂正されうる。

図１６は、図１５のフローチャートによる図１のメモリシステムの例示的な動作を示すフローチャートである。具体的に、図１６は、フェイルビット数が第２基準値未満である場合、メモリコントローラ１００と不揮発性メモリ装置２００の例示的な動作を示す。図１６を参照すれば、フェイルビット数が第２基準値未満である場合、Ｓ１１段階において、不揮発性メモリ装置２００は、メモリコントローラ１００にレディー状態を示すレディー／ビジー信号ｎＲ／Ｂ、及び読取失敗を示す読取失敗フラグ(RFF; Read Fail Flag)をメモリコントローラ１００に伝送する。例えば、不揮発性メモリ装置２００は、メモリコントローラ１００からの状態情報要請に応答して読取失敗フラグＲＦＦをメモリコントローラ１００に伝送するが、本発明が、それに限定されるものではない。

Ｓ１２段階において、メモリコントローラ１００は、不揮発性メモリ装置２００からのレディー／ビジー信号ｎＲ／Ｂ、及び読取失敗フラグＲＦＦによって中止コマンドsuspend CMDを不揮発性メモリ装置２００に伝送する。Ｓ１３段階において、メモリコントローラ１００は、以前ページデータＰＤｐを出力するためのデータ出力コマンドDout CMDを不揮発性メモリ装置２００に伝送する。Ｓ１４段階において、不揮発性メモリ装置２００は、データ出力コマンドDout CMDに応答して以前ページデータＰＤｐをメモリコントローラ１００に伝送する。

Ｓ１５段階において、メモリコントローラ１００は、不揮発性メモリ装置２００からの以前ページデータＰＤｐのエラーを訂正する。これにより、以前訂正ページデータＰＤｐｃが生成される。Ｓ１６段階において、メモリコントローラ１００は、データ入力コマンドDin CMDと共に、以前訂正ページデータＰＤｐｃを不揮発性メモリ装置２００に伝送することができる。Ｓ１７段階において、メモリコントローラ１００は、再開コマンドResume CMDを不揮発性メモリ装置２００に伝送する。Ｓ１８段階において、不揮発性メモリ装置２００は、再開コマンドResume CMDに応答し、図１５を参照して説明したように、以前訂正ページデータＰＤｐｃに基づいて選択プログラム動作ＰＧＭ＿ｓｅｌを遂行する。これにより、マルチページプログラム動作が完了する。

例示的な実施例において、Ｓ１２段階の中止コマンド送信動作は、省略されうる。その場合、メモリコントローラ１００は、不揮発性メモリ装置２００からのレディー／ビジー信号ｎＲ／Ｂ及び読取失敗フラグＲＦＦによって、データ出力コマンドDout CMDを不揮発性メモリ装置２００に伝送することができる。

図１７は、図１５及び図１６のフローチャートによる不揮発性メモリ装置の例示的な動作を示すタイミング図である。図１、図１６、及び図１７を参照すれば、Ｓ２４１ないしＳ２４４段階は、図１４のＳ２２１ないしＳ２２４段階に対応するので、以下で重複説明は省略する。

Ｓ２４５段階において、不揮発性メモリ装置２００は、読み取られた以前ページデータＰＤｐを出力することができる。出力された以前ページデータＰＤｐは、メモリコントローラ１００に伝送されうる。例えば、不揮発性メモリ装置２００は、メモリコントローラ１００からのデータ出力命令に応答して図３のページバッファ部２４０に保存された以前ページデータＰＤｐをメモリコントローラ１００に伝送することができる。

Ｓ２４６段階において、不揮発性メモリ装置２００は、メモリコントローラ１００から以前訂正ページデータＰＤｐｃを受信することができる。例えば、不揮発性メモリ装置２００は、メモリコントローラ１００からのデータ入力命令に応答して以前訂正ページデータＰＤｐｃをページバッファ部２４０に保存することができる。Ｓ２４７段階において、不揮発性メモリ装置２００は、メモリコントローラ１００から再開コマンドResume CMDを受信することができる。Ｓ２４５ないしＳ２４７段階が行われる間に、レディー／ビジー信号ｎＲ／Ｂは、レディー状態でもある。例えば、レディー／ビジー信号ｎＲ／Ｂは、ハイレベルを有してもよい。

Ｓ２４８段階において、不揮発性メモリ装置２００は、選択プログラム動作ＰＧＭ＿ｓｅｌを遂行することができる。例えば、不揮発性メモリ装置２００は、以前訂正ページデータＰＤｐｃ及びマルチページデータのうち、残りのページデータを選択ワードラインに連結されたメモリセルにプログラムすることができる。Ｓ２４８段階が行われる間にレディー／ビジー信号ｎＲ／Ｂは、ビジー状態でもある。例えば、レディー／ビジー信号ｎＲ／Ｂは、ローレベルを有する。Ｓ２４８段階以後に、レディー／ビジー信号ｎＲ／Ｂは、レディー状態に変更されうる。

上述したようにメモリコントローラ１００において以前ページデータＰＤｐに対するエラー訂正が行われる場合、１つのプログラムサイクルにおいて不揮発性メモリ装置２００から出力されるレディー／ビジー信号ｎＲ／Ｂは、ビジー状態からレディー状態に変更された後、再びビジー状態に変更されうる。

図１８Ａ及び図１８Ｂは、本発明の一実施例によるマルチページデータに係わるプログラム技法を説明するための図面である。マルチページプログラム動作のための１つのプログラムサイクルにおいて、図１８Ａ及び図１８Ｂの動作が行われる。図１８Ｂに図示された散布図の横軸は、メモリセルのしきい値電圧を示し、縦軸は、メモリセルの個数を示す。

図３、図１８Ａ、及び図１８Ｂを参照すれば、不揮発性メモリ装置２００は、第１ページデータＰＤ１を受信することができる。例示的な実施例において、受信された第１ページデータＰＤ１は、不揮発性メモリ装置２００のページバッファ部２４０に保存されうる。

不揮発性メモリ装置２００は、第１ページデータＰＤ１を選択ワードラインである第１ワードラインＷＬ１に連結されたメモリセルにプログラム（以下、第１プログラム動作ＰＧＭ１と称する）することができる。図１８Ｂに図示されたように、不揮発性メモリ装置２００は、第１ワードラインＷＬ１に連結されたメモリセルが消去状態Ｅ及びプログラム状態Ｐ０１のうち、いずれか１つの状態を有するように第１プログラム動作ＰＧＭ１を遂行することができる。第１プログラム動作ＰＧＭ１において、プログラム状態Ｐ０１を検証するために、プログラム検証電圧ＶＦ０１が使用されうる。第１ワードラインＷＬ１に対する第１プログラム動作ＰＧＭ１が完了された場合、第１ワードラインＷＬ１に連結されたメモリセルは、第１ページデータＰＤ１を保存した状態である。

第１プログラム動作ＰＧＭ１以後に、不揮発性メモリ装置２００は、マルチページデータのうち、残りのページデータ（すなわち、第２ページデータＰＤ２及び第３ページデータＰＤ３）を受信することができる。例示的な実施例において、受信された第２及び第３ページデータＰＤ２、ＰＤ３は、不揮発性メモリ装置２００のページバッファ部２４０に保存されうる。

残りのページデータＰＤ２、ＰＤ３が受信された以後に、不揮発性メモリ装置２００は、第１ワードラインＷＬ１に連結されたメモリセルから第１ページデータＰＤ１を読み取ることができる（以下、中間読取動作ＲＤ＿ｍｉｄと称する）。図１８Ｂに図示されたように、第１ページデータＰＤ１が保存されたメモリセルそれぞれは、消去状態Ｅ及びプログラム状態Ｐ０１のうち、いずれか１つの状態を有する。不揮発性メモリ装置２００は、読取電圧ＶＲＤ０１を用いて中間読取動作ＲＤ＿ｍｉｄを遂行することで、第１ページデータＰＤ１を読み取ることができる。

中間読取動作ＲＤ＿ｍｉｄ以後に、不揮発性メモリ装置２００は、第２ページデータＰＤ２、第３ページデータＰＤ３、及び読み取られた第１ページデータＰＤ１に基づいて第１ワードラインＷＬ１に連結されたメモリセルにプログラム動作（以下、第２プログラム動作ＰＧＭ２と称する）を遂行することができる。図１８Ｂに図示されたように、第２プログラム動作ＰＧＭ２が行われることで、第１ワードラインＷＬ１に連結されたメモリセルのうち、消去状態Ｅを有するメモリセルは、消去状態Ｅ及び第１ないし第３プログラム状態Ｐ１～Ｐ３のうち、いずれか１つの状態を有し、プログラム状態Ｐ０１を有するメモリセルは、第４ないし第７プログラム状態Ｐ４～Ｐ７のうち、いずれか１つの状態を有する。第２プログラム動作ＰＭＧ２において、第１ないし第７プログラム状態Ｐ１～Ｐ７を検証するために、第１ないし第７プログラム検証電圧ＶＦ１～ＶＦ７が使用されうる。第２プログラム動作ＰＧＭ２が完了された場合、第１ワードラインＷＬ１に連結されたメモリセルは、第１ないし第３ページデータＰＤ１～ＰＤ３を保存することができる。

図１８Ａ及び図１８Ｂでは、第１プログラム動作ＰＧＭ１で１つのページデータ（例えば、第１ページデータＰＤ１）がプログラムされ、第２プログラム動作ＰＧＭ２で残りのページデータ（例えば、第２及び第３ページデータＰＤ２、ＰＤ３）がプログラムされると説明されているが、本発明は、それに限定されるものではない。例えば、第１プログラム動作ＰＧＭ１で２個のページデータ（例えば、第１ページデータＰＤ１及び第２ページデータＰＤ２）がプログラムされ、第２プログラム動作ＰＧＭ２で残りのページデータ（例えば、第３ページデータＰＤ３）がプログラムされる。または、第１プログラム動作ＰＧＭ１で１つのページデータ（例えば、第１ページデータＰＤ１）がプログラムされ、第２プログラム動作ＰＧＭ２で１つのページデータ（例えば、第２ページデータＰＤ２）がプログラムされ、追加プログラム動作で残りのページデータ（例えば、第３ページデータＰＤ３）がプログラムされる。

上述したように本発明の実施例によるマルチページプログラム動作は、マルチページデータのうち、少なくとも１つのページデータを選択ワードラインに連結されたメモリセルにプログラムした後、残りのページデータを選択ワードラインに連結されたメモリセルにプログラムすることができる（すなわち、第１プログラム動作ＰＧＭ１以後に第２プログラム動作ＰＧＭ２が行われる）。その場合、選択ワードラインに連結されたメモリセルに保存された少なくとも１つのページデータが読取られ、読み取られた少なくとも１つのページデータ及び残りのページデータに基づいて第２プログラム動作ＰＧＭ２が行われる。このようなプログラム技法によれば、第１プログラム動作ＰＧＭ１時に発生するエラーレベルによって、第２プログラム動作ＰＧＭ２を通じてプログラムされるページデータの信頼性が減少する。

以下では、図１９ないし図２３を参照して図１８Ａ及び図１８Ｂのプログラム技法の信頼性を向上させるためのマルチページプログラム動作が詳細に説明される。説明の便宜上、図１８Ａ及び図１８Ｂに図示されたように、１つのページデータに対する第１プログラム動作ＰＧＭ１が行われる実施例を基準にマルチページプログラム動作が説明される。

図１９は、図１８Ａ及び図１８Ｂのプログラム技法による図１の不揮発性メモリ装置のマルチページデータに係わるプログラム動作を示すフローチャートである。図１、図３、及び図１９を参照すれば、Ｓ２５１段階において、不揮発性メモリ装置２００は、メモリコントローラ１００からマルチページデータのうち、第１ページデータを受信することができる。例えば、不揮発性メモリ装置２００は、メモリコントローラ１００から第１ページデータと共に選択ワードラインに対応するアドレスＡＤＤＲ及び第１ページデータに対するプログラムコマンドＣＭＤをさらに受信することができる。

Ｓ２５２段階において、不揮発性メモリ装置２００は、第１ページデータを選択ワードラインに連結されたメモリセルにプログラムすることができる。

Ｓ２５３段階において、不揮発性メモリ装置２００は、メモリコントローラ１００からマルチページデータのうち、残りのページデータを受信することができる。例えば、不揮発性メモリ装置２００は、メモリコントローラ１００から残りのページデータと共に、選択ワードラインに対応するアドレスＡＤＤＲ及び残りのページデータに対するプログラムコマンドＣＭＤをさらに受信することができる。

Ｓ２５４段階において、不揮発性メモリ装置２００は、選択ワードラインに連結されたメモリセルに保存された第１ページデータを第１センシング値及び第２センシング値に基づいて読み取ることができる。例えば、図８ないし図９Ｃを参照して説明したように、不揮発性メモリ装置２００は、第１及び第２読取電圧に基づいて第１ページデータを読み取るか、第１及び第２センシング時点に基づいて第１ページデータを読み取ることができる。

Ｓ２５５段階において、不揮発性メモリ装置２００は、第１センシング値に基づいて読み取られた第１ページデータ（すなわち、第１センシングデータ）の第１ビットと第２センシング値に基づいて読み取られた第２ページデータ（すなわち、第２センシングデータ）の第２ビットに基づいてフェイルビット数を算出することができる。例えば、図１０及び図１１を参照して説明したように、不揮発性メモリ装置２００は、フェイルビット算出器２２０を通じて第１ビットと第２ビットとを比較して互いに異なるビットの個数を判別し、判別された互いに異なるビットの個数をフェイルビット数として算出することができる。

Ｓ２５６段階において、不揮発性メモリ装置２００は、フェイルビット数が第１基準値未満であるか否かを判別することができる。フェイルビット数が第１基準値未満である場合（すなわち、プログラムされた第１ページデータのエラーレベルが低いと判別される場合）、Ｓ２５７段階において、不揮発性メモリ装置２００は、読み取られた第１ページデータ及び残りのページデータを選択ワードラインに連結されたメモリセルにプログラムすることができる。例えば、読み取られた第１ページデータは、第１センシング値または第２センシング値に基づいて読み取られたデータでもある。他の例として、読み取られた第１ページデータは、既設定のレベルを有する読取電圧（例えば、図９Ａの基準読取電圧ＶＲＤ）に基づいて読み取られたデータでもある。

フェイルビット数が第１基準値以上である場合（すなわち、プログラムされた以前ページデータのエラーレベルが低くないと判別される場合）、不揮発性メモリ装置２００は、Ｓ２６１段階またはＳ２８１段階を遂行することができる。Ｓ２６１段階は、図２０を参照して後述され、Ｓ２８１段階は、図２２を参照して後述される。例えば、不揮発性メモリ装置２００は、マルチページプログラム動作を失敗と処理するか、他のセンシング値に基づいて第１ページデータを再び読み取るか、または読み取られた第１ページデータのエラーを訂正することができる。

図２０は、図１９で算出されたフェイルビット数が第１基準値以上である場合、図１の不揮発性メモリ装置の例示的な動作を示すフローチャートである。図２０のＳ２６１ないしＳ２６６段階は、図１２のＳ２１１ないしＳ２１６段階に対応するので、以下では、詳細な説明は省略される。

図１及び図２０を参照すれば、図１９を参照して説明したように、算出されたフェイルビット数が第１基準値以上である場合、Ｓ２６１段階において、不揮発性メモリ装置２００は、選択ワードラインに連結されたメモリセルに保存された第１ページデータを第１補正センシング値及び第２補正センシング値に基づいて再び読み取ることができる。Ｓ２６２段階において、不揮発性メモリ装置２００は、第１補正センシング値に基づいて読み取られた第１ページデータの第１ビットと第２補正センシング値に基づいて読み取られた第１ページデータの第２ビットに基づいてフェイルビット数を算出することができる。

Ｓ２６３段階において、不揮発性メモリ装置２００は、算出されたフェイルビット数が第１基準値未満であるか否かを判別する。算出されたフェイルビット数が第１基準値未満である場合（すなわち、再び読み取られた第１ページデータのエラーレベルが相対的に低いと判断される場合）、Ｓ２６４段階において、不揮発性メモリ装置２００は、再び読み取られた第１ページデータ及び残りのページデータを選択ワードラインに連結されたメモリセルにプログラムすることができる。算出されたフェイルビット数が第１基準値以上である場合（すなわち、再び読み取られた第１ページデータのエラーレベルが相対的に高いと判断される場合）、Ｓ２６５段階において、不揮発性メモリ装置２００は、メモリコントローラ１００にプログラム失敗情報を伝送することができる。

Ｓ２６６段階において、不揮発性メモリ装置２００は、読取またはプログラム設定値をアップデートすることができる。例えば、不揮発性メモリ装置２００は、Ｓ２６１ないしＳ２６５段階を行いつつ、メモリブロックまたはメモリダイの特性情報を抽出し、抽出された特性情報に基づいて読取設定値（例えば、読取電圧）またはプログラム設定値（例えば、プログラム電圧またはプログラム検証電圧）をアップデートすることができる。例示的な実施例において、Ｓ２６６段階は省略されうる。

上述したようにプログラムされた第１ページデータのエラーレベルが相対的に高いと判断される場合、不揮発性メモリ装置２００は、２個のセンシング値を調節して第１ページデータを再び読み取ることができる。すなわち、不揮発性メモリ装置２００は、読取条件を変更して第１ページデータを再び読み取ることで、減少したエラーレベルを有する第１ページデータに基づいてマルチページプログラム動作を遂行することができる。これにより、マルチページプログラム動作に対する信頼性が向上しうる。

図２１は、図２０のフローチャートによる不揮発性メモリ装置の例示的な動作を示すタイミング図である。図１及び図２１を参照すれば、Ｓ２７１段階で、不揮発性メモリ装置２００は、メモリコントローラ１００から第１プログラムコマンドＰＧＭ ＣＭＤ１を受信する。第１プログラムコマンドＰＧＭ ＣＭＤ１は、第１ページデータに対するプログラムコマンドである。これにより、不揮発性メモリ装置２００は、第１プログラムコマンドＰＧＭ ＣＭＤ１と共に、第１ページデータを受信することができる。不揮発性メモリ装置２００は、第１プログラムコマンドＰＧＭ ＣＭＤ１と共に、第１ページデータがプログラムされる第１アドレスを受信することができる。Ｓ２７１段階において、レディー／ビジー信号ｎＲ／Ｂは、レディー状態を示すことができる。

Ｓ２７２段階において、不揮発性メモリ装置２００は、第１プログラムコマンドに応答して第１ページデータに対する第１プログラム動作ＰＧＭ１を遂行する。Ｓ２７２段階において、レディー／ビジー信号ｎＲ／Ｂは、ビジー状態を示す。Ｓ２７３段階において、不揮発性メモリ装置２００は、メモリコントローラ１００から第２プログラムコマンドＰＧＭ ＣＭＤ２を受信する。第２プログラムコマンドＰＧＭ ＣＭＤ２は、マルチページデータのうち、残りのページデータに対するプログラムコマンドでもある。これにより、不揮発性メモリ装置２００は、第２プログラムコマンドＰＧＭ ＣＭＤ２と共に、残りのページデータを受信する。不揮発性メモリ装置２００は、第２プログラムコマンドＰＧＭ ＣＭＤ２と共に、残りのページデータがプログラムされる第２アドレスを受信する。その場合、第２アドレスは、第１アドレスと異なってもいる。Ｓ２７３段階において、レディー／ビジー信号ｎＲ／Ｂは、レディー状態を示す。

Ｓ２７４段階において、不揮発性メモリ装置２００は、第１中間読取動作ＲＤ１＿ｍｉｄを遂行することができる。例えば、不揮発性メモリ装置２００は、第１センシング値及び第２センシング値に基づいて選択ワードラインに連結されたメモリセルに保存された第１ページデータを読み取ることができる。Ｓ２７５段階において、不揮発性メモリ装置２００は、第２中間読取動作ＲＤ２＿ｍｉｄを遂行する。例えば、不揮発性メモリ装置２００は、第１補正センシング値及び第２補正センシング値に基づいて第１ページデータを再び読み取る。その場合、図２０を参照して説明したように、Ｓ２７５段階は、第１ページデータに対するフェイルビット数が第１基準値以上である場合に遂行される。

Ｓ２７６段階において、不揮発性メモリ装置２００は、残りのページデータに対する第２プログラム動作ＰＧＭ２を遂行する。例えば、不揮発性メモリ装置２００は、再び読み取られた第１ページデータ及び残りのページデータを選択ワードラインに連結されたメモリセルにプログラムすることができる。

不揮発性メモリ装置２００は、Ｓ２７１及びＳ２７３段階を行いつつ、レディー状態を示すレディー／ビジー信号ｎＲ／Ｂをメモリコントローラ１００に伝送し、Ｓ２７２、Ｓ２７４ないしＳ２７６段階を行いつつ、ビジー状態を示すレディー／ビジー信号ｎＲ／Ｂをメモリコントローラ１００に伝送することができる。

図２２は、図１９で算出されたフェイルビット数が第１基準値以上である場合、図１の不揮発性メモリ装置の例示的な動作を示すフローチャートである。図２２のＳ２８１ないしＳ２８５段階は、図１５のＳ２３１ないしＳ２３５段階に対応するので、以下では、詳細な説明は省略する。

図１及び図２２を参照すれば、算出されたフェイルビット数が第１基準値以上である場合、Ｓ２８１段階において、不揮発性メモリ装置２００は、フェイルビット数が第２基準値未満であるか否かを判別する。ここで、第２基準値は、第１ページデータのエラーを訂正するか否かを判断するための基準値であり、第１基準値よりも大きくなる。

フェイルビット数が第２基準値未満である場合（すなわち、第１ページデータのエラーが訂正可能なレベルと判別される場合）、Ｓ２８２段階において、不揮発性メモリ装置２００は、読み取られた第１ページデータをメモリコントローラ１００に伝送することができる。Ｓ２８３段階において、不揮発性メモリ装置２００は、メモリコントローラ１００から第１訂正ページデータを受信することができる。第１訂正ページデータは、メモリコントローラ１００に伝送された第１ページデータのエラーが訂正されることで生成されうる。Ｓ２８４段階において、不揮発性メモリ装置２００は、第１訂正ページデータ及び残りのページデータを選択ワードラインに連結されたメモリセルにプログラムすることができる。これにより、マルチページプログラム動作が完了しうる。

フェイルビット数が第２基準値以上である場合（すなわち、第１ページデータのエラー訂正ができないと判別される場合）、Ｓ２８５段階において、不揮発性メモリ装置２００は、メモリコントローラ１００にプログラム失敗情報を伝送することができる。

上述したように、フェイルビット数が読み取られた第１ページデータのエラー訂正が可能であると判断される場合、不揮発性メモリ装置２００は、メモリコントローラ１００に第１ページデータを伝送し、メモリコントローラ１００によって第１ページデータのエラーが訂正されうる。これにより、エラー訂正された第１ページデータ（すなわち、第１訂正ページデータ）に基づいてマルチページプログラム動作が行われ、マルチページプログラム動作によってプログラムされたマルチページデータの信頼性が向上しうる。しかし、本発明は、これに限定されるものではなく、読み取られた第１ページデータのエラーは、不揮発性メモリ装置２００の内部で訂正されうる。

例示的な実施例において、Ｓ２８１ないしＳ２８５段階は、図２０のＳ２６３段階において、フェイルビット数が第１基準値以上であると判別された場合に行われる。すなわち、不揮発性メモリ装置２００の内部で変更された読取条件（例えば、読取電圧及びセンシング時点）によって読み取られた第１ページデータのエラーレベルが減少しない場合（すなわち、第１ページデータのフェイルビット数が第１基準値以上である場合）、メモリコントローラ１００によって読み取られた第１ページデータのエラーが訂正されうる。

図２３は、図１９及び図２２のフローチャートによる不揮発性メモリ装置の例示的な動作を示すタイミング図である。図１及び図２３を参照すれば、Ｓ２９１ないしＳ２９４段階は、図２１のＳ２７１ないしＳ２７４段階に対応するので、以下で重複説明は省略する。

Ｓ２９５段階において、不揮発性メモリ装置２００は、読み取られた第１ページデータＰＤ１を出力することができる。出力された第１ページデータＰＤ１は、メモリコントローラ１００に伝送されうる。例えば、Ｓ２７４段階で読み取られた第１ページデータＰＤ１のフェイルビット数が第２基準値未満である場合、図１６を参照して説明したように、不揮発性メモリ装置２００は、メモリコントローラ１００にレディー状態を示すレディー／ビジー信号ｎＲ／Ｂ及び読取失敗を示す読取失敗フラグＲＦＦをメモリコントローラ１００に伝送する。メモリコントローラ１００は、不揮発性メモリ装置２００からのレディー／ビジー信号ｎＲ／Ｂ及び読取失敗フラグＲＦＦに応答して不揮発性メモリ装置２００にデータ出力コマンドＤｏｕｔを伝送する。不揮発性メモリ装置２００は、メモリコントローラ１００からのデータ出力コマンドＤｏｕｔに応答してページバッファ部２４０に保存された第１ページデータＰＤ１をメモリコントローラ１００に伝送する。

Ｓ２９６段階において、不揮発性メモリ装置２００は、メモリコントローラ１００から第１訂正ページデータＰＤ１ｃを受信する。例えば、図１６を参照して説明したように、不揮発性メモリ装置２００は、メモリコントローラ１００からのデータ入力コマンドＤｉｎに応答して第１訂正ページデータＰＤ１ｃをページバッファ部２４０に保存する。Ｓ２９７段階において、不揮発性メモリ装置２００は、メモリコントローラ１００から再開コマンドResume CMDを受信することができる。Ｓ２９５ないしＳ２９７段階が行われる間にレディー／ビジー信号ｎＲ／Ｂは、レディー状態でもある。すなわち、レディー／ビジー信号ｎＲ／Ｂは、そのような３段階に対してレディー状態を保持することができる。

Ｓ２９８段階において、不揮発性メモリ装置２００は、第２プログラム動作ＰＧＭ２を遂行する。例えば、不揮発性メモリ装置２００は、第１訂正ページデータＰＤ１ｃ及び残りのページデータを選択ワードラインに連結されたメモリセルにプログラムすることができる。Ｓ２９８段階が行われる間に、レディー／ビジー信号ｎＲ／Ｂは、ビジー状態でもある。Ｓ２９８段階以後に、レディー／ビジー信号ｎＲ／Ｂは、レディー状態に変更されうる。

図２４は、本発明の一実施例によるメモリ装置の例示的な断面図である。図２４を参照すれば、メモリ装置３００は、C2C(Chip to Chip)構造でもある。Ｃ２Ｃ構造は、第１ウェーハ上にセル領域ＣＥＬＬを含む上部チップを製作し、第１ウェーハと異なる第２ウェーハ上に周辺回路領域ＰＥＲＩを含む下部チップを製作した後、前記上部チップと前記下部チップとをボンディング(bonding)方式によって互いに連結することを意味する。前記ボンディング方式は、上部チップの最上部メタル層に形成されたボンディングメタルと下部チップの最上部メタル層に形成されたボンディングメタルとを互いに電気的に連結する方式を意味する。例えば、前記ボンディングメタルが銅（Ｃｕ）によって形成された場合、前記ボンディング方式は、Ｃｕ－Ｃｕボンディング方式でもあり、前記ボンディングメタルは、アルミニウムあるいはタングステンによっても形成される。

メモリ装置３００の周辺回路領域ＰＥＲＩとセル領域ＣＥＬＬそれぞれは、外部パッドボンディング領域ＰＡ、ワードラインボンディング領域ＷＬＢＡ、及びビットラインボンディング領域ＢＬＢＡを含んでもよい。

周辺回路領域ＰＥＲＩは、第１基板４１０、層間絶縁層４１５、第１基板４１０に形成される複数の回路素子４２０ａ、４２０ｂ、４２０ｃ、複数の回路素子４２０ａ、４２０ｂ、４２０ｃそれぞれと連結される第１メタル層４３０ａ、４３０ｂ、４３０ｃ、第１メタル層４３０ａ、４３０ｂ、４３０ｃ上に形成される第２メタル層４４０ａ、４４０ｂ、４４０ｃを含んでもよい。例示的な実施例において、第１メタル層４３０ａ、４３０ｂ、４３０ｃは、相対的に抵抗の高いタングステンによって形成され、第２メタル層４４０ａ、４４０ｂ、４４０ｃは、相対的に抵抗の低い銅によって形成されうる。

本明細書では、第１メタル層４３０ａ、４３０ｂ、４３０ｃと第２メタル層４４０ａ、４４０ｂ、４４０ｃのみ図示されているが、これに限定されるものではなく、第２メタル層４４０ａ、４４０ｂ、４４０ｃ上に少なくとも１つ以上のメタル層がさらに形成されてもよい。第２メタル層４４０ａ、４４０ｂ、４４０ｃの上部に形成される１つ以上のメタル層のうち、少なくとも一部は、第２メタル層４４０ａ、４４０ｂ、４４０ｃを形成する銅よりもさらに低い抵抗を有するアルミニウムなどによって形成されうる。

層間絶縁層４１５は、複数の回路素子４２０ａ、４２０ｂ、４２０ｃ、第１メタル層４３０ａ、４３０ｂ、４３０ｃ、及び第２メタル層４４０ａ、４４０ｂ、４４０ｃをカバーするように第１基板４１０上に配置され、シリコン酸化物、シリコン窒化物のような絶縁物質を含んでもよい。

ワードラインボンディング領域ＷＬＢＡの第２メタル層４４０ｂ上に下部ボンディングメタル４７１ｂ、４７２ｂが形成されうる。ワードラインボンディング領域ＷＬＢＡにおいて、周辺回路領域ＰＥＲＩの下部ボンディングメタル４７１ｂ、４７２ｂは、セル領域ＣＥＬＬの上部ボンディングメタル３７１ｂ、３７２ｂとボンディング方式によって互いに電気的に連結され、下部ボンディングメタル４７１ｂ、４７２ｂと上部ボンディングメタル３７１ｂ、３７２ｂは、アルミニウム、銅、あるいはタングステンなどによって形成されうる。

セル領域ＣＥＬＬは、少なくとも１つのメモリブロックを提供することができる。セル領域ＣＥＬＬは、第２基板３１０と共通ソースライン３２０を含んでもよい。第２基板３１０上には、第２基板３１０の上面に垂直方向（Ｚ軸方向）に沿って複数のワードライン３３１～３３８；３３０が積層されうる。ワードライン３３０の上部及び下部それぞれには、ストリング選択ラインと接地選択ラインが配置され、ストリング選択ラインと接地選択ラインとの間に複数のワードライン３３０が配置されうる。

ビットラインボンディング領域ＢＬＢＡにおいて、チャネル構造体ＣＨは、第２基板３１０の上面に垂直方向に延びてワードライン３３０、ストリング選択ライン、及び接地選択ラインを貫通することができる。例えば、チャネル構造体ＣＨは、Ｚ軸方向に沿って延びる。チャネル構造体ＣＨは、データ保存層、チャネル層、及び埋込み絶縁層などを含み、チャネル層は、第１メタル層３５０ｃ及び第２メタル層３６０ｃと電気的に連結されうる。例えば、第１メタル層３５０ｃは、ビットラインコンタクトでもあり、第２メタル層３６０ｃは、ビットラインでもある。本明細書において、第２メタル層３６０ｃは、ビットラインとも指称される。例示的な実施例において、ビットライン３６０ｃは、第２基板３１０の上面に平行な第１方向（Ｙ軸方向）に沿って延びる。

例示的な実施例において、チャネル構造体ＣＨやビットライン３６０ｃなどが配置される領域がビットラインボンディング領域ＢＬＢＡと定義されうる。ビットライン３６０ｃは、ビットラインボンディング領域ＢＬＢＡで周辺回路領域ＰＥＲＩのページバッファ３９３を提供する回路素子４２０ｃと電気的に連結されうる。例えば、ビットライン３６０ｃは、セル領域ＣＥＬＬの上部ボンディングメタル３７１ｃ、３７２ｃと連結され、上部ボンディングメタル３７１ｃ、３７２ｃは、ページバッファ３９３の回路素子４２０ｃに連結される下部ボンディングメタル４７１ｃ、４７２ｃと連結されうる。

ワードラインボンディング領域ＷＬＢＡにおいて、ワードライン３３０は、第２基板３１０の上面に平行な第２方向（Ｘ軸方向）に沿って延び、複数のセルコンタクトプラグ３４１～３４７；３４０と連結されうる。ワードライン３３０とセルコンタクトプラグ３４０は、第２方向に沿ってワードライン３３０のうち、少なくとも一部が互いに異なる長さに延びて提供するパッドにおいて互いに連結されうる。ワードライン３３０に連結されるセルコンタクトプラグ３４０の上部には、第１メタル層３５０ｂと第２メタル層３６０ｂが順次に連結されうる。セルコンタクトプラグ３４０は、ワードラインボンディング領域ＷＬＢＡでセル領域ＣＥＬＬの上部ボンディングメタル３７１ｂ、３７２ｂと周辺回路領域ＰＥＲＩの下部ボンディングメタル４７１ｂ、４７２ｂを通じて周辺回路領域ＰＥＲＩと連結されうる。

セルコンタクトプラグ３４０は、周辺回路領域ＰＥＲＩでロウデコーダ３９４を提供する回路素子４２０ｂと電気的に連結されうる。例示的な実施例において、ロウデコーダ３９４を提供する回路素子４２０ｂの動作電圧は、ページバッファ３９３を提供する回路素子４２０ｃの動作電圧と異なってもいる。例えば、ページバッファ３９３を提供する回路素子４２０ｃの動作電圧がロウデコーダ３９４を提供する回路素子４２０ｂの動作電圧よりも大きくもある。

外部パッドボンディング領域ＰＡには、共通ソースラインコンタクトプラグ３８０が配置される。共通ソースラインコンタクトプラグ３８０は、金属、金属化合物、またはポリシリコンなどの導電性物質によって形成され、共通ソースライン３２０と電気的に連結されうる。共通ソースラインコンタクトプラグ３８０の上部には、第１メタル層３５０ａと第２メタル層３６０ａが順次に積層されうる。例えば、共通ソースラインコンタクトプラグ３８０、第１メタル層３５０ａ、及び第２メタル層３６０ａが配置される領域は、外部パッドボンディング領域ＰＡと定義されうる。外部パッドボンディング領域ＰＡにおいて、周辺回路領域ＰＥＲＩの下部メタルパターン４７３ａは、ボンディング方式を用いてセル領域ＣＥＬＬの上部ボンディングメタル７１ａ、３７２ａに電気的に連結されうる。

一方、外部パッドボンディング領域ＰＡには、入出力パッド３０５、４０５が配置されうる。第１基板４１０の下部には、第１基板４１０の下面を覆う下部絶縁膜４０１が形成され、下部絶縁膜４０１上に第１入出力パッド４０５が形成されうる。第１入出力パッド４０５は、第１入出力コンタクトプラグ４０３を通じて周辺回路領域ＰＥＲＩに配置される複数の回路素子４２０ａ、４２０ｂ、４２０ｃのうち、少なくとも１つと連結され、下部絶縁膜４０１によって第１基板４１０と分離されうる。また、第１入出力コンタクトプラグ４０３と第１基板４１０との間には、側面絶縁膜が配置され、第１入出力コンタクトプラグ４０３と第１基板４１０とを電気的に分離しうる。

第２基板３１０の上部には、第２基板３１０の上面を覆う上部絶縁膜３０１が形成され、上部絶縁膜３０１上に第２入出力パッド３０５が配置されうる。第２入出力パッド３０５は、第２入出力コンタクトプラグ３０３を通じて周辺回路領域ＰＥＲＩに配置される複数の回路素子４２０ａ、４２０ｂ、４２０ｃのうち、少なくとも１つと連結されうる。例えば、第２入出力コンタクトプラグ３０３は、下部ボンディングメタル４７２ａを通じて回路素子４２０ａに連結されうる。

実施例によって、第２入出力コンタクトプラグ３０３が配置される領域には、第２基板３１０及び共通ソースライン３２０などが配置されない。また、第２入出力パッド３０５は、第３方向（Ｚ軸方向）において、ワードライン３３０とオーバーラップされない。第２入出力コンタクトプラグ３０３は、第２基板３１０の上面に平行な方向に第２基板３１０と分離され、セル領域ＣＥＬＬの層間絶縁層を貫通して第２入出力パッド３０５に連結されうる。

実施例によって、第１入出力パッド４０５と第２入出力パッド３０５は、選択的に形成されうる。例えば、メモリ装置３００は、第１基板４１０の上部に配置される第１入出力パッド４０５のみを含むか、または第２基板３１０の上部に配置される第２入出力パッド３０５のみを含んでもよい。または、メモリ装置３００が第１入出力パッド４０５と第２入出力パッド３０５とをいずれも含む。

セル領域ＣＥＬＬと周辺回路領域ＰＥＲＩそれぞれに含まれる外部パッドボンディング領域ＰＡと、ビットラインボンディング領域ＢＬＢＡのそれぞれには、最上部メタル層のメタルパターンがダミーパターン(dummy pattern)として存在するか、最上部メタル層が空いている。

メモリ装置３００は、外部パッドボンディング領域ＰＡにおいて、セル領域ＣＥＬＬの最上部メタル層に形成された上部メタルパターン３７２ａに対応して周辺回路領域ＰＥＲＩの最上部メタル層に上部メタルパターン３７２ａと同一形態の下部メタルパターン４７３ａを形成することができる。周辺回路領域ＰＥＲＩの最上部メタル層に形成された下部メタルパターン４７３ａは、周辺回路領域ＰＥＲＩで別途のコンタクトと連結されない。同様に、外部パッドボンディング領域ＰＡで周辺回路領域ＰＥＲＩの最上部メタル層に形成された下部メタルパターンに対応して、セル領域ＣＥＬＬの上部メタル層に周辺回路領域ＰＥＲＩの下部メタルパターンと同一形態の上部メタルパターンを形成する。

ワードラインボンディング領域ＷＬＢＡの第２メタル層２４０ｂ上には、下部ボンディングメタル４７１ｂ、４７２ｂが形成されうる。ワードラインボンディング領域ＷＬＢＡにおいて、周辺回路領域ＰＥＲＩの下部ボンディングメタル４７１ｂ、４７２ｂは、セル領域ＣＥＬＬの上部ボンディングメタル３７１ｂ、３７２ｂとボンディング方式によって互いに電気的に連結されうる。

また、ビットラインボンディング領域ＢＬＢＡにおいて、周辺回路領域ＰＥＲＩの最上部メタル層に形成された下部メタルパターン４５２に対応してセル領域ＣＥＬＬの最上部メタル層に下部メタルパターン４５２と同一形態の上部メタルパターン３９２を形成することができる。セル領域ＣＥＬＬの最上部メタル層に形成された上部メタルパターン３９２上には、コンタクトを形成しない。

例示的な実施例において、図３のメモリセルアレイ２１０は、セル領域ＣＥＬＬに配置され、図３のフェイルビット算出器２２０、ロウデコーダ２３０、ページバッファ部２４０、入出力回路２５０、及び制御ロジック回路２６０は、周辺回路領域ＰＥＲＩに配置されうる。これにより、メモリ装置３００は、図１ないし図２３を参照して説明したように、マルチページプログラム動作を遂行することができる。例えば、メモリ装置３００は、マルチページプログラム動作を遂行する間、２個のセンシング値に基づいてワードライン３３０のうち、選択ワードラインに連結されたメモリセルに保存された以前ページデータ（または、マルチページデータのうち、１つのページデータ）を読み取ることができる。例えば、読み取られたデータは、上部ボンディングメタル３７２ｃ及び下部ボンディングメタル４７２ｃを通じてページバッファ３９３に伝達することができる。メモリ装置３００は、読み取られた以前ページデータのエラーレベルを判別し、判別されたエラーレベルによって読取条件を変更して以前ページデータを再び読み取るか、読み取られた以前ページデータのエラーを訂正することができる。例えば、メモリ装置３００は、第１入出力パッド４０５または第２入出力パッド３０５を通じてメモリコントローラに以前ページデータを伝送し、第１入出力パッド４０５または第２入出力パッド３０５を通じてメモリコントローラからエラー訂正された以前ページデータを受信することができる。これにより、メモリ装置３００によって遂行されるマルチページプログラム動作の信頼性が向上しうる。

図２５は、本発明の実施例によるメモリ装置が適用されたＳＳＤシステムを示すブロック図である。図２５を参照すれば、ＳＳＤシステム１０００は、ホスト１１００及びＳＳＤ １２００を含む。

ＳＳＤ １２００は、信号コネクタ１２０１を通じてホスト１１００と信号ＳＧＬを送受信し、電源コネクタ１２０２を通じて電源ＰＷＲを入力される。ＳＳＤ １２００は、ＳＳＤコントローラ１２１０、複数のフラッシュメモリ１２２１～１２２ｍ、補助電源装置１２３０、及びバッファメモリ１２４０を含んでもよい。複数のフラッシュメモリ１２２１～１２２ｍは、複数のチャネルを通じてＳＳＤコントローラ１２１０にそれぞれ連結されうる。

ＳＳＤコントローラ１２１０は、ホスト１１００から受信された信号ＳＩＧに応答して複数のフラッシュメモリ１２２１～１２２ｍを制御することができる。ＳＳＤコントローラ１２１０は、内部で生成されるか、外部から伝達された信号（例えば、ホスト１１００から受信された信号ＳＧＬ）をバッファメモリ１２４０に保存することができる。ＳＳＤコントローラ１２１０は、図１ないし図２３を参照して前述したメモリコントローラ１００に対応しうる。

複数のフラッシュメモリ１２２１～１２２ｍは、ＳＳＤコントローラ１２１０の制御によって動作する。補助電源装置１２３０は、電源コネクタ１２０２を通じてホスト１１００と連結される。複数のフラッシュメモリ１２２１～１２２ｍそれぞれは、図１ないし図２３を参照して前述した不揮発性メモリ装置２００に対応することができる。例えば、複数のフラッシュメモリ１２２１～１２２ｍそれぞれは、マルチページプログラム動作を遂行する間、２個のセンシング値に基づいて選択ワードラインに連結されたメモリセルに保存された以前ページデータ（または、マルチページデータのうち、１つのページデータ）を読み取ることができる。複数のフラッシュメモリ１２２１～１２２ｍそれぞれは、読み取られた以前ページデータのエラーレベルを判別し、判別されたエラーレベルによって読取条件を変更して以前ページデータを再び読み取るか、読み取られた以前ページデータのエラーを訂正することができる。これにより、複数のフラッシュメモリ１２２１～１２２ｍそれぞれによって行われるマルチページプログラム動作の信頼性が向上しうる。

補助電源装置１２３０は、電源コネクタ１２０２を通じてホスト１１００と連結されうる。補助電源装置１２３０は、ホスト１１００から電源ＰＷＲを入力され、充電することができる。補助電源装置１２３０は、ホスト１１００からの電源供給が円滑ではない場合、ＳＳＤ １２００の電源を提供することができる。

上述した内容は、本発明を実施するための具体的な実施例である。本発明は、上述した実施例だけではなく、単に設計変更されるか、容易に変更可能である実施例も含みうる。また、本発明は、実施例を用いて容易に変形して実施可能な技術も含まれうる。したがって、本発明の範囲は、上述した実施例に限って決定されてはならず、後述する特許請求の範囲だけではなく、当該発明の特許請求の範囲と均等なものによって決定されねばならない。

１０ メモリシステム
１００ メモリコントローラ
２００ 不揮発性メモリ装置
２１０ メモリセルアレイ
２２０ フェイルビット算出器

Claims (19)

1. マルチページデータをプログラムするための不揮発性メモリ装置の動作方法において、
   メモリコントローラから、第１ページデータ及び第２ページデータを含む前記マルチページデータを受信する段階と、
   前記マルチページデータのうち、前記第１ページデータを選択ワードラインに隣接した非選択ワードラインに連結された第１メモリセルにプログラムする段階と、
   前記第１ページデータをプログラムした後、前記選択ワードラインに連結された第２メモリセルに予め保存されている以前ページデータを第１センシング値及び第２センシング値に基づいて読み取る段階と、
   前記第１センシング値に基づいて読み取られた前記以前ページデータの第１ビットと、前記第２センシング値に基づいて読み取られた前記以前ページデータの第２ビットとを比較して、第１フェイルビット数を算出する段階と、
   前記第１フェイルビット数によって前記第２メモリセルから読み取られた前記以前ページデータ及び前記メモリコントローラから受信した前記マルチページデータのうち、第２ページデータを前記第２メモリセルにプログラムする段階と、を含み、
   前記マルチページデータは、現在プログラムサイクルでプログラムされたデータであり、前記以前ページデータは、以前プログラムサイクルで前記第２メモリセルに予め保存されたデータである、動作方法。
2. 前記メモリコントローラから前記マルチページデータに対するプログラムコマンドを受信する段階をさらに含み、
   前記第１ページデータをプログラムする段階は、前記プログラムコマンドに応答して遂行される、請求項１に記載の動作方法。
3. 前記以前ページデータを読み取る段階は、前記第１センシング値に対応するレベルを有する第１読取電圧を前記選択ワードラインに印加し、前記第２センシング値に対応するレベルを有する第２読取電圧を前記選択ワードラインに印加する段階を含む、請求項１又は２に記載の動作方法。
4. 前記以前ページデータを読み取る段階は、前記第１センシング値に対応する第１センシング時点にセンシングノードの電圧を検知し、前記第２センシング値に対応する第２センシング時点に前記センシングノードの電圧を検知する段階を含む、請求項１又は２に記載の動作方法。
5. 前記第１フェイルビット数が第１基準値未満である場合、前記第２ページデータが前記第２メモリセルにプログラムされる、請求項１乃至４のいずれか一項に記載の動作方法。
6. 前記第１フェイルビット数が前記第１基準値以上である場合、前記第１センシング値と異なる第１補正センシング値及び前記第２センシング値と異なる第２補正センシング値に基づいて、前記第２メモリセルから前記以前ページデータを再び読み取る段階と、
   前記第１補正センシング値に基づいて読み取られた前記以前ページデータの第３ビットと、前記第２補正センシング値に基づいて読み取られた前記以前ページデータの第４ビットとを比較して算出された第２フェイルビット数が前記第１基準値未満である場合、前記第２メモリセルから再び読み取られた前記以前ページデータ及び前記メモリコントローラから受信した前記第２ページデータを前記第２メモリセルにプログラムする段階と、をさらに含む、請求項５に記載の動作方法。
7. 前記第２フェイルビット数が前記第１基準値以上である場合、前記マルチページデータに対するプログラム失敗を示す状態情報を前記メモリコントローラに伝送する段階をさらに含む、請求項６に記載の動作方法。
8. 前記第１ページデータに係わるプログラム動作、前記第１センシング値及び前記第２センシング値に基づいた読取動作、前記第１補正センシング値及び前記第２補正センシング値に基づいた読取動作、及び前記第２ページデータに係わるプログラム動作が行われる間、前記不揮発性メモリ装置から前記メモリコントローラに伝送されるレディー／ビジー信号は、ビジー状態を保持する、請求項６に記載の動作方法。
9. 前記第１フェイルビット数が前記第１基準値以上であり、前記第１基準値よりも大きい第２基準値未満である場合、前記第２メモリセルから読み取られた前記以前ページデータを前記メモリコントローラに伝送する段階と、
   前記読み取られた以前ページデータのエラーを訂正することで生成された以前訂正ページデータを前記メモリコントローラから受信する段階と、
   前記以前訂正ページデータ及び前記第２ページデータを前記第２メモリセルにプログラムする段階と、をさらに含む、請求項５に記載の動作方法。
10. 前記メモリコントローラに前記読み取られた以前ページデータを伝送する段階は、
    レディー状態のレディー／ビジー信号及び読取失敗フラグを前記メモリコントローラに伝送する段階と、
    前記レディー／ビジー信号及び前記読取失敗フラグを伝送した後、前記メモリコントローラから前記以前ページデータに対するデータ出力コマンドを受信する段階と、
    前記データ出力コマンドに応答して前記読み取られた以前ページデータを前記メモリコントローラに伝送する段階と、を含む、請求項９に記載の動作方法。
11. 前記メモリコントローラから再開(resume)コマンドを受信する段階をさらに含み、
    前記以前訂正ページデータ及び前記第２ページデータを前記第２メモリセルにプログラムする段階は、前記再開コマンドに応答して遂行される、請求項９に記載の動作方法。
12. 前記第１ページデータに係わるプログラム動作、前記第１センシング値及び前記第２センシング値に基づいた読取動作、及び前記第２ページデータに係わるプログラム動作が行われる間、前記不揮発性メモリ装置から前記メモリコントローラに伝送されるレディー／ビジー信号は、ビジー状態を示し、
    前記以前ページデータの伝送動作、前記以前訂正ページデータの受信動作、及び前記再開コマンドの受信動作が行われる間、前記レディー／ビジー信号は、レディー状態を示す、請求項１１に記載の動作方法。
13. 前記第１フェイルビット数が前記第２基準値以上である場合、前記マルチページデータに対するプログラム失敗を示す状態情報を前記メモリコントローラに伝送する段階をさらに含む、請求項９に記載の動作方法。
14. マルチページデータをプログラムするための不揮発性メモリ装置の動作方法において、
    メモリコントローラから前記マルチページデータのうち、第１ページデータを受信する段階と、
    前記第１ページデータを選択ワードラインに連結されたメモリセルにプログラムする段階と、
    前記第１ページデータをプログラムした後、前記メモリコントローラから前記マルチページデータのうち、第２ページデータを受信する段階と、
    前記第２ページデータを受信した後、前記メモリセルに保存された第１ページデータを第１センシング値及び第２センシング値に基づいて読み取る段階と、
    前記第１センシング値に基づいて読み取られた前記第１ページデータの第１ビットと、前記第２センシング値に基づいて読み取られた前記第１ページデータの第２ビットとを比較して、第１フェイルビット数を算出する段階と、
    前記第１フェイルビット数によって前記メモリセルから読み取られた前記第１ページデータ及び前記メモリコントローラから受信した前記第２ページデータを前記メモリセルにプログラムする段階と、
    前記第１フェイルビット数が第１基準値以上である場合、前記第１センシング値と異なる第１補正センシング値及び前記第２センシング値と異なる第２補正センシング値に基づいて、前記メモリセルから前記第１ページデータを再び読み取る段階と、
    前記第１補正センシング値に基づいて読み取られた前記第１ページデータの第３ビットと、前記第２補正センシング値に基づいて読み取られた前記第１ページデータの第４ビットとを比較して算出された第２フェイルビット数が前記第１基準値未満である場合、前記メモリセルから再び読み取られた前記第１ページデータ及び前記第２ページデータを前記メモリセルにプログラムする段階と、を含む、動作方法。
15. 前記第１ページデータを読み取る段階は、前記第１センシング値に対応するレベルを有する第１読取電圧を前記選択ワードラインに印加し、前記第２センシング値に対応するレベルを有する第２読取電圧を前記選択ワードラインに印加する段階を含む、請求項１４に記載の動作方法。
16. 前記第１ページデータを読み取る段階は、前記第１センシング値に対応する第１センシング時点でセンシングノードの電圧を検知し、前記第２センシング値に対応する第２センシング時点で前記センシングノードの電圧を検知する段階を含む、請求項１４に記載の動作方法。
17. 前記第１フェイルビット数が第１基準値未満である場合、前記第２ページデータが前記メモリセルにプログラムされる、請求項１４に記載の動作方法。
18. 前記第２フェイルビット数が前記第１基準値以上である場合、前記マルチページデータに対するプログラム失敗を示す状態情報を前記メモリコントローラに伝送する段階をさらに含む、請求項１４に記載の動作方法。
19. マルチページデータをプログラムするための不揮発性メモリ装置の動作方法において、
    メモリコントローラから前記マルチページデータを受信する段階と、
    前記マルチページデータのうち、少なくとも１つのページデータを選択ワードラインに隣接した非選択ワードラインに連結された第１メモリセルにプログラムする段階と、
    前記少なくとも１つのページデータをプログラムした後、前記選択ワードラインに連結された第２メモリセルに予め保存されている少なくとも１つの以前ページデータを第１読取電圧及び第２読取電圧に基づいて読み取る段階と、
    前記第２メモリセルのうち、前記第１読取電圧と前記第２読取電圧との間のしきい値電圧を有する失敗セルの個数が基準値未満である場合、前記第２メモリセルから読み取られた前記少なくとも１つの以前ページデータ及び前記メモリコントローラから受信した前記マルチページデータのうち、残りのページデータを前記第２メモリセルにプログラムする段階と、
    前記失敗セルの個数が前記基準値以上である場合、前記マルチページデータに対するプログラム失敗を示す状態情報を前記メモリコントローラに伝送する段階と、を含み、
    前記マルチページデータは、現在プログラムサイクルでプログラムされたデータであり、前記以前ページデータは、以前プログラムサイクルで前記第２メモリセルに予め保存されたデータである、動作方法。