JP7819184B2 - 誘電性シーズニング膜を用いた静電チャックのシーズニングシステム及び方法 - Google Patents

Description

関連出願の相互参照
［０００１］本出願は、２０２０年１０月１６日に出願された「ＳＹＳＴＥＭＳ ＡＮＤ ＭＥＴＨＯＤＳ ＯＦ ＳＥＡＳＯＮＩＮＧ ＥＬＥＣＴＲＯＳＴＡＴＩＣ ＣＨＵＣＫＳ ＷＩＴＨ ＤＩＥＬＥＣＴＲＩＣ ＳＥＡＳＯＮＩＮＧ ＦＩＬＭＳ」と題する米国特許出願第１７／０７３，０７１号の利益及び優先権を主張し、その全体を本明細書に参照により援用するものとする。

技術分野
［０００２］本技術は、半導体製造のための部品及び装置に関する。より詳細には、本技術は、基板支持アセンブリ部品及び他の半導体処理機器に関する。

背景
［０００３］集積回路は、基板表面に複雑にパターン化された材料層を生成するプロセスによって可能となる。基板上にパターン化された材料を製造するには、材料を形成及び除去するための制御された方法が必要である。集積回路を製造する処理の中には、基板ウエハ上に多くの層を堆積する処理が含まれる場合がある。いくつかの場合では、層数の増加によって発生する累積応力により、製造中に基板ウエハが歪むほど大きな応力が発生する可能性がある。ウエハの反りは、ウエハ表面全体に不均一な厚さの層が形成されるなど、回路製造に多くの悪影響を与える可能性がある。

［０００４］ウエハ基板上に形成される層の数が増加し続けるにつれて、ウエハにかかる応力の量は増加し続け、その結果、製造中のウエハの反りがさらに顕著になる。したがって、基板ウエハの反りが少ない高品質のデバイス及び構造を製造するために使用できる改良されたシステム及び方法が必要とされている。これら及び他のニーズは、現在の技術によって対処される。

［０００５］本技術の実施形態は、チャックが少量の電荷漏れで大量の静電荷を保持できるようにする誘電体シーズニング膜を用いて静電チャックをシーズニングするシステム及び方法を含む。シーズニング膜は、約３．５以上の誘電率（κ値）を特徴とする誘電材料を含んでもよい。シーズニング膜は、静電チャックの露出表面、並びに基板支持アセンブリ及び半導体処理チャンバの内壁の他の露出表面上に堆積され得る。電気絶縁シーズニング膜により、低レベルの漏れ電流で高電圧を静電チャックに印加することができる。

［０００６］本技術の実施形態は、堆積前駆体を半導体処理チャンバに流入することを含む半導体処理方法を含む。処理チャンバは、静電チャックを含む基板処理領域を含むことができる。本方法は、堆積前駆体から静電チャック上にシーズニング層を堆積して、シーズニングされた静電チャックを形成することをさらに含むことができる。シーズニング層は、約３．５以上の誘電率によって特徴付けることできる。本方法は、シーズニングされた静電チャックに約５００Ｖ以上の電圧を印加することをさらに含むことができる。シーズニングされた静電チャックは、電圧が印加されたときに、約２５ｍＡ以下の漏れ電流によって特徴付けることができる。

［０００７］追加の実施形態では、シーズニング層を形成する堆積前駆体は、ケイ素含有前駆体を含むことができる。さらなる実施形態では、堆積前駆体は、分子酸素（Ｏ_２）も含むことができる。いくつかの実施形態では、堆積前駆体から形成されたシーズニング層は、ドープされていない酸化ケイ素を含んでもよい。実施形態では、シーズニング層は、約５００Å以上の厚さによって特徴付けることができる。追加の実施形態では、シーズニング層は、酸化ケイ素とドープされていないポリシリコンの二重層を含むことができる。実施形態では、シーズニング層は、約３００Å以下の厚さによって特徴付けることができる。さらに別の実施形態では、シーズニング層は、約１原子％以下の炭素によって特徴付けることができる。

［０００８］本技術の実施形態は、半導体ウエハを静電チャックと接触させることを含む処理方法も含む。静電チャックは、半導体処理チャンバの基板処理領域に位置付けることができる。チャックは、約３．５以上の誘電率によって特徴付けられるシーズニング層でシーズニングすることができる。本方法はさらに、半導体ウエハをチャッキングするために、約５００Ｖ以上のクランプ電圧をシーズニングされた静電チャックに印加することを含むことができる。クランプ電圧が印加されるとき、静電チャックは、約２５ｍＡ以下の漏れ電流によって特徴付けることができる。この方法はまた、チャッキングされた半導体ウエハ上に３つ以上の層を堆積することを含んでもよい。実施形態では、層の堆積により、ウエハ内に約５００ＭＰａ以上の応力が引き起こされる可能性がある。

［０００９］追加の実施形態では、チャックされたウエハは、層の堆積後における約１００μｍ以下の反りによって特徴付けられる。さらなる実施形態では、チャックされたウエハは、層の堆積後における約２％以下の平均厚さからの偏差によって特徴付けることができる。さらに別の実施形態では、堆積される層の数は少なくとも５０対の層であってもよく、各対の層は誘電体層及び半導体層を含む。さらに別の実施形態では、シーズニング層は、ドープされていない酸化ケイ素を含むことができ、約１原子％以下の炭素によって特徴付けることができる。

［００１０］本技術の実施形態は、基板支持アセンブリをさらに含むことができる。アセンブリは、基板支持アセンブリを画定する静電チャック本体を含むことができる。静電チャック本体は、約３．５以上の誘電率によって特徴付けられるシーズニング層でシーズニングすることができる。基板支持アセンブリは、静電チャック本体に結合された支持ステムと、基板支持面と支持ステムとの間の静電チャック本体内に埋め込まれた電極とをさらに含むことができる。基板支持アセンブリは、約５００Ｖ以上のクランプ電圧において、約２５ｍＡ以下の静電チャック本体を通る漏れ電流によって特徴付けるこができる。

［００１１］追加の実施形態では、シーズニング層は、ドープされていない酸化ケイ素を含むことができ、約５００Å以上の厚さによって特徴付けることができる。さらなる実施形態では、静電チャック本体は、約１×１０^９Ω－ｃｍ以上の体積抵抗率によって特徴付けられるセラミック材料を含むことができる。さらに別の実施形態では、基板支持アセンブリは、静電チャック本体内に埋め込まれたヒータを含むことができる。

［００１２］このような技術は、従来のシステム及び技術に比べて多くの利点を提供する可能性がある。例えば、本技術の実施形態は、ウエハ上の複数の層の堆積によって生じる応力下でウエハが反る傾向に対抗する、増加した静電チャック力を有する基板支持体を提供することができる。さらに、従来の技術と比較して漏れ電流を低減することにより、電圧チャッキングウィンドウを増加させることができる。これら及び他の実施形態は、それらの利点及び特徴の多くとともに、以下の説明及び添付の図と併せてより詳細に説明される。

［００１３］開示された技術の性質及び利点のさらなる理解は、明細書及び図面の残りの部分を参照することによって実現され得る。

［００１４］本技術のいくつかの実施形態による例示的な処理システムの平面図を示す。 ［００１５］本技術のいくつかの実施形態による例示的なプラズマシステムの概略断面図を示す。 ［００１６］本技術のいくつかの実施形態による例示的な基板支持アセンブリの概略部分断面図を示す。 ［００１７］本技術のいくつかの実施形態による例示的な基板支持アセンブリの概略部分断面図を示す。 ［００１８］本技術の実施形態による処理方法における選択された動作を示す図である。

［００１９］図のいくつかは回路図として含まれている。これらの図は説明を目的としたものであり、特に縮尺であると述べられていない限り、縮尺であると見なされるべきではないことを理解されたい。さらに、概略図として、図は理解を助けるために提供されており、現実的な表現と比較してすべての側面又は情報を含むとは限らず、説明のために誇張された資料を含む場合がある。

［００２０］添付の図では、同様の構成要素及び／又は特徴部には同じ参照ラベルが付いている場合がある。さらに、同種の様々な構成要素は、類似の構成要素を区別する文字で参照符号をたどることによって区別され得る。本明細書で第１の参照符号のみが使用される場合、説明は、文字に関係なく、同じ第１の参照符号を有する類似の構成要素の任意の１つに適用可能である。

［００２１］プラズマ増強堆積プロセスは、基板上での膜形成を容易にするために、１つ又は複数の構成前駆体にエネルギーを与えることができる。これらの形成された膜は、基板に応力を引き起こす条件下で生成され得る。例えば、酸化物窒化物（ＯＮ）又は酸化物－ポリシリコン（ＯＰ）スタックなどの垂直メモリ用途の誘電体層の開発では、多くの材料層を基板上に堆積することができる。これらの生成された膜は、基板に作用する内部応力によって特徴付けることができる。これにより、処理中に基板が反る可能性があり、形成の均一性が低下したり、デバイスの損傷や誤動作が発生したりする可能性がある。

［００２２］静電チャックを使用して、反り応力を克服するために基板に対してクランプ作用を生じさせ得る。しかしながら、これらのデバイススタックの層数が増加すると、基板に作用する応力が増加し、それに比例してチャッキング電圧を増加する必要がある場合がある。チャッキング電圧（クランプ電圧とも呼ばれる）が増加すると、静電チャックの漏れ電流レベルが増加する可能性がある。漏れ電流の増加により、ウエハ基板に反りを引き起こす力を相殺するのに必要な高い静電引力を維持するチャックの能力が低下する。漏れ電流が大きくなりすぎると、静電チャックは多層膜の堆積中にウエハ基板が反るのを防ぐのに十分な高い静電力を生成できなくなる。

［００２３］チャッキング電圧の増加に伴う漏れ電流の増加の原因の１つは、静電チャックの露出表面を覆うシーズニング膜の導電率である。従来のシーズニング膜は、チャックの表面に堆積された酸化ケイ素とドープされたポリシリコンの二重層を含む。特にドープされたポリシリコン層は高い導電性を有しており、チャッキング電圧の上昇によりチャック上に蓄積する電線管として機能することができる。チャッキング電圧が増加すると、導電性のドープされたポリシリコン層全体の漏れ電流も増加する。これらの問題により、従来の技術を、堆積中の層のスケーリングの増加に対応できないほど狭いチャッキングウィンドウに制限した。

［００２４］本技術は、特に増加したチャッキング電圧において、従来技術よりも低減された漏れ電流を生成し得る特定の電気特性を示す特定の材料及び構成を有する基板支持アセンブリによって、これらの課題を克服する。さらに、アセンブリは、静電チャック本体の表面に堆積されたシーズニング層を含んでもよく、これはチャックを電気的に絶縁して、印加されるチャッキング電圧のレベルが増加しても静電荷の蓄積が増加することを可能にし、同時に漏れ電流のレベルも低減する。

［００２５］残りの開示は、開示された技術を利用する特定の堆積処理を型どおり特定しているが、システム及び方法は、他の堆積及び洗浄チャンバ、並びに記載されたチャンバで起こり得るプロセスに等しく適用可能であることは容易に理解されよう。したがって、この技術は、これらの特定の堆積処理又はチャンバのみで使用するために制限されていると見なされるべきではない。本開示は、本技術の実施形態によるこのシステムへの追加の変形及び調整が説明される前に、本技術の実施形態によるペデスタルを含み得る１つの可能なシステム及びチャンバについて論じる。

［００２６］図１は、実施形態による堆積、エッチング、焼成、及び硬化チャンバの処理システム１００の一実施形態の平面図を示す。図では、一対の前部開口統合ポッド１０２は、ロボットアーム１０４によって受け取られ、基板処理チャンバ１０８ａ～ｆの１つに配置され、タンデムセクション１０９ａ～ｃに位置決めされる前に低圧保持領域１０６に配置される様々なサイズの基板を供給する。第２のロボットアーム１１０を使用して、保持領域１０６から基板処理チャンバ１０８ａ～ｆへ基板ウエハを搬送し、戻すことができる。各基板処理チャンバ１０８ａ～ｆは、プラズマ強化化学気相堆積、原子層堆積、物理的気相堆積、エッチング、前洗浄、脱ガス、配向、及びアニーリング、アッシングなどを含むその他の基板プロセスに加えて、多数の基板処理操作を実行するよう装備することができる。

［００２７］基板処理チャンバ１０８ａ～ｆは、基板上の誘電体又は他の膜を堆積、アニーリング、硬化及び／又はエッチングするための１つ又は複数のシステム構成要素を含むことができる。１つの構成では、２対の処理チャンバ、例えば１０８ｃ～ｄ及び１０８ｅ～ｆは、基板上に誘電体材料を堆積するのに使用することができ、第３の対の処理チャンバ、例えば１０８ａ～ｂは、堆積された誘電体をエッチングするのに使用することができる。別の構成では、チャンバの３つの対すべて、例えば１０８ａ～ｆは、基板上に交互誘電体膜のスタックを堆積するように構成することができる。記載されたプロセスの任意の１つ又は複数は、異なる実施形態に示される製造システムから分離されたチャンバ内で実行され得る。誘電体膜のための堆積、エッチング、アニーリング、及び硬化チャンバの追加の構成が、システム１００によって企図されることを理解されたい。

［００２８］図２は、本技術のいくつかの実施形態による例示的なプラズマシステム２００の概略断面図を示す。プラズマシステム２００は、上述のタンデムセクション１０９の１つ又は複数に適合させることができ、本技術の実施形態による基板支持アセンブリを含むことができる一対の処理チャンバ１０８を示すことができる。プラズマシステム２００は、一般に、一対の処理領域２２０Ａ及び２２０Ｂを画定する側壁２１２、底壁２１６、及び内部側壁２０１を有するチャンバ本体２０２を含むことができる。処理領域２２０Ａ～２２０Ｂの各々は、同様に構成することができ、同一の構成要素を含むことができる。

［００２９］例えば、処理領域２２０Ｂは、その構成要素が処理領域２２０Ａに含まれてもよく、プラズマシステム２００の底壁２１６に形成された通路２２２を通って処理領域に配置されたペデスタル２２８を含んでもよい。ペデスタル２２８は、本体部分などのペデスタルの露出面上で基板２２９を支持するように適合されたヒータを提供することができる。ペデスタル２２８は、所望の処理温度で基板温度を加熱及び制御することができる、例えば抵抗加熱素子などの加熱素子２３２を含むことができる。ペデスタル２２８はまた、ランプアセンブリなどの遠隔加熱要素又は任意の他の加熱装置によって加熱されてもよい。

［００３０］ペデスタル２２８の本体は、フランジ２３３によってステム２２６に結合することができる。ステム２２６は、ペデスタル２２８を電源コンセント又は電源ボックス２０３と電気的に結合することができる。電源ボックス２０３は、処理領域２２０Ｂ内のペデスタル２２８の上昇及び移動を制御する駆動システムを含むことができる。ステム２２６はまた、ペデスタル２２８に電力を供給するための電力インターフェースを含んでもよい。電源ボックス２０３は、熱電対インターフェースなどの電力及び温度インジケータ用のインターフェースを含むこともできる。ステム２２６は、電源ボックス２０３と取り外し可能に結合するように適合されたベースアセンブリ２３８を含み得る。電力ボックス２０３の上に円周リング２３５が示されている。いくつかの実施形態では、円周リング２３５は、ベースアセンブリ２３８と電力ボックス２０３の上面との間の機械的インターフェースを提供するように構成された機械的ストップ又はランドとして適合されたショルダーであってもよい。

［００３１］ロッド２３０は、処理領域２２０Ｂの底壁２１６に形成された通路２２４を通って含まれてもよく、ペデスタル２２８の本体を通って配置された基板リフトピン２６１を位置決めするのに利用することもできる。基板リフトピン２６１は、基板２２９をペデスタルから選択的に離して、基板移送ポート２６０を通して基板２２９を処理領域２２０Ｂに出し入れするために利用されるロボットとの基板２２９の交換を容易にすることができる。

［００３２］チャンバ蓋２０４は、チャンバ本体２０２の頂部と結合され得る。蓋２０４は、それに連結された１つ又は複数の前駆体分配システム２０８を収容することができる。前駆体分配システム２０８は、デュアルチャネルシャワーヘッド２１８を介して処理領域２２０Ｂ内に反応物及び洗浄前駆体を送達することができる前駆体入口通路２４０を含むことができる。デュアルチャネルシャワーヘッド２１８は、フェースプレート２４６の中間に配置されたブロッカプレート２４４を有する環状ベースプレート２４８を含むことができる。無線周波数（「ＲＦ」）源２６５は、デュアルチャネルシャワーヘッド２１８と結合することができ、これは、デュアルチャネルシャワーヘッド２１８のフェースプレート２４６とペデスタル２２８との間のプラズマ領域の生成を促進するために、デュアルチャネルシャワーヘッド２１８に電力を供給することができる。いくつかの実施形態では、ＲＦ源は、ペデスタル２２８などのチャンバ本体２０２の他の部分と結合して、プラズマ生成を容易にすることができる。蓋２０４にＲＦ電力が伝導するのを防止するために、蓋２０４とデュアルチャネルシャワーヘッド２１８との間に誘電アイソレータ２５８を配置することができる。シャドウリング２０６は、ペデスタル２２８と係合するペデスタル２２８の周囲に配置することができる。

［００３３］操作中に環状ベースプレート２４８を冷却するために、任意選択の冷却チャネル２４７を前駆体分配システム２０８の環状ベースプレート２４８に形成することができる。ベースプレート２４８を所定の温度に維持できるように、水、エチレングリコール、ガスなどの熱伝達流体を冷却チャネル２４７を通して循環させることができる。処理領域２２０Ｂ内の処理環境への側壁２０１、２１２の露出を防止するために、チャンバ本体２０２の側壁２０１、２１２に近接して処理領域２２０Ｂ内にライナーアセンブリ２２７を配置することができる。ライナーアセンブリ２２７は、処理領域２２０Ｂからガス及び副産物を排出し、処理領域２２０Ｂ内の圧力を制御するように構成されたポンピングシステム２６４に結合され得る円周ポンピングキャビティ２２５を含み得る。ライナーアセンブリ２２７上に複数の排気ポート２３１を形成することができる。排気ポート２３１は、システム２００内での処理を促進する方法で、処理領域２２０Ｂから円周ポンピングキャビティ２２５へのガスの流れを可能にするように構成され得る。

［００３４］図３は、本技術のいくつかの実施形態による、例示的な半導体処理チャンバ３００の概略部分断面図を示している。図３は、図２に関して上で論じられた１つ又は複数の構成要素を含み得、そのチャンバに関連する更なる詳細を示し得る。チャンバ３００は、前述のように、誘電体材料のスタックの堆積を含む半導体処理操作を実行するために使用することができる。チャンバ３００は、半導体処理システムの処理領域の部分図を示し得るが、前述の追加の蓋スタック構成要素などのすべての構成要素を含まない場合があり、これらは、チャンバ３００のいくつかの実施形態に組み込まれると理解されている。

［００３５］前述のように、図３は、処理チャンバ３００の一部を示し得る。チャンバ３００は、シャワーヘッド３０５、並びに基板支持アセンブリ３１０を含み得る。チャンバ側壁３１５とともに、シャワーヘッド３０５及び基板支持体３１０は、プラズマが生成され得る基板処理領域３２０を画定し得る。基板支持アセンブリは、静電チャック本体３２５を含むことができ、これは、本体内に埋め込まれるか又は配置される１つ又は複数の構成要素を含むことができる。トップパック内に組み込まれた構成要素は、いくつかの実施形態では加工材料に曝されなくてもよく、チャック本体３２５内に完全に保持されてもよい。静電チャック本体３２５は、基板支持面３２７を画定することができ、チャック本体の特定の形状に応じて、厚さ及び長さ又は直径によって特徴付けることができる。いくつかの実施形態では、チャック本体は楕円形であり得、中心軸からチャック本体を通る１つ又は複数の半径方向の寸法によって特徴付けられ得る。トップパックは任意の形状であり得、半径方向の寸法が議論されるとき、それらはチャック本体の中心位置から任意の長さを画定し得ることは理解されるべきである。

［００３６］実施形態では、シーズニング層（図示せず）は、基板支持アセンブリ３１０の露出表面上に形成され得る。さらなる実施形態では、シーズニング層は、基板処理領域に露出される基板支持面３２７の表面上に形成され得る。シーズニング層は、基板支持アセンブリ３１０上に配置された半導体ウエハとその下にある静電チャック本体３２５との間の電気抵抗を増加させる可能性がある。実施形態では、シーズニング層は、約３．５以上の誘電率を有する誘電体層を含むことができる。さらなる実施形態では、シーズニング層は酸化ケイ素層を含むことができる。さらに追加の実施形態では、シーズニング層は、酸化ケイ素とドープされていないポリシリコンの二重層であってよい。

［００３７］静電チャック本体３２５はステム３３０に連結することができ、これは、チャック本体を支持することができ、チャック本体３２５の内部構成要素と結合することができる電気及び／又は流体ラインを送受信するための、以下に説明するチャネルを含むことができる。チャック本体３２５は、静電チャックとして動作するための関連するチャネル又は構成要素を含み得るが、いくつかの実施形態では、アセンブリは、真空チャック又は任意の他のタイプのチャッキングシステムとして動作するか、又は構成要素を含み得る。ステム３３０は、基板支持面の反対側のチャック本体の第２の面でチャック本体と結合することができる。静電チャック本体３２５は、基板支持面に近接するチャック本体内に埋め込まれた、ＤＣ電極であり得る電極３３５を含み得る。電極３３５は、電源３４０と電気的に連結され得る。電源３４０は、導電性チャック電極３３５にエネルギー又は電圧を提供するように構成することができる。これは、半導体処理チャンバ３００の処理領域３１０内に前駆体のプラズマを形成するように操作することができるが、他のプラズマ操作も同様に維持することができる。例えば、電極３３５はまた、シャワーヘッド３０５と電気的に結合されたＲＦ源３０７を含む容量性プラズマシステムの電気的接地として動作するチャッキングメッシュでもあり得る。例えば、電極３３５は、ＲＦ源３０７からのＲＦ電力のための接地経路として動作することができる一方で、基板への電気バイアスとしても動作して、基板の基板支持面への静電クランプを提供する。電源３４０は、フィルタ、電源、及びチャッキング電圧を提供するように構成された他のいくつかの電気部品を含み得る。

［００３８］操作中、基板を、静電チャック本体の基板支持面と少なくとも部分的に接触させることができ、これは、接触間隙を生成することができ、これは、ペデスタルの表面と基板との間に容量性効果を本質的に生成することができる。接触間隙に電圧が印加されると、チャッキングのための静電力が発生する可能性がある。電源３４０は、電極から基板支持面に移動する電荷を提供することができ、そこで蓄積することができ、基板に反対の電荷を有するクーロン引力を有する電荷層を生成することができ、チャック本体の基板支持面に対して基板を静電的に保持することができる。この電荷移動は、Ｊｏｈｎｓｅｎ－Ｒａｈｂｅｋタイプのチャッキングの誘電体内の有限抵抗に基づいてチャック本体の誘電体を流れる電流によって発生する可能性があり、これは、本技術のいくつかの実施形態で使用することができる。

［００３９］チャック本体３２５はまた、基板支持面内に凹部領域３４５を画定することができ、これは、基板を配置することができる凹みポケットを提供することができる。凹部領域３４５は、頂部パックの内部領域に形成され、処理のために基板を受け取るように構成され得る。凹部領域３４５は、図示のように静電チャック本体の中央領域を取り囲むことができ、任意の様々な基板サイズに対応するサイズにすることができる。基板は、凹部領域内に据え付けることができ、基板を取り囲むことができる外部領域３４７によって収容されることができる。いくつかの実施形態では、外部領域３４７の高さは、基板が外部領域３４７における基板支持面の表面高さと同じ高さであるか、又はその表面高さよりも低くなるようにすることができる。凹んだ表面は、処理中のエッジ効果を制御することができ、これは、いくつかの実施形態において、基板全体の堆積の均一性を改善することができる。いくつかの実施形態では、エッジリングは、頂部パックの周囲に配置することができ、基板が据え付けられる凹部を少なくとも部分的に画定することができる。いくつかの実施形態では、チャック本体の表面は実質的に平面であってもよく、エッジリングは、基板が据え付けられる凹部を完全に画定してもよい。

［００４０］いくつかの実施形態では、静電チャック本体３２５及び／又はステム３３０は、絶縁性又は誘電性の材料であり得る。例えば、酸化物、窒化物、炭化物、及び他の材料を使用して、構成要素を形成することができる。例示的な材料は、酸化アルミニウム、窒化アルミニウム、炭化ケイ素、炭化タングステン、及び他の任意の金属若しくは遷移金属の酸化物、窒化物、炭化物、ホウ化物、若しくはチタン酸塩を含むセラミック、並びにこれらの材料と他の絶縁性又は誘電性材料の組み合わせを含み得る。異なるグレードのセラミック材料を使用して、特定の温度範囲で動作するように構成された複合材料を提供することができ、したがって、いくつかの実施形態では、同様の材料の異なるセラミックグレードをトップパック及びびステムに使用することができる。以下で更に説明するように、電気的特性を調整するために、いくつかの実施形態にドーパントを組み込むことができる。例示的なドーパント材料には、イットリウム、マグネシウム、シリコン、鉄、カルシウム、クロム、ナトリウム、ニッケル、銅、亜鉛、又はセラミック、或いは誘電体材料内に組み込まれることが知られている任意の数の他の元素が含まれ得る。

［００４１］静電チャック本体３２５はまた、チャック本体内に含まれる埋め込まれたヒータ３５０を含み得る。ヒータ３５０は、実施形態において、抵抗性ヒータ又は流体ヒータを含み得る。いくつかの実施形態では、電極３３５は、ヒータとして動作することができるが、これらの動作を分離することによって、より個別の制御が可能になり、プラズマ形成の領域を制限しながら、ヒータの適用範囲を拡大することができる。ヒータ３５０は、チャック本体材料に結合されるか、又は結合されたポリマーヒータを含み得るが、導電性要素が静電チャック本体内に埋め込まれ、ＡＣ電流などの電流を受けてトップパックを加熱するように構成され得る。電流は、上記のＤＣ電力と同様のチャネルを介してステム３３０を介して供給され得る。ヒータ３５０は、電源３６５と結合することができ、電源３６５は、抵抗性加熱要素に電流を供給して、関連するチャック本体及び／又は基板の加熱を容易にすることができる。ヒータ３５０は、実施形態では複数のヒータを含むことができ、各ヒータは、チャック本体のゾーンに関連付けられ得、したがって、例示的なチャック本体は、ヒータと同数又はそれ以上の数のゾーンを含み得る。いくつかの実施形態では、以下でさらに説明するように、チャッキングメッシュ電極３３５は、いくつかの実施形態では、ヒータ３５０と基板支持面３２７との間に配置することができ、チャック本体内の電極と基板支持面との間に距離を維持することができる。

［００４２］ヒータ３５０は、静電チャック本体３２５、並びに基板支持面３２７上に存在する基板全体の温度を調整することができ得る。ヒータは、チャック本体及び／又は基板を約１００℃以上に加熱するためのある範囲の動作温度を有することができ、ヒータは、約１２５℃以上、約１５０℃以上、約１７５℃以上、約２００℃以上、約２５０℃以上、約３００℃以上、約３５０℃以上、約４００℃以上、約４５０℃以上、約５００℃以上、約５５０℃以上、約６００℃以上、約６５０℃以上、約７００℃以上、約７５０℃以上、約８００℃以上、約８５０℃以上、約９００℃以上、約９５０℃以上、約１，０００℃以上、又はそれより高く加熱するように構成することができる。ヒータはまた、これらの記載された数のいずれか２つの間に含まれる任意の範囲、又はこれらの範囲のいずれかに含まれるより小さな範囲で動作するように構成され得る。いくつかの実施形態では、以下でさらに説明するように、チャッキングヒータは、前述したメモリデバイス用の材料のスタックの形成などの堆積操作中に基板温度を少なくとも５００℃より高く維持するように操作することができる。

［００４３］本技術のいくつかの実施形態による例示的な基板支持アセンブリ４００の概略部分断面図を示す。基板支持アセンブリ４００は、前述した材料又は構成要素のいずれかを含むことができ、前述した基板支持アセンブリのさらなる詳細を示すことができる。図示のように、静電チャック本体４０５は、前述したように、埋め込み電極４１０及び埋め込みヒータ４１５を含むことができる。基板支持面４０６は、チャック本体によって画定することができ、半導体基板４３０を支持するように構成することができる。基板支持面は、基板支持面内に凹んだポケット４０８を画定することができる。凹んだレッジ４２０も基板支持面に画定することができる。凹んだレッジは、凹んだポケットの半径方向外側端から半径方向内側に延びることができる。

［００４４］上述したように、実施形態では、ヒータ４１５及び電極４１０のそれぞれに電源を設けることができ、電源は任意の数とすることができる。例えば、電極のための電源は、ＤＣ電源又は他の任意の電源であってもよく、基板を基板支持面４０６にチャッキングするように構成された電圧範囲を提供してもよい。例えば、比較的高い電源は、反りに寄与するより大きな応力によって特徴付けることができる、より厚い堆積層を有する基板のチャッキングを容易にするために本技術のいくつかの実施形態によるシステムに使用することができる。１つの非限定的な例として、ＯＮ又はＯＰスタックの場合、層の対の数が増加するにつれて、基板に作用する力が増加する可能性がある。より高い温度は、これらの力に寄与する可能性があり、反りの量がさらに増加し、基板を支持アセンブリに適切にチャッキングする能力を課題のあるものにする。実施形態では、基板は、約１００μｍ以上、約２００μｍ以上、約３００μｍ以上、約４００μｍ以上、約５００μｍ以上、約６００μｍ以上、約７００μｍ以上、約８００μｍ以上、約９００μｍ以上、約１０００μｍ以上、又はそれを超える反りによって特徴付けることができる。

［００４５］これらの力を補償するために、ある程度の反りは依然として発生する可能性があるが、増加したチャッキング電圧を使用して実質的に平坦な基板表面を維持することができる。これらの層の対が増加し続けるにつれて、チャッキングを維持するための最小電圧も増加し続ける可能性がある。その結果、いくつかの実施形態では、最小チャッキング電圧は－２５０Ｖ以上、応力と補償する対の数に応じて、最小チャッキング電圧は、約－３００Ｖ以上、約－３５０Ｖ以上、約－４００Ｖ以上、約－４５０Ｖ以上、約－５００Ｖ以上、約－５５０Ｖ以上、約－６００Ｖ以上、約－６５０Ｖ以上、約－７００Ｖ以上、約－７５０Ｖ以上、約－８００Ｖ以上、約－８５０Ｖ以上、約－９００Ｖ以上、約－９５０Ｖ以上、約－１０００Ｖ以上、又はそれを超えることができる。

［００４６］しかしながら、上述したように、これらの堆積操作は高温で実行される可能性があり、チャック本体材料の抵抗率、及びこの材料がＪ－Ｒチャックとして適切に動作する能力に直接影響を与える可能性がある。例えば、静電チャック本体４０５は、例えば、特定の温度におけるバルク抵抗によって特徴付けることができる窒化アルミニウムであってもよい。材料の温度が上昇すると抵抗が低下し、例えば、５００℃を超える温度では抵抗が大幅に低下する場合がある。抵抗が低下すると、静電気の放電又はアーク放電が発生する可能性が高くなる。さらに、これらの堆積中に発生する可能性のある基板の実質的な反りを制限するために、増加した電圧を使用してチャッキングを維持することができる。しかしながら、この電圧が増加すると、レッジ４２０の領域付近でアーク放電が発生する可能性が同様に増加し、チャッキングのために印加できる電圧の量が制限され、反りに対抗する能力が制限される可能性がある。これは従来、損傷や生産品質の低下をもたらしてきた。

［００４７］しかしながら、本技術は、従来の技術と比較して、アーク放電を引き起こすことなく電圧ウィンドウの増加を容易にすることができる材料及び構成を利用する。例えば、従来の技術では、約－３００Ｖ以上、又約－３５０Ｖを超えるクランプ電圧でアーク放電が発生する可能性がある。この電圧は、数十層又は数百層の材料を含むＯＮ堆積など、多層スタックの堆積中に発生する膜応力を補償するには不十分な場合がある。本技術は、約－５００Ｖ～約－１０００Ｖの間、及び約－６００Ｖ～約－８００Ｖの間を含む電圧におけるチャッキングを容易にすることができ、これにより、ペデスタルからのアーク発生を制限しながら、より多くの堆積層に関連する応力に対応できる可能性がある。

［００４８］本技術は、静電チャック本体４０５と基板４３０との間の電気抵抗率をさらに増加させるシーズニング層を利用する実施形態も含む。シーズニング層によって増加した電気抵抗率は、より高いチャッキング電圧及びより高い動作温度でのペデスタルからのアーク発生をさらに制限する。さらに、シーズニング層は、より高いチャッキング電圧及びより高い動作温度での静電チャック材料からの漏れ電流を低減する。

［００４９］Ｊ－Ｒチャッキングの場合、チャッキング力は、一般に、チャック本体の表面への電荷の移動を容易にするペデスタル材料内の抵抗変化により温度が上昇するにつれて飽和レベルまで増加する。しかしながら、これは従来、基板の反りの増加に対応するレベルまでチャッキング電圧を増加させる際に、基板の周りでアーク放電を引き起こす原因となっていた。本技術はこれらの欠点を改善し、基板支持アセンブリ内の漏れ電流を低減することによって増加した基板応力を補償するために、増加したチャッキング電圧で動作できるシーズニング層でコーティングされたアセンブリを提供する。漏れ電流は基板支持材内の移動の指標であり、電極から発生する漏れから測定できる。

［００５０］従来の技術は、特定の動作温度において約２５ｍＡ以上の漏れ電流を許容することができるが、漏れ電流は５００℃を超える動作温度では劇的に増加する可能性がある。従来の技術では、絶縁層の損傷や基板の損傷という観点から漏れ電流が考慮され得るが、チャッキング力を高めるために比較的大きな漏れ電流が許容され得る。しかしながら、これにより従来の設計では増大したアーク発生を招いた。本技術は、基板支持材料の抵抗率を効果的に増大させて基板におけるチャッキング力を維持しながら漏れ電流を制限することにより、基板支持アセンブリの態様及び特性を変更し、漏れ電流を制限する。したがって、本技術は、前述のような応力によって特徴付けられる基板を適切にチャッキングする範囲内に維持される漏れ電流に基づく抵抗率によって特徴付けられる基板支持アセンブリを生成すると同時に、より高いチャッキング電圧によるアーク放電を制限又は防止もする。

［００５１］静電チャック本体上にシーズニング層を形成する本技術の実施形態は、約４００Ｖ以上のチャック電圧での漏れ電流を制限することができ、約４５０Ｖ以上、約５００Ｖ以上、約５５０Ｖ以上、約６００Ｖ以上、約６５０Ｖ以上、約７００Ｖ以上、約７５０Ｖ以上、約８００Ｖ以上、約８５０Ｖ以上、約９００Ｖ以上、又はそれを超えるチャック電圧において漏れ電流を制限することができる。本技術は、これらの電圧範囲内の漏れ電流を約２５ｍＡ以下に制限することができ、漏れ電流を約２０ｍＡ以下、約１５ｍＡ以下、約１０ｍＡ以下、５ｍＡ以下、約４ｍＡ以下、約３ｍＡ以下、約２ｍＡ以下、約１ｍＡ以下に、又はそれを下回って制限することができる。しかしながら、いくつかの実施形態では、漏れ電流は、Ｊ－Ｒチャッキングを容易にするための適切な移動を確保するために、約０．２ｍＡ以上に維持することができ、いくつかの実施形態では、約０．３ｍＡ以上、約０．５ｍＡ以上、約０．７ｍＡ以上、約１．０ｍＡ以上、又はそれを超える漏れ電流を維持することができる。

［００５２］本技術の実施形態はまた、約５００℃以上の動作温度において、漏れ電流を制限することもでき、約５５０℃以上、約６００℃以上、約６５０℃以上、約７００℃以上、約７５０℃以上、又はそれを超える温度で漏れ電流を制限することができる。上述の漏れ電流範囲は、上述のチャッキング電圧と動作温度の両方で動作する基板支持アセンブリに適用することができる。

［００５３］上で述べたように、Ｊ－Ｒチャッキングは、基板とペデスタルとの間に設けられた接触層の抵抗に少なくとも部分的に基づくことができる。静電チャック本体の接触面からの電極の距離を調整することにより、抵抗を調整することができる。本技術のいくつかの実施形態の温度上昇に基づいて、チャック力は実質的に維持されるか、又はチャッキング力の相対的なプラトーに沿った状態にあるため、最小限に低下することができる。その結果、いくつかの実施形態では、電極は、接触面からさらに離れて埋め込まれてもよく、これにより、基板支持アセンブリの抵抗が効果的に増加して、アーク発生の一因となる可能性のある漏れ電流が低減され得る。

［００５４］例えば、図４に示すように、接触面は、凹んだポケット４０８内の基板支持アセンブリの最外面、例えば最上面に沿って形成することができる。この平面から、電極４１０は、電極と基板支持表面との間の最小距離を維持するために、基板支持アセンブリ内に一定の深さで埋め込まれてもよい。例えば、いくつかの実施形態では、基板支持アセンブリの特徴に依存して、電極４１０は、基板支持面４０６から約２ｍｍ以上の距離又は深さで静電チャック本体内に埋め込むことができ、基板支持面から約３ｍｍ以上、約４ｍｍ以上、約５ｍｍ以上、約６ｍｍ以上、約７ｍｍ以上、約８ｍｍ以上、約９ｍｍ以上、約１０ｍｍ以上、約１２ｍｍ以上、約１４ｍｍ以上、約１６ｍｍ以上、約１８ｍｍ以上、約２０ｍｍ以上、又はそれを超える距離で埋め込むことができる。

［００５５］静電チャック本体４０５は、特定の体積抵抗率によって特徴付けられる材料であってもよく、又はそれを含んでもよい。上で述べたように、チャック本体は、窒化アルミニウムなどのセラミック材料、又は上で論じた材料のいずれかであってもよいし、又はそれを含んでもよい。いくつかの実施形態では、材料は、いき値を超える体積抵抗率を提供するために、選択され、ドープされ、又は焼結されるなどして生成され得る。例えば、いくつかの実施形態では、チャック本体は、窒化アルミニウム材料などの、約５５０℃以上、約６００℃以上、約６５０℃以上、又はそれを超える温度において約５×１０^８ｏｈｍ－ｃｍ以上の体積抵抗率によって特徴付けられる誘電体材料であるか、又はそれを含むことができ、該誘電体材料は、これらの温度範囲のいずれかにおいて、約１×１０^９Ω－ｃｍ以上、約５×１０^９Ω－ｃｍ以上、約１×１０^１０Ω－ｃｍ以上、約３×１０^１０Ω－ｃｍ以上、約５×１０^１０Ω－ｃｍ以上、約７×１０^１０Ω－ｃｍ以上、約１×１０^１１Ω－ｃｍ以上、約３×１０^１１Ω－ｃｍ以上、約５×１０^１１Ω－ｃｍ以上、約７×１０^１１Ω－ｃｍ以上、約１×１０^１２Ω－ｃｍ以上、又はそれを超える体積抵抗率によって特徴付けることができる。

［００５６］本技術の実施形態は、静電チャック本体の露出表面上にシーズニング層を形成するための処理方法も含む。本方法は、上述の処理システム２００、並びにプラズマ堆積が実行され得る任意の他のチャンバを含む、様々な処理チャンバで実行され得る。本方法は、本技術による方法のいくつかの実施形態に具体的に関連付けられてもされなくてもよい、いくつかの任意選択の操作を含み得る。１つ又は複数の操作は、本方法の前又は後に実行されてもよい。例えば、シーズニング層が静電チャック本体の露出表面及び処理チャンバ内の他の表面に形成される前に、半導体処理チャンバ内で洗浄操作が実行されてもよい。いくつかの場合では、洗浄操作は、前の堆積操作中にチャンバ壁内又は壁上に堆積した材料を除去するために、処理チャンバにＮＦ_３などのエッチャントガスを流入することを含んでもよい。さらなる例では、洗浄操作により、シーズニング層で覆われているチャンバ壁の１つ又は複数の露出表面上に洗浄残留物が残ることがある。

［００５７］図５は、操作５０５においてシーズニング層を半導体処理チャンバ内に堆積するための堆積前駆体を流すことを含む、処理方法５００の実施形態を示す。実施形態では、堆積前駆体は、シラン（ＳｉＨ_４）などの１つ又は複数のケイ素含有前駆体を含むことができる。さらなる実施形態では、堆積前駆体は、テトラエチルオルトシリケート（ＴＥＯＳ）などの１つ又は複数のケイ素－酸素含有前駆体を含むことができる。さらに別の実施形態では、堆積前駆体は分子酸素（Ｏ_２）をさらに含むことができる。

［００５８］いくつかの実施形態では、半導体処理チャンバに流入する堆積前駆体は、Ｏ_２及びケイ素含有前駆体を含むことができる。実施形態では、Ｏ_２対ケイ素含有前駆体の流量比は、約１：１以上、約１．１：１以上、約１．２：１以上、約１．３：１以上、約１．４以上、約１．５：１以上、約１．６：１以上、約１．７：１以上、約１．８：１以上、約１．９：１以上、約２：１以上であるか、又はそれを超える流量比であってよい。さらなる実施形態では、Ｏ_２の流量は、約３００ｓｃｃｍ以上、約３２５ｓｃｃｍ以上、約３５０ｓｃｃｍ以上、約３７５ｓｃｃｍ以上、約４００ｓｃｃｍ以上であるか、又はそれを超える流量であってよい。さらに別の実施形態では、ケイ素含有前駆体の流量は、約３００ｓｃｃｍ以下、約２７５ｓｃｃｍ以下、約２５０ｓｃｃｍ以下、約２２５ｓｃｃｍ以下、約２００ｓｃｃｍ以下、約１７５ｓｃｃｍ以下、約１５０ｓｃｃｍ以下であるか、又はそれを下回る流量であってよい。

［００５９］さらに別の実施形態では、堆積前駆体は、ヘリウム、アルゴン、又は窒素（Ｎ_２）などの１つ又は複数のキャリアガスを含むことができる。実施形態では、キャリアガスは、ケイ素含有前駆体及び酸素含有前駆体の一方又は両方と混合することができる。さらなる実施形態では、１つ又は複数のキャリアガスの流量は、約１００ｓｃｃｍ以上、約２００ｓｃｃｍ以上、約３００ｓｃｃｍ以上、約４００ｓｃｃｍ以上、約５００ｓｃｃｍ以上であるか、又はそれを超える流量であってよい。

［００６０］さらなる実施形態では、堆積ガスは、ドープされていないポリシリコンから作られたシーズニング層を堆積するために、１つ又は複数のドープされていないケイ素含有前駆体を含むことができる。これらの実施形態では、堆積前駆体はシランを含むことができる。さらなる実施形態では、シランは、酸化ケイ素を含むシーズニング層の第１の部分の堆積後、半導体処理チャンバに流入し続けることができる。これらの実施形態では、チャンバへのシランの流入に伴う酸素の流れが減少又は停止されるため、シーズニング層のドープされていないポリシリコン部分の堆積中に、堆積前駆体は、低減した量の酸素を有するか又は酸素存在しない。

［００６１］実施形態では、方法５００は、操作５１０で静電チャックの露出表面上にシーズニング層を堆積することをさらに含んでもよい。いくつかの実施形態では、堆積は、シーズニング層を堆積するためのプラズマ化学気相堆積（ＰＥＣＶＤ）操作を含むことができる。さらなる実施形態では、ＰＥＣＶＤ操作は、堆積前駆体からプラズマを生成することと、堆積前駆体のプラズマ流出物からシーズニング層を形成することとを含んでもよい。実施形態では、プラズマを生成するために堆積前駆体に供給される電力は、１ＭＨｚ以上の周波数を有するＲＦ電力であってもよい。さらなる実施形態では、堆積前駆体に供給されるプラズマ電力は、約１０００ワット以上、約２０００ワット以上、約３０００ワット以上、約４０００ワット以上、約５０００ワット以上であるか、又はそれを超えるプラズマ電力であってよい。

［００６２］実施形態では、シーズニング層の堆積は、静電チャックを加熱することを含んでもよい。いくつかの実施形態では、チャックは、約１００℃以上、約１５０℃以上、約２００℃以上、約２５０℃以上、約３００℃以上の、又はそれを超える温度に加熱されてもよい。いくつかの実施形態では、静電チャックを加熱することにより、シーズニング膜とその下にあるチャック材料との間の接着が改善される。

［００６３］実施形態では、シーズニング層の堆積は、約１０秒以上、約１５秒以上、約２０秒以上、約３０秒以上、約４５秒以上、又はそれを超える時間行うことができる。堆積時間はシーズニング層の厚さに依存する可能性がある。実施形態では、シーズニング層は、約５００Å以上、約７５０Å以上、約１０００Å以上、約１２５０Å以上、約１５００Å以上、約１７５０Å、約２０００Å以上、又はそれを超える厚さを有することができる。さらに別の実施形態では、堆積層は材料の単一層であってもよい。さらに別の実施形態では、堆積層は、２つの異なる材料の二重層であってもよい。さらに追加の実施形態では、堆積層は、３つ以上の異なる材料を含む多層であってもよい。

［００６４］堆積されたシーズニング層は、チャッキング電圧が印加されたときに静電チャックからの漏れ電流の量を制限する電気絶縁層を提供する。実施形態では、堆積されたシーズニング層は、約３．５以上、約３．６以上、約３．７以上、約３．８以上、約３．９以上、約４以上、又はそれを超える誘電率（κ値）を有する。さらなる実施形態では、堆積されたシーズニング層は、ドープされていない材料のみを含むことができる。さらに別の実施形態では、堆積されたシーズニング層は、約１原子％以下、約０．５原子％以下、約０．０１原子％以下、約０．００１原子％以下、又はそれを下回る炭素レベルを有することができる。さらに別の実施形態では、堆積されたシーズニング層は炭素を含まなくてもよい。

［００６５］実施形態では、方法５００は、操作５１５において、基板ウエハをシーズニングされた静電チャックと接触させることをさらに含んでもよい。さらなる実施形態では、基板ウエハ（すなわち、半導体基板）は、静電チャック本体によって画定される、シーズニングされた基板支持表面上に置くことができる。シーズニングされた基板支持表面は、支持表面とシーズニングされた静電チャックと直接接触する基板ウエハの表面との間にシーズニング層を含む。

［００６６］方法５００の実施形態は、操作５２０において、チャッキング電圧（すなわち、クランプ電圧）をシーズニングされた静電チャックに印加することをさらに含むことができる。上で述べたように、チャッキング電圧は、基板支持面と支持面に接触する基板ウエハの表面との間に静電引力を生成する。この静電力は、ウエハに反りを生じさせるウエハに対する応力に対抗することによって、基板ウエハを実質的に平面形状に維持することができる。実施形態では、シーズニングされた静電チャックに印加されるチャッキング電圧は、－２５０Ｖ以上、約－３００Ｖ以上、－３５０Ｖ以上、約－４００Ｖ以上、約－４５０Ｖ以上、約－５００Ｖ以上、約－５５０Ｖ以上、約－６００Ｖ以上、約－６５０Ｖ以上、約－７００Ｖ以上、約－７５０Ｖ以上、約－８００Ｖ以上、約－８５０Ｖ以上、約－９００Ｖ以上、約－９５０Ｖ以上、約－１，０００Ｖ以上であるか、又はそれを超えることができる。

［００６７］静電チャック上に形成されたシーズニング層は電気絶縁性であり、印加されたチャッキング電圧におけるチャックからの漏れ電流を低減する。実施形態では、上述のチャッキング電圧範囲内の漏れ電流は、約１０ｍＡ以下、約８ｍＡ以下、約６ｍＡ以下、約５ｍＡ以下、約４ｍＡ以下、約３．５ｍＡ以下、約３ｍＡ以下、約２．５ｍＡ以下、約２ｍＡ以下、約１．５ｍＡ以下であるか、又はそれを下回ってよい。上述のように、いくつかの実施形態では、漏れ電流は、Ｊ－Ｒチャッキングを容易にするための適切な移動を確保するために、約０．２ｍＡ以上に維持することができ、いくつかの実施形態では、約０．３ｍＡ以上、約０．５ｍＡ以上、約０．７ｍＡ以上、約１．０ｍＡ以上、又はそれを超える漏れ電流を維持することができる。

［００６８］本技術の実施形態は、ドープされた酸化物及びポリシリコン材料を含むことが多い従来のシーズニング層よりもより電気絶縁性であるシーズニング層を静電チャック上に形成することを提供する。この電気抵抗の増加により、本発明のシーズニング層は、ウエハ基板上に多数の層を堆積することによって生じる反り力に対抗するために、高いチャッキング電圧及び高温に曝されたときの静電チャックからの漏れ電流を低減する。これらの特性は、３Ｄ－ＮＡＮＤデバイスなどの半導体デバイスを製造するために複数のＯＮ及びＯＰ堆積を受けるウエハを保持する静電チャック上に堆積されるシーズニング層においてますます重要になっている。

［００６９］前述の説明では、説明の目的で、本技術の様々な実施形態の理解を提供するために多くの詳細が示されている。しかしながら、当業者には、これらの詳細のうちの一部がなくても、あるいは、追加の詳細があれば、特定の実施形態を実施できることが明らかであろう。

［００７０］いくつかの実施形態を開示したが、当業者は、実施形態の趣旨から逸脱することなく、様々な修正、代替構造、及び等価物を使用できることが認識されるであろう。さらに、本技術を不必要にあいまいにすることを避けるために、いくつかの周知のプロセス及び要素については説明しなかった。したがって、上記の説明は、本技術の範囲を制限するものとして解釈されるべきではない。

［００７１］値の範囲が提示される場合、文脈上明らかに別段の指示がない限り、その範囲の上限と下限の間の各介在値はまた、下限の単位の最小単位まで具体的に開示されることが理解される。記載された範囲の任意の記載値又は記載されていない介在値の間の任意の狭い範囲、そしてその記載範囲のその他任意の記載された又は介在する値も包含される。これらの小さい範囲の上限と下限は、個別に範囲に含めることも除外することもでき、いずれか、どちらでもない、又は両方の制限がより狭い範囲に含まれている各範囲も本技術に含まれ、指定された範囲で特に除外された制限が適用される。記載された範囲に制限の一方又は両方が含まれる場合、含まれる制限のいずれか又は両方を除く範囲も含まれる。

［００７２］本明細書及び添付の特許請求の範囲で使用されるように、単数形「１つの（ａ）」、「１つの（ａｎ）」、及び「その（ｔｈｅ）」は、文脈上別途明示しない限り複数の指示物を含む。したがって、例えば、「ヒータ」への言及は、複数のそのようなヒータを含み、「突起」への言及は、当業者に知られている１つ又は複数の突起及びその等価物への言及などを含む。

［００７３］また、「含む（ｃｏｍｐｒｉｓｅ（ｓ））」、「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」、「含有する（ｃｏｎｔａｉｎ（ｓ））」、「含有している（ｃｏｎｔａｉｎｉｎｇ）」、「含む（ｉｎｃｌｕｄｅ（ｓ））」、及び「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語は、本明細書及び特許請求の範囲で使用された場合、記載された特徴、整数、構成要素、又はステップの存在を特定することを意図しているが、一又は複数のその他の特徴、整数、構成要素、工程、動作、又はグループの存在又は追加を除外するものではない。

Claims (20)

1. 半導体処理チャンバの静電チャックを含む基板処理領域に、３００ｓｃｃｍ以上の流量の分子酸素（Ｏ _２ ）を含む堆積前駆体を流入することと、
   前記堆積前駆体から前記静電チャック上に、３．５以上の誘電率によって特徴付けられるシーズニング層を堆積して、シーズニングされた静電チャックを形成することと、
   前記シーズニングされた静電チャックに５００Ｖ以上の電圧を印加することであって、前記シーズニングされた静電チャックは、前記電圧が印加されたときの２５ｍＡ以下の漏れ電流によって特徴付けられる、前記印加することと
   を含む半導体処理方法。
2. 半導体処理チャンバの静電チャックを含む基板処理領域に、堆積前駆体を流入することと、
   前記堆積前駆体から前記静電チャック上に、３．５以上の誘電率によって特徴付けられ、酸化ケイ素とドープされていないポリシリコンの二重層を含むシーズニング層を堆積して、シーズニングされた静電チャックを形成することと、
   前記シーズニングされた静電チャックに５００Ｖ以上の電圧を印加することであって、前記シーズニングされた静電チャックは、前記電圧が印加されたときの２５ｍＡ以下の漏れ電流によって特徴付けられる、前記印加することと
   を含む半導体処理方法。
3. 半導体処理チャンバの静電チャックを含む基板処理領域に、堆積前駆体を流入することと、
   前記堆積前駆体から前記静電チャック上に、３００Å以下の厚さによって特徴付けられるポリシリコン層を含み、かつ３．５以上の誘電率によって特徴付けられるシーズニング層を堆積して、シーズニングされた静電チャックを形成することと、
   前記シーズニングされた静電チャックに５００Ｖ以上の電圧を印加することであって、前記シーズニングされた静電チャックは、前記電圧が印加されたときの２５ｍＡ以下の漏れ電流によって特徴付けられる、前記印加することと
   を含む半導体処理方法。
4. 前記堆積前駆体がケイ素含有前駆体を含む、請求項１から３のいずれか一項に記載の半導体処理方法。
5. 前記シーズニング層がドープされていない酸化ケイ素を含む、請求項１に記載の半導体処理方法。
6. 前記シーズニング層が、５００Å以上の厚さによって特徴付けられる酸化ケイ素層を含む、請求項１に記載の半導体処理方法。
7. 前記シーズニング層が、１原子％以下の炭素によって特徴付けられる、請求項１に記載の半導体処理方法。
8. 前記シーズニングされた静電チャックは、前記電圧が印加されたときの１０ｍＡ以下の漏れ電流によって特徴づけられる、請求項１から３のいずれか一項に記載の半導体処理方法。
9. 前記静電チャック上への前記シーズニング層の堆積は、１０秒以上行われる、請求項１から３のいずれか一項に記載の半導体処理方法。
10. 半導体処理チャンバの基板処理領域内で、半導体ウエハを、３．５以上の誘電率によって特徴付けられるシーズニング層でシーズニングされた静電チャックに接触させることと、
    前記シーズニングされた静電チャックに５００Ｖ以上のクランプ電圧を印加して、前記半導体ウエハをチャッキングすることであって、前記シーズニングされた静電チャックは、前記クランプ電圧が印加されたときの２５ｍＡ以下の漏れ電流によって特徴付けられる、前記半導体ウエハをチャッキングすることと、
    前記チャッキングされたウエハ上に３つ以上の層を堆積することであって、前記堆積された３つ以上の層の堆積により、前記チャッキングされたウエハ内で５００ＭＰａ以上の応力が引き起こされ、前記チャッキングされたウエハが、前記３つ以上の層の堆積後の１００μｍ以下の反りによって特徴付けられる、前記堆積することと
    を含む半導体処理方法。
11. 前記チャッキングされたウエハが、前記３つ以上の層の前記堆積後の２％以下の平均厚さからの偏差によって特徴付けられる、請求項１０に記載の半導体処理方法。
12. 前記３つ以上の層が少なくとも５０対の層を含み、各対の層は誘電体層及び半導体層を含む、請求項１０に記載の半導体処理方法。
13. 前記シーズニング層がドープされていない酸化ケイ素を含む、請求項１０に記載の半導体処理方法。
14. 前記シーズニング層が、１原子％以下の炭素によって特徴付けられる、請求項１０に記載の半導体処理方法。
15. 基板支持アセンブリを画定する、３．５以上の誘電率によって特徴付けられるシーズニング層でシーズニングされた静電チャック本体であって、前記シーズニング層は炭素を含まず、かつ前記シーズニング層は、分子状酸素を含む堆積前駆体から形成される、静電チャック本体と、
    前記静電チャック本体に結合された支持ステムと、
    基板支持面と前記支持ステムとの間の前記静電チャック本体内に埋め込まれた電極と
    を含み、５００Ｖ以上のクランプ電圧で２５ｍＡ以下の前記静電チャック本体を通る漏れ電流によって特徴付けられる、基板支持アセンブリ。
16. 前記シーズニング層がドープされていない酸化ケイ素を含む、請求項１５に記載の基板支持アセンブリ。
17. 前記シーズニング層が、５００Å以上の厚さによって特徴付けられる、請求項１５に記載の基板支持アセンブリ。
18. 前記静電チャック本体がセラミック材料を含む、請求項１５に記載の基板支持アセンブリ。
19. 前記セラミック材料が、１×１０^９Ω－ｃｍ以上の体積抵抗率によって特徴付けられる、請求項１８に記載の基板支持アセンブリ。
20. 前記基板支持アセンブリが、前記静電チャック本体内に埋め込まれたヒータをさらに含む、請求項１５に記載の基板支持アセンブリ。