JP7820151B2

JP7820151B2 - オーディオ回路

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Inventors: 光輝酒井
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Description

本開示は、オーディオ回路に関する。

オーディオＩＣ（Integrated Circuit）同士のオーディオ信号の伝送方式は、大きくアナログ伝送とデジタル伝送に分類され、オーディオＩＣには、伝送方式に応じたインタフェース回路が実装される。

図１（ａ）、（ｂ）は、デジタルオーディオ信号およびアナログオーディオ信号の例示的な波形図である。デジタルオーディオ信号は、図１（ａ）に示すように、ハイ（たとえば３．３Ｖ）、ロー（たとえば０Ｖ）の２レベルでスイッチングするパルス信号により構成される。たとえばデジタルオーディオ信号は、複数のパルス信号の組み合わせ（たとえばクロック信号とシリアルデータの組み合わせ）であってもよいし、単一のパルス信号（たとえばＰＷＭ（Pulse Width Modulation）信号、ＰＤＭ（Pulse Density Modulation）信号やＤＳＤ（Direct Stream Digital）信号）であってもよい。アナログオーディオ信号は、図１（ｂ）に示すように、たとえばＣＤ（Compact Disc）の場合、最大で２Ｖｒｍｓのアナログ波形を有する。

図２は、従来のオーディオＩＣ９００を示す図である。このオーディオＩＣ９００は、アナログのオーディオ信号およびデジタルのオーディオ信号の両方を入力可能となっている。オーディオＩＣ９００は、２ピン（Ｌｃｈ，Ｒｃｈ）のアナログオーディオインタフェースと、４ピン（ＳＤＡＴＡ、ＬＲＣＬＫ、ＢＣＬＫ、ＭＣＬＫ）のシリアル入力インタフェースを備える。

オーディオＩＣ９００は、シリアルインタフェース回路（レシーバ）９０２、Ｄ／Ａコンバータ９０４，９０６、セレクタ９０８，９１０を備える。

オーディオＩＣ９００に、アナログインタフェースを備える別のＩＣ（Integrated Circuit）や機器が接続される場合、アナログ入力の２ピン（Ｌｃｈ，Ｒｃｈ）にアナログオーディオ信号が入力され、デジタル入力の４ピン（ＳＤＡＴＡ，ＬＲＣＬＫ，ＢＣＬＫ，ＭＣＬＫ）は不使用となる。セレクタ９０８，９１０は、Ｌｃｈピン、Ｒｃｈピンのアナログオーディオ信号を選択し、図示しない内部回路へと出力する。

オーディオＩＣ９００に、デジタルインタフェースを備える別のＩＣや機器が接続される場合、アナログ入力の２ピン（Ｌｃｈ，Ｒｃｈ）は不使用となり、デジタル入力の４ピン（ＳＤＡＴＡ，ＬＲＣＬＫ，ＢＣＬＫ，ＭＣＬＫ）にデジタルオーディオ信号が入力される。シリアルインタフェース回路９０２は、デジタルオーディオ信号をＬチャンネル、Ｒチャンネルに分離する。Ｄ／Ａコンバータ９０４，９０６は、Ｌチャンネル、Ｒチャンネルのデジタル信号をアナログ信号に変換する。セレクタ９０８，９１０は、Ｄ／Ａコンバータ９０４，９０６の出力を選択し、図示しない内部回路へと出力する。

特開２０１３－１９７７１１号公報特開２０１５－２０１７２９号公報

図２のオーディオＩＣ９００は、アナログ用とデジタル用を合計して、６個の入力ピンが必要となり、チップ面積およびパッケージ面積が大きくなるという問題がある。図２では１系統の入力のみを示すが、オーディオＩＣ９００は、４系統程度の入力を備える場合もあり、６×４＝２４ピンが必要となる。

本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ピン数を削減したオーディオ回路の提供にある。

本開示のある態様はオーディオ回路に関する。オーディオ回路は、デジタルオーディオ信号またはアナログオーディオ信号が入力されるＮ個（Ｎ≧１）の入力ピンと、Ｎ個の入力ピンにアナログオーディオ信号が入力されるとき、Ｎ個の入力ピンそれぞれにバイアス抵抗を介してバイアス電圧を印加するオーディオインタフェース回路と、オーディオインタフェース回路を通過したデジタルオーディオ信号またはアナログオーディオ信号を処理する内部回路と、を備える。

本開示の別の態様は電子機器に関する。電子機器は、上述のいずれかのオーディオ回路を備える。

本開示の別の態様は車載オーディオシステムに関する。車載オーディオシステムは、上述のいずれかのオーディオ回路を備える。

なお、以上の構成要素の任意の組合せ、本開示の表現を方法、装置などの間で変換したものもまた、本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本開示の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本開示たり得る。

本開示のある態様によれば、オーディオ回路のピン数を削減できる。

図１（ａ）、（ｂ）は、デジタルオーディオ信号およびアナログオーディオ信号の例示的な波形図である。従来のオーディオＩＣを示す図である。実施の形態に係るオーディオ回路の基本構成を示す回路図である。デジタルオーディオ信号が入力されるときのオーディオ回路の等価回路図である。アナログオーディオ信号が入力されるときのオーディオ回路の等価回路図である。実施例１に係るオーディオ回路の回路図である。実施例２に係るオーディオ回路の回路図である。実施例３に係るオーディオ回路の回路図である。実施例４に係るオーディオ回路の回路図である。実施例５に係るオーディオ回路の回路図である。図１１（ａ）、（ｂ）は、変形例２に係るオーディオインタフェース回路の回路図である。

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。またこの概要は、考えられるすべての実施形態の包括的な概要ではなく、実施形態の欠くべからざる構成要素を限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

一実施形態に係るオーディオ回路は、デジタルオーディオ信号またはアナログオーディオ信号が入力されるＮ個（Ｎ≧１）の入力ピンと、Ｎ個の入力ピンにアナログオーディオ信号が入力されるとき、Ｎ個の入力ピンそれぞれにバイアス抵抗を介してバイアス電圧を印加するオーディオインタフェース回路と、オーディオインタフェース回路を通過したデジタルオーディオ信号またはアナログオーディオ信号を処理する内部回路と、を備える。

この構成によると、アナログの入力ピンとデジタルの入力ピンを兼用できるため、ピン数を削減できる。なお、「Ｎ個の入力ピンにアナログオーディオ信号（デジタルオーディオ信号）が入力される」とはＮ個の入力ピンのすべてが使用されることを意味するものではなく、それらのうち少なくとも一つが使用されることをいう。

一実施形態において、オーディオインタフェース回路は、Ｎ個の入力ピンにデジタルオーディオ信号が入力されるとき、Ｎ個の入力ピンそれぞれをバイアス抵抗を介して接地してもよい。

一実施形態において、オーディオ回路の起動時において、オーディオインタフェース回路は、Ｎ個の入力ピンそれぞれをバイアス抵抗を介して接地するように構成されてもよい。Ｎ個の入力ピンにデジタル出力の外部回路が接続される場合において、オーディオ回路の起動時に、外部回路に高い電圧が印加されるのを防止できる。

一実施形態において、内部回路は、Ｎ個の入力ピンにデジタルオーディオ信号が入力されるときにアクティブとなり、デジタルオーディオ信号をアナログ信号に変換するＤ／Ａコンバータと、Ｎ個の入力ピンにデジタルオーディオ信号が入力されるときにＤ／Ａコンバータの出力信号を選択し、Ｎ個の入力ピンにアナログオーディオ信号が入力されるときにアナログオーディオ信号を選択する出力セレクタと、出力セレクタの出力を処理するアナログ処理回路と、を含んでもよい。

一実施形態において、内部回路は、Ｎ個の入力ピンにアナログオーディオ信号が入力されるときにアクティブとなり、アナログオーディオ信号をデジタル信号に変換するＡ／Ｄコンバータと、Ｎ個の入力ピンにデジタルオーディオ信号が入力されるときにデジタルオーディオ信号を選択し、Ｎ個の入力ピンにアナログオーディオ信号が入力されるときにＡ／Ｄコンバータの出力信号を選択する出力セレクタと、出力セレクタの出力を処理するデジタル処理回路と、を含んでもよい。

一実施形態において、バイアス電圧は、オーディオ回路の電源電圧の１／２であってもよい。

一実施形態において、オーディオインタフェース回路は、電源電圧を１／２倍に分圧する分圧回路と、分圧回路の出力電圧を受けるバッファと、Ｎ個のバイアスセレクタであって、それぞれの第１入力端子がバッファの出力と接続され、第２入力端子が接地されるＮ個のバイアスセレクタと、Ｎ個のバイアス抵抗であって、それぞれの一端が対応するバイアスセレクタの出力端子と接続され、それぞれの他端が対応する入力ピンと接続されるＮ個のバイアス抵抗と、を含んでもよい。

一実施形態において、Ｎ＝４であり、デジタルオーディオ信号は、シリアルデータ、ＬＲクロック、ビットクロック、マスタ－クロックを含むシリアル形式で伝送されてもよい。

一実施形態において、Ｎ＝３であり、デジタルオーディオ信号は、シリアルデータ、ＬＲクロック、ビットクロックを含むシリアル形式で伝送されてもよい。

一実施形態において、デジタルオーディオ信号は、ＰＷＭ信号であってもよい。

一実施形態において、アナログオーディオ信号は、差動信号であってもよい。

一実施形態において、アナログオーディオ信号は、シングルエンド信号であってもよい。

一実施形態において、オーディオ回路は、ひとつの基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

（実施形態）
以下、本開示を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、開示を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも開示の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。

図３は、実施の形態に係るオーディオ回路３００の基本構成を示す回路図である。オーディオ回路３００はＮ個（Ｎ≧１）の入力ピンＰ_１～Ｐ_Ｎと、電源ピンＶＣＣと、オーディオインタフェース回路３１０と、内部回路３２０と、を備え、ひとつの半導体基板に集積化されている。

Ｎ個の入力ピンＰ_１～Ｐ_Ｎには、デジタルオーディオ信号またはアナログオーディオ信号が排他的、択一的に入力される。オーディオインタフェース回路３１０は、Ｎ個の入力ピンＰ_１～Ｐ_Ｎに入力されるデジタルまたはアナログのオーディオ信号を受信し、後段の内部回路３２０に供給する。

オーディオインタフェース回路３１０は、Ｎ個の入力ピンＰ_１～Ｐ_Ｎにアナログオーディオ信号が入力されるとき、Ｎ個の入力ピンＰ_１～Ｐ_Ｎそれぞれに、バイアス抵抗Ｒ１_１～Ｒ１_Ｎを介してバイアス電圧Ｖ_Ｂを印加する。たとえばバイアス電圧Ｖ_Ｂは、電源ピンＶＣＣに供給される電源電圧Ｖ_ＣＣ（たとえば１４．４Ｖ）を、抵抗分圧回路によって１／２倍に分圧した電圧（たとえば７．２Ｖ）である。

またオーディオインタフェース回路３１０は、Ｎ個の入力ピンＰ_１～Ｐ_Ｎにデジタルオーディオ信号が入力されるとき、Ｎ個の入力ピンＰ_１～Ｐ_Ｎそれぞれをバイアス抵抗Ｒ１_１～Ｒ１_Ｎを介して接地するよう構成される。

オーディオインタフェース回路３１０は、分圧回路３１２、バッファ３１４、Ｎ個のバイアスセレクタＳＥＬ１_１～ＳＥＬ１_Ｎ、Ｎ個のバイアス抵抗Ｒ１_１～Ｒ１_Ｎを備える。

分圧回路３１２は、抵抗値が等しい抵抗Ｒ２１、Ｒ２２を含み、電源電圧Ｖ_ＣＣを１／２倍に分圧する。バッファ３１４は、分圧回路３１２の出力電圧を受ける。バッファ３１４は、デジタルオーディオ信号が入力される場合にはオフすることができる。

ｉ番目（１≦ｉ≦Ｎ）のバイアスセレクタＳＥＬ１_ｉの第１入力端子（１）は、バッファ３１４の出力と接続され、第２入力端子（２）は接地される。

ｉ番目（１≦ｉ≦Ｎ）のバイアス抵抗Ｒ１_ｉの一端は、対応するバイアスセレクタＳＥＬ１_ｉの出力端子（Ｏ）と接続され、その他端は対応する入力ピンＰ_ｉと接続される。

バイアスセレクタＳＥＬ１_１～ＳＥＬ１_Ｎは、Ｎ個の入力ピンＰ_１～Ｐ_Ｎにアナログオーディオ信号が入力されるとき、第１入力端子側にオンとなり、デジタルオーディオ信号が入力されるとき、第２入力端子側にオンとなる。

たとえばオーディオ回路３００は、デジタル入力とアナログ入力を指定するデータを格納するレジスタを備え、複数のバイアスセレクタＳＥＬ１_１～ＳＥＬ１_Ｎの状態を、このデータにもとづいて切り替えてもよい。あるいはオーディオ回路３００は、デジタル入力とアナログ入力を指定するための設定ピンを備え、複数のバイアスセレクタＳＥＬ１_１～ＳＥＬ１_Ｎの状態を、設定ピンの電気的状態にもとづいて切り替えてもよい。

オーディオインタフェース回路３１０は、オーディオ回路３００の起動時、すなわち電源投入時において、レジスタや設定ピンの状態にかかわらず、Ｎ個の入力ピンＰ_１～Ｐ_Ｎそれぞれを、バイアス抵抗Ｒ１_１～Ｒ１_Ｎを介して接地するように構成されてもよい。たとえばオーディオ回路３００は、パワーオンリセット回路を備え、パワーオンリセット回路の出力に応答して、複数のバイアスセレクタＳＥＬ１_１～ＳＥＬ１_Ｎを、第２入力端子側にオンとなるように初期化する。その後、オーディオ回路３００の起動が完了すると、レジスタあるいは設定ピンの状態にもとづいて、複数のバイアスセレクタＳＥＬ１_１～ＳＥＬ１_Ｎの状態を切り替えてもよい。

以上がオーディオ回路３００の基本構成である。続いてその動作を説明する。図４は、デジタルオーディオ信号が入力されるときのオーディオ回路３００の等価回路図である。複数の入力ピンＰ_１～Ｐ_ＮのうちＭ個（１≦Ｍ≦Ｎ）にデジタル音源４０２が接続され、デジタル音源４０２から、Ｍ個のパルス信号Ｄ_１～Ｄ_Ｍが入力される。パルス信号Ｄ_１～Ｄ_Ｍは、オーディオインタフェース回路３１０を通過し、内部回路３２０に供給される。

図５は、アナログオーディオ信号が入力されるときのオーディオ回路３００の等価回路図である。複数の入力ピンＰ_１～Ｐ_Ｎのうち、Ｋ個（１≦Ｋ≦Ｎ）に、カップリングコンデンサＣ_１～Ｃ_Ｋを介してアナログ音源４０４が接続される。アナログ音源４０４が出力するＫ個のアナログオーディオ信号Ａ_１～Ａ_Ｋは、オーディオインタフェース回路３１０によって、センターレベルがバイアス電圧Ｖ_ＢＩＡＳとなるようにシフトされ、内部回路３２０に供給される。

以上がオーディオ回路３００の動作である。このオーディオ回路３００によれば、アナログの入力ピンとデジタルの入力ピンを兼用できるため、ピン数を削減できる。

またオーディオ回路３００の起動時において、オーディオインタフェース回路３１０は、Ｎ個の入力ピンそれぞれを抵抗を介して接地するように構成される。これにより、入力ピンにデジタル出力のデジタル音源４０２が接続される場合において、オーディオ回路の起動時に、デジタル音源４０２の出力ピンに高い電圧（Ｖ_ＢＩＡＳ）が印加されるのを防止できる。

本開示は、図３の回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本開示の範囲を狭めるためではなく、開示の本質や回路動作の理解を容易、明確化するために、より具体的な構成例を説明する。

（実施例１）
図６は、実施例１に係るオーディオ回路３００Ａの回路図である。この実施例ではＮ＝４である。オーディオ回路３００Ａには、デジタルオーディオ信号として、シリアルデータＳＤＡＴＡ，ＬＲクロックＬＲＣＬＫ、ビットクロックＢＣＬＫ、マスタークロックＭＣＬＫを含むシリアルオーディオ信号を入力可能である。このようなデジタルオーディオ信号としては、Ｉ^２ＳフォーマットのＰＣＭオーディオデータが例示され、デジタルオーディオ信号は、２チャンネル（便宜的にＬチャンネルとＲチャンネルと称する）のオーディオ信号を含む。また４チャンネルなどマルチチャンネルのオーディオ信号の場合、ＴＤＭ（時分割変調）フォーマットを用いてもよい。

またオーディオ回路３００Ａには、２チャンネル（ＬチャンネルとＲチャンネル）のアナログオーディオ信号が、差動形式（バランス）で入力可能となっている。

デジタル音源が接続される場合、第１入力ピンＰ_１～第４入力ピンＰ_４には、シリアルデータＳＤＡＴＡ，ＬＲクロックＬＲＣＬＫ、ビットクロックＢＣＬＫ、マスタークロックＭＣＬＫが入力される。これらは図１のパルス信号に相当する。

アナログ音源が接続される場合、第１入力ピンＰ_１および第２入力ピンＰ_２には、１チャンネル分（たとえばＬチャンネル）の差動アナログオーディオ信号ＡＬ_Ｐ，ＡＬ_Ｎを入力することができる。第３入力ピンＰ_３および第４入力ピンＰ_４には、別の１チャンネル分（たとえばＲチャンネル）の差動アナログオーディオ信号ＡＲ_Ｐ，ＡＲ_Ｎを入力することができる。

内部回路３２０Ａは、シュミットバッファＢ１_１～Ｂ１_４、シリアルオーディオインタフェース回路３２２Ａ、Ｄ／Ａコンバータ３２４Ｌ，３２４Ｒ、出力セレクタＳＥＬ２_１～ＳＥＬ２_４、出力バッファＢ２_１～Ｂ２_４、アナログ処理回路３３０を含む。

シリアルオーディオインタフェース回路３２２Ａ、Ｄ／Ａコンバータ３２４Ｌ，３２４Ｒは、入力ピンＰ_１～Ｐ_４にデジタルオーディオ信号が入力されるときにアクティブとなり、受信したシリアルデータを、ＬチャンネルとＲチャンネルのデジタル信号に分離する。Ｄ／Ａコンバータ３２４Ｌは、Ｌチャンネルのデジタル信号をアナログ信号に変換し、Ｄ／Ａコンバータ３２４Ｒは、Ｒチャンネルのデジタル信号をアナログ信号に変換する。実施例１では、Ｄ／Ａコンバータ３２４Ｌ，３２４Ｒは、差動出力を有している。なお、Ｄ／Ａコンバータ３２４Ｌ，３２４Ｒは、デジタル部を共通として構成してもよい。

出力セレクタＳＥＬ２_１～ＳＥＬ２_４は、入力ピンＰ_１～Ｐ_４にデジタルオーディオ信号が入力されるときにＤ／Ａコンバータ３２４Ｌ，３２４Ｒの出力信号を選択し、入力ピンＰ_１～Ｐ_４にアナログオーディオ信号が入力されるときに、アナログオーディオ信号を選択する。

具体的には、出力セレクタＳＥＬ２_１の第１入力端子（１）は、入力ピンＰ_１と接続され、第２入力端子（２）は、Ｄ／Ａコンバータ３２４Ｌの正極出力と接続される。出力セレクタＳＥＬ２_１の第１入力端子（１）は入力ピンＰ_２と接続され、第２入力端子（２）は、Ｄ／Ａコンバータ３２４Ｌの負極出力と接続される。出力セレクタＳＥＬ２_３の第１入力端子（１）は、入力ピンＰ_３と接続され、第２入力端子（２）は、Ｄ／Ａコンバータ３２４Ｒの正極出力と接続される。出力セレクタＳＥＬ２_４の第１入力端子（１）は入力ピンＰ_４と接続され、第２入力端子（２）は、Ｄ／Ａコンバータ３２４Ｒの負極出力と接続される。

出力バッファＢ２_１～Ｂ２_４は、出力セレクタＳＥＬ２_１～ＳＥＬ２_４の出力を受け、後段のアナログ処理回路３３０に供給する。なお出力バッファＢ２_１～Ｂ２_４は省略してもよい。

このオーディオ回路３００Ａによれば、４つの入力ピンＰ_１～Ｐ_４を介して、シリアル形式のデジタルオーディオ信号、または、差動アナログオーディオ信号を受信することができる。オーディオ回路３００Ａの入力ピンの個数は、図２のオーディオ回路９００に比べて２個減っている。

なお、図６のオーディオ回路３００Ａの変形例として、Ｄ／Ａコンバータ３２４Ｌ，３２４Ｒをシングルエンド出力に変更したもの、あるいは入力ピンＰ_１～Ｐ_４のうち２つに、シングルエンドのアナログオーディオ信号を入力するようにしたものも有効である。

（実施例２）
図７は、実施例２に係るオーディオ回路３００Ｂの回路図である。この実施例ではＮ＝３である。オーディオ回路３００Ｂには、デジタルオーディオ信号として、シリアルデータＳＤＡＴＡ，ＬＲクロックＬＲＣＬＫ、ビットクロックＢＣＬＫを含むシリアルオーディオ信号を入力可能である。このようなデジタルオーディオ信号としては、Ｉ^２ＳフォーマットのＰＣＭオーディオデータが例示され、デジタルオーディオ信号は、２チャンネル（便宜的にＬチャンネルとＲチャンネルと称する）のオーディオ信号を含む。また４チャンネルなどマルチチャンネルのオーディオ信号の場合、ＴＤＭ（時分割変調）フォーマットを用いてもよい。

またオーディオ回路３００Ｂには、２チャンネル（ＬチャンネルとＲチャンネル）のアナログオーディオ信号ＡＬ，ＡＲが、シングルエンド（アンバランスバランス）で入力可能となっている。

デジタル音源が接続される場合、第１入力ピンＰ_１～第３入力ピンＰ_３には、シリアルデータＳＤＡＴＡ，ＬＲクロックＬＲＣＬＫ、ビットクロックＢＣＬＫ、マスタークロックＭＣＬＫが入力される。これらは図１のパルス信号に相当する。

アナログ音源が接続される場合、第１入力ピンＰ_１には、１チャンネル分（たとえばＬチャンネル）のシングルエンドのアナログオーディオ信号ＡＬを入力することができる。第２入力ピンＰ_２には、別の１チャンネル分（たとえばＲチャンネル）のシングルエンドのアナログオーディオ信号ＡＲを入力することができる。

内部回路３２０Ｂは、シュミットバッファＢ１_１～Ｂ１_３、シリアルオーディオインタフェース回路３２２Ｂ、Ｄ／Ａコンバータ３２４Ｌ，３２４Ｒ、出力セレクタＳＥＬ２_１～ＳＥＬ２_２、出力バッファＢ２_１～Ｂ２_２、アナログ処理回路３３０を含む。

シリアルオーディオインタフェース回路３２２Ｂ、Ｄ／Ａコンバータ３２４Ｌ，３２４Ｒは、入力ピンＰ_１～Ｐ_３にデジタルオーディオ信号が入力されるときにアクティブとなり、受信したシリアルデータを、ＬチャンネルとＲチャンネルのデジタル信号に分離する。Ｄ／Ａコンバータ３２４Ｌは、Ｌチャンネルのデジタル信号をアナログ信号に変換し、Ｄ／Ａコンバータ３２４Ｒは、Ｒチャンネルのデジタル信号をアナログ信号に変換する。実施例２では、Ｄ／Ａコンバータ３２４Ｌ，３２４Ｒは、シングルエンド出力を有している。

出力セレクタＳＥＬ２_１～ＳＥＬ２_２は、入力ピンＰ_１～Ｐ_３にデジタルオーディオ信号が入力されるときにＤ／Ａコンバータ３２４Ｌ，３２４Ｒの出力信号を選択し、入力ピンＰ_１，Ｐ_２にアナログオーディオ信号が入力されるときに、アナログオーディオ信号を選択する。

具体的には、出力セレクタＳＥＬ２_１の第１入力端子（１）は、入力ピンＰ_１と接続され、第２入力端子（２）は、Ｄ／Ａコンバータ３２４Ｌの出力と接続される。出力セレクタＳＥＬ２_１の第１入力端子（１）は入力ピンＰ_２と接続され、第２入力端子（２）は、Ｄ／Ａコンバータ３２４Ｒの出力と接続される。

出力バッファＢ２_１～Ｂ２_２は、出力セレクタＳＥＬ２_１～ＳＥＬ２_２の出力を受け、後段のアナログ処理回路３３０に供給する。なお出力バッファＢ２_１～Ｂ２_２は省略してもよい。

このオーディオ回路３００Ｂによれば、３つの入力ピンＰ_１～Ｐ_３を介して、シリアル形式のデジタルオーディオ信号、または、シングルエンドのアナログオーディオ信号を受信することができる。オーディオ回路３００Ａの入力ピンの個数は、図２のオーディオ回路９００に比べて３個減っている。

（実施例３）
図８は、実施例３に係るオーディオ回路３００Ｃの回路図である。この実施例ではＮ＝２である。オーディオ回路３００Ｃには、デジタルオーディオ信号として、Ｓ／ＰＤＩＦ（Sony Philips Digital InterFace）形式の信号が入力可能である。

またオーディオ回路３００Ｃには、２チャンネル（ＬチャンネルとＲチャンネル）のアナログオーディオ信号ＡＬ，ＡＲが、シングルエンド（アンバランスバランス）で入力可能となっている。

デジタル音源が接続される場合、第１入力ピンＰ_１には、Ｓ／ＰＤＩＦ信号が入力される。

内部回路３２０Ｃは、シュミットバッファＢ１_１～Ｂ１_２、Ｓ／ＰＤＩＦ回路３２２Ｃ、Ｄ／Ａコンバータ３２４Ｌ，３２４Ｒ、出力セレクタＳＥＬ２_１～ＳＥＬ２_２、出力バッファＢ２_１～Ｂ２_２、アナログ処理回路３３０を含む。

Ｓ／ＰＤＩＦ回路３２２Ｃ、Ｄ／Ａコンバータ３２４Ｌ，３２４Ｒは、入力ピンＰ_１にＳ／ＰＤＩＦ信号が入力されるときにアクティブとなり、受信したＳ／ＰＤＩＦ信号を、ＬチャンネルとＲチャンネルのデジタル信号に分離する。Ｄ／Ａコンバータ３２４Ｌは、Ｌチャンネルのデジタル信号をアナログ信号に変換し、Ｄ／Ａコンバータ３２４Ｒは、Ｒチャンネルのデジタル信号をアナログ信号に変換する。その他の構成は、図７（実施例２）の内部回路３２０Ｂと同様である。

このオーディオ回路３００Ｃによれば、２つの入力ピンＰ_１、Ｐ_２を介して、シリアル形式のデジタルオーディオ信号、または、シングルエンドのアナログオーディオ信号を受信することができる。

（実施例４）
図９は、実施例４に係るオーディオ回路３００Ｄの回路図である。この実施例ではＮ＝２である。オーディオ回路３００Ｄには、デジタルオーディオ信号として、ＰＤＭ信号（ＤＳＤ信号）やＰＷＭ信号などのパルス変調信号ＤＬ，ＤＲがダイレクトに入力可能である。

またオーディオ回路３００Ｄには、２チャンネル（ＬチャンネルとＲチャンネル）のアナログオーディオ信号ＡＬ，ＡＲが、シングルエンド（アンバランスバランス）で入力可能となっている。

デジタル音源が接続される場合、入力ピンＰ_１，Ｐ_２にはそれぞれ、Ｌチャンネル、Ｒチャンネルのパルス変調信号ＤＬ、ＤＲを入力することができる。

内部回路３２０Ｄは、シュミットバッファＢ１_１～Ｂ１_２、デコーダ回路３２２Ｄ、Ｄ／Ａコンバータ３２４Ｌ，３２４Ｒ、出力セレクタＳＥＬ２_１～ＳＥＬ２_２、出力バッファＢ２_１～Ｂ２_２、アナログ処理回路３３０を含む。

デコーダ回路３２２Ｄは、入力ピンＰ_１、Ｐ_２にパルス変調信号ＤＬ，ＤＲが入力されるときにアクティブとなり、受信したパルス変調信号ＤＬ，ＤＲをデコードする。Ｄ／Ａコンバータ３２４Ｌ，３２４Ｒは、Ｌチャンネル、Ｒチャンネルのデジタル信号をアナログ信号に変換する。デコーダ回路３２２ＤおよびＤ／Ａコンバータ３２４Ｌ，３２４Ｒは、アナログローパスフィルタに置き換えてもよい。その他の構成は、図７（実施例２）の内部回路３２０Ｂと同様である。

このオーディオ回路３００Ｄによれば、２つの入力ピンＰ_１、Ｐ_２を介して、パルス変調されたデジタルオーディオ信号、または、シングルエンドのアナログオーディオ信号を受信することができる。

（実施例５）
実施例１～４では、アナログ処理回路３３０を備えるオーディオ回路を説明したが、デジタル処理回路３４０を備えるオーディオ回路にも本開示は適用可能である。図１０は、実施例５に係るオーディオ回路３００Ｅの回路図である。オーディオ回路３００Ｅは、図６のオーディオ回路３００Ａと同様の信号を受信可能であるが、アナログ処理回路３３０、Ｄ／Ａコンバータ３２４に代えて、デジタル処理回路３４０およびＡ／Ｄコンバータ３２６を備える。

Ａ／Ｄコンバータ３２６ＬおよびＡ／Ｄコンバータ３２６Ｒは、入力ピンＰ_１～Ｐ_４にアナログオーディオ信号が入力されるときにアクティブとなり、アナログオーディオ信号をデジタル信号に変換する。具体的にはＡ／Ｄコンバータ３２６Ｌは差動入力を有し、入力ピンＰ_１、Ｐ_２に入力されるＬチャンネルの差動アナログ信号ＡＬ_Ｐ，ＡＬ_Ｎをデジタル信号に変換する。またＡ／Ｄコンバータ３２６Ｒは差動入力を有し、入力ピンＰ_３、Ｐ_４に入力されるＲチャンネルの差動アナログ信号ＡＲ_Ｐ，ＡＲ_Ｎをデジタル信号に変換する。

デジタル処理回路３４０は、入力ピンＰ_１～Ｐ_４にアナログ信号が入力されるとき、Ａ／Ｄコンバータ３２６Ｌ，３２６Ｒの出力を処理し、入力ピンＰ_１～Ｐ_４にデジタル信号が入力されるとき、シリアルオーディオインタフェース回路３２２Ｅの出力を処理する。
たとえばデジタル処理回路３４０は、入力ピンＰ_１～Ｐ_４にデジタルオーディオ信号が入力されるときに、デジタルオーディオ信号を選択し、アナログオーディオ信号が入力されるときにＡ／Ｄコンバータ３２６の出力信号を選択する出力セレクタＳＥＬ３_１，ＳＥＬ３_２を含んでもよい。

（変形例１）
実施例２～４についても、実施例５と同様に、アナログ処理回路３３０をデジタル処理回路３４０に置き換えることができる。

（変形例２）
オーディオインタフェース回路３１０の構成は、図３のそれに限定されない。図１１（ａ）、（ｂ）は、変形例２に係るオーディオインタフェース回路３１０の回路図である。図１１（ａ）、（ｂ）では、ひとつのピンに対応する部分のみが示される。図１１（ａ）の変形例では、２個のバイアス抵抗Ｒ１_＃がバイアスセレクタＳＥＬ１_＃の入力側に設けられている。図１１（ｂ）では、バイアスセレクタＳＥＬ１_＃に代えてスイッチＳＷ１_＃が設けられている。アナログオーディオ信号が入力されるときに、スイッチＳＷ１_＃がオンとなり、バイアス抵抗Ｒ１_＃とスイッチＳＷ１_＃を介して、バイアス電圧Ｖ_ＢＩＡＳが入力ピンＰ＃に印加される。バイアス抵抗Ｒ１_＃とスイッチＳＷ１_＃は入れ替えてもよい。

本開示は、オーディオ回路に関する。

３００オーディオ回路
３１０オーディオインタフェース回路
３１２分圧回路
３１４バッファ
３２０内部回路
３２２Ａ，３２２Ｂシリアルオーディオインタフェース回路
３２２ＣＳ／ＰＤＩＦ回路
３２２Ｄデコーダ回路
３２４Ｄ／Ａコンバータ
３２６Ａ／Ｄコンバータ
３３０アナログ処理回路
３４０デジタル処理回路
４０４アナログ音源
４０２デジタル音源

Claims

少なくともひとつの信号を含むデジタルオーディオ信号または少なくともひとつの信号を含むアナログオーディオ信号を受信可能なオーディオ回路であって、
Ｎ個（Ｎ≧１）の入力ピンであって、前記デジタルオーディオ信号に含まれる各信号が、前記Ｎ個の入力ピンのうち対応するひとつに割り当てて入力され、前記アナログオーディオ信号に含まれる各信号が、前記Ｎ個の入力ピンのうち対応するひとつに割り当てて入力されるべきものである、Ｎ個の入力ピンと、
前記Ｎ個の入力ピンに対応するＮ個の抵抗を含み、各抵抗の第１端は、対応する入力ピンと接続されており、前記オーディオ回路が前記アナログオーディオ信号を受信するとき、前記Ｎ個の抵抗それぞれの第２端にバイアス電圧が印加されるように構成されているオーディオインタフェース回路と、
前記オーディオインタフェース回路を通過した前記デジタルオーディオ信号または前記アナログオーディオ信号を処理する内部回路と、
を備えることを特徴とするオーディオ回路。
前記オーディオインタフェース回路は、前記オーディオ回路が前記デジタルオーディオ信号を受信するとき、前記Ｎ個の抵抗それぞれの第２端が接地されるように構成されることを特徴とする請求項１に記載のオーディオ回路。
前記オーディオ回路の起動時において、前記オーディオインタフェース回路は、前記Ｎ個の抵抗それぞれの第２端が接地されるように構成されることを特徴とする請求項２に記載のオーディオ回路。
前記内部回路は、
前記オーディオ回路が前記デジタルオーディオ信号を受信するときにアクティブとなり、前記デジタルオーディオ信号をアナログ信号に変換するＤ／Ａコンバータと、
前記オーディオ回路が前記デジタルオーディオ信号を受信するときに前記Ｄ／Ａコンバータの出力信号を選択し、前記オーディオ回路が前記アナログオーディオ信号を受信するときに前記アナログオーディオ信号を選択する出力セレクタと、
前記出力セレクタの出力を処理するアナログ処理回路と、
を含むことを特徴とする請求項１から３のいずれかに記載のオーディオ回路。
前記内部回路は、
前記オーディオ回路が前記アナログオーディオ信号を受信するときにアクティブとなり、前記アナログオーディオ信号をデジタル信号に変換するＡ／Ｄコンバータと、
前記オーディオ回路が前記デジタルオーディオ信号を受信するときに、前記デジタルオーディオ信号を処理するシリアルオーディオインタフェース回路と、
前記オーディオ回路が前記デジタルオーディオ信号を受信するときに、前記シリアルオーディオインタフェース回路の出力信号を選択し、前記オーディオ回路が前記アナログオーディオ信号を受信するときに前記Ａ／Ｄコンバータの出力信号を選択する出力セレクタを含み、前記出力セレクタの出力を処理するデジタル処理回路と、
を含むことを特徴とする請求項１から３のいずれかに記載のオーディオ回路。
前記バイアス電圧は、前記オーディオ回路の電源電圧の１／２であることを特徴とする請求項１から５のいずれかに記載のオーディオ回路。
前記オーディオインタフェース回路は、
前記電源電圧を１／２倍に分圧する分圧回路と、
前記分圧回路の出力電圧を受けるバッファと、
前記Ｎ個の抵抗に対応するＮ個のバイアスセレクタと、
を備え、
各バイアスセレクタは、前記バッファの出力と接続された第１入力端子と、接地された第２入力端子と、前記Ｎ個の抵抗のうち対応するひとつの前記第２端と接続される出力端子と、を有し、前記第１入力端子と前記出力端子の間が導通する第１状態と、前記第２入力端子と前記出力端子の間が導通する第２状態と、が切替え可能であり、
前記オーディオ回路が前記アナログオーディオ信号を受信するときに、前記Ｎ個のバイアス回路は前記第１状態となり、前記バッファの出力電圧が前記バイアス電圧として前記Ｎ個の抵抗それぞれの前記第２端に印加されることを特徴とする請求項６に記載のオーディオ回路。
Ｎ＝４であり、前記デジタルオーディオ信号は、シリアルデータ、ＬＲクロック、ビットクロック、マスタークロックを含み、
前記シリアルデータ、前記ＬＲクロック、前記ビットクロック、前記マスタークロックが４個の入力ピンに割り当てて入力されることを特徴とする請求項１から７のいずれかに記載のオーディオ回路。
Ｎ＝３であり、前記デジタルオーディオ信号は、シリアルデータ、ＬＲクロック、ビットクロックを含み、
前記シリアルデータ、前記ＬＲクロック、前記ビットクロックが３個の入力ピンに割り当てて入力されることを特徴とする請求項１から７のいずれかに記載のオーディオ回路。
前記デジタルオーディオ信号は、ＰＷＭ信号であることを特徴とする請求項１から７のいずれかに記載のオーディオ回路。
前記アナログオーディオ信号は、差動信号であることを特徴とする請求項１から１０のいずれかに記載のオーディオ回路。
前記アナログオーディオ信号は、シングルエンド信号であることを特徴とする請求項１から１０のいずれかに記載のオーディオ回路。
ひとつの基板に一体集積化されることを特徴とする請求項１から１２のいずれかに記載のオーディオ回路。