JP7823398B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関する。

特許文献１は、電力変換回路において、スイッチングを行うハーフブリッジ構成のパワーデバイスと並列にＲＣスナバ回路を接続することにより、パワーデバイスのターンオフスイッチング時等で発生するサージ電圧をＲＣスナバ回路の容量素子（スナバコンデンサ）で吸収し、ＲＣスナバ回路の抵抗素子で熱として消費する構成を開示する。このＲＣスナバ回路は、オーバーシュートやアンダーシュートするサージ電圧及びリンギング電圧を抑制して、大電力を取り扱う電力変換回路のノイズ耐性改善に用いられている。

電力変換回路におけるプリント基板の受動素子の部品点数削減やパワーモジュールへの内蔵を図るため、ＲＣスナバ回路の構成として、抵抗素子及び容量素子を１チップ上に形成した構成が提案されている。特許文献２は、半導体基板自体を抵抗素子として用いて、半導体基板の上部のトレンチの内側に誘電体層を介して電極を埋め込むことによりスナバコンデンサを構成したスナバ回路チップを開示する。

特許文献３は、半導体スナバが、基板領域と、基板領域上に形成された誘電領域とを有し、基板領域が抵抗として機能し、誘電領域がキャパシタとして機能する構成を開示する。特許文献４は、基板領域上にドリフト領域及び高抵抗層が設けられ、高抵抗層に接するようにキャパシタ誘電体領域が形成され、基板領域、ドリフト領域及び高抵抗層が抵抗として機能し、キャパシタ誘電体領域がキャパシタとして機能する構成を開示する。特許文献５は、４つの導電層の両端を階段状にレイアウトし、且つ、奇数番目の導電層からなる第１電極と偶数番目の導電層からなる第２電極とにより容量素子を構成することを開示する。

特開２００７－３０６６９２号公報 特許第６８８８４２６号公報 特開２０１０－１９２８２７号公報 特開２０１０－２０６１０６号公報 特開２０１０－９８０６７号公報

通常、大電力の電力変換回路では、ＡＣ電源の電圧にもよるが、パワーデバイスのターンオフスイッチング時のサージ電圧は１０００Ｖ程度の高電圧がかかるため、パワーデバイスに並列接続しているスナバコンデンサの絶縁耐圧も１０００Ｖ程度の絶縁性能が求められる。そのため、特許文献２に記載のスナバ回路チップのスナバコンデンサのようなトレンチ形状の中に高耐圧仕様に対応した厚い誘電体層を形成するには、幅の広いトレンチを形成する必要があり、トレンチによるコンデンサ部の面積削減効果が得にくくなる。

パワーデバイスの電流定格にもよるが、一般にサージ電圧抑制に必要な容量値として１ｎＦ以上の容量値を作りこむ必要があり、誘電体層を酸化膜の誘電率ε（比誘電率３．９）として１０００Ｖの絶縁性能に必要な酸化膜厚ｄが３μｍ（ＴＥＯＳ膜等絶縁破壊電界強度が３．３ＭＶ／ｃｍ程度の膜質を想定）のプレーナ型のスナバコンデンサと仮定した場合、Ｃ＝ε×Ｓ／ｄから、１ｎＦの容量値に必要なコンデンサ部の面積は９．３２ｍｍ×９．３２ｍｍとなり、パワーデバイスと同じくらい大きいチップ面積となってしまうことが分かる。その結果、電力変換回路を構成するプリント基板の省面積化やパワーモジュールへの内蔵が困難になるといった課題がある。

上記課題に鑑み、本発明は、小さいチップ面積で高耐圧の容量素子を実現することができる半導体装置を提供することを目的とする。

本発明の一態様は、（ａ）下層電極と、（ｂ）下層電極上に設けられた第１誘電体層と、（ｃ）第１誘電体層上に設けられた第１上層電極と、（ｄ）第１上層電極上に設けられた第２誘電体層と、（ｅ）第２誘電体層上に設けられ、下層電極に電気的に接続された第２上層電極と、（ｆ）第２上層電極上に設けられた第３誘電体層と、（ｇ）第３誘電体層上に設けられ、第１上層電極に電気的に接続された第３上層電極とを備え、下層電極と第１上層電極の間の第１容量、第１上層電極と第２上層電極の間の第２容量、第２上層電極と第３上層電極の間の第３容量が並列接続されている半導体装置であることを要旨とする。

本発明によれば、小さいチップ面積で高耐圧の容量素子を実現することができる半導体装置を提供することができる。

第１実施形態に係る半導体装置を適用した電力変換回路を示す回路図である。 第１実施形態に係る半導体装置を示す平面図である。 図１のＡ－Ａ方向から見た断面図である。 図３に等価回路を重畳した断面図である。 第１実施形態に係る半導体装置の製造方法を説明するための断面図である。 第１実施形態に係る半導体装置の製造方法を説明するための図５に引き続く断面図である。 第１実施形態に係る半導体装置の製造方法を説明するための図６に引き続く断面図である。 第１実施形態に係る半導体装置の製造方法を説明するための図７に引き続く断面図である。 第１実施形態に係る半導体装置の製造方法を説明するための図８に引き続く断面図である。 第１実施形態に係る半導体装置の製造方法を説明するための図９に引き続く断面図である。 第１実施形態に係る半導体装置の製造方法を説明するための図１０に引き続く断面図である。 第１実施形態に係る半導体装置の製造方法を説明するための図１１に引き続く断面図である。 第１実施形態に係る半導体装置の製造方法を説明するための図１２に引き続く断面図である。 第２実施形態に係る半導体装置を示す断面図である。 図１４に等価回路を重畳した断面図である。 第２実施形態に係る半導体装置の抵抗層を示す平面図である。 第２実施形態に係る半導体装置の抵抗層を示す他の平面図である。 第３実施形態に係る半導体装置を示す断面図である。 第３実施形態に係る半導体装置を示す他の断面図である。 第４実施形態に係る半導体装置を示す断面図である。 第４実施形態に係る半導体装置を示す平面図である。

以下、図面を参照して、本発明の第１～第４実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す第１～第４実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。

また、以下の説明における上下や左右等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。

（第１実施形態）
＜半導体装置の構成＞
本発明の第１実施形態に係る半導体装置は、図１に示すように、例えばスナバ回路（ＲＣスナバ回路）１０３として、電力変換回路に適用される。電力変換回路は、直流電源１００と、平滑コンデンサ１０１と、主回路インダクタンス１０２と、スナバ回路１０３と、電力変換部１０６とを備える。

電力変換部１０６は、パワーデバイスである高電位側スイッチング素子１０７及び低電位側スイッチング素子１０８を直列に接続してハーフブリッジ回路を構成している。高電位側スイッチング素子１０７及び低電位側スイッチング素子１０８には還流ダイオード１０９，１１０が逆並列接続されている。図１では、高電位側スイッチング素子１０７及び低電位側スイッチング素子１０８として絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を例示しているが、高電位側スイッチング素子１０７及び低電位側スイッチング素子１０８は金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等の他の電力用スイッチング素子でもよい。スイッチング素子としてＭＯＳＦＥＴを用いる場合は、還流ダイオード１０９，１１０を用いなくてもよい。

高電位側スイッチング素子１０７のコレクタが主回路インダクタンス１０２を介して直流電源１００の正極側に接続されている。低電位側スイッチング素子１０８のエミッタが低電位側の直流電源１００の負極側に接続されている。高電位側スイッチング素子１０７のエミッタと低電位側スイッチング素子１０８のコレクタの接続点１１１には、モータ等の負荷（不図示）が接続される。

平滑コンデンサ１０１は、直流電源１００に並列接続されている。直流電源１００から供給される直流電圧は、平滑コンデンサ１０１により平滑化され、主回路インダクタンス１０２を介して電力変換部１０６に与えられる。

スナバ回路１０３は、高電位側スイッチング素子１０７及び低電位側スイッチング素子１０８と並列に接続されている。スナバ回路１０３は、高電位側スイッチング素子１０７のコレクタに一端が接続された容量（スナバコンデンサ）１０４と、容量１０４の他端に一端が接続され、低電位側スイッチング素子１０８のエミッタに他端が接続された抵抗１０５を備える。

スナバ回路１０３は、高電位側スイッチング素子１０７及び低電位側スイッチング素子１０８のターンオフスイッチング時等で発生するサージ電圧をスナバコンデンサ１０４で吸収し、抵抗１０５において熱として消費することにより、サージ電圧及びリンギング電圧を抑制して、ノイズ耐性を改善することができる。

図２は、第１実施形態に係る半導体装置１の平面図であり、図３は、図２のＡ－Ａ方向から見た断面図である。第１実施形態に係る半導体装置１は、図１に示したスナバ回路１０３に対応するスナバ回路チップ（受動素子チップ）である。図２に示すように、第１実施形態に係る半導体装置１は、略矩形の平面形状を有する。

図３に示すように、第１実施形態に係る半導体装置１は、半導体基板１１を備える。半導体基板１１の導電型は特に限定されない。半導体基板１１は、例えばシリコン（Ｓｉ）基板で構成されている。なお、半導体基板１１は、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ガリウムヒ素（ＧａＡｓ）、ダイヤモンド等の半導体基板で構成されていてもよい。

半導体基板１１の上面側（上部）には、半導体基板１１と同一導電型で半導体基板１１よりも高不純物濃度の高濃度領域１２が設けられている。例えば、ｐ型の半導体基板１１であればｐ^＋型の高濃度領域１２が設けられ、ｎ型の半導体基板１１であればｎ^＋型の高濃度領域１２が設けられる。高濃度領域１２の上面には下層電極２が設けられている。下層電極２は、高濃度領域１２とオーミック接触している。下層電極２の平面形状は矩形であり、図２に示した第１実施形態に係る半導体装置１の平面形状と一致する。

下層電極２の上面には、メタル層間絶縁膜（ＩＭＤ）である誘電体層（３１，３２）を介して、メタル電極である第１上層電極３が設けられている。誘電体層（３１，３２）は、下層電極２の上面に接する誘電体膜３１と、誘電体膜３１上に設けられ、第１上層電極３の下面に接する誘電体膜３２を備える。下層電極２、誘電体層（３１，３２）及び第１上層電極３は、金属－絶縁体－金属（ＭＩＭ）型の容量素子（２，３，３１，３２）を構成する。

第１上層電極３の上面には、ＩＭＤである誘電体層（３３，３４）を介して、メタル電極である第２上層電極４が設けられている。誘電体層（３３，３３）は、第１上層電極３の上面に接する誘電体膜３３と、誘電体膜３３上に設けられ、第２上層電極４の下面に接する誘電体膜３４を備える。第１上層電極３、誘電体層（３３，３４）及び第２上層電極４は、ＭＩＭ型の容量素子（３，４，３３，３４）を構成する。

第２上層電極４の上面には、ＩＭＤである誘電体層（３５，３６）を介して、メタル電極である第３上層電極５が設けられている。誘電体層（３５，３６）は、第２上層電極４の上面に接する誘電体膜３５と、誘電体膜３５上に設けられ、第３上層電極５の下面に接する誘電体膜３６を備える。第２上層電極４、誘電体層（３５，３６）及び第３上層電極５は、ＭＩＭ型の容量素子（４，５，３５，３６）を構成する。

下層電極２、第１上層電極３、第２上層電極４及び第３上層電極５の材料としては、例えばアルミニウム（Ａｌ）やＡｌ合金、銅（Ｃｕ）等の金属が使用可能である。Ａｌ合金としては、Ａｌ－シリコン（Ｓｉ）、Ａｌ－銅（Ｃｕ）－Ｓｉ、Ａｌ－Ｃｕ等が挙げられる。下層電極２、第１上層電極３、第２上層電極４及び第３上層電極５の材料としては、金属以外の導電材料を使用してもよい、例えば、下層電極２、第１上層電極３、第２上層電極４及び第３上層電極５を、ｐ型又はｎ型不純物を高濃度に添加したポリシリコンで構成し、ポリシリコン－絶縁体－ポリシリコン（ＰＩＰ）型容量素子を構成してもよい。

下層電極２、第１上層電極３、第２上層電極４及び第３上層電極５の材料は互いに同一でもよく、互いに異なっていてもよい。下層電極２、第１上層電極３、第２上層電極４及び第３上層電極５の厚さは互いに同一でもよく、互いに異なっていてもよい。

誘電体層（３１，３２）、誘電体層（３３，３４）及び誘電体層（３５，３６）のそれぞれは２層構造で構成されているが、単層構造でもよく、３層以上の多層構造で構成されていてもよい。誘電体層（３１，３２）、誘電体層（３３，３４）及び誘電体層（３５，３６）の材料や層数は互いに同一でもよく、互いに異なっていてもよい。誘電体層（３１，３２）、誘電体層（３３，３４）及び誘電体層（３５，３６）の厚さは互いに同一でもよく、互いに異なっていてもよい。

誘電体膜３１～３６の材料としては、例えばシリコン酸化膜（ＳｉＯ_２膜）、層間絶縁膜４としては、燐（Ｐ）やホウ素（Ｂ）を含まないノンドープシリカガラス膜（ＮＳＧ膜）と称されるシリコン酸化膜（ＳｉＯ_２膜）、燐を添加したシリコン酸化膜（ＰＳＧ膜）、ホウ素を添加したシリコン酸化膜（ＢＳＧ膜）、燐及びホウ素を添加したシリコン酸化膜（ＢＰＳＧ膜）又はシリコン窒化膜（Ｓｉ_３Ｎ_４膜）が使用可能である。誘電体膜３１～３６は、有機ケイ素系化合物のテトラエトキシシラン（ＴＥＯＳ）ガスを用いた化学気相成長（ＣＶＤ）法等による絶縁膜（ＴＥＯＳ膜）であってもよい。

例えば、誘電体層（３１，３２）の構成として、誘電体膜３１が３μｍ程度のＴＥＯＳ膜で構成され、誘電体膜３２がＰＳＧ膜で構成されていてよい。誘電体膜３１及び誘電体膜３２の熱膨張係数を互いに異ならせることにより、内部応力を相殺し、誘電体膜３１が３μｍ程度の厚い酸化膜でもウエハの反りを防止することができ、ウエハの平坦性を維持することができる。

下層電極２及び第２上層電極４は、誘電体層（３１，３２）及び誘電体層（３３，３４）を貫通する接続導体（ビア）７を介して互いに電気的に接続されている。第１上層電極３及び第３上層電極５は、誘電体層（３３，３４）及び誘電体層（３５，３６）を貫通する接続導体（ビア）８を介して電気的に接続されている。ビア７，８のそれぞれの数は特に限定されない。下層電極２と第２上層電極４との間の誘電体層（３１，３２）を残したまま下層電極２と第２上層電極４とを誘電体層を貫通するビア７により接続する。このため、ビア７の上方にも第２上層電極４、誘電体層（３５，３６）及び第３上層電極５からなる容量Ｃ３を形成することができる。よって、容量Ｃ３の面積を効率的に形成できる。

図２では、ビア７，８の位置、第１上層電極３の端部３ｘの位置、及び第２上層電極４の端部４ｘの位置をそれぞれ破線で模式的に示している。図２に示すように、ビア７は、第１実施形態に係る半導体装置１の平面パターンがなす矩形の一辺側で、第１上層電極３の端部３ｘから離間して配置されている。第１上層電極３のビア７側の端部３ｘは、ビア７を配置するために、第１実施形態に係る半導体装置１の端部よりも内側に後退させて配置されている。ビア８は、第１実施形態に係る半導体装置１の平面パターンがなす矩形のビア７が配置された一辺側とは反対側で、第２上層電極４の端部４ｘから離間して配置されている。第２上層電極４のビア８側の端部４ｘは、ビア８を配置するために、第１実施形態に係る半導体装置１の端部よりも内側に後退させて配置されている。

図２及び図３に示すように、第３上層電極５が最上層の電極であり、第３上層電極５の上面には保護膜６が設けられている。保護膜６としては、例えばＴＥＯＳ膜、Ｓｉ_３Ｎ_４膜、ポリイミド膜で構成されている。例えば、保護膜６はＴＥＯＳ膜、Ｓｉ_３Ｎ_４膜、ポリイミド膜を順に積層した複合膜で構成してもよい。保護膜６には、第３上層電極５の上面の一部を露出する開口部６ａが設けられている。開口部６ａは、図３において破線で模式的に示したボンディングワイヤ９を接合するボンディングパッドを構成する。

半導体基板１１の下面側（下部）には、半導体基板１１と同一導電型で、半導体基板１１よりも高不純物濃度の高濃度領域１３が設けられている。高濃度領域１３の下面には裏面電極１４が設けられている。裏面電極１４は、例えば金（Ａｕ）からなる単層膜や、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）の順で積層された金属膜で構成できる。第１実施形態に係る半導体装置１の裏面電極１４の下面はダイパッド１５に接合される。

図４は、模式的に、図３に示した第１実施形態に係る半導体装置１の断面に等価回路を重畳して示している。図４に示すように、下層電極２、誘電体層（３１，３２）及び第１上層電極３が構成する容量素子（２，３，３１，３２）の容量Ｃ１、第１上層電極３、誘電体層（３３，３４）及び第２上層電極４が構成する容量素子（３，４，３３，３４）の容量Ｃ２、及び第２上層電極４、誘電体層（３５，３６）及び第３上層電極５が構成する容量素子（４，５，３５，３６）の容量Ｃ３が並列接続されている。容量Ｃ１，Ｃ２，Ｃ３が、半導体基板１１が構成する抵抗素子の抵抗Ｒ１と直列接続されている。図４に示した容量Ｃ１，Ｃ２，Ｃ３が、図１に示したスナバ回路１０３の容量１０５に対応し、図４に示した抵抗Ｒ１が、図１に示したスナバ回路１０３の抵抗１０５に対応する。

第１実施形態に係る半導体装置１によれば、下層電極２上に、ＩＭＤである誘電体層（３１，３２）、誘電体層（３３，３４）及び誘電体層（３５，３６）と、メタル電極である第１上層電極３、第２上層電極４及び第３上層電極５とを交互に積層し、容量Ｃ１，Ｃ２，Ｃ３を並列接続することにより、ウエハ反りによるワレや搬送不良を招くことなく３μｍ厚の誘電体層（３１，３２）、誘電体層（３３，３４）及び誘電体層（３５，３６）を積層することができ、ｎＦオーダーの高耐圧の容量Ｃ１，Ｃ２，Ｃ３を実現できる。また、容量Ｃ１，Ｃ２，Ｃ３を並列接続することにより、例えば１ｎＦの容量値を作りこむ場合に５．３８ｍｍ×５．３８ｍｍのコンデンサ部の面積で済むため、１層の容量の場合に対してチップ面積を４２％程度小さくできる。よって、例えば、高耐圧で大きな容量値の必要なＲＣスナバ回路チップを小さいチップ面積で実現可能となり、電力変換回路におけるプリント基板の省面積化やパワーモジュールへの内蔵・小型化が可能となる。

更に、半導体基板１１が構成する抵抗素子においても高濃度領域１２とオーミック接触しているため、バラツキの小さい安定した抵抗特性を実現でき、パワーデバイスのスイッチング時のサージ電圧を安定して抑制することが可能となる。

＜半導体装置の製造方法＞
次に、第１実施形態に係る半導体装置１の製造方法の一例を説明する。なお、以下に述べる第１実施形態に係る半導体装置１の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。

まず、ｎ型の半導体基板１１の上面に燐（Ｐ）や砒素（Ａｓ）等のｎ型不純物をイオン注入し、熱処理（アニール）することにより、図５に示すように、半導体基板１１の上部にｎ^＋型の高濃度領域１２を形成する。なお、イオン注入はバッファ酸化膜を介して行ってもよい。

次に、スパッタ法又は蒸着法等により、図６に示すように、高濃度領域１２上に、アルミニウム等からなる下層電極２を堆積する。下層電極２は、高濃度領域１２とオーミック接触する。

次に、化学気相成長（ＣＶＤ）法等により、下層電極２上に、誘電体膜３１及び誘電体膜３２を順次堆積することにより、誘電体層（３１，３２）を形成する。例えば、誘電体膜３１としてＴＥＯＳ膜等の酸化膜を３μｍ程度の厚さまで堆積させ、誘電体膜３２としてＰＳＧ膜を堆積する。誘電体膜３１と誘電体膜３２の熱膨張係数を異ならせることにより、内部応力を相殺し、ウエハの反りを防止することができ、３μｍと厚い酸化膜でもウエハの平坦性を維持することができる。

次に、スパッタ法又は蒸着法等により、誘電体層（３１，３２）の上面に、アルミニウム等からなる第１上層電極３を堆積する。第１上層電極３上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチング等により、第１上層電極３の一部を選択的に除去する。その後、フォトレジスト膜を除去する。この結果、図７に示すように、誘電体膜３２の上面の一部が露出する。

次に、ＣＶＤ法等により、第１上層電極３及び誘電体膜３２上に、誘電体膜３３及び誘電体膜３４を順次堆積することにより、誘電体層（３３，３４）を形成する。誘電体膜３４上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ドライエッチング等により、誘電体層（３１，３２）及び誘電体層（３３，３４）の一部を選択的に除去する。その後、フォトレジスト膜を除去する。この結果、図８に示すように、誘電体層（３１，３２）及び誘電体層（３３，３４）を貫通し、下層電極２に達するコンタクトホール７ｘが形成される。

次に、ＣＶＤ法等によるタングステン（Ｗ）あるいは銅（Ｃｕ）メッキでコンタクトホール７ｘを充填することにより、ビア７を形成する。次に、スパッタ法又は蒸着法等により、誘電体膜３４上に、ビア７の上端に接するように、アルミニウム等からなる第２上層電極４を堆積する。なお、コンタクトホール７ｘが幅広のラウンドエッチングを施したコンタクトの場合は、第２上層電極４を堆積する際にアルミニウム等をコンタクトホール７ｘにも充填することにより、第２上層電極４と同時にビア７を形成してもよい。

次に、第２上層電極４上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ドライエッチング等により、第２上層電極４の一部を選択的に除去する。その後、フォトレジスト膜を除去する。この結果、図９に示すように、誘電体膜３４の上面の一部が露出する。

次に、ＣＶＤ法等により、第２上層電極４及び誘電体膜３４上に、誘電体膜３５及び誘電体膜３６を順次堆積することにより、誘電体層（３５，３６）を形成する。誘電体膜３６上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ドライエッチング等により、誘電体層（３３，３４）及び誘電体層（３５，３６）の一部を選択的に除去する。その後、フォトレジスト膜を除去する。この結果、図１０に示すように、誘電体層（３３，３４）及び誘電体層（３５，３６）を貫通し、第１上層電極３に達するコンタクトホール８ｘが形成される。

次に、ＣＶＤ法等によるタングステン（Ｗ）あるいは銅（Ｃｕ）メッキでコンタクトホール８ｘを充填することにより、ビア８を形成する。次に、スパッタ法又は蒸着法等により、図１１に示すように、誘電体膜３６上に、アルミニウム等からなる第３上層電極５を堆積する。なお、コンタクトホール８ｘが幅広のラウンドエッチングを施したコンタクトの場合は、第３上層電極５を堆積する際にアルミニウム等をコンタクトホール８ｘにも充填することにより、第３上層電極５と同時にビア８を形成してもよい。

次に、プラズマＣＶＤ法等により、第３上層電極５上にＳｉ_３Ｎ_４膜等の保護膜６を形成する。保護膜６上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ドライエッチング等により、保護膜６の一部を選択的に除去する。この結果、図１２に示すように、保護膜６に開口部６ａが形成されて、開口部６ａに露出する第３上層電極５の一部がワイヤボンディング可能なパッド領域となる。

次に、半導体基板１１の裏面に燐（Ｐ）や砒素（Ａｓ）等のｎ型不純物をイオン注入し、熱処理（アニール）することにより、半導体基板１１の下部にｎ^＋型の高濃度領域１３を形成する。次に、スパッタ法又は蒸着法等により、図１３に示すように、高濃度領域１３の下面に、裏面電極１４を堆積する。この結果、第１実施形態に係る半導体装置１が完成する。

（第２実施形態）
第２実施形態に係る半導体装置１ａは、図１４に示すように、半導体基板１１上に絶縁膜３７を介して設けられた薄膜の抵抗層２０を更に備える点が、第１実施形態に係る半導体装置１と異なる。半導体基板１１の上面側の高濃度領域１２は、絶縁膜３７，３８を貫通するビア１８を介して中継配線１７に接続されている。ビア１８の下端と高濃度領域１２の上面はオーミック接触している。中継配線１７は、下層電極２と同層に設けられ、下層電極２と離間している。中継配線１７は、絶縁膜３８を貫通するビア１８を介して抵抗層２０の上面に接続されている。抵抗層２０の上面は、絶縁膜３８を貫通するビア１９を介して下層電極２の下面に接続されている。

抵抗層２０は、例えばポリシリコン膜からなるポリシリコン抵抗で構成されている。抵抗層２０のビア１８，１９が接続する間の領域が抵抗として機能する。抵抗層２０の幅及び長さや、抵抗層２０に添加するｎ型又はｐ型の不純物濃度を調整することにより、抵抗層２０の抵抗値を適宜調整可能である。また、ビア１８，１９の位置を調整することでも、抵抗層２０の抵抗値を調整可能である。

抵抗層２０は温度係数がゼロでもよく、正の温度係数を有していてもよく、負の温度係数を有していてもよい。抵抗層２０が負の温度係数を有する場合には、高温動作時の抵抗値の上昇を抑制することができる。抵抗層２０の温度係数は、例えばポリシリコンに不純物をイオン注入するときのドーズ量を調整することで調整可能である。

なお、抵抗層２０はポリシリコン膜に限定されず、窒化タンタル（ＴａＮ_x）等の遷移金属の窒化物の膜や、クロム（Ｃｒ）－ニッケル（Ｎｉ）－マンガン（Ｍｎ）の順に積層された高融点金属膜の積層膜であってもよい。抵抗層２０は、銀パラジウム（ＡｇＰｄ）や酸化ルテニウム（ＲｕＯ_２）等の薄膜を使用してもよい。

図１５は、模式的に、図１４に示した第１実施形態に係る半導体装置１ａの断面に等価回路を重畳して示している。図１５に示すように、下層電極２、誘電体層（３１，３２）及び第１上層電極３が構成する容量素子（２，３，３１，３２）の容量Ｃ１、第１上層電極３、誘電体層（３３，３４）及び第２上層電極４が構成する容量素子（３，４，３３，３４）の容量Ｃ２、及び第２上層電極４、誘電体層（３５，３６）及び第３上層電極５が構成する容量素子（４，５，３５，３６）の容量Ｃ３が並列接続されている。容量Ｃ１，Ｃ２，Ｃ３が、抵抗層２０が構成する抵抗素子の抵抗Ｒ２、及び半導体基板１１が構成する抵抗素子の抵抗Ｒ１と直列接続されてＲＣスナバ回路を構成している。

抵抗層２０は、例えば図１６に示すように、矩形の平面形状を有する。抵抗層２０は、例えば図１７に示すように、過電流が流れた際に溶断する形状とすることによりヒューズとして機能させてもよい。抵抗層２０は、幅広部２１，２２と、幅広部２１，２２に挟まれた幅狭部２３を有する。抵抗層２０に過電流が流れると、幅狭部２３が溶断する。抵抗層２０をヒューズとして機能させることにより、ＭＩＭ容量が絶縁破壊した際にも抵抗層２０がオープン状態となり、パワーデバイスの短絡不良を防止することができる。第２実施形態に係る半導体装置１ａの他の構成は、第１実施形態に係る半導体装置１と実質的に同様であるので、重複した説明を省略する。

第２実施形態に係る半導体装置１ａによれば、第１実施形態に係る半導体装置１と同様の効果を奏する。更に、第２実施形態に係る半導体装置１ａによれば、抵抗層２０を更に備え、抵抗層２０が構成する抵抗素子の抵抗Ｒ２を容量Ｃ１，Ｃ２，Ｃ３に接続することで、抵抗層２０の抵抗Ｒ２を主な抵抗素子として利用し、半導体基板１１が構成する抵抗素子の抵抗Ｒ１の比抵抗を極端に低くすることができる。半導体基板１１の抵抗Ｒ１の比抵抗を低くする場合、半導体基板１１としては、ｎ型不純物を高濃度に添加したシリコン基板等の低比抵抗の基板が使用可能である。

（第３実施形態）
第３実施形態に係る半導体装置１ｂは、図１８に示すように、半導体基板１１上にメタル電極である下層電極１２を有しない点が、第１実施形態に係る半導体装置１と異なる。第３実施形態に係る半導体装置１ｂでは、半導体基板１１の上部の高濃度領域１２が下層電極を構成する。即ち、高濃度領域１２、誘電体層（３１，３２）及び第１上層電極３が最下層の容量（３，１２，３１，３２）を構成する。

半導体基板１１の上部の高濃度領域１２の上面に、誘電体層（３１，３２）が接している。誘電体層（３１，３２）を貫通するビア７は、半導体基板１１の上部の高濃度領域１２とオーミック接触している。第２上層電極４は、誘電体層（３１，３２）を貫通するビア７を介して、半導体基板１１の上部の高濃度領域１２に電気的に接続されている。第３実施形態に係る半導体装置１ｂの他の構成は、第１実施形態に係る半導体装置１と実質的に同様であるので、重複した説明を省略する。

第３実施形態に係る半導体装置１ｂによれば、半導体基板１１上に下層電極１２を有しない場合でも、第１実施形態に係る半導体装置１と同様の効果を奏する。

なお、第３実施形態に係る半導体装置１ｂにおいて、図１９に示すように、半導体基板１１全体が高濃度領域である低比抵抗の基板を用いて、半導体基板１１全体が下層電極を構成してもよい。この場合、半導体基板１１、誘電体層（３１，３２）及び第１上層電極３が最下層の容量（１１，１２，３１，３２）を構成する。第３実施形態に係る半導体装置１ｂは容量素子チップとして機能する。

（第４実施形態）
第４実施形態に係る半導体装置１ｃは、図２０に示すように、第３上層電極５上に誘電体層（３９，４０）を介して設けられた第４上層電極５１と、第４上層電極５１上に誘電体層（４１，４２）を介して設けられた第５上層電極５２を更に備える点が、第１実施形態に係る半導体装置１と異なる。第５上層電極５２が最上層の電極となり、第５上層電極５２上に保護膜６が設けられている。

第２上層電極４及び第４上層電極５１は、誘電体層（３５，３６）及び誘電体層（３９，４０）を貫通するビア５３を介して電気的に接続されている。ビア５３及びビア８は互いに重なる位置に配置され、スタックビア構造を構成する。

第３上層電極５及び第５上層電極５２は、誘電体層（３９，４０）及び誘電体層（４１，４２）を貫通するビア５４を介して電気的に接続されている。ビア５４及びビア７は互いに重なる位置に配置され、スタックビア構造を構成する。第４実施形態に係る半導体装置１ｃの他の構成は、第１実施形態に係る半導体装置１と実質的に同様であるので、重複した説明を省略する。

第４実施形態に係る半導体装置１ｃによれば、第１実施形態に係る半導体装置１と同様の効果を奏する。更に、第４実施形態に係る半導体装置１ｃによれば、図４に示した並列接続される容量Ｃ１，Ｃ２，Ｃ３に、第３上層電極５、誘電体層（３９，４０）及び第４上層電極５１により構成される容量と、第４上層電極５１、誘電体層（４１，４２）及び第５上層電極５２により構成される容量が更に並列接続される。なお、更にメタル電極とＩＭＤを交互に積層していき、更に容量を並列接続してもよい。

なお、第４実施形態に係る半導体装置１ｃにおいて、ビア５３，５４は、ビア７，８と重なる位置に配置されていなくてもよい。例えば、図２に示すように、ビア７，８は長手方向の両端に配置されている。図２１に示すように、ビア５３，５４は、短手方向の両端に配置されている。図２１は、ビア５３，５４の位置、第３上層電極５の端部５ｘ第３上層電極５の端部５ｘの位置、及び第４上層電極５１の端部５１ｘの位置を破線で模式的に示している。

第３上層電極５のビア５３側の端部５ｘは、ビア５３から離間するように第４実施形態に係る半導体装置１ｃの端部よりも内側に配置する。第４上層電極５１のビア５４側の端部５１ｘは、ビア５４から離間するように第４実施形態に係る半導体装置１ｃの端部よりも内側に隣接する。平面パターン上で、ビア５３，５４の配置位置をビア７，８の配置位置と異ならせて、ビア７，８，５３，５４を第４実施形態に係る半導体装置１ｃの矩形の互いに異なる辺側に配置することにより、誘電体層（３９，４０）、第４上層電極５１、誘電体層（４１，４２）及び第５上層電極５２の平坦性を維持することができる。

（その他の実施形態）
上記のように、本発明は第１～第４実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

例えば、第１実施形態に係る半導体装置１として、電力変換回路のＲＣスナバ回路１０３を例示したが、電力変換回路以外の種々の回路に適用可能である。また、第１、第３及び第４実施形態に係る半導体装置１，１ａ，１ｃの半導体基板１１を低比抵抗基板とした場合には容量チップとして種々の回路に使用可能である。

また、第１～第４実施形態がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

１，１ａ，１ｂ，１ｃ…半導体装置
２…下層電極
３…第１上層電極
４…第２上層電極
５…第３上層電極
３ｘ，４ｘ，５ｘ…端部
６…保護膜
６ａ…開口部
７，８…ビア
７ｘ，８ｘ…コンタクトホール
９…ボンディングワイヤ
１１…半導体基板
１２，１３…高濃度領域
１４…裏面電極
１５…ダイパッド
１７…中継配線
１８，１９…ビア
２０…抵抗層
２１，２２…幅広部
２３…幅狭部
３７，３８…絶縁膜
５１ｘ…端部
５３，５４…ビア
１００…直流電源
１０１…平滑コンデンサ
１０２…主回路インダクタンス
１０３…スナバ回路
１０４…容量（スナバコンデンサ）
１０５…抵抗
１０６…電力変換部
１０７…高電位側スイッチング素子
１０８…低電位側スイッチング素子
１０９，１１０…還流ダイオード
１１１…接続点
Ｃ１，Ｃ２，Ｃ３…容量
Ｒ１，Ｒ２…抵抗

Claims (15)

1. 下層電極と、
   前記下層電極上に設けられた第１誘電体層と、
   前記第１誘電体層上に設けられた第１上層電極と、
   前記第１上層電極上に設けられた第２誘電体層と、
   前記第２誘電体層上に設けられ、前記下層電極に電気的に接続された第２上層電極と、
   前記第２上層電極上に設けられた第３誘電体層と、
   前記第３誘電体層上に設けられ、前記第１上層電極に電気的に接続された第３上層電極と、
   前記下層電極下に設けられた半導体基板と、
   前記半導体基板上に絶縁膜を介して設けられた抵抗層と
   を備え、
   前記下層電極と前記第１上層電極の間の第１容量、前記第１上層電極と前記第２上層電極の間の第２容量、前記第２上層電極と前記第３上層電極の間の第３容量が並列接続され、
   前記抵抗層が、前記半導体基板と前記下層電極との間に電気的に接続され、
   前記抵抗層が、前記下層電極と同層の中継配線を介して前記半導体基板に電気的に接続されていることを特徴とする半導体装置。
2. 前記第１誘電体層及び前記第２誘電体層を貫通し、前記下層電極と前記第２上層電極とを電気的に接続する第１ビアと、
   前記第２誘電体層及び前記第３誘電体層を貫通し、前記第１上層電極と前記第３上層電極とを電気的に接続する第２ビアと
   を更に備えることを特徴とする請求項１に記載の半導体装置。
3. 前記第１上層電極の端部が前記第１ビアから離間して配置され、
   前記第２上層電極の端部が前記第２ビアから離間して配置されている、
   ことを特徴とする請求項２に記載の半導体装置。
4. 下層電極と、
   前記下層電極上に設けられた第１誘電体層と、
   前記第１誘電体層上に設けられた第１上層電極と、
   前記第１上層電極上に設けられた第２誘電体層と、
   前記第２誘電体層上に設けられ、前記下層電極に電気的に接続された第２上層電極と、
   前記第２上層電極上に設けられた第３誘電体層と、
   前記第３誘電体層上に設けられ、前記第１上層電極に電気的に接続された第３上層電極と、
   前記第１誘電体層及び前記第２誘電体層を貫通し、前記下層電極と前記第２上層電極とを電気的に接続する第１ビアと、
   前記第２誘電体層及び前記第３誘電体層を貫通し、前記第１上層電極と前記第３上層電極とを電気的に接続する第２ビアと
   を備え、
   前記下層電極と前記第１上層電極の間の第１容量、前記第１上層電極と前記第２上層電極の間の第２容量、前記第２上層電極と前記第３上層電極の間の第３容量が並列接続され、
   前記第１ビアは、前記第３上層電極と重なる位置に配置される
   ことを特徴とする半導体装置。
5. 前記第３上層電極上に設けられた保護膜を更に備え、
   前記保護膜に前記第３上層電極の一部を露出する開口部が設けられ、
   前記開口部に露出する前記第３上層電極の一部がワイヤボンディング可能なパッド領域となる
   ことを特徴とする請求項１～４のいずれか１項に記載の半導体装置。
6. 前記下層電極下に設けられた半導体基板を更に備えることを特徴とする請求項４に記載の半導体装置。
7. 前記半導体基板が抵抗素子として前記第１～第３容量に直列接続されていることを特徴とする請求項１～６のいずれか１項に記載の半導体装置。
8. 前記半導体基板上に絶縁膜を介して設けられた抵抗層を更に備え、
   前記抵抗層が、前記半導体基板と前記下層電極との間に電気的に接続されている
   ことを特徴とする請求項６に記載の半導体装置。
9. 下層電極と、
   前記下層電極上に設けられた第１誘電体層と、
   前記第１誘電体層上に設けられた第１上層電極と、
   前記第１上層電極上に設けられた第２誘電体層と、
   前記第２誘電体層上に設けられ、前記下層電極に電気的に接続された第２上層電極と、
   前記第２上層電極上に設けられた第３誘電体層と、
   前記第３誘電体層上に設けられ、前記第１上層電極に電気的に接続された第３上層電極と、
   前記下層電極下に設けられた半導体基板と、
   前記半導体基板上に絶縁膜を介して設けられた抵抗層と
   を備え、
   前記下層電極と前記第１上層電極の間の第１容量、前記第１上層電極と前記第２上層電極の間の第２容量、前記第２上層電極と前記第３上層電極の間の第３容量が並列接続され、
   前記抵抗層が、前記半導体基板と前記下層電極との間に電気的に接続され、
   前記抵抗層がヒューズとして機能することを特徴とする半導体装置。
10. 前記下層電極が、半導体基板の上部に設けられた高濃度領域で構成され、
    前記半導体基板が抵抗素子として前記第１～第３容量に直列接続されている
    ことを特徴とする請求項４に記載の半導体装置。
11. 前記下層電極が、半導体基板で構成されていることを特徴とする請求項４に記載の半導体装置。
12. 前記第３上層電極上に設けられた第４誘電体層と、
    前記第４誘電体層上に設けられ、前記第２上層電極に電気的に接続された第４上層電極と、
    前記第４上層電極上に設けられた第５誘電体層と、
    前記第５誘電体層上に設けられ、前記第３上層電極に電気的に接続された第５上層電極と
    を更に備えることを特徴とする請求項１に記載の半導体装置。
13. 前記第１誘電体層及び前記第２誘電体層を貫通し、前記下層電極及び前記第２上層電極を電気的に接続する第１ビアと、
    前記第２誘電体層及び前記第３誘電体層を貫通し、前記第１上層電極及び前記第３上層電極に電気的に接続する第２ビアと、
    前記第３誘電体層及び前記第４誘電体層を貫通し、前記第２上層電極及び前記第４上層電極を電気的に接続する第３ビアと、
    前記第４誘電体層及び前記第５誘電体層を貫通し、前記第３上層電極及び前記第５上層電極に電気的に接続する第４ビアと
    を更に備えることを特徴とする請求項１２に記載の半導体装置。
14. 前記第１ビア及び第３ビアが平面パターン上、互いに重なる位置に配置され、
    前記第２ビア及び第４ビアが平面パターン上、互いに重なる位置に配置されている
    ことを特徴とする請求項１３に記載の半導体装置。
15. 下層電極と、
    前記下層電極上に設けられた第１誘電体層と、
    前記第１誘電体層上に設けられた第１上層電極と、
    前記第１上層電極上に設けられた第２誘電体層と、
    前記第２誘電体層上に設けられ、前記下層電極に電気的に接続された第２上層電極と、
    前記第２上層電極上に設けられた第３誘電体層と、
    前記第３誘電体層上に設けられ、前記第１上層電極に電気的に接続された第３上層電極と、
    前記第３上層電極上に設けられた第４誘電体層と、
    前記第４誘電体層上に設けられ、前記第２上層電極に電気的に接続された第４上層電極と、
    前記第４上層電極上に設けられた第５誘電体層と、
    前記第５誘電体層上に設けられ、前記第３上層電極に電気的に接続された第５上層電極と、
    前記第１誘電体層及び前記第２誘電体層を貫通し、前記下層電極及び前記第２上層電極を電気的に接続する第１ビアと、
    前記第２誘電体層及び前記第３誘電体層を貫通し、前記第１上層電極及び前記第３上層電極に電気的に接続する第２ビアと、
    前記第３誘電体層及び前記第４誘電体層を貫通し、前記第２上層電極及び前記第４上層電極を電気的に接続する第３ビアと、
    前記第４誘電体層及び前記第５誘電体層を貫通し、前記第３上層電極及び前記第５上層電極に電気的に接続する第４ビアと
    を備え、
    前記下層電極と前記第１上層電極の間の第１容量、前記第１上層電極と前記第２上層電極の間の第２容量、前記第２上層電極と前記第３上層電極の間の第３容量が並列接続され、
    前記下層電極が平面パターン上、矩形を有し、
    前記第１～第４ビアが平面パターン上、前記下層電極がなす矩形の互いに異なる辺側に配置されている
    ことを特徴とする半導体装置。