JP7825762B2 - 撮像装置 - Google Patents

Description

本発明の一態様は、撮像装置に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの動作方法、または、それらの製造方法、を一例として挙げることができる。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。

基板上に形成された酸化物半導体薄膜を用いてトランジスタを構成する技術が注目されている。例えば、酸化物半導体を有するオフ電流が極めて低いトランジスタを画素回路に用いる構成の撮像装置が特許文献１に開示されている。

特開２０１１－１１９７１１号公報

ＣＭＯＳイメージセンサなどを用いた動画像の撮像では、フレーム毎に全画素で取得したデータを読み出す動作が行われる。当該動作では、連続する複数のフレームにおいて、同一の画素で同一とみなせるデータが取得されることがある。

例えば、屋外で静止している被写体では、時間経過とともに自然光の明暗の変化などを受けるが、動画像のフレームレートに相当する１／１０秒以下の短い間隔では、人が判断できるほどの変化はほとんどない。すなわち、複数のフレームに亘って、同一とみなせるデータが取得されているといえる。

当該データはフレーム毎に読み出され、電力を消費している。同一とみなせるデータであれば、読み出し動作を省くことで消費電力を削減することができる。

したがって、本発明の一態様では、低消費電力の撮像装置を提供することを目的の一つとする。または、被写体の変化を検出することができる撮像装置を提供することを目的の一つとする。または、信頼性の高い撮像装置を提供することを目的の一つとする。または、新規な撮像装置などを提供することを目的の一つとする。または、上記撮像装置の動作方法を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、隣接フレーム間でデータを比較し、読み出す画素を判定する回路を有する撮像装置に関する。

本発明の一態様は、第１の回路と、第２の回路と、を画素に有する撮像装置であって、第１の回路は、第１のノードと、第２のノードと、第１のスイッチと、を有し、第１のノードは、第１のフレーム期間で生成された第１の画像データを保持する機能を有し、第１のノードは、第ｎフレーム（ｎは２以上の自然数）期間で生成された第２の画像データを保持する機能を有し、第２のノードは、第１の画像データと、第２の画像データとの差分である差分データを保持する機能を有し、第１のスイッチは、第１の画像データおよび第２の画像データの出力を制御する機能を有し、第２の回路は、比較回路と、出力回路と、を有し、比較回路は、差分データが任意に設定された電圧範囲にあるか否かを判定する機能を有し、出力回路は、差分データが電圧範囲内にあるとき、第１のスイッチをオフにする電圧を出力し、差分データが電圧範囲内にないとき、第１のスイッチをオンする電圧を出力する機能を有する撮像装置である。

第１の回路は、光電変換デバイスと、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第１のキャパシタと、第２のキャパシタと、を有し、光電変換デバイスの一方の電極は、第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第２のトランジスタのソースまたはドレインの一方、第３のトランジスタのゲート、第１のキャパシタの一方の電極および第２のキャパシタの一方の電極と電気的に接続され、第３のトランジスタのソースまたはドレインの一方は、第４のトランジスタのソースまたはドレインの一方と電気的に接続され、第３のトランジスタのソースまたはドレインの他方は、第５のトランジスタのソースまたはドレインの一方と電気的に接続され、第２のキャパシタの他方の電極は、第６のトランジスタのソースまたはドレインの一方と電気的に接続された構成とすることができる。第５のトランジスタは、第１のスイッチとして動作することができる。

第１の回路は、さらに第７のトランジスタを有し、第７のトランジスタのソースまたはドレインの一方は、第１のトランジスタのソースまたはドレインの他方および第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第７のトランジスタのソースまたはドレインの他方は、第３のトランジスタのゲート、第１のキャパシタの一方の電極および第２のキャパシタの一方の電極と電気的に接続された構成としてもよい。

第１のトランジスタ乃至第７のトランジスタは、チャネル形成領域に金属酸化物を有することが好ましい。金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆの一つまたは複数）と、を有することができる。

比較回路は、第１のセンスアンプと、第２のセンスアンプと、を有し、第１のセンスアンプは、第３のノードを有し、第２のセンスアンプは、第４のノードを有し、出力回路は、第５のノードを有し、第１のセンスアンプは、電圧範囲の下端の電圧を入力する第１の入力部を有し、第２のセンスアンプは、電圧範囲の上端の電圧の入力する第２の入力部を有し、第１のセンスアンプおよび第２のセンスアンプは、第２のノードが電気的に接続される第３の入力部をそれぞれ有し、第３のノードおよび第４のノードは、出力回路と電気的に接続され、第５のノードは、第１のスイッチと電気的に接続された構成とすることができる。

第３の入力部には、一つの画素の第２のノードが電気的に接続され、第５のノードには、複数の画素の第１のスイッチが電気的に接続されていてもよい。

第２の回路は、さらにインバータ回路を有し、インバータ回路、第１のセンスアンプ、第２のセンスアンプおよび出力回路が有するトランジスタは、チャネル形成領域にシリコンを有することができる。

または、第１のセンスアンプおよび第２のセンスアンプは、それぞれ、第１の電源スイッチおよび第２の電源スイッチを有し、第１の電源スイッチは、ｐチャネル型トランジスタを有し、第２の電源スイッチは、ｎチャネル型トランジスタを有し、ｎチャネル型トランジスタは、チャネル形成領域に金属酸化物を有していてもよい。金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆの一つまたは複数）と、を有することが好ましい。

第１の回路と、第２の回路が互いに重なる領域を有することができる。または、複数の第１の回路と、一つの第２の回路が互いに重なる領域を有していてもよい。

また、本発明の他の一態様は、画素において、第１の電圧および第２の電圧（第１の電圧＜第２の電圧）を設定し、第１フレーム期間で第１の画像データを取得し、第ｎフレーム（ｎは２以上の自然数）期間で第２の画像データを取得し、第１の画像データと第２の画像データの差分である第３の電圧を算出し、第１の電圧、第２の電圧および第３の電圧を比較し、第３の電圧が第１の電圧より大きく第２の電圧より小さいとき、画素から第２のデータを読み出さず、第３の電圧が第１の電圧より小さいとき、または第３の電圧が第２の電圧より大きいとき、画素から第２のデータを読み出す撮像装置の動作方法である。

本発明の一態様を用いることで、低消費電力の撮像装置を提供することができる。または、被写体の変化を検出することができる撮像装置を提供することができる。または、信頼性の高い撮像装置を提供することができる。または、新規な撮像装置などを提供することができる。または、上記撮像装置の動作方法を提供することができる。または、新規な半導体装置などを提供することができる。

図１は、画素を説明する図である。 図２Ａ、図２Ｂは、回路１０を説明する回路図である。 図３は、回路１１を説明する回路図である。 図４は、画素の動作を説明するタイミングチャートである。 図５は、回路１１の動作を説明する図である。 図６は、画素の動作を説明するタイミングチャートである。 図７は、回路１１の動作を説明する図である。 図８は、回路１１の動作を説明する図である。 図９は、画素の動作を説明するタイミングチャートである。 図１０は、回路１１の動作を説明する図である。 図１１は、画素の動作を説明するタイミングチャートである。 図１２は、回路１１の動作を説明する図である。 図１３は、画素の動作を説明するタイミングチャートである。 図１４は、撮像装置を説明するブロック図である。 図１５Ａ乃至図１５Ｄは、画素の構成を説明する図である。 図１６は、画素の構成を説明するブロック図である。 図１７は、画素の構成を説明するブロック図である。 図１８Ａ、図１８Ｂは、回路１０を説明する回路図である。 図１９Ａ乃至図１９Ｅは、回路１０の一部を説明する回路図である。 図２０Ａ、図２０Ｂは、回路１０を説明する回路図である。 図２１Ａ乃至図２１Ｄは、撮像装置の画素の構成を説明する図である。 図２２Ａ乃至図２２Ｃは、光電変換デバイスの構成を説明する図である。 図２３は、画素を説明する断面図である。 図２４Ａ乃至図２４Ｃは、Ｓｉトランジスタを説明する図である。 図２５は、画素を説明する断面図である。 図２６は、画素を説明する断面図である。 図２７Ａ乃至図２７Ｄは、ＯＳトランジスタを説明する図である。 図２８は、画素を説明する断面図である。 図２９は、画素を説明する断面図である。 図３０は、画素を説明する断面図である。 図３１Ａ乃至図３１Ｃは、画素を説明する斜視図（断面図）である。 図３２Ａ１乃至図３２Ａ３、図３２Ｂ１乃至図３２Ｂ３は、撮像装置を収めたパッケージ、モジュールの斜視図である。 図３３Ａ乃至図３３Ｆは、電子機器を説明する図である。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。

また、回路図上では単一の要素として図示されている場合であっても、機能的に不都合がなければ、当該要素が複数で構成されてもよい。例えば、スイッチとして動作するトランジスタは、複数が直列または並列に接続されてもよい場合がある。また、キャパシタを分割して複数の位置に配置する場合もある。

また、一つの導電体が、配線、電極および端子のような複数の機能を併せ持っている場合があり、本明細書においては、同一の要素に対して複数の呼称を用いる場合がある。また、回路図上で要素間が直接接続されているように図示されている場合であっても、実際には当該要素間が一つまたは複数の導電体を介して接続されている場合があり、本明細書ではこのような構成でも直接接続の範疇に含める。

（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。

本発明の一態様は、フレーム間でデータを比較し、その結果に従って読み出しを行うか否かを判定する機能を有する。読み出しを行うか否かは、画素単位で制御することができる。

画素には、第１の回路および第２の回路が設けられる。第１の回路は撮像データを生成することができ、初期フレームのデータとの差である差分データを保持することができる。第２の回路には、当該差分データと任意に設定する電圧範囲を比較する回路が設けられる。第２の回路は、その比較結果に従った読み出し信号を第１の回路に供給する。

当該構成を用いることで、例えば、当該差分データが設定した電圧範囲内にあると判定された場合は画素から読み出しを行わず、電圧範囲内にないと判定された場合に画素から読み出しを行うことができる。

したがって、初期フレームのデータと同一とみなせるデータが取得された場合は読み出し動作を省略することができ、消費電力を低減させることができる。なお、当該動作を行う場合は、初期フレームのデータをベースに、読み出しを行った画素のデータのみを書き換えてフレームデータを生成すればよい。

＜画素回路＞
図１は、本発明の一態様の撮像装置が有する画素の回路図である。画素は、回路１０および回路１１を有する。回路１０は、撮像データの生成および保持を行う機能を有する。また、第１のフレーム（初期フレーム）の期間で取得したデータと第ｎ（ｎは２以上の自然数）フレーム（対象フレーム）の期間で取得したデータとの差である差分データも保持することができる。回路１１は、判定回路であり、当該差分データの大小を判定し、回路１０から読み出しを行うか否かを判定することができる。

＜回路１０＞
回路１０は、光電変換デバイス１０１と、トランジスタ１０２と、トランジスタ１０３と、トランジスタ１０４と、トランジスタ１０５と、トランジスタ１０６と、トランジスタ１０７と、キャパシタ１０８と、キャパシタ１０９を有する。なお、キャパシタ１０８は省略することもできる。

光電変換デバイス１０１の一方の電極は、トランジスタ１０２のソースまたはドレインの一方と電気的に接続される。トランジスタ１０２のソースまたはドレインの他方は、トランジスタ１０３のソースまたはドレインの一方、トランジスタ１０４のゲート、キャパシタ１０８の一方の電極およびキャパシタ１０９の一方の電極と電気的に接続される。トランジスタ１０４のソースまたはドレインの一方は、トランジスタ１０５のソースまたはドレインの一方と電気的に接続される。トランジスタ１０４のソースまたはドレインの他方は、トランジスタ１０６のソースまたはドレインの一方と電気的に接続される。キャパシタ１０９の他方の電極は、トランジスタ１０７のソースまたはドレインの一方と電気的に接続される。

また、トランジスタ１０６のゲートは、配線２４２を介して回路１１と電気的に接続される。キャパシタ１０９の他方の電極は、配線２４１を介して回路１１と電気的に接続される。

ここで、トランジスタ１０２のソースまたはドレインの他方、トランジスタ１０３のソースまたはドレインの一方、トランジスタ１０４のゲート、キャパシタ１０８の一方の電極およびキャパシタ１０９の一方の電極が接続される点（配線）をノードＦＤ１とする。また、キャパシタ１０９の他方の電極、トランジスタ１０７のソースまたはドレインの一方および配線２４１が接続する点（配線）をノードＦＤ２とする。ノードＦＤ１は、各フレーム期間で取得したデータを保持することができる。ノードＦＤ２は、初期フレームのデータまたは、初期フレームのデータと対象フレームのデータとの差である差分データを保持することができる。

光電変換デバイス１０１の他方の電極は、配線１２１と電気的に接続される。トランジスタ１０３のソースまたはドレインの他方は、配線１２２と電気的に接続される。トランジスタ１０５のソースまたはドレインの他方は、配線１２５と電気的に接続される。トランジスタ１０６のソースまたはドレインの他方は、配線１２３と電気的に接続される。トランジスタ１０７のソースまたはドレインの他方は、配線１２４と電気的に接続される。

トランジスタ１０２のゲートは、配線２３１と電気的に接続される。トランジスタ１０３のゲートは、配線２３２と電気的に接続される。トランジスタ１０５のゲートは、配線２３４と電気的に接続される。トランジスタ１０７のゲートは、配線２３３と電気的に接続される。なお、配線２３４は、回路１１とも電気的に接続される。

配線１２１乃至１２４は、電源線としての機能を有することができる。例えば、配線１２１は低電位電源線、配線１２２、１２３、１２４は高電位電源線とすることができる。なお、図１に示す構成では光電変換デバイス１０１のカソード側がトランジスタ１０２と電気的に接続する構成であるため、電源線は上記の通りとなる。一方で、図２Ａに示すように、光電変換デバイス１０１のアノード側がトランジスタ１０２と電気的に接続する構成としてもよい。この場合は、配線１２２を低電位電源線、配線１２１、１２３、１２４を高電位電源線とすればよい。

配線２３１乃至２３４は、各トランジスタの導通を制御する信号線としての機能を有することができる。配線１２５は出力線としての機能を有することができ、例えば、層間二重サンプリング回路（ＣＤＳ回路）、Ａ／Ｄ変換回路などを有する読み出し回路と電気的に接続される。

トランジスタ１０２は、ノードＦＤ１の電位を制御する機能を有する。トランジスタ１０３は、ノードＦＤ１の電位をリセットする機能を有する。トランジスタ１０４は、ソースフォロア回路の要素として機能する。トランジスタ１０５およびトランジスタ１０６は、画素の出力を選択する機能を有する。トランジスタ１０７は、ノードＦＤ２の電位をリセットする機能を有する。

回路１０が有するトランジスタには、チャネル形成領域に金属酸化物を有するトランジスタ（以下、ＯＳトランジスタ）を用いることが好ましい。ＯＳトランジスタは、オフ電流が極めて低い特性を有する。特に、トランジスタ１０２、１０３、１０７にオフ電流の低いトランジスタを用いることが好ましい。これらのトランジスタをＯＳトランジスタとすることで、ノードＦＤ１およびノードＦＤ２で電荷を保持できる期間を極めて長くすることができ、劣化の少ない画像データを読み出すことができる。

また、トランジスタ１０２乃至１０７には、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタ）を用いることもできる。Ｓｉトランジスタとしては、アモルファスシリコンを有するトランジスタ、結晶性のシリコン（微結晶シリコン、低温ポリシリコン、単結晶シリコン）を有するトランジスタなどが挙げられる。Ｓｉトランジスタは移動度が高く、高速動作に適している。

なお、トランジスタ１０２、１０３がＳｉトランジスタである場合は、図２Ｂに示すように、さらにトランジスタ１１１を設けた構成とすることが好ましい。ここで、トランジスタ１１１はＯＳトランジスタである。

トランジスタ１１１のソースまたはドレインの一方は、トランジスタ１０２のソースまたはドレインの他方、およびトランジスタ１０３のソースまたはドレインの一方と電気的に接続される。トランジスタ１１１のソースまたはドレインの他方は、トランジスタ１０４のゲート、キャパシタ１０８の一方の電極およびキャパシタ１０９の一方の電極と電気的に接続される。

トランジスタ１１１のゲートは、配線２３５と電気的に接続される。配線２３５は、トランジスタ１１１の導通を制御する信号線としての機能を有することができる。

図２Ｂの構成では、トランジスタ１１１のソースまたはドレインの他方、トランジスタ１０４のゲート、キャパシタ１０８の一方の電極およびキャパシタ１０９の一方の電極が接続される点（配線）がノードＦＤ１となる。

トランジスタ１１１がオフ電流の低いＯＳトランジスタであるため、ノードＦＤ１およびノードＦＤ２の電荷の保持機能を高めることができる。また、光電変換デバイス１０１をシリコン基板に形成する埋め込みフォトダイオードとすることができるため、ノイズの少ない画素回路を形成することができる。

＜回路１１＞
図３に回路１１の回路図を示す。回路１１は、比較回路としてセンスアンプ１１Ａおよびセンスアンプ１１Ｂを有する。また、出力回路１１Ｃを有する。また、センスアンプ１１Ａ、１１Ｂおよび出力回路１１Ｃに接続する信号線の一部にはインバータ１７１、１７２が接続されている。なお、回路１１を構成する各要素の接続関係は図３を参照し、詳細な説明は省略する。

センスアンプ１１Ａは、高電位電源線（配線１２７）と接続する電源スイッチ（トランジスタ１３１、１３３）にインバータラッチ回路（トランジスタ１４１、１４２、１４３、１４４）が電気的に接続され、インバータラッチ回路がトランジスタ１４５およびトランジスタ１４６を介して低電位電源線（配線１２８）と接続する電源スイッチ（トランジスタ１３５、１３７）と電気的に接続する構成を有している。

トランジスタ１４５のゲートは、配線２４１を介して回路１０のノードＦＤ２と電気的に接続される。トランジスタ１４６のゲートは、配線２３８と電気的に接続される。配線２３８は、目的によって定められた定電位が供給される配線である。

また、インバータラッチ回路のノードＬＡＴＮＢにはトランジスタ１４７が電気的に接続され、ノードＬＡＴＮにはトランジスタ１４８が電気的に接続される。トランジスタ１４７はノードＬＡＴＮＢを配線１２９の電位にプリチャージする機能を有する。トランジスタ１４８は、ノードＬＡＴＮを配線１２９の電位にプリチャージする機能を有する。配線１２９の電位は、例えば、配線１２７の電位と配線１２８の電位の中間程度の電位とすることができる。

センスアンプ１１Ｂは、高電位電源線（配線１２７）と接続する電源スイッチ（トランジスタ１３２、１３４）にインバータラッチ回路（トランジスタ１５１、１５２、１５３、１５４）が電気的に接続され、インバータラッチ回路がトランジスタ１５５およびトランジスタ１５６を介して低電位電源線（配線１２８）と接続する電源スイッチ（トランジスタ１３６、１３８）と電気的に接続する構成を有している。

トランジスタ１５５のゲートは、配線２４１を介して回路１０のノードＦＤ２と電気的に接続される。トランジスタ１５６のゲートは、配線２３９と電気的に接続される。配線２３９は、目的によって定められた定電位が供給される配線である。

また、インバータラッチ回路のノードＬＡＴＰＢにはトランジスタ１５７が電気的に接続され、ノードＬＡＴＰにはトランジスタ１５８が電気的に接続される。トランジスタ１５７は、ノードＬＡＴＰＢを配線１２９の電位にプリチャージする機能を有する。トランジスタ１５８は、ノードＬＡＴＰを配線１２９の電位にプリチャージする機能を有する。

出力回路１１Ｃは、高電位電源線（配線１２７）と接続する電源スイッチ（トランジスタ１６１、１６２）、低電位電源線（配線１２８）と接続する電源スイッチ（トランジスタ１６７、１６８）、およびトランジスタ１６３、１６４、１６５、１６６、１６９を有する。それぞれのトランジスタは、出力ノードＰＣＴＲと電気的に接続される。

また、トランジスタ１６４、１６５のゲートは、ノードＬＡＴＮと電気的に接続される。トランジスタ１６３、１６６のゲートは、ノードＬＡＴＰＢと電気的に接続される。トランジスタ１６９のゲートは、インバータ１７２を介して配線２３６と電気的に接続される。出力ノードＰＣＴＲは、配線２４２を介して回路１０が有するトランジスタ１０６のゲートと電気的に接続される。

回路１１には、配線２３６、２３４、２３７が電気的に接続される。配線２３６、２３４、２３７は、トランジスタの導通を制御するための信号線である。

配線２３６に高電位（“Ｈ”）が供給されると、ノードＰＣＴＲの電位が強制的に高電位（“Ｈ”）となり、回路１０のトランジスタ１０６が導通する。すなわち、回路１０が有する二つの選択トランジスタのうちの一つであるトランジスタ１０６を強制的に導通することができる。

配線２３６は、トランジスタ１３１、１３１、１６１のゲートと電気的に接続することができる。また、配線２３６は、インバータ１７２を介して、トランジスタ１３５、１３６、１６７、１６９のゲートと電気的に接続することができる。

配線２３４は、インバータ１７１を介して、トランジスタ１３３、１３４、１６２のゲートと電気的に接続することができる。また、配線２３４は、トランジスタ１３７、１３８、１６８のゲートと電気的に接続することができる。配線２３６に低電位（“Ｌ”）が供給され、かつ配線２３４に高電位（“Ｈ”）が供給されると、各電源スイッチをオン状態とすることができる。

配線２３７は、トランジスタ１４７、１４８、１５７、１５８のゲートと電気的に接続することができる。配線２３７に高電位（“Ｈ”）が供給されると、トランジスタ１４７、１４８、１５７、１５８が導通し、ノードＬＡＴＮＢ、ノードＬＡＴＮ、ノードＬＡＴＰＢ、ノードＬＡＴＰのプリチャージを行うことができる。

回路１１は、ｐチャネル型トランジスタ（トランジスタ１３１、１３２、１３３、１３４、１４１、１４３、１５１、１５３、１６１、１６２、１６４、１６９）を有する。また、ｎチャネル型トランジスタ（トランジスタ１３５、１３６、１３７、１３８、１４２、１４４、１４５、１４６、１４７、１４８、１５２、１５４、１５５、１５６、１５７、１５８、１６５、１６６、１６７、１６８）を有する。

これらのトランジスタとしては、Ｓｉトランジスタを用いることが好ましい。または、ｎチャネル型トランジスタにＯＳトランジスタを用いてもよい。特に電源スイッチを構成するトランジスタ１３５、１３６、１３７、１３８にＯＳトランジスタを用いることで、非動作時に生じる電源線間の不要なリーク電流を抑えることができ、電力消費を抑えることができる。

＜回路１０および回路１１の動作＞
次に回路１０および回路１１の動作について説明する。動作には、初期フレームの撮像動作および読み出し動作、通常撮像動作、差分計算動作、判定動作などがあり、順に説明する。なお、以下の説明において、ｎチャネル型トランジスタを導通させる高電位信号およびｐチャネル型トランジスタを非導通にする高電位信号を“Ｈ”、ｎチャネル型トランジスタを非導通にする低電位信号およびｐチャネル型トランジスタを導通させる低電位信号を“Ｌ”で表す。

また、回路１１において、配線２３８には電位ＶＮ、配線２３９には電位ＶＰが供給されていることとする。電位ＶＮは判定に用いる電圧範囲の下端の電圧、電位ＶＰは上端の電圧である。当該電圧範囲は、初期フレームのデータと対象フレームのデータを同じとみなす範囲に相当する。

＜初期フレームの撮像動作＞
図４は、初期フレームの撮像動作（期間Ｔ１）、読み出し動作（期間Ｔ２）を説明するタイミングチャートである。なお、図中の［０］乃至［ｎ］（ｎは自然数）は、行番号を表している。また、以下の説明においては、行番号［０］に関してのみ説明を行う。

期間Ｔ１において、配線２３１の電位を“Ｈ”、配線２３２の電位を“Ｈ”、配線２３３の電位を“Ｈ”、配線２３６の電位を“Ｌ”、配線２３７の電位を“Ｌ”、配線２３４［０：ｎ］の電位を“Ｌ”とすると、回路１０において、トランジスタ１０２、１０３、１０７が導通し、光電変換デバイス１０１のカソードおよびノードＦＤ１の電位が配線１２２の電位“ＶＲＥＳ１”にリセットされる。また、ノードＦＤ２の電位が配線１２４の電位“ＶＲＥＳ２”にリセットされる。

次に、配線２３１の電位を“Ｌ”とすると、光電変換デバイス１０１の動作に応じてカソードに電荷が蓄積する。また、配線２３２の電位を“Ｌ”とし、トランジスタ１０３を非導通としてノードＦＤ１の電位を“ＶＲＥＳ１”に保持する。

次に、所定の露光時間経過後に配線２３１の電位を“Ｈ”とすると、光電変換デバイス１０１のカソードに蓄積した電荷がノードＦＤ１に転送される。このとき、ノードＦＤ１の電位は、転送された電荷量に応じた電位（“Ｖｒｅｆ”）分だけ低下し、“ＶＲＥＳ１－Ｖｒｅｆ”になる。このとき、ノードＦＤ２には“ＶＲＥＳ２”が供給されている状態とする。

次に、配線２３１の電位を“Ｌ”、配線２３３の電位を“Ｌ”とし、トランジスタ１０２、１０７を非導通として、ノードＦＤ１の電位を“ＶＲＥＳ１－Ｖｒｅｆ”に保持する。また、ノードＦＤ２の電位を“ＶＲＥＳ２”に保持する。ここで、“ＶＲＥＳ２”は、初期フレームのデータを置き換えた値であるともいえる。以上が初期フレームの撮像動作の説明である。

＜初期フレームの読み出し動作＞

期間Ｔ２において、配線２３１の電位を“Ｌ”、配線２３２の電位を“Ｌ”、配線２３３の電位を“Ｌ”、配線２３６の電位を“Ｈ”、配線２３７の電位を“Ｌ”、配線２３４［０：ｎ］の電位を“Ｌ”とすると、図５に示すように、回路１１において、電源スイッチがすべてオフとなり、トランジスタ１６９が導通する。したがって、出力ノードＰＣＴＲの電位が“Ｈ”となり、回路１０において、トランジスタ１０６が導通し、トランジスタ１０４のソースまたはドレインの他方に配線１２３の電位（電源電位）が供給される。なお、図中の〇はトランジスタの導通、×はトランジスタの非導通を示している。

次に、配線２３４［０］の電位を“Ｈ”とすると、トランジスタ１０５が導通し、ノードＦＤ１の電位に応じたデータが配線１２５に出力される。以上が初期フレームの読み出し動作の説明である。ここで読み出されたデータは、例えば、フレームメモリなどに保持することができる。

＜通常撮像動作および差分計算動作＞
図６は、初期フレームの読み出し動作（図４の期間Ｔ２）につづく通常撮像動作および差分計算動作（期間Ｔ３）、差分判定動作および読み出し動作（期間Ｔ４）を説明するタイミングチャートである。

期間Ｔ３において、配線２３１の電位を“Ｈ”、配線２３２の電位を“Ｈ”、配線２３３の電位を“Ｌ”、配線２３６の電位を“Ｌ”、配線２３７の電位を“Ｌ”、配線２３４［０：ｎ］の電位を“Ｌ”とすると、トランジスタ１０２、１０３が導通し、光電変換デバイス１０１のカソードおよびノードＦＤ１の電位が配線１２２の電位“ＶＲＥＳ１”にリセットされる。

このとき、ノードＦＤ２はフローティング状態にあるため、キャパシタ１０９の容量結合により、ノードＦＤ１の電位の変化分がノードＦＤ２の電位に加算される。ノードＦＤ１の電位の変化分は“＋Ｖｒｅｆ”であることから、ノードＦＤ２の電位は、“ＶＲＥＳ２＋Ｖｒｅｆ”となる。

次に、配線２３１の電位を“Ｌ”とすると、光電変換デバイス１０１の動作に応じてカソードに電荷が蓄積する。また、配線２３２の電位を“Ｌ”とし、トランジスタ１０３を非導通としてノードＦＤ１の電位を“ＶＲＥＳ１”に保持する。

次に、所定の露光時間経過後に配線２３１の電位を“Ｈ”とすると、光電変換デバイス１０１のカソードに蓄積した電荷がノードＦＤ１に転送される。このとき、ノードＦＤ１の電位は、転送された電荷量に応じた電位（“Ｖｔａｒ１”）だけ低下し、“ＶＲＥＳ１－Ｖｔａｒ１”になる。また、キャパシタ１０９の容量結合により、ノードＦＤ１の電位の変化分がノードＦＤ２の電位に加算される。ノードＦＤ１の電位の変化分は、“－Ｖｔａｒ１”であることからノードＦＤ２の電位は、“ＶＲＥＳ２＋Ｖｒｅｆ－Ｖｔａｒ１”となる。

次に、配線２３１の電位を“Ｌ”とし、トランジスタ１０２を非導通として、ノードＦＤ１の電位を“ＶＲＥＳ１－Ｖｔａｒ１”に保持する。また、ノードＦＤ２の電位を“ＶＲＥＳ２＋Ｖｒｅｆ－Ｖｔａｒ１”に保持する。

以上が、通常撮像動作および差分計算動作である。通常撮像動作の結果として、ノードＦＤ１には、“ＶＲＥＳ１－Ｖｔａｒ１”が保持される。また、差分計算動作の結果として、ノードＦＤ２に“ＶＲＥＳ２＋Ｖｒｅｆ－Ｖｔａｒ１”が保持される。“ＶＲＥＳ２”はリセット電位であるが、０とみなすことができる。したがって、“＋Ｖｒｅｆ－Ｖｔａｒ１”は、初期フレームのデータと通常撮像動作で取得したデータとの差分そのものである。

＜差分判定動作、読み出し動作（差分超過なし）＞

期間Ｔ４において、配線２３１の電位を“Ｌ”、配線２３２の電位を“Ｌ”、配線２３３の電位を“Ｌ”、配線２３６の電位を“Ｌ”、配線２３７の電位を“Ｈ”、配線２３４［０：ｎ］の電位を“Ｌ”とすると、図７に示すように、回路１１において、トランジスタ１４７、１４８、１５７、１５８が導通し、ノードＬＡＴＮＢ、ノードＬＡＴＮ、ノードＬＡＴＰＢおよびノードＬＡＴＰが配線１２９の電位にプリチャージされる。

次に、配線２３７の電位を“Ｌ”、配線２３４［０］の電位を“Ｈ”とすると、図８に示すように、すべての電源スイッチがオン状態となり、センスアンプに電流が流れはじめる。ここで、トランジスタ１４５のゲートおよびトランジスタ１５５のゲートにはノードＦＤ２の電位“ＶＲＥＳ２＋Ｖｒｅｆ－Ｖｔａｒ１”が供給され、配線２３８には電位“ＶＮ”が供給され、配線２３９には電位“ＶＰ”が供給されている。

このとき、図６に示すように、“ＶＮ”＜“ＶＲＥＳ２＋Ｖｒｅｆ－Ｖｔａｒ１”＜“ＶＰ”であれば、トランジスタ１４５のチャネル抵抗がトランジスタ１４６のチャネル抵抗よりも低いため、ノードＬＡＴＮＢのプリチャージ電位がノードＬＡＴＮのプリチャージ電位よりも優先的に低下する。したがって、トランジスタ１４２、１４３が導通し、配線１２７、１２８から電源電圧が供給されてノードＬＡＴＮＢおよびノードＬＡＴＮの電位が確定する。

また、トランジスタ１５６のチャネル抵抗がトランジスタ１５５のチャネル抵抗よりも低いため、ノードＬＡＴＰのプリチャージ電位がノードＬＡＴＰＢよりも優先的に低下する。したがって、トランジスタ１５１、１５４が導通し、配線１２７、１２８から電源電圧が供給されてノードＬＡＴＰおよびノードＬＡＴＰＢの電位が確定する。

このとき、ノードＬＡＴＮの電位は“Ｈ”、ノードＬＡＴＰＢの電位は“Ｈ”となるため、トランジスタ１６５、１６６が導通し、トランジスタ１６３、１６４が非導通となり、出力ノードＰＣＴＲの電位は“Ｌ”となる。したがって、回路１０では、トランジスタ１０６が導通せず、トランジスタ１０４に電源が供給されないため、トランジスタ１０５が導通してもノードＦＤ１のデータは配線１２５に出力されない。つまり、“ＶＮ”＜“ＶＲＥＳ２＋Ｖｒｅｆ－Ｖｔａｒ１”＜“ＶＰ”であれば、回路１０からデータは出力されないことになる。

ここで、配線１２５には、ソースフォロアのバイアストランジスタ（図示なし）が接続されているため、トランジスタ１０４がデータを出力しなければ、配線１２５の電位は０Ｖになる。データを読み出す場合は、バイアストランジスタには定常電流が流れる。したがって、読み出し動作を行わなければ当該定常電流分の電力消費を抑えることができる。

＜差分判定動作、読み出し動作（プラス差分超過あり）＞
図９のタイミングチャートを用いて、設定した電圧範囲よりも高い側に差分が超過した場合を説明する。なお、期間Ｔ５は期間Ｔ３と同様の通常撮像動作および差分計算動作であるため、説明は省略する。ただし、通常撮像動作によるノードＦＤ１の電位は、“ＶＲＥＳ１－Ｖｔａｒ２”（Ｖｔａｒ１＞Ｖｔａｒ２）であり、ノードＦＤ２の電位は、“ＶＲＥＳ１＋Ｖｒｅｆ－Ｖｔａｒ２”であり、“ＶＰ”＜“ＶＲＥＳ１＋Ｖｒｅｆ－Ｖｔａｒ２”とする。

期間Ｔ６において、配線２３１の電位を“Ｌ”、配線２３２の電位を“Ｌ”、配線２３３の電位を“Ｌ”、配線２３６の電位を“Ｌ”、配線２３７の電位を“Ｈ”、配線２３４［０：ｎ］の電位を“Ｌ”とすると、図７に示すように、回路１１において、トランジスタ１４７、１４８、１５７、１５８が導通し、ノードＬＡＴＮＢ、ノードＬＡＴＮ、ノードＬＡＴＰＢおよびノードＬＡＴＰが配線１２９の電位にプリチャージされる。

次に、配線２３７の電位を“Ｌ”、配線２３４［０］の電位を“Ｈ”とすると、図１０に示すように、すべての電源スイッチがオン状態となり、センスアンプに電流が流れはじめる。ここで、トランジスタ１４５のゲートおよびトランジスタ１５５のゲートにはノードＦＤ２の電位“ＶＲＥＳ２＋Ｖｒｅｆ－Ｖｔａｒ２”が供給され、配線２３８には電位“ＶＮ”が供給され、配線２３９には電位“ＶＰ”が供給されている。

このとき、図９に示すように、“ＶＮ”＜“ＶＰ”＜“ＶＲＥＳ２＋Ｖｒｅｆ－Ｖｔａｒ２”であれば、トランジスタ１４５のチャネル抵抗がトランジスタ１４６のチャネル抵抗よりも低いため、ノードＬＡＴＮＢのプリチャージ電位がノードＬＡＴＮのプリチャージ電位よりも優先的に低下する。したがって、トランジスタ１４２、１４３が導通し、配線１２７、１２８から電源電圧が供給されてノードＬＡＴＮＢおよびノードＬＡＴＮの電位が確定する。

また、トランジスタ１５５のチャネル抵抗がトランジスタ１５６のチャネル抵抗よりも低いため、ノードＬＡＴＰＢのプリチャージ電位がノードＬＡＴＰよりも優先的に低下する。したがって、トランジスタ１５２、１５３が導通し、配線１２７、１２８から電源電圧が供給されてノードＬＡＴＰＢおよびノードＬＡＴＰの電位が確定する。

このとき、ノードＬＡＴＮの電位は“Ｈ”、ノードＬＡＴＰＢの電位は“Ｌ”となるため、トランジスタ１６３、１６５が導通し、トランジスタ１６４、１６６が非導通となり、出力ノードＰＣＴＲの電位は“Ｈ”となる。したがって、回路１０では、トランジスタ１０６が導通し、トランジスタ１０４に電源が供給されるため、トランジスタ１０５の導通によってノードＦＤ１のデータが配線１２５に出力される。つまり、“ＶＮ”＜“ＶＰ”＜“ＶＲＥＳ２＋Ｖｒｅｆ－Ｖｔａｒ２”であれば、回路１０からデータは出力されることになる。

回路１０から出力されたデータは、初期フレームの画像データが保存されたフレームメモリにおいて、当該回路１０に相当するアドレスに保存される。つまり、読み出された回路１０のアドレスのみデータの書き換えが行われる。このような動作により、すべての回路１０のデータを書き換える場合に比べて、書き込み電力を低減させることができる。

なお、読み出し動作を行わない場合でも、Ａ／Ｄ変換回路で０Ｖのアナログデータに対応したデジタルデータが生成される。当該デジタルデータが生成された場合は、フレームメモリへの書き込み動作を行わない制御をすればよい。

＜差分判定動作、読み出し動作（マイナス差分超過あり）＞
図１１のタイミングチャートを用いて、設定した電圧範囲よりも低い側に差分が超過した場合を説明する。なお、期間Ｔ７は期間Ｔ３と同様の通常撮像動作および差分計算動作であるため、説明は省略する。ただし、通常撮像動作によるノードＦＤ１の電位は、“ＶＲＥＳ１－Ｖｔａｒ３”（“Ｖｔａｒ３”＞”Ｖｔａｒ１“）であり、ノードＦＤ２の電位は、“ＶＲＥＳ１＋Ｖｒｅｆ－Ｖｔａｒ３”であり、“ＶＲＥＳ１＋Ｖｒｅｆ－Ｖｔａｒ３”＜“ＶＮ”＜“ＶＰ”とする。

期間Ｔ８において、配線２３１の電位を“Ｌ”、配線２３２の電位を“Ｌ”、配線２３３の電位を“Ｌ”、配線２３６の電位を“Ｌ”、配線２３７の電位を“Ｈ”、配線２３４［０：ｎ］の電位を“Ｌ”とすると、図７に示すように、回路１１において、トランジスタ１４７、１４８、１５７、１５８が導通し、ノードＬＡＴＮＢ、ノードＬＡＴＮ、ノードＬＡＴＰＢおよびノードＬＡＴＰが配線１２９の電位にプリチャージされる。

次に、配線２３７の電位を“Ｌ”、配線２３４［０］の電位を“Ｈ”とすると、図１２に示すように、すべての電源スイッチがオン状態となり、センスアンプに電流が流れはじめる。ここで、トランジスタ１４５のゲートおよびトランジスタ１５５のゲートにはノードＦＤ２の電位“ＶＲＥＳ２＋Ｖｒｅｆ－Ｖｔａｒ３”が供給され、配線２３８には電位“ＶＮ”が供給され、配線２３９には電位“ＶＰ”が供給されている。

このとき、図１１に示すように、“ＶＲＥＳ２＋Ｖｒｅｆ－Ｖｔａｒ３”＜“ＶＮ”＜“ＶＰ”であれば、トランジスタ１４６のチャネル抵抗がトランジスタ１４５のチャネル抵抗よりも低いため、ノードＬＡＴＮのプリチャージ電位がノードＬＡＴＮＢのプリチャージ電位よりも優先的に低下する。したがって、トランジスタ１４１、１４４が導通し、配線１２７、１２８から電源電圧が供給されてノードＬＡＴＮおよびノードＬＡＴＮＢの電位が確定する。

また、トランジスタ１５４のチャネル抵抗がトランジスタ１５５のチャネル抵抗よりも低いため、ノードＬＡＴＰのプリチャージ電位がノードＬＡＴＰＢよりも優先的に低下する。したがって、トランジスタ１５１、１５４が導通し、配線１２７、１２８から電源電圧が供給されてノードＬＡＴＰおよびノードＬＡＴＰＢの電位が確定する。

このとき、ノードＬＡＴＮの電位は“Ｌ”、ノードＬＡＴＰＢの電位は“Ｈ”となるため、トランジスタ１６４が導通し、トランジスタ１６３、１６５が非導通となり、出力ノードＰＣＴＲの電位は“Ｈ”となる。したがって、回路１０では、トランジスタ１０６が導通し、トランジスタ１０４に電源が供給されるため、トランジスタ１０５の導通によってノードＦＤ１のデータが配線１２５に出力される。つまり、“ＶＲＥＳ２＋Ｖｒｅｆ－Ｖｔａｒ３”＜“ＶＮ”＜“ＶＰ”であれば、回路１０からデータは出力されることになる。

以上の説明の通り、回路１１の動作によって、回路１０の出力を制御することができる。なお、時間が経過するほど、初期フレームのデータと対象フレームのデータが大きく乖離するため、初期フレームのデータは、一定期間毎または一定フレーム数毎に更新することが好ましい。なお、１フレーム置きに初期フレームのデータを更新してもよい。

また、図４、６、９、１１のタイミングチャートでは、図１に示す回路１０の動作を示しているが、図２Ｂの構成の場合は、図１３に示すように配線２３５の電位供給動作を加えればよい。なお、図１３は、初期フレームの撮像動作（期間Ｔ１）を示しているが、通常撮像動作（期間Ｔ３など）も同様である。

＜撮像装置の構成＞
図１４は、本発明の一態様の撮像装置を説明するブロック図である。当該撮像装置は、マトリクス状に配列された画素（回路１０および回路１１）を有する画素アレイ２１と、画素アレイ２１の行を選択する機能を有する回路２２（ロードライバ）と、回路１０からデータを読み出す機能を有する回路２３と、電源電位を供給する回路２８を有する。なお、図１４では、それぞれの要素を接続する配線数を簡略化している。また、回路２２、２３、２８は複数であってもよい。

回路２３は、回路１０の出力データに対して相関二重サンプリング処理を行うための回路２４（ＣＤＳ回路）と、回路２４から出力されたアナログデータをデジタルデータに変換する機能を有する回路２５（Ａ／Ｄ変換回路等）と、データを出力する列を選択する機能を有する回路２６（カラムドライバ）などを有することができる。回路１０と回路２３は、配線１２５を介して電気的に接続される。

ここで、図１４では、回路１０と回路１１が重なる領域を有するように図示している。詳細は後述するが、回路１０と回路１１をスタック構造とすることで、画素面積を縮小しやすくなり、解像度を高めることができる。また、回路１１をＳｉトランジスタで形成し、その上に回路１０をＯＳトランジスタで形成することで、貼り合わせなどの工程を行わずにスタック構造を形成することができる。

なお、１個の回路１０と１個の回路１１が重なる構成に限らない。例えば、図１５Ａに示すように、水平方向（ゲート線が延在する方向）に並ぶ２個の回路１０が１個の回路１１と重なる構成であってもよい。または、図１５Ｂに示すように、垂直方向（ソース線が延在する方向）に並ぶ２個の回路１０が１個の回路１１と重なる構成であってもよい。または、図１５Ｃに示すように、水平垂直方向に並ぶ２×２個の回路１０が１個の回路１１と重なる構成であってもよい。または、図１５Ｄに示すように、水平垂直方向に並ぶ３×３個の回路１０が１個の回路１１と重なる構成であってもよい。または、１個の回路１１と重なる回路１０の数は、３×３個より多くてもよい。

このように、１個の回路１１に対して、複数の回路１０が接続される構成では、いずれか１個の回路１０の差分データを取得し、その判定に応じて他の回路１０も同じ動作を行えばよい。その一例を次に説明する。

図１６は、３×３個の回路１０（回路１０［０，０］乃至［２，２］）と１個の回路１１の接続形態を説明する図である。各行における３本の信号線（配線２３１、２３２、２３３）は、それぞれ電気的に接続されているため、３×３個の回路１０では、読み出し動作以外の動作は同時に行われる。各行の選択信号線（配線２３４［０：２］）は、ＯＲ回路１１２を介して回路１１と電気的に接続される。したがって、各行の選択動作に応じて回路１１を動作させることができる。

ここで、回路１１には、いずれか１個の回路１０のノードＦＤ２が電気的に接続される。図１６では、回路１０［０，１］のノードＦＤ２と回路１１が接続される例を示しているが、その他の回路１０のノードＦＤ２と接続されてもよい。また、回路１１の出力ノードＰＣＴＲは、すべての回路１０と電気的に接続される。したがって、１個の回路１０のノードＦＤ２の値に応じて、すべての回路１０の読み出しを行うか否かを判定する。このような構成では、回路１１の数を減らすことができるため、回路１１が有するセンスアンプのプリチャージに要する電力などを削減することができる。

図１７は、図１６の構成にトランジスタ１１３を追加し、ＯＲ回路１１２を省いた構成である。トランジスタ１１３は、回路１１の出力ノードＰＣＴＲと配線２４２との間に設けられる。図１７の構成では、最初に読み出す行にある回路１０のノードＦＤ２と回路１１を接続する。トランジスタ１１３のゲートは、当該行の回路１０と接続する配線２３４と接続される。

最初の行の読み出し動作において、回路１１では出力ノードＰＣＴＲの電位が確定し、トランジスタ１１３が導通して各回路１０に出力される。次の行の読み出し時にはトランジスタ１１３が非導通となるため、配線２４２の電位が保持される。したがって、全ての回路１０で同じ動作（読み出す、または読み出さない）を行うことができる。

このような構成では、最初の行の選択動作で回路１１の出力ノードＰＣＴＲに生成した電位を保持することができる。したがって、他の行の選択動作で出力ノードＰＣＴＲの電位を生成する必要がないため、回路１１の動作回数を削減することができ、消費電力を低減させることができる。

本発明の一態様においては、図１８Ａに例示するように、トランジスタにバックゲートを設けた構成としてもよい。図１８Ａでは、バックゲートがフロントゲートと電気的に接続された構成を示しており、オン電流を高める効果を有する。または、図１８Ｂに示すようにバックゲートに定電位を供給できる構成としてもよい、当該構成では、トランジスタのしきい値電圧を制御することができる。また、一つの回路内に、図１８Ａ、図１８Ｂが混在してもよい。また、バックゲートが設けられないトランジスタが設けられていてもよい。

また、回路１０において、配線１２３と配線１２５に直列に接続されるトランジスタ１０４、１０５、１０６の並び順は、図１に示す構成以外、図１９Ａ乃至図１９Ｅに示す構成であってもよい。

また、図２Ｂに示す回路１０の構成においては、図２０Ａに示すように、トランジスタ１０３のソースまたはドレインの一方をトランジスタ１１１のソースまたはドレインの他方、キャパシタ１０８の一方の電極およびトランジスタ１０４のゲートと電気的に接続してもよい。また、図２０Ｂに示すように、トランジスタ１０２のゲートと、トランジスタ１１１のゲートを配線２３１と電気的に接続し、配線２３５を省いてもよい。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、本発明の一態様の撮像装置の構造例などについて説明する。

＜構造例＞
図２１Ａは、撮像装置の画素の構造の一例を示す図であり、層５６１および層５６３の積層構造とすることができる。

層５６１は、光電変換デバイス１０１を有する。光電変換デバイス１０１は、図２２Ａに示すように層５６５ａと、層５６５ｂを有することができる。なお、場合によって、層を領域と言い換えてもよい。

図２２Ａに示す光電変換デバイス１０１はｐｎ接合型フォトダイオードであり、例えば、層５６５ａにｐ型半導体、層５６５ｂにｎ型半導体を用いることができる。または、層５６５ａにｎ型半導体、層５６５ｂにｐ型半導体用いてもよい。

上記ｐｎ接合型フォトダイオードは、代表的には単結晶シリコンを用いて形成することができる。

また、層５６１が有する光電変換デバイス１０１は、図２２Ｂに示すように、層５６６ａと、層５６６ｂと、層５６６ｃと、層５６６ｄとの積層としてもよい。図２２Ｂに示す光電変換デバイス１０１はアバランシェフォトダイオードの一例であり、層５６６ａ、層５６６ｄは電極に相当し、層５６６ｂ、５６６ｃは光電変換部に相当する。

層５６６ａは、低抵抗の金属層などとすることが好ましい。例えば、アルミニウム、チタン、タングステン、タンタル、銀またはそれらの積層を用いることができる。

層５６６ｄは、可視光に対して高い透光性を有する導電層を用いることが好ましい。例えば、インジウム酸化物、錫酸化物、亜鉛酸化物、インジウム－錫酸化物、ガリウム－亜鉛酸化物、インジウム－ガリウム－亜鉛酸化物、またはグラフェンなどを用いることができる。なお、層５６６ｄを省く構成とすることもできる。

光電変換部の層５６６ｂ、５６６ｃは、例えばセレン系材料を光電変換層としたｐｎ接合型フォトダイオードの構成とするができる。層５６６ｂとしてはｐ型半導体であるセレン系材料を用い、層５６６ｃとしてはｎ型半導体であるガリウム酸化物などを用いることが好ましい。

セレン系材料を用いた光電変換デバイスは、可視光に対する外部量子効率が高い特性を有する。当該光電変換デバイスでは、アバランシェ増倍を利用することにより、入射される光の量に対する電子の増幅を大きくすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層を薄膜で作製できるなどの生産上の利点を有する。セレン系材料の薄膜は、真空蒸着法またはスパッタ法などを用いて形成することができる。

セレン系材料としては、単結晶セレンおよび多結晶セレンなどの結晶性セレン、非晶質セレン、銅、インジウム、セレンの化合物（ＣＩＳ）、または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）などを用いることができる。

ｎ型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成することが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、またはそれらが混在した酸化物などを用いることができる。また、これらの材料は正孔注入阻止層としての機能も有し、暗電流を小さくすることもできる。

また、層５６１が有する光電変換デバイス１０１は、図２２Ｃに示すように、層５６７ａと、層５６７ｂと、層５６７ｃと、層５６７ｄと、層５６７ｅとの積層としてもよい。図２２Ｃに示す光電変換デバイス１０１は有機光導電膜の一例であり、層５６７ａは下部電極、層５６７ｅは透光性を有する上部電極であり、層５６７ｂ、５６７ｃ、５６７ｄは光電変換部に相当する。

光電変換部の層５６７ｂ、５６７ｄのいずれか一方はホール輸送層、他方は電子輸送層とすることができる。また、層５６７ｃは光電変換層とすることができる。

ホール輸送層としては、例えば酸化モリブデンなどを用いることができる。電子輸送層としては、例えば、Ｃ_６０、Ｃ_７０などのフラーレン、またはそれらの誘導体などを用いることができる。

光電変換層としては、ｎ型有機半導体およびｐ型有機半導体の混合層（バルクヘテロ接合構造）を用いることができる。

図２１Ａに示す層５６３としては、例えばシリコン基板を用いることができる。当該シリコン基板は、Ｓｉトランジスタ等を有する。当該Ｓｉトランジスタを用いて、画素回路を形成することができる。また、画素回路などを駆動する回路、画素回路の読み出し回路、画像処理回路、ニューラルネットワーク、通信回路等を形成することができる。

また、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの記憶回路、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）などを形成してもよい。なお、本実施の形態では、実施の形態１で説明した回路１０および回路１１を画素回路、その他の上記回路を機能回路と呼ぶ。

例えば、回路１０、回路１１および機能回路（回路２２、２３、２８など）が有するトランジスタにおいて、その一部または全てを層５６３に設けることができる。

また、層５６３は、図２１Ｂに示すように複数の層の積層であってもよい。図２１Ｂでは、層５６３ａ、５６３ｂ、５６３ｃの三層を例示しているが、二層であってもよい。または、層５６３は四層以上の積層であってもよい。これらの層は、例えば貼り合わせ工程などを用いて積層することができる。当該構成とすることで、画素回路と機能回路を複数の層に分散させ、画素回路と機能回路を重ねて設けることができるため、小型で高機能の撮像装置を作製することができる。

また、画素は、図２１Ｃに示すように層５６１、層５６２および層５６３の積層構造を有していてもよい。

層５６２は、ＯＳトランジスタを有することができる。例えば、回路１０を層５６２に形成し、回路１１を層５６３に形成することができる。また、前述した機能回路の一つ以上をＯＳトランジスタで形成してもよい。または、層５６３が有するＳｉトランジスタと層５６２が有するＯＳトランジスタを用いて、機能回路の一つ以上を形成してもよい。または、層５６３をガラス基板などの支持基板とし、層５６２が有するＯＳトランジスタで画素回路および機能回路を形成してもよい。

例えば、ＯＳトランジスタおよびＳｉトランジスタを用いて、ノーマリーオフＣＰＵ（「Ｎｏｆｆ－ＣＰＵ」ともいう）を実現することができる。なお、Ｎｏｆｆ－ＣＰＵとは、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタを含む集積回路である。

Ｎｏｆｆ－ＣＰＵは、Ｎｏｆｆ－ＣＰＵ内の動作不要な回路への電力供給を停止し、当該回路を待機状態にすることができる。電力供給が停止され、待機状態になった回路では電力が消費されない。よって、Ｎｏｆｆ－ＣＰＵは、電力使用量を最小限にすることができる。また、Ｎｏｆｆ－ＣＰＵは、電力供給が停止されても設定条件などの動作に必要な情報を長期間保持することができる。待機状態からの復帰は当該回路への電力供給を再開するだけでよく、設定条件などの再書き込みが不要である。すなわち、待機状態からの高速復帰が可能である。このように、Ｎｏｆｆ－ＣＰＵは、動作速度を大きく落とすことなく消費電力を低減できる。

また、層５６２は、図２１Ｄに示すように複数の層の積層であってもよい。図２１Ｄでは、層５６２ａ、層５６２ｂの二層を例示しているが、三層以上の積層であってもよい。これらの層は、例えば層５６３上に積み上げるように形成することができる。または、層５６３上に形成した層と、層５６１上に形成した層とを貼り合わせて形成してもよい。

ＯＳトランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するＣＡＡＣ－ＯＳまたはＣＡＣ－ＯＳなどを用いることができる。ＣＡＡＣ－ＯＳは結晶を構成する原子が安定であり、信頼性を重視するトランジスタなどに適する。また、ＣＡＣ－ＯＳは、高移動度特性を示すため、高速駆動を行うトランジスタなどに適する。

ＯＳトランジスタは半導体層のエネルギーギャップが大きいため、数ｙＡ／μｍ（チャネル幅１μｍあたりの電流値）という極めて低いオフ電流特性を示す。また、ＯＳトランジスタは、インパクトイオン化、アバランシェ降伏、および短チャネル効果などが生じないなどＳｉトランジスタとは異なる特徴を有し、高耐圧で信頼性の高い回路を形成することができる。また、Ｓｉトランジスタでは問題となる結晶性の不均一性に起因する電気特性のばらつきもＯＳトランジスタでは生じにくい。

ＯＳトランジスタが有する半導体層は、例えばインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属から選ばれた一つ、または複数）を含むＩｎ－Ｍ－Ｚｎ系酸化物で表記される膜とすることができる。Ｉｎ－Ｍ－Ｚｎ系酸化物は、例えば、スパッタリング法、ＡＬＤ（Ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）法、またはＭＯＣＶＤ（Ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成することができる。

Ｉｎ－Ｍ－Ｚｎ系酸化物をスパッタリング法で成膜する場合、スパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：３、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝１０：１：３、等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。

半導体層としては、キャリア密度の低い酸化物半導体を用いる。例えば、半導体層は、キャリア密度が１×１０^１７／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下、さらに好ましくは１×１０^１３／ｃｍ^３以下、より好ましくは１×１０^１１／ｃｍ^３以下、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^－９／ｃｍ^３以上の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。当該酸化物半導体は欠陥準位密度が低く、安定な特性を有する酸化物半導体であるといえる。

なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度、不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。

半導体層を構成する酸化物半導体において、第１４族元素の一つであるシリコンまたは炭素が含まれると、酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンまたは炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半導体層におけるアルカリ金属またはアルカリ土類金属の濃度（二次イオン質量分析法により得られる濃度）を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下にする。

また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が生じてキャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における窒素濃度（二次イオン質量分析法により得られる濃度）は、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下にすることが好ましい。

また、半導体層を構成する酸化物半導体に水素が含まれていると、金属原子と結合する酸素と反応して水になるため、酸化物半導体中に酸素欠損を形成する場合がある。酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。したがって、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。

酸素欠損に水素が入った欠陥は、酸化物半導体のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、酸化物半導体においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、酸化物半導体のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。

よって、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０^２０ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、より好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。水素などの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。

また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、ｃ軸に配向した結晶を有するＣＡＡＣ－ＯＳ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ－ＯＳは最も欠陥準位密度が低い。

非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。

なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ－ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。

以下では、非単結晶の半導体層の一態様であるＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）－ＯＳの構成について説明する。

ＣＡＣ－ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。

なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳ（ＣＡＣ－ＯＳの中でもＩｎ－Ｇａ－Ｚｎ酸化物を、特にＣＡＣ－ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯ_Ｘ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯ_Ｘ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、Ｇａ_Ｘ４Ｚｎ_Ｙ４Ｏ_Ｚ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯ_Ｘ１、またはＩｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。

つまり、ＣＡＣ－ＯＳは、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。

なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ_３（ＺｎＯ）_ｍ１（ｍ１は自然数）、またはＩｎ_{（１＋ｘ０）}Ｇａ_{（１－ｘ０）}Ｏ_３（ＺｎＯ）_ｍ０（－１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。

上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ－ｂ面においては配向せずに連結した結晶構造である。

一方、ＣＡＣ－ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ－ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ－ＯＳにおいて、結晶構造は副次的な要素である。

なお、ＣＡＣ－ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。

なお、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とは、明確な境界が観察できない場合がある。

なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ－ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。

ＣＡＣ－ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ－ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。

ＣＡＣ－ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ－ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ－ｏｆ－ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折測定から、測定領域のａ－ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。

また、ＣＡＣ－ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域（リング領域）と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ－ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ－ｃｒｙｓｔａｌ）構造を有することがわかる。

また、例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。

ＣＡＣ－ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ－ＯＳは、ＧａＯ_Ｘ３などが主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。

ここで、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域は、ＧａＯ_Ｘ３などが主成分である領域と比較して、導電性が高い領域である。つまり、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。

一方、ＧａＯ_Ｘ３などが主成分である領域は、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯ_Ｘ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。

したがって、ＣＡＣ－ＯＳを半導体素子に用いた場合、ＧａＯ_Ｘ３などに起因する絶縁性と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉ_ｏｎ）、および高い電界効果移動度（μ）を実現することができる。

また、ＣＡＣ－ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ－ＯＳは、様々な半導体装置の構成材料として適している。

＜積層構造１＞
次に、撮像装置の積層構造について、断面図を用いて説明する。なお、以下に示す絶縁層および導電層などの要素は一例であり、さらに他の要素が含まれていてもよい。または、以下に示す要素の一部が省かれていてもよい。また、以下に示す積層構造は、必要に応じて、貼り合わせ工程、研磨工程などを用いて形成することができる。

図２３は、層５６０、５６１、層５６３を有し、層５６３を構成する層５６３ａと層５６３ｂの間に貼り合わせ面を有する積層体の断面図の一例である。

＜層５６３ｂ＞
層５６３ｂは、シリコン基板６１０に設けられた回路１１の要素を有する。ここでは、回路１１の要素の一部として、インバータ１７２が有するトランジスタ２０３およびトランジスタ２０４、およびトランジスタ１６９を示している。

層５６３ｂには、シリコン基板６１０、絶縁層６１１、６１２、６１３、６１４、６１５、６１６、６１７、６１８が設けられる。また、導電層６１９が設けられる。絶縁層６１１は保護膜としての機能を有する。絶縁層６１２、６１３、６１４、６１５、６１６、６１７は、層間絶縁膜および平坦化膜としての機能を有する。絶縁層６１８および導電層６１９は、貼り合わせ層としての機能を有する。導電層６１９は、トランジスタ１６９と電気的に接続される。

保護膜としては、例えば、窒化シリコン膜、酸化シリコン膜、酸化アルミニウム膜などを用いることができる。層間絶縁膜および平坦化膜としては、例えば、酸化シリコン膜などの無機絶縁膜、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜を用いることができる。キャパシタの誘電体層としては、窒化シリコン膜、酸化シリコン膜、酸化アルミニウム膜などを用いることができる。貼り合わせ層に関しては後述する。

なお、デバイス間の電気的な接続に用いられる配線、電極およびプラグとして用いることのできる導電体には、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を適宜選択して用いればよい。当該導電体は単層に限らず、異なる材料で構成された複数の層であってもよい。

＜層５６３ａ＞
層５６３ａは、回路１０の要素を有する。ここでは、回路１０の要素の一部として、トランジスタ１０２およびトランジスタ１０６を示している。図２３に示す断面図では、両者の電気的な接続は図示されていない。

層５６３ａには、シリコン基板６３２、絶縁層６３１、６３３、６３４、６３５、６３７、６３８が設けられる。また、導電層６３６、６３９が設けられる。

絶縁層６３１および導電層６３９は、貼り合わせ層としての機能を有する。絶縁層６３４、６３５、６３７は、層間絶縁膜および平坦化膜としての機能を有する。絶縁層６３３は、保護膜としての機能を有する。絶縁層６３８は、シリコン基板６３２と導電層６３９を絶縁する機能を有する。絶縁層６３８は、他の絶縁層と同様の材料で形成することができる。また、絶縁層６３８は、絶縁層６３１と同一の材料で形成されていてもよい。

導電層６３９は、トランジスタ１０６のゲートおよび導電層６１９と電気的に接続される。また、導電層６３６は、配線１２１（図１参照）と電気的に接続される。

図２３に示すＳｉトランジスタはシリコン基板（シリコン基板６１０、６３２）にチャネル形成領域を有するフィン型である。チャネル幅方向の断面（図２３の層５６３ａに示すＡ１－Ａ２の断面）を図２４Ａに示す。なお、Ｓｉトランジスタは、図２４Ｂに示すようにプレーナー型であってもよい。

または、図２４Ｃに示すように、シリコン薄膜の半導体層５４５を有するトランジスタであってもよい。半導体層５４５は、例えば、シリコン基板６３２上の絶縁層５４６上に形成された単結晶シリコン（ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ））とすることができる。

＜層５６１＞
層５６１は、光電変換デバイス１０１を有する。光電変換デバイス１０１は、層５６３ａ上に形成することができる。図２３では、光電変換デバイス１０１として、図２２Ｃに示す有機光導電膜を光電変換層に用いた構成を示している。なお、ここでは、層５６７ａをカソード、層５６７ｅをアノードとする。

層５６１には、絶縁層６５１、６５２、６５３、６５４、および導電層６５５が設けられる。

絶縁層６５１、６５３、６５４は、層間絶縁膜および平坦化膜としての機能を有する。また、絶縁層６５４は光電変換デバイス１０１の端部を覆って設けられ、層５６７ｅと層５６７ａとの短絡を防止する機能も有する。絶縁層６５２は、素子分離層としての機能を有する。素子分離層としては、有機絶縁膜などを用いることが好ましい。

光電変換デバイス１０１のカソードに相当する層５６７ａは、層５６３ａが有するトランジスタ１０２のソースまたはドレインの一方と電気的に接続される。光電変換デバイス１０１のアノードに相当する層５６７ｅは、導電層６５５を介して、層５６３ａが有する導電層６３６と電気的に接続される。

＜層５６０＞
層５６０は、層５６１上に形成される。層５６０は、遮光層６７１、光学変換層６７２およびマイクロレンズアレイ６７３を有する。

遮光層６７１は、隣接する画素への光の流入を抑えることができる。遮光層６７１には、アルミニウム、タングステンなどの金属層を用いることができる。また、当該金属層と反射防止膜としての機能を有する誘電体膜を積層してもよい。

光学変換層６７２には、カラーフィルタを用いることができる。カラーフィルタに（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を画素別に割り当てることにより、カラー画像を得ることができる。例えば、図３１Ａの斜視図（断面を含む）に示すように、カラーフィルタ６７２Ｒ（赤）、カラーフィルタ６７２Ｇ（緑）、カラーフィルタ６７２Ｂ（青）をそれぞれ異なる画素に割り当てることができる。

また、光学変換層６７２に波長カットフィルタを用いれば、様々な波長領域における画像が得られる撮像装置とすることができる。

例えば、光学変換層６７２に可視光線の波長以下の光を遮る赤外線フィルタを用いれば、赤外線撮像装置とすることができる。また、光学変換層６７２に近赤外線の波長以下の光を遮るフィルタを用いれば、遠赤外線撮像装置とすることができる。また、光学変換層６７２に可視光線の波長以上の光を遮る紫外線フィルタを用いれば、紫外線撮像装置とすることができる。

なお、一つの撮像装置内に異なる光学変換層を複数配置してもよい。例えば、図３１Ｂに示すように、カラーフィルタ６７２Ｒ（赤）、カラーフィルタ６７２Ｇ（緑）、カラーフィルタ６７２Ｂ（青）、赤外線フィルタ６７２ＩＲをそれぞれ異なる画素に割り当てることができる。当該構成では、可視光画像および赤外光画像を同時に取得することができる。

または、図３１Ｃに示すように、カラーフィルタ６７２Ｒ（赤）、カラーフィルタ６７２Ｇ（緑）、カラーフィルタ６７２Ｂ（青）、紫外線フィルタ６７２ＵＶをそれぞれ異なる画素に割り当てることができる。当該構成では、可視光画像および紫外光画像を同時に取得することができる。

また、光学変換層６７２にシンチレータを用いれば、Ｘ線撮像装置などに用いる放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線または紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換デバイス１０１で検出することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。

シンチレータは、Ｘ線またはガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光または紫外光を発する物質を含む。例えば、Ｇｄ_２Ｏ_２Ｓ：Ｔｂ、Ｇｄ_２Ｏ_２Ｓ：Ｐｒ、Ｇｄ_２Ｏ_２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ_２、ＢａＦ_２、ＣｅＦ_３、ＬｉＦ、ＬｉＩ、ＺｎＯなどを樹脂またはセラミクスに分散させたものを用いることができる。

光学変換層６７２上にはマイクロレンズアレイ６７３が設けられる。マイクロレンズアレイ６７３が有する個々のレンズを通る光が直下の光学変換層６７２を通り、光電変換デバイス１０１に照射されるようになる。マイクロレンズアレイ６７３を設けることにより、集光した光を光電変換デバイス１０１に入射することができるため、効率よく光電変換を行うことができる。マイクロレンズアレイ６７３は、撮像の対象の波長の光に対して透光性の高い樹脂またはガラスなどで形成することが好ましい。

＜貼り合わせ＞
次に、層５６３ｂと層５６３ａの貼り合わせについて説明する。

層５６３ｂには、絶縁層６１８および導電層６１９が設けられる。導電層６１９は、絶縁層６１８に埋設された領域を有する。また、絶縁層６１８および導電層６１９の表面は、それぞれ高さが一致するように平坦化されている。

層５６３ａには、絶縁層６３１および導電層６３９が設けられる。導電層６３９は、絶縁層６３１に埋設された領域を有する。また、絶縁層６３１および導電層６３９の表面は、それぞれ高さが一致するように平坦化されている。

ここで、導電層６１９および導電層６３９は、主成分が同一の金属元素であることが好ましい。また、絶縁層６１８および絶縁層６３１は、同一の成分で構成されていることが好ましい。

例えば、導電層６１９、６３９には、Ｃｕ、Ａｌ、Ｓｎ、Ｚｎ、Ｗ、Ａｇ、ＰｔまたはＡｕなどを用いることができる。接合のしやすさから、好ましくはＣｕ、Ａｌ、Ｗ、またはＡｕを用いる。また、絶縁層６１８、６３１には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタンなどを用いることができる。

つまり、導電層６１９および導電層６３９のそれぞれに、上記に示す同一の金属材料を用いることが好ましい。また、絶縁層６１８および絶縁層６３１のそれぞれに、上記に示す同一の絶縁材料を用いることが好ましい。当該構成とすることで、層５６３ｂと層５６３ａの境を接合位置とする、貼り合わせを行うことができる。

なお、導電層６１９および導電層６３９は複数の層の多層構造であってもよく、その場合は、表層（接合面）が同一の金属材料であればよい。また、絶縁層６１８および絶縁層６３１も複数の層の多層構造であってもよく、その場合は、表層（接合面）が同一の絶縁材料であればよい。

当該貼り合わせによって、導電層６１９および導電層６３９の電気的な接続を得ることができる。また、絶縁層６１８および絶縁層６３１の機械的な強度を有する接続を得ることができる。

金属層同士の接合には、表面の酸化膜および不純物の吸着層などをスパッタリング処理などで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法などを用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。

また、絶縁層同士の接合には、研磨などによって高い平坦性を得たのち、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。

層５６３ｂと層５６３ａを貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。

例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法などを用いることができる。また、金属層の表面をＡｕなどの難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。

上記の貼り合わせにより、層５６３ｂが有する要素と、層５６３ａが有する要素を電気的に接続することができる。

＜積層構造１の変形例＞
図２５は、図２３に示す積層構造の変形例であり、層５６１が有する光電変換デバイス１０１の構成、および層５６３ａの一部構成が異なり、層５６１と層５６３ａとの間にも貼り合わせ面を有する構成である。

層５６１は、光電変換デバイス１０１、絶縁層６６１、６６２、６６４、６６５および導電層６８５、６８６を有する。

光電変換デバイス１０１は、シリコン基板に形成されたｐｎ接合型のフォトダイオードであり、ｐ型領域に相当する層５６５ｂおよびｎ型領域に相当する層５６５ａを有する。光電変換デバイス１０１は埋め込み型フォトダイオードであり、層５６５ａの表面側（電流の取り出し側）に設けられた薄いｐ型の領域（層５６５ｂの一部）によって暗電流を抑えノイズを低減させることができる。

絶縁層６６１、導電層６８５、６８６は、貼り合わせ層としての機能を有する。絶縁層６６２は、層間絶縁膜および平坦化膜としての機能を有する。絶縁層６６４は、素子分離層としての機能を有する。絶縁層６６５は、キャリアの流出を抑制する機能を有する。

シリコン基板には画素を分離する溝が設けられ、絶縁層６６５はシリコン基板上面および当該溝に設けられる。絶縁層６６５が設けられることにより、光電変換デバイス１０１内で発生したキャリアが隣接する画素に流出することを抑えることができる。また、絶縁層６６５は、迷光の侵入を抑制する機能も有する。したがって、絶縁層６６５により、混色を抑制することができる。なお、シリコン基板の上面と絶縁層６６５との間に反射防止膜が設けられていてもよい。

素子分離層は、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法を用いて形成することができる。または、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等を用いて形成してもよい。絶縁層６６５としては、例えば、酸化シリコン、窒化シリコンなどの無機絶縁膜、ポリイミド、アクリルなどの有機絶縁膜を用いることができる。なお、絶縁層６６５は多層構成であってもよい。なお、素子分離層を設けない構成とすることもできる。

光電変換デバイス１０１の層５６５ａ（ｎ型領域、カソードに相当）は、導電層６８５と電気的に接続される。層５６５ｂ（ｐ型領域、アノードに相当）は、導電層６８６と電気的に接続される。導電層６８５、６８６は、絶縁層６６１に埋設された領域を有する。また、絶縁層６６１および導電層６８５、６８６の表面は、それぞれ高さが一致するように平坦化されている。

層５６３ａにおいて、絶縁層６３７上には、絶縁層６３８が形成される。また、トランジスタ１０２のソースまたはドレインの一方と電気的に接続される導電層６８３、および導電層６３６と電気的に接続される導電層６８４が形成される。

絶縁層６３８、導電層６８３、６８４は、貼り合わせ層としての機能を有する。導電層６８３、６８４は、絶縁層６３８に埋設された領域を有する。また、絶縁層６３８および導電層６８３、６８４の表面は、それぞれ高さが一致するように平坦化されている。

ここで、導電層６８３、６８４、６８５、６８６は、前述した導電層６１９、６３９と同様の貼り合わせ層である。また、絶縁層６３８、６６１は、前述した絶縁層６１８、６３１と同様の貼り合わせ層である。

したがって、導電層６８３と導電層６８５を貼り合わせることで、光電変換デバイスの層５６５ａ（ｎ型領域、カソードに相当）とトランジスタ１０２のソースまたはドレインの一方を電気的に接続することができる。また、導電層６８４と導電層６８６を貼り合わせることで、光電変換デバイスの層５６５ｂ（ｐ型領域、アノードに相当）と配線１２１（図１参照）を電気的に接続することができる。また、絶縁層６３８と絶縁層６６１を貼り合わせることで、層５６１と層５６３ａの電気的な接合および機械的な接合を行うことができる。

＜積層構造２＞
図２６は、層５６０、５６１、５６２、５６３を有し、貼り合わせ面を有さない積層体の断面図の一例である。層５６３には、Ｓｉトランジスタが設けられる。層５６２には、ＯＳトランジスタが設けられる。なお、層５６３、層５６１および層５６０の構成は、図２３に示す構成と同一であるため、ここでは説明を省略する。

＜層５６２＞
層５６２は、層５６３上に形成される。層５６２は、ＯＳトランジスタを有する。ここでは、回路１０の要素の一部として、トランジスタ１０２およびトランジスタ１０６を示している。図２６に示す断面図では、両者の電気的な接続は図示されていない。

層５６２には、絶縁層６２１、６２２、６２３、６２４、６２５、６２６、６２８が設けられる。また、導電層６２７が設けられる。導電層６２７は、配線１２１（図１参照）と電気的に接続することができる。

絶縁層６２１は、ブロッキング層としての機能を有する。絶縁層６２２、６２３、６２５、６２６、６２８は、層間絶縁膜および平坦化膜としての機能を有する。絶縁層６２４は、保護膜としての機能を有する。

ブロッキング層としては、水素の拡散を防止する機能を有する膜を用いることが好ましい。Ｓｉデバイスにおいて、水素はダングリングボンドを終端するために必要とされるが、ＯＳトランジスタの近傍にある水素は、酸化物半導体層中にキャリアを生成する要因の一つとなり、信頼性を低下させる。したがって、Ｓｉデバイスが形成される層とＯＳトランジスタが形成される層との間には、水素のブロッキング膜が設けられることが好ましい。

当該ブロッキング膜としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。

トランジスタ１０６のゲートは、プラグを介してトランジスタ１６９と電気的に接続される。

トランジスタ１０２のソースまたはドレインの一方は、層５６１が有する光電変換デバイス１０１の層５６７ａと電気的に接続される。導電層６２７は、層５６１が有する光電変換デバイス１０１の層５６７ｅと電気的に接続される。

図２７ＡにＯＳトランジスタの詳細を示す。図２７Ａに示すＯＳトランジスタは、酸化物半導体層および導電層の積層上に絶縁層を設け、当該酸化物半導体層に達する開口部を設けることでソース電極７０５およびドレイン電極７０６を形成するセルフアライン型の構成である。

ＯＳトランジスタは、酸化物半導体層に形成されるチャネル形成領域、ソース領域７０３およびドレイン領域７０４のほか、ゲート電極７０１、ゲート絶縁膜７０２を有する構成とすることができる。上記開口部には少なくともゲート絶縁膜７０２およびゲート電極７０１が設けられる。当該開口部には、さらに酸化物半導体層７０７が設けられていてもよい。

ＯＳトランジスタは、図２７Ｂに示すように、ゲート電極７０１をマスクとして半導体層にソース領域７０３およびドレイン領域７０４を形成するセルフアライン型の構成としてもよい。

または、図２７Ｃに示すように、ソース電極７０５またはドレイン電極７０６とゲート電極７０１とが重なる領域を有するノンセルフアライン型のトップゲート型トランジスタであってもよい。

ＯＳトランジスタはバックゲート５３５を有する構造を示しているが、バックゲートを有さない構造であってもよい。バックゲート５３５は、図２７Ｄに示すトランジスタのチャネル幅方向の断面図のように、対向して設けられるトランジスタのフロントゲートと電気的に接続してもよい。なお、図２７Ｄは図２７ＡのトランジスタのＢ１－Ｂ２の断面を例として示しているが、その他の構造のトランジスタも同様である。また、バックゲート５３５にフロントゲートとは異なる固定電位を供給することができる構成であってもよい。

＜積層構造２の変形例１＞
図２８は、図２６に示す積層構造の変形例であり、層５６１が有する光電変換デバイス１０１の構成、および層５６２の一部構成が異なり、層５６１と層５６２との間に貼り合わせ面を有する構成である。

層５６１が有する光電変換デバイス１０１は、シリコン基板に形成されたｐｎ接合型のフォトダイオードであり、図２５に示す構成と同様である。

層５６２において、絶縁層６２６上には、絶縁層６４８が形成される。また、トランジスタ１０２のソースまたはドレインの一方と電気的に接続される導電層６８８、および導電層６２７と電気的に接続される導電層６８９が形成される。

絶縁層６４８、導電層６８８、６８９は、貼り合わせ層としての機能を有する。導電層６８８、６８９は、絶縁層６４８に埋設された領域を有する。また、絶縁層６４８および導電層６８８、６８９の表面は、それぞれ高さが一致するように平坦化されている。

ここで、導電層６８８、６８９は、前述した導電層６１９、６３９と同様の貼り合わせ層である。また、絶縁層６４８は、前述した絶縁層６１８、６３１と同様の貼り合わせ層である。

したがって、導電層６８８と導電層６８５を貼り合わせることで、光電変換デバイスの層５６５ａ（ｎ型領域、カソードに相当）とトランジスタ１０２のソースまたはドレインの一方を電気的に接続することができる。また、導電層６８９と導電層６８６を貼り合わせることで、光電変換デバイスの層５６５ｂ（ｐ型領域、アノードに相当）と配線１２１（図１参照）を電気的に接続することができる。また、絶縁層６４８と絶縁層６６１を貼り合わせることで、層５６１と層５６２ａの電気的な接合および機械的な接合を行うことができる。

Ｓｉデバイスを複数積層する場合、研磨工程および貼り合わせ工程が複数回必要になる。そのため、工程数が多い、専用の装置が必要、低歩留まりなどの課題があり、製造コストも高い。ＯＳトランジスタは、デバイスが形成されたシリコン基板上に積層して形成することができるため、貼り合わせ工程を削減することができる。

＜積層構造２の変形例２＞
図２９は、図２８に示す積層構造の変形例であり、層５６１の構成、および層５６２の一部構成が異なり、層５６１と層５６２との間に貼り合わせ面を有する構成である。

当該変形例は、回路１０が有するトランジスタ１０２を層５６１に設けた構成である。層５６１において、トランジスタ１０２は、Ｓｉトランジスタで形成される。トランジスタ１０２のソースまたはドレインの一方は、光電変換デバイス１０１と直結され、ソースまたはドレインの他方は、ノードＦＤ１として作用する。

この場合、層５６２には、回路１０を構成するトランジスタのうち、少なくともトランジスタ１０２を除いたトランジスタが設けられる。図２９では、トランジスタ１０４およびトランジスタ１０６が設けられた例を図示している。

＜積層構造３＞
また、図２５乃至図２９では、図１に示す回路１０の構成について積層構造を例示したが、図２Ｂに示す回路１０の場合は、図３０に示す構造とすることができる。図３０では、層５６１にＳｉトランジスタでトランジスタ１０２、１０３、１０４、１０５、１０６（トランジスタ１０５は図示なし）を設け、層５６１にＯＳトランジスタであるトランジスタ１１１を設ける構成を例示している。なお、図３０では、層５６２と層５６３とを貼り合わせる構成を例示しているが、図２９と同様に、層５６１と層５６２を貼り合わせる構成としてもよい。

＜パッケージ、モジュール＞
図３２Ａ１は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ４５０（図３２Ａ３参照）を固定するパッケージ基板４１０、カバーガラス４２０および両者を接着する接着剤４３０等を有する。

図３２Ａ２は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ４４０としたＢＧＡ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ ｇｒｉｄ ａｒｒａｙ）またはＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）などを有していてもよい。

図３２Ａ３は、カバーガラス４２０および接着剤４３０の一部を省いて図示したパッケージの斜視図である。パッケージ基板４１０上には電極パッド４６０が形成され、電極パッド４６０およびバンプ４４０はスルーホールを介して電気的に接続されている。電極パッド４６０は、イメージセンサチップ４５０とワイヤ４７０によって電気的に接続されている。

また、図３２Ｂ１は、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ４５１（図３２Ｂ３参照）を固定するパッケージ基板４１１、レンズカバー４２１、およびレンズ４３５等を有する。また、パッケージ基板４１１とイメージセンサチップ４５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ４９０（図３２Ｂ３参照）も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）としての構成を有している。

図３２Ｂ２は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板４１１の下面および側面には、実装用のランド４４１が設けられたＱＦＮ（Ｑｕａｄ ｆｌａｔ ｎｏ－ｌｅａｄ ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ ｆｌａｔ ｐａｃｋａｇｅ）または前述したＢＧＡが設けられていてもよい。

図３２Ｂ３は、レンズカバー４２１およびレンズ４３５の一部を省いて図示したモジュールの斜視図である。ランド４４１は電極パッド４６１と電気的に接続され、電極パッド４６１はイメージセンサチップ４５１またはＩＣチップ４９０とワイヤ４７１によって電気的に接続されている。

イメージセンサチップを上述したような形態のパッケージに収めることでプリント基板等への実装が容易になり、イメージセンサチップを様々な半導体装置、電子機器に組み込むことができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態３）
本発明の一態様に係る撮像装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３３Ａ乃至図３３Ｆに示す。

図３３Ａは携帯電話機の一例であり、筐体９８１、表示部９８２、操作ボタン９８３、外部接続ポート９８４、スピーカ９８５、マイク９８６、カメラ９８７等を有する。当該携帯電話機は、表示部９８２にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指またはスタイラスなどで表示部９８２に触れることで行うことができる。当該携帯電話機に本発明の一態様の撮像装置およびその動作方法を適用することができ、消費電力を抑えることができる。

図３３Ｂは携帯データ端末であり、筐体９１１、表示部９１２、スピーカ９１３、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。また、カメラ９１９で取得した画像から文字等を認識し、スピーカ９１３で当該文字を音声出力することができる。当該携帯データ端末に本発明の一態様の撮像装置およびその動作方法を適用することができ、消費電力を抑えることができる。

図３３Ｃは監視カメラであり、支持台９５１、カメラユニット９５２、保護カバー９５３等を有する。カメラユニット９５２には回転機構などが設けられ、天井に設置することで全周囲の撮像が可能となる。当該カメラユニットにおける画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができ、消費電力を抑えることができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメラとも呼ばれる。

図３３Ｄはビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、操作キー９７４、レンズ９７５、接続部９７６、スピーカ９７７、マイク９７８等を有する。操作キー９７４およびレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられている。当該ビデオカメラに本発明の一態様の撮像装置およびその動作方法を適用することができ、消費電力を抑えることができる。

図３３Ｅはデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、発光部９６７、レンズ９６５等を有する。当該デジタルカメラに本発明の一態様の撮像装置およびその動作方法を適用することができ、消費電力を抑えることができる。

図３３Ｆは腕時計型の情報端末であり、表示部９３２、筐体兼リストバンド９３３、カメラ９３９等を有する。表示部９３２は、情報端末の操作を行うためのタッチパネルを備える。表示部９３２および筐体兼リストバンド９３３は可撓性を有し、身体への装着性が優れている。当該情報端末に本発明の一態様の撮像装置およびその動作方法を適用することができ、消費電力を抑えることができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

１０：回路、１１：回路、１１Ａ：センスアンプ、１１Ｂ：センスアンプ、１１Ｃ：出力回路、２１：画素アレイ、２２：回路、２３：回路、２４：回路、２５：回路、２６：回路、２８：回路、１０１：光電変換デバイス、１０２：トランジスタ、１０３：トランジスタ、１０４：トランジスタ、１０５：トランジスタ、１０６：トランジスタ、１０７：トランジスタ、１０８：キャパシタ、１０９：キャパシタ、１１１：トランジスタ、１１２：ＯＲ回路、１１３：トランジスタ、１２１：配線、１２２：配線、１２３：配線、１２４：配線、１２５：配線、１２７：配線、１２８：配線、１２９：配線、１３１：トランジスタ、１３２：トランジスタ、１３３：トランジスタ、１３４：トランジスタ、１３５：トランジスタ、１３６：トランジスタ、１３７：トランジスタ、１３８：トランジスタ、１４１：トランジスタ、１４２：トランジスタ、１４３：トランジスタ、１４４：トランジスタ、１４５：トランジスタ、１４６：トランジスタ、１４７：トランジスタ、１４８：トランジスタ、１５１：トランジスタ、１５２：トランジスタ、１５３：トランジスタ、１５４：トランジスタ、１５５：トランジスタ、１５６：トランジスタ、１５７：トランジスタ、１５８：トランジスタ、１６１：トランジスタ、１６２：トランジスタ、１６３：トランジスタ、１６４：トランジスタ、１６５：トランジスタ、１６６：トランジスタ、１６７：トランジスタ、１６８：トランジスタ、１６９：トランジスタ、１７１：インバータ、１７２：インバータ、２０３：トランジスタ、２０４：トランジスタ、２３１：配線、２３２：配線、２３３：配線、２３４：配線、２３５：配線、２３６：配線、２３７：配線、２３８：配線、２３９：配線、２４１：配線、２４２：配線、４１０：パッケージ基板、４１１：パッケージ基板、４２０：カバーガラス、４２１：レンズカバー、４３０：接着剤、４３５：レンズ、４４０：バンプ、４４１：ランド、４５０：イメージセンサチップ、４５１：イメージセンサチップ、４６０：電極パッド、４６１：電極パッド、４７０：ワイヤ、４７１：ワイヤ、４９０：ＩＣチップ、５３５：バックゲート、５４５：半導体層、５４６：絶縁層、５６０：層、５６１：層、５６２：層、５６２ａ：層、５６２ｂ：層、５６３：層、５６３ａ：層、５６３ｂ：層、５６３ｃ：層、５６５ａ：層、５６５ｂ：層、５６６ａ：層、５６６ｂ：層、５６６ｃ：層、５６６ｄ：層、５６７ａ：層、５６７ｂ：層、５６７ｃ：層、５６７ｄ：層、５６７ｅ：層、６１０：シリコン基板、６１１：絶縁層、６１２：絶縁層、６１３：絶縁層、６１４：絶縁層、６１５：絶縁層、６１６：絶縁層、６１７：絶縁層、６１８：絶縁層、６１９：導電層、６２１：絶縁層、６２２：絶縁層、６２３：絶縁層、６２４：絶縁層、６２５：絶縁層、６２６：絶縁層、６２７：導電層、６２８：絶縁層、６３１：絶縁層、６３２：シリコン基板、６３３：絶縁層、６３４：絶縁層、６３５：絶縁層、６３６：導電層、６３７：絶縁層、６３８：絶縁層、６３９：導電層、６４８：絶縁層、６５１：絶縁層、６５２：絶縁層、６５３：絶縁層、６５４：絶縁層、６５５：導電層、６６１：絶縁層、６６２：絶縁層、６６４：絶縁層、６６５：絶縁層、６７１：遮光層、６７２：光学変換層、６７３：マイクロレンズアレイ、６８３：導電層、６８４：導電層、６８５：導電層、６８６：導電層、６８８：導電層、６８９：導電層、７０１：ゲート電極、７０２：ゲート絶縁膜、７０３：ソース領域、７０４：ドレイン領域、７０５：ソース電極、７０６：ドレイン電極、７０７：酸化物半導体層、９１１：筐体、９１２：表示部、９１３：スピーカ、９１９：カメラ、９３２：表示部、９３３：筐体兼リストバンド、９３９：カメラ、９５１：支持台、９５２：カメラユニット、９５３：保護カバー、９６１：筐体、９６２：シャッターボタン、９６３：マイク、９６５：レンズ、９６７：発光部、９７１：筐体、９７２：筐体、９７３：表示部、９７４：操作キー、９７５：レンズ、９７６：接続部、９７７：スピーカ、９７８：マイク、９８１：筐体、９８２：表示部、９８３：操作ボタン、９８４：外部接続ポート、９８５：スピーカ、９８６：マイク、９８７：カメラ、

Claims (3)

1. 第１の回路と、第２の回路と、を画素に有する撮像装置であって、
   前記第１の回路は、光電変換デバイスと、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第１のキャパシタと、第２のキャパシタと、を有し、
   前記光電変換デバイスの一方の電極は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの一方、前記第３のトランジスタのゲート、前記第１のキャパシタの一方の電極及び前記第２のキャパシタの一方の電極と電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、第１の電源線と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第５のトランジスタのソース又はドレインの他方は、第２の電源線と電気的に接続され、
   前記第２のキャパシタの他方の電極は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第６のトランジスタのソース又はドレインの他方は、第３の電源線と電気的に接続され、
   前記第１の電源線、前記第２の電源線及び前記第３の電源線のそれぞれには、前記光電変換デバイスの他方の電極よりも高い電位が与えられ、
   前記第１の回路は、前記第１の回路の前記第３のトランジスタのゲートにおいて、第１のフレーム期間で生成された第１の画像データを保持する機能を有し、
   前記第１の回路は、前記第３のトランジスタのゲートにおいて、第ｎのフレーム期間（ｎは２以上の自然数）で生成された第２の画像データを保持する機能を有し、
   前記第１の回路は、前記第１の回路の前記第６のトランジスタのソース又はドレインの一方において、前記第１の画像データと、前記第２の画像データとの差分である差分データを保持する機能を有し、
   前記第５のトランジスタは、前記第１の画像データ及び前記第２の画像データの出力を制御する機能を有し、
   前記第２の回路は、比較回路と、出力回路と、を有し、
   前記比較回路は、任意に設定された電圧範囲に前記差分データがあるか否かを判定する機能を有し、
   前記出力回路は、前記差分データが前記電圧範囲内にあるとき、前記第５のトランジスタをオフにする電圧を出力し、前記差分データが前記電圧範囲内にないとき、前記第５のトランジスタをオンする電圧を出力する機能を有する、
   撮像装置。
2. 請求項１において、
   前記第１のトランジスタ乃至前記第６のトランジスタのそれぞれは、チャネル形成領域に金属酸化物を有する、
   撮像装置。
3. 請求項２において、
   前記金属酸化物は、少なくともＩｎを含む、
   撮像装置。