JP7830280B2 - 突入電流抑制回路 - Google Patents

Description

本発明の実施形態は、突入電流抑制回路に関する。

従来、電力変換回路におけるスイッチング素子の一つとして、ＧａＮ－ＮチャネルＭＯＳトランジスタと、ＰチャネルＬＤＭＯＳトランジスタと、を直列接続した構成が知られている。

上記構成において、主回路電源の電圧を印加後、ゲートドライバやＵＶＬＯ等の電源となる絶縁電源が起動するまでの間、ＧａＮ－ＮチャネルＭＯＳトランジスタのオフ状態及びＰチャネルＬＤＭＯＳトランジスタのオフ状態を維持するために必要な回路の待機電力は、主回路電源から得るしかなかった。

したがって、必然的にＧａＮ－ＮチャネルＭＯＳトランジスタを通って容量チャージし、ＧａＮ－ＮチャネルＭＯＳトランジスタのゲートと、ＰチャネルＬＤＭＯＳトランジスタのドレインとの間に接続されたダイオードを通る電流が発生する。
この電流値によっては定格値の大きなダイオードを選択せざるを得ないため、端子間容量も大きくなるなどの回路特性に影響が出てくることとなっていた。

米国特許第１０，７１５，１３１号明細書

そこで、特許文献１記載の技術ではＧａＮ-ＮチャネルＭＯＳトランジスタと、ＰチャネルＬＤＭＯＳトランジスタ間で絶縁電源へ配線されるノードにトランジスタスイッチを設けて主回路電源起動時にはオフ状態で電流経路を遮断し、絶縁電源起動後にはオン状態でスイッチングには影響ないようにしている。
しかし、主回路電源起動時にトランジスタスイッチをオフ状態にしておくと完全に電流経路を遮断しているために、ＧａＮ－ＮチャネルＭＯＳトランジスタのオフ状態及びＰチャネルＬＤＭＯＳトランジスタのオフ状態を維持するために必要な回路の待機電力を得ることができず、ＧａＮ－ＮチャネルＭＯＳトランジスタおよびＰチャネルＬＤＭＯＳトランジスタはオン状態になり得る。
そのため、ＰチャネルＬＤＭＯＳトランジスタにはゲート、ソース間に抵抗器を装荷してＰチャネルＬＤＭＯＳトランジスタがオン状態になるのを抑制する構成をとっていた。
しかしながら、抵抗器の抵抗値によっては、回路特性に影響を与えたり、ＰチャネルＬＤＭＯＳトランジスタがオン状態になるのを抑制できない虞があった。

本発明は、上記に鑑みてなされたものであって、突入電流を抑制することができるとともに、回路特性への影響を抑制できる突入電流抑制回路を提供することを目的としている。

実施形態の突入電流抑制回路は、ノーマリーオントランジスタと、前記ノーマリーオントランジスタと直列に接続されたノーマリーオフトランジスタと、前記ノーマリーオントランジスタを駆動する第１駆動回路と、前記ノーマリーオフトランジスタを駆動する第２駆動回路と、前記第１駆動回路の出力と前記ノーマリーオフトランジスタの出力端子との間に接続されたダイオードと、前記第１駆動回路及び前記第２駆動回路へ供給される電源電流の平滑化を行う第１電源平滑回路と、前記第１電源平滑回路を経由する電流経路の接続／遮断を切り替えるスイッチ回路と、を備える。

図１は、第１実施形態の電力変換回路の概要構成説明図である。 図２は、従来の回路構成の一例の説明図である。 図３は、第１実施形態の動作説明図である。 図４は、スイッチ回路の切替タイミングの説明図である。 図５は、第１実施形態の変形例の説明図である。 図６は、第１実施形態の第２変形例の説明図である。 図７は、第２実施形態の電力変換回路の概要構成図である。 図８は、第２実施形態の電力変換回路の要部構成説明図である。 図９は、第２実施形態の第２変形例の説明図である。

次に図面を参照して、実施形態について詳細に説明する。
まず、実施形態の目的について説明する。
電力変換回路におけるスイッチング素子の一つとして、ＧａＮ－ＮチャネルＭＯＳトランジスタと、ＰチャネルＬＤＭＯＳトランジスタと、を直列接続した構成において、主回路電源の電圧を印加後、ゲートドライバやＵＶＬＯ等の電源となる絶縁電源が起動するまでの間、ＧａＮ－ＮチャネルＭＯＳトランジスタのオフ状態及びＰチャネルＬＤＭＯＳトランジスタのオフ状態を維持するために必要な回路の待機電力は、主回路電源から得るしかない。

したがって、必然的にＧａＮ－ＮチャネルＭＯＳトランジスタを通って容量チャージし、ＧａＮ－ＮチャネルＭＯＳトランジスタのゲートと、ＰチャネルＬＤＭＯＳトランジスタのドレインとの間に接続されたダイオードを通る電流が発生することとなるが、この電流の値によっては定格値の大きなダイオードを選択せざるを得ないため、端子間容量も大きくなるなどの回路特性に影響が出てくることとなっていた。

そこで、特許文献１記載の技術ではＧａＮ-ＮチャネルＭＯＳトランジスタと、ＰチャネルＬＤＭＯＳトランジスタ間で絶縁電源へ配線されるノードにトランジスタスイッチを設けて主回路電源起動時にはオフ状態で電流経路を遮断し、絶縁電源起動後にはオン状態でスイッチングには影響ないようにしていた。

しかし、主回路電源起動時にトランジスタスイッチをオフ状態にしておくと完全に電流経路を遮断することとなる。
このため、ＧａＮ－ＮチャネルＭＯＳトランジスタのオフ状態及びＰチャネルＬＤＭＯＳトランジスタのオフ状態を維持するために必要な回路の待機電力を得ることができず、ＧａＮ－ＮチャネルＭＯＳトランジスタおよびＰチャネルＬＤＭＯＳトランジスタはオン状態になり得る。

したがって、ＰチャネルＬＤＭＯＳトランジスタにはゲート、ソース間に抵抗器を装荷してＰチャネルＬＤＭＯＳトランジスタがオン状態になるのを抑制する構成をとっていた。
しかしながら、抵抗器の抵抗値によっては、回路特性に影響を与えたり、ＰチャネルＬＤＭＯＳトランジスタがオン状態になるのを抑制できない虞があった。

そこで、本実施形態は、突入電流を抑制することができるとともに、回路特性への影響を抑制できる突入電流抑制回路を提供することを目的としている。
以下、具体的に説明する。

［１］第１実施形態
図１は、第１実施形態の電力変換回路の概要構成説明図である。

第１実施形態の電力変換回路１０は、図１に示すように、デジタルアイソレータ１１、絶縁電源１２、ＧａＮトランジスタ１３、ＰチャネルＬＤＭＯＳトランジスタ１４、ダイオード１５、第１ゲートドライバ１６、第２ゲートドライバ１７、ＵＶＬＯ（Under Voltage Lock Out）回路１８、第１コンデンサ１９、第２コンデンサ２０及びスイッチングトランジスタ２１を備えている。

デジタルアイソレータ１１は、デジタル信号を絶縁状態で、第１ゲートドライバ１６の入力端子に出力する。
ＧａＮトランジスタ１３は、ノーマリーオントランジスタであり、ドレイン端子が直流電源の高電位側電源ＶＤＤ１に接続され、ソース端子が絶縁電源１２の高電位側電源ＶＤＤに接続され、ゲート端子が第１ゲートドライバ１６の出力端子に接続されている。

ＰチャネルＬＤＭＯＳトランジスタ１４は、ノーマリーオフトランジスタであり、ソース端子がＧａＮ－ＮチャネルＭＯＳトランジスタに接続され、ドレイン端子が直流電源の低電位側電源ＶＳＳ１に接続され、ゲート端子が第２ゲートドライバ１７の出力端子に接続されている。

ダイオード１５は、アノード端子がＧａＮ－ＮチャネルＭＯＳトランジスタのゲート端子に接続され、カソード端子がＰチャネルＬＤＭＯＳトランジスタ１４のドレイン端子に接続されている。

第１ゲートドライバ１６は、入力端子がデジタルアイソレータ１１の出力端子に接続され、高電位側電源端子が絶縁電源１２の高電位側電源ＶＤＤに接続され、低電位側電源端子が絶縁電源１２の低電位側電源ＶＳＳに接続されている。

さらに第１ゲートドライバ１６は、正側出力端子ＴＯＰおよび負側出力端子ＴＯＮを有し、正側出力端子ＴＯＰおよび負側出力端子ＴＯＮが共通接続されて、ＧａＮトランジスタ１３のゲート端子に接続されている。

第２ゲートドライバ１７は、出力端子がＰチャネルＬＤＭＯＳトランジスタ１４のゲート端子に接続され、高電位側電源端子が絶縁電源１２の高電位側電源ＶＤＤに接続され、低電位側電源端子が絶縁電源１２の低電位側電源ＶＳＳに接続されている。
ＵＶＬＯ回路１８は、低電圧誤動作防止機能を有し、絶縁電源１２の電圧（高電位側電源ＶＤＤ、低電位側電源ＶＳＳ）に基づいて第２ゲートドライバ１７を制御する。

第１コンデンサ１９は、一端が絶縁電源１２の高電位側電源ＶＤＤに接続されている。
第２コンデンサ２０は、一端が絶縁電源１２の高電位側電源ＶＤＤに接続され、他端が絶縁電源１２の低電位側電源ＶＳＳに接続されており、容量は、第１コンデンサ１９よりも小さく設定されている。

スイッチングトランジスタ２１は、ドレイン端子が第１コンデンサ１９の他端に接続され、ソース端子が絶縁電源１２の低電位側電源ＶＳＳに接続され、ゲート端子は、電力変換回路１０に接続されている。

上記構成において、第１ゲートドライバ１６は、第１駆動回路として機能し、IＣチップＩＣ２として構成されている。

また、第２ゲートドライバ１７及びＵＶＬＯ回路１８は、第２駆動回路として機能している。この場合において、第２ゲートドライバ１７及びＵＶＬＯ回路１８は、ダイオード１５と一体にＩＣチップＩＣ２として構成されている。
また、第１コンデンサ１９は、第１電源平滑回路として機能している。

また、第２コンデンサ２０は、第２電源平滑回路として機能している。
さらにＧａＮトランジスタ１３、ＰチャネルＬＤＭＯＳトランジスタ１４及びＩＣチップ（ダイオード１５、第２ゲートドライバ１７及びＵＶＬＯ回路１８を含む）は、基板ＳＢ上に実装されている。

ここで、実施形態の動作説明に先立ち、従来の問題点について説明する。
図２は、従来の回路構成の一例の説明図である。
主回路電源を投入した場合、直ちに絶縁電源１２が立ち上がれるわけではなく、絶縁電源１２が起動するまでの間は、絶縁電源１２により動作する第１ゲートドライバ１６、第２ゲートドライバ１７、ＵＶＬＯ回路１８等は、電源が供給されないので動作不能状態となっている。

このため、ＧａＮトランジスタ１３及びＰチャネルＬＤＭＯＳトランジスタ１４のオフ状態を維持するための待機電力は、主回路電源（高電位側電源ＶＤＤ１、低電位側電源ＶＳＳ１）から得るしかない。

すなわち、高電位側電源ＶＤＤ１→ＧａＮトランジスタ１３のドレイン端子→ＧａＮトランジスタ１３のソース端子→第１コンデンサ１９→第１ゲートドライバ１６の低電位側出力端子ＯＵＴＮ→ダイオード１５のアノード端子→ダイオード１５のカソード端子→低電位側電源ＶＳＳ１の経路で電流が流れることとなる。

これにより、ＧａＮトランジスタ１３を通って、第１コンデンサ１９を充電してダイオード１５を流れる瞬時値ピーク電流（突入電流）が発生することとなる。
したがって、この瞬時値ピーク電流の電流値によっては、ダイオード１５として、定格値の大きなダイオード１５を選択せざるを得ず、端子間容量も大きくなって回路特性に影響を与える虞があった。
これを回避するため、従来においては、ＧａＮ-ＮチャネルＭＯＳトランジスタと、ＰチャネルＬＤＭＯＳトランジスタ間で絶縁電源へ配線されるノードにトランジスタスイッチを設けて主回路電源起動時にはオフ状態で電流経路を遮断し、さらにＰチャネルＬＤＭＯＳトランジスタにはゲート、ソース間に抵抗器を装荷してＰチャネルＬＤＭＯＳトランジスタがオン状態になるのを抑制する構成をとっていたが、抵抗器の抵抗値によっては、ＰチャネルＬＤＭＯＳトランジスタがオン状態になるのを抑制できるが、回路特性に影響があるなど、ＰチャネルＬＤＭＯＳトランジスタがオン状態になるのを抑制できない虞があった。

次に第１実施形態の概要動作を説明する。
図３は、第１実施形態の動作説明図である。
本第１実施形態においては、主回路電源の投入前においては、スイッチングトランジスタ２１のゲート端子は、“Ｌ”レベルとされ、オフ状態とされている。

したがって、主回路電源の高電位側電源ＶＤＤ１→ＧａＮトランジスタ１３のドレイン端子→ＧａＮトランジスタ１３のソース端子→第１コンデンサ１９→第１ゲートドライバ１６の低電位側出力端子ＯＵＴＮ→ダイオード１５のアノード端子→ダイオード１５のカソード端子→主回路電源の低電位側電源ＶＳＳ１の経路が形成されることはない。
これと並行して、絶縁電源１２の起動がなされる。
これにより絶縁電源１２の起動の完了に十分な時間が経過した時点で、第１ゲートドライバ１６及び第２ゲートドライバ１７を介して、ＧａＮトランジスタ１３のゲート端子を“Ｌ”レベルとしてＧａＮトランジスタ１３をオフ状態とし、ＰチャネルＬＤＭＯＳトランジスタ１４のゲート端子を“Ｌ”レベルとして、オン状態とする。

この場合において、第１コンデンサ１９と比較し非常に小容量の第２コンデンサ２０を介した電流経路やＵＶＬＯ回路１８のＶＤＤ－ＶＳＳ間容量等を介した電流経路が形成されるが、第１コンデンサ１９と比較して非常に小容量であるので、大電流が流れることはなく、ダイオード１５を保護することが可能となり、安定した動作を行うことができる。
これに対し、特許文献１記載の技術では、全く電流経路がなくなるように遮断されているので動作が不安定となる。

図４は、スイッチ回路の切替タイミングの説明図である。
ところで、スイッチ回路（スイッチングトランジスタ２１）への信号としては、突入電流を防いだ後にオン信号を入力する必要がある。
時刻ｔ０において、主回路電源（高電位側電源ＶＤＤ１、低電位側電源ＶＳＳ１）を印加すると第１ゲートドライバ、第２ゲートドライバ等ドライバなどには、主回路電源の電圧を利用した電圧が生じ、この主回路電源の電圧推移期間（時刻ｔ０～時刻ｔ１）に突入電流が流れる。

この電圧推移期間（時刻ｔ０～時刻ｔ１）の経過後であれば、スイッチングトランジスタ（スイッチ回路）をオンさせることが可能である。

より詳細には、主回路電源の電圧が、ノーマリーオントランジスタであるＧａＮトランジスタの閾値電圧ＴＲ＿Ｖｔｈ程度の電圧となっている期間（具体的には、例えば、スイッチ切替信号Ａに対応する時刻ｔ２１）、あるいは、第１ゲートドライバ及び第２ゲートドライバの電源電圧である絶縁電源の電圧ＶＰＷとなっている期間（具体的には、例えば、スイッチ切替信号Ｂに対応する時刻ｔ２２）のいずれにおいても、スイッチングトランジスタ（スイッチ回路）をオンさせることが可能である。

なお、第１ゲートドライバにスイッチング信号を印加してスイッチング動作させるまでには容量が低インピーダンスで配線されているようにオン信号をスイッチングトランジスタ（スイッチ回路）へ印加しておく必要がある。

この場合において、第２ゲートドライバに対しては、ＵＶＬＯ回路１８からは“Ｈ”レベルあるいは“Ｌ”レベルの直流電位を与え続けることでＰチャネルＬＤＭＯＳトランジスタ１４をオン状態にしておき、第１ゲートドライバ１６にスイッチング信号を印加してＧａＮトランジスタ１３をオン/オフすることで電力変換回路を動作させている。

つづいて、スイッチングトランジスタ２１のゲート端子は、“Ｈ”レベルとされる。
この結果、ダイオード１５を流れる突入電流が発生することなく、主回路電源を投入することが可能となり、ダイオード１５として通常動作時に十分な電流を流すことが可能な定格値を有するダイオード１５を用いることができ、端子間容量の増加を抑制して、回路特性に影響を与えることもない。

［１．１］第１実施形態の第１変形例
図５は、第１実施形態の変形例の説明図である。
上記第１実施形態においては、スイッチングトランジスタ２１を第１コンデンサ１９と絶縁電源１２の低電位側電源ＶＳＳに接続していたが、第１実施形態の変形例においては、図５に示すように、スイッチングトランジスタ２１Ａを第１コンデンサ１９と絶縁電源１２の高電位側電源ＶＤＤに接続している。

この結果、第１実施形態と同様に、主回路電源の投入時に、高電位側電源ＶＤＤ１→ＧａＮトランジスタ１３のドレイン端子→ＧａＮトランジスタ１３のソース端子→第１コンデンサ１９→第１ゲートドライバ１６の低電位側出力端子ＯＵＴＮ→ダイオード１５のアノード端子→ダイオード１５のカソード端子→低電位側電源ＶＳＳ１の経路が形成されることはなく、絶縁電源１２の起動の完了に十分な時間が経過した時点で、第１ゲートドライバ１６及び第２ゲートドライバ１７を介して、ＧａＮトランジスタ１３のゲート端子を“Ｌ”レベルとし、ＰチャネルＬＤＭＯＳトランジスタ１４のゲート端子を“Ｌ”レベルとして、オン状態とする。

つづいて、スイッチングトランジスタ２１Ａのゲート端子は、“Ｌ”レベルとされる。この結果、ダイオード１５を流れる突入電流が発生することなく、主回路電源を投入することが可能となり、ダイオード１５として通常動作時に十分な電流を流すことが可能な定格値を有するダイオード１５を用いることができ、端子間容量の増加を抑制して、回路特性に影響を与えることもない。

［１．２］第１実施形態の第２変形例
図６は、第１実施形態の第２変形例の説明図である。
上記第１実施形態及び第１実施形態の第１変形例においては、第１コンデンサ１９の一方の端子にスイッチングトランジスタ２１を設けていたが、本第１実施形態の第２変形例は、第１コンデンサ１９及び第２コンデンサ２０の一方の端子を共通接続して当該接続点と絶縁電源１２の低電位側電源ＶＳＳとの間にスイッチングトランジスタ２１を設けている。

本第１実施形態の第２変形例によれば、高電位側電源ＶＤＤ１→ＧａＮトランジスタ１３のドレイン端子→ＧａＮトランジスタ１３のソース端子→第１コンデンサ１９→第１ゲートドライバ１６の低電位側出力端子ＯＵＴＮ→ダイオード１５のアノード端子→ダイオード１５のカソード端子→低電位側電源ＶＳＳ１の第１電流流路に加えて、高電位側電源ＶＤＤ１→ＧａＮトランジスタ１３のドレイン端子→ＧａＮトランジスタ１３のソース端子→第２コンデンサ２０→第１ゲートドライバ１６の低電位側出力端子ＯＵＴＮ→ダイオード１５のアノード端子→ダイオード１５のカソード端子→低電位側電源ＶＳＳ１の第２電流流路についても、スイッチングトランジスタ２１により遮断されることとなり、ダイオード１５を流れる突入電流が発生することなく、さらに、第２経路を流れる突入電流も抑制を図ることができる。

［１．３］第１実施形態の第３変形例
以上の説明においては、スイッチングトランジスタ２１のゲート端子は電力変換回路１０に接続されているものとして説明したが、より詳細には、ＩＣチップＩＣ１あるいはＩＣチップＩＣ２に搭載された図示しないコントローラに接続され、制御信号をゲート端子へ入力して制御するようにすればよい。
あるいは、別の制御ＩＣを設け、この制御ＩＣのコントローラにゲート端子を接続して、制御信号を入力して制御するようにすればよい。

［２］第２実施形態
図７は、第２実施形態の電力変換回路の概要構成図である。
図７において、図１の第１実施形態と同様の部分には、同一の符号を付すものとする。

第２実施形態の電力変換回路１０Ｂは、図７に示すように、デジタルアイソレータ１１、絶縁電源１２、ＧａＮトランジスタ１３、ＰチャネルＬＤＭＯＳトランジスタ１４、ダイオード１５、第１ゲートドライバ１６、第２ゲートドライバ１７、ＵＶＬＯ（Under Voltage Lock Out）回路１８、第１コンデンサ１９、第２コンデンサ２０及び抵抗３１を備えている。

デジタルアイソレータ１１は、デジタル信号を絶縁状態で、第１ゲートドライバ１６の入力端子に出力する。
ＧａＮトランジスタ１３は、ノーマリーオントランジスタであり、ドレイン端子が直流電源の高電位側電源ＶＤＤ１に接続され、ソース端子が絶縁電源１２の高電位側電源ＶＤＤに接続され、ゲート端子が第１ゲートドライバ１６の出力端子に接続されている。

ＰチャネルＬＤＭＯＳトランジスタ１４は、ノーマリーオフトランジスタであり、ソース端子がＧａＮ－ＮチャネルＭＯＳトランジスタに接続され、ドレイン端子が直流電源の低電位側電源ＶＳＳ１に接続され、ゲート端子が第２ゲートドライバ１７の出力端子に接続されている。

ダイオード１５は、アノード端子がＧａＮ－ＮチャネルＭＯＳトランジスタのゲート端子に接続され、カソード端子がＰチャネルＬＤＭＯＳトランジスタ１４のドレイン端子に接続されている。

第１ゲートドライバ１６は、入力端子がデジタルアイソレータ１１の出力端子に接続され、高電位側電源端子が絶縁電源１２の高電位側電源ＶＤＤに接続され、低電位側電源端子が絶縁電源１２の低電位側電源ＶＳＳに接続されている。

さらに第１ゲートドライバ１６は、正側出力端子ＴＯＰおよび負側出力端子ＴＯＮを有し、正側出力端子ＴＯＰおよび負側出力端子ＴＯＮが共通接続されて、ＧａＮトランジスタ１３のゲート端子に接続されている。

第２ゲートドライバ１７は、出力端子がＰチャネルＬＤＭＯＳトランジスタ１４のゲート端子に接続され、高電位側電源端子が絶縁電源１２の高電位側電源ＶＤＤに接続され、低電位側電源端子が絶縁電源１２の低電位側電源ＶＳＳに接続されている。
ＵＶＬＯ回路１８は、低電圧誤動作防止機能を有し、絶縁電源１２の電圧（高電位側電源ＶＤＤ、低電位側電源ＶＳＳ）に基づいて第２ゲートドライバ１７を制御する。

第１コンデンサ１９は、一端が絶縁電源１２の高電位側電源ＶＤＤに接続されている。
第２コンデンサ２０は、一端が絶縁電源１２の高電位側電源ＶＤＤに接続され、他端が絶縁電源１２の低電位側電源ＶＳＳに接続されており、容量は、第１コンデンサ１９よりも小さく設定されている。

抵抗３１は、一端が第１コンデンサ１９の他端に接続され、他端が絶縁電源１２の高電位側電源ＶＤＤに接続されている。
この場合において、抵抗３１の抵抗値は、突入電流を抑制可能なできる限り低い値が設定されている。

図８は、第２実施形態の電力変換回路の要部構成説明図である。
これにより、主回路電源の投入時に、図８に矢印で示すように、高電位側電源ＶＤＤ１→ＧａＮトランジスタ１３のドレイン端子→ＧａＮトランジスタ１３のソース端子→抵抗３１→第１コンデンサ１９→第１ゲートドライバ１６の低電位側出力端子ＯＵＴＮ→ダイオード１５のアノード端子→ダイオード１５のカソード端子→低電位側電源ＶＳＳ１の電流流路を電流が流れる際に、当該電流流路を流れる電流、すなわち、突入電流を抑制することが可能となる。

この結果、本第２実施形態においても突入電流を抑制して、回路特性への影響を抑制することが可能となる。

［２．１］第２実施形態の第１変形例
上記第２実施形態においては、抵抗３１は、第１コンデンサ１９と、絶縁電源１２の高電位側電源ＶＤＤとの間に接続されていたが、抵抗３１を第１コンデンサ１９と、絶縁電源１２の低電位側電源ＶＳＳとの間に接続するように構成することができる。

これにより、主回路電源の投入時に、高電位側電源ＶＤＤ１→ＧａＮトランジスタ１３のドレイン端子→ＧａＮトランジスタ１３のソース端子→第１コンデンサ１９→抵抗３１→第１ゲートドライバ１６の低電位側出力端子ＯＵＴＮ→ダイオード１５のアノード端子→ダイオード１５のカソード端子→低電位側電源ＶＳＳ１の電流流路を電流が流れる際に、当該電流流路を流れる電流、すなわち、突入電流を抑制することが可能となる。

この結果、本第２実施形態の第１変形例においても突入電流を抑制して、回路特性への影響を抑制することが可能となる。

［２．２］第２実施形態の第２変形例
上記第２実施形態及び第２実施形態の第１変形例においては、抵抗３１は、電源投入時ばかりで無く、通常動作状態においても接続されたままとなる。

したがって、回路特性への影響を抑制するためには、その選択範囲が限られ、ひいては、突入電流の抑制効果も制限が生じる。
そこで、本第２変形例においては、抵抗３１と並列にスイッチングトランジスタ３２を設ける構成を採っている。

図９は、第２実施形態の第２変形例の説明図である。
第２実施形態の電力変換回路１０Ｂは、図９に示すように、ＧａＮトランジスタ１３、ＰチャネルＬＤＭＯＳトランジスタ１４、ダイオード１５、第１ゲートドライバ１６、第２ゲートドライバ１７、第１コンデンサ１９、第２コンデンサ２０、抵抗３１及びスイッチングトランジスタ３２を備えている。

ここで、スイッチングトランジスタ３２は、図９に示すように、抵抗３１と並列に接続されている。
本第２実施形態の第２変形例においては、主回路電源の投入前においては、スイッチングトランジスタ３２のゲート端子は、“Ｌ”レベルとされ、オフ状態とされている。

この結果、第２実施形態と同様に、主回路電源の投入時に、高電位側電源ＶＤＤ１→ＧａＮトランジスタ１３のドレイン端子→ＧａＮトランジスタ１３のソース端子→第１コンデンサ１９→抵抗３１→第１ゲートドライバ１６の低電位側出力端子ＯＵＴＮ→ダイオード１５のアノード端子→ダイオード１５のカソード端子→低電位側電源ＶＳＳ１の経路を電流が流れる際に、当該電流経路を流れる電流、すなわち、突入電流を抑制することが可能となる。

一方で、高電位側電源ＶＤＤ１→ＧａＮトランジスタ１３のドレイン端子→ＧａＮトランジスタ１３のソース端子→第１コンデンサ１９→スイッチングトランジスタ３２→第１ゲートドライバ１６の低電位側出力端子ＯＵＴＮ→ダイオード１５のアノード端子→ダイオード１５のカソード端子→低電位側電源ＶＳＳ１の経路が形成されることはない。

したがって、絶縁電源１２の起動の完了に十分な時間が経過した時点で、第１ゲートドライバ１６及び第２ゲートドライバ１７を介して、ＧａＮトランジスタ１３のゲート端子を“Ｌ”レベルとし、ＰチャネルＬＤＭＯＳトランジスタ１４のゲート端子を“Ｌ”レベルとして、オン状態とする。

これと並行して、スイッチングトランジスタ３２のゲート端子は、“Ｈ”レベルとされる。この場合において、スイッチングトランジスタ３２のオン抵抗値は、抵抗３１の抵抗値と比較して十分に小さいので、実効的にスイッチングトランジスタ３２のみを電流が流れることとなる。

したがって、主回路電源の投入時には、第２実施形態と同様に抵抗３１によりダイオード１５を流れる突入電流が発生することなく、主回路電源を投入することが可能となる。
さらに、第１ゲートドライバ１６及び第２ゲートドライバ１７に対して、絶縁電源から電力が供給された状態となると、抵抗値の非常に小さいスイッチングトランジスタ３２が電流流路を構成することとなるので、回路特性に影響を与えることもない。

以上の説明は、抵抗３１が第１コンデンサ１９と絶縁電源１２の低電位側電源ＶＳＳとの間に設けられている場合であったが、抵抗３１が第１コンデンサ１９と絶縁電源１２の高電位側電源ＶＤＤとの間に設けられている場合であっても、抵抗３１並列にスイッチングトランジスタ３２を設けた場合であっても同様の効果を得ることができる。

上記第２実施形態の説明においては、電流制限部として抵抗の場合について述べたが、抵抗に代えて、インダクタ（例えば、コイル）を用いるようにすることも可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

以上の説明においては、コンデンサ１９（第１電源平滑回路）と低電位側電源ＶＳＳとの間にスイッチングトランジスタ３２（スイッチング素子）及びスイッチングトランジスタ３２（スイッチング素子）と並列に接続された抵抗素子３１を備えた場合について説明した（図９参照）。
しかしながら、コンデンサ１９（第１電源平滑回路）と高電位側電源ＶＤＤとの間に設けられたスイッチングトランジスタ（スイッチング素子：例えば、ＰチャネルＭＯＳトランジスタ）と、スイッチングトランジスタ（スイッチング素子）と並列に接続された抵抗素子と、を備えるように構成することも可能である。
さらに、コンデンサ１９（第１電源平滑回路）の低電位電源側の端子とコンデンサ２０（第２電源平滑回路）の低電位側の端子とをスイッチング素子の高電位側で共通接続するように構成することも可能である。

１０、１０Ａ１、１０Ａ２、１０Ｂ 電力変換回路
１１ デジタルアイソレータ
１２ 絶縁電源
１３ ＧａＮトランジスタ（ノーマリーオントランジスタ）
１４ ＰチャネルＬＤＭＯＳトランジスタ（ノーマリーオフトランジスタ）
１５ ダイオード
１６ 第１ゲートドライバ（第１駆動回路）
１７ 第２ゲートドライバ（第２駆動回路）
１８ ＵＶＬＯ回路
１９ 第１コンデンサ（第１電源平滑回路）
２０ 第２コンデンサ（第２電源平滑回路）
２１ スイッチングトランジスタ
３１ 抵抗（電流制限部）
３２ スイッチングトランジスタ（電流制限部）
ＯＵＴＮ 低電位側出力端子
ＴＯＮ 負側出力端子
ＴＯＰ 正側出力端子
ＴＲ 閾値電圧
ＶＳＳ１ 低電位側電源
ＶＤＤ１ 高電位側電源
ＶＤＤ 高電位側電源
ＶＳＳ 低電位側電源

Claims (4)

1. ノーマリーオントランジスタと、
   前記ノーマリーオントランジスタと直列に接続されたノーマリーオフトランジスタと、
   前記ノーマリーオントランジスタを駆動する第１駆動回路と、
   前記ノーマリーオフトランジスタを駆動する第２駆動回路と、
   前記第１駆動回路の出力と前記ノーマリーオフトランジスタの出力端子との間に接続されたダイオードと、
   前記第１駆動回路及び前記第２駆動回路へ供給される電源電流の平滑化を行う第１電源平滑回路と、
   前記第１電源平滑回路を経由する電流経路の接続／遮断を切り替えるスイッチ回路と、
   前記第１電源平滑回路に対して並列に前記第１電源平滑回路の容量よりも小さい容量を有する第２電源平滑回路と、
   を備える突入電流抑制回路。
2. 前記スイッチ回路は、前記第１電源平滑回路の高電位側あるいは低電位側のいずれか一方に接続されている、
   請求項１に記載の突入電流抑制回路。
3. 前記第１電源平滑回路の高電位電源側の端子と前記第２電源平滑回路の高電位側の端子とを前記スイッチ回路の低電位側で共通接続した、
   請求項１に記載の突入電流抑制回路。
4. 前記電流経路は、前記第１駆動回路及び前記ダイオードを含む、
   請求項１に記載の突入電流抑制回路。